board/theadorable/theadorable.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright (C) 2015-2019 Stefan Roese <[email protected]>
   4  */
   5
   6 #include <common.h>
   7 #include <command.h>
   8 #include <console.h>
   9 #include <i2c.h>
  10 #include <init.h>
  11 #include <net.h>
  12 #include <pci.h>
  13 #if !defined(CONFIG_SPL_BUILD)
  14 #include <bootcount.h>
  15 #endif
  16 #include <asm/gpio.h>
  17 #include <asm/io.h>
  18 #include <asm/arch/cpu.h>
  19 #include <asm/arch/soc.h>
  20 #include <linux/mbus.h>
  21 #ifdef CONFIG_NET
  22 #include <netdev.h>
  23 #endif
  24 #include <u-boot/crc.h>
  25 #include "theadorable.h"
  26
  27 #include "../drivers/ddr/marvell/axp/ddr3_hw_training.h"
  28 #include "../arch/arm/mach-mvebu/serdes/axp/high_speed_env_spec.h"
  29
  30 DECLARE_GLOBAL_DATA_PTR;
  31
  32 #define MV_USB_PHY_BASE                 (MVEBU_AXP_USB_BASE + 0x800)
  33 #define PHY_CHANNEL_RX_CTRL0_REG(port, chan) \
  34         (MV_USB_PHY_BASE + ((port) << 12) + ((chan) << 6) + 0x8)
  35
  36 #define THEADORABLE_GPP_OUT_ENA_LOW     0x00336780
  37 #define THEADORABLE_GPP_OUT_ENA_MID     0x00003cf0
  38 #define THEADORABLE_GPP_OUT_ENA_HIGH    (~(0x0))
  39
  40 #define THEADORABLE_GPP_OUT_VAL_LOW     0x2c0c983f
  41 #define THEADORABLE_GPP_OUT_VAL_MID     0x0007000c
  42 #define THEADORABLE_GPP_OUT_VAL_HIGH    0x00000000
  43
  44 #define GPIO_USB0_PWR_ON                18
  45 #define GPIO_USB1_PWR_ON                19
  46
  47 #define PEX_SWITCH_NOT_FOUNT_LIMIT      3
  48
  49 #define STM_I2C_BUS     1
  50 #define STM_I2C_ADDR    0x27
  51 #define REBOOT_DELAY    1000            /* reboot-delay in ms */
  52 #define ABORT_TIMEOUT   3000            /* 3 seconds reboot abort timeout */
  53
  54 /* DDR3 static configuration */
  55 static MV_DRAM_MC_INIT ddr3_theadorable[MV_MAX_DDR3_STATIC_SIZE] = {
  56         {0x00001400, 0x7301ca28},       /* DDR SDRAM Configuration Register */
  57         {0x00001404, 0x30000800},       /* Dunit Control Low Register */
  58         {0x00001408, 0x44149887},       /* DDR SDRAM Timing (Low) Register */
  59         {0x0000140C, 0x38d93fc7},       /* DDR SDRAM Timing (High) Register */
  60         {0x00001410, 0x1b100001},       /* DDR SDRAM Address Control Register */
  61         {0x00001424, 0x0000f3ff},       /* Dunit Control High Register */
  62         {0x00001428, 0x000f8830},       /* ODT Timing (Low) Register */
  63         {0x0000142C, 0x014c50f4},       /* DDR3 Timing Register */
  64         {0x0000147C, 0x0000c671},       /* ODT Timing (High) Register */
  65
  66         {0x00001494, 0x00010000},       /* DDR SDRAM ODT Control (Low) Reg */
  67         {0x0000149C, 0x00000001},       /* DDR Dunit ODT Control Register */
  68         {0x000014A0, 0x00000001},       /* DRAM FIFO Control Register */
  69         {0x000014A8, 0x00000101},       /* AXI Control Register */
  70
  71         /*
  72          * DO NOT Modify - Open Mbus Window - 2G - Mbus is required for the
  73          * training sequence
  74          */
  75         {0x000200e8, 0x3fff0e01},
  76         {0x00020184, 0x3fffffe0},       /* Close fast path Window to - 2G */
  77
  78         {0x0001504, 0x7fffffe1},        /* CS0 Size */
  79         {0x000150C, 0x00000000},        /* CS1 Size */
  80         {0x0001514, 0x00000000},        /* CS2 Size */
  81         {0x000151C, 0x00000000},        /* CS3 Size */
  82
  83         {0x00020220, 0x00000007},       /* Reserved */
  84
  85         {0x00001538, 0x00000009},       /* Read Data Sample Delays Register */
  86         {0x0000153C, 0x00000009},       /* Read Data Ready Delay Register */
  87
  88         {0x000015D0, 0x00000650},       /* MR0 */
  89         {0x000015D4, 0x00000044},       /* MR1 */
  90         {0x000015D8, 0x00000010},       /* MR2 */
  91         {0x000015DC, 0x00000000},       /* MR3 */
  92         {0x000015E0, 0x00000001},
  93         {0x000015E4, 0x00203c18},       /* ZQDS Configuration Register */
  94         {0x000015EC, 0xf800a225},       /* DDR PHY */
  95
  96         /* Recommended Settings from Marvell for 4 x 16 bit devices: */
  97         {0x000014C0, 0x192424c9},       /* DRAM addr and Ctrl Driving Strenght*/
  98         {0x000014C4, 0x0aaa24c9},       /* DRAM Data and DQS Driving Strenght */
  99
 100         {0x0, 0x0}
 101 };
 102
 103 static MV_DRAM_MODES board_ddr_modes[MV_DDR3_MODES_NUMBER] = {
 104         {"theadorable_1333-667", 0x3, 0x5, 0x0, A0, ddr3_theadorable,  NULL},
 105 };
 106
 107 extern MV_SERDES_CHANGE_M_PHY serdes_change_m_phy[];
 108
 109 /*
 110  * Lane0 - PCIE0.0 X1 (to WIFI Module)
 111  * Lane5 - SATA0
 112  * Lane6 - SATA1
 113  * Lane7 - SGMII0 (to Ethernet Phy)
 114  * Lane8-11 - PCIE2.0 X4 (to PEX Switch)
 115  * all other lanes are disabled
 116  */
 117 MV_BIN_SERDES_CFG theadorable_serdes_cfg[] = {
 118         { MV_PEX_ROOT_COMPLEX, 0x22200001, 0x00001111,
 119           { PEX_BUS_MODE_X1, PEX_BUS_DISABLED, PEX_BUS_MODE_X4,
 120             PEX_BUS_DISABLED },
 121           0x0060, serdes_change_m_phy
 122         },
 123 };
 124
 125 /*
 126  * Define a board-specific detection pulse-width array for the SerDes PCIe
 127  * interfaces. If not defined in the board code, the default of currently 2
 128  * is used. Values from 0...3 are possible (2 bits).
 129  */
 130 u8 serdes_pex_pulse_width[4] = { 0, 2, 2, 2 };
 131
 132 MV_DRAM_MODES *ddr3_get_static_ddr_mode(void)
 133 {
 134         /* Only one mode supported for this board */
 135         return &board_ddr_modes[0];
 136 }
 137
 138 MV_BIN_SERDES_CFG *board_serdes_cfg_get(void)
 139 {
 140         return &theadorable_serdes_cfg[0];
 141 }
 142
 143 u8 board_sat_r_get(u8 dev_num, u8 reg)
 144 {
 145         /* Bit x enables PCI 2.0 link capabilities instead of PCI 1.x */
 146         return 0xe;     /* PEX port 0 is PCIe Gen1, PEX port 1..3 PCIe Gen2 */
 147 }
 148
 149 int board_early_init_f(void)
 150 {
 151         /* Configure MPP */
 152         writel(0x00000000, MVEBU_MPP_BASE + 0x00);
 153         writel(0x03300000, MVEBU_MPP_BASE + 0x04);
 154         writel(0x00000033, MVEBU_MPP_BASE + 0x08);
 155         writel(0x00000000, MVEBU_MPP_BASE + 0x0c);
 156         writel(0x11110000, MVEBU_MPP_BASE + 0x10);
 157         writel(0x00221100, MVEBU_MPP_BASE + 0x14);
 158         writel(0x00000000, MVEBU_MPP_BASE + 0x18);
 159         writel(0x00000000, MVEBU_MPP_BASE + 0x1c);
 160         writel(0x00000000, MVEBU_MPP_BASE + 0x20);
 161
 162         /* Configure GPIO */
 163         writel(THEADORABLE_GPP_OUT_VAL_LOW, MVEBU_GPIO0_BASE + 0x00);
 164         writel(THEADORABLE_GPP_OUT_ENA_LOW, MVEBU_GPIO0_BASE + 0x04);
 165         writel(THEADORABLE_GPP_OUT_VAL_MID, MVEBU_GPIO1_BASE + 0x00);
 166         writel(THEADORABLE_GPP_OUT_ENA_MID, MVEBU_GPIO1_BASE + 0x04);
 167         writel(THEADORABLE_GPP_OUT_VAL_HIGH, MVEBU_GPIO2_BASE + 0x00);
 168         writel(THEADORABLE_GPP_OUT_ENA_HIGH, MVEBU_GPIO2_BASE + 0x04);
 169
 170         return 0;
 171 }
 172
 173 int board_init(void)
 174 {
 175         int ret;
 176
 177         /* adress of boot parameters */
 178         gd->bd->bi_boot_params = mvebu_sdram_bar(0) + 0x100;
 179
 180         /*
 181          * Map SPI devices via MBUS so that they can be accessed via
 182          * the SPI direct access mode
 183          */
 184         mbus_dt_setup_win(&mbus_state, SPI_BUS0_DEV1_BASE, SPI_BUS0_DEV1_SIZE,
 185                           CPU_TARGET_DEVICEBUS_BOOTROM_SPI, CPU_ATTR_SPI0_CS1);
 186         mbus_dt_setup_win(&mbus_state, SPI_BUS1_DEV2_BASE, SPI_BUS0_DEV1_SIZE,
 187                           CPU_TARGET_DEVICEBUS_BOOTROM_SPI, CPU_ATTR_SPI1_CS2);
 188
 189         /*
 190          * Set RX Channel Control 0 Register:
 191          * Tests have shown, that setting the LPF_COEF from 0 (1/8)
 192          * to 3 (1/1) results in a more stable USB connection.
 193          */
 194         setbits_le32(PHY_CHANNEL_RX_CTRL0_REG(0, 1), 0xc);
 195         setbits_le32(PHY_CHANNEL_RX_CTRL0_REG(0, 2), 0xc);
 196         setbits_le32(PHY_CHANNEL_RX_CTRL0_REG(0, 3), 0xc);
 197
 198         /* Toggle USB power */
 199         ret = gpio_request(GPIO_USB0_PWR_ON, "USB0_PWR_ON");
 200         if (ret < 0)
 201                 return ret;
 202         gpio_direction_output(GPIO_USB0_PWR_ON, 0);
 203         ret = gpio_request(GPIO_USB1_PWR_ON, "USB1_PWR_ON");
 204         if (ret < 0)
 205                 return ret;
 206         gpio_direction_output(GPIO_USB1_PWR_ON, 0);
 207         mdelay(1);
 208         gpio_set_value(GPIO_USB0_PWR_ON, 1);
 209         gpio_set_value(GPIO_USB1_PWR_ON, 1);
 210
 211         return 0;
 212 }
 213
 214 int checkboard(void)
 215 {
 216         board_fpga_add();
 217
 218         return 0;
 219 }
 220
 221 #ifdef CONFIG_NET
 222 int board_eth_init(bd_t *bis)
 223 {
 224         cpu_eth_init(bis); /* Built in controller(s) come first */
 225         return pci_eth_init(bis);
 226 }
 227 #endif
 228
 229 #if !defined(CONFIG_SPL_BUILD) && defined(CONFIG_BOARD_LATE_INIT)
 230 int board_late_init(void)
 231 {
 232         pci_dev_t bdf;
 233         ulong bootcount;
 234
 235         /*
 236          * Check if the PEX switch is detected (somtimes its not available
 237          * on the PCIe bus). In this case, try to recover by issuing a
 238          * soft-reset or even a power-cycle, depending on the bootcounter
 239          * value.
 240          */
 241         bdf = pci_find_device(PCI_VENDOR_ID_PLX, 0x8619, 0);
 242         if (bdf == -1) {
 243                 unsigned long start_time = get_timer(0);
 244                 u8 i2c_buf[8];
 245                 int ret;
 246
 247                 /* PEX switch not found! */
 248                 bootcount = bootcount_load();
 249                 printf("Failed to find PLX PEX-switch (bootcount=%ld)\n",
 250                        bootcount);
 251
 252                 /*
 253                  * The user can exit this boot-loop in the error case by
 254                  * hitting Ctrl-C. So wait some time for this key here.
 255                  */
 256                 printf("Continue booting with Ctrl-C, otherwise rebooting\n");
 257                 do {
 258                         /* Handle control-c and timeouts */
 259                         if (ctrlc()) {
 260                                 printf("PEX error boot-loop aborted!\n");
 261                                 return 0;
 262                         }
 263                 } while (get_timer(start_time) < ABORT_TIMEOUT);
 264
 265
 266                 /*
 267                  * At this stage the bootcounter has not been incremented
 268                  * yet. We need to do this manually here to get an actually
 269                  * working bootcounter in this error case.
 270                  */
 271                 bootcount_inc();
 272
 273                 if (bootcount > PEX_SWITCH_NOT_FOUNT_LIMIT) {
 274                         printf("Issuing power-switch via uC!\n");
 275
 276                         printf("Issuing power-switch via uC!\n");
 277                         i2c_set_bus_num(STM_I2C_BUS);
 278                         i2c_buf[0] = STM_I2C_ADDR << 1;
 279                         i2c_buf[1] = 0xc5;      /* cmd */
 280                         i2c_buf[2] = 0x01;      /* enable */
 281                         /* Delay before reboot */
 282                         i2c_buf[3] = REBOOT_DELAY & 0x00ff;
 283                         i2c_buf[4] = (REBOOT_DELAY & 0xff00) >> 8;
 284                         /* Delay before shutdown */
 285                         i2c_buf[5] = 0x00;
 286                         i2c_buf[6] = 0x00;
 287                         i2c_buf[7] = crc8(0x72, &i2c_buf[0], 7);
 288
 289                         ret = i2c_write(STM_I2C_ADDR, 0, 0, &i2c_buf[1], 7);
 290                         if (ret) {
 291                                 printf("I2C write error (ret=%d)\n", ret);
 292                                 printf("Issuing soft-reset...\n");
 293                                 /* default handling: SOFT reset */
 294                                 do_reset(NULL, 0, 0, NULL);
 295                         }
 296
 297                         /* Wait for power-cycle to occur... */
 298                         printf("Waiting for power-cycle via uC...\n");
 299                         while (1)
 300                                 ;
 301                 } else {
 302                         printf("Issuing soft-reset...\n");
 303                         /* default handling: SOFT reset */
 304                         do_reset(NULL, 0, 0, NULL);
 305                 }
 306         }
 307
 308         return 0;
 309 }
 310 #endif
 311
 312 #if !defined(CONFIG_SPL_BUILD) && defined(CONFIG_PCI)
 313 int do_pcie_test(struct cmd_tbl *cmdtp, int flag, int argc, char *const argv[])
 314 {
 315         pci_dev_t bdf;
 316         u16 ven_id, dev_id;
 317
 318         if (argc != 3)
 319                 return cmd_usage(cmdtp);
 320
 321         ven_id = simple_strtoul(argv[1], NULL, 16);
 322         dev_id = simple_strtoul(argv[2], NULL, 16);
 323
 324         printf("Checking for PCIe device: VendorID 0x%04x, DeviceId 0x%04x\n",
 325                ven_id, dev_id);
 326
 327         /*
 328          * Check if the PCIe device is detected (somtimes its not available
 329          * on the PCIe bus)
 330          */
 331         bdf = pci_find_device(ven_id, dev_id, 0);
 332         if (bdf == -1) {
 333                 /* PCIe device not found! */
 334                 printf("Failed to find PCIe device\n");
 335         } else {
 336                 /* PCIe device found! */
 337                 printf("PCIe device found, resetting board...\n");
 338
 339                 /* default handling: SOFT reset */
 340                 do_reset(NULL, 0, 0, NULL);
 341         }
 342
 343         return 0;
 344 }
 345
 346 U_BOOT_CMD(
 347         pcie,   3,   0,     do_pcie_test,
 348         "Test for presence of a PCIe device",
 349         "<VendorID> <DeviceID>"
 350 );
 351 #endif