target-i386/seg_helper.c

   1 /*
   2  *  x86 segmentation related helpers:
   3  *  TSS, interrupts, system calls, jumps and call/task gates, descriptors
   4  *
   5  *  Copyright (c) 2003 Fabrice Bellard
   6  *
   7  * This library is free software; you can redistribute it and/or
   8  * modify it under the terms of the GNU Lesser General Public
   9  * License as published by the Free Software Foundation; either
  10  * version 2 of the License, or (at your option) any later version.
  11  *
  12  * This library is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
  15  * Lesser General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU Lesser General Public
  18  * License along with this library; if not, see <http://www.gnu.org/licenses/>.
  19  */
  20
  21 #include "cpu.h"
  22 #include "qemu/log.h"
  23 #include "helper.h"
  24
  25 //#define DEBUG_PCALL
  26
  27 #if !defined(CONFIG_USER_ONLY)
  28 #include "exec/softmmu_exec.h"
  29 #endif /* !defined(CONFIG_USER_ONLY) */
  30
  31 #ifdef DEBUG_PCALL
  32 # define LOG_PCALL(...) qemu_log_mask(CPU_LOG_PCALL, ## __VA_ARGS__)
  33 # define LOG_PCALL_STATE(env)                                  \
  34     log_cpu_state_mask(CPU_LOG_PCALL, (env), CPU_DUMP_CCOP)
  35 #else
  36 # define LOG_PCALL(...) do { } while (0)
  37 # define LOG_PCALL_STATE(env) do { } while (0)
  38 #endif
  39
  40 /* return non zero if error */
  41 static inline int load_segment(CPUX86State *env, uint32_t *e1_ptr,
  42                                uint32_t *e2_ptr, int selector)
  43 {
  44     SegmentCache *dt;
  45     int index;
  46     target_ulong ptr;
  47
  48     if (selector & 0x4) {
  49         dt = &env->ldt;
  50     } else {
  51         dt = &env->gdt;
  52     }
  53     index = selector & ~7;
  54     if ((index + 7) > dt->limit) {
  55         return -1;
  56     }
  57     ptr = dt->base + index;
  58     *e1_ptr = cpu_ldl_kernel(env, ptr);
  59     *e2_ptr = cpu_ldl_kernel(env, ptr + 4);
  60     return 0;
  61 }
  62
  63 static inline unsigned int get_seg_limit(uint32_t e1, uint32_t e2)
  64 {
  65     unsigned int limit;
  66
  67     limit = (e1 & 0xffff) | (e2 & 0x000f0000);
  68     if (e2 & DESC_G_MASK) {
  69         limit = (limit << 12) | 0xfff;
  70     }
  71     return limit;
  72 }
  73
  74 static inline uint32_t get_seg_base(uint32_t e1, uint32_t e2)
  75 {
  76     return (e1 >> 16) | ((e2 & 0xff) << 16) | (e2 & 0xff000000);
  77 }
  78
  79 static inline void load_seg_cache_raw_dt(SegmentCache *sc, uint32_t e1,
  80                                          uint32_t e2)
  81 {
  82     sc->base = get_seg_base(e1, e2);
  83     sc->limit = get_seg_limit(e1, e2);
  84     sc->flags = e2;
  85 }
  86
  87 /* init the segment cache in vm86 mode. */
  88 static inline void load_seg_vm(CPUX86State *env, int seg, int selector)
  89 {
  90     selector &= 0xffff;
  91     cpu_x86_load_seg_cache(env, seg, selector,
  92                            (selector << 4), 0xffff, 0);
  93 }
  94
  95 static inline void get_ss_esp_from_tss(CPUX86State *env, uint32_t *ss_ptr,
  96                                        uint32_t *esp_ptr, int dpl)
  97 {
  98     int type, index, shift;
  99
 100 #if 0
 101     {
 102         int i;
 103         printf("TR: base=%p limit=%x\n", env->tr.base, env->tr.limit);
 104         for (i = 0; i < env->tr.limit; i++) {
 105             printf("%02x ", env->tr.base[i]);
 106             if ((i & 7) == 7) {
 107                 printf("\n");
 108             }
 109         }
 110         printf("\n");
 111     }
 112 #endif
 113
 114     if (!(env->tr.flags & DESC_P_MASK)) {
 115         cpu_abort(env, "invalid tss");
 116     }
 117     type = (env->tr.flags >> DESC_TYPE_SHIFT) & 0xf;
 118     if ((type & 7) != 1) {
 119         cpu_abort(env, "invalid tss type");
 120     }
 121     shift = type >> 3;
 122     index = (dpl * 4 + 2) << shift;
 123     if (index + (4 << shift) - 1 > env->tr.limit) {
 124         raise_exception_err(env, EXCP0A_TSS, env->tr.selector & 0xfffc);
 125     }
 126     if (shift == 0) {
 127         *esp_ptr = cpu_lduw_kernel(env, env->tr.base + index);
 128         *ss_ptr = cpu_lduw_kernel(env, env->tr.base + index + 2);
 129     } else {
 130         *esp_ptr = cpu_ldl_kernel(env, env->tr.base + index);
 131         *ss_ptr = cpu_lduw_kernel(env, env->tr.base + index + 4);
 132     }
 133 }
 134
 135 /* XXX: merge with load_seg() */
 136 static void tss_load_seg(CPUX86State *env, int seg_reg, int selector)
 137 {
 138     uint32_t e1, e2;
 139     int rpl, dpl, cpl;
 140
 141     if ((selector & 0xfffc) != 0) {
 142         if (load_segment(env, &e1, &e2, selector) != 0) {
 143             raise_exception_err(env, EXCP0A_TSS, selector & 0xfffc);
 144         }
 145         if (!(e2 & DESC_S_MASK)) {
 146             raise_exception_err(env, EXCP0A_TSS, selector & 0xfffc);
 147         }
 148         rpl = selector & 3;
 149         dpl = (e2 >> DESC_DPL_SHIFT) & 3;
 150         cpl = env->hflags & HF_CPL_MASK;
 151         if (seg_reg == R_CS) {
 152             if (!(e2 & DESC_CS_MASK)) {
 153                 raise_exception_err(env, EXCP0A_TSS, selector & 0xfffc);
 154             }
 155             /* XXX: is it correct? */
 156             if (dpl != rpl) {
 157                 raise_exception_err(env, EXCP0A_TSS, selector & 0xfffc);
 158             }
 159             if ((e2 & DESC_C_MASK) && dpl > rpl) {
 160                 raise_exception_err(env, EXCP0A_TSS, selector & 0xfffc);
 161             }
 162         } else if (seg_reg == R_SS) {
 163             /* SS must be writable data */
 164             if ((e2 & DESC_CS_MASK) || !(e2 & DESC_W_MASK)) {
 165                 raise_exception_err(env, EXCP0A_TSS, selector & 0xfffc);
 166             }
 167             if (dpl != cpl || dpl != rpl) {
 168                 raise_exception_err(env, EXCP0A_TSS, selector & 0xfffc);
 169             }
 170         } else {
 171             /* not readable code */
 172             if ((e2 & DESC_CS_MASK) && !(e2 & DESC_R_MASK)) {
 173                 raise_exception_err(env, EXCP0A_TSS, selector & 0xfffc);
 174             }
 175             /* if data or non conforming code, checks the rights */
 176             if (((e2 >> DESC_TYPE_SHIFT) & 0xf) < 12) {
 177                 if (dpl < cpl || dpl < rpl) {
 178                     raise_exception_err(env, EXCP0A_TSS, selector & 0xfffc);
 179                 }
 180             }
 181         }
 182         if (!(e2 & DESC_P_MASK)) {
 183             raise_exception_err(env, EXCP0B_NOSEG, selector & 0xfffc);
 184         }
 185         cpu_x86_load_seg_cache(env, seg_reg, selector,
 186                                get_seg_base(e1, e2),
 187                                get_seg_limit(e1, e2),
 188                                e2);
 189     } else {
 190         if (seg_reg == R_SS || seg_reg == R_CS) {
 191             raise_exception_err(env, EXCP0A_TSS, selector & 0xfffc);
 192         }
 193     }
 194 }
 195
 196 #define SWITCH_TSS_JMP  0
 197 #define SWITCH_TSS_IRET 1
 198 #define SWITCH_TSS_CALL 2
 199
 200 /* XXX: restore CPU state in registers (PowerPC case) */
 201 static void switch_tss(CPUX86State *env, int tss_selector,
 202                        uint32_t e1, uint32_t e2, int source,
 203                        uint32_t next_eip)
 204 {
 205     int tss_limit, tss_limit_max, type, old_tss_limit_max, old_type, v1, v2, i;
 206     target_ulong tss_base;
 207     uint32_t new_regs[8], new_segs[6];
 208     uint32_t new_eflags, new_eip, new_cr3, new_ldt, new_trap;
 209     uint32_t old_eflags, eflags_mask;
 210     SegmentCache *dt;
 211     int index;
 212     target_ulong ptr;
 213
 214     type = (e2 >> DESC_TYPE_SHIFT) & 0xf;
 215     LOG_PCALL("switch_tss: sel=0x%04x type=%d src=%d\n", tss_selector, type,
 216               source);
 217
 218     /* if task gate, we read the TSS segment and we load it */
 219     if (type == 5) {
 220         if (!(e2 & DESC_P_MASK)) {
 221             raise_exception_err(env, EXCP0B_NOSEG, tss_selector & 0xfffc);
 222         }
 223         tss_selector = e1 >> 16;
 224         if (tss_selector & 4) {
 225             raise_exception_err(env, EXCP0A_TSS, tss_selector & 0xfffc);
 226         }
 227         if (load_segment(env, &e1, &e2, tss_selector) != 0) {
 228             raise_exception_err(env, EXCP0D_GPF, tss_selector & 0xfffc);
 229         }
 230         if (e2 & DESC_S_MASK) {
 231             raise_exception_err(env, EXCP0D_GPF, tss_selector & 0xfffc);
 232         }
 233         type = (e2 >> DESC_TYPE_SHIFT) & 0xf;
 234         if ((type & 7) != 1) {
 235             raise_exception_err(env, EXCP0D_GPF, tss_selector & 0xfffc);
 236         }
 237     }
 238
 239     if (!(e2 & DESC_P_MASK)) {
 240         raise_exception_err(env, EXCP0B_NOSEG, tss_selector & 0xfffc);
 241     }
 242
 243     if (type & 8) {
 244         tss_limit_max = 103;
 245     } else {
 246         tss_limit_max = 43;
 247     }
 248     tss_limit = get_seg_limit(e1, e2);
 249     tss_base = get_seg_base(e1, e2);
 250     if ((tss_selector & 4) != 0 ||
 251         tss_limit < tss_limit_max) {
 252         raise_exception_err(env, EXCP0A_TSS, tss_selector & 0xfffc);
 253     }
 254     old_type = (env->tr.flags >> DESC_TYPE_SHIFT) & 0xf;
 255     if (old_type & 8) {
 256         old_tss_limit_max = 103;
 257     } else {
 258         old_tss_limit_max = 43;
 259     }
 260
 261     /* read all the registers from the new TSS */
 262     if (type & 8) {
 263         /* 32 bit */
 264         new_cr3 = cpu_ldl_kernel(env, tss_base + 0x1c);
 265         new_eip = cpu_ldl_kernel(env, tss_base + 0x20);
 266         new_eflags = cpu_ldl_kernel(env, tss_base + 0x24);
 267         for (i = 0; i < 8; i++) {
 268             new_regs[i] = cpu_ldl_kernel(env, tss_base + (0x28 + i * 4));
 269         }
 270         for (i = 0; i < 6; i++) {
 271             new_segs[i] = cpu_lduw_kernel(env, tss_base + (0x48 + i * 4));
 272         }
 273         new_ldt = cpu_lduw_kernel(env, tss_base + 0x60);
 274         new_trap = cpu_ldl_kernel(env, tss_base + 0x64);
 275     } else {
 276         /* 16 bit */
 277         new_cr3 = 0;
 278         new_eip = cpu_lduw_kernel(env, tss_base + 0x0e);
 279         new_eflags = cpu_lduw_kernel(env, tss_base + 0x10);
 280         for (i = 0; i < 8; i++) {
 281             new_regs[i] = cpu_lduw_kernel(env, tss_base + (0x12 + i * 2)) |
 282                 0xffff0000;
 283         }
 284         for (i = 0; i < 4; i++) {
 285             new_segs[i] = cpu_lduw_kernel(env, tss_base + (0x22 + i * 4));
 286         }
 287         new_ldt = cpu_lduw_kernel(env, tss_base + 0x2a);
 288         new_segs[R_FS] = 0;
 289         new_segs[R_GS] = 0;
 290         new_trap = 0;
 291     }
 292     /* XXX: avoid a compiler warning, see
 293      http://support.amd.com/us/Processor_TechDocs/24593.pdf
 294      chapters 12.2.5 and 13.2.4 on how to implement TSS Trap bit */
 295     (void)new_trap;
 296
 297     /* NOTE: we must avoid memory exceptions during the task switch,
 298        so we make dummy accesses before */
 299     /* XXX: it can still fail in some cases, so a bigger hack is
 300        necessary to valid the TLB after having done the accesses */
 301
 302     v1 = cpu_ldub_kernel(env, env->tr.base);
 303     v2 = cpu_ldub_kernel(env, env->tr.base + old_tss_limit_max);
 304     cpu_stb_kernel(env, env->tr.base, v1);
 305     cpu_stb_kernel(env, env->tr.base + old_tss_limit_max, v2);
 306
 307     /* clear busy bit (it is restartable) */
 308     if (source == SWITCH_TSS_JMP || source == SWITCH_TSS_IRET) {
 309         target_ulong ptr;
 310         uint32_t e2;
 311
 312         ptr = env->gdt.base + (env->tr.selector & ~7);
 313         e2 = cpu_ldl_kernel(env, ptr + 4);
 314         e2 &= ~DESC_TSS_BUSY_MASK;
 315         cpu_stl_kernel(env, ptr + 4, e2);
 316     }
 317     old_eflags = cpu_compute_eflags(env);
 318     if (source == SWITCH_TSS_IRET) {
 319         old_eflags &= ~NT_MASK;
 320     }
 321
 322     /* save the current state in the old TSS */
 323     if (type & 8) {
 324         /* 32 bit */
 325         cpu_stl_kernel(env, env->tr.base + 0x20, next_eip);
 326         cpu_stl_kernel(env, env->tr.base + 0x24, old_eflags);
 327         cpu_stl_kernel(env, env->tr.base + (0x28 + 0 * 4), env->regs[R_EAX]);
 328         cpu_stl_kernel(env, env->tr.base + (0x28 + 1 * 4), env->regs[R_ECX]);
 329         cpu_stl_kernel(env, env->tr.base + (0x28 + 2 * 4), env->regs[R_EDX]);
 330         cpu_stl_kernel(env, env->tr.base + (0x28 + 3 * 4), env->regs[R_EBX]);
 331         cpu_stl_kernel(env, env->tr.base + (0x28 + 4 * 4), env->regs[R_ESP]);
 332         cpu_stl_kernel(env, env->tr.base + (0x28 + 5 * 4), env->regs[R_EBP]);
 333         cpu_stl_kernel(env, env->tr.base + (0x28 + 6 * 4), env->regs[R_ESI]);
 334         cpu_stl_kernel(env, env->tr.base + (0x28 + 7 * 4), env->regs[R_EDI]);
 335         for (i = 0; i < 6; i++) {
 336             cpu_stw_kernel(env, env->tr.base + (0x48 + i * 4),
 337                            env->segs[i].selector);
 338         }
 339     } else {
 340         /* 16 bit */
 341         cpu_stw_kernel(env, env->tr.base + 0x0e, next_eip);
 342         cpu_stw_kernel(env, env->tr.base + 0x10, old_eflags);
 343         cpu_stw_kernel(env, env->tr.base + (0x12 + 0 * 2), env->regs[R_EAX]);
 344         cpu_stw_kernel(env, env->tr.base + (0x12 + 1 * 2), env->regs[R_ECX]);
 345         cpu_stw_kernel(env, env->tr.base + (0x12 + 2 * 2), env->regs[R_EDX]);
 346         cpu_stw_kernel(env, env->tr.base + (0x12 + 3 * 2), env->regs[R_EBX]);
 347         cpu_stw_kernel(env, env->tr.base + (0x12 + 4 * 2), env->regs[R_ESP]);
 348         cpu_stw_kernel(env, env->tr.base + (0x12 + 5 * 2), env->regs[R_EBP]);
 349         cpu_stw_kernel(env, env->tr.base + (0x12 + 6 * 2), env->regs[R_ESI]);
 350         cpu_stw_kernel(env, env->tr.base + (0x12 + 7 * 2), env->regs[R_EDI]);
 351         for (i = 0; i < 4; i++) {
 352             cpu_stw_kernel(env, env->tr.base + (0x22 + i * 4),
 353                            env->segs[i].selector);
 354         }
 355     }
 356
 357     /* now if an exception occurs, it will occurs in the next task
 358        context */
 359
 360     if (source == SWITCH_TSS_CALL) {
 361         cpu_stw_kernel(env, tss_base, env->tr.selector);
 362         new_eflags |= NT_MASK;
 363     }
 364
 365     /* set busy bit */
 366     if (source == SWITCH_TSS_JMP || source == SWITCH_TSS_CALL) {
 367         target_ulong ptr;
 368         uint32_t e2;
 369
 370         ptr = env->gdt.base + (tss_selector & ~7);
 371         e2 = cpu_ldl_kernel(env, ptr + 4);
 372         e2 |= DESC_TSS_BUSY_MASK;
 373         cpu_stl_kernel(env, ptr + 4, e2);
 374     }
 375
 376     /* set the new CPU state */
 377     /* from this point, any exception which occurs can give problems */
 378     env->cr[0] |= CR0_TS_MASK;
 379     env->hflags |= HF_TS_MASK;
 380     env->tr.selector = tss_selector;
 381     env->tr.base = tss_base;
 382     env->tr.limit = tss_limit;
 383     env->tr.flags = e2 & ~DESC_TSS_BUSY_MASK;
 384
 385     if ((type & 8) && (env->cr[0] & CR0_PG_MASK)) {
 386         cpu_x86_update_cr3(env, new_cr3);
 387     }
 388
 389     /* load all registers without an exception, then reload them with
 390        possible exception */
 391     env->eip = new_eip;
 392     eflags_mask = TF_MASK | AC_MASK | ID_MASK |
 393         IF_MASK | IOPL_MASK | VM_MASK | RF_MASK | NT_MASK;
 394     if (!(type & 8)) {
 395         eflags_mask &= 0xffff;
 396     }
 397     cpu_load_eflags(env, new_eflags, eflags_mask);
 398     /* XXX: what to do in 16 bit case? */
 399     env->regs[R_EAX] = new_regs[0];
 400     env->regs[R_ECX] = new_regs[1];
 401     env->regs[R_EDX] = new_regs[2];
 402     env->regs[R_EBX] = new_regs[3];
 403     env->regs[R_ESP] = new_regs[4];
 404     env->regs[R_EBP] = new_regs[5];
 405     env->regs[R_ESI] = new_regs[6];
 406     env->regs[R_EDI] = new_regs[7];
 407     if (new_eflags & VM_MASK) {
 408         for (i = 0; i < 6; i++) {
 409             load_seg_vm(env, i, new_segs[i]);
 410         }
 411         /* in vm86, CPL is always 3 */
 412         cpu_x86_set_cpl(env, 3);
 413     } else {
 414         /* CPL is set the RPL of CS */
 415         cpu_x86_set_cpl(env, new_segs[R_CS] & 3);
 416         /* first just selectors as the rest may trigger exceptions */
 417         for (i = 0; i < 6; i++) {
 418             cpu_x86_load_seg_cache(env, i, new_segs[i], 0, 0, 0);
 419         }
 420     }
 421
 422     env->ldt.selector = new_ldt & ~4;
 423     env->ldt.base = 0;
 424     env->ldt.limit = 0;
 425     env->ldt.flags = 0;
 426
 427     /* load the LDT */
 428     if (new_ldt & 4) {
 429         raise_exception_err(env, EXCP0A_TSS, new_ldt & 0xfffc);
 430     }
 431
 432     if ((new_ldt & 0xfffc) != 0) {
 433         dt = &env->gdt;
 434         index = new_ldt & ~7;
 435         if ((index + 7) > dt->limit) {
 436             raise_exception_err(env, EXCP0A_TSS, new_ldt & 0xfffc);
 437         }
 438         ptr = dt->base + index;
 439         e1 = cpu_ldl_kernel(env, ptr);
 440         e2 = cpu_ldl_kernel(env, ptr + 4);
 441         if ((e2 & DESC_S_MASK) || ((e2 >> DESC_TYPE_SHIFT) & 0xf) != 2) {
 442             raise_exception_err(env, EXCP0A_TSS, new_ldt & 0xfffc);
 443         }
 444         if (!(e2 & DESC_P_MASK)) {
 445             raise_exception_err(env, EXCP0A_TSS, new_ldt & 0xfffc);
 446         }
 447         load_seg_cache_raw_dt(&env->ldt, e1, e2);
 448     }
 449
 450     /* load the segments */
 451     if (!(new_eflags & VM_MASK)) {
 452         tss_load_seg(env, R_CS, new_segs[R_CS]);
 453         tss_load_seg(env, R_SS, new_segs[R_SS]);
 454         tss_load_seg(env, R_ES, new_segs[R_ES]);
 455         tss_load_seg(env, R_DS, new_segs[R_DS]);
 456         tss_load_seg(env, R_FS, new_segs[R_FS]);
 457         tss_load_seg(env, R_GS, new_segs[R_GS]);
 458     }
 459
 460     /* check that EIP is in the CS segment limits */
 461     if (new_eip > env->segs[R_CS].limit) {
 462         /* XXX: different exception if CALL? */
 463         raise_exception_err(env, EXCP0D_GPF, 0);
 464     }
 465
 466 #ifndef CONFIG_USER_ONLY
 467     /* reset local breakpoints */
 468     if (env->dr[7] & DR7_LOCAL_BP_MASK) {
 469         for (i = 0; i < DR7_MAX_BP; i++) {
 470             if (hw_local_breakpoint_enabled(env->dr[7], i) &&
 471                 !hw_global_breakpoint_enabled(env->dr[7], i)) {
 472                 hw_breakpoint_remove(env, i);
 473             }
 474         }
 475         env->dr[7] &= ~DR7_LOCAL_BP_MASK;
 476     }
 477 #endif
 478 }
 479
 480 static inline unsigned int get_sp_mask(unsigned int e2)
 481 {
 482     if (e2 & DESC_B_MASK) {
 483         return 0xffffffff;
 484     } else {
 485         return 0xffff;
 486     }
 487 }
 488
 489 static int exception_has_error_code(int intno)
 490 {
 491     switch (intno) {
 492     case 8:
 493     case 10:
 494     case 11:
 495     case 12:
 496     case 13:
 497     case 14:
 498     case 17:
 499         return 1;
 500     }
 501     return 0;
 502 }
 503
 504 #ifdef TARGET_X86_64
 505 #define SET_ESP(val, sp_mask)                                   \
 506     do {                                                        \
 507         if ((sp_mask) == 0xffff) {                              \
 508             env->regs[R_ESP] = (env->regs[R_ESP] & ~0xffff) |   \
 509                 ((val) & 0xffff);                               \
 510         } else if ((sp_mask) == 0xffffffffLL) {                 \
 511             env->regs[R_ESP] = (uint32_t)(val);                 \
 512         } else {                                                \
 513             env->regs[R_ESP] = (val);                           \
 514         }                                                       \
 515     } while (0)
 516 #else
 517 #define SET_ESP(val, sp_mask)                                   \
 518     do {                                                        \
 519         env->regs[R_ESP] = (env->regs[R_ESP] & ~(sp_mask)) |    \
 520             ((val) & (sp_mask));                                \
 521     } while (0)
 522 #endif
 523
 524 /* in 64-bit machines, this can overflow. So this segment addition macro
 525  * can be used to trim the value to 32-bit whenever needed */
 526 #define SEG_ADDL(ssp, sp, sp_mask) ((uint32_t)((ssp) + (sp & (sp_mask))))
 527
 528 /* XXX: add a is_user flag to have proper security support */
 529 #define PUSHW(ssp, sp, sp_mask, val)                             \
 530     {                                                            \
 531         sp -= 2;                                                 \
 532         cpu_stw_kernel(env, (ssp) + (sp & (sp_mask)), (val));    \
 533     }
 534
 535 #define PUSHL(ssp, sp, sp_mask, val)                                    \
 536     {                                                                   \
 537         sp -= 4;                                                        \
 538         cpu_stl_kernel(env, SEG_ADDL(ssp, sp, sp_mask), (uint32_t)(val)); \
 539     }
 540
 541 #define POPW(ssp, sp, sp_mask, val)                              \
 542     {                                                            \
 543         val = cpu_lduw_kernel(env, (ssp) + (sp & (sp_mask)));    \
 544         sp += 2;                                                 \
 545     }
 546
 547 #define POPL(ssp, sp, sp_mask, val)                                     \
 548     {                                                                   \
 549         val = (uint32_t)cpu_ldl_kernel(env, SEG_ADDL(ssp, sp, sp_mask)); \
 550         sp += 4;                                                        \
 551     }
 552
 553 /* protected mode interrupt */
 554 static void do_interrupt_protected(CPUX86State *env, int intno, int is_int,
 555                                    int error_code, unsigned int next_eip,
 556                                    int is_hw)
 557 {
 558     SegmentCache *dt;
 559     target_ulong ptr, ssp;
 560     int type, dpl, selector, ss_dpl, cpl;
 561     int has_error_code, new_stack, shift;
 562     uint32_t e1, e2, offset, ss = 0, esp, ss_e1 = 0, ss_e2 = 0;
 563     uint32_t old_eip, sp_mask;
 564
 565     has_error_code = 0;
 566     if (!is_int && !is_hw) {
 567         has_error_code = exception_has_error_code(intno);
 568     }
 569     if (is_int) {
 570         old_eip = next_eip;
 571     } else {
 572         old_eip = env->eip;
 573     }
 574
 575     dt = &env->idt;
 576     if (intno * 8 + 7 > dt->limit) {
 577         raise_exception_err(env, EXCP0D_GPF, intno * 8 + 2);
 578     }
 579     ptr = dt->base + intno * 8;
 580     e1 = cpu_ldl_kernel(env, ptr);
 581     e2 = cpu_ldl_kernel(env, ptr + 4);
 582     /* check gate type */
 583     type = (e2 >> DESC_TYPE_SHIFT) & 0x1f;
 584     switch (type) {
 585     case 5: /* task gate */
 586         /* must do that check here to return the correct error code */
 587         if (!(e2 & DESC_P_MASK)) {
 588             raise_exception_err(env, EXCP0B_NOSEG, intno * 8 + 2);
 589         }
 590         switch_tss(env, intno * 8, e1, e2, SWITCH_TSS_CALL, old_eip);
 591         if (has_error_code) {
 592             int type;
 593             uint32_t mask;
 594
 595             /* push the error code */
 596             type = (env->tr.flags >> DESC_TYPE_SHIFT) & 0xf;
 597             shift = type >> 3;
 598             if (env->segs[R_SS].flags & DESC_B_MASK) {
 599                 mask = 0xffffffff;
 600             } else {
 601                 mask = 0xffff;
 602             }
 603             esp = (env->regs[R_ESP] - (2 << shift)) & mask;
 604             ssp = env->segs[R_SS].base + esp;
 605             if (shift) {
 606                 cpu_stl_kernel(env, ssp, error_code);
 607             } else {
 608                 cpu_stw_kernel(env, ssp, error_code);
 609             }
 610             SET_ESP(esp, mask);
 611         }
 612         return;
 613     case 6: /* 286 interrupt gate */
 614     case 7: /* 286 trap gate */
 615     case 14: /* 386 interrupt gate */
 616     case 15: /* 386 trap gate */
 617         break;
 618     default:
 619         raise_exception_err(env, EXCP0D_GPF, intno * 8 + 2);
 620         break;
 621     }
 622     dpl = (e2 >> DESC_DPL_SHIFT) & 3;
 623     cpl = env->hflags & HF_CPL_MASK;
 624     /* check privilege if software int */
 625     if (is_int && dpl < cpl) {
 626         raise_exception_err(env, EXCP0D_GPF, intno * 8 + 2);
 627     }
 628     /* check valid bit */
 629     if (!(e2 & DESC_P_MASK)) {
 630         raise_exception_err(env, EXCP0B_NOSEG, intno * 8 + 2);
 631     }
 632     selector = e1 >> 16;
 633     offset = (e2 & 0xffff0000) | (e1 & 0x0000ffff);
 634     if ((selector & 0xfffc) == 0) {
 635         raise_exception_err(env, EXCP0D_GPF, 0);
 636     }
 637     if (load_segment(env, &e1, &e2, selector) != 0) {
 638         raise_exception_err(env, EXCP0D_GPF, selector & 0xfffc);
 639     }
 640     if (!(e2 & DESC_S_MASK) || !(e2 & (DESC_CS_MASK))) {
 641         raise_exception_err(env, EXCP0D_GPF, selector & 0xfffc);
 642     }
 643     dpl = (e2 >> DESC_DPL_SHIFT) & 3;
 644     if (dpl > cpl) {
 645         raise_exception_err(env, EXCP0D_GPF, selector & 0xfffc);
 646     }
 647     if (!(e2 & DESC_P_MASK)) {
 648         raise_exception_err(env, EXCP0B_NOSEG, selector & 0xfffc);
 649     }
 650     if (!(e2 & DESC_C_MASK) && dpl < cpl) {
 651         /* to inner privilege */
 652         get_ss_esp_from_tss(env, &ss, &esp, dpl);
 653         if ((ss & 0xfffc) == 0) {
 654             raise_exception_err(env, EXCP0A_TSS, ss & 0xfffc);
 655         }
 656         if ((ss & 3) != dpl) {
 657             raise_exception_err(env, EXCP0A_TSS, ss & 0xfffc);
 658         }
 659         if (load_segment(env, &ss_e1, &ss_e2, ss) != 0) {
 660             raise_exception_err(env, EXCP0A_TSS, ss & 0xfffc);
 661         }
 662         ss_dpl = (ss_e2 >> DESC_DPL_SHIFT) & 3;
 663         if (ss_dpl != dpl) {
 664             raise_exception_err(env, EXCP0A_TSS, ss & 0xfffc);
 665         }
 666         if (!(ss_e2 & DESC_S_MASK) ||
 667             (ss_e2 & DESC_CS_MASK) ||
 668             !(ss_e2 & DESC_W_MASK)) {
 669             raise_exception_err(env, EXCP0A_TSS, ss & 0xfffc);
 670         }
 671         if (!(ss_e2 & DESC_P_MASK)) {
 672             raise_exception_err(env, EXCP0A_TSS, ss & 0xfffc);
 673         }
 674         new_stack = 1;
 675         sp_mask = get_sp_mask(ss_e2);
 676         ssp = get_seg_base(ss_e1, ss_e2);
 677     } else if ((e2 & DESC_C_MASK) || dpl == cpl) {
 678         /* to same privilege */
 679         if (env->eflags & VM_MASK) {
 680             raise_exception_err(env, EXCP0D_GPF, selector & 0xfffc);
 681         }
 682         new_stack = 0;
 683         sp_mask = get_sp_mask(env->segs[R_SS].flags);
 684         ssp = env->segs[R_SS].base;
 685         esp = env->regs[R_ESP];
 686         dpl = cpl;
 687     } else {
 688         raise_exception_err(env, EXCP0D_GPF, selector & 0xfffc);
 689         new_stack = 0; /* avoid warning */
 690         sp_mask = 0; /* avoid warning */
 691         ssp = 0; /* avoid warning */
 692         esp = 0; /* avoid warning */
 693     }
 694
 695     shift = type >> 3;
 696
 697 #if 0
 698     /* XXX: check that enough room is available */
 699     push_size = 6 + (new_stack << 2) + (has_error_code << 1);
 700     if (env->eflags & VM_MASK) {
 701         push_size += 8;
 702     }
 703     push_size <<= shift;
 704 #endif
 705     if (shift == 1) {
 706         if (new_stack) {
 707             if (env->eflags & VM_MASK) {
 708                 PUSHL(ssp, esp, sp_mask, env->segs[R_GS].selector);
 709                 PUSHL(ssp, esp, sp_mask, env->segs[R_FS].selector);
 710                 PUSHL(ssp, esp, sp_mask, env->segs[R_DS].selector);
 711                 PUSHL(ssp, esp, sp_mask, env->segs[R_ES].selector);
 712             }
 713             PUSHL(ssp, esp, sp_mask, env->segs[R_SS].selector);
 714             PUSHL(ssp, esp, sp_mask, env->regs[R_ESP]);
 715         }
 716         PUSHL(ssp, esp, sp_mask, cpu_compute_eflags(env));
 717         PUSHL(ssp, esp, sp_mask, env->segs[R_CS].selector);
 718         PUSHL(ssp, esp, sp_mask, old_eip);
 719         if (has_error_code) {
 720             PUSHL(ssp, esp, sp_mask, error_code);
 721         }
 722     } else {
 723         if (new_stack) {
 724             if (env->eflags & VM_MASK) {
 725                 PUSHW(ssp, esp, sp_mask, env->segs[R_GS].selector);
 726                 PUSHW(ssp, esp, sp_mask, env->segs[R_FS].selector);
 727                 PUSHW(ssp, esp, sp_mask, env->segs[R_DS].selector);
 728                 PUSHW(ssp, esp, sp_mask, env->segs[R_ES].selector);
 729             }
 730             PUSHW(ssp, esp, sp_mask, env->segs[R_SS].selector);
 731             PUSHW(ssp, esp, sp_mask, env->regs[R_ESP]);
 732         }
 733         PUSHW(ssp, esp, sp_mask, cpu_compute_eflags(env));
 734         PUSHW(ssp, esp, sp_mask, env->segs[R_CS].selector);
 735         PUSHW(ssp, esp, sp_mask, old_eip);
 736         if (has_error_code) {
 737             PUSHW(ssp, esp, sp_mask, error_code);
 738         }
 739     }
 740
 741     if (new_stack) {
 742         if (env->eflags & VM_MASK) {
 743             cpu_x86_load_seg_cache(env, R_ES, 0, 0, 0, 0);
 744             cpu_x86_load_seg_cache(env, R_DS, 0, 0, 0, 0);
 745             cpu_x86_load_seg_cache(env, R_FS, 0, 0, 0, 0);
 746             cpu_x86_load_seg_cache(env, R_GS, 0, 0, 0, 0);
 747         }
 748         ss = (ss & ~3) | dpl;
 749         cpu_x86_load_seg_cache(env, R_SS, ss,
 750                                ssp, get_seg_limit(ss_e1, ss_e2), ss_e2);
 751     }
 752     SET_ESP(esp, sp_mask);
 753
 754     selector = (selector & ~3) | dpl;
 755     cpu_x86_load_seg_cache(env, R_CS, selector,
 756                    get_seg_base(e1, e2),
 757                    get_seg_limit(e1, e2),
 758                    e2);
 759     cpu_x86_set_cpl(env, dpl);
 760     env->eip = offset;
 761
 762     /* interrupt gate clear IF mask */
 763     if ((type & 1) == 0) {
 764         env->eflags &= ~IF_MASK;
 765     }
 766     env->eflags &= ~(TF_MASK | VM_MASK | RF_MASK | NT_MASK);
 767 }
 768
 769 #ifdef TARGET_X86_64
 770
 771 #define PUSHQ(sp, val)                          \
 772     {                                           \
 773         sp -= 8;                                \
 774         cpu_stq_kernel(env, sp, (val));         \
 775     }
 776
 777 #define POPQ(sp, val)                           \
 778     {                                           \
 779         val = cpu_ldq_kernel(env, sp);          \
 780         sp += 8;                                \
 781     }
 782
 783 static inline target_ulong get_rsp_from_tss(CPUX86State *env, int level)
 784 {
 785     int index;
 786
 787 #if 0
 788     printf("TR: base=" TARGET_FMT_lx " limit=%x\n",
 789            env->tr.base, env->tr.limit);
 790 #endif
 791
 792     if (!(env->tr.flags & DESC_P_MASK)) {
 793         cpu_abort(env, "invalid tss");
 794     }
 795     index = 8 * level + 4;
 796     if ((index + 7) > env->tr.limit) {
 797         raise_exception_err(env, EXCP0A_TSS, env->tr.selector & 0xfffc);
 798     }
 799     return cpu_ldq_kernel(env, env->tr.base + index);
 800 }
 801
 802 /* 64 bit interrupt */
 803 static void do_interrupt64(CPUX86State *env, int intno, int is_int,
 804                            int error_code, target_ulong next_eip, int is_hw)
 805 {
 806     SegmentCache *dt;
 807     target_ulong ptr;
 808     int type, dpl, selector, cpl, ist;
 809     int has_error_code, new_stack;
 810     uint32_t e1, e2, e3, ss;
 811     target_ulong old_eip, esp, offset;
 812
 813     has_error_code = 0;
 814     if (!is_int && !is_hw) {
 815         has_error_code = exception_has_error_code(intno);
 816     }
 817     if (is_int) {
 818         old_eip = next_eip;
 819     } else {
 820         old_eip = env->eip;
 821     }
 822
 823     dt = &env->idt;
 824     if (intno * 16 + 15 > dt->limit) {
 825         raise_exception_err(env, EXCP0D_GPF, intno * 16 + 2);
 826     }
 827     ptr = dt->base + intno * 16;
 828     e1 = cpu_ldl_kernel(env, ptr);
 829     e2 = cpu_ldl_kernel(env, ptr + 4);
 830     e3 = cpu_ldl_kernel(env, ptr + 8);
 831     /* check gate type */
 832     type = (e2 >> DESC_TYPE_SHIFT) & 0x1f;
 833     switch (type) {
 834     case 14: /* 386 interrupt gate */
 835     case 15: /* 386 trap gate */
 836         break;
 837     default:
 838         raise_exception_err(env, EXCP0D_GPF, intno * 16 + 2);
 839         break;
 840     }
 841     dpl = (e2 >> DESC_DPL_SHIFT) & 3;
 842     cpl = env->hflags & HF_CPL_MASK;
 843     /* check privilege if software int */
 844     if (is_int && dpl < cpl) {
 845         raise_exception_err(env, EXCP0D_GPF, intno * 16 + 2);
 846     }
 847     /* check valid bit */
 848     if (!(e2 & DESC_P_MASK)) {
 849         raise_exception_err(env, EXCP0B_NOSEG, intno * 16 + 2);
 850     }
 851     selector = e1 >> 16;
 852     offset = ((target_ulong)e3 << 32) | (e2 & 0xffff0000) | (e1 & 0x0000ffff);
 853     ist = e2 & 7;
 854     if ((selector & 0xfffc) == 0) {
 855         raise_exception_err(env, EXCP0D_GPF, 0);
 856     }
 857
 858     if (load_segment(env, &e1, &e2, selector) != 0) {
 859         raise_exception_err(env, EXCP0D_GPF, selector & 0xfffc);
 860     }
 861     if (!(e2 & DESC_S_MASK) || !(e2 & (DESC_CS_MASK))) {
 862         raise_exception_err(env, EXCP0D_GPF, selector & 0xfffc);
 863     }
 864     dpl = (e2 >> DESC_DPL_SHIFT) & 3;
 865     if (dpl > cpl) {
 866         raise_exception_err(env, EXCP0D_GPF, selector & 0xfffc);
 867     }
 868     if (!(e2 & DESC_P_MASK)) {
 869         raise_exception_err(env, EXCP0B_NOSEG, selector & 0xfffc);
 870     }
 871     if (!(e2 & DESC_L_MASK) || (e2 & DESC_B_MASK)) {
 872         raise_exception_err(env, EXCP0D_GPF, selector & 0xfffc);
 873     }
 874     if ((!(e2 & DESC_C_MASK) && dpl < cpl) || ist != 0) {
 875         /* to inner privilege */
 876         if (ist != 0) {
 877             esp = get_rsp_from_tss(env, ist + 3);
 878         } else {
 879             esp = get_rsp_from_tss(env, dpl);
 880         }
 881         esp &= ~0xfLL; /* align stack */
 882         ss = 0;
 883         new_stack = 1;
 884     } else if ((e2 & DESC_C_MASK) || dpl == cpl) {
 885         /* to same privilege */
 886         if (env->eflags & VM_MASK) {
 887             raise_exception_err(env, EXCP0D_GPF, selector & 0xfffc);
 888         }
 889         new_stack = 0;
 890         if (ist != 0) {
 891             esp = get_rsp_from_tss(env, ist + 3);
 892         } else {
 893             esp = env->regs[R_ESP];
 894         }
 895         esp &= ~0xfLL; /* align stack */
 896         dpl = cpl;
 897     } else {
 898         raise_exception_err(env, EXCP0D_GPF, selector & 0xfffc);
 899         new_stack = 0; /* avoid warning */
 900         esp = 0; /* avoid warning */
 901     }
 902
 903     PUSHQ(esp, env->segs[R_SS].selector);
 904     PUSHQ(esp, env->regs[R_ESP]);
 905     PUSHQ(esp, cpu_compute_eflags(env));
 906     PUSHQ(esp, env->segs[R_CS].selector);
 907     PUSHQ(esp, old_eip);
 908     if (has_error_code) {
 909         PUSHQ(esp, error_code);
 910     }
 911
 912     if (new_stack) {
 913         ss = 0 | dpl;
 914         cpu_x86_load_seg_cache(env, R_SS, ss, 0, 0, 0);
 915     }
 916     env->regs[R_ESP] = esp;
 917
 918     selector = (selector & ~3) | dpl;
 919     cpu_x86_load_seg_cache(env, R_CS, selector,
 920                    get_seg_base(e1, e2),
 921                    get_seg_limit(e1, e2),
 922                    e2);
 923     cpu_x86_set_cpl(env, dpl);
 924     env->eip = offset;
 925
 926     /* interrupt gate clear IF mask */
 927     if ((type & 1) == 0) {
 928         env->eflags &= ~IF_MASK;
 929     }
 930     env->eflags &= ~(TF_MASK | VM_MASK | RF_MASK | NT_MASK);
 931 }
 932 #endif
 933
 934 #ifdef TARGET_X86_64
 935 #if defined(CONFIG_USER_ONLY)
 936 void helper_syscall(CPUX86State *env, int next_eip_addend)
 937 {
 938     env->exception_index = EXCP_SYSCALL;
 939     env->exception_next_eip = env->eip + next_eip_addend;
 940     cpu_loop_exit(env);
 941 }
 942 #else
 943 void helper_syscall(CPUX86State *env, int next_eip_addend)
 944 {
 945     int selector;
 946
 947     if (!(env->efer & MSR_EFER_SCE)) {
 948         raise_exception_err(env, EXCP06_ILLOP, 0);
 949     }
 950     selector = (env->star >> 32) & 0xffff;
 951     if (env->hflags & HF_LMA_MASK) {
 952         int code64;
 953
 954         env->regs[R_ECX] = env->eip + next_eip_addend;
 955         env->regs[11] = cpu_compute_eflags(env);
 956
 957         code64 = env->hflags & HF_CS64_MASK;
 958
 959         cpu_x86_set_cpl(env, 0);
 960         cpu_x86_load_seg_cache(env, R_CS, selector & 0xfffc,
 961                            0, 0xffffffff,
 962                                DESC_G_MASK | DESC_P_MASK |
 963                                DESC_S_MASK |
 964                                DESC_CS_MASK | DESC_R_MASK | DESC_A_MASK |
 965                                DESC_L_MASK);
 966         cpu_x86_load_seg_cache(env, R_SS, (selector + 8) & 0xfffc,
 967                                0, 0xffffffff,
 968                                DESC_G_MASK | DESC_B_MASK | DESC_P_MASK |
 969                                DESC_S_MASK |
 970                                DESC_W_MASK | DESC_A_MASK);
 971         env->eflags &= ~env->fmask;
 972         cpu_load_eflags(env, env->eflags, 0);
 973         if (code64) {
 974             env->eip = env->lstar;
 975         } else {
 976             env->eip = env->cstar;
 977         }
 978     } else {
 979         env->regs[R_ECX] = (uint32_t)(env->eip + next_eip_addend);
 980
 981         cpu_x86_set_cpl(env, 0);
 982         cpu_x86_load_seg_cache(env, R_CS, selector & 0xfffc,
 983                            0, 0xffffffff,
 984                                DESC_G_MASK | DESC_B_MASK | DESC_P_MASK |
 985                                DESC_S_MASK |
 986                                DESC_CS_MASK | DESC_R_MASK | DESC_A_MASK);
 987         cpu_x86_load_seg_cache(env, R_SS, (selector + 8) & 0xfffc,
 988                                0, 0xffffffff,
 989                                DESC_G_MASK | DESC_B_MASK | DESC_P_MASK |
 990                                DESC_S_MASK |
 991                                DESC_W_MASK | DESC_A_MASK);
 992         env->eflags &= ~(IF_MASK | RF_MASK | VM_MASK);
 993         env->eip = (uint32_t)env->star;
 994     }
 995 }
 996 #endif
 997 #endif
 998
 999 #ifdef TARGET_X86_64
1000 void helper_sysret(CPUX86State *env, int dflag)
1001 {
1002     int cpl, selector;
1003
1004     if (!(env->efer & MSR_EFER_SCE)) {
1005         raise_exception_err(env, EXCP06_ILLOP, 0);
1006     }
1007     cpl = env->hflags & HF_CPL_MASK;
1008     if (!(env->cr[0] & CR0_PE_MASK) || cpl != 0) {
1009         raise_exception_err(env, EXCP0D_GPF, 0);
1010     }
1011     selector = (env->star >> 48) & 0xffff;
1012     if (env->hflags & HF_LMA_MASK) {
1013         if (dflag == 2) {
1014             cpu_x86_load_seg_cache(env, R_CS, (selector + 16) | 3,
1015                                    0, 0xffffffff,
1016                                    DESC_G_MASK | DESC_P_MASK |
1017                                    DESC_S_MASK | (3 << DESC_DPL_SHIFT) |
1018                                    DESC_CS_MASK | DESC_R_MASK | DESC_A_MASK |
1019                                    DESC_L_MASK);
1020             env->eip = env->regs[R_ECX];
1021         } else {
1022             cpu_x86_load_seg_cache(env, R_CS, selector | 3,
1023                                    0, 0xffffffff,
1024                                    DESC_G_MASK | DESC_B_MASK | DESC_P_MASK |
1025                                    DESC_S_MASK | (3 << DESC_DPL_SHIFT) |
1026                                    DESC_CS_MASK | DESC_R_MASK | DESC_A_MASK);
1027             env->eip = (uint32_t)env->regs[R_ECX];
1028         }
1029         cpu_x86_load_seg_cache(env, R_SS, selector + 8,
1030                                0, 0xffffffff,
1031                                DESC_G_MASK | DESC_B_MASK | DESC_P_MASK |
1032                                DESC_S_MASK | (3 << DESC_DPL_SHIFT) |
1033                                DESC_W_MASK | DESC_A_MASK);
1034         cpu_load_eflags(env, (uint32_t)(env->regs[11]), TF_MASK | AC_MASK
1035                         | ID_MASK | IF_MASK | IOPL_MASK | VM_MASK | RF_MASK |
1036                         NT_MASK);
1037         cpu_x86_set_cpl(env, 3);
1038     } else {
1039         cpu_x86_load_seg_cache(env, R_CS, selector | 3,
1040                                0, 0xffffffff,
1041                                DESC_G_MASK | DESC_B_MASK | DESC_P_MASK |
1042                                DESC_S_MASK | (3 << DESC_DPL_SHIFT) |
1043                                DESC_CS_MASK | DESC_R_MASK | DESC_A_MASK);
1044         env->eip = (uint32_t)env->regs[R_ECX];
1045         cpu_x86_load_seg_cache(env, R_SS, selector + 8,
1046                                0, 0xffffffff,
1047                                DESC_G_MASK | DESC_B_MASK | DESC_P_MASK |
1048                                DESC_S_MASK | (3 << DESC_DPL_SHIFT) |
1049                                DESC_W_MASK | DESC_A_MASK);
1050         env->eflags |= IF_MASK;
1051         cpu_x86_set_cpl(env, 3);
1052     }
1053 }
1054 #endif
1055
1056 /* real mode interrupt */
1057 static void do_interrupt_real(CPUX86State *env, int intno, int is_int,
1058                               int error_code, unsigned int next_eip)
1059 {
1060     SegmentCache *dt;
1061     target_ulong ptr, ssp;
1062     int selector;
1063     uint32_t offset, esp;
1064     uint32_t old_cs, old_eip;
1065
1066     /* real mode (simpler!) */
1067     dt = &env->idt;
1068     if (intno * 4 + 3 > dt->limit) {
1069         raise_exception_err(env, EXCP0D_GPF, intno * 8 + 2);
1070     }
1071     ptr = dt->base + intno * 4;
1072     offset = cpu_lduw_kernel(env, ptr);
1073     selector = cpu_lduw_kernel(env, ptr + 2);
1074     esp = env->regs[R_ESP];
1075     ssp = env->segs[R_SS].base;
1076     if (is_int) {
1077         old_eip = next_eip;
1078     } else {
1079         old_eip = env->eip;
1080     }
1081     old_cs = env->segs[R_CS].selector;
1082     /* XXX: use SS segment size? */
1083     PUSHW(ssp, esp, 0xffff, cpu_compute_eflags(env));
1084     PUSHW(ssp, esp, 0xffff, old_cs);
1085     PUSHW(ssp, esp, 0xffff, old_eip);
1086
1087     /* update processor state */
1088     env->regs[R_ESP] = (env->regs[R_ESP] & ~0xffff) | (esp & 0xffff);
1089     env->eip = offset;
1090     env->segs[R_CS].selector = selector;
1091     env->segs[R_CS].base = (selector << 4);
1092     env->eflags &= ~(IF_MASK | TF_MASK | AC_MASK | RF_MASK);
1093 }
1094
1095 #if defined(CONFIG_USER_ONLY)
1096 /* fake user mode interrupt */
1097 static void do_interrupt_user(CPUX86State *env, int intno, int is_int,
1098                               int error_code, target_ulong next_eip)
1099 {
1100     SegmentCache *dt;
1101     target_ulong ptr;
1102     int dpl, cpl, shift;
1103     uint32_t e2;
1104
1105     dt = &env->idt;
1106     if (env->hflags & HF_LMA_MASK) {
1107         shift = 4;
1108     } else {
1109         shift = 3;
1110     }
1111     ptr = dt->base + (intno << shift);
1112     e2 = cpu_ldl_kernel(env, ptr + 4);
1113
1114     dpl = (e2 >> DESC_DPL_SHIFT) & 3;
1115     cpl = env->hflags & HF_CPL_MASK;
1116     /* check privilege if software int */
1117     if (is_int && dpl < cpl) {
1118         raise_exception_err(env, EXCP0D_GPF, (intno << shift) + 2);
1119     }
1120
1121     /* Since we emulate only user space, we cannot do more than
1122        exiting the emulation with the suitable exception and error
1123        code */
1124     if (is_int) {
1125         EIP = next_eip;
1126     }
1127 }
1128
1129 #else
1130
1131 static void handle_even_inj(CPUX86State *env, int intno, int is_int,
1132                             int error_code, int is_hw, int rm)
1133 {
1134     uint32_t event_inj = ldl_phys(env->vm_vmcb + offsetof(struct vmcb,
1135                                                           control.event_inj));
1136
1137     if (!(event_inj & SVM_EVTINJ_VALID)) {
1138         int type;
1139
1140         if (is_int) {
1141             type = SVM_EVTINJ_TYPE_SOFT;
1142         } else {
1143             type = SVM_EVTINJ_TYPE_EXEPT;
1144         }
1145         event_inj = intno | type | SVM_EVTINJ_VALID;
1146         if (!rm && exception_has_error_code(intno)) {
1147             event_inj |= SVM_EVTINJ_VALID_ERR;
1148             stl_phys(env->vm_vmcb + offsetof(struct vmcb,
1149                                              control.event_inj_err),
1150                      error_code);
1151         }
1152         stl_phys(env->vm_vmcb + offsetof(struct vmcb, control.event_inj),
1153                  event_inj);
1154     }
1155 }
1156 #endif
1157
1158 /*
1159  * Begin execution of an interruption. is_int is TRUE if coming from
1160  * the int instruction. next_eip is the EIP value AFTER the interrupt
1161  * instruction. It is only relevant if is_int is TRUE.
1162  */
1163 static void do_interrupt_all(CPUX86State *env, int intno, int is_int,
1164                              int error_code, target_ulong next_eip, int is_hw)
1165 {
1166     if (qemu_loglevel_mask(CPU_LOG_INT)) {
1167         if ((env->cr[0] & CR0_PE_MASK)) {
1168             static int count;
1169
1170             qemu_log("%6d: v=%02x e=%04x i=%d cpl=%d IP=%04x:" TARGET_FMT_lx
1171                      " pc=" TARGET_FMT_lx " SP=%04x:" TARGET_FMT_lx,
1172                      count, intno, error_code, is_int,
1173                      env->hflags & HF_CPL_MASK,
1174                      env->segs[R_CS].selector, EIP,
1175                      (int)env->segs[R_CS].base + EIP,
1176                      env->segs[R_SS].selector, env->regs[R_ESP]);
1177             if (intno == 0x0e) {
1178                 qemu_log(" CR2=" TARGET_FMT_lx, env->cr[2]);
1179             } else {
1180                 qemu_log(" env->regs[R_EAX]=" TARGET_FMT_lx, env->regs[R_EAX]);
1181             }
1182             qemu_log("\n");
1183             log_cpu_state(env, CPU_DUMP_CCOP);
1184 #if 0
1185             {
1186                 int i;
1187                 target_ulong ptr;
1188
1189                 qemu_log("       code=");
1190                 ptr = env->segs[R_CS].base + env->eip;
1191                 for (i = 0; i < 16; i++) {
1192                     qemu_log(" %02x", ldub(ptr + i));
1193                 }
1194                 qemu_log("\n");
1195             }
1196 #endif
1197             count++;
1198         }
1199     }
1200     if (env->cr[0] & CR0_PE_MASK) {
1201 #if !defined(CONFIG_USER_ONLY)
1202         if (env->hflags & HF_SVMI_MASK) {
1203             handle_even_inj(env, intno, is_int, error_code, is_hw, 0);
1204         }
1205 #endif
1206 #ifdef TARGET_X86_64
1207         if (env->hflags & HF_LMA_MASK) {
1208             do_interrupt64(env, intno, is_int, error_code, next_eip, is_hw);
1209         } else
1210 #endif
1211         {
1212             do_interrupt_protected(env, intno, is_int, error_code, next_eip,
1213                                    is_hw);
1214         }
1215     } else {
1216 #if !defined(CONFIG_USER_ONLY)
1217         if (env->hflags & HF_SVMI_MASK) {
1218             handle_even_inj(env, intno, is_int, error_code, is_hw, 1);
1219         }
1220 #endif
1221         do_interrupt_real(env, intno, is_int, error_code, next_eip);
1222     }
1223
1224 #if !defined(CONFIG_USER_ONLY)
1225     if (env->hflags & HF_SVMI_MASK) {
1226         uint32_t event_inj = ldl_phys(env->vm_vmcb +
1227                                       offsetof(struct vmcb,
1228                                                control.event_inj));
1229
1230         stl_phys(env->vm_vmcb + offsetof(struct vmcb, control.event_inj),
1231                  event_inj & ~SVM_EVTINJ_VALID);
1232     }
1233 #endif
1234 }
1235
1236 void x86_cpu_do_interrupt(CPUState *cs)
1237 {
1238     X86CPU *cpu = X86_CPU(cs);
1239     CPUX86State *env = &cpu->env;
1240
1241 #if defined(CONFIG_USER_ONLY)
1242     /* if user mode only, we simulate a fake exception
1243        which will be handled outside the cpu execution
1244        loop */
1245     do_interrupt_user(env, env->exception_index,
1246                       env->exception_is_int,
1247                       env->error_code,
1248                       env->exception_next_eip);
1249     /* successfully delivered */
1250     env->old_exception = -1;
1251 #else
1252     /* simulate a real cpu exception. On i386, it can
1253        trigger new exceptions, but we do not handle
1254        double or triple faults yet. */
1255     do_interrupt_all(env, env->exception_index,
1256                      env->exception_is_int,
1257                      env->error_code,
1258                      env->exception_next_eip, 0);
1259     /* successfully delivered */
1260     env->old_exception = -1;
1261 #endif
1262 }
1263
1264 void do_interrupt_x86_hardirq(CPUX86State *env, int intno, int is_hw)
1265 {
1266     do_interrupt_all(env, intno, 0, 0, 0, is_hw);
1267 }
1268
1269 void helper_enter_level(CPUX86State *env, int level, int data32,
1270                         target_ulong t1)
1271 {
1272     target_ulong ssp;
1273     uint32_t esp_mask, esp, ebp;
1274
1275     esp_mask = get_sp_mask(env->segs[R_SS].flags);
1276     ssp = env->segs[R_SS].base;
1277     ebp = env->regs[R_EBP];
1278     esp = env->regs[R_ESP];
1279     if (data32) {
1280         /* 32 bit */
1281         esp -= 4;
1282         while (--level) {
1283             esp -= 4;
1284             ebp -= 4;
1285             cpu_stl_data(env, ssp + (esp & esp_mask),
1286                          cpu_ldl_data(env, ssp + (ebp & esp_mask)));
1287         }
1288         esp -= 4;
1289         cpu_stl_data(env, ssp + (esp & esp_mask), t1);
1290     } else {
1291         /* 16 bit */
1292         esp -= 2;
1293         while (--level) {
1294             esp -= 2;
1295             ebp -= 2;
1296             cpu_stw_data(env, ssp + (esp & esp_mask),
1297                          cpu_lduw_data(env, ssp + (ebp & esp_mask)));
1298         }
1299         esp -= 2;
1300         cpu_stw_data(env, ssp + (esp & esp_mask), t1);
1301     }
1302 }
1303
1304 #ifdef TARGET_X86_64
1305 void helper_enter64_level(CPUX86State *env, int level, int data64,
1306                           target_ulong t1)
1307 {
1308     target_ulong esp, ebp;
1309
1310     ebp = env->regs[R_EBP];
1311     esp = env->regs[R_ESP];
1312
1313     if (data64) {
1314         /* 64 bit */
1315         esp -= 8;
1316         while (--level) {
1317             esp -= 8;
1318             ebp -= 8;
1319             cpu_stq_data(env, esp, cpu_ldq_data(env, ebp));
1320         }
1321         esp -= 8;
1322         cpu_stq_data(env, esp, t1);
1323     } else {
1324         /* 16 bit */
1325         esp -= 2;
1326         while (--level) {
1327             esp -= 2;
1328             ebp -= 2;
1329             cpu_stw_data(env, esp, cpu_lduw_data(env, ebp));
1330         }
1331         esp -= 2;
1332         cpu_stw_data(env, esp, t1);
1333     }
1334 }
1335 #endif
1336
1337 void helper_lldt(CPUX86State *env, int selector)
1338 {
1339     SegmentCache *dt;
1340     uint32_t e1, e2;
1341     int index, entry_limit;
1342     target_ulong ptr;
1343
1344     selector &= 0xffff;
1345     if ((selector & 0xfffc) == 0) {
1346         /* XXX: NULL selector case: invalid LDT */
1347         env->ldt.base = 0;
1348         env->ldt.limit = 0;
1349     } else {
1350         if (selector & 0x4) {
1351             raise_exception_err(env, EXCP0D_GPF, selector & 0xfffc);
1352         }
1353         dt = &env->gdt;
1354         index = selector & ~7;
1355 #ifdef TARGET_X86_64
1356         if (env->hflags & HF_LMA_MASK) {
1357             entry_limit = 15;
1358         } else
1359 #endif
1360         {
1361             entry_limit = 7;
1362         }
1363         if ((index + entry_limit) > dt->limit) {
1364             raise_exception_err(env, EXCP0D_GPF, selector & 0xfffc);
1365         }
1366         ptr = dt->base + index;
1367         e1 = cpu_ldl_kernel(env, ptr);
1368         e2 = cpu_ldl_kernel(env, ptr + 4);
1369         if ((e2 & DESC_S_MASK) || ((e2 >> DESC_TYPE_SHIFT) & 0xf) != 2) {
1370             raise_exception_err(env, EXCP0D_GPF, selector & 0xfffc);
1371         }
1372         if (!(e2 & DESC_P_MASK)) {
1373             raise_exception_err(env, EXCP0B_NOSEG, selector & 0xfffc);
1374         }
1375 #ifdef TARGET_X86_64
1376         if (env->hflags & HF_LMA_MASK) {
1377             uint32_t e3;
1378
1379             e3 = cpu_ldl_kernel(env, ptr + 8);
1380             load_seg_cache_raw_dt(&env->ldt, e1, e2);
1381             env->ldt.base |= (target_ulong)e3 << 32;
1382         } else
1383 #endif
1384         {
1385             load_seg_cache_raw_dt(&env->ldt, e1, e2);
1386         }
1387     }
1388     env->ldt.selector = selector;
1389 }
1390
1391 void helper_ltr(CPUX86State *env, int selector)
1392 {
1393     SegmentCache *dt;
1394     uint32_t e1, e2;
1395     int index, type, entry_limit;
1396     target_ulong ptr;
1397
1398     selector &= 0xffff;
1399     if ((selector & 0xfffc) == 0) {
1400         /* NULL selector case: invalid TR */
1401         env->tr.base = 0;
1402         env->tr.limit = 0;
1403         env->tr.flags = 0;
1404     } else {
1405         if (selector & 0x4) {
1406             raise_exception_err(env, EXCP0D_GPF, selector & 0xfffc);
1407         }
1408         dt = &env->gdt;
1409         index = selector & ~7;
1410 #ifdef TARGET_X86_64
1411         if (env->hflags & HF_LMA_MASK) {
1412             entry_limit = 15;
1413         } else
1414 #endif
1415         {
1416             entry_limit = 7;
1417         }
1418         if ((index + entry_limit) > dt->limit) {
1419             raise_exception_err(env, EXCP0D_GPF, selector & 0xfffc);
1420         }
1421         ptr = dt->base + index;
1422         e1 = cpu_ldl_kernel(env, ptr);
1423         e2 = cpu_ldl_kernel(env, ptr + 4);
1424         type = (e2 >> DESC_TYPE_SHIFT) & 0xf;
1425         if ((e2 & DESC_S_MASK) ||
1426             (type != 1 && type != 9)) {
1427             raise_exception_err(env, EXCP0D_GPF, selector & 0xfffc);
1428         }
1429         if (!(e2 & DESC_P_MASK)) {
1430             raise_exception_err(env, EXCP0B_NOSEG, selector & 0xfffc);
1431         }
1432 #ifdef TARGET_X86_64
1433         if (env->hflags & HF_LMA_MASK) {
1434             uint32_t e3, e4;
1435
1436             e3 = cpu_ldl_kernel(env, ptr + 8);
1437             e4 = cpu_ldl_kernel(env, ptr + 12);
1438             if ((e4 >> DESC_TYPE_SHIFT) & 0xf) {
1439                 raise_exception_err(env, EXCP0D_GPF, selector & 0xfffc);
1440             }
1441             load_seg_cache_raw_dt(&env->tr, e1, e2);
1442             env->tr.base |= (target_ulong)e3 << 32;
1443         } else
1444 #endif
1445         {
1446             load_seg_cache_raw_dt(&env->tr, e1, e2);
1447         }
1448         e2 |= DESC_TSS_BUSY_MASK;
1449         cpu_stl_kernel(env, ptr + 4, e2);
1450     }
1451     env->tr.selector = selector;
1452 }
1453
1454 /* only works if protected mode and not VM86. seg_reg must be != R_CS */
1455 void helper_load_seg(CPUX86State *env, int seg_reg, int selector)
1456 {
1457     uint32_t e1, e2;
1458     int cpl, dpl, rpl;
1459     SegmentCache *dt;
1460     int index;
1461     target_ulong ptr;
1462
1463     selector &= 0xffff;
1464     cpl = env->hflags & HF_CPL_MASK;
1465     if ((selector & 0xfffc) == 0) {
1466         /* null selector case */
1467         if (seg_reg == R_SS
1468 #ifdef TARGET_X86_64
1469             && (!(env->hflags & HF_CS64_MASK) || cpl == 3)
1470 #endif
1471             ) {
1472             raise_exception_err(env, EXCP0D_GPF, 0);
1473         }
1474         cpu_x86_load_seg_cache(env, seg_reg, selector, 0, 0, 0);
1475     } else {
1476
1477         if (selector & 0x4) {
1478             dt = &env->ldt;
1479         } else {
1480             dt = &env->gdt;
1481         }
1482         index = selector & ~7;
1483         if ((index + 7) > dt->limit) {
1484             raise_exception_err(env, EXCP0D_GPF, selector & 0xfffc);
1485         }
1486         ptr = dt->base + index;
1487         e1 = cpu_ldl_kernel(env, ptr);
1488         e2 = cpu_ldl_kernel(env, ptr + 4);
1489
1490         if (!(e2 & DESC_S_MASK)) {
1491             raise_exception_err(env, EXCP0D_GPF, selector & 0xfffc);
1492         }
1493         rpl = selector & 3;
1494         dpl = (e2 >> DESC_DPL_SHIFT) & 3;
1495         if (seg_reg == R_SS) {
1496             /* must be writable segment */
1497             if ((e2 & DESC_CS_MASK) || !(e2 & DESC_W_MASK)) {
1498                 raise_exception_err(env, EXCP0D_GPF, selector & 0xfffc);
1499             }
1500             if (rpl != cpl || dpl != cpl) {
1501                 raise_exception_err(env, EXCP0D_GPF, selector & 0xfffc);
1502             }
1503         } else {
1504             /* must be readable segment */
1505             if ((e2 & (DESC_CS_MASK | DESC_R_MASK)) == DESC_CS_MASK) {
1506                 raise_exception_err(env, EXCP0D_GPF, selector & 0xfffc);
1507             }
1508
1509             if (!(e2 & DESC_CS_MASK) || !(e2 & DESC_C_MASK)) {
1510                 /* if not conforming code, test rights */
1511                 if (dpl < cpl || dpl < rpl) {
1512                     raise_exception_err(env, EXCP0D_GPF, selector & 0xfffc);
1513                 }
1514             }
1515         }
1516
1517         if (!(e2 & DESC_P_MASK)) {
1518             if (seg_reg == R_SS) {
1519                 raise_exception_err(env, EXCP0C_STACK, selector & 0xfffc);
1520             } else {
1521                 raise_exception_err(env, EXCP0B_NOSEG, selector & 0xfffc);
1522             }
1523         }
1524
1525         /* set the access bit if not already set */
1526         if (!(e2 & DESC_A_MASK)) {
1527             e2 |= DESC_A_MASK;
1528             cpu_stl_kernel(env, ptr + 4, e2);
1529         }
1530
1531         cpu_x86_load_seg_cache(env, seg_reg, selector,
1532                        get_seg_base(e1, e2),
1533                        get_seg_limit(e1, e2),
1534                        e2);
1535 #if 0
1536         qemu_log("load_seg: sel=0x%04x base=0x%08lx limit=0x%08lx flags=%08x\n",
1537                 selector, (unsigned long)sc->base, sc->limit, sc->flags);
1538 #endif
1539     }
1540 }
1541
1542 /* protected mode jump */
1543 void helper_ljmp_protected(CPUX86State *env, int new_cs, target_ulong new_eip,
1544                            int next_eip_addend)
1545 {
1546     int gate_cs, type;
1547     uint32_t e1, e2, cpl, dpl, rpl, limit;
1548     target_ulong next_eip;
1549
1550     if ((new_cs & 0xfffc) == 0) {
1551         raise_exception_err(env, EXCP0D_GPF, 0);
1552     }
1553     if (load_segment(env, &e1, &e2, new_cs) != 0) {
1554         raise_exception_err(env, EXCP0D_GPF, new_cs & 0xfffc);
1555     }
1556     cpl = env->hflags & HF_CPL_MASK;
1557     if (e2 & DESC_S_MASK) {
1558         if (!(e2 & DESC_CS_MASK)) {
1559             raise_exception_err(env, EXCP0D_GPF, new_cs & 0xfffc);
1560         }
1561         dpl = (e2 >> DESC_DPL_SHIFT) & 3;
1562         if (e2 & DESC_C_MASK) {
1563             /* conforming code segment */
1564             if (dpl > cpl) {
1565                 raise_exception_err(env, EXCP0D_GPF, new_cs & 0xfffc);
1566             }
1567         } else {
1568             /* non conforming code segment */
1569             rpl = new_cs & 3;
1570             if (rpl > cpl) {
1571                 raise_exception_err(env, EXCP0D_GPF, new_cs & 0xfffc);
1572             }
1573             if (dpl != cpl) {
1574                 raise_exception_err(env, EXCP0D_GPF, new_cs & 0xfffc);
1575             }
1576         }
1577         if (!(e2 & DESC_P_MASK)) {
1578             raise_exception_err(env, EXCP0B_NOSEG, new_cs & 0xfffc);
1579         }
1580         limit = get_seg_limit(e1, e2);
1581         if (new_eip > limit &&
1582             !(env->hflags & HF_LMA_MASK) && !(e2 & DESC_L_MASK)) {
1583             raise_exception_err(env, EXCP0D_GPF, new_cs & 0xfffc);
1584         }
1585         cpu_x86_load_seg_cache(env, R_CS, (new_cs & 0xfffc) | cpl,
1586                        get_seg_base(e1, e2), limit, e2);
1587         EIP = new_eip;
1588     } else {
1589         /* jump to call or task gate */
1590         dpl = (e2 >> DESC_DPL_SHIFT) & 3;
1591         rpl = new_cs & 3;
1592         cpl = env->hflags & HF_CPL_MASK;
1593         type = (e2 >> DESC_TYPE_SHIFT) & 0xf;
1594         switch (type) {
1595         case 1: /* 286 TSS */
1596         case 9: /* 386 TSS */
1597         case 5: /* task gate */
1598             if (dpl < cpl || dpl < rpl) {
1599                 raise_exception_err(env, EXCP0D_GPF, new_cs & 0xfffc);
1600             }
1601             next_eip = env->eip + next_eip_addend;
1602             switch_tss(env, new_cs, e1, e2, SWITCH_TSS_JMP, next_eip);
1603             CC_OP = CC_OP_EFLAGS;
1604             break;
1605         case 4: /* 286 call gate */
1606         case 12: /* 386 call gate */
1607             if ((dpl < cpl) || (dpl < rpl)) {
1608                 raise_exception_err(env, EXCP0D_GPF, new_cs & 0xfffc);
1609             }
1610             if (!(e2 & DESC_P_MASK)) {
1611                 raise_exception_err(env, EXCP0B_NOSEG, new_cs & 0xfffc);
1612             }
1613             gate_cs = e1 >> 16;
1614             new_eip = (e1 & 0xffff);
1615             if (type == 12) {
1616                 new_eip |= (e2 & 0xffff0000);
1617             }
1618             if (load_segment(env, &e1, &e2, gate_cs) != 0) {
1619                 raise_exception_err(env, EXCP0D_GPF, gate_cs & 0xfffc);
1620             }
1621             dpl = (e2 >> DESC_DPL_SHIFT) & 3;
1622             /* must be code segment */
1623             if (((e2 & (DESC_S_MASK | DESC_CS_MASK)) !=
1624                  (DESC_S_MASK | DESC_CS_MASK))) {
1625                 raise_exception_err(env, EXCP0D_GPF, gate_cs & 0xfffc);
1626             }
1627             if (((e2 & DESC_C_MASK) && (dpl > cpl)) ||
1628                 (!(e2 & DESC_C_MASK) && (dpl != cpl))) {
1629                 raise_exception_err(env, EXCP0D_GPF, gate_cs & 0xfffc);
1630             }
1631             if (!(e2 & DESC_P_MASK)) {
1632                 raise_exception_err(env, EXCP0D_GPF, gate_cs & 0xfffc);
1633             }
1634             limit = get_seg_limit(e1, e2);
1635             if (new_eip > limit) {
1636                 raise_exception_err(env, EXCP0D_GPF, 0);
1637             }
1638             cpu_x86_load_seg_cache(env, R_CS, (gate_cs & 0xfffc) | cpl,
1639                                    get_seg_base(e1, e2), limit, e2);
1640             EIP = new_eip;
1641             break;
1642         default:
1643             raise_exception_err(env, EXCP0D_GPF, new_cs & 0xfffc);
1644             break;
1645         }
1646     }
1647 }
1648
1649 /* real mode call */
1650 void helper_lcall_real(CPUX86State *env, int new_cs, target_ulong new_eip1,
1651                        int shift, int next_eip)
1652 {
1653     int new_eip;
1654     uint32_t esp, esp_mask;
1655     target_ulong ssp;
1656
1657     new_eip = new_eip1;
1658     esp = env->regs[R_ESP];
1659     esp_mask = get_sp_mask(env->segs[R_SS].flags);
1660     ssp = env->segs[R_SS].base;
1661     if (shift) {
1662         PUSHL(ssp, esp, esp_mask, env->segs[R_CS].selector);
1663         PUSHL(ssp, esp, esp_mask, next_eip);
1664     } else {
1665         PUSHW(ssp, esp, esp_mask, env->segs[R_CS].selector);
1666         PUSHW(ssp, esp, esp_mask, next_eip);
1667     }
1668
1669     SET_ESP(esp, esp_mask);
1670     env->eip = new_eip;
1671     env->segs[R_CS].selector = new_cs;
1672     env->segs[R_CS].base = (new_cs << 4);
1673 }
1674
1675 /* protected mode call */
1676 void helper_lcall_protected(CPUX86State *env, int new_cs, target_ulong new_eip,
1677                             int shift, int next_eip_addend)
1678 {
1679     int new_stack, i;
1680     uint32_t e1, e2, cpl, dpl, rpl, selector, offset, param_count;
1681     uint32_t ss = 0, ss_e1 = 0, ss_e2 = 0, sp, type, ss_dpl, sp_mask;
1682     uint32_t val, limit, old_sp_mask;
1683     target_ulong ssp, old_ssp, next_eip;
1684
1685     next_eip = env->eip + next_eip_addend;
1686     LOG_PCALL("lcall %04x:%08x s=%d\n", new_cs, (uint32_t)new_eip, shift);
1687     LOG_PCALL_STATE(env);
1688     if ((new_cs & 0xfffc) == 0) {
1689         raise_exception_err(env, EXCP0D_GPF, 0);
1690     }
1691     if (load_segment(env, &e1, &e2, new_cs) != 0) {
1692         raise_exception_err(env, EXCP0D_GPF, new_cs & 0xfffc);
1693     }
1694     cpl = env->hflags & HF_CPL_MASK;
1695     LOG_PCALL("desc=%08x:%08x\n", e1, e2);
1696     if (e2 & DESC_S_MASK) {
1697         if (!(e2 & DESC_CS_MASK)) {
1698             raise_exception_err(env, EXCP0D_GPF, new_cs & 0xfffc);
1699         }
1700         dpl = (e2 >> DESC_DPL_SHIFT) & 3;
1701         if (e2 & DESC_C_MASK) {
1702             /* conforming code segment */
1703             if (dpl > cpl) {
1704                 raise_exception_err(env, EXCP0D_GPF, new_cs & 0xfffc);
1705             }
1706         } else {
1707             /* non conforming code segment */
1708             rpl = new_cs & 3;
1709             if (rpl > cpl) {
1710                 raise_exception_err(env, EXCP0D_GPF, new_cs & 0xfffc);
1711             }
1712             if (dpl != cpl) {
1713                 raise_exception_err(env, EXCP0D_GPF, new_cs & 0xfffc);
1714             }
1715         }
1716         if (!(e2 & DESC_P_MASK)) {
1717             raise_exception_err(env, EXCP0B_NOSEG, new_cs & 0xfffc);
1718         }
1719
1720 #ifdef TARGET_X86_64
1721         /* XXX: check 16/32 bit cases in long mode */
1722         if (shift == 2) {
1723             target_ulong rsp;
1724
1725             /* 64 bit case */
1726             rsp = env->regs[R_ESP];
1727             PUSHQ(rsp, env->segs[R_CS].selector);
1728             PUSHQ(rsp, next_eip);
1729             /* from this point, not restartable */
1730             env->regs[R_ESP] = rsp;
1731             cpu_x86_load_seg_cache(env, R_CS, (new_cs & 0xfffc) | cpl,
1732                                    get_seg_base(e1, e2),
1733                                    get_seg_limit(e1, e2), e2);
1734             EIP = new_eip;
1735         } else
1736 #endif
1737         {
1738             sp = env->regs[R_ESP];
1739             sp_mask = get_sp_mask(env->segs[R_SS].flags);
1740             ssp = env->segs[R_SS].base;
1741             if (shift) {
1742                 PUSHL(ssp, sp, sp_mask, env->segs[R_CS].selector);
1743                 PUSHL(ssp, sp, sp_mask, next_eip);
1744             } else {
1745                 PUSHW(ssp, sp, sp_mask, env->segs[R_CS].selector);
1746                 PUSHW(ssp, sp, sp_mask, next_eip);
1747             }
1748
1749             limit = get_seg_limit(e1, e2);
1750             if (new_eip > limit) {
1751                 raise_exception_err(env, EXCP0D_GPF, new_cs & 0xfffc);
1752             }
1753             /* from this point, not restartable */
1754             SET_ESP(sp, sp_mask);
1755             cpu_x86_load_seg_cache(env, R_CS, (new_cs & 0xfffc) | cpl,
1756                                    get_seg_base(e1, e2), limit, e2);
1757             EIP = new_eip;
1758         }
1759     } else {
1760         /* check gate type */
1761         type = (e2 >> DESC_TYPE_SHIFT) & 0x1f;
1762         dpl = (e2 >> DESC_DPL_SHIFT) & 3;
1763         rpl = new_cs & 3;
1764         switch (type) {
1765         case 1: /* available 286 TSS */
1766         case 9: /* available 386 TSS */
1767         case 5: /* task gate */
1768             if (dpl < cpl || dpl < rpl) {
1769                 raise_exception_err(env, EXCP0D_GPF, new_cs & 0xfffc);
1770             }
1771             switch_tss(env, new_cs, e1, e2, SWITCH_TSS_CALL, next_eip);
1772             CC_OP = CC_OP_EFLAGS;
1773             return;
1774         case 4: /* 286 call gate */
1775         case 12: /* 386 call gate */
1776             break;
1777         default:
1778             raise_exception_err(env, EXCP0D_GPF, new_cs & 0xfffc);
1779             break;
1780         }
1781         shift = type >> 3;
1782
1783         if (dpl < cpl || dpl < rpl) {
1784             raise_exception_err(env, EXCP0D_GPF, new_cs & 0xfffc);
1785         }
1786         /* check valid bit */
1787         if (!(e2 & DESC_P_MASK)) {
1788             raise_exception_err(env, EXCP0B_NOSEG,  new_cs & 0xfffc);
1789         }
1790         selector = e1 >> 16;
1791         offset = (e2 & 0xffff0000) | (e1 & 0x0000ffff);
1792         param_count = e2 & 0x1f;
1793         if ((selector & 0xfffc) == 0) {
1794             raise_exception_err(env, EXCP0D_GPF, 0);
1795         }
1796
1797         if (load_segment(env, &e1, &e2, selector) != 0) {
1798             raise_exception_err(env, EXCP0D_GPF, selector & 0xfffc);
1799         }
1800         if (!(e2 & DESC_S_MASK) || !(e2 & (DESC_CS_MASK))) {
1801             raise_exception_err(env, EXCP0D_GPF, selector & 0xfffc);
1802         }
1803         dpl = (e2 >> DESC_DPL_SHIFT) & 3;
1804         if (dpl > cpl) {
1805             raise_exception_err(env, EXCP0D_GPF, selector & 0xfffc);
1806         }
1807         if (!(e2 & DESC_P_MASK)) {
1808             raise_exception_err(env, EXCP0B_NOSEG, selector & 0xfffc);
1809         }
1810
1811         if (!(e2 & DESC_C_MASK) && dpl < cpl) {
1812             /* to inner privilege */
1813             get_ss_esp_from_tss(env, &ss, &sp, dpl);
1814             LOG_PCALL("new ss:esp=%04x:%08x param_count=%d env->regs[R_ESP]=" TARGET_FMT_lx
1815                       "\n",
1816                       ss, sp, param_count, env->regs[R_ESP]);
1817             if ((ss & 0xfffc) == 0) {
1818                 raise_exception_err(env, EXCP0A_TSS, ss & 0xfffc);
1819             }
1820             if ((ss & 3) != dpl) {
1821                 raise_exception_err(env, EXCP0A_TSS, ss & 0xfffc);
1822             }
1823             if (load_segment(env, &ss_e1, &ss_e2, ss) != 0) {
1824                 raise_exception_err(env, EXCP0A_TSS, ss & 0xfffc);
1825             }
1826             ss_dpl = (ss_e2 >> DESC_DPL_SHIFT) & 3;
1827             if (ss_dpl != dpl) {
1828                 raise_exception_err(env, EXCP0A_TSS, ss & 0xfffc);
1829             }
1830             if (!(ss_e2 & DESC_S_MASK) ||
1831                 (ss_e2 & DESC_CS_MASK) ||
1832                 !(ss_e2 & DESC_W_MASK)) {
1833                 raise_exception_err(env, EXCP0A_TSS, ss & 0xfffc);
1834             }
1835             if (!(ss_e2 & DESC_P_MASK)) {
1836                 raise_exception_err(env, EXCP0A_TSS, ss & 0xfffc);
1837             }
1838
1839             /* push_size = ((param_count * 2) + 8) << shift; */
1840
1841             old_sp_mask = get_sp_mask(env->segs[R_SS].flags);
1842             old_ssp = env->segs[R_SS].base;
1843
1844             sp_mask = get_sp_mask(ss_e2);
1845             ssp = get_seg_base(ss_e1, ss_e2);
1846             if (shift) {
1847                 PUSHL(ssp, sp, sp_mask, env->segs[R_SS].selector);
1848                 PUSHL(ssp, sp, sp_mask, env->regs[R_ESP]);
1849                 for (i = param_count - 1; i >= 0; i--) {
1850                     val = cpu_ldl_kernel(env, old_ssp + ((env->regs[R_ESP] + i * 4) &
1851                                                          old_sp_mask));
1852                     PUSHL(ssp, sp, sp_mask, val);
1853                 }
1854             } else {
1855                 PUSHW(ssp, sp, sp_mask, env->segs[R_SS].selector);
1856                 PUSHW(ssp, sp, sp_mask, env->regs[R_ESP]);
1857                 for (i = param_count - 1; i >= 0; i--) {
1858                     val = cpu_lduw_kernel(env, old_ssp + ((env->regs[R_ESP] + i * 2) &
1859                                                           old_sp_mask));
1860                     PUSHW(ssp, sp, sp_mask, val);
1861                 }
1862             }
1863             new_stack = 1;
1864         } else {
1865             /* to same privilege */
1866             sp = env->regs[R_ESP];
1867             sp_mask = get_sp_mask(env->segs[R_SS].flags);
1868             ssp = env->segs[R_SS].base;
1869             /* push_size = (4 << shift); */
1870             new_stack = 0;
1871         }
1872
1873         if (shift) {
1874             PUSHL(ssp, sp, sp_mask, env->segs[R_CS].selector);
1875             PUSHL(ssp, sp, sp_mask, next_eip);
1876         } else {
1877             PUSHW(ssp, sp, sp_mask, env->segs[R_CS].selector);
1878             PUSHW(ssp, sp, sp_mask, next_eip);
1879         }
1880
1881         /* from this point, not restartable */
1882
1883         if (new_stack) {
1884             ss = (ss & ~3) | dpl;
1885             cpu_x86_load_seg_cache(env, R_SS, ss,
1886                                    ssp,
1887                                    get_seg_limit(ss_e1, ss_e2),
1888                                    ss_e2);
1889         }
1890
1891         selector = (selector & ~3) | dpl;
1892         cpu_x86_load_seg_cache(env, R_CS, selector,
1893                        get_seg_base(e1, e2),
1894                        get_seg_limit(e1, e2),
1895                        e2);
1896         cpu_x86_set_cpl(env, dpl);
1897         SET_ESP(sp, sp_mask);
1898         EIP = offset;
1899     }
1900 }
1901
1902 /* real and vm86 mode iret */
1903 void helper_iret_real(CPUX86State *env, int shift)
1904 {
1905     uint32_t sp, new_cs, new_eip, new_eflags, sp_mask;
1906     target_ulong ssp;
1907     int eflags_mask;
1908
1909     sp_mask = 0xffff; /* XXXX: use SS segment size? */
1910     sp = env->regs[R_ESP];
1911     ssp = env->segs[R_SS].base;
1912     if (shift == 1) {
1913         /* 32 bits */
1914         POPL(ssp, sp, sp_mask, new_eip);
1915         POPL(ssp, sp, sp_mask, new_cs);
1916         new_cs &= 0xffff;
1917         POPL(ssp, sp, sp_mask, new_eflags);
1918     } else {
1919         /* 16 bits */
1920         POPW(ssp, sp, sp_mask, new_eip);
1921         POPW(ssp, sp, sp_mask, new_cs);
1922         POPW(ssp, sp, sp_mask, new_eflags);
1923     }
1924     env->regs[R_ESP] = (env->regs[R_ESP] & ~sp_mask) | (sp & sp_mask);
1925     env->segs[R_CS].selector = new_cs;
1926     env->segs[R_CS].base = (new_cs << 4);
1927     env->eip = new_eip;
1928     if (env->eflags & VM_MASK) {
1929         eflags_mask = TF_MASK | AC_MASK | ID_MASK | IF_MASK | RF_MASK |
1930             NT_MASK;
1931     } else {
1932         eflags_mask = TF_MASK | AC_MASK | ID_MASK | IF_MASK | IOPL_MASK |
1933             RF_MASK | NT_MASK;
1934     }
1935     if (shift == 0) {
1936         eflags_mask &= 0xffff;
1937     }
1938     cpu_load_eflags(env, new_eflags, eflags_mask);
1939     env->hflags2 &= ~HF2_NMI_MASK;
1940 }
1941
1942 static inline void validate_seg(CPUX86State *env, int seg_reg, int cpl)
1943 {
1944     int dpl;
1945     uint32_t e2;
1946
1947     /* XXX: on x86_64, we do not want to nullify FS and GS because
1948        they may still contain a valid base. I would be interested to
1949        know how a real x86_64 CPU behaves */
1950     if ((seg_reg == R_FS || seg_reg == R_GS) &&
1951         (env->segs[seg_reg].selector & 0xfffc) == 0) {
1952         return;
1953     }
1954
1955     e2 = env->segs[seg_reg].flags;
1956     dpl = (e2 >> DESC_DPL_SHIFT) & 3;
1957     if (!(e2 & DESC_CS_MASK) || !(e2 & DESC_C_MASK)) {
1958         /* data or non conforming code segment */
1959         if (dpl < cpl) {
1960             cpu_x86_load_seg_cache(env, seg_reg, 0, 0, 0, 0);
1961         }
1962     }
1963 }
1964
1965 /* protected mode iret */
1966 static inline void helper_ret_protected(CPUX86State *env, int shift,
1967                                         int is_iret, int addend)
1968 {
1969     uint32_t new_cs, new_eflags, new_ss;
1970     uint32_t new_es, new_ds, new_fs, new_gs;
1971     uint32_t e1, e2, ss_e1, ss_e2;
1972     int cpl, dpl, rpl, eflags_mask, iopl;
1973     target_ulong ssp, sp, new_eip, new_esp, sp_mask;
1974
1975 #ifdef TARGET_X86_64
1976     if (shift == 2) {
1977         sp_mask = -1;
1978     } else
1979 #endif
1980     {
1981         sp_mask = get_sp_mask(env->segs[R_SS].flags);
1982     }
1983     sp = env->regs[R_ESP];
1984     ssp = env->segs[R_SS].base;
1985     new_eflags = 0; /* avoid warning */
1986 #ifdef TARGET_X86_64
1987     if (shift == 2) {
1988         POPQ(sp, new_eip);
1989         POPQ(sp, new_cs);
1990         new_cs &= 0xffff;
1991         if (is_iret) {
1992             POPQ(sp, new_eflags);
1993         }
1994     } else
1995 #endif
1996     {
1997         if (shift == 1) {
1998             /* 32 bits */
1999             POPL(ssp, sp, sp_mask, new_eip);
2000             POPL(ssp, sp, sp_mask, new_cs);
2001             new_cs &= 0xffff;
2002             if (is_iret) {
2003                 POPL(ssp, sp, sp_mask, new_eflags);
2004                 if (new_eflags & VM_MASK) {
2005                     goto return_to_vm86;
2006                 }
2007             }
2008         } else {
2009             /* 16 bits */
2010             POPW(ssp, sp, sp_mask, new_eip);
2011             POPW(ssp, sp, sp_mask, new_cs);
2012             if (is_iret) {
2013                 POPW(ssp, sp, sp_mask, new_eflags);
2014             }
2015         }
2016     }
2017     LOG_PCALL("lret new %04x:" TARGET_FMT_lx " s=%d addend=0x%x\n",
2018               new_cs, new_eip, shift, addend);
2019     LOG_PCALL_STATE(env);
2020     if ((new_cs & 0xfffc) == 0) {
2021         raise_exception_err(env, EXCP0D_GPF, new_cs & 0xfffc);
2022     }
2023     if (load_segment(env, &e1, &e2, new_cs) != 0) {
2024         raise_exception_err(env, EXCP0D_GPF, new_cs & 0xfffc);
2025     }
2026     if (!(e2 & DESC_S_MASK) ||
2027         !(e2 & DESC_CS_MASK)) {
2028         raise_exception_err(env, EXCP0D_GPF, new_cs & 0xfffc);
2029     }
2030     cpl = env->hflags & HF_CPL_MASK;
2031     rpl = new_cs & 3;
2032     if (rpl < cpl) {
2033         raise_exception_err(env, EXCP0D_GPF, new_cs & 0xfffc);
2034     }
2035     dpl = (e2 >> DESC_DPL_SHIFT) & 3;
2036     if (e2 & DESC_C_MASK) {
2037         if (dpl > rpl) {
2038             raise_exception_err(env, EXCP0D_GPF, new_cs & 0xfffc);
2039         }
2040     } else {
2041         if (dpl != rpl) {
2042             raise_exception_err(env, EXCP0D_GPF, new_cs & 0xfffc);
2043         }
2044     }
2045     if (!(e2 & DESC_P_MASK)) {
2046         raise_exception_err(env, EXCP0B_NOSEG, new_cs & 0xfffc);
2047     }
2048
2049     sp += addend;
2050     if (rpl == cpl && (!(env->hflags & HF_CS64_MASK) ||
2051                        ((env->hflags & HF_CS64_MASK) && !is_iret))) {
2052         /* return to same privilege level */
2053         cpu_x86_load_seg_cache(env, R_CS, new_cs,
2054                        get_seg_base(e1, e2),
2055                        get_seg_limit(e1, e2),
2056                        e2);
2057     } else {
2058         /* return to different privilege level */
2059 #ifdef TARGET_X86_64
2060         if (shift == 2) {
2061             POPQ(sp, new_esp);
2062             POPQ(sp, new_ss);
2063             new_ss &= 0xffff;
2064         } else
2065 #endif
2066         {
2067             if (shift == 1) {
2068                 /* 32 bits */
2069                 POPL(ssp, sp, sp_mask, new_esp);
2070                 POPL(ssp, sp, sp_mask, new_ss);
2071                 new_ss &= 0xffff;
2072             } else {
2073                 /* 16 bits */
2074                 POPW(ssp, sp, sp_mask, new_esp);
2075                 POPW(ssp, sp, sp_mask, new_ss);
2076             }
2077         }
2078         LOG_PCALL("new ss:esp=%04x:" TARGET_FMT_lx "\n",
2079                   new_ss, new_esp);
2080         if ((new_ss & 0xfffc) == 0) {
2081 #ifdef TARGET_X86_64
2082             /* NULL ss is allowed in long mode if cpl != 3 */
2083             /* XXX: test CS64? */
2084             if ((env->hflags & HF_LMA_MASK) && rpl != 3) {
2085                 cpu_x86_load_seg_cache(env, R_SS, new_ss,
2086                                        0, 0xffffffff,
2087                                        DESC_G_MASK | DESC_B_MASK | DESC_P_MASK |
2088                                        DESC_S_MASK | (rpl << DESC_DPL_SHIFT) |
2089                                        DESC_W_MASK | DESC_A_MASK);
2090                 ss_e2 = DESC_B_MASK; /* XXX: should not be needed? */
2091             } else
2092 #endif
2093             {
2094                 raise_exception_err(env, EXCP0D_GPF, 0);
2095             }
2096         } else {
2097             if ((new_ss & 3) != rpl) {
2098                 raise_exception_err(env, EXCP0D_GPF, new_ss & 0xfffc);
2099             }
2100             if (load_segment(env, &ss_e1, &ss_e2, new_ss) != 0) {
2101                 raise_exception_err(env, EXCP0D_GPF, new_ss & 0xfffc);
2102             }
2103             if (!(ss_e2 & DESC_S_MASK) ||
2104                 (ss_e2 & DESC_CS_MASK) ||
2105                 !(ss_e2 & DESC_W_MASK)) {
2106                 raise_exception_err(env, EXCP0D_GPF, new_ss & 0xfffc);
2107             }
2108             dpl = (ss_e2 >> DESC_DPL_SHIFT) & 3;
2109             if (dpl != rpl) {
2110                 raise_exception_err(env, EXCP0D_GPF, new_ss & 0xfffc);
2111             }
2112             if (!(ss_e2 & DESC_P_MASK)) {
2113                 raise_exception_err(env, EXCP0B_NOSEG, new_ss & 0xfffc);
2114             }
2115             cpu_x86_load_seg_cache(env, R_SS, new_ss,
2116                                    get_seg_base(ss_e1, ss_e2),
2117                                    get_seg_limit(ss_e1, ss_e2),
2118                                    ss_e2);
2119         }
2120
2121         cpu_x86_load_seg_cache(env, R_CS, new_cs,
2122                        get_seg_base(e1, e2),
2123                        get_seg_limit(e1, e2),
2124                        e2);
2125         cpu_x86_set_cpl(env, rpl);
2126         sp = new_esp;
2127 #ifdef TARGET_X86_64
2128         if (env->hflags & HF_CS64_MASK) {
2129             sp_mask = -1;
2130         } else
2131 #endif
2132         {
2133             sp_mask = get_sp_mask(ss_e2);
2134         }
2135
2136         /* validate data segments */
2137         validate_seg(env, R_ES, rpl);
2138         validate_seg(env, R_DS, rpl);
2139         validate_seg(env, R_FS, rpl);
2140         validate_seg(env, R_GS, rpl);
2141
2142         sp += addend;
2143     }
2144     SET_ESP(sp, sp_mask);
2145     env->eip = new_eip;
2146     if (is_iret) {
2147         /* NOTE: 'cpl' is the _old_ CPL */
2148         eflags_mask = TF_MASK | AC_MASK | ID_MASK | RF_MASK | NT_MASK;
2149         if (cpl == 0) {
2150             eflags_mask |= IOPL_MASK;
2151         }
2152         iopl = (env->eflags >> IOPL_SHIFT) & 3;
2153         if (cpl <= iopl) {
2154             eflags_mask |= IF_MASK;
2155         }
2156         if (shift == 0) {
2157             eflags_mask &= 0xffff;
2158         }
2159         cpu_load_eflags(env, new_eflags, eflags_mask);
2160     }
2161     return;
2162
2163  return_to_vm86:
2164     POPL(ssp, sp, sp_mask, new_esp);
2165     POPL(ssp, sp, sp_mask, new_ss);
2166     POPL(ssp, sp, sp_mask, new_es);
2167     POPL(ssp, sp, sp_mask, new_ds);
2168     POPL(ssp, sp, sp_mask, new_fs);
2169     POPL(ssp, sp, sp_mask, new_gs);
2170
2171     /* modify processor state */
2172     cpu_load_eflags(env, new_eflags, TF_MASK | AC_MASK | ID_MASK |
2173                     IF_MASK | IOPL_MASK | VM_MASK | NT_MASK | VIF_MASK |
2174                     VIP_MASK);
2175     load_seg_vm(env, R_CS, new_cs & 0xffff);
2176     cpu_x86_set_cpl(env, 3);
2177     load_seg_vm(env, R_SS, new_ss & 0xffff);
2178     load_seg_vm(env, R_ES, new_es & 0xffff);
2179     load_seg_vm(env, R_DS, new_ds & 0xffff);
2180     load_seg_vm(env, R_FS, new_fs & 0xffff);
2181     load_seg_vm(env, R_GS, new_gs & 0xffff);
2182
2183     env->eip = new_eip & 0xffff;
2184     env->regs[R_ESP] = new_esp;
2185 }
2186
2187 void helper_iret_protected(CPUX86State *env, int shift, int next_eip)
2188 {
2189     int tss_selector, type;
2190     uint32_t e1, e2;
2191
2192     /* specific case for TSS */
2193     if (env->eflags & NT_MASK) {
2194 #ifdef TARGET_X86_64
2195         if (env->hflags & HF_LMA_MASK) {
2196             raise_exception_err(env, EXCP0D_GPF, 0);
2197         }
2198 #endif
2199         tss_selector = cpu_lduw_kernel(env, env->tr.base + 0);
2200         if (tss_selector & 4) {
2201             raise_exception_err(env, EXCP0A_TSS, tss_selector & 0xfffc);
2202         }
2203         if (load_segment(env, &e1, &e2, tss_selector) != 0) {
2204             raise_exception_err(env, EXCP0A_TSS, tss_selector & 0xfffc);
2205         }
2206         type = (e2 >> DESC_TYPE_SHIFT) & 0x17;
2207         /* NOTE: we check both segment and busy TSS */
2208         if (type != 3) {
2209             raise_exception_err(env, EXCP0A_TSS, tss_selector & 0xfffc);
2210         }
2211         switch_tss(env, tss_selector, e1, e2, SWITCH_TSS_IRET, next_eip);
2212     } else {
2213         helper_ret_protected(env, shift, 1, 0);
2214     }
2215     env->hflags2 &= ~HF2_NMI_MASK;
2216 }
2217
2218 void helper_lret_protected(CPUX86State *env, int shift, int addend)
2219 {
2220     helper_ret_protected(env, shift, 0, addend);
2221 }
2222
2223 void helper_sysenter(CPUX86State *env)
2224 {
2225     if (env->sysenter_cs == 0) {
2226         raise_exception_err(env, EXCP0D_GPF, 0);
2227     }
2228     env->eflags &= ~(VM_MASK | IF_MASK | RF_MASK);
2229     cpu_x86_set_cpl(env, 0);
2230
2231 #ifdef TARGET_X86_64
2232     if (env->hflags & HF_LMA_MASK) {
2233         cpu_x86_load_seg_cache(env, R_CS, env->sysenter_cs & 0xfffc,
2234                                0, 0xffffffff,
2235                                DESC_G_MASK | DESC_B_MASK | DESC_P_MASK |
2236                                DESC_S_MASK |
2237                                DESC_CS_MASK | DESC_R_MASK | DESC_A_MASK |
2238                                DESC_L_MASK);
2239     } else
2240 #endif
2241     {
2242         cpu_x86_load_seg_cache(env, R_CS, env->sysenter_cs & 0xfffc,
2243                                0, 0xffffffff,
2244                                DESC_G_MASK | DESC_B_MASK | DESC_P_MASK |
2245                                DESC_S_MASK |
2246                                DESC_CS_MASK | DESC_R_MASK | DESC_A_MASK);
2247     }
2248     cpu_x86_load_seg_cache(env, R_SS, (env->sysenter_cs + 8) & 0xfffc,
2249                            0, 0xffffffff,
2250                            DESC_G_MASK | DESC_B_MASK | DESC_P_MASK |
2251                            DESC_S_MASK |
2252                            DESC_W_MASK | DESC_A_MASK);
2253     env->regs[R_ESP] = env->sysenter_esp;
2254     EIP = env->sysenter_eip;
2255 }
2256
2257 void helper_sysexit(CPUX86State *env, int dflag)
2258 {
2259     int cpl;
2260
2261     cpl = env->hflags & HF_CPL_MASK;
2262     if (env->sysenter_cs == 0 || cpl != 0) {
2263         raise_exception_err(env, EXCP0D_GPF, 0);
2264     }
2265     cpu_x86_set_cpl(env, 3);
2266 #ifdef TARGET_X86_64
2267     if (dflag == 2) {
2268         cpu_x86_load_seg_cache(env, R_CS, ((env->sysenter_cs + 32) & 0xfffc) |
2269                                3, 0, 0xffffffff,
2270                                DESC_G_MASK | DESC_B_MASK | DESC_P_MASK |
2271                                DESC_S_MASK | (3 << DESC_DPL_SHIFT) |
2272                                DESC_CS_MASK | DESC_R_MASK | DESC_A_MASK |
2273                                DESC_L_MASK);
2274         cpu_x86_load_seg_cache(env, R_SS, ((env->sysenter_cs + 40) & 0xfffc) |
2275                                3, 0, 0xffffffff,
2276                                DESC_G_MASK | DESC_B_MASK | DESC_P_MASK |
2277                                DESC_S_MASK | (3 << DESC_DPL_SHIFT) |
2278                                DESC_W_MASK | DESC_A_MASK);
2279     } else
2280 #endif
2281     {
2282         cpu_x86_load_seg_cache(env, R_CS, ((env->sysenter_cs + 16) & 0xfffc) |
2283                                3, 0, 0xffffffff,
2284                                DESC_G_MASK | DESC_B_MASK | DESC_P_MASK |
2285                                DESC_S_MASK | (3 << DESC_DPL_SHIFT) |
2286                                DESC_CS_MASK | DESC_R_MASK | DESC_A_MASK);
2287         cpu_x86_load_seg_cache(env, R_SS, ((env->sysenter_cs + 24) & 0xfffc) |
2288                                3, 0, 0xffffffff,
2289                                DESC_G_MASK | DESC_B_MASK | DESC_P_MASK |
2290                                DESC_S_MASK | (3 << DESC_DPL_SHIFT) |
2291                                DESC_W_MASK | DESC_A_MASK);
2292     }
2293     env->regs[R_ESP] = env->regs[R_ECX];
2294     EIP = env->regs[R_EDX];
2295 }
2296
2297 target_ulong helper_lsl(CPUX86State *env, target_ulong selector1)
2298 {
2299     unsigned int limit;
2300     uint32_t e1, e2, eflags, selector;
2301     int rpl, dpl, cpl, type;
2302
2303     selector = selector1 & 0xffff;
2304     eflags = cpu_cc_compute_all(env, CC_OP);
2305     if ((selector & 0xfffc) == 0) {
2306         goto fail;
2307     }
2308     if (load_segment(env, &e1, &e2, selector) != 0) {
2309         goto fail;
2310     }
2311     rpl = selector & 3;
2312     dpl = (e2 >> DESC_DPL_SHIFT) & 3;
2313     cpl = env->hflags & HF_CPL_MASK;
2314     if (e2 & DESC_S_MASK) {
2315         if ((e2 & DESC_CS_MASK) && (e2 & DESC_C_MASK)) {
2316             /* conforming */
2317         } else {
2318             if (dpl < cpl || dpl < rpl) {
2319                 goto fail;
2320             }
2321         }
2322     } else {
2323         type = (e2 >> DESC_TYPE_SHIFT) & 0xf;
2324         switch (type) {
2325         case 1:
2326         case 2:
2327         case 3:
2328         case 9:
2329         case 11:
2330             break;
2331         default:
2332             goto fail;
2333         }
2334         if (dpl < cpl || dpl < rpl) {
2335         fail:
2336             CC_SRC = eflags & ~CC_Z;
2337             return 0;
2338         }
2339     }
2340     limit = get_seg_limit(e1, e2);
2341     CC_SRC = eflags | CC_Z;
2342     return limit;
2343 }
2344
2345 target_ulong helper_lar(CPUX86State *env, target_ulong selector1)
2346 {
2347     uint32_t e1, e2, eflags, selector;
2348     int rpl, dpl, cpl, type;
2349
2350     selector = selector1 & 0xffff;
2351     eflags = cpu_cc_compute_all(env, CC_OP);
2352     if ((selector & 0xfffc) == 0) {
2353         goto fail;
2354     }
2355     if (load_segment(env, &e1, &e2, selector) != 0) {
2356         goto fail;
2357     }
2358     rpl = selector & 3;
2359     dpl = (e2 >> DESC_DPL_SHIFT) & 3;
2360     cpl = env->hflags & HF_CPL_MASK;
2361     if (e2 & DESC_S_MASK) {
2362         if ((e2 & DESC_CS_MASK) && (e2 & DESC_C_MASK)) {
2363             /* conforming */
2364         } else {
2365             if (dpl < cpl || dpl < rpl) {
2366                 goto fail;
2367             }
2368         }
2369     } else {
2370         type = (e2 >> DESC_TYPE_SHIFT) & 0xf;
2371         switch (type) {
2372         case 1:
2373         case 2:
2374         case 3:
2375         case 4:
2376         case 5:
2377         case 9:
2378         case 11:
2379         case 12:
2380             break;
2381         default:
2382             goto fail;
2383         }
2384         if (dpl < cpl || dpl < rpl) {
2385         fail:
2386             CC_SRC = eflags & ~CC_Z;
2387             return 0;
2388         }
2389     }
2390     CC_SRC = eflags | CC_Z;
2391     return e2 & 0x00f0ff00;
2392 }
2393
2394 void helper_verr(CPUX86State *env, target_ulong selector1)
2395 {
2396     uint32_t e1, e2, eflags, selector;
2397     int rpl, dpl, cpl;
2398
2399     selector = selector1 & 0xffff;
2400     eflags = cpu_cc_compute_all(env, CC_OP);
2401     if ((selector & 0xfffc) == 0) {
2402         goto fail;
2403     }
2404     if (load_segment(env, &e1, &e2, selector) != 0) {
2405         goto fail;
2406     }
2407     if (!(e2 & DESC_S_MASK)) {
2408         goto fail;
2409     }
2410     rpl = selector & 3;
2411     dpl = (e2 >> DESC_DPL_SHIFT) & 3;
2412     cpl = env->hflags & HF_CPL_MASK;
2413     if (e2 & DESC_CS_MASK) {
2414         if (!(e2 & DESC_R_MASK)) {
2415             goto fail;
2416         }
2417         if (!(e2 & DESC_C_MASK)) {
2418             if (dpl < cpl || dpl < rpl) {
2419                 goto fail;
2420             }
2421         }
2422     } else {
2423         if (dpl < cpl || dpl < rpl) {
2424         fail:
2425             CC_SRC = eflags & ~CC_Z;
2426             return;
2427         }
2428     }
2429     CC_SRC = eflags | CC_Z;
2430 }
2431
2432 void helper_verw(CPUX86State *env, target_ulong selector1)
2433 {
2434     uint32_t e1, e2, eflags, selector;
2435     int rpl, dpl, cpl;
2436
2437     selector = selector1 & 0xffff;
2438     eflags = cpu_cc_compute_all(env, CC_OP);
2439     if ((selector & 0xfffc) == 0) {
2440         goto fail;
2441     }
2442     if (load_segment(env, &e1, &e2, selector) != 0) {
2443         goto fail;
2444     }
2445     if (!(e2 & DESC_S_MASK)) {
2446         goto fail;
2447     }
2448     rpl = selector & 3;
2449     dpl = (e2 >> DESC_DPL_SHIFT) & 3;
2450     cpl = env->hflags & HF_CPL_MASK;
2451     if (e2 & DESC_CS_MASK) {
2452         goto fail;
2453     } else {
2454         if (dpl < cpl || dpl < rpl) {
2455             goto fail;
2456         }
2457         if (!(e2 & DESC_W_MASK)) {
2458         fail:
2459             CC_SRC = eflags & ~CC_Z;
2460             return;
2461         }
2462     }
2463     CC_SRC = eflags | CC_Z;
2464 }
2465
2466 #if defined(CONFIG_USER_ONLY)
2467 void cpu_x86_load_seg(CPUX86State *env, int seg_reg, int selector)
2468 {
2469     if (!(env->cr[0] & CR0_PE_MASK) || (env->eflags & VM_MASK)) {
2470         selector &= 0xffff;
2471         cpu_x86_load_seg_cache(env, seg_reg, selector,
2472                                (selector << 4), 0xffff, 0);
2473     } else {
2474         helper_load_seg(env, seg_reg, selector);
2475     }
2476 }
2477 #endif