target/arm/translate.h

   1 #ifndef TARGET_ARM_TRANSLATE_H
   2 #define TARGET_ARM_TRANSLATE_H
   3
   4 #include "exec/translator.h"
   5
   6
   7 /* internal defines */
   8 typedef struct DisasContext {
   9     DisasContextBase base;
  10
  11     target_ulong pc;
  12     target_ulong next_page_start;
  13     uint32_t insn;
  14     /* Nonzero if this instruction has been conditionally skipped.  */
  15     int condjmp;
  16     /* The label that will be jumped to when the instruction is skipped.  */
  17     TCGLabel *condlabel;
  18     /* Thumb-2 conditional execution bits.  */
  19     int condexec_mask;
  20     int condexec_cond;
  21     int thumb;
  22     int sctlr_b;
  23     TCGMemOp be_data;
  24 #if !defined(CONFIG_USER_ONLY)
  25     int user;
  26 #endif
  27     ARMMMUIdx mmu_idx; /* MMU index to use for normal loads/stores */
  28     bool tbi0;         /* TBI0 for EL0/1 or TBI for EL2/3 */
  29     bool tbi1;         /* TBI1 for EL0/1, not used for EL2/3 */
  30     bool ns;        /* Use non-secure CPREG bank on access */
  31     int fp_excp_el; /* FP exception EL or 0 if enabled */
  32     /* Flag indicating that exceptions from secure mode are routed to EL3. */
  33     bool secure_routed_to_el3;
  34     bool vfp_enabled; /* FP enabled via FPSCR.EN */
  35     int vec_len;
  36     int vec_stride;
  37     bool v7m_handler_mode;
  38     bool v8m_secure; /* true if v8M and we're in Secure mode */
  39     /* Immediate value in AArch32 SVC insn; must be set if is_jmp == DISAS_SWI
  40      * so that top level loop can generate correct syndrome information.
  41      */
  42     uint32_t svc_imm;
  43     int aarch64;
  44     int current_el;
  45     GHashTable *cp_regs;
  46     uint64_t features; /* CPU features bits */
  47     /* Because unallocated encodings generate different exception syndrome
  48      * information from traps due to FP being disabled, we can't do a single
  49      * "is fp access disabled" check at a high level in the decode tree.
  50      * To help in catching bugs where the access check was forgotten in some
  51      * code path, we set this flag when the access check is done, and assert
  52      * that it is set at the point where we actually touch the FP regs.
  53      */
  54     bool fp_access_checked;
  55     /* ARMv8 single-step state (this is distinct from the QEMU gdbstub
  56      * single-step support).
  57      */
  58     bool ss_active;
  59     bool pstate_ss;
  60     /* True if the insn just emitted was a load-exclusive instruction
  61      * (necessary for syndrome information for single step exceptions),
  62      * ie A64 LDX*, LDAX*, A32/T32 LDREX*, LDAEX*.
  63      */
  64     bool is_ldex;
  65     /* True if a single-step exception will be taken to the current EL */
  66     bool ss_same_el;
  67     /* Bottom two bits of XScale c15_cpar coprocessor access control reg */
  68     int c15_cpar;
  69     /* TCG op index of the current insn_start.  */
  70     int insn_start_idx;
  71 #define TMP_A64_MAX 16
  72     int tmp_a64_count;
  73     TCGv_i64 tmp_a64[TMP_A64_MAX];
  74 } DisasContext;
  75
  76 typedef struct DisasCompare {
  77     TCGCond cond;
  78     TCGv_i32 value;
  79     bool value_global;
  80 } DisasCompare;
  81
  82 /* Share the TCG temporaries common between 32 and 64 bit modes.  */
  83 extern TCGv_i32 cpu_NF, cpu_ZF, cpu_CF, cpu_VF;
  84 extern TCGv_i64 cpu_exclusive_addr;
  85 extern TCGv_i64 cpu_exclusive_val;
  86
  87 static inline int arm_dc_feature(DisasContext *dc, int feature)
  88 {
  89     return (dc->features & (1ULL << feature)) != 0;
  90 }
  91
  92 static inline int get_mem_index(DisasContext *s)
  93 {
  94     return arm_to_core_mmu_idx(s->mmu_idx);
  95 }
  96
  97 /* Function used to determine the target exception EL when otherwise not known
  98  * or default.
  99  */
 100 static inline int default_exception_el(DisasContext *s)
 101 {
 102     /* If we are coming from secure EL0 in a system with a 32-bit EL3, then
 103      * there is no secure EL1, so we route exceptions to EL3.  Otherwise,
 104      * exceptions can only be routed to ELs above 1, so we target the higher of
 105      * 1 or the current EL.
 106      */
 107     return (s->mmu_idx == ARMMMUIdx_S1SE0 && s->secure_routed_to_el3)
 108             ? 3 : MAX(1, s->current_el);
 109 }
 110
 111 static void disas_set_insn_syndrome(DisasContext *s, uint32_t syn)
 112 {
 113     /* We don't need to save all of the syndrome so we mask and shift
 114      * out unneeded bits to help the sleb128 encoder do a better job.
 115      */
 116     syn &= ARM_INSN_START_WORD2_MASK;
 117     syn >>= ARM_INSN_START_WORD2_SHIFT;
 118
 119     /* We check and clear insn_start_idx to catch multiple updates.  */
 120     assert(s->insn_start_idx != 0);
 121     tcg_set_insn_param(s->insn_start_idx, 2, syn);
 122     s->insn_start_idx = 0;
 123 }
 124
 125 /* is_jmp field values */
 126 #define DISAS_JUMP      DISAS_TARGET_0 /* only pc was modified dynamically */
 127 #define DISAS_UPDATE    DISAS_TARGET_1 /* cpu state was modified dynamically */
 128 /* These instructions trap after executing, so the A32/T32 decoder must
 129  * defer them until after the conditional execution state has been updated.
 130  * WFI also needs special handling when single-stepping.
 131  */
 132 #define DISAS_WFI       DISAS_TARGET_2
 133 #define DISAS_SWI       DISAS_TARGET_3
 134 /* WFE */
 135 #define DISAS_WFE       DISAS_TARGET_4
 136 #define DISAS_HVC       DISAS_TARGET_5
 137 #define DISAS_SMC       DISAS_TARGET_6
 138 #define DISAS_YIELD     DISAS_TARGET_7
 139 /* M profile branch which might be an exception return (and so needs
 140  * custom end-of-TB code)
 141  */
 142 #define DISAS_BX_EXCRET DISAS_TARGET_8
 143 /* For instructions which want an immediate exit to the main loop,
 144  * as opposed to attempting to use lookup_and_goto_ptr. Unlike
 145  * DISAS_UPDATE this doesn't write the PC on exiting the translation
 146  * loop so you need to ensure something (gen_a64_set_pc_im or runtime
 147  * helper) has done so before we reach return from cpu_tb_exec.
 148  */
 149 #define DISAS_EXIT      DISAS_TARGET_9
 150
 151 #ifdef TARGET_AARCH64
 152 void a64_translate_init(void);
 153 void gen_a64_set_pc_im(uint64_t val);
 154 void aarch64_cpu_dump_state(CPUState *cs, FILE *f,
 155                             fprintf_function cpu_fprintf, int flags);
 156 extern const TranslatorOps aarch64_translator_ops;
 157 #else
 158 static inline void a64_translate_init(void)
 159 {
 160 }
 161
 162 static inline void gen_a64_set_pc_im(uint64_t val)
 163 {
 164 }
 165
 166 static inline void aarch64_cpu_dump_state(CPUState *cs, FILE *f,
 167                                           fprintf_function cpu_fprintf,
 168                                           int flags)
 169 {
 170 }
 171 #endif
 172
 173 void arm_test_cc(DisasCompare *cmp, int cc);
 174 void arm_free_cc(DisasCompare *cmp);
 175 void arm_jump_cc(DisasCompare *cmp, TCGLabel *label);
 176 void arm_gen_test_cc(int cc, TCGLabel *label);
 177
 178 #endif /* TARGET_ARM_TRANSLATE_H */