arch/riscv/cpu/cpu.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright (C) 2018, Bin Meng <[email protected]>
   4  */
   5
   6 #include <common.h>
   7 #include <cpu.h>
   8 #include <dm.h>
   9 #include <dm/lists.h>
  10 #include <event.h>
  11 #include <init.h>
  12 #include <log.h>
  13 #include <asm/encoding.h>
  14 #include <asm/system.h>
  15 #include <dm/uclass-internal.h>
  16 #include <linux/bitops.h>
  17
  18 /*
  19  * The variables here must be stored in the data section since they are used
  20  * before the bss section is available.
  21  */
  22 #if !CONFIG_IS_ENABLED(XIP)
  23 u32 hart_lottery __section(".data") = 0;
  24
  25 #ifdef CONFIG_AVAILABLE_HARTS
  26 /*
  27  * The main hart running U-Boot has acquired available_harts_lock until it has
  28  * finished initialization of global data.
  29  */
  30 u32 available_harts_lock = 1;
  31 #endif
  32 #endif
  33
  34 static inline bool supports_extension(char ext)
  35 {
  36 #ifdef CONFIG_CPU
  37         struct udevice *dev;
  38         char desc[32];
  39
  40         uclass_find_first_device(UCLASS_CPU, &dev);
  41         if (!dev) {
  42                 debug("unable to find the RISC-V cpu device\n");
  43                 return false;
  44         }
  45         if (!cpu_get_desc(dev, desc, sizeof(desc))) {
  46                 /* skip the first 4 characters (rv32|rv64) */
  47                 if (strchr(desc + 4, ext))
  48                         return true;
  49         }
  50
  51         return false;
  52 #else  /* !CONFIG_CPU */
  53 #if CONFIG_IS_ENABLED(RISCV_MMODE)
  54         return csr_read(CSR_MISA) & (1 << (ext - 'a'));
  55 #else  /* !CONFIG_IS_ENABLED(RISCV_MMODE) */
  56 #warning "There is no way to determine the available extensions in S-mode."
  57 #warning "Please convert your board to use the RISC-V CPU driver."
  58         return false;
  59 #endif /* CONFIG_IS_ENABLED(RISCV_MMODE) */
  60 #endif /* CONFIG_CPU */
  61 }
  62
  63 static int riscv_cpu_probe(void)
  64 {
  65 #ifdef CONFIG_CPU
  66         int ret;
  67
  68         /* probe cpus so that RISC-V timer can be bound */
  69         ret = cpu_probe_all();
  70         if (ret)
  71                 return log_msg_ret("RISC-V cpus probe failed\n", ret);
  72 #endif
  73
  74         return 0;
  75 }
  76
  77 /*
  78  * This is called on secondary harts just after the IPI is init'd. Currently
  79  * there's nothing to do, since we just need to clear any existing IPIs, and
  80  * that is handled by the sending of an ipi itself.
  81  */
  82 #if CONFIG_IS_ENABLED(SMP)
  83 static void dummy_pending_ipi_clear(ulong hart, ulong arg0, ulong arg1)
  84 {
  85 }
  86 #endif
  87
  88 int riscv_cpu_setup(void *ctx, struct event *event)
  89 {
  90         int ret;
  91
  92         ret = riscv_cpu_probe();
  93         if (ret)
  94                 return ret;
  95
  96         /* Enable FPU */
  97         if (supports_extension('d') || supports_extension('f')) {
  98                 csr_set(MODE_PREFIX(status), MSTATUS_FS);
  99                 csr_write(CSR_FCSR, 0);
 100         }
 101
 102         if (CONFIG_IS_ENABLED(RISCV_MMODE)) {
 103                 /*
 104                  * Enable perf counters for cycle, time,
 105                  * and instret counters only
 106                  */
 107 #ifdef CONFIG_RISCV_PRIV_1_9
 108                 csr_write(CSR_MSCOUNTEREN, GENMASK(2, 0));
 109                 csr_write(CSR_MUCOUNTEREN, GENMASK(2, 0));
 110 #else
 111                 csr_write(CSR_MCOUNTEREN, GENMASK(2, 0));
 112 #endif
 113
 114                 /* Disable paging */
 115                 if (supports_extension('s'))
 116 #ifdef CONFIG_RISCV_PRIV_1_9
 117                         csr_read_clear(CSR_MSTATUS, SR_VM);
 118 #else
 119                         csr_write(CSR_SATP, 0);
 120 #endif
 121         }
 122
 123 #if CONFIG_IS_ENABLED(SMP)
 124         ret = riscv_init_ipi();
 125         if (ret)
 126                 return ret;
 127
 128         /*
 129          * Clear all pending IPIs on secondary harts. We don't do anything on
 130          * the boot hart, since we never send an IPI to ourselves, and no
 131          * interrupts are enabled
 132          */
 133         ret = smp_call_function((ulong)dummy_pending_ipi_clear, 0, 0, 0);
 134         if (ret)
 135                 return ret;
 136 #endif
 137
 138         return 0;
 139 }
 140 EVENT_SPY(EVT_DM_POST_INIT, riscv_cpu_setup);
 141
 142 int arch_early_init_r(void)
 143 {
 144         int ret;
 145
 146         ret = riscv_cpu_probe();
 147         if (ret)
 148                 return ret;
 149
 150         if (IS_ENABLED(CONFIG_SYSRESET_SBI))
 151                 device_bind_driver(gd->dm_root, "sbi-sysreset",
 152                                    "sbi-sysreset", NULL);
 153
 154         return 0;
 155 }
 156
 157 /**
 158  * harts_early_init() - A callback function called by start.S to configure
 159  * feature settings of each hart.
 160  *
 161  * In a multi-core system, memory access shall be careful here, it shall
 162  * take care of race conditions.
 163  */
 164 __weak void harts_early_init(void)
 165 {
 166 }