include/configs/stxxtc.h

   1 /*
   2  * (C) Copyright 2000-2004
   3  * Wolfgang Denk, DENX Software Engineering, [email protected].
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 /*
  25  * Dan Malek, Embedded Edge, LLC, [email protected]
  26  * U-Boot port on STx XTc 8xx board
  27  * Mostly copied from Panto's NETTA2 board.
  28  */
  29
  30 #ifndef __CONFIG_H
  31 #define __CONFIG_H
  32
  33 /*
  34  * High Level Configuration Options
  35  * (easy to change)
  36  */
  37
  38 #define CONFIG_MPC875           1       /* This is a MPC875 CPU         */
  39 #define CONFIG_STXXTC           1       /* ...on a STx XTc  board       */
  40
  41 #define CONFIG_SYS_TEXT_BASE    0x40F00000
  42
  43 #define CONFIG_8xx_CONS_SMC1    1       /* Console is on SMC1           */
  44 #undef  CONFIG_8xx_CONS_SMC2
  45 #undef  CONFIG_8xx_CONS_NONE
  46
  47 #define CONFIG_BAUDRATE         115200  /* console baudrate = 115.2kbps */
  48
  49 #define CONFIG_XIN              10000000        /* 10 MHz input xtal */
  50
  51 /* Select one of few clock rates defined later in this file.
  52 */
  53 /* #define MPC8XX_HZ            50000000 */
  54 #define MPC8XX_HZ               66666666
  55
  56 #define CONFIG_8xx_GCLK_FREQ    MPC8XX_HZ
  57
  58 #if 0
  59 #define CONFIG_BOOTDELAY        -1      /* autoboot disabled            */
  60 #else
  61 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
  62 #endif
  63
  64 #undef  CONFIG_CLOCKS_IN_MHZ    /* clocks NOT passsed to Linux in MHz */
  65
  66 #undef  CONFIG_BOOTARGS
  67 #define CONFIG_BOOTCOMMAND                                                      \
  68         "tftpboot; "                                                            \
  69         "setenv bootargs root=/dev/nfs rw nfsroot=${serverip}:${rootpath} "     \
  70         "ip=${ipaddr}:${serverip}:${gatewayip}:${netmask}:${hostname}::off; "   \
  71         "bootm"
  72
  73 #define CONFIG_SOURCE
  74 #define CONFIG_LOADS_ECHO       0       /* echo off for serial download */
  75 #undef  CONFIG_SYS_LOADS_BAUD_CHANGE            /* don't allow baudrate change  */
  76
  77 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
  78
  79 #define CONFIG_STATUS_LED       1       /* Status LED enabled           */
  80 #define CONFIG_BOARD_SPECIFIC_LED       /* version has board specific leds */
  81
  82 /*
  83  * BOOTP options
  84  */
  85 #define CONFIG_BOOTP_SUBNETMASK
  86 #define CONFIG_BOOTP_GATEWAY
  87 #define CONFIG_BOOTP_HOSTNAME
  88 #define CONFIG_BOOTP_BOOTPATH
  89 #define CONFIG_BOOTP_BOOTFILESIZE
  90 #define CONFIG_BOOTP_NISDOMAIN
  91
  92
  93 #undef CONFIG_MAC_PARTITION
  94 #undef CONFIG_DOS_PARTITION
  95
  96 #define CONFIG_RTC_MPC8xx               /* use internal RTC of MPC8xx   */
  97
  98 #define CONFIG_NET_MULTI        1       /* the only way to get the FEC in */
  99 #define FEC_ENET                1       /* eth.c needs it that way... */
 100 #undef CONFIG_SYS_DISCOVER_PHY
 101 #define CONFIG_MII              1
 102 #define CONFIG_MII_INIT         1
 103 #undef CONFIG_RMII
 104
 105 #define CONFIG_ETHER_ON_FEC1    1
 106 #define CONFIG_FEC1_PHY         1       /* phy address of FEC */
 107 #undef CONFIG_FEC1_PHY_NORXERR
 108
 109 #define CONFIG_ETHER_ON_FEC2    1
 110 #define CONFIG_FEC2_PHY         3
 111 #undef CONFIG_FEC2_PHY_NORXERR
 112
 113 #define CONFIG_ENV_OVERWRITE    1       /* allow modification of vendor params */
 114
 115
 116 /*
 117  * Command line configuration.
 118  */
 119 #include <config_cmd_default.h>
 120
 121 #define CONFIG_CMD_DHCP
 122 #define CONFIG_CMD_MII
 123 #define CONFIG_CMD_NFS
 124 #define CONFIG_CMD_PING
 125
 126
 127 #define CONFIG_BOARD_EARLY_INIT_F       1
 128 #define CONFIG_MISC_INIT_R
 129
 130 /*
 131  * Miscellaneous configurable options
 132  */
 133 #define CONFIG_SYS_LONGHELP                     /* undef to save memory         */
 134 #define CONFIG_SYS_PROMPT       "xtc> "         /* Monitor Command Prompt       */
 135
 136 #define CONFIG_SYS_HUSH_PARSER  1
 137 #define CONFIG_SYS_PROMPT_HUSH_PS2      "> "
 138
 139 #if defined(CONFIG_CMD_KGDB)
 140 #define CONFIG_SYS_CBSIZE       1024            /* Console I/O Buffer Size      */
 141 #else
 142 #define CONFIG_SYS_CBSIZE       256             /* Console I/O Buffer Size      */
 143 #endif
 144 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE+sizeof(CONFIG_SYS_PROMPT)+16) /* Print Buffer Size */
 145 #define CONFIG_SYS_MAXARGS      16              /* max number of command args   */
 146 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE       /* Boot Argument Buffer Size    */
 147
 148 #define CONFIG_SYS_MEMTEST_START        0x0300000       /* memtest works on     */
 149 #define CONFIG_SYS_MEMTEST_END          0x0700000       /* 3 ... 7 MB in DRAM   */
 150
 151 #define CONFIG_SYS_LOAD_ADDR            0x100000        /* default load address */
 152
 153 #define CONFIG_SYS_HZ           1000            /* decrementer freq: 1 ms ticks */
 154
 155 #define CONFIG_SYS_BAUDRATE_TABLE       { 9600, 19200, 38400, 57600, 115200 }
 156
 157 /*
 158  * Low Level Configuration Settings
 159  * (address mappings, register initial values, etc.)
 160  * You should know what you are doing if you make changes here.
 161  */
 162 /*-----------------------------------------------------------------------
 163  * Internal Memory Mapped Register
 164  */
 165 #define CONFIG_SYS_IMMR         0xFF000000
 166
 167 /*-----------------------------------------------------------------------
 168  * Definitions for initial stack pointer and data area (in DPRAM)
 169  */
 170 #define CONFIG_SYS_INIT_RAM_ADDR        CONFIG_SYS_IMMR
 171 #define CONFIG_SYS_INIT_RAM_END 0x3000  /* End of used area in DPRAM    */
 172 #define CONFIG_SYS_GBL_DATA_SIZE        64  /* size in bytes reserved for initial data */
 173 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_END - CONFIG_SYS_GBL_DATA_SIZE)
 174 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
 175
 176 /*-----------------------------------------------------------------------
 177  * Start addresses for the final memory configuration
 178  * (Set up by the startup code)
 179  * Please note that CONFIG_SYS_SDRAM_BASE _must_ start at 0
 180  */
 181 #define CONFIG_SYS_SDRAM_BASE           0x00000000
 182 #define CONFIG_SYS_FLASH_BASE           0x40000000
 183 #if defined(DEBUG)
 184 #define CONFIG_SYS_MONITOR_LEN          (256 << 10)     /* Reserve 256 kB for Monitor   */
 185 #else
 186 #define CONFIG_SYS_MONITOR_LEN          (192 << 10)     /* Reserve 192 kB for Monitor   */
 187 #endif
 188
 189 /* yes this is weird, I know :) */
 190 #define CONFIG_SYS_MONITOR_BASE (CONFIG_SYS_FLASH_BASE | 0x00F00000)
 191 #define CONFIG_SYS_MALLOC_LEN           (128 << 10)     /* Reserve 128 kB for malloc()  */
 192
 193 #define CONFIG_SYS_RESET_ADDRESS        0x80000000
 194
 195 /*
 196  * For booting Linux, the board info and command line data
 197  * have to be in the first 8 MB of memory, since this is
 198  * the maximum mapped by the Linux kernel during initialization.
 199  */
 200 #define CONFIG_SYS_BOOTMAPSZ            (8 << 20)       /* Initial Memory map for Linux */
 201
 202 /*-----------------------------------------------------------------------
 203  * FLASH organization
 204  */
 205 #define CONFIG_ENV_IS_IN_FLASH  1
 206 #define CONFIG_ENV_SECT_SIZE    0x10000
 207
 208 #define CONFIG_ENV_ADDR         (CONFIG_SYS_FLASH_BASE + 0x00000000)
 209 #define CONFIG_ENV_OFFSET               0
 210 #define CONFIG_ENV_SIZE         0x4000
 211
 212 #define CONFIG_ENV_ADDR_REDUND  (CONFIG_SYS_FLASH_BASE + 0x00010000)
 213 #define CONFIG_ENV_OFFSET_REDUND        0
 214 #define CONFIG_ENV_SIZE_REDUND  CONFIG_ENV_SIZE
 215
 216 #define CONFIG_SYS_FLASH_CFI            1
 217 #define CONFIG_FLASH_CFI_DRIVER 1
 218 #undef CONFIG_SYS_FLASH_USE_BUFFER_WRITE        /* use buffered writes (20x faster) */
 219 #define CONFIG_SYS_MAX_FLASH_SECT       128     /* max number of sectors on one chip */
 220 #define CONFIG_SYS_MAX_FLASH_BANKS      2       /* max number of memory banks   */
 221
 222 #define CONFIG_SYS_FLASH_BANKS_LIST { CONFIG_SYS_FLASH_BASE, CONFIG_SYS_FLASH_BASE + 0x2000000 }
 223
 224 #define CONFIG_SYS_FLASH_PROTECTION
 225
 226 /*-----------------------------------------------------------------------
 227  * Cache Configuration
 228  */
 229 #define CONFIG_SYS_CACHELINE_SIZE       16      /* For all MPC8xx CPUs */
 230 #if defined(CONFIG_CMD_KGDB)
 231 #define CONFIG_SYS_CACHELINE_SHIFT      4       /* log base 2 of the above value */
 232 #endif
 233
 234 /*-----------------------------------------------------------------------
 235  * SYPCR - System Protection Control                            11-9
 236  * SYPCR can only be written once after reset!
 237  *-----------------------------------------------------------------------
 238  * Software & Bus Monitor Timer max, Bus Monitor enable, SW Watchdog freeze
 239  */
 240 #if defined(CONFIG_WATCHDOG)
 241 #define CONFIG_SYS_SYPCR        (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | \
 242                          SYPCR_SWE  | SYPCR_SWRI| SYPCR_SWP)
 243 #else
 244 #define CONFIG_SYS_SYPCR        (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | SYPCR_SWP)
 245 #endif
 246
 247 /*-----------------------------------------------------------------------
 248  * SIUMCR - SIU Module Configuration                            11-6
 249  *-----------------------------------------------------------------------
 250  * PCMCIA config., multi-function pin tri-state
 251  */
 252 #define CONFIG_SYS_SIUMCR       (SIUMCR_DBGC00 | SIUMCR_DBPC00 | SIUMCR_MLRC01 | SIUMCR_FRC | SIUMCR_GB5E)
 253
 254 /*-----------------------------------------------------------------------
 255  * TBSCR - Time Base Status and Control                         11-26
 256  *-----------------------------------------------------------------------
 257  * Clear Reference Interrupt Status, Timebase freezing enabled
 258  */
 259 #define CONFIG_SYS_TBSCR        (TBSCR_REFA | TBSCR_REFB | TBSCR_TBF)
 260
 261 /*-----------------------------------------------------------------------
 262  * RTCSC - Real-Time Clock Status and Control Register          11-27
 263  *-----------------------------------------------------------------------
 264  */
 265 #define CONFIG_SYS_RTCSC        (RTCSC_SEC | RTCSC_ALR | RTCSC_RTF| RTCSC_RTE)
 266
 267 /*-----------------------------------------------------------------------
 268  * PISCR - Periodic Interrupt Status and Control                11-31
 269  *-----------------------------------------------------------------------
 270  * Clear Periodic Interrupt Status, Interrupt Timer freezing enabled
 271  */
 272 #define CONFIG_SYS_PISCR        (PISCR_PS | PISCR_PITF)
 273
 274 /*-----------------------------------------------------------------------
 275  * PLPRCR - PLL, Low-Power, and Reset Control Register          15-30
 276  *-----------------------------------------------------------------------
 277  * Reset PLL lock status sticky bit, timer expired status bit and timer
 278  * interrupt status bit
 279  *
 280  */
 281
 282 #if CONFIG_XIN == 10000000
 283
 284 #if MPC8XX_HZ == 50000000
 285 #define CONFIG_SYS_PLPRCR       ((0 << PLPRCR_MFN_SHIFT) | (0 << PLPRCR_MFD_SHIFT) | \
 286                          (1 << PLPRCR_S_SHIFT) | (10 << PLPRCR_MFI_SHIFT) | (0 << PLPRCR_PDF_SHIFT) | \
 287                          PLPRCR_TEXPS)
 288 #elif MPC8XX_HZ == 66666666
 289 #define CONFIG_SYS_PLPRCR       ((1 << PLPRCR_MFN_SHIFT) | (2 << PLPRCR_MFD_SHIFT) | \
 290                          (1 << PLPRCR_S_SHIFT) | (13 << PLPRCR_MFI_SHIFT) | (0 << PLPRCR_PDF_SHIFT) | \
 291                          PLPRCR_TEXPS)
 292 #else
 293 #error unsupported CPU freq for XIN = 10MHz
 294 #endif
 295 #else
 296 #error unsupported freq for XIN (must be 10MHz)
 297 #endif
 298
 299
 300 /*
 301  *-----------------------------------------------------------------------
 302  * SCCR - System Clock and reset Control Register               15-27
 303  *-----------------------------------------------------------------------
 304  * Set clock output, timebase and RTC source and divider,
 305  * power management and some other internal clocks
 306  *
 307  * Note: When TBS == 0 the timebase is independent of current cpu clock.
 308  */
 309
 310 #define SCCR_MASK       SCCR_EBDF11
 311 #if MPC8XX_HZ > 66666666
 312 #define CONFIG_SYS_SCCR (/* SCCR_TBS     | */ SCCR_CRQEN | \
 313                          SCCR_COM00   | SCCR_DFSYNC00 | SCCR_DFBRG00  | \
 314                          SCCR_DFNL000 | SCCR_DFNH000  | SCCR_DFLCD000 | \
 315                          SCCR_DFALCD00 | SCCR_EBDF01)
 316 #else
 317 #define CONFIG_SYS_SCCR (/* SCCR_TBS     | */ SCCR_CRQEN | \
 318                          SCCR_COM00   | SCCR_DFSYNC00 | SCCR_DFBRG00  | \
 319                          SCCR_DFNL000 | SCCR_DFNH000  | SCCR_DFLCD000 | \
 320                          SCCR_DFALCD00)
 321 #endif
 322
 323 /*-----------------------------------------------------------------------
 324  *
 325  *-----------------------------------------------------------------------
 326  *
 327  */
 328 /*#define       CONFIG_SYS_DER  0x2002000F*/
 329 #define CONFIG_SYS_DER  0
 330
 331 /*
 332  * Init Memory Controller:
 333  *
 334  * BR0/1 and OR0/1 (FLASH)
 335  */
 336
 337 #define FLASH_BASE0_PRELIM      0x40000000      /* FLASH bank #0        */
 338 #define FLASH_BASE1_PRELIM      0x42000000      /* FLASH bank #1        */
 339
 340 /* used to re-map FLASH both when starting from SRAM or FLASH:
 341  * restrict access enough to keep SRAM working (if any)
 342  * but not too much to meddle with FLASH accesses
 343  */
 344
 345 #define FLASH_BANK_MAX_SIZE     0x01000000      /* max size per chip */
 346
 347 #define CONFIG_SYS_REMAP_OR_AM          0x80000000
 348 #define CONFIG_SYS_PRELIM_OR_AM (0xFFFFFFFFLU & ~(FLASH_BANK_MAX_SIZE - 1))
 349
 350 /* FLASH timing: ACS = 11, TRLX = 0, CSNT = 1, SCY = 5, EHTR = 1        */
 351 #define CONFIG_SYS_OR_TIMING_FLASH      (OR_CSNT_SAM  | OR_BI | OR_SCY_5_CLK | OR_TRLX)
 352
 353 #define CONFIG_SYS_OR0_REMAP    (CONFIG_SYS_REMAP_OR_AM  | CONFIG_SYS_OR_TIMING_FLASH)
 354 #define CONFIG_SYS_OR0_PRELIM   (CONFIG_SYS_PRELIM_OR_AM | CONFIG_SYS_OR_TIMING_FLASH)
 355 #define CONFIG_SYS_BR0_PRELIM   ((FLASH_BASE0_PRELIM & BR_BA_MSK) | BR_PS_16 | BR_V )
 356
 357 #define CONFIG_SYS_OR1_PRELIM   ((0xFFFFFFFFLU & ~(FLASH_BANK_MAX_SIZE - 1)) | CONFIG_SYS_OR_TIMING_FLASH)
 358 #define CONFIG_SYS_BR1_PRELIM   ((FLASH_BASE1_PRELIM & BR_BA_MSK) | BR_PS_16 | BR_V )
 359
 360 /*
 361  * BR4 and OR4 (SDRAM)
 362  *
 363  */
 364 #define SDRAM_BASE1_PRELIM      0x00000000      /* SDRAM bank #0        */
 365 #define SDRAM_MAX_SIZE          (256 << 20)     /* max 256MB per bank   */
 366
 367 /* SDRAM timing: Multiplexed addresses, GPL5 output to GPL5_A (don't care)      */
 368 #define CONFIG_SYS_OR_TIMING_SDRAM      (OR_CSNT_SAM | OR_G5LS)
 369
 370 #define CONFIG_SYS_OR4_PRELIM   ((0xFFFFFFFFLU & ~(SDRAM_MAX_SIZE - 1)) | CONFIG_SYS_OR_TIMING_SDRAM)
 371 #define CONFIG_SYS_BR4_PRELIM   ((SDRAM_BASE1_PRELIM & BR_BA_MSK) | BR_MS_UPMA | BR_PS_32 | BR_V)
 372
 373 /*
 374  * Memory Periodic Timer Prescaler
 375  */
 376
 377 /*
 378  * Memory Periodic Timer Prescaler
 379  *
 380  * The Divider for PTA (refresh timer) configuration is based on an
 381  * example SDRAM configuration (64 MBit, one bank). The adjustment to
 382  * the number of chip selects (NCS) and the actually needed refresh
 383  * rate is done by setting MPTPR.
 384  *
 385  * PTA is calculated from
 386  *      PTA = (gclk * Trefresh) / ((2 ^ (2 * DFBRG)) * PTP * NCS)
 387  *
 388  *      gclk      CPU clock (not bus clock!)
 389  *      Trefresh  Refresh cycle * 4 (four word bursts used)
 390  *
 391  * 4096  Rows from SDRAM example configuration
 392  * 1000  factor s -> ms
 393  *   32  PTP (pre-divider from MPTPR) from SDRAM example configuration
 394  *    4  Number of refresh cycles per period
 395  *   64  Refresh cycle in ms per number of rows
 396  * --------------------------------------------
 397  * Divider = 4096 * 32 * 1000 / (4 * 64) = 512000
 398  *
 399  * 50 MHz => 50.000.000 / Divider =  98
 400  * 66 Mhz => 66.000.000 / Divider = 129
 401  * 80 Mhz => 80.000.000 / Divider = 156
 402  */
 403
 404 #define CONFIG_SYS_MAMR_PTA              234
 405
 406 /*
 407  * For 16 MBit, refresh rates could be 31.3 us
 408  * (= 64 ms / 2K = 125 / quad bursts).
 409  * For a simpler initialization, 15.6 us is used instead.
 410  *
 411  * #define CONFIG_SYS_MPTPR_2BK_2K      MPTPR_PTP_DIV32         for 2 banks
 412  * #define CONFIG_SYS_MPTPR_1BK_2K      MPTPR_PTP_DIV64         for 1 bank
 413  */
 414 #define CONFIG_SYS_MPTPR_2BK_4K MPTPR_PTP_DIV16         /* setting for 2 banks  */
 415 #define CONFIG_SYS_MPTPR_1BK_4K MPTPR_PTP_DIV32         /* setting for 1 bank   */
 416
 417 /* refresh rate 7.8 us (= 64 ms / 8K = 31.2 / quad bursts) for 256 MBit         */
 418 #define CONFIG_SYS_MPTPR_2BK_8K MPTPR_PTP_DIV8          /* setting for 2 banks  */
 419 #define CONFIG_SYS_MPTPR_1BK_8K MPTPR_PTP_DIV16         /* setting for 1 bank   */
 420
 421 /*
 422  * MAMR settings for SDRAM
 423  */
 424
 425 /* 8 column SDRAM */
 426 #define CONFIG_SYS_MAMR_8COL    ((CONFIG_SYS_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE       |   \
 427                          MAMR_AMA_TYPE_0 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A11 |   \
 428                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
 429
 430 /* 9 column SDRAM */
 431 #define CONFIG_SYS_MAMR_9COL    ((CONFIG_SYS_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE       |   \
 432                          MAMR_AMA_TYPE_1 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A10 |   \
 433                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
 434
 435 #define CONFIG_LAST_STAGE_INIT          /* needed to reset the damn phys */
 436
 437 /****************************************************************/
 438
 439 #define NAND_SIZE       0x00010000      /* 64K */
 440 #define NAND_BASE       0xF1000000
 441
 442 /*****************************************************************************/
 443
 444 #define CONFIG_SYS_DIRECT_FLASH_TFTP
 445
 446 /*****************************************************************************/
 447
 448 /* Status Leds are on the MODCK pins, which become the PCMCIA PGCRB,
 449  * CxOE and CxRESET.  We use the CxOE.
 450  */
 451 #define STATUS_LED_BIT          0x00000080              /* bit 24 */
 452
 453 #define STATUS_LED_PERIOD       (CONFIG_SYS_HZ / 2)
 454 #define STATUS_LED_STATE        STATUS_LED_BLINKING
 455
 456 #define STATUS_LED_ACTIVE       0               /* LED on for bit == 0  */
 457 #define STATUS_LED_BOOT         0               /* LED 0 used for boot status */
 458
 459 #ifndef __ASSEMBLY__
 460
 461 /* LEDs */
 462
 463 /* led_id_t is unsigned int mask */
 464 typedef unsigned int led_id_t;
 465
 466 #define __led_toggle(_msk) \
 467         do { \
 468                 ((volatile immap_t *)CONFIG_SYS_IMMR)->im_pcmcia.pcmc_pgcrb ^= (_msk); \
 469         } while(0)
 470
 471 #define __led_set(_msk, _st) \
 472         do { \
 473                 if ((_st)) \
 474                         ((volatile immap_t *)CONFIG_SYS_IMMR)->im_pcmcia.pcmc_pgcrb |= (_msk); \
 475                 else \
 476                         ((volatile immap_t *)CONFIG_SYS_IMMR)->im_pcmcia.pcmc_pgcrb &= ~(_msk); \
 477         } while(0)
 478
 479 #define __led_init(msk, st) __led_set(msk, st)
 480
 481 #endif
 482
 483 /******************************************************************************/
 484
 485 #define CONFIG_SYS_CONSOLE_IS_IN_ENV            1
 486 #define CONFIG_SYS_CONSOLE_OVERWRITE_ROUTINE    1
 487 #define CONFIG_SYS_CONSOLE_ENV_OVERWRITE        1
 488
 489 /******************************************************************************/
 490
 491 /* use board specific hardware */
 492 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
 493 #define CONFIG_HW_WATCHDOG
 494
 495 /*****************************************************************************/
 496
 497 #define CONFIG_AUTO_COMPLETE    1
 498 #define CONFIG_CRC32_VERIFY     1
 499 #define CONFIG_HUSH_OLD_PARSER_COMPATIBLE       1
 500
 501 /*****************************************************************************/
 502
 503 /* pass open firmware flattened device tree */
 504 #define CONFIG_OF_LIBFDT        1
 505
 506 #define OF_TBCLK                (MPC8XX_HZ / 16)
 507
 508 #endif  /* __CONFIG_H */