board/freescale/ls1021aqds/ls1021aqds.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright 2014 Freescale Semiconductor, Inc.
   4  */
   5
   6 #include <common.h>
   7 #include <clock_legacy.h>
   8 #include <fdt_support.h>
   9 #include <i2c.h>
  10 #include <init.h>
  11 #include <asm/io.h>
  12 #include <asm/arch/immap_ls102xa.h>
  13 #include <asm/arch/clock.h>
  14 #include <asm/arch/fsl_serdes.h>
  15 #include <asm/arch/ls102xa_soc.h>
  16 #include <asm/arch/ls102xa_devdis.h>
  17 #include <hwconfig.h>
  18 #include <mmc.h>
  19 #include <fsl_csu.h>
  20 #include <fsl_ifc.h>
  21 #include <fsl_sec.h>
  22 #include <spl.h>
  23 #include <fsl_devdis.h>
  24 #include <fsl_validate.h>
  25 #include <fsl_ddr.h>
  26 #include "../common/sleep.h"
  27 #include "../common/qixis.h"
  28 #include "ls1021aqds_qixis.h"
  29 #ifdef CONFIG_U_QE
  30 #include <fsl_qe.h>
  31 #endif
  32
  33 #define PIN_MUX_SEL_CAN         0x03
  34 #define PIN_MUX_SEL_IIC2        0xa0
  35 #define PIN_MUX_SEL_RGMII       0x00
  36 #define PIN_MUX_SEL_SAI         0x0c
  37 #define PIN_MUX_SEL_SDHC        0x00
  38
  39 #define SET_SDHC_MUX_SEL(reg, value)    ((reg & 0x0f) | value)
  40 #define SET_EC_MUX_SEL(reg, value)      ((reg & 0xf0) | value)
  41 enum {
  42         MUX_TYPE_CAN,
  43         MUX_TYPE_IIC2,
  44         MUX_TYPE_RGMII,
  45         MUX_TYPE_SAI,
  46         MUX_TYPE_SDHC,
  47         MUX_TYPE_SD_PCI4,
  48         MUX_TYPE_SD_PC_SA_SG_SG,
  49         MUX_TYPE_SD_PC_SA_PC_SG,
  50         MUX_TYPE_SD_PC_SG_SG,
  51 };
  52
  53 enum {
  54         GE0_CLK125,
  55         GE2_CLK125,
  56         GE1_CLK125,
  57 };
  58
  59 int checkboard(void)
  60 {
  61 #if !defined(CONFIG_QSPI_BOOT) && !defined(CONFIG_SD_BOOT_QSPI)
  62         char buf[64];
  63 #endif
  64 #if !defined(CONFIG_SD_BOOT) && !defined(CONFIG_QSPI_BOOT)
  65         u8 sw;
  66 #endif
  67
  68         puts("Board: LS1021AQDS\n");
  69
  70 #ifdef CONFIG_SD_BOOT
  71         puts("SD\n");
  72 #elif CONFIG_QSPI_BOOT
  73         puts("QSPI\n");
  74 #else
  75         sw = QIXIS_READ(brdcfg[0]);
  76         sw = (sw & QIXIS_LBMAP_MASK) >> QIXIS_LBMAP_SHIFT;
  77
  78         if (sw < 0x8)
  79                 printf("vBank: %d\n", sw);
  80         else if (sw == 0x8)
  81                 puts("PromJet\n");
  82         else if (sw == 0x9)
  83                 puts("NAND\n");
  84         else if (sw == 0x15)
  85                 printf("IFCCard\n");
  86         else
  87                 printf("invalid setting of SW%u\n", QIXIS_LBMAP_SWITCH);
  88 #endif
  89
  90 #if !defined(CONFIG_QSPI_BOOT) && !defined(CONFIG_SD_BOOT_QSPI)
  91         printf("Sys ID:0x%02x, Sys Ver: 0x%02x\n",
  92                QIXIS_READ(id), QIXIS_READ(arch));
  93
  94         printf("FPGA:  v%d (%s), build %d\n",
  95                (int)QIXIS_READ(scver), qixis_read_tag(buf),
  96                (int)qixis_read_minor());
  97 #endif
  98
  99         return 0;
 100 }
 101
 102 unsigned long get_board_sys_clk(void)
 103 {
 104         u8 sysclk_conf = QIXIS_READ(brdcfg[1]);
 105
 106         switch (sysclk_conf & 0x0f) {
 107         case QIXIS_SYSCLK_64:
 108                 return 64000000;
 109         case QIXIS_SYSCLK_83:
 110                 return 83333333;
 111         case QIXIS_SYSCLK_100:
 112                 return 100000000;
 113         case QIXIS_SYSCLK_125:
 114                 return 125000000;
 115         case QIXIS_SYSCLK_133:
 116                 return 133333333;
 117         case QIXIS_SYSCLK_150:
 118                 return 150000000;
 119         case QIXIS_SYSCLK_160:
 120                 return 160000000;
 121         case QIXIS_SYSCLK_166:
 122                 return 166666666;
 123         }
 124         return 66666666;
 125 }
 126
 127 unsigned long get_board_ddr_clk(void)
 128 {
 129         u8 ddrclk_conf = QIXIS_READ(brdcfg[1]);
 130
 131         switch ((ddrclk_conf & 0x30) >> 4) {
 132         case QIXIS_DDRCLK_100:
 133                 return 100000000;
 134         case QIXIS_DDRCLK_125:
 135                 return 125000000;
 136         case QIXIS_DDRCLK_133:
 137                 return 133333333;
 138         }
 139         return 66666666;
 140 }
 141
 142 int select_i2c_ch_pca9547(u8 ch)
 143 {
 144         int ret;
 145
 146         ret = i2c_write(I2C_MUX_PCA_ADDR_PRI, 0, 1, &ch, 1);
 147         if (ret) {
 148                 puts("PCA: failed to select proper channel\n");
 149                 return ret;
 150         }
 151
 152         return 0;
 153 }
 154
 155 int dram_init(void)
 156 {
 157         /*
 158          * When resuming from deep sleep, the I2C channel may not be
 159          * in the default channel. So, switch to the default channel
 160          * before accessing DDR SPD.
 161          */
 162         select_i2c_ch_pca9547(I2C_MUX_CH_DEFAULT);
 163         return fsl_initdram();
 164 }
 165
 166 int board_early_init_f(void)
 167 {
 168         struct ccsr_scfg *scfg = (struct ccsr_scfg *)CONFIG_SYS_FSL_SCFG_ADDR;
 169
 170 #ifdef CONFIG_TSEC_ENET
 171         /* clear BD & FR bits for BE BD's and frame data */
 172         clrbits_be32(&scfg->etsecdmamcr, SCFG_ETSECDMAMCR_LE_BD_FR);
 173 #endif
 174
 175 #ifdef CONFIG_FSL_IFC
 176         init_early_memctl_regs();
 177 #endif
 178
 179         arch_soc_init();
 180
 181 #if defined(CONFIG_DEEP_SLEEP)
 182         if (is_warm_boot())
 183                 fsl_dp_disable_console();
 184 #endif
 185
 186         return 0;
 187 }
 188
 189 #ifdef CONFIG_SPL_BUILD
 190 void board_init_f(ulong dummy)
 191 {
 192 #ifdef CONFIG_NAND_BOOT
 193         struct ccsr_gur __iomem *gur = (void *)CONFIG_SYS_FSL_GUTS_ADDR;
 194         u32 porsr1, pinctl;
 195
 196         /*
 197          * There is LS1 SoC issue where NOR, FPGA are inaccessible during
 198          * NAND boot because IFC signals > IFC_AD7 are not enabled.
 199          * This workaround changes RCW source to make all signals enabled.
 200          */
 201         porsr1 = in_be32(&gur->porsr1);
 202         pinctl = ((porsr1 & ~(DCFG_CCSR_PORSR1_RCW_MASK)) |
 203                  DCFG_CCSR_PORSR1_RCW_SRC_I2C);
 204         out_be32((unsigned int *)(CONFIG_SYS_DCSR_DCFG_ADDR + DCFG_DCSR_PORCR1),
 205                  pinctl);
 206 #endif
 207
 208         /* Clear the BSS */
 209         memset(__bss_start, 0, __bss_end - __bss_start);
 210
 211 #ifdef CONFIG_FSL_IFC
 212         init_early_memctl_regs();
 213 #endif
 214
 215         get_clocks();
 216
 217 #if defined(CONFIG_DEEP_SLEEP)
 218         if (is_warm_boot())
 219                 fsl_dp_disable_console();
 220 #endif
 221
 222         preloader_console_init();
 223
 224 #ifdef CONFIG_SPL_I2C_SUPPORT
 225         i2c_init_all();
 226 #endif
 227
 228         timer_init();
 229         dram_init();
 230
 231         /* Allow OCRAM access permission as R/W */
 232 #ifdef CONFIG_LAYERSCAPE_NS_ACCESS
 233         enable_layerscape_ns_access();
 234 #endif
 235
 236         board_init_r(NULL, 0);
 237 }
 238 #endif
 239
 240 void config_etseccm_source(int etsec_gtx_125_mux)
 241 {
 242         struct ccsr_scfg *scfg = (struct ccsr_scfg *)CONFIG_SYS_FSL_SCFG_ADDR;
 243
 244         switch (etsec_gtx_125_mux) {
 245         case GE0_CLK125:
 246                 out_be32(&scfg->etsecmcr, SCFG_ETSECCMCR_GE0_CLK125);
 247                 debug("etseccm set to GE0_CLK125\n");
 248                 break;
 249
 250         case GE2_CLK125:
 251                 out_be32(&scfg->etsecmcr, SCFG_ETSECCMCR_GE2_CLK125);
 252                 debug("etseccm set to GE2_CLK125\n");
 253                 break;
 254
 255         case GE1_CLK125:
 256                 out_be32(&scfg->etsecmcr, SCFG_ETSECCMCR_GE1_CLK125);
 257                 debug("etseccm set to GE1_CLK125\n");
 258                 break;
 259
 260         default:
 261                 printf("Error! trying to set etseccm to invalid value\n");
 262                 break;
 263         }
 264 }
 265
 266 int config_board_mux(int ctrl_type)
 267 {
 268         u8 reg12, reg14;
 269
 270         reg12 = QIXIS_READ(brdcfg[12]);
 271         reg14 = QIXIS_READ(brdcfg[14]);
 272
 273         switch (ctrl_type) {
 274         case MUX_TYPE_CAN:
 275                 config_etseccm_source(GE2_CLK125);
 276                 reg14 = SET_EC_MUX_SEL(reg14, PIN_MUX_SEL_CAN);
 277                 break;
 278         case MUX_TYPE_IIC2:
 279                 reg14 = SET_SDHC_MUX_SEL(reg14, PIN_MUX_SEL_IIC2);
 280                 break;
 281         case MUX_TYPE_RGMII:
 282                 reg14 = SET_EC_MUX_SEL(reg14, PIN_MUX_SEL_RGMII);
 283                 break;
 284         case MUX_TYPE_SAI:
 285                 config_etseccm_source(GE2_CLK125);
 286                 reg14 = SET_EC_MUX_SEL(reg14, PIN_MUX_SEL_SAI);
 287                 break;
 288         case MUX_TYPE_SDHC:
 289                 reg14 = SET_SDHC_MUX_SEL(reg14, PIN_MUX_SEL_SDHC);
 290                 break;
 291         case MUX_TYPE_SD_PCI4:
 292                 reg12 = 0x38;
 293                 break;
 294         case MUX_TYPE_SD_PC_SA_SG_SG:
 295                 reg12 = 0x01;
 296                 break;
 297         case MUX_TYPE_SD_PC_SA_PC_SG:
 298                 reg12 = 0x01;
 299                 break;
 300         case MUX_TYPE_SD_PC_SG_SG:
 301                 reg12 = 0x21;
 302                 break;
 303         default:
 304                 printf("Wrong mux interface type\n");
 305                 return -1;
 306         }
 307
 308         QIXIS_WRITE(brdcfg[12], reg12);
 309         QIXIS_WRITE(brdcfg[14], reg14);
 310
 311         return 0;
 312 }
 313
 314 int config_serdes_mux(void)
 315 {
 316         struct ccsr_gur *gur = (struct ccsr_gur *)CONFIG_SYS_FSL_GUTS_ADDR;
 317         u32 cfg;
 318
 319         cfg = in_be32(&gur->rcwsr[4]) & RCWSR4_SRDS1_PRTCL_MASK;
 320         cfg >>= RCWSR4_SRDS1_PRTCL_SHIFT;
 321
 322         switch (cfg) {
 323         case 0x0:
 324                 config_board_mux(MUX_TYPE_SD_PCI4);
 325                 break;
 326         case 0x30:
 327                 config_board_mux(MUX_TYPE_SD_PC_SA_SG_SG);
 328                 break;
 329         case 0x60:
 330                 config_board_mux(MUX_TYPE_SD_PC_SG_SG);
 331                 break;
 332         case 0x70:
 333                 config_board_mux(MUX_TYPE_SD_PC_SA_PC_SG);
 334                 break;
 335         default:
 336                 printf("SRDS1 prtcl:0x%x\n", cfg);
 337                 break;
 338         }
 339
 340         return 0;
 341 }
 342
 343 #ifdef CONFIG_BOARD_LATE_INIT
 344 int board_late_init(void)
 345 {
 346 #ifdef CONFIG_CHAIN_OF_TRUST
 347         fsl_setenv_chain_of_trust();
 348 #endif
 349
 350         return 0;
 351 }
 352 #endif
 353
 354 int misc_init_r(void)
 355 {
 356         int conflict_flag;
 357
 358         /* some signals can not enable simultaneous*/
 359         conflict_flag = 0;
 360         if (hwconfig("sdhc"))
 361                 conflict_flag++;
 362         if (hwconfig("iic2"))
 363                 conflict_flag++;
 364         if (conflict_flag > 1) {
 365                 printf("WARNING: pin conflict !\n");
 366                 return 0;
 367         }
 368
 369         conflict_flag = 0;
 370         if (hwconfig("rgmii"))
 371                 conflict_flag++;
 372         if (hwconfig("can"))
 373                 conflict_flag++;
 374         if (hwconfig("sai"))
 375                 conflict_flag++;
 376         if (conflict_flag > 1) {
 377                 printf("WARNING: pin conflict !\n");
 378                 return 0;
 379         }
 380
 381         if (hwconfig("can"))
 382                 config_board_mux(MUX_TYPE_CAN);
 383         else if (hwconfig("rgmii"))
 384                 config_board_mux(MUX_TYPE_RGMII);
 385         else if (hwconfig("sai"))
 386                 config_board_mux(MUX_TYPE_SAI);
 387
 388         if (hwconfig("iic2"))
 389                 config_board_mux(MUX_TYPE_IIC2);
 390         else if (hwconfig("sdhc"))
 391                 config_board_mux(MUX_TYPE_SDHC);
 392
 393 #ifdef CONFIG_FSL_DEVICE_DISABLE
 394         device_disable(devdis_tbl, ARRAY_SIZE(devdis_tbl));
 395 #endif
 396 #ifdef CONFIG_FSL_CAAM
 397         return sec_init();
 398 #endif
 399         return 0;
 400 }
 401
 402 int board_init(void)
 403 {
 404 #ifdef CONFIG_SYS_FSL_ERRATUM_A010315
 405         erratum_a010315();
 406 #endif
 407 #ifdef CONFIG_SYS_FSL_ERRATUM_A009942
 408         erratum_a009942_check_cpo();
 409 #endif
 410
 411         select_i2c_ch_pca9547(I2C_MUX_CH_DEFAULT);
 412
 413 #ifndef CONFIG_SYS_FSL_NO_SERDES
 414         fsl_serdes_init();
 415         config_serdes_mux();
 416 #endif
 417
 418         ls102xa_smmu_stream_id_init();
 419
 420 #ifdef CONFIG_U_QE
 421         u_qe_init();
 422 #endif
 423
 424         return 0;
 425 }
 426
 427 #if defined(CONFIG_DEEP_SLEEP)
 428 void board_sleep_prepare(void)
 429 {
 430 #ifdef CONFIG_LAYERSCAPE_NS_ACCESS
 431         enable_layerscape_ns_access();
 432 #endif
 433 }
 434 #endif
 435
 436 int ft_board_setup(void *blob, bd_t *bd)
 437 {
 438         ft_cpu_setup(blob, bd);
 439
 440 #ifdef CONFIG_PCI
 441         ft_pci_setup(blob, bd);
 442 #endif
 443
 444         return 0;
 445 }
 446
 447 u8 flash_read8(void *addr)
 448 {
 449         return __raw_readb(addr + 1);
 450 }
 451
 452 void flash_write16(u16 val, void *addr)
 453 {
 454         u16 shftval = (((val >> 8) & 0xff) | ((val << 8) & 0xff00));
 455
 456         __raw_writew(shftval, addr);
 457 }
 458
 459 u16 flash_read16(void *addr)
 460 {
 461         u16 val = __raw_readw(addr);
 462
 463         return (((val) >> 8) & 0x00ff) | (((val) << 8) & 0xff00);
 464 }