arch/riscv/cpu/cpu.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright (C) 2018, Bin Meng <[email protected]>
   4  */
   5
   6 #include <common.h>
   7 #include <cpu.h>
   8 #include <dm.h>
   9 #include <dm/lists.h>
  10 #include <event.h>
  11 #include <init.h>
  12 #include <log.h>
  13 #include <asm/encoding.h>
  14 #include <asm/system.h>
  15 #include <dm/uclass-internal.h>
  16 #include <linux/bitops.h>
  17
  18 /*
  19  * The variables here must be stored in the data section since they are used
  20  * before the bss section is available.
  21  */
  22 #if !CONFIG_IS_ENABLED(XIP)
  23 u32 hart_lottery __section(".data") = 0;
  24
  25 #ifdef CONFIG_AVAILABLE_HARTS
  26 /*
  27  * The main hart running U-Boot has acquired available_harts_lock until it has
  28  * finished initialization of global data.
  29  */
  30 u32 available_harts_lock = 1;
  31 #endif
  32 #endif
  33
  34 static inline bool supports_extension(char ext)
  35 {
  36 #ifdef CONFIG_CPU
  37         struct udevice *dev;
  38         char desc[32];
  39         int i;
  40
  41         uclass_find_first_device(UCLASS_CPU, &dev);
  42         if (!dev) {
  43                 debug("unable to find the RISC-V cpu device\n");
  44                 return false;
  45         }
  46         if (!cpu_get_desc(dev, desc, sizeof(desc))) {
  47                 /*
  48                  * skip the first 4 characters (rv32|rv64) and
  49                  * check until underscore
  50                  */
  51                 for (i = 4; i < sizeof(desc); i++) {
  52                         if (desc[i] == '_' || desc[i] == '\0')
  53                                 break;
  54                         if (desc[i] == ext)
  55                                 return true;
  56                 }
  57         }
  58
  59         return false;
  60 #else  /* !CONFIG_CPU */
  61 #if CONFIG_IS_ENABLED(RISCV_MMODE)
  62         return csr_read(CSR_MISA) & (1 << (ext - 'a'));
  63 #else  /* !CONFIG_IS_ENABLED(RISCV_MMODE) */
  64 #warning "There is no way to determine the available extensions in S-mode."
  65 #warning "Please convert your board to use the RISC-V CPU driver."
  66         return false;
  67 #endif /* CONFIG_IS_ENABLED(RISCV_MMODE) */
  68 #endif /* CONFIG_CPU */
  69 }
  70
  71 static int riscv_cpu_probe(void)
  72 {
  73 #ifdef CONFIG_CPU
  74         int ret;
  75
  76         /* probe cpus so that RISC-V timer can be bound */
  77         ret = cpu_probe_all();
  78         if (ret)
  79                 return log_msg_ret("RISC-V cpus probe failed\n", ret);
  80 #endif
  81
  82         return 0;
  83 }
  84
  85 /*
  86  * This is called on secondary harts just after the IPI is init'd. Currently
  87  * there's nothing to do, since we just need to clear any existing IPIs, and
  88  * that is handled by the sending of an ipi itself.
  89  */
  90 #if CONFIG_IS_ENABLED(SMP)
  91 static void dummy_pending_ipi_clear(ulong hart, ulong arg0, ulong arg1)
  92 {
  93 }
  94 #endif
  95
  96 int riscv_cpu_setup(void *ctx, struct event *event)
  97 {
  98         int ret;
  99
 100         ret = riscv_cpu_probe();
 101         if (ret)
 102                 return ret;
 103
 104         /* Enable FPU */
 105         if (supports_extension('d') || supports_extension('f')) {
 106                 csr_set(MODE_PREFIX(status), MSTATUS_FS);
 107                 csr_write(CSR_FCSR, 0);
 108         }
 109
 110         if (CONFIG_IS_ENABLED(RISCV_MMODE)) {
 111                 /*
 112                  * Enable perf counters for cycle, time,
 113                  * and instret counters only
 114                  */
 115 #ifdef CONFIG_RISCV_PRIV_1_9
 116                 csr_write(CSR_MSCOUNTEREN, GENMASK(2, 0));
 117                 csr_write(CSR_MUCOUNTEREN, GENMASK(2, 0));
 118 #else
 119                 csr_write(CSR_MCOUNTEREN, GENMASK(2, 0));
 120 #endif
 121
 122                 /* Disable paging */
 123                 if (supports_extension('s'))
 124 #ifdef CONFIG_RISCV_PRIV_1_9
 125                         csr_read_clear(CSR_MSTATUS, SR_VM);
 126 #else
 127                         csr_write(CSR_SATP, 0);
 128 #endif
 129         }
 130
 131 #if CONFIG_IS_ENABLED(SMP)
 132         ret = riscv_init_ipi();
 133         if (ret)
 134                 return ret;
 135
 136         /*
 137          * Clear all pending IPIs on secondary harts. We don't do anything on
 138          * the boot hart, since we never send an IPI to ourselves, and no
 139          * interrupts are enabled
 140          */
 141         ret = smp_call_function((ulong)dummy_pending_ipi_clear, 0, 0, 0);
 142         if (ret)
 143                 return ret;
 144 #endif
 145
 146         return 0;
 147 }
 148 EVENT_SPY(EVT_DM_POST_INIT, riscv_cpu_setup);
 149
 150 int arch_early_init_r(void)
 151 {
 152         int ret;
 153
 154         ret = riscv_cpu_probe();
 155         if (ret)
 156                 return ret;
 157
 158         if (IS_ENABLED(CONFIG_SYSRESET_SBI))
 159                 device_bind_driver(gd->dm_root, "sbi-sysreset",
 160                                    "sbi-sysreset", NULL);
 161
 162         return 0;
 163 }
 164
 165 /**
 166  * harts_early_init() - A callback function called by start.S to configure
 167  * feature settings of each hart.
 168  *
 169  * In a multi-core system, memory access shall be careful here, it shall
 170  * take care of race conditions.
 171  */
 172 __weak void harts_early_init(void)
 173 {
 174 }