drivers/net/fec_mxc.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * (C) Copyright 2009 Ilya Yanok, Emcraft Systems Ltd <[email protected]>
   4  * (C) Copyright 2008,2009 Eric Jarrige <[email protected]>
   5  * (C) Copyright 2008 Armadeus Systems nc
   6  * (C) Copyright 2007 Pengutronix, Sascha Hauer <[email protected]>
   7  * (C) Copyright 2007 Pengutronix, Juergen Beisert <[email protected]>
   8  */
   9
  10 #include <common.h>
  11 #include <cpu_func.h>
  12 #include <dm.h>
  13 #include <env.h>
  14 #include <malloc.h>
  15 #include <memalign.h>
  16 #include <miiphy.h>
  17 #include <net.h>
  18 #include <netdev.h>
  19 #include <power/regulator.h>
  20
  21 #include <asm/io.h>
  22 #include <linux/errno.h>
  23 #include <linux/compiler.h>
  24
  25 #include <asm/arch/clock.h>
  26 #include <asm/arch/imx-regs.h>
  27 #include <asm/mach-imx/sys_proto.h>
  28 #include <asm-generic/gpio.h>
  29
  30 #include "fec_mxc.h"
  31
  32 DECLARE_GLOBAL_DATA_PTR;
  33
  34 /*
  35  * Timeout the transfer after 5 mS. This is usually a bit more, since
  36  * the code in the tightloops this timeout is used in adds some overhead.
  37  */
  38 #define FEC_XFER_TIMEOUT        5000
  39
  40 /*
  41  * The standard 32-byte DMA alignment does not work on mx6solox, which requires
  42  * 64-byte alignment in the DMA RX FEC buffer.
  43  * Introduce the FEC_DMA_RX_MINALIGN which can cover mx6solox needs and also
  44  * satisfies the alignment on other SoCs (32-bytes)
  45  */
  46 #define FEC_DMA_RX_MINALIGN     64
  47
  48 #ifndef CONFIG_MII
  49 #error "CONFIG_MII has to be defined!"
  50 #endif
  51
  52 #ifndef CONFIG_FEC_XCV_TYPE
  53 #define CONFIG_FEC_XCV_TYPE MII100
  54 #endif
  55
  56 /*
  57  * The i.MX28 operates with packets in big endian. We need to swap them before
  58  * sending and after receiving.
  59  */
  60 #ifdef CONFIG_MX28
  61 #define CONFIG_FEC_MXC_SWAP_PACKET
  62 #endif
  63
  64 #define RXDESC_PER_CACHELINE (ARCH_DMA_MINALIGN/sizeof(struct fec_bd))
  65
  66 /* Check various alignment issues at compile time */
  67 #if ((ARCH_DMA_MINALIGN < 16) || (ARCH_DMA_MINALIGN % 16 != 0))
  68 #error "ARCH_DMA_MINALIGN must be multiple of 16!"
  69 #endif
  70
  71 #if ((PKTALIGN < ARCH_DMA_MINALIGN) || \
  72         (PKTALIGN % ARCH_DMA_MINALIGN != 0))
  73 #error "PKTALIGN must be multiple of ARCH_DMA_MINALIGN!"
  74 #endif
  75
  76 #undef DEBUG
  77
  78 #ifdef CONFIG_FEC_MXC_SWAP_PACKET
  79 static void swap_packet(uint32_t *packet, int length)
  80 {
  81         int i;
  82
  83         for (i = 0; i < DIV_ROUND_UP(length, 4); i++)
  84                 packet[i] = __swab32(packet[i]);
  85 }
  86 #endif
  87
  88 /* MII-interface related functions */
  89 static int fec_mdio_read(struct ethernet_regs *eth, uint8_t phyaddr,
  90                 uint8_t regaddr)
  91 {
  92         uint32_t reg;           /* convenient holder for the PHY register */
  93         uint32_t phy;           /* convenient holder for the PHY */
  94         uint32_t start;
  95         int val;
  96
  97         /*
  98          * reading from any PHY's register is done by properly
  99          * programming the FEC's MII data register.
 100          */
 101         writel(FEC_IEVENT_MII, &eth->ievent);
 102         reg = regaddr << FEC_MII_DATA_RA_SHIFT;
 103         phy = phyaddr << FEC_MII_DATA_PA_SHIFT;
 104
 105         writel(FEC_MII_DATA_ST | FEC_MII_DATA_OP_RD | FEC_MII_DATA_TA |
 106                         phy | reg, &eth->mii_data);
 107
 108         /* wait for the related interrupt */
 109         start = get_timer(0);
 110         while (!(readl(&eth->ievent) & FEC_IEVENT_MII)) {
 111                 if (get_timer(start) > (CONFIG_SYS_HZ / 1000)) {
 112                         printf("Read MDIO failed...\n");
 113                         return -1;
 114                 }
 115         }
 116
 117         /* clear mii interrupt bit */
 118         writel(FEC_IEVENT_MII, &eth->ievent);
 119
 120         /* it's now safe to read the PHY's register */
 121         val = (unsigned short)readl(&eth->mii_data);
 122         debug("%s: phy: %02x reg:%02x val:%#x\n", __func__, phyaddr,
 123               regaddr, val);
 124         return val;
 125 }
 126
 127 #ifndef imx_get_fecclk
 128 u32 __weak imx_get_fecclk(void)
 129 {
 130         return 0;
 131 }
 132 #endif
 133
 134 static int fec_get_clk_rate(void *udev, int idx)
 135 {
 136         struct fec_priv *fec;
 137         struct udevice *dev;
 138         int ret;
 139
 140         if (IS_ENABLED(CONFIG_IMX8) ||
 141             CONFIG_IS_ENABLED(CLK_CCF)) {
 142                 dev = udev;
 143                 if (!dev) {
 144                         ret = uclass_get_device(UCLASS_ETH, idx, &dev);
 145                         if (ret < 0) {
 146                                 debug("Can't get FEC udev: %d\n", ret);
 147                                 return ret;
 148                         }
 149                 }
 150
 151                 fec = dev_get_priv(dev);
 152                 if (fec)
 153                         return fec->clk_rate;
 154
 155                 return -EINVAL;
 156         } else {
 157                 return imx_get_fecclk();
 158         }
 159 }
 160
 161 static void fec_mii_setspeed(struct ethernet_regs *eth)
 162 {
 163         /*
 164          * Set MII_SPEED = (1/(mii_speed * 2)) * System Clock
 165          * and do not drop the Preamble.
 166          *
 167          * The i.MX28 and i.MX6 types have another field in the MSCR (aka
 168          * MII_SPEED) register that defines the MDIO output hold time. Earlier
 169          * versions are RAZ there, so just ignore the difference and write the
 170          * register always.
 171          * The minimal hold time according to IEE802.3 (clause 22) is 10 ns.
 172          * HOLDTIME + 1 is the number of clk cycles the fec is holding the
 173          * output.
 174          * The HOLDTIME bitfield takes values between 0 and 7 (inclusive).
 175          * Given that ceil(clkrate / 5000000) <= 64, the calculation for
 176          * holdtime cannot result in a value greater than 3.
 177          */
 178         u32 pclk;
 179         u32 speed;
 180         u32 hold;
 181         int ret;
 182
 183         ret = fec_get_clk_rate(NULL, 0);
 184         if (ret < 0) {
 185                 printf("Can't find FEC0 clk rate: %d\n", ret);
 186                 return;
 187         }
 188         pclk = ret;
 189         speed = DIV_ROUND_UP(pclk, 5000000);
 190         hold = DIV_ROUND_UP(pclk, 100000000) - 1;
 191
 192 #ifdef FEC_QUIRK_ENET_MAC
 193         speed--;
 194 #endif
 195         writel(speed << 1 | hold << 8, &eth->mii_speed);
 196         debug("%s: mii_speed %08x\n", __func__, readl(&eth->mii_speed));
 197 }
 198
 199 static int fec_mdio_write(struct ethernet_regs *eth, uint8_t phyaddr,
 200                 uint8_t regaddr, uint16_t data)
 201 {
 202         uint32_t reg;           /* convenient holder for the PHY register */
 203         uint32_t phy;           /* convenient holder for the PHY */
 204         uint32_t start;
 205
 206         reg = regaddr << FEC_MII_DATA_RA_SHIFT;
 207         phy = phyaddr << FEC_MII_DATA_PA_SHIFT;
 208
 209         writel(FEC_MII_DATA_ST | FEC_MII_DATA_OP_WR |
 210                 FEC_MII_DATA_TA | phy | reg | data, &eth->mii_data);
 211
 212         /* wait for the MII interrupt */
 213         start = get_timer(0);
 214         while (!(readl(&eth->ievent) & FEC_IEVENT_MII)) {
 215                 if (get_timer(start) > (CONFIG_SYS_HZ / 1000)) {
 216                         printf("Write MDIO failed...\n");
 217                         return -1;
 218                 }
 219         }
 220
 221         /* clear MII interrupt bit */
 222         writel(FEC_IEVENT_MII, &eth->ievent);
 223         debug("%s: phy: %02x reg:%02x val:%#x\n", __func__, phyaddr,
 224               regaddr, data);
 225
 226         return 0;
 227 }
 228
 229 static int fec_phy_read(struct mii_dev *bus, int phyaddr, int dev_addr,
 230                         int regaddr)
 231 {
 232         return fec_mdio_read(bus->priv, phyaddr, regaddr);
 233 }
 234
 235 static int fec_phy_write(struct mii_dev *bus, int phyaddr, int dev_addr,
 236                          int regaddr, u16 data)
 237 {
 238         return fec_mdio_write(bus->priv, phyaddr, regaddr, data);
 239 }
 240
 241 #ifndef CONFIG_PHYLIB
 242 static int miiphy_restart_aneg(struct eth_device *dev)
 243 {
 244         int ret = 0;
 245 #if !defined(CONFIG_FEC_MXC_NO_ANEG)
 246         struct fec_priv *fec = (struct fec_priv *)dev->priv;
 247         struct ethernet_regs *eth = fec->bus->priv;
 248
 249         /*
 250          * Wake up from sleep if necessary
 251          * Reset PHY, then delay 300ns
 252          */
 253 #ifdef CONFIG_MX27
 254         fec_mdio_write(eth, fec->phy_id, MII_DCOUNTER, 0x00FF);
 255 #endif
 256         fec_mdio_write(eth, fec->phy_id, MII_BMCR, BMCR_RESET);
 257         udelay(1000);
 258
 259         /* Set the auto-negotiation advertisement register bits */
 260         fec_mdio_write(eth, fec->phy_id, MII_ADVERTISE,
 261                        LPA_100FULL | LPA_100HALF | LPA_10FULL |
 262                        LPA_10HALF | PHY_ANLPAR_PSB_802_3);
 263         fec_mdio_write(eth, fec->phy_id, MII_BMCR,
 264                        BMCR_ANENABLE | BMCR_ANRESTART);
 265
 266         if (fec->mii_postcall)
 267                 ret = fec->mii_postcall(fec->phy_id);
 268
 269 #endif
 270         return ret;
 271 }
 272
 273 #ifndef CONFIG_FEC_FIXED_SPEED
 274 static int miiphy_wait_aneg(struct eth_device *dev)
 275 {
 276         uint32_t start;
 277         int status;
 278         struct fec_priv *fec = (struct fec_priv *)dev->priv;
 279         struct ethernet_regs *eth = fec->bus->priv;
 280
 281         /* Wait for AN completion */
 282         start = get_timer(0);
 283         do {
 284                 if (get_timer(start) > (CONFIG_SYS_HZ * 5)) {
 285                         printf("%s: Autonegotiation timeout\n", dev->name);
 286                         return -1;
 287                 }
 288
 289                 status = fec_mdio_read(eth, fec->phy_id, MII_BMSR);
 290                 if (status < 0) {
 291                         printf("%s: Autonegotiation failed. status: %d\n",
 292                                dev->name, status);
 293                         return -1;
 294                 }
 295         } while (!(status & BMSR_LSTATUS));
 296
 297         return 0;
 298 }
 299 #endif /* CONFIG_FEC_FIXED_SPEED */
 300 #endif
 301
 302 static int fec_rx_task_enable(struct fec_priv *fec)
 303 {
 304         writel(FEC_R_DES_ACTIVE_RDAR, &fec->eth->r_des_active);
 305         return 0;
 306 }
 307
 308 static int fec_rx_task_disable(struct fec_priv *fec)
 309 {
 310         return 0;
 311 }
 312
 313 static int fec_tx_task_enable(struct fec_priv *fec)
 314 {
 315         writel(FEC_X_DES_ACTIVE_TDAR, &fec->eth->x_des_active);
 316         return 0;
 317 }
 318
 319 static int fec_tx_task_disable(struct fec_priv *fec)
 320 {
 321         return 0;
 322 }
 323
 324 /**
 325  * Initialize receive task's buffer descriptors
 326  * @param[in] fec all we know about the device yet
 327  * @param[in] count receive buffer count to be allocated
 328  * @param[in] dsize desired size of each receive buffer
 329  * @return 0 on success
 330  *
 331  * Init all RX descriptors to default values.
 332  */
 333 static void fec_rbd_init(struct fec_priv *fec, int count, int dsize)
 334 {
 335         uint32_t size;
 336         ulong data;
 337         int i;
 338
 339         /*
 340          * Reload the RX descriptors with default values and wipe
 341          * the RX buffers.
 342          */
 343         size = roundup(dsize, ARCH_DMA_MINALIGN);
 344         for (i = 0; i < count; i++) {
 345                 data = fec->rbd_base[i].data_pointer;
 346                 memset((void *)data, 0, dsize);
 347                 flush_dcache_range(data, data + size);
 348
 349                 fec->rbd_base[i].status = FEC_RBD_EMPTY;
 350                 fec->rbd_base[i].data_length = 0;
 351         }
 352
 353         /* Mark the last RBD to close the ring. */
 354         fec->rbd_base[i - 1].status = FEC_RBD_WRAP | FEC_RBD_EMPTY;
 355         fec->rbd_index = 0;
 356
 357         flush_dcache_range((ulong)fec->rbd_base,
 358                            (ulong)fec->rbd_base + size);
 359 }
 360
 361 /**
 362  * Initialize transmit task's buffer descriptors
 363  * @param[in] fec all we know about the device yet
 364  *
 365  * Transmit buffers are created externally. We only have to init the BDs here.\n
 366  * Note: There is a race condition in the hardware. When only one BD is in
 367  * use it must be marked with the WRAP bit to use it for every transmitt.
 368  * This bit in combination with the READY bit results into double transmit
 369  * of each data buffer. It seems the state machine checks READY earlier then
 370  * resetting it after the first transfer.
 371  * Using two BDs solves this issue.
 372  */
 373 static void fec_tbd_init(struct fec_priv *fec)
 374 {
 375         ulong addr = (ulong)fec->tbd_base;
 376         unsigned size = roundup(2 * sizeof(struct fec_bd),
 377                                 ARCH_DMA_MINALIGN);
 378
 379         memset(fec->tbd_base, 0, size);
 380         fec->tbd_base[0].status = 0;
 381         fec->tbd_base[1].status = FEC_TBD_WRAP;
 382         fec->tbd_index = 0;
 383         flush_dcache_range(addr, addr + size);
 384 }
 385
 386 /**
 387  * Mark the given read buffer descriptor as free
 388  * @param[in] last 1 if this is the last buffer descriptor in the chain, else 0
 389  * @param[in] prbd buffer descriptor to mark free again
 390  */
 391 static void fec_rbd_clean(int last, struct fec_bd *prbd)
 392 {
 393         unsigned short flags = FEC_RBD_EMPTY;
 394         if (last)
 395                 flags |= FEC_RBD_WRAP;
 396         writew(flags, &prbd->status);
 397         writew(0, &prbd->data_length);
 398 }
 399
 400 static int fec_get_hwaddr(int dev_id, unsigned char *mac)
 401 {
 402         imx_get_mac_from_fuse(dev_id, mac);
 403         return !is_valid_ethaddr(mac);
 404 }
 405
 406 #ifdef CONFIG_DM_ETH
 407 static int fecmxc_set_hwaddr(struct udevice *dev)
 408 #else
 409 static int fec_set_hwaddr(struct eth_device *dev)
 410 #endif
 411 {
 412 #ifdef CONFIG_DM_ETH
 413         struct fec_priv *fec = dev_get_priv(dev);
 414         struct eth_pdata *pdata = dev_get_platdata(dev);
 415         uchar *mac = pdata->enetaddr;
 416 #else
 417         uchar *mac = dev->enetaddr;
 418         struct fec_priv *fec = (struct fec_priv *)dev->priv;
 419 #endif
 420
 421         writel(0, &fec->eth->iaddr1);
 422         writel(0, &fec->eth->iaddr2);
 423         writel(0, &fec->eth->gaddr1);
 424         writel(0, &fec->eth->gaddr2);
 425
 426         /* Set physical address */
 427         writel((mac[0] << 24) + (mac[1] << 16) + (mac[2] << 8) + mac[3],
 428                &fec->eth->paddr1);
 429         writel((mac[4] << 24) + (mac[5] << 16) + 0x8808, &fec->eth->paddr2);
 430
 431         return 0;
 432 }
 433
 434 /* Do initial configuration of the FEC registers */
 435 static void fec_reg_setup(struct fec_priv *fec)
 436 {
 437         uint32_t rcntrl;
 438
 439         /* Set interrupt mask register */
 440         writel(0x00000000, &fec->eth->imask);
 441
 442         /* Clear FEC-Lite interrupt event register(IEVENT) */
 443         writel(0xffffffff, &fec->eth->ievent);
 444
 445         /* Set FEC-Lite receive control register(R_CNTRL): */
 446
 447         /* Start with frame length = 1518, common for all modes. */
 448         rcntrl = PKTSIZE << FEC_RCNTRL_MAX_FL_SHIFT;
 449         if (fec->xcv_type != SEVENWIRE)         /* xMII modes */
 450                 rcntrl |= FEC_RCNTRL_FCE | FEC_RCNTRL_MII_MODE;
 451         if (fec->xcv_type == RGMII)
 452                 rcntrl |= FEC_RCNTRL_RGMII;
 453         else if (fec->xcv_type == RMII)
 454                 rcntrl |= FEC_RCNTRL_RMII;
 455
 456         writel(rcntrl, &fec->eth->r_cntrl);
 457 }
 458
 459 /**
 460  * Start the FEC engine
 461  * @param[in] dev Our device to handle
 462  */
 463 #ifdef CONFIG_DM_ETH
 464 static int fec_open(struct udevice *dev)
 465 #else
 466 static int fec_open(struct eth_device *edev)
 467 #endif
 468 {
 469 #ifdef CONFIG_DM_ETH
 470         struct fec_priv *fec = dev_get_priv(dev);
 471 #else
 472         struct fec_priv *fec = (struct fec_priv *)edev->priv;
 473 #endif
 474         int speed;
 475         ulong addr, size;
 476         int i;
 477
 478         debug("fec_open: fec_open(dev)\n");
 479         /* full-duplex, heartbeat disabled */
 480         writel(1 << 2, &fec->eth->x_cntrl);
 481         fec->rbd_index = 0;
 482
 483         /* Invalidate all descriptors */
 484         for (i = 0; i < FEC_RBD_NUM - 1; i++)
 485                 fec_rbd_clean(0, &fec->rbd_base[i]);
 486         fec_rbd_clean(1, &fec->rbd_base[i]);
 487
 488         /* Flush the descriptors into RAM */
 489         size = roundup(FEC_RBD_NUM * sizeof(struct fec_bd),
 490                         ARCH_DMA_MINALIGN);
 491         addr = (ulong)fec->rbd_base;
 492         flush_dcache_range(addr, addr + size);
 493
 494 #ifdef FEC_QUIRK_ENET_MAC
 495         /* Enable ENET HW endian SWAP */
 496         writel(readl(&fec->eth->ecntrl) | FEC_ECNTRL_DBSWAP,
 497                &fec->eth->ecntrl);
 498         /* Enable ENET store and forward mode */
 499         writel(readl(&fec->eth->x_wmrk) | FEC_X_WMRK_STRFWD,
 500                &fec->eth->x_wmrk);
 501 #endif
 502         /* Enable FEC-Lite controller */
 503         writel(readl(&fec->eth->ecntrl) | FEC_ECNTRL_ETHER_EN,
 504                &fec->eth->ecntrl);
 505
 506 #ifdef FEC_ENET_ENABLE_TXC_DELAY
 507         writel(readl(&fec->eth->ecntrl) | FEC_ECNTRL_TXC_DLY,
 508                &fec->eth->ecntrl);
 509 #endif
 510
 511 #ifdef FEC_ENET_ENABLE_RXC_DELAY
 512         writel(readl(&fec->eth->ecntrl) | FEC_ECNTRL_RXC_DLY,
 513                &fec->eth->ecntrl);
 514 #endif
 515
 516 #if defined(CONFIG_MX25) || defined(CONFIG_MX53) || defined(CONFIG_MX6SL)
 517         udelay(100);
 518
 519         /* setup the MII gasket for RMII mode */
 520         /* disable the gasket */
 521         writew(0, &fec->eth->miigsk_enr);
 522
 523         /* wait for the gasket to be disabled */
 524         while (readw(&fec->eth->miigsk_enr) & MIIGSK_ENR_READY)
 525                 udelay(2);
 526
 527         /* configure gasket for RMII, 50 MHz, no loopback, and no echo */
 528         writew(MIIGSK_CFGR_IF_MODE_RMII, &fec->eth->miigsk_cfgr);
 529
 530         /* re-enable the gasket */
 531         writew(MIIGSK_ENR_EN, &fec->eth->miigsk_enr);
 532
 533         /* wait until MII gasket is ready */
 534         int max_loops = 10;
 535         while ((readw(&fec->eth->miigsk_enr) & MIIGSK_ENR_READY) == 0) {
 536                 if (--max_loops <= 0) {
 537                         printf("WAIT for MII Gasket ready timed out\n");
 538                         break;
 539                 }
 540         }
 541 #endif
 542
 543 #ifdef CONFIG_PHYLIB
 544         {
 545                 /* Start up the PHY */
 546                 int ret = phy_startup(fec->phydev);
 547
 548                 if (ret) {
 549                         printf("Could not initialize PHY %s\n",
 550                                fec->phydev->dev->name);
 551                         return ret;
 552                 }
 553                 speed = fec->phydev->speed;
 554         }
 555 #elif CONFIG_FEC_FIXED_SPEED
 556         speed = CONFIG_FEC_FIXED_SPEED;
 557 #else
 558         miiphy_wait_aneg(edev);
 559         speed = miiphy_speed(edev->name, fec->phy_id);
 560         miiphy_duplex(edev->name, fec->phy_id);
 561 #endif
 562
 563 #ifdef FEC_QUIRK_ENET_MAC
 564         {
 565                 u32 ecr = readl(&fec->eth->ecntrl) & ~FEC_ECNTRL_SPEED;
 566                 u32 rcr = readl(&fec->eth->r_cntrl) & ~FEC_RCNTRL_RMII_10T;
 567                 if (speed == _1000BASET)
 568                         ecr |= FEC_ECNTRL_SPEED;
 569                 else if (speed != _100BASET)
 570                         rcr |= FEC_RCNTRL_RMII_10T;
 571                 writel(ecr, &fec->eth->ecntrl);
 572                 writel(rcr, &fec->eth->r_cntrl);
 573         }
 574 #endif
 575         debug("%s:Speed=%i\n", __func__, speed);
 576
 577         /* Enable SmartDMA receive task */
 578         fec_rx_task_enable(fec);
 579
 580         udelay(100000);
 581         return 0;
 582 }
 583
 584 #ifdef CONFIG_DM_ETH
 585 static int fecmxc_init(struct udevice *dev)
 586 #else
 587 static int fec_init(struct eth_device *dev, bd_t *bd)
 588 #endif
 589 {
 590 #ifdef CONFIG_DM_ETH
 591         struct fec_priv *fec = dev_get_priv(dev);
 592 #else
 593         struct fec_priv *fec = (struct fec_priv *)dev->priv;
 594 #endif
 595         u8 *mib_ptr = (uint8_t *)&fec->eth->rmon_t_drop;
 596         u8 *i;
 597         ulong addr;
 598
 599         /* Initialize MAC address */
 600 #ifdef CONFIG_DM_ETH
 601         fecmxc_set_hwaddr(dev);
 602 #else
 603         fec_set_hwaddr(dev);
 604 #endif
 605
 606         /* Setup transmit descriptors, there are two in total. */
 607         fec_tbd_init(fec);
 608
 609         /* Setup receive descriptors. */
 610         fec_rbd_init(fec, FEC_RBD_NUM, FEC_MAX_PKT_SIZE);
 611
 612         fec_reg_setup(fec);
 613
 614         if (fec->xcv_type != SEVENWIRE)
 615                 fec_mii_setspeed(fec->bus->priv);
 616
 617         /* Set Opcode/Pause Duration Register */
 618         writel(0x00010020, &fec->eth->op_pause);        /* FIXME 0xffff0020; */
 619         writel(0x2, &fec->eth->x_wmrk);
 620
 621         /* Set multicast address filter */
 622         writel(0x00000000, &fec->eth->gaddr1);
 623         writel(0x00000000, &fec->eth->gaddr2);
 624
 625         /* Do not access reserved register */
 626         if (!is_mx6ul() && !is_mx6ull() && !is_imx8() && !is_imx8m()) {
 627                 /* clear MIB RAM */
 628                 for (i = mib_ptr; i <= mib_ptr + 0xfc; i += 4)
 629                         writel(0, i);
 630
 631                 /* FIFO receive start register */
 632                 writel(0x520, &fec->eth->r_fstart);
 633         }
 634
 635         /* size and address of each buffer */
 636         writel(FEC_MAX_PKT_SIZE, &fec->eth->emrbr);
 637
 638         addr = (ulong)fec->tbd_base;
 639         writel((uint32_t)addr, &fec->eth->etdsr);
 640
 641         addr = (ulong)fec->rbd_base;
 642         writel((uint32_t)addr, &fec->eth->erdsr);
 643
 644 #ifndef CONFIG_PHYLIB
 645         if (fec->xcv_type != SEVENWIRE)
 646                 miiphy_restart_aneg(dev);
 647 #endif
 648         fec_open(dev);
 649         return 0;
 650 }
 651
 652 /**
 653  * Halt the FEC engine
 654  * @param[in] dev Our device to handle
 655  */
 656 #ifdef CONFIG_DM_ETH
 657 static void fecmxc_halt(struct udevice *dev)
 658 #else
 659 static void fec_halt(struct eth_device *dev)
 660 #endif
 661 {
 662 #ifdef CONFIG_DM_ETH
 663         struct fec_priv *fec = dev_get_priv(dev);
 664 #else
 665         struct fec_priv *fec = (struct fec_priv *)dev->priv;
 666 #endif
 667         int counter = 0xffff;
 668
 669         /* issue graceful stop command to the FEC transmitter if necessary */
 670         writel(FEC_TCNTRL_GTS | readl(&fec->eth->x_cntrl),
 671                &fec->eth->x_cntrl);
 672
 673         debug("eth_halt: wait for stop regs\n");
 674         /* wait for graceful stop to register */
 675         while ((counter--) && (!(readl(&fec->eth->ievent) & FEC_IEVENT_GRA)))
 676                 udelay(1);
 677
 678         /* Disable SmartDMA tasks */
 679         fec_tx_task_disable(fec);
 680         fec_rx_task_disable(fec);
 681
 682         /*
 683          * Disable the Ethernet Controller
 684          * Note: this will also reset the BD index counter!
 685          */
 686         writel(readl(&fec->eth->ecntrl) & ~FEC_ECNTRL_ETHER_EN,
 687                &fec->eth->ecntrl);
 688         fec->rbd_index = 0;
 689         fec->tbd_index = 0;
 690         debug("eth_halt: done\n");
 691 }
 692
 693 /**
 694  * Transmit one frame
 695  * @param[in] dev Our ethernet device to handle
 696  * @param[in] packet Pointer to the data to be transmitted
 697  * @param[in] length Data count in bytes
 698  * @return 0 on success
 699  */
 700 #ifdef CONFIG_DM_ETH
 701 static int fecmxc_send(struct udevice *dev, void *packet, int length)
 702 #else
 703 static int fec_send(struct eth_device *dev, void *packet, int length)
 704 #endif
 705 {
 706         unsigned int status;
 707         u32 size;
 708         ulong addr, end;
 709         int timeout = FEC_XFER_TIMEOUT;
 710         int ret = 0;
 711
 712         /*
 713          * This routine transmits one frame.  This routine only accepts
 714          * 6-byte Ethernet addresses.
 715          */
 716 #ifdef CONFIG_DM_ETH
 717         struct fec_priv *fec = dev_get_priv(dev);
 718 #else
 719         struct fec_priv *fec = (struct fec_priv *)dev->priv;
 720 #endif
 721
 722         /*
 723          * Check for valid length of data.
 724          */
 725         if ((length > 1500) || (length <= 0)) {
 726                 printf("Payload (%d) too large\n", length);
 727                 return -1;
 728         }
 729
 730         /*
 731          * Setup the transmit buffer. We are always using the first buffer for
 732          * transmission, the second will be empty and only used to stop the DMA
 733          * engine. We also flush the packet to RAM here to avoid cache trouble.
 734          */
 735 #ifdef CONFIG_FEC_MXC_SWAP_PACKET
 736         swap_packet((uint32_t *)packet, length);
 737 #endif
 738
 739         addr = (ulong)packet;
 740         end = roundup(addr + length, ARCH_DMA_MINALIGN);
 741         addr &= ~(ARCH_DMA_MINALIGN - 1);
 742         flush_dcache_range(addr, end);
 743
 744         writew(length, &fec->tbd_base[fec->tbd_index].data_length);
 745         writel((uint32_t)addr, &fec->tbd_base[fec->tbd_index].data_pointer);
 746
 747         /*
 748          * update BD's status now
 749          * This block:
 750          * - is always the last in a chain (means no chain)
 751          * - should transmitt the CRC
 752          * - might be the last BD in the list, so the address counter should
 753          *   wrap (-> keep the WRAP flag)
 754          */
 755         status = readw(&fec->tbd_base[fec->tbd_index].status) & FEC_TBD_WRAP;
 756         status |= FEC_TBD_LAST | FEC_TBD_TC | FEC_TBD_READY;
 757         writew(status, &fec->tbd_base[fec->tbd_index].status);
 758
 759         /*
 760          * Flush data cache. This code flushes both TX descriptors to RAM.
 761          * After this code, the descriptors will be safely in RAM and we
 762          * can start DMA.
 763          */
 764         size = roundup(2 * sizeof(struct fec_bd), ARCH_DMA_MINALIGN);
 765         addr = (ulong)fec->tbd_base;
 766         flush_dcache_range(addr, addr + size);
 767
 768         /*
 769          * Below we read the DMA descriptor's last four bytes back from the
 770          * DRAM. This is important in order to make sure that all WRITE
 771          * operations on the bus that were triggered by previous cache FLUSH
 772          * have completed.
 773          *
 774          * Otherwise, on MX28, it is possible to observe a corruption of the
 775          * DMA descriptors. Please refer to schematic "Figure 1-2" in MX28RM
 776          * for the bus structure of MX28. The scenario is as follows:
 777          *
 778          * 1) ARM core triggers a series of WRITEs on the AHB_ARB2 bus going
 779          *    to DRAM due to flush_dcache_range()
 780          * 2) ARM core writes the FEC registers via AHB_ARB2
 781          * 3) FEC DMA starts reading/writing from/to DRAM via AHB_ARB3
 782          *
 783          * Note that 2) does sometimes finish before 1) due to reordering of
 784          * WRITE accesses on the AHB bus, therefore triggering 3) before the
 785          * DMA descriptor is fully written into DRAM. This results in occasional
 786          * corruption of the DMA descriptor.
 787          */
 788         readl(addr + size - 4);
 789
 790         /* Enable SmartDMA transmit task */
 791         fec_tx_task_enable(fec);
 792
 793         /*
 794          * Wait until frame is sent. On each turn of the wait cycle, we must
 795          * invalidate data cache to see what's really in RAM. Also, we need
 796          * barrier here.
 797          */
 798         while (--timeout) {
 799                 if (!(readl(&fec->eth->x_des_active) & FEC_X_DES_ACTIVE_TDAR))
 800                         break;
 801         }
 802
 803         if (!timeout) {
 804                 ret = -EINVAL;
 805                 goto out;
 806         }
 807
 808         /*
 809          * The TDAR bit is cleared when the descriptors are all out from TX
 810          * but on mx6solox we noticed that the READY bit is still not cleared
 811          * right after TDAR.
 812          * These are two distinct signals, and in IC simulation, we found that
 813          * TDAR always gets cleared prior than the READY bit of last BD becomes
 814          * cleared.
 815          * In mx6solox, we use a later version of FEC IP. It looks like that
 816          * this intrinsic behaviour of TDAR bit has changed in this newer FEC
 817          * version.
 818          *
 819          * Fix this by polling the READY bit of BD after the TDAR polling,
 820          * which covers the mx6solox case and does not harm the other SoCs.
 821          */
 822         timeout = FEC_XFER_TIMEOUT;
 823         while (--timeout) {
 824                 invalidate_dcache_range(addr, addr + size);
 825                 if (!(readw(&fec->tbd_base[fec->tbd_index].status) &
 826                     FEC_TBD_READY))
 827                         break;
 828         }
 829
 830         if (!timeout)
 831                 ret = -EINVAL;
 832
 833 out:
 834         debug("fec_send: status 0x%x index %d ret %i\n",
 835               readw(&fec->tbd_base[fec->tbd_index].status),
 836               fec->tbd_index, ret);
 837         /* for next transmission use the other buffer */
 838         if (fec->tbd_index)
 839                 fec->tbd_index = 0;
 840         else
 841                 fec->tbd_index = 1;
 842
 843         return ret;
 844 }
 845
 846 /**
 847  * Pull one frame from the card
 848  * @param[in] dev Our ethernet device to handle
 849  * @return Length of packet read
 850  */
 851 #ifdef CONFIG_DM_ETH
 852 static int fecmxc_recv(struct udevice *dev, int flags, uchar **packetp)
 853 #else
 854 static int fec_recv(struct eth_device *dev)
 855 #endif
 856 {
 857 #ifdef CONFIG_DM_ETH
 858         struct fec_priv *fec = dev_get_priv(dev);
 859 #else
 860         struct fec_priv *fec = (struct fec_priv *)dev->priv;
 861 #endif
 862         struct fec_bd *rbd = &fec->rbd_base[fec->rbd_index];
 863         unsigned long ievent;
 864         int frame_length, len = 0;
 865         uint16_t bd_status;
 866         ulong addr, size, end;
 867         int i;
 868
 869 #ifdef CONFIG_DM_ETH
 870         *packetp = memalign(ARCH_DMA_MINALIGN, FEC_MAX_PKT_SIZE);
 871         if (*packetp == 0) {
 872                 printf("%s: error allocating packetp\n", __func__);
 873                 return -ENOMEM;
 874         }
 875 #else
 876         ALLOC_CACHE_ALIGN_BUFFER(uchar, buff, FEC_MAX_PKT_SIZE);
 877 #endif
 878
 879         /* Check if any critical events have happened */
 880         ievent = readl(&fec->eth->ievent);
 881         writel(ievent, &fec->eth->ievent);
 882         debug("fec_recv: ievent 0x%lx\n", ievent);
 883         if (ievent & FEC_IEVENT_BABR) {
 884 #ifdef CONFIG_DM_ETH
 885                 fecmxc_halt(dev);
 886                 fecmxc_init(dev);
 887 #else
 888                 fec_halt(dev);
 889                 fec_init(dev, fec->bd);
 890 #endif
 891                 printf("some error: 0x%08lx\n", ievent);
 892                 return 0;
 893         }
 894         if (ievent & FEC_IEVENT_HBERR) {
 895                 /* Heartbeat error */
 896                 writel(0x00000001 | readl(&fec->eth->x_cntrl),
 897                        &fec->eth->x_cntrl);
 898         }
 899         if (ievent & FEC_IEVENT_GRA) {
 900                 /* Graceful stop complete */
 901                 if (readl(&fec->eth->x_cntrl) & 0x00000001) {
 902 #ifdef CONFIG_DM_ETH
 903                         fecmxc_halt(dev);
 904 #else
 905                         fec_halt(dev);
 906 #endif
 907                         writel(~0x00000001 & readl(&fec->eth->x_cntrl),
 908                                &fec->eth->x_cntrl);
 909 #ifdef CONFIG_DM_ETH
 910                         fecmxc_init(dev);
 911 #else
 912                         fec_init(dev, fec->bd);
 913 #endif
 914                 }
 915         }
 916
 917         /*
 918          * Read the buffer status. Before the status can be read, the data cache
 919          * must be invalidated, because the data in RAM might have been changed
 920          * by DMA. The descriptors are properly aligned to cachelines so there's
 921          * no need to worry they'd overlap.
 922          *
 923          * WARNING: By invalidating the descriptor here, we also invalidate
 924          * the descriptors surrounding this one. Therefore we can NOT change the
 925          * contents of this descriptor nor the surrounding ones. The problem is
 926          * that in order to mark the descriptor as processed, we need to change
 927          * the descriptor. The solution is to mark the whole cache line when all
 928          * descriptors in the cache line are processed.
 929          */
 930         addr = (ulong)rbd;
 931         addr &= ~(ARCH_DMA_MINALIGN - 1);
 932         size = roundup(sizeof(struct fec_bd), ARCH_DMA_MINALIGN);
 933         invalidate_dcache_range(addr, addr + size);
 934
 935         bd_status = readw(&rbd->status);
 936         debug("fec_recv: status 0x%x\n", bd_status);
 937
 938         if (!(bd_status & FEC_RBD_EMPTY)) {
 939                 if ((bd_status & FEC_RBD_LAST) && !(bd_status & FEC_RBD_ERR) &&
 940                     ((readw(&rbd->data_length) - 4) > 14)) {
 941                         /* Get buffer address and size */
 942                         addr = readl(&rbd->data_pointer);
 943                         frame_length = readw(&rbd->data_length) - 4;
 944                         /* Invalidate data cache over the buffer */
 945                         end = roundup(addr + frame_length, ARCH_DMA_MINALIGN);
 946                         addr &= ~(ARCH_DMA_MINALIGN - 1);
 947                         invalidate_dcache_range(addr, end);
 948
 949                         /* Fill the buffer and pass it to upper layers */
 950 #ifdef CONFIG_FEC_MXC_SWAP_PACKET
 951                         swap_packet((uint32_t *)addr, frame_length);
 952 #endif
 953
 954 #ifdef CONFIG_DM_ETH
 955                         memcpy(*packetp, (char *)addr, frame_length);
 956 #else
 957                         memcpy(buff, (char *)addr, frame_length);
 958                         net_process_received_packet(buff, frame_length);
 959 #endif
 960                         len = frame_length;
 961                 } else {
 962                         if (bd_status & FEC_RBD_ERR)
 963                                 debug("error frame: 0x%08lx 0x%08x\n",
 964                                       addr, bd_status);
 965                 }
 966
 967                 /*
 968                  * Free the current buffer, restart the engine and move forward
 969                  * to the next buffer. Here we check if the whole cacheline of
 970                  * descriptors was already processed and if so, we mark it free
 971                  * as whole.
 972                  */
 973                 size = RXDESC_PER_CACHELINE - 1;
 974                 if ((fec->rbd_index & size) == size) {
 975                         i = fec->rbd_index - size;
 976                         addr = (ulong)&fec->rbd_base[i];
 977                         for (; i <= fec->rbd_index ; i++) {
 978                                 fec_rbd_clean(i == (FEC_RBD_NUM - 1),
 979                                               &fec->rbd_base[i]);
 980                         }
 981                         flush_dcache_range(addr,
 982                                            addr + ARCH_DMA_MINALIGN);
 983                 }
 984
 985                 fec_rx_task_enable(fec);
 986                 fec->rbd_index = (fec->rbd_index + 1) % FEC_RBD_NUM;
 987         }
 988         debug("fec_recv: stop\n");
 989
 990         return len;
 991 }
 992
 993 static void fec_set_dev_name(char *dest, int dev_id)
 994 {
 995         sprintf(dest, (dev_id == -1) ? "FEC" : "FEC%i", dev_id);
 996 }
 997
 998 static int fec_alloc_descs(struct fec_priv *fec)
 999 {
1000         unsigned int size;
1001         int i;
1002         uint8_t *data;
1003         ulong addr;
1004
1005         /* Allocate TX descriptors. */
1006         size = roundup(2 * sizeof(struct fec_bd), ARCH_DMA_MINALIGN);
1007         fec->tbd_base = memalign(ARCH_DMA_MINALIGN, size);
1008         if (!fec->tbd_base)
1009                 goto err_tx;
1010
1011         /* Allocate RX descriptors. */
1012         size = roundup(FEC_RBD_NUM * sizeof(struct fec_bd), ARCH_DMA_MINALIGN);
1013         fec->rbd_base = memalign(ARCH_DMA_MINALIGN, size);
1014         if (!fec->rbd_base)
1015                 goto err_rx;
1016
1017         memset(fec->rbd_base, 0, size);
1018
1019         /* Allocate RX buffers. */
1020
1021         /* Maximum RX buffer size. */
1022         size = roundup(FEC_MAX_PKT_SIZE, FEC_DMA_RX_MINALIGN);
1023         for (i = 0; i < FEC_RBD_NUM; i++) {
1024                 data = memalign(FEC_DMA_RX_MINALIGN, size);
1025                 if (!data) {
1026                         printf("%s: error allocating rxbuf %d\n", __func__, i);
1027                         goto err_ring;
1028                 }
1029
1030                 memset(data, 0, size);
1031
1032                 addr = (ulong)data;
1033                 fec->rbd_base[i].data_pointer = (uint32_t)addr;
1034                 fec->rbd_base[i].status = FEC_RBD_EMPTY;
1035                 fec->rbd_base[i].data_length = 0;
1036                 /* Flush the buffer to memory. */
1037                 flush_dcache_range(addr, addr + size);
1038         }
1039
1040         /* Mark the last RBD to close the ring. */
1041         fec->rbd_base[i - 1].status = FEC_RBD_WRAP | FEC_RBD_EMPTY;
1042
1043         fec->rbd_index = 0;
1044         fec->tbd_index = 0;
1045
1046         return 0;
1047
1048 err_ring:
1049         for (; i >= 0; i--) {
1050                 addr = fec->rbd_base[i].data_pointer;
1051                 free((void *)addr);
1052         }
1053         free(fec->rbd_base);
1054 err_rx:
1055         free(fec->tbd_base);
1056 err_tx:
1057         return -ENOMEM;
1058 }
1059
1060 static void fec_free_descs(struct fec_priv *fec)
1061 {
1062         int i;
1063         ulong addr;
1064
1065         for (i = 0; i < FEC_RBD_NUM; i++) {
1066                 addr = fec->rbd_base[i].data_pointer;
1067                 free((void *)addr);
1068         }
1069         free(fec->rbd_base);
1070         free(fec->tbd_base);
1071 }
1072
1073 struct mii_dev *fec_get_miibus(ulong base_addr, int dev_id)
1074 {
1075         struct ethernet_regs *eth = (struct ethernet_regs *)base_addr;
1076         struct mii_dev *bus;
1077         int ret;
1078
1079         bus = mdio_alloc();
1080         if (!bus) {
1081                 printf("mdio_alloc failed\n");
1082                 return NULL;
1083         }
1084         bus->read = fec_phy_read;
1085         bus->write = fec_phy_write;
1086         bus->priv = eth;
1087         fec_set_dev_name(bus->name, dev_id);
1088
1089         ret = mdio_register(bus);
1090         if (ret) {
1091                 printf("mdio_register failed\n");
1092                 free(bus);
1093                 return NULL;
1094         }
1095         fec_mii_setspeed(eth);
1096         return bus;
1097 }
1098
1099 #ifndef CONFIG_DM_ETH
1100 #ifdef CONFIG_PHYLIB
1101 int fec_probe(bd_t *bd, int dev_id, uint32_t base_addr,
1102                 struct mii_dev *bus, struct phy_device *phydev)
1103 #else
1104 static int fec_probe(bd_t *bd, int dev_id, uint32_t base_addr,
1105                 struct mii_dev *bus, int phy_id)
1106 #endif
1107 {
1108         struct eth_device *edev;
1109         struct fec_priv *fec;
1110         unsigned char ethaddr[6];
1111         char mac[16];
1112         uint32_t start;
1113         int ret = 0;
1114
1115         /* create and fill edev struct */
1116         edev = (struct eth_device *)malloc(sizeof(struct eth_device));
1117         if (!edev) {
1118                 puts("fec_mxc: not enough malloc memory for eth_device\n");
1119                 ret = -ENOMEM;
1120                 goto err1;
1121         }
1122
1123         fec = (struct fec_priv *)malloc(sizeof(struct fec_priv));
1124         if (!fec) {
1125                 puts("fec_mxc: not enough malloc memory for fec_priv\n");
1126                 ret = -ENOMEM;
1127                 goto err2;
1128         }
1129
1130         memset(edev, 0, sizeof(*edev));
1131         memset(fec, 0, sizeof(*fec));
1132
1133         ret = fec_alloc_descs(fec);
1134         if (ret)
1135                 goto err3;
1136
1137         edev->priv = fec;
1138         edev->init = fec_init;
1139         edev->send = fec_send;
1140         edev->recv = fec_recv;
1141         edev->halt = fec_halt;
1142         edev->write_hwaddr = fec_set_hwaddr;
1143
1144         fec->eth = (struct ethernet_regs *)(ulong)base_addr;
1145         fec->bd = bd;
1146
1147         fec->xcv_type = CONFIG_FEC_XCV_TYPE;
1148
1149         /* Reset chip. */
1150         writel(readl(&fec->eth->ecntrl) | FEC_ECNTRL_RESET, &fec->eth->ecntrl);
1151         start = get_timer(0);
1152         while (readl(&fec->eth->ecntrl) & FEC_ECNTRL_RESET) {
1153                 if (get_timer(start) > (CONFIG_SYS_HZ * 5)) {
1154                         printf("FEC MXC: Timeout resetting chip\n");
1155                         goto err4;
1156                 }
1157                 udelay(10);
1158         }
1159
1160         fec_reg_setup(fec);
1161         fec_set_dev_name(edev->name, dev_id);
1162         fec->dev_id = (dev_id == -1) ? 0 : dev_id;
1163         fec->bus = bus;
1164         fec_mii_setspeed(bus->priv);
1165 #ifdef CONFIG_PHYLIB
1166         fec->phydev = phydev;
1167         phy_connect_dev(phydev, edev);
1168         /* Configure phy */
1169         phy_config(phydev);
1170 #else
1171         fec->phy_id = phy_id;
1172 #endif
1173         eth_register(edev);
1174         /* only support one eth device, the index number pointed by dev_id */
1175         edev->index = fec->dev_id;
1176
1177         if (fec_get_hwaddr(fec->dev_id, ethaddr) == 0) {
1178                 debug("got MAC%d address from fuse: %pM\n", fec->dev_id, ethaddr);
1179                 memcpy(edev->enetaddr, ethaddr, 6);
1180                 if (fec->dev_id)
1181                         sprintf(mac, "eth%daddr", fec->dev_id);
1182                 else
1183                         strcpy(mac, "ethaddr");
1184                 if (!env_get(mac))
1185                         eth_env_set_enetaddr(mac, ethaddr);
1186         }
1187         return ret;
1188 err4:
1189         fec_free_descs(fec);
1190 err3:
1191         free(fec);
1192 err2:
1193         free(edev);
1194 err1:
1195         return ret;
1196 }
1197
1198 int fecmxc_initialize_multi(bd_t *bd, int dev_id, int phy_id, uint32_t addr)
1199 {
1200         uint32_t base_mii;
1201         struct mii_dev *bus = NULL;
1202 #ifdef CONFIG_PHYLIB
1203         struct phy_device *phydev = NULL;
1204 #endif
1205         int ret;
1206
1207 #ifdef CONFIG_FEC_MXC_MDIO_BASE
1208         /*
1209          * The i.MX28 has two ethernet interfaces, but they are not equal.
1210          * Only the first one can access the MDIO bus.
1211          */
1212         base_mii = CONFIG_FEC_MXC_MDIO_BASE;
1213 #else
1214         base_mii = addr;
1215 #endif
1216         debug("eth_init: fec_probe(bd, %i, %i) @ %08x\n", dev_id, phy_id, addr);
1217         bus = fec_get_miibus(base_mii, dev_id);
1218         if (!bus)
1219                 return -ENOMEM;
1220 #ifdef CONFIG_PHYLIB
1221         phydev = phy_find_by_mask(bus, 1 << phy_id, PHY_INTERFACE_MODE_RGMII);
1222         if (!phydev) {
1223                 mdio_unregister(bus);
1224                 free(bus);
1225                 return -ENOMEM;
1226         }
1227         ret = fec_probe(bd, dev_id, addr, bus, phydev);
1228 #else
1229         ret = fec_probe(bd, dev_id, addr, bus, phy_id);
1230 #endif
1231         if (ret) {
1232 #ifdef CONFIG_PHYLIB
1233                 free(phydev);
1234 #endif
1235                 mdio_unregister(bus);
1236                 free(bus);
1237         }
1238         return ret;
1239 }
1240
1241 #ifdef CONFIG_FEC_MXC_PHYADDR
1242 int fecmxc_initialize(bd_t *bd)
1243 {
1244         return fecmxc_initialize_multi(bd, -1, CONFIG_FEC_MXC_PHYADDR,
1245                         IMX_FEC_BASE);
1246 }
1247 #endif
1248
1249 #ifndef CONFIG_PHYLIB
1250 int fecmxc_register_mii_postcall(struct eth_device *dev, int (*cb)(int))
1251 {
1252         struct fec_priv *fec = (struct fec_priv *)dev->priv;
1253         fec->mii_postcall = cb;
1254         return 0;
1255 }
1256 #endif
1257
1258 #else
1259
1260 static int fecmxc_read_rom_hwaddr(struct udevice *dev)
1261 {
1262         struct fec_priv *priv = dev_get_priv(dev);
1263         struct eth_pdata *pdata = dev_get_platdata(dev);
1264
1265         return fec_get_hwaddr(priv->dev_id, pdata->enetaddr);
1266 }
1267
1268 static int fecmxc_free_pkt(struct udevice *dev, uchar *packet, int length)
1269 {
1270         if (packet)
1271                 free(packet);
1272
1273         return 0;
1274 }
1275
1276 static const struct eth_ops fecmxc_ops = {
1277         .start                  = fecmxc_init,
1278         .send                   = fecmxc_send,
1279         .recv                   = fecmxc_recv,
1280         .free_pkt               = fecmxc_free_pkt,
1281         .stop                   = fecmxc_halt,
1282         .write_hwaddr           = fecmxc_set_hwaddr,
1283         .read_rom_hwaddr        = fecmxc_read_rom_hwaddr,
1284 };
1285
1286 static int device_get_phy_addr(struct udevice *dev)
1287 {
1288         struct ofnode_phandle_args phandle_args;
1289         int reg;
1290
1291         if (dev_read_phandle_with_args(dev, "phy-handle", NULL, 0, 0,
1292                                        &phandle_args)) {
1293                 debug("Failed to find phy-handle");
1294                 return -ENODEV;
1295         }
1296
1297         reg = ofnode_read_u32_default(phandle_args.node, "reg", 0);
1298
1299         return reg;
1300 }
1301
1302 static int fec_phy_init(struct fec_priv *priv, struct udevice *dev)
1303 {
1304         struct phy_device *phydev;
1305         int addr;
1306
1307         addr = device_get_phy_addr(dev);
1308 #ifdef CONFIG_FEC_MXC_PHYADDR
1309         addr = CONFIG_FEC_MXC_PHYADDR;
1310 #endif
1311
1312         phydev = phy_connect(priv->bus, addr, dev, priv->interface);
1313         if (!phydev)
1314                 return -ENODEV;
1315
1316         priv->phydev = phydev;
1317         phy_config(phydev);
1318
1319         return 0;
1320 }
1321
1322 #if CONFIG_IS_ENABLED(DM_GPIO)
1323 /* FEC GPIO reset */
1324 static void fec_gpio_reset(struct fec_priv *priv)
1325 {
1326         debug("fec_gpio_reset: fec_gpio_reset(dev)\n");
1327         if (dm_gpio_is_valid(&priv->phy_reset_gpio)) {
1328                 dm_gpio_set_value(&priv->phy_reset_gpio, 1);
1329                 mdelay(priv->reset_delay);
1330                 dm_gpio_set_value(&priv->phy_reset_gpio, 0);
1331                 if (priv->reset_post_delay)
1332                         mdelay(priv->reset_post_delay);
1333         }
1334 }
1335 #endif
1336
1337 static int fecmxc_probe(struct udevice *dev)
1338 {
1339         struct eth_pdata *pdata = dev_get_platdata(dev);
1340         struct fec_priv *priv = dev_get_priv(dev);
1341         struct mii_dev *bus = NULL;
1342         uint32_t start;
1343         int ret;
1344
1345         if (IS_ENABLED(CONFIG_IMX8)) {
1346                 ret = clk_get_by_name(dev, "ipg", &priv->ipg_clk);
1347                 if (ret < 0) {
1348                         debug("Can't get FEC ipg clk: %d\n", ret);
1349                         return ret;
1350                 }
1351                 ret = clk_enable(&priv->ipg_clk);
1352                 if (ret < 0) {
1353                         debug("Can't enable FEC ipg clk: %d\n", ret);
1354                         return ret;
1355                 }
1356
1357                 priv->clk_rate = clk_get_rate(&priv->ipg_clk);
1358         } else if (CONFIG_IS_ENABLED(CLK_CCF)) {
1359                 ret = clk_get_by_name(dev, "ipg", &priv->ipg_clk);
1360                 if (ret < 0) {
1361                         debug("Can't get FEC ipg clk: %d\n", ret);
1362                         return ret;
1363                 }
1364                 ret = clk_enable(&priv->ipg_clk);
1365                 if(ret)
1366                         return ret;
1367
1368                 ret = clk_get_by_name(dev, "ahb", &priv->ahb_clk);
1369                 if (ret < 0) {
1370                         debug("Can't get FEC ahb clk: %d\n", ret);
1371                         return ret;
1372                 }
1373                 ret = clk_enable(&priv->ahb_clk);
1374                 if (ret)
1375                         return ret;
1376
1377                 ret = clk_get_by_name(dev, "enet_out", &priv->clk_enet_out);
1378                 if (!ret) {
1379                         ret = clk_enable(&priv->clk_enet_out);
1380                         if (ret)
1381                                 return ret;
1382                 }
1383
1384                 ret = clk_get_by_name(dev, "enet_clk_ref", &priv->clk_ref);
1385                 if (!ret) {
1386                         ret = clk_enable(&priv->clk_ref);
1387                         if (ret)
1388                                 return ret;
1389                 }
1390
1391                 ret = clk_get_by_name(dev, "ptp", &priv->clk_ptp);
1392                 if (!ret) {
1393                         ret = clk_enable(&priv->clk_ptp);
1394                         if (ret)
1395                                 return ret;
1396                 }
1397
1398                 priv->clk_rate = clk_get_rate(&priv->ipg_clk);
1399         }
1400
1401         ret = fec_alloc_descs(priv);
1402         if (ret)
1403                 return ret;
1404
1405 #ifdef CONFIG_DM_REGULATOR
1406         if (priv->phy_supply) {
1407                 ret = regulator_set_enable(priv->phy_supply, true);
1408                 if (ret) {
1409                         printf("%s: Error enabling phy supply\n", dev->name);
1410                         return ret;
1411                 }
1412         }
1413 #endif
1414
1415 #if CONFIG_IS_ENABLED(DM_GPIO)
1416         fec_gpio_reset(priv);
1417 #endif
1418         /* Reset chip. */
1419         writel(readl(&priv->eth->ecntrl) | FEC_ECNTRL_RESET,
1420                &priv->eth->ecntrl);
1421         start = get_timer(0);
1422         while (readl(&priv->eth->ecntrl) & FEC_ECNTRL_RESET) {
1423                 if (get_timer(start) > (CONFIG_SYS_HZ * 5)) {
1424                         printf("FEC MXC: Timeout reseting chip\n");
1425                         goto err_timeout;
1426                 }
1427                 udelay(10);
1428         }
1429
1430         fec_reg_setup(priv);
1431
1432         priv->dev_id = dev->seq;
1433 #ifdef CONFIG_FEC_MXC_MDIO_BASE
1434         bus = fec_get_miibus((ulong)CONFIG_FEC_MXC_MDIO_BASE, dev->seq);
1435 #else
1436         bus = fec_get_miibus((ulong)priv->eth, dev->seq);
1437 #endif
1438         if (!bus) {
1439                 ret = -ENOMEM;
1440                 goto err_mii;
1441         }
1442
1443         priv->bus = bus;
1444         priv->interface = pdata->phy_interface;
1445         switch (priv->interface) {
1446         case PHY_INTERFACE_MODE_MII:
1447                 priv->xcv_type = MII100;
1448                 break;
1449         case PHY_INTERFACE_MODE_RMII:
1450                 priv->xcv_type = RMII;
1451                 break;
1452         case PHY_INTERFACE_MODE_RGMII:
1453         case PHY_INTERFACE_MODE_RGMII_ID:
1454         case PHY_INTERFACE_MODE_RGMII_RXID:
1455         case PHY_INTERFACE_MODE_RGMII_TXID:
1456                 priv->xcv_type = RGMII;
1457                 break;
1458         default:
1459                 priv->xcv_type = CONFIG_FEC_XCV_TYPE;
1460                 printf("Unsupported interface type %d defaulting to %d\n",
1461                        priv->interface, priv->xcv_type);
1462                 break;
1463         }
1464
1465         ret = fec_phy_init(priv, dev);
1466         if (ret)
1467                 goto err_phy;
1468
1469         return 0;
1470
1471 err_phy:
1472         mdio_unregister(bus);
1473         free(bus);
1474 err_mii:
1475 err_timeout:
1476         fec_free_descs(priv);
1477         return ret;
1478 }
1479
1480 static int fecmxc_remove(struct udevice *dev)
1481 {
1482         struct fec_priv *priv = dev_get_priv(dev);
1483
1484         free(priv->phydev);
1485         fec_free_descs(priv);
1486         mdio_unregister(priv->bus);
1487         mdio_free(priv->bus);
1488
1489 #ifdef CONFIG_DM_REGULATOR
1490         if (priv->phy_supply)
1491                 regulator_set_enable(priv->phy_supply, false);
1492 #endif
1493
1494         return 0;
1495 }
1496
1497 static int fecmxc_ofdata_to_platdata(struct udevice *dev)
1498 {
1499         int ret = 0;
1500         struct eth_pdata *pdata = dev_get_platdata(dev);
1501         struct fec_priv *priv = dev_get_priv(dev);
1502         const char *phy_mode;
1503
1504         pdata->iobase = (phys_addr_t)devfdt_get_addr(dev);
1505         priv->eth = (struct ethernet_regs *)pdata->iobase;
1506
1507         pdata->phy_interface = -1;
1508         phy_mode = fdt_getprop(gd->fdt_blob, dev_of_offset(dev), "phy-mode",
1509                                NULL);
1510         if (phy_mode)
1511                 pdata->phy_interface = phy_get_interface_by_name(phy_mode);
1512         if (pdata->phy_interface == -1) {
1513                 debug("%s: Invalid PHY interface '%s'\n", __func__, phy_mode);
1514                 return -EINVAL;
1515         }
1516
1517 #ifdef CONFIG_DM_REGULATOR
1518         device_get_supply_regulator(dev, "phy-supply", &priv->phy_supply);
1519 #endif
1520
1521 #if CONFIG_IS_ENABLED(DM_GPIO)
1522         ret = gpio_request_by_name(dev, "phy-reset-gpios", 0,
1523                                    &priv->phy_reset_gpio, GPIOD_IS_OUT);
1524         if (ret < 0)
1525                 return 0; /* property is optional, don't return error! */
1526
1527         priv->reset_delay = dev_read_u32_default(dev, "phy-reset-duration", 1);
1528         if (priv->reset_delay > 1000) {
1529                 printf("FEC MXC: phy reset duration should be <= 1000ms\n");
1530                 /* property value wrong, use default value */
1531                 priv->reset_delay = 1;
1532         }
1533
1534         priv->reset_post_delay = dev_read_u32_default(dev,
1535                                                       "phy-reset-post-delay",
1536                                                       0);
1537         if (priv->reset_post_delay > 1000) {
1538                 printf("FEC MXC: phy reset post delay should be <= 1000ms\n");
1539                 /* property value wrong, use default value */
1540                 priv->reset_post_delay = 0;
1541         }
1542 #endif
1543
1544         return 0;
1545 }
1546
1547 static const struct udevice_id fecmxc_ids[] = {
1548         { .compatible = "fsl,imx28-fec" },
1549         { .compatible = "fsl,imx6q-fec" },
1550         { .compatible = "fsl,imx6sl-fec" },
1551         { .compatible = "fsl,imx6sx-fec" },
1552         { .compatible = "fsl,imx6ul-fec" },
1553         { .compatible = "fsl,imx53-fec" },
1554         { .compatible = "fsl,imx7d-fec" },
1555         { .compatible = "fsl,mvf600-fec" },
1556         { }
1557 };
1558
1559 U_BOOT_DRIVER(fecmxc_gem) = {
1560         .name   = "fecmxc",
1561         .id     = UCLASS_ETH,
1562         .of_match = fecmxc_ids,
1563         .ofdata_to_platdata = fecmxc_ofdata_to_platdata,
1564         .probe  = fecmxc_probe,
1565         .remove = fecmxc_remove,
1566         .ops    = &fecmxc_ops,
1567         .priv_auto_alloc_size = sizeof(struct fec_priv),
1568         .platdata_auto_alloc_size = sizeof(struct eth_pdata),
1569 };
1570 #endif