include/configs/sbc8260.h

   1 /*
   2  * (C) Copyright 2000
   3  * Murray Jensen <[email protected]>
   4  *
   5  * (C) Copyright 2000
   6  * Sysgo Real-Time Solutions, GmbH <www.elinos.com>
   7  * Marius Groeger <[email protected]>
   8  *
   9  * (C) Copyright 2001
  10  * Advent Networks, Inc. <http://www.adventnetworks.com>
  11  * Jay Monkman <[email protected]>
  12  *
  13  * Configuration settings for the WindRiver SBC8260 board.
  14  *      See http://www.windriver.com/products/html/sbc8260.html
  15  *
  16  * See file CREDITS for list of people who contributed to this
  17  * project.
  18  *
  19  * This program is free software; you can redistribute it and/or
  20  * modify it under the terms of the GNU General Public License as
  21  * published by the Free Software Foundation; either version 2 of
  22  * the License, or (at your option) any later version.
  23  *
  24  * This program is distributed in the hope that it will be useful,
  25  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  26  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  27  * GNU General Public License for more details.
  28  *
  29  * You should have received a copy of the GNU General Public License
  30  * along with this program; if not, write to the Free Software
  31  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  32  * MA 02111-1307 USA
  33  */
  34
  35 #ifndef __CONFIG_H
  36 #define __CONFIG_H
  37
  38 /* Enable debug prints */
  39 #undef DEBUG                  /* General debug */
  40 #undef DEBUG_BOOTP_EXT        /* Debug received vendor fields */
  41
  42 /*****************************************************************************
  43  *
  44  * These settings must match the way _your_ board is set up
  45  *
  46  *****************************************************************************/
  47
  48 /* What is the oscillator's (UX2) frequency in Hz? */
  49 #define CONFIG_8260_CLKIN  (66 * 1000 * 1000)
  50
  51 /*-----------------------------------------------------------------------
  52  * MODCK_H & MODCLK[1-3] - Ref: Section 9.2 in MPC8206 User Manual
  53  *-----------------------------------------------------------------------
  54  * What should MODCK_H be? It is dependent on the oscillator
  55  * frequency, MODCK[1-3], and desired CPM and core frequencies.
  56  * Here are some example values (all frequencies are in MHz):
  57  *
  58  * MODCK_H   MODCK[1-3]  Osc    CPM    Core  S2-6   S2-7   S2-8
  59  * -------   ----------  ---    ---    ----  -----  -----  -----
  60  * 0x1       0x5         33     100    133   Open   Close  Open
  61  * 0x1       0x6         33     100    166   Open   Open   Close
  62  * 0x1       0x7         33     100    200   Open   Open   Open
  63  *
  64  * 0x2       0x2         33     133    133   Close  Open   Close
  65  * 0x2       0x3         33     133    166   Close  Open   Open
  66  * 0x2       0x4         33     133    200   Open   Close  Close
  67  * 0x2       0x5         33     133    233   Open   Close  Open
  68  * 0x2       0x6         33     133    266   Open   Open   Close
  69  *
  70  * 0x5       0x5         66     133    133   Open   Close  Open
  71  * 0x5       0x6         66     133    166   Open   Open   Close
  72  * 0x5       0x7         66     133    200   Open   Open   Open
  73  * 0x6       0x0         66     133    233   Close  Close  Close
  74  * 0x6       0x1         66     133    266   Close  Close  Open
  75  * 0x6       0x2         66     133    300   Close  Open   Close
  76  */
  77 #define CFG_SBC_MODCK_H 0x05
  78
  79 /* Define this if you want to boot from 0x00000100. If you don't define
  80  * this, you will need to program the bootloader to 0xfff00000, and
  81  * get the hardware reset config words at 0xfe000000. The simplest
  82  * way to do that is to program the bootloader at both addresses.
  83  * It is suggested that you just let U-Boot live at 0x00000000.
  84  */
  85 #define CFG_SBC_BOOT_LOW 1
  86
  87 /* What should the base address of the main FLASH be and how big is
  88  * it (in MBytes)? This must contain TEXT_BASE from board/sbc8260/config.mk
  89  * The main FLASH is whichever is connected to *CS0. U-Boot expects
  90  * this to be the SIMM.
  91  */
  92 #define CFG_FLASH0_BASE 0x40000000
  93 #define CFG_FLASH0_SIZE 4
  94
  95 /* What should the base address of the secondary FLASH be and how big
  96  * is it (in Mbytes)? The secondary FLASH is whichever is connected
  97  * to *CS6. U-Boot expects this to be the on board FLASH. If you don't
  98  * want it enabled, don't define these constants.
  99  */
 100 #define CFG_FLASH1_BASE 0x60000000
 101 #define CFG_FLASH1_SIZE 2
 102
 103 /* What should be the base address of SDRAM DIMM and how big is
 104  * it (in Mbytes)?
 105 */
 106 #define CFG_SDRAM0_BASE 0x00000000
 107 #define CFG_SDRAM0_SIZE 64
 108
 109 /* What should be the base address of the LEDs and switch S0?
 110  * If you don't want them enabled, don't define this.
 111  */
 112 #define CFG_LED_BASE 0xa0000000
 113
 114
 115 /*
 116  * SBC8260 with 16 MB DIMM:
 117  *
 118  *     0x0000 0000     Exception Vector code, 8k
 119  *           :
 120  *     0x0000 1FFF
 121  *     0x0000 2000     Free for Application Use
 122  *           :
 123  *           :
 124  *
 125  *           :
 126  *           :
 127  *     0x00F5 FF30     Monitor Stack (Growing downward)
 128  *                     Monitor Stack Buffer (0x80)
 129  *     0x00F5 FFB0     Board Info Data
 130  *     0x00F6 0000     Malloc Arena
 131  *           :              CFG_ENV_SECT_SIZE, 256k
 132  *           :              CFG_MALLOC_LEN,    128k
 133  *     0x00FC 0000     RAM Copy of Monitor Code
 134  *           :              CFG_MONITOR_LEN,   256k
 135  *     0x00FF FFFF     [End of RAM], CFG_SDRAM_SIZE - 1
 136  */
 137
 138 /*
 139  * SBC8260 with 64 MB DIMM:
 140  *
 141  *     0x0000 0000     Exception Vector code, 8k
 142  *           :
 143  *     0x0000 1FFF
 144  *     0x0000 2000     Free for Application Use
 145  *           :
 146  *           :
 147  *
 148  *           :
 149  *           :
 150  *     0x03F5 FF30     Monitor Stack (Growing downward)
 151  *                     Monitor Stack Buffer (0x80)
 152  *     0x03F5 FFB0     Board Info Data
 153  *     0x03F6 0000     Malloc Arena
 154  *           :              CFG_ENV_SECT_SIZE, 256k
 155  *           :              CFG_MALLOC_LEN,    128k
 156  *     0x03FC 0000     RAM Copy of Monitor Code
 157  *           :              CFG_MONITOR_LEN,   256k
 158  *     0x03FF FFFF     [End of RAM], CFG_SDRAM_SIZE - 1
 159  */
 160
 161
 162 /*
 163  * select serial console configuration
 164  *
 165  * if either CONFIG_CONS_ON_SMC or CONFIG_CONS_ON_SCC is selected, then
 166  * CONFIG_CONS_INDEX must be set to the channel number (1-2 for SMC, 1-4
 167  * for SCC).
 168  *
 169  * if CONFIG_CONS_NONE is defined, then the serial console routines must
 170  * defined elsewhere.
 171  */
 172 #define CONFIG_CONS_ON_SMC      1       /* define if console on SMC */
 173 #undef  CONFIG_CONS_ON_SCC              /* define if console on SCC */
 174 #undef  CONFIG_CONS_NONE                /* define if console on neither */
 175 #define CONFIG_CONS_INDEX       1       /* which SMC/SCC channel for console */
 176
 177 /*
 178  * select ethernet configuration
 179  *
 180  * if either CONFIG_ETHER_ON_SCC or CONFIG_ETHER_ON_FCC is selected, then
 181  * CONFIG_ETHER_INDEX must be set to the channel number (1-4 for SCC, 1-3
 182  * for FCC)
 183  *
 184  * if CONFIG_ETHER_NONE is defined, then either the ethernet routines must be
 185  * defined elsewhere (as for the console), or CFG_CMD_NET must be removed
 186  * from CONFIG_COMMANDS to remove support for networking.
 187  */
 188
 189 #undef  CONFIG_ETHER_ON_SCC
 190 #define CONFIG_ETHER_ON_FCC
 191 #undef  CONFIG_ETHER_NONE               /* define if ethernet on neither */
 192
 193 #ifdef  CONFIG_ETHER_ON_SCC
 194 #define CONFIG_ETHER_INDEX      1       /* which SCC/FCC channel for ethernet */
 195 #endif  /* CONFIG_ETHER_ON_SCC */
 196
 197 #ifdef  CONFIG_ETHER_ON_FCC
 198 #define CONFIG_ETHER_INDEX      2       /* which SCC/FCC channel for ethernet */
 199 #define CONFIG_MII                      /* MII PHY management           */
 200 #define CONFIG_BITBANGMII               /* bit-bang MII PHY management  */
 201 /*
 202  * Port pins used for bit-banged MII communictions (if applicable).
 203  */
 204 #define MDIO_PORT       2       /* Port C */
 205 #define MDIO_ACTIVE     (iop->pdir |=  0x00400000)
 206 #define MDIO_TRISTATE   (iop->pdir &= ~0x00400000)
 207 #define MDIO_READ       ((iop->pdat &  0x00400000) != 0)
 208
 209 #define MDIO(bit)       if(bit) iop->pdat |=  0x00400000; \
 210                         else    iop->pdat &= ~0x00400000
 211
 212 #define MDC(bit)        if(bit) iop->pdat |=  0x00200000; \
 213                         else    iop->pdat &= ~0x00200000
 214
 215 #define MIIDELAY        udelay(1)
 216 #endif  /* CONFIG_ETHER_ON_FCC */
 217
 218 #if defined(CONFIG_ETHER_ON_SCC) && (CONFIG_ETHER_INDEX == 1)
 219
 220 /*
 221  *  - RX clk is CLK11
 222  *  - TX clk is CLK12
 223  */
 224 # define CFG_CMXSCR_VALUE       (CMXSCR_RS1CS_CLK11  | CMXSCR_TS1CS_CLK12)
 225
 226 #elif defined(CONFIG_ETHER_ON_FCC) && (CONFIG_ETHER_INDEX == 2)
 227
 228 /*
 229  * - Rx-CLK is CLK13
 230  * - Tx-CLK is CLK14
 231  * - Select bus for bd/buffers (see 28-13)
 232  * - Enable Full Duplex in FSMR
 233  */
 234 # define CFG_CMXFCR_MASK        (CMXFCR_FC2|CMXFCR_RF2CS_MSK|CMXFCR_TF2CS_MSK)
 235 # define CFG_CMXFCR_VALUE       (CMXFCR_RF2CS_CLK13|CMXFCR_TF2CS_CLK14)
 236 # define CFG_CPMFCR_RAMTYPE     0
 237 # define CFG_FCC_PSMR           (FCC_PSMR_FDE | FCC_PSMR_LPB)
 238
 239 #endif /* CONFIG_ETHER_ON_FCC, CONFIG_ETHER_INDEX */
 240
 241 /*
 242  * Select SPI support configuration
 243  */
 244 #undef  CONFIG_SPI                      /* Disable SPI driver */
 245
 246 /*
 247  * Select i2c support configuration
 248  *
 249  * Supported configurations are {none, software, hardware} drivers.
 250  * If the software driver is chosen, there are some additional
 251  * configuration items that the driver uses to drive the port pins.
 252  */
 253 #undef  CONFIG_HARD_I2C                 /* I2C with hardware support    */
 254 #define CONFIG_SOFT_I2C         1       /* I2C bit-banged               */
 255 #define CFG_I2C_SPEED           400000  /* I2C speed and slave address  */
 256 #define CFG_I2C_SLAVE           0x7F
 257
 258 /*
 259  * Software (bit-bang) I2C driver configuration
 260  */
 261 #ifdef CONFIG_SOFT_I2C
 262 #define I2C_PORT        3               /* Port A=0, B=1, C=2, D=3 */
 263 #define I2C_ACTIVE      (iop->pdir |=  0x00010000)
 264 #define I2C_TRISTATE    (iop->pdir &= ~0x00010000)
 265 #define I2C_READ        ((iop->pdat & 0x00010000) != 0)
 266 #define I2C_SDA(bit)    if(bit) iop->pdat |=  0x00010000; \
 267                         else    iop->pdat &= ~0x00010000
 268 #define I2C_SCL(bit)    if(bit) iop->pdat |=  0x00020000; \
 269                         else    iop->pdat &= ~0x00020000
 270 #define I2C_DELAY       udelay(5)       /* 1/4 I2C clock duration */
 271 #endif /* CONFIG_SOFT_I2C */
 272
 273
 274 /* Define this to reserve an entire FLASH sector (256 KB) for
 275  * environment variables. Otherwise, the environment will be
 276  * put in the same sector as U-Boot, and changing variables
 277  * will erase U-Boot temporarily
 278  */
 279 #define CFG_ENV_IN_OWN_SECT     1
 280
 281 /* Define to allow the user to overwrite serial and ethaddr */
 282 #define CONFIG_ENV_OVERWRITE
 283
 284 /* What should the console's baud rate be? */
 285 #define CONFIG_BAUDRATE         9600
 286
 287 /* Ethernet MAC address
 288  *     Note: We are using the EST Corporation OUI (00:a0:1e:xx:xx:xx)
 289  *           http://standards.ieee.org/regauth/oui/index.shtml
 290  */
 291 #define CONFIG_ETHADDR          00:a0:1e:a8:7b:cb
 292
 293 /*
 294  * Define this to set the last octet of the ethernet address from the
 295  * DS0-DS7 switch and light the LEDs with the result. The DS0-DS7
 296  * switch and the LEDs are backwards with respect to each other. DS7
 297  * is on the board edge side of both the LED strip and the DS0-DS7
 298  * switch.
 299  */
 300 #undef  CONFIG_MISC_INIT_R
 301
 302 /* Set to a positive value to delay for running BOOTCOMMAND */
 303 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds */
 304
 305 /* Be selective on what keys can delay or stop the autoboot process
 306  *     To stop  use: " "
 307  */
 308 #undef CONFIG_AUTOBOOT_KEYED
 309 #ifdef CONFIG_AUTOBOOT_KEYED
 310 #   define CONFIG_AUTOBOOT_PROMPT       "Autobooting in %d seconds, press \" \" to stop\n"
 311 #   define CONFIG_AUTOBOOT_STOP_STR     " "
 312 #   undef  CONFIG_AUTOBOOT_DELAY_STR
 313 #   define DEBUG_BOOTKEYS               0
 314 #endif
 315
 316 /* Define this to contain any number of null terminated strings that
 317  * will be part of the default enviroment compiled into the boot image.
 318  *
 319  * Variable             Usage
 320  * --------------       -------------------------------------------------------
 321  * serverip             server IP address
 322  * ipaddr               my IP address
 323  * reprog               Reload flash with a new copy of U-Boot
 324  * zapenv               Erase the environment area in flash
 325  * root-on-initrd       Set the bootcmd variable to allow booting of an initial
 326  *                      ram disk.
 327  * root-on-nfs          Set the bootcmd variable to allow booting of a NFS
 328  *                      mounted root filesystem.
 329  * boot-hook            Convenient stub to do something useful before the
 330  *                      bootm command is executed.
 331  *
 332  * Example usage of root-on-initrd and root-on-nfs :
 333  *
 334  * Note: The lines have been wrapped to improved its readability.
 335  *
 336  * => printenv bootcmd
 337  * bootcmd=version;echo;bootp;setenv bootargs root=/dev/nfs rw
 338  * nfsroot=$(serverip):$(rootpath)
 339  * ip=$(ipaddr):$(serverip):$(gatewayip):$(netmask):$(hostname)::off;run boot-hook;bootm
 340  *
 341  * => run root-on-initrd
 342  * => printenv bootcmd
 343  * bootcmd=version;echo;bootp;setenv bootargs root=/dev/ram0 rw
 344  * ip=$(ipaddr):$(serverip):$(gatewayip):$(netmask):$(hostname)::off;run boot-hook;bootm
 345  *
 346  * => run root-on-nfs
 347  * => printenv bootcmd
 348  * bootcmd=version;echo;bootp;setenv bootargs root=/dev/nfs rw
 349  * nfsroot=$(serverip):$(rootpath)
 350  * ip=$(ipaddr):$(serverip):$(gatewayip):$(netmask):$(hostname)::off;run boot-hook;bootm
 351  *
 352  */
 353 #define CONFIG_EXTRA_ENV_SETTINGS \
 354         "serverip=192.168.123.201\0" \
 355         "ipaddr=192.168.123.203\0" \
 356         "reprog="\
 357                 "tftpboot 0x140000 /bdi2000/u-boot.bin; " \
 358                 "protect off 1:0; " \
 359                 "erase 1:0; " \
 360                 "cp.b 140000 40000000 $(filesize); " \
 361                 "protect on 1:0\0" \
 362         "zapenv="\
 363                 "protect off 1:1; " \
 364                 "erase 1:1; " \
 365                 "protect on 1:1\0" \
 366         "root-on-initrd="\
 367                 "setenv bootcmd "\
 368                 "version\\;" \
 369                 "echo\\;" \
 370                 "bootp\\;" \
 371                 "setenv bootargs root=/dev/ram0 rw " \
 372                 "ip=\\$(ipaddr):\\$(serverip):\\$(gatewayip):\\$(netmask):\\$(hostname)::off\\;" \
 373                 "run boot-hook\\;" \
 374                 "bootm\0" \
 375         "root-on-nfs="\
 376                 "setenv bootcmd "\
 377                 "version\\;" \
 378                 "echo\\;" \
 379                 "bootp\\;" \
 380                 "setenv bootargs root=/dev/nfs rw " \
 381                 "nfsroot=\\$(serverip):\\$(rootpath) " \
 382                 "ip=\\$(ipaddr):\\$(serverip):\\$(gatewayip):\\$(netmask):\\$(hostname)::off\\;" \
 383                 "run boot-hook\\;" \
 384                 "bootm\0" \
 385         "boot-hook=echo boot-hook\0"
 386
 387 /* Define a command string that is automatically executed when no character
 388  * is read on the console interface withing "Boot Delay" after reset.
 389  */
 390 #define CONFIG_BOOT_ROOT_INITRD 0       /* Use ram disk for the root file system */
 391 #define CONFIG_BOOT_ROOT_NFS    1       /* Use a NFS mounted root file system */
 392
 393 #if CONFIG_BOOT_ROOT_INITRD
 394 #define CONFIG_BOOTCOMMAND \
 395         "version;" \
 396         "echo;" \
 397         "bootp;" \
 398         "setenv bootargs root=/dev/ram0 rw " \
 399         "ip=$(ipaddr):$(serverip):$(gatewayip):$(netmask):$(hostname)::off;" \
 400         "bootm"
 401 #endif /* CONFIG_BOOT_ROOT_INITRD */
 402
 403 #if CONFIG_BOOT_ROOT_NFS
 404 #define CONFIG_BOOTCOMMAND \
 405         "version;" \
 406         "echo;" \
 407         "bootp;" \
 408         "setenv bootargs root=/dev/nfs rw nfsroot=$(serverip):$(rootpath) " \
 409         "ip=$(ipaddr):$(serverip):$(gatewayip):$(netmask):$(hostname)::off;" \
 410         "bootm"
 411 #endif /* CONFIG_BOOT_ROOT_NFS */
 412
 413 /* Add support for a few extra bootp options like:
 414  *      - File size
 415  *      - DNS
 416  */
 417 #define CONFIG_BOOTP_MASK       (CONFIG_BOOTP_DEFAULT | \
 418                                  CONFIG_BOOTP_BOOTFILESIZE | \
 419                                  CONFIG_BOOTP_DNS)
 420
 421 /* undef this to save memory */
 422 #define CFG_LONGHELP
 423
 424 /* Monitor Command Prompt */
 425 #define CFG_PROMPT              "=> "
 426
 427 #undef  CFG_HUSH_PARSER
 428 #ifdef  CFG_HUSH_PARSER
 429 #define CFG_PROMPT_HUSH_PS2     "> "
 430 #endif
 431
 432 /* When CONFIG_TIMESTAMP is selected, the timestamp (date and time)
 433  * of an image is printed by image commands like bootm or iminfo.
 434  */
 435 #define CONFIG_TIMESTAMP
 436
 437 /* What U-Boot subsytems do you want enabled? */
 438 #ifdef CONFIG_ETHER_ON_FCC
 439 # define CONFIG_COMMANDS        (((CONFIG_CMD_DFL & ~(CFG_CMD_KGDB))) | \
 440                                 CFG_CMD_ELF     | \
 441                                 CFG_CMD_ASKENV  | \
 442                                 CFG_CMD_ECHO    | \
 443                                 CFG_CMD_I2C     | \
 444                                 CFG_CMD_SDRAM   | \
 445                                 CFG_CMD_REGINFO | \
 446                                 CFG_CMD_IMMAP   | \
 447                                 CFG_CMD_MII     )
 448 #else
 449 # define CONFIG_COMMANDS        (((CONFIG_CMD_DFL & ~(CFG_CMD_KGDB))) | \
 450                                 CFG_CMD_ELF     | \
 451                                 CFG_CMD_ASKENV  | \
 452                                 CFG_CMD_ECHO    | \
 453                                 CFG_CMD_I2C     | \
 454                                 CFG_CMD_SDRAM   | \
 455                                 CFG_CMD_REGINFO | \
 456                                 CFG_CMD_IMMAP   )
 457 #endif /* CONFIG_ETHER_ON_FCC */
 458
 459 /* Where do the internal registers live? */
 460 #define CFG_IMMR                0xF0000000
 461
 462 /*****************************************************************************
 463  *
 464  * You should not have to modify any of the following settings
 465  *
 466  *****************************************************************************/
 467
 468 #define CONFIG_MPC8260          1       /* This is an MPC8260 CPU   */
 469 #define CONFIG_SBC8260          1       /* on an EST SBC8260 Board  */
 470
 471 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any) */
 472 #include <cmd_confdefs.h>
 473
 474 /*
 475  * Miscellaneous configurable options
 476  */
 477 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 478 #  define CFG_CBSIZE            1024    /* Console I/O Buffer Size           */
 479 #else
 480 #  define CFG_CBSIZE            256     /* Console I/O Buffer Size           */
 481 #endif
 482
 483 /* Print Buffer Size */
 484 #define CFG_PBSIZE        (CFG_CBSIZE + sizeof(CFG_PROMPT)+16)
 485
 486 #define CFG_MAXARGS             32      /* max number of command args   */
 487
 488 #define CFG_BARGSIZE            CFG_CBSIZE /* Boot Argument Buffer Size    */
 489
 490 #define CFG_LOAD_ADDR           0x400000   /* default load address */
 491 #define CFG_HZ                  1000    /* decrementer freq: 1 ms ticks */
 492
 493 #define CFG_ALT_MEMTEST                 /* Select full-featured memory test */
 494 #define CFG_MEMTEST_START       0x2000  /* memtest works from the end of */
 495                                         /* the exception vector table */
 496                                         /* to the end of the DRAM  */
 497                                         /* less monitor and malloc area */
 498 #define CFG_STACK_USAGE         0x10000 /* Reserve 64k for the stack usage */
 499 #define CFG_MEM_END_USAGE       ( CFG_MONITOR_LEN \
 500                                 + CFG_MALLOC_LEN \
 501                                 + CFG_ENV_SECT_SIZE \
 502                                 + CFG_STACK_USAGE )
 503
 504 #define CFG_MEMTEST_END         ( CFG_SDRAM_SIZE * 1024 * 1024 \
 505                                 - CFG_MEM_END_USAGE )
 506
 507 /* valid baudrates */
 508 #define CFG_BAUDRATE_TABLE      { 9600, 19200, 38400, 57600, 115200 }
 509
 510 /*
 511  * Low Level Configuration Settings
 512  * (address mappings, register initial values, etc.)
 513  * You should know what you are doing if you make changes here.
 514  */
 515
 516 #define CFG_FLASH_BASE  CFG_FLASH0_BASE
 517 #define CFG_FLASH_SIZE  CFG_FLASH0_SIZE
 518 #define CFG_SDRAM_BASE  CFG_SDRAM0_BASE
 519 #define CFG_SDRAM_SIZE  CFG_SDRAM0_SIZE
 520
 521 /*-----------------------------------------------------------------------
 522  * Hard Reset Configuration Words
 523  */
 524 #if defined(CFG_SBC_BOOT_LOW)
 525 #  define  CFG_SBC_HRCW_BOOT_FLAGS  (HRCW_CIP | HRCW_BMS)
 526 #else
 527 #  define  CFG_SBC_HRCW_BOOT_FLAGS  (0)
 528 #endif /* defined(CFG_SBC_BOOT_LOW) */
 529
 530 /* get the HRCW ISB field from CFG_IMMR */
 531 #define CFG_SBC_HRCW_IMMR       ( ((CFG_IMMR & 0x10000000) >> 10) | \
 532                                   ((CFG_IMMR & 0x01000000) >>  7) | \
 533                                   ((CFG_IMMR & 0x00100000) >>  4) )
 534
 535 #define CFG_HRCW_MASTER         ( HRCW_BPS11                            | \
 536                                   HRCW_DPPC11                           | \
 537                                   CFG_SBC_HRCW_IMMR                     | \
 538                                   HRCW_MMR00                            | \
 539                                   HRCW_LBPC11                           | \
 540                                   HRCW_APPC10                           | \
 541                                   HRCW_CS10PC00                         | \
 542                                   (CFG_SBC_MODCK_H & HRCW_MODCK_H1111)  | \
 543                                   CFG_SBC_HRCW_BOOT_FLAGS )
 544
 545 /* no slaves */
 546 #define CFG_HRCW_SLAVE1         0
 547 #define CFG_HRCW_SLAVE2         0
 548 #define CFG_HRCW_SLAVE3         0
 549 #define CFG_HRCW_SLAVE4         0
 550 #define CFG_HRCW_SLAVE5         0
 551 #define CFG_HRCW_SLAVE6         0
 552 #define CFG_HRCW_SLAVE7         0
 553
 554 /*-----------------------------------------------------------------------
 555  * Definitions for initial stack pointer and data area (in DPRAM)
 556  */
 557 #define CFG_INIT_RAM_ADDR       CFG_IMMR
 558 #define CFG_INIT_RAM_END        0x4000  /* End of used area in DPRAM    */
 559 #define CFG_GBL_DATA_SIZE       128     /* bytes reserved for initial data */
 560 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
 561 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
 562
 563 /*-----------------------------------------------------------------------
 564  * Start addresses for the final memory configuration
 565  * (Set up by the startup code)
 566  * Please note that CFG_SDRAM_BASE _must_ start at 0
 567  * Note also that the logic that sets CFG_RAMBOOT is platform dependent.
 568  */
 569 #define CFG_MONITOR_BASE        CFG_FLASH0_BASE
 570
 571 #if (CFG_MONITOR_BASE < CFG_FLASH_BASE)
 572 #  define CFG_RAMBOOT
 573 #endif
 574
 575 #define CFG_MONITOR_LEN         (256 << 10)     /* Reserve 256 kB for Monitor   */
 576 #define CFG_MALLOC_LEN          (128 << 10)     /* Reserve 128 kB for malloc()  */
 577
 578 /*
 579  * For booting Linux, the board info and command line data
 580  * have to be in the first 8 MB of memory, since this is
 581  * the maximum mapped by the Linux kernel during initialization.
 582  */
 583 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Memory map for Linux */
 584
 585 /*-----------------------------------------------------------------------
 586  * FLASH and environment organization
 587  */
 588 #define CFG_MAX_FLASH_BANKS     1       /* max number of memory banks           */
 589 #define CFG_MAX_FLASH_SECT      16      /* max number of sectors on one chip    */
 590
 591 #define CFG_FLASH_ERASE_TOUT    8000    /* Timeout for Flash Erase (in ms)      */
 592 #define CFG_FLASH_WRITE_TOUT    1       /* Timeout for Flash Write (in ms)      */
 593
 594 #ifndef CFG_RAMBOOT
 595 #  define CFG_ENV_IS_IN_FLASH   1
 596
 597 #  ifdef CFG_ENV_IN_OWN_SECT
 598 #    define CFG_ENV_ADDR        (CFG_MONITOR_BASE + 0x40000)
 599 #    define CFG_ENV_SECT_SIZE   0x40000
 600 #  else
 601 #    define CFG_ENV_ADDR (CFG_FLASH_BASE + CFG_MONITOR_LEN - CFG_ENV_SECT_SIZE)
 602 #    define CFG_ENV_SIZE        0x1000  /* Total Size of Environment Sector     */
 603 #    define CFG_ENV_SECT_SIZE   0x10000 /* see README - env sect real size      */
 604 #  endif /* CFG_ENV_IN_OWN_SECT */
 605
 606 #else
 607 #  define CFG_ENV_IS_IN_NVRAM   1
 608 #  define CFG_ENV_ADDR          (CFG_MONITOR_BASE - 0x1000)
 609 #  define CFG_ENV_SIZE          0x200
 610 #endif /* CFG_RAMBOOT */
 611
 612 /*-----------------------------------------------------------------------
 613  * Cache Configuration
 614  */
 615 #define CFG_CACHELINE_SIZE      32      /* For MPC8260 CPU */
 616
 617 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 618 # define CFG_CACHELINE_SHIFT    5       /* log base 2 of the above value */
 619 #endif
 620
 621 /*-----------------------------------------------------------------------
 622  * HIDx - Hardware Implementation-dependent Registers                    2-11
 623  *-----------------------------------------------------------------------
 624  * HID0 also contains cache control - initially enable both caches and
 625  * invalidate contents, then the final state leaves only the instruction
 626  * cache enabled. Note that Power-On and Hard reset invalidate the caches,
 627  * but Soft reset does not.
 628  *
 629  * HID1 has only read-only information - nothing to set.
 630  */
 631 #define CFG_HID0_INIT   (HID0_ICE  |\
 632                          HID0_DCE  |\
 633                          HID0_ICFI |\
 634                          HID0_DCI  |\
 635                          HID0_IFEM |\
 636                          HID0_ABE)
 637
 638 #define CFG_HID0_FINAL  (HID0_ICE  |\
 639                          HID0_IFEM |\
 640                          HID0_ABE  |\
 641                          HID0_EMCP)
 642 #define CFG_HID2        0
 643
 644 /*-----------------------------------------------------------------------
 645  * RMR - Reset Mode Register
 646  *-----------------------------------------------------------------------
 647  */
 648 #define CFG_RMR         0
 649
 650 /*-----------------------------------------------------------------------
 651  * BCR - Bus Configuration                                       4-25
 652  *-----------------------------------------------------------------------
 653  */
 654 #define CFG_BCR         (BCR_ETM)
 655
 656 /*-----------------------------------------------------------------------
 657  * SIUMCR - SIU Module Configuration                             4-31
 658  *-----------------------------------------------------------------------
 659  */
 660
 661 #define CFG_SIUMCR      (SIUMCR_DPPC11  |\
 662                          SIUMCR_L2CPC00 |\
 663                          SIUMCR_APPC10  |\
 664                          SIUMCR_MMR00)
 665
 666
 667 /*-----------------------------------------------------------------------
 668  * SYPCR - System Protection Control                            11-9
 669  * SYPCR can only be written once after reset!
 670  *-----------------------------------------------------------------------
 671  * Watchdog & Bus Monitor Timer max, 60x Bus Monitor enable
 672  */
 673 #define CFG_SYPCR       (SYPCR_SWTC |\
 674                          SYPCR_BMT  |\
 675                          SYPCR_PBME |\
 676                          SYPCR_LBME |\
 677                          SYPCR_SWRI |\
 678                          SYPCR_SWP)
 679
 680 /*-----------------------------------------------------------------------
 681  * TMCNTSC - Time Counter Status and Control                     4-40
 682  *-----------------------------------------------------------------------
 683  * Clear once per Second and Alarm Interrupt Status, Set 32KHz timersclk,
 684  * and enable Time Counter
 685  */
 686 #define CFG_TMCNTSC     (TMCNTSC_SEC |\
 687                          TMCNTSC_ALR |\
 688                          TMCNTSC_TCF |\
 689                          TMCNTSC_TCE)
 690
 691 /*-----------------------------------------------------------------------
 692  * PISCR - Periodic Interrupt Status and Control                 4-42
 693  *-----------------------------------------------------------------------
 694  * Clear Periodic Interrupt Status, Set 32KHz timersclk, and enable
 695  * Periodic timer
 696  */
 697 #define CFG_PISCR       (PISCR_PS  |\
 698                          PISCR_PTF |\
 699                          PISCR_PTE)
 700
 701 /*-----------------------------------------------------------------------
 702  * SCCR - System Clock Control                                   9-8
 703  *-----------------------------------------------------------------------
 704  */
 705 #define CFG_SCCR        0
 706
 707 /*-----------------------------------------------------------------------
 708  * RCCR - RISC Controller Configuration                         13-7
 709  *-----------------------------------------------------------------------
 710  */
 711 #define CFG_RCCR        0
 712
 713 /*
 714  * Initialize Memory Controller:
 715  *
 716  * Bank Bus     Machine PortSz  Device
 717  * ---- ---     ------- ------  ------
 718  *  0   60x     GPCM    32 bit  FLASH (SIMM - 4MB) *
 719  *  1   60x     GPCM    32 bit  FLASH (SIMM - Unused)
 720  *  2   60x     SDRAM   64 bit  SDRAM (DIMM - 16MB or 64MB)
 721  *  3   60x     SDRAM   64 bit  SDRAM (DIMM - Unused)
 722  *  4   Local   SDRAM   32 bit  SDRAM (on board - 4MB)
 723  *  5   60x     GPCM     8 bit  EEPROM (8KB)
 724  *  6   60x     GPCM     8 bit  FLASH  (on board - 2MB) *
 725  *  7   60x     GPCM     8 bit  LEDs, switches
 726  *
 727  *  (*) This configuration requires the SBC8260 be configured
 728  *      so that *CS0 goes to the FLASH SIMM, and *CS6 goes to
 729  *      the on board FLASH. In other words, JP24 should have
 730  *      pins 1 and 2 jumpered and pins 3 and 4 jumpered.
 731  *
 732  */
 733
 734 /*-----------------------------------------------------------------------
 735  * BR0,BR1 - Base Register
 736  *     Ref: Section 10.3.1 on page 10-14
 737  * OR0,OR1 - Option Register
 738  *     Ref: Section 10.3.2 on page 10-18
 739  *-----------------------------------------------------------------------
 740  */
 741
 742 /* Bank 0,1 - FLASH SIMM
 743  *
 744  * This expects the FLASH SIMM to be connected to *CS0
 745  * It consists of 4 AM29F080B parts.
 746  *
 747  * Note: For the 4 MB SIMM, *CS1 is unused.
 748  */
 749
 750 /* BR0 is configured as follows:
 751  *
 752  *     - Base address of 0x40000000
 753  *     - 32 bit port size
 754  *     - Data errors checking is disabled
 755  *     - Read and write access
 756  *     - GPCM 60x bus
 757  *     - Access are handled by the memory controller according to MSEL
 758  *     - Not used for atomic operations
 759  *     - No data pipelining is done
 760  *     - Valid
 761  */
 762 #define CFG_BR0_PRELIM  ((CFG_FLASH0_BASE & BRx_BA_MSK) |\
 763                          BRx_PS_32                      |\
 764                          BRx_MS_GPCM_P                  |\
 765                          BRx_V)
 766
 767 /* OR0 is configured as follows:
 768  *
 769  *     - 4 MB
 770  *     - *BCTL0 is asserted upon access to the current memory bank
 771  *     - *CW / *WE are negated a quarter of a clock earlier
 772  *     - *CS is output at the same time as the address lines
 773  *     - Uses a clock cycle length of 5
 774  *     - *PSDVAL is generated internally by the memory controller
 775  *       unless *GTA is asserted earlier externally.
 776  *     - Relaxed timing is generated by the GPCM for accesses
 777  *       initiated to this memory region.
 778  *     - One idle clock is inserted between a read access from the
 779  *       current bank and the next access.
 780  */
 781 #define CFG_OR0_PRELIM  (MEG_TO_AM(CFG_FLASH0_SIZE)     |\
 782                          ORxG_CSNT                      |\
 783                          ORxG_ACS_DIV1                  |\
 784                          ORxG_SCY_5_CLK                 |\
 785                          ORxG_TRLX                      |\
 786                          ORxG_EHTR)
 787
 788 /*-----------------------------------------------------------------------
 789  * BR2,BR3 - Base Register
 790  *     Ref: Section 10.3.1 on page 10-14
 791  * OR2,OR3 - Option Register
 792  *     Ref: Section 10.3.2 on page 10-16
 793  *-----------------------------------------------------------------------
 794  */
 795
 796 /* Bank 2,3 - SDRAM DIMM
 797  *
 798  *     16MB DIMM: P/N
 799  *     64MB DIMM: P/N  1W-8864X8-4-P1-EST
 800  *
 801  * Note: *CS3 is unused for this DIMM
 802  */
 803
 804 /* With a 16 MB or 64 MB DIMM, the BR2 is configured as follows:
 805  *
 806  *     - Base address of 0x00000000
 807  *     - 64 bit port size (60x bus only)
 808  *     - Data errors checking is disabled
 809  *     - Read and write access
 810  *     - SDRAM 60x bus
 811  *     - Access are handled by the memory controller according to MSEL
 812  *     - Not used for atomic operations
 813  *     - No data pipelining is done
 814  *     - Valid
 815  */
 816 #define CFG_BR2_PRELIM  ((CFG_SDRAM0_BASE & BRx_BA_MSK) |\
 817                          BRx_PS_64                      |\
 818                          BRx_MS_SDRAM_P                 |\
 819                          BRx_V)
 820
 821 #define CFG_BR3_PRELIM  ((CFG_SDRAM0_BASE & BRx_BA_MSK) |\
 822                          BRx_PS_64                      |\
 823                          BRx_MS_SDRAM_P                 |\
 824                          BRx_V)
 825
 826 /* With a 16 MB DIMM, the OR2 is configured as follows:
 827  *
 828  *     - 16 MB
 829  *     - 2 internal banks per device
 830  *     - Row start address bit is A9 with PSDMR[PBI] = 0
 831  *     - 11 row address lines
 832  *     - Back-to-back page mode
 833  *     - Internal bank interleaving within save device enabled
 834  */
 835 #if (CFG_SDRAM0_SIZE == 16)
 836 #define CFG_OR2_PRELIM  (MEG_TO_AM(CFG_SDRAM0_SIZE)     |\
 837                          ORxS_BPD_2                     |\
 838                          ORxS_ROWST_PBI0_A9             |\
 839                          ORxS_NUMR_11)
 840 #endif
 841
 842 /* With a 64 MB DIMM, the OR2 is configured as follows:
 843  *
 844  *     - 64 MB
 845  *     - 4 internal banks per device
 846  *     - Row start address bit is A8 with PSDMR[PBI] = 0
 847  *     - 12 row address lines
 848  *     - Back-to-back page mode
 849  *     - Internal bank interleaving within save device enabled
 850  */
 851 #if (CFG_SDRAM0_SIZE == 64)
 852 #define CFG_OR2_PRELIM  (MEG_TO_AM(CFG_SDRAM0_SIZE)     |\
 853                          ORxS_BPD_4                     |\
 854                          ORxS_ROWST_PBI0_A8             |\
 855                          ORxS_NUMR_12)
 856 #endif
 857
 858 /*-----------------------------------------------------------------------
 859  * PSDMR - 60x Bus SDRAM Mode Register
 860  *     Ref: Section 10.3.3 on page 10-21
 861  *-----------------------------------------------------------------------
 862  */
 863
 864 /* Address that the DIMM SPD memory lives at.
 865  */
 866 #define SDRAM_SPD_ADDR 0x54
 867
 868 #if (CFG_SDRAM0_SIZE == 16)
 869 /* With a 16 MB DIMM, the PSDMR is configured as follows:
 870  *
 871  *     - Bank Based Interleaving,
 872  *     - Refresh Enable,
 873  *     - Address Multiplexing where A5 is output on A14 pin
 874  *       (A6 on A15, and so on),
 875  *     - use address pins A16-A18 as bank select,
 876  *     - A9 is output on SDA10 during an ACTIVATE command,
 877  *     - earliest timing for ACTIVATE command after REFRESH command is 7 clocks,
 878  *     - earliest timing for ACTIVATE or REFRESH command after PRECHARGE command
 879  *       is 3 clocks,
 880  *     - earliest timing for READ/WRITE command after ACTIVATE command is
 881  *       2 clocks,
 882  *     - earliest timing for PRECHARGE after last data was read is 1 clock,
 883  *     - earliest timing for PRECHARGE after last data was written is 1 clock,
 884  *     - CAS Latency is 2.
 885  */
 886 #define CFG_PSDMR       (PSDMR_RFEN           |\
 887                          PSDMR_SDAM_A14_IS_A5 |\
 888                          PSDMR_BSMA_A16_A18   |\
 889                          PSDMR_SDA10_PBI0_A9  |\
 890                          PSDMR_RFRC_7_CLK     |\
 891                          PSDMR_PRETOACT_3W    |\
 892                          PSDMR_ACTTORW_2W     |\
 893                          PSDMR_LDOTOPRE_1C    |\
 894                          PSDMR_WRC_1C         |\
 895                          PSDMR_CL_2)
 896 #endif
 897
 898 #if (CFG_SDRAM0_SIZE == 64)
 899 /* With a 64 MB DIMM, the PSDMR is configured as follows:
 900  *
 901  *     - Bank Based Interleaving,
 902  *     - Refresh Enable,
 903  *     - Address Multiplexing where A5 is output on A14 pin
 904  *       (A6 on A15, and so on),
 905  *     - use address pins A14-A16 as bank select,
 906  *     - A9 is output on SDA10 during an ACTIVATE command,
 907  *     - earliest timing for ACTIVATE command after REFRESH command is 7 clocks,
 908  *     - earliest timing for ACTIVATE or REFRESH command after PRECHARGE command
 909  *       is 3 clocks,
 910  *     - earliest timing for READ/WRITE command after ACTIVATE command is
 911  *       2 clocks,
 912  *     - earliest timing for PRECHARGE after last data was read is 1 clock,
 913  *     - earliest timing for PRECHARGE after last data was written is 1 clock,
 914  *     - CAS Latency is 2.
 915  */
 916 #define CFG_PSDMR       (PSDMR_RFEN           |\
 917                          PSDMR_SDAM_A14_IS_A5 |\
 918                          PSDMR_BSMA_A14_A16   |\
 919                          PSDMR_SDA10_PBI0_A9  |\
 920                          PSDMR_RFRC_7_CLK     |\
 921                          PSDMR_PRETOACT_3W    |\
 922                          PSDMR_ACTTORW_2W     |\
 923                          PSDMR_LDOTOPRE_1C    |\
 924                          PSDMR_WRC_1C         |\
 925                          PSDMR_CL_2)
 926 #endif
 927
 928 /*
 929  * Shoot for approximately 1MHz on the prescaler.
 930  */
 931 #if (CONFIG_8260_CLKIN == (66 * 1000 * 1000))
 932 #define CFG_MPTPR       MPTPR_PTP_DIV64
 933 #elif (CONFIG_8260_CLKIN == (33 * 1000 * 1000))
 934 #define CFG_MPTPR       MPTPR_PTP_DIV32
 935 #else
 936 #warning "Unconfigured bus clock freq: check CFG_MPTPR and CFG_PSRT are OK"
 937 #define CFG_MPTPR       MPTPR_PTP_DIV32
 938 #endif
 939 #define CFG_PSRT        14
 940
 941
 942 /* Bank 4 - On board SDRAM
 943  *
 944  * This is not implemented yet.
 945  */
 946
 947 /*-----------------------------------------------------------------------
 948  * BR6 - Base Register
 949  *     Ref: Section 10.3.1 on page 10-14
 950  * OR6 - Option Register
 951  *     Ref: Section 10.3.2 on page 10-18
 952  *-----------------------------------------------------------------------
 953  */
 954
 955 /* Bank 6 - On board FLASH
 956  *
 957  * This expects the on board FLASH SIMM to be connected to *CS6
 958  * It consists of 1 AM29F016A part.
 959  */
 960 #if (defined(CFG_FLASH1_BASE) && defined(CFG_FLASH1_SIZE))
 961
 962 /* BR6 is configured as follows:
 963  *
 964  *     - Base address of 0x60000000
 965  *     - 8 bit port size
 966  *     - Data errors checking is disabled
 967  *     - Read and write access
 968  *     - GPCM 60x bus
 969  *     - Access are handled by the memory controller according to MSEL
 970  *     - Not used for atomic operations
 971  *     - No data pipelining is done
 972  *     - Valid
 973  */
 974 #  define CFG_BR6_PRELIM  ((CFG_FLASH1_BASE & BRx_BA_MSK) |\
 975                            BRx_PS_8                       |\
 976                            BRx_MS_GPCM_P                  |\
 977                            BRx_V)
 978
 979 /* OR6 is configured as follows:
 980  *
 981  *     - 2 MB
 982  *     - *BCTL0 is asserted upon access to the current memory bank
 983  *     - *CW / *WE are negated a quarter of a clock earlier
 984  *     - *CS is output at the same time as the address lines
 985  *     - Uses a clock cycle length of 5
 986  *     - *PSDVAL is generated internally by the memory controller
 987  *       unless *GTA is asserted earlier externally.
 988  *     - Relaxed timing is generated by the GPCM for accesses
 989  *       initiated to this memory region.
 990  *     - One idle clock is inserted between a read access from the
 991  *       current bank and the next access.
 992  */
 993 #  define CFG_OR6_PRELIM  (MEG_TO_AM(CFG_FLASH1_SIZE)  |\
 994                            ORxG_CSNT                   |\
 995                            ORxG_ACS_DIV1               |\
 996                            ORxG_SCY_5_CLK              |\
 997                            ORxG_TRLX                   |\
 998                            ORxG_EHTR)
 999 #endif /* (defined(CFG_FLASH1_BASE) && defined(CFG_FLASH1_SIZE)) */
1000
1001 /*-----------------------------------------------------------------------
1002  * BR7 - Base Register
1003  *     Ref: Section 10.3.1 on page 10-14
1004  * OR7 - Option Register
1005  *     Ref: Section 10.3.2 on page 10-18
1006  *-----------------------------------------------------------------------
1007  */
1008
1009 /* Bank 7 - LEDs and switches
1010  *
1011  *  LEDs     are at 0x00001 (write only)
1012  *  switches are at 0x00001 (read only)
1013  */
1014 #ifdef CFG_LED_BASE
1015
1016 /* BR7 is configured as follows:
1017  *
1018  *     - Base address of 0xA0000000
1019  *     - 8 bit port size
1020  *     - Data errors checking is disabled
1021  *     - Read and write access
1022  *     - GPCM 60x bus
1023  *     - Access are handled by the memory controller according to MSEL
1024  *     - Not used for atomic operations
1025  *     - No data pipelining is done
1026  *     - Valid
1027  */
1028 #  define CFG_BR7_PRELIM  ((CFG_LED_BASE & BRx_BA_MSK)   |\
1029                            BRx_PS_8                      |\
1030                            BRx_MS_GPCM_P                 |\
1031                            BRx_V)
1032
1033 /* OR7 is configured as follows:
1034  *
1035  *     - 1 byte
1036  *     - *BCTL0 is asserted upon access to the current memory bank
1037  *     - *CW / *WE are negated a quarter of a clock earlier
1038  *     - *CS is output at the same time as the address lines
1039  *     - Uses a clock cycle length of 15
1040  *     - *PSDVAL is generated internally by the memory controller
1041  *       unless *GTA is asserted earlier externally.
1042  *     - Relaxed timing is generated by the GPCM for accesses
1043  *       initiated to this memory region.
1044  *     - One idle clock is inserted between a read access from the
1045  *       current bank and the next access.
1046  */
1047 #  define CFG_OR7_PRELIM  (ORxG_AM_MSK                 |\
1048                            ORxG_CSNT                   |\
1049                            ORxG_ACS_DIV1               |\
1050                            ORxG_SCY_15_CLK             |\
1051                            ORxG_TRLX                   |\
1052                            ORxG_EHTR)
1053 #endif /* CFG_LED_BASE */
1054
1055 /*
1056  * Internal Definitions
1057  *
1058  * Boot Flags
1059  */
1060 #define BOOTFLAG_COLD   0x01    /* Normal Power-On: Boot from FLASH  */
1061 #define BOOTFLAG_WARM   0x02    /* Software reboot                   */
1062
1063 #endif  /* __CONFIG_H */