board/mpl/mip405/init.S

   1 /*------------------------------------------------------------------------------+
   2  *
   3  *      This source code has been made available to you by IBM on an AS-IS
   4  *      basis.  Anyone receiving this source is licensed under IBM
   5  *      copyrights to use it in any way he or she deems fit, including
   6  *      copying it, modifying it, compiling it, and redistributing it either
   7  *      with or without modifications.  No license under IBM patents or
   8  *      patent applications is to be implied by the copyright license.
   9  *
  10  *      Any user of this software should understand that IBM cannot provide
  11  *      technical support for this software and will not be responsible for
  12  *      any consequences resulting from the use of this software.
  13  *
  14  *      Any person who transfers this source code or any derivative work
  15  *      must include the IBM copyright notice, this paragraph, and the
  16  *      preceding two paragraphs in the transferred software.
  17  *
  18  *      COPYRIGHT   I B M   CORPORATION 1995
  19  *      LICENSED MATERIAL  -  PROGRAM PROPERTY OF I B M
  20  *-------------------------------------------------------------------------------*/
  21
  22 /*-----------------------------------------------------------------------------
  23  * Function:     ext_bus_cntlr_init
  24  * Description:  Initializes the External Bus Controller for the external
  25  *              peripherals. IMPORTANT: For pass1 this code must run from
  26  *              cache since you can not reliably change a peripheral banks
  27  *              timing register (pbxap) while running code from that bank.
  28  *              For ex., since we are running from ROM on bank 0, we can NOT
  29  *              execute the code that modifies bank 0 timings from ROM, so
  30  *              we run it from cache.
  31  *      Bank 0 - Flash or Multi Purpose Socket
  32  *      Bank 1 - Multi Purpose Socket or Flash (set in C-Code)
  33  *      Bank 2 - UART 1 (set in C-Code)
  34  *      Bank 3 - UART 2 (set in C-Code)
  35  *      Bank 4 - not used
  36  *      Bank 5 - not used
  37  *      Bank 6 - not used
  38  *      Bank 7 - PLD Register
  39  *-----------------------------------------------------------------------------*/
  40 #include <ppc4xx.h>
  41
  42 #define _LINUX_CONFIG_H 1       /* avoid reading Linux autoconf.h file  */
  43
  44 #include <configs/MIP405.h>
  45 #include <ppc_asm.tmpl>
  46 #include <ppc_defs.h>
  47
  48 #include <asm/cache.h>
  49 #include <asm/mmu.h>
  50 #include "mip405.h"
  51
  52
  53   .globl ext_bus_cntlr_init
  54 ext_bus_cntlr_init:
  55   mflr   r4                      /* save link register */
  56   mfdcr  r3,strap                /* get strapping reg */
  57   andi.  r0, r3, PSR_ROM_LOC     /* mask out irrelevant bits */
  58   bnelr                          /* jump back if PCI boot */
  59
  60   bl      ..getAddr
  61 ..getAddr:
  62   mflr    r3                      /* get address of ..getAddr */
  63   mtlr    r4                      /* restore link register */
  64   addi    r4,0,14                 /* set ctr to 14; used to prefetch */
  65   mtctr   r4                      /* 14 cache lines to fit this function */
  66                                    /* in cache (gives us 8x14=112 instrctns) */
  67 ..ebcloop:
  68   icbt    r0,r3                   /* prefetch cache line for addr in r3 */
  69   addi    r3,r3,32                                                              /* move to next cache line */
  70   bdnz    ..ebcloop               /* continue for 14 cache lines */
  71
  72    /*-------------------------------------------------------------------
  73     * Delay to ensure all accesses to ROM are complete before changing
  74     * bank 0 timings.
  75     *------------------------------------------------------------------- */
  76         addis   r3,0,0x0
  77   ori     r3,r3,0xA000
  78   mtctr   r3
  79 ..spinlp:
  80   bdnz    ..spinlp                /* spin loop */
  81
  82         /*-----------------------------------------------------------------------
  83          * decide boot up mode
  84          *----------------------------------------------------------------------- */
  85         addi            r4,0,pb0cr
  86         mtdcr           ebccfga,r4
  87         mfdcr           r4,ebccfgd
  88
  89         andi.           r0, r4, 0x2000                  /* mask out irrelevant bits */
  90         beq                     0f                                              /* jump if 8 bit bus width */
  91
  92         /* setup 16 bit things (Flash Boot)
  93    *-----------------------------------------------------------------------
  94    * Memory Bank 0 (16 Bit Flash) initialization
  95    *---------------------------------------------------------------------- */
  96
  97         addi    r4,0,pb0ap
  98         mtdcr   ebccfga,r4
  99 /*      addis   r4,0,0xFF8F */
 100 /*      ori     r4,r4,0xFE80 */
 101 /*      addis   r4,0,0x9B01 */
 102 /*      ori     r4,r4,0x5480 */
 103         addis   r4,0,(FLASH_AP_B)@h
 104         ori     r4,r4,(FLASH_AP_B)@l
 105         mtdcr   ebccfgd,r4
 106
 107         addi    r4,0,pb0cr
 108         mtdcr   ebccfga,r4
 109         /* BS=0x010(4MB),BU=0x3(R/W), */
 110 /*      addis   r4,0,((FLASH_BASE0_PRELIM & 0xFFF00000) | 0x00050000)@h */
 111 /*      ori     r4,r4,0xA000          / * BW=0x01(16 bits) */
 112         addis   r4,0,(FLASH_CR_B)@h
 113         ori     r4,r4,(FLASH_CR_B)@l
 114         mtdcr   ebccfgd,r4
 115         b                               1f
 116
 117 0:
 118
 119         /* 8Bit boot mode: */
 120         /*-----------------------------------------------------------------------
 121         * Memory Bank 0 Multi Purpose Socket initialization
 122         *----------------------------------------------------------------------- */
 123         /* 0x7F8FFE80 slowest boot */
 124         addi    r4,0,pb0ap
 125         mtdcr   ebccfga,r4
 126 #if 0
 127         addis   r4,0,0x9B01
 128         ori     r4,r4,0x5480
 129 #else
 130         addis   r4,0,(MPS_AP_B)@h
 131         ori     r4,r4,(MPS_AP_B)@l
 132 #endif
 133         mtdcr   ebccfgd,r4
 134
 135         addi    r4,0,pb0cr
 136         mtdcr   ebccfga,r4
 137         /* BS=0x010(4MB),BU=0x3(R/W), */
 138 /*      addis   r4,0,((FLASH_BASE0_PRELIM & 0xFFF00000) | 0x00050000)@h */
 139 /*      ori     r4,r4,0x8000          / * BW=0x0( 8 bits) */
 140
 141         addis   r4,0,(MPS_CR_B)@h
 142         ori     r4,r4,(MPS_CR_B)@l
 143
 144         mtdcr   ebccfgd,r4
 145
 146
 147 1:
 148   /*-----------------------------------------------------------------------
 149    * Memory Bank 2-3-4-5-6 (not used) initialization
 150    *-----------------------------------------------------------------------*/
 151   addi    r4,0,pb1cr
 152   mtdcr   ebccfga,r4
 153   addis   r4,0,0x0000
 154   ori     r4,r4,0x0000
 155   mtdcr   ebccfgd,r4
 156
 157   addi    r4,0,pb2cr
 158   mtdcr   ebccfga,r4
 159   addis   r4,0,0x0000
 160   ori     r4,r4,0x0000
 161   mtdcr   ebccfgd,r4
 162
 163   addi    r4,0,pb3cr
 164   mtdcr   ebccfga,r4
 165   addis   r4,0,0x0000
 166   ori     r4,r4,0x0000
 167   mtdcr   ebccfgd,r4
 168
 169   addi    r4,0,pb4cr
 170   mtdcr   ebccfga,r4
 171   addis   r4,0,0x0000
 172   ori     r4,r4,0x0000
 173   mtdcr   ebccfgd,r4
 174
 175   addi    r4,0,pb5cr
 176   mtdcr   ebccfga,r4
 177   addis   r4,0,0x0000
 178   ori     r4,r4,0x0000
 179   mtdcr   ebccfgd,r4
 180
 181         addi    r4,0,pb6cr
 182   mtdcr   ebccfga,r4
 183   addis   r4,0,0x0000
 184   ori     r4,r4,0x0000
 185   mtdcr   ebccfgd,r4
 186
 187         addi    r4,0,pb7cr
 188   mtdcr   ebccfga,r4
 189   addis   r4,0,0x0000
 190   ori     r4,r4,0x0000
 191   mtdcr   ebccfgd,r4
 192         nop                             /* pass2 DCR errata #8 */
 193   blr
 194
 195 /*-----------------------------------------------------------------------------
 196  * Function:     sdram_init
 197  * Description:  Configures the internal SRAM memory. and setup the
 198  *               Stackpointer in it.
 199  *----------------------------------------------------------------------------- */
 200         .globl  sdram_init
 201
 202 sdram_init:
 203
 204
 205   blr
 206
 207
 208 #if defined(CONFIG_BOOT_PCI)
 209     .section .bootpg,"ax"
 210     .globl _start_pci
 211 /*******************************************
 212  */
 213
 214 _start_pci:
 215   /* first handle errata #68 / PCI_18 */
 216   iccci   r0, r0          /* invalidate I-cache */
 217   lis     r31, 0
 218   mticcr  r31             /* ICCR = 0 (all uncachable) */
 219   isync
 220
 221   mfccr0  r28             /* set CCR0[24] = 1 */
 222   ori     r28, r28, 0x0080
 223   mtccr0  r28
 224
 225   /* setup PMM0MA (0xEF400004) and PMM0PCIHA (0xEF40000C) */
 226   lis     r28, 0xEF40
 227   addi    r28, r28, 0x0004
 228   stw     r31, 0x0C(r28)  /* clear PMM0PCIHA */
 229   lis     r29, 0xFFF8     /* open 512 kByte */
 230   addi    r29, r29, 0x0001/* and enable this region */
 231   stwbrx  r29, r0, r28    /* write PMM0MA */
 232
 233   lis     r28, 0xEEC0     /* address of PCIC0_CFGADDR */
 234   addi    r29, r28, 4     /* add 4 to r29 -> PCIC0_CFGDATA */
 235
 236   lis     r31, 0x8000     /* set en bit bus 0 */
 237   ori     r31, r31, 0x304C/* device 6 func 0 reg 4C (XBCS register) */
 238   stwbrx  r31, r0, r28    /* write it */
 239
 240   lwbrx   r31, r0, r29    /* load XBCS register */
 241   oris    r31, r31, 0x02C4/* clear BIOSCS WPE, set lower, extended and 1M extended BIOS enable */
 242   stwbrx  r31, r0, r29    /* write back XBCS register */
 243
 244   nop
 245   nop
 246   b     _start          /* normal start */
 247 #endif