arch/riscv/cpu/cpu.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright (C) 2018, Bin Meng <[email protected]>
   4  */
   5
   6 #include <common.h>
   7 #include <cpu.h>
   8 #include <dm.h>
   9 #include <dm/lists.h>
  10 #include <init.h>
  11 #include <log.h>
  12 #include <asm/encoding.h>
  13 #include <dm/uclass-internal.h>
  14 #include <linux/bitops.h>
  15
  16 /*
  17  * The variables here must be stored in the data section since they are used
  18  * before the bss section is available.
  19  */
  20 #ifdef CONFIG_OF_PRIOR_STAGE
  21 phys_addr_t prior_stage_fdt_address __section(".data");
  22 #endif
  23 #ifndef CONFIG_XIP
  24 u32 hart_lottery __section(".data") = 0;
  25
  26 /*
  27  * The main hart running U-Boot has acquired available_harts_lock until it has
  28  * finished initialization of global data.
  29  */
  30 u32 available_harts_lock = 1;
  31 #endif
  32
  33 static inline bool supports_extension(char ext)
  34 {
  35 #ifdef CONFIG_CPU
  36         struct udevice *dev;
  37         char desc[32];
  38
  39         uclass_find_first_device(UCLASS_CPU, &dev);
  40         if (!dev) {
  41                 debug("unable to find the RISC-V cpu device\n");
  42                 return false;
  43         }
  44         if (!cpu_get_desc(dev, desc, sizeof(desc))) {
  45                 /* skip the first 4 characters (rv32|rv64) */
  46                 if (strchr(desc + 4, ext))
  47                         return true;
  48         }
  49
  50         return false;
  51 #else  /* !CONFIG_CPU */
  52 #if CONFIG_IS_ENABLED(RISCV_MMODE)
  53         return csr_read(CSR_MISA) & (1 << (ext - 'a'));
  54 #else  /* !CONFIG_IS_ENABLED(RISCV_MMODE) */
  55 #warning "There is no way to determine the available extensions in S-mode."
  56 #warning "Please convert your board to use the RISC-V CPU driver."
  57         return false;
  58 #endif /* CONFIG_IS_ENABLED(RISCV_MMODE) */
  59 #endif /* CONFIG_CPU */
  60 }
  61
  62 static int riscv_cpu_probe(void)
  63 {
  64 #ifdef CONFIG_CPU
  65         int ret;
  66
  67         /* probe cpus so that RISC-V timer can be bound */
  68         ret = cpu_probe_all();
  69         if (ret)
  70                 return log_msg_ret("RISC-V cpus probe failed\n", ret);
  71 #endif
  72
  73         return 0;
  74 }
  75
  76 /*
  77  * This is called on secondary harts just after the IPI is init'd. Currently
  78  * there's nothing to do, since we just need to clear any existing IPIs, and
  79  * that is handled by the sending of an ipi itself.
  80  */
  81 #if CONFIG_IS_ENABLED(SMP)
  82 static void dummy_pending_ipi_clear(ulong hart, ulong arg0, ulong arg1)
  83 {
  84 }
  85 #endif
  86
  87 int arch_cpu_init_dm(void)
  88 {
  89         int ret;
  90
  91         ret = riscv_cpu_probe();
  92         if (ret)
  93                 return ret;
  94
  95         /* Enable FPU */
  96         if (supports_extension('d') || supports_extension('f')) {
  97                 csr_set(MODE_PREFIX(status), MSTATUS_FS);
  98                 csr_write(CSR_FCSR, 0);
  99         }
 100
 101         if (CONFIG_IS_ENABLED(RISCV_MMODE)) {
 102                 /*
 103                  * Enable perf counters for cycle, time,
 104                  * and instret counters only
 105                  */
 106 #ifdef CONFIG_RISCV_PRIV_1_9
 107                 csr_write(CSR_MSCOUNTEREN, GENMASK(2, 0));
 108                 csr_write(CSR_MUCOUNTEREN, GENMASK(2, 0));
 109 #else
 110                 csr_write(CSR_MCOUNTEREN, GENMASK(2, 0));
 111 #endif
 112
 113                 /* Disable paging */
 114                 if (supports_extension('s'))
 115 #ifdef CONFIG_RISCV_PRIV_1_9
 116                         csr_read_clear(CSR_MSTATUS, SR_VM);
 117 #else
 118                         csr_write(CSR_SATP, 0);
 119 #endif
 120         }
 121
 122 #if CONFIG_IS_ENABLED(SMP)
 123         ret = riscv_init_ipi();
 124         if (ret)
 125                 return ret;
 126
 127         /*
 128          * Clear all pending IPIs on secondary harts. We don't do anything on
 129          * the boot hart, since we never send an IPI to ourselves, and no
 130          * interrupts are enabled
 131          */
 132         ret = smp_call_function((ulong)dummy_pending_ipi_clear, 0, 0, 0);
 133         if (ret)
 134                 return ret;
 135 #endif
 136
 137         return 0;
 138 }
 139
 140 int arch_early_init_r(void)
 141 {
 142         int ret;
 143
 144         ret = riscv_cpu_probe();
 145         if (ret)
 146                 return ret;
 147
 148         if (IS_ENABLED(CONFIG_SYSRESET_SBI))
 149                 device_bind_driver(gd->dm_root, "sbi-sysreset",
 150                                    "sbi-sysreset", NULL);
 151
 152         return 0;
 153 }
 154
 155 /**
 156  * harts_early_init() - A callback function called by start.S to configure
 157  * feature settings of each hart.
 158  *
 159  * In a multi-core system, memory access shall be careful here, it shall
 160  * take care of race conditions.
 161  */
 162 __weak void harts_early_init(void)
 163 {
 164 }