arch/riscv/cpu/cpu.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright (C) 2018, Bin Meng <[email protected]>
   4  */
   5
   6 #include <common.h>
   7 #include <cpu.h>
   8 #include <dm.h>
   9 #include <log.h>
  10 #include <asm/csr.h>
  11 #include <asm/encoding.h>
  12 #include <dm/uclass-internal.h>
  13
  14 /*
  15  * The variables here must be stored in the data section since they are used
  16  * before the bss section is available.
  17  */
  18 phys_addr_t prior_stage_fdt_address __attribute__((section(".data")));
  19 u32 hart_lottery __attribute__((section(".data"))) = 0;
  20
  21 /*
  22  * The main hart running U-Boot has acquired available_harts_lock until it has
  23  * finished initialization of global data.
  24  */
  25 u32 available_harts_lock = 1;
  26
  27 static inline bool supports_extension(char ext)
  28 {
  29 #ifdef CONFIG_CPU
  30         struct udevice *dev;
  31         char desc[32];
  32
  33         uclass_find_first_device(UCLASS_CPU, &dev);
  34         if (!dev) {
  35                 debug("unable to find the RISC-V cpu device\n");
  36                 return false;
  37         }
  38         if (!cpu_get_desc(dev, desc, sizeof(desc))) {
  39                 /* skip the first 4 characters (rv32|rv64) */
  40                 if (strchr(desc + 4, ext))
  41                         return true;
  42         }
  43
  44         return false;
  45 #else  /* !CONFIG_CPU */
  46 #ifdef CONFIG_RISCV_MMODE
  47         return csr_read(misa) & (1 << (ext - 'a'));
  48 #else  /* !CONFIG_RISCV_MMODE */
  49 #warning "There is no way to determine the available extensions in S-mode."
  50 #warning "Please convert your board to use the RISC-V CPU driver."
  51         return false;
  52 #endif /* CONFIG_RISCV_MMODE */
  53 #endif /* CONFIG_CPU */
  54 }
  55
  56 static int riscv_cpu_probe(void)
  57 {
  58 #ifdef CONFIG_CPU
  59         int ret;
  60
  61         /* probe cpus so that RISC-V timer can be bound */
  62         ret = cpu_probe_all();
  63         if (ret)
  64                 return log_msg_ret("RISC-V cpus probe failed\n", ret);
  65 #endif
  66
  67         return 0;
  68 }
  69
  70 int arch_cpu_init_dm(void)
  71 {
  72         int ret;
  73
  74         ret = riscv_cpu_probe();
  75         if (ret)
  76                 return ret;
  77
  78         /* Enable FPU */
  79         if (supports_extension('d') || supports_extension('f')) {
  80                 csr_set(MODE_PREFIX(status), MSTATUS_FS);
  81                 csr_write(fcsr, 0);
  82         }
  83
  84         if (CONFIG_IS_ENABLED(RISCV_MMODE)) {
  85                 /*
  86                  * Enable perf counters for cycle, time,
  87                  * and instret counters only
  88                  */
  89                 csr_write(mcounteren, GENMASK(2, 0));
  90
  91                 /* Disable paging */
  92                 if (supports_extension('s'))
  93                         csr_write(satp, 0);
  94         }
  95
  96         return 0;
  97 }
  98
  99 int arch_early_init_r(void)
 100 {
 101         return riscv_cpu_probe();
 102 }