include/configs/ICU862.h

   1 /*
   2  * (C) Copyright 2001-2005
   3  * Wolfgang Denk, DENX Software Engineering, [email protected].
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 /*
  25  * board/config.h - configuration options, board specific
  26  */
  27
  28 #ifndef __CONFIG_H
  29 #define __CONFIG_H
  30
  31 #include <mpc8xx_irq.h>
  32
  33 /*
  34  * High Level Configuration Options
  35  * (easy to change)
  36  */
  37 #define CONFIG_MPC860           1
  38 #define CONFIG_MPC860T          1
  39 #define CONFIG_ICU862           1
  40 #define CONFIG_MPC862           1
  41
  42 #define CONFIG_8xx_CONS_SMC1    1       /* Console is on SMC1           */
  43 #undef  CONFIG_8xx_CONS_SMC2
  44 #undef  CONFIG_8xx_CONS_NONE
  45 #define CONFIG_BAUDRATE         9600
  46 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
  47
  48 #ifdef CONFIG_100MHz
  49 #define MPC8XX_FACT             24              /* Multiply by 24       */
  50 #define MPC8XX_XIN              4165000         /* 4.165 MHz in         */
  51 #define CONFIG_8xx_GCLK_FREQ    (MPC8XX_FACT * MPC8XX_XIN)
  52                                     /* define if cant' use get_gclk_freq */
  53 #else
  54 #if 1                           /* for 50MHz version of processor       */
  55 #define MPC8XX_FACT             12              /* Multiply by 12       */
  56 #define MPC8XX_XIN              4000000         /* 4 MHz in             */
  57 #define CONFIG_8xx_GCLK_FREQ    48000000 /* define if cant use get_gclk_freq */
  58 #else                           /* for 80MHz version of processor       */
  59 #define MPC8XX_FACT             20              /* Multiply by 20       */
  60 #define MPC8XX_XIN              4000000         /* 4 MHz in             */
  61 #define CONFIG_8xx_GCLK_FREQ    80000000 /* define if cant use get_gclk_freq */
  62 #endif
  63 #endif
  64
  65 #if 0
  66 #define CONFIG_BOOTDELAY        -1      /* autoboot disabled            */
  67 #else
  68 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
  69 #endif
  70
  71 #define CONFIG_PREBOOT  "echo;echo Type \"run flash_nfs\" to mount root filesystem over NFS;echo"
  72
  73 #undef  CONFIG_BOOTARGS
  74 #define CONFIG_BOOTCOMMAND                                                      \
  75         "bootp;"                                                                \
  76         "setenv bootargs root=/dev/nfs rw nfsroot=$(serverip):$(rootpath) "     \
  77         "ip=$(ipaddr):$(serverip):$(gatewayip):$(netmask):$(hostname)::off;"    \
  78         "bootm"
  79
  80 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
  81
  82 #define CONFIG_STATUS_LED       1       /* Status LED enabled           */
  83
  84 #define CONFIG_BOOTP_MASK       (CONFIG_BOOTP_DEFAULT | CONFIG_BOOTP_BOOTFILESIZE)
  85
  86 #undef  CONFIG_SCC1_ENET                /* disable SCC1 ethernet */
  87 #define CONFIG_FEC_ENET         1       /* use FEC ethernet  */
  88 #define CONFIG_MII              1
  89 #if 1
  90 #define CFG_DISCOVER_PHY        1
  91 #else
  92 #undef  CFG_DISCOVER_PHY
  93 #endif
  94
  95 #define CONFIG_MAC_PARTITION
  96 #define CONFIG_DOS_PARTITION
  97
  98 /* enable I2C and select the hardware/software driver */
  99 #undef  CONFIG_HARD_I2C                 /* I2C with hardware support    */
 100 #define CONFIG_SOFT_I2C         1       /* I2C bit-banged               */
 101 # define CFG_I2C_SPEED          50000
 102 # define CFG_I2C_SLAVE          0xFE
 103 # define CFG_I2C_EEPROM_ADDR    0x50
 104 # define CFG_I2C_EEPROM_ADDR_LEN 1      /* Bytes of address             */
 105 /*
 106  * Software (bit-bang) I2C driver configuration
 107  */
 108 #define PB_SCL          0x00000020      /* PB 26 */
 109 #define PB_SDA          0x00000010      /* PB 27 */
 110
 111 #define I2C_INIT        (immr->im_cpm.cp_pbdir |=  PB_SCL)
 112 #define I2C_ACTIVE      (immr->im_cpm.cp_pbdir |=  PB_SDA)
 113 #define I2C_TRISTATE    (immr->im_cpm.cp_pbdir &= ~PB_SDA)
 114 #define I2C_READ        ((immr->im_cpm.cp_pbdat & PB_SDA) != 0)
 115 #define I2C_SDA(bit)    if(bit) immr->im_cpm.cp_pbdat |=  PB_SDA; \
 116                         else    immr->im_cpm.cp_pbdat &= ~PB_SDA
 117 #define I2C_SCL(bit)    if(bit) immr->im_cpm.cp_pbdat |=  PB_SCL; \
 118                         else    immr->im_cpm.cp_pbdat &= ~PB_SCL
 119 #define I2C_DELAY       udelay(5)       /* 1/4 I2C clock duration */
 120
 121 #define CFG_EEPROM_X40430               /* Use a Xicor X40430 EEPROM    */
 122 #define CFG_EEPROM_PAGE_WRITE_BITS  4   /* 16 bytes page write mode     */
 123
 124 #define CONFIG_RTC_MPC8xx               /* use internal RTC of MPC8xx   */
 125
 126 #define CONFIG_COMMANDS       ( CONFIG_CMD_DFL  | \
 127                                 CFG_CMD_ASKENV  | \
 128                                 CFG_CMD_DATE    | \
 129                                 CFG_CMD_DHCP    | \
 130                                 CFG_CMD_EEPROM  | \
 131                                 CFG_CMD_I2C     | \
 132                                 CFG_CMD_IDE     | \
 133                                 CFG_CMD_NFS     | \
 134                                 CFG_CMD_SNTP    )
 135
 136 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any) */
 137 #include <cmd_confdefs.h>
 138
 139 /*
 140  * Miscellaneous configurable options
 141  */
 142 #define CFG_LONGHELP                    /* undef to save memory         */
 143 #define CFG_PROMPT      "=> "           /* Monitor Command Prompt       */
 144 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 145 #define CFG_CBSIZE      1024            /* Console I/O Buffer Size      */
 146 #else
 147 #define CFG_CBSIZE      256             /* Console I/O Buffer Size      */
 148 #endif
 149 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
 150 #define CFG_MAXARGS     16              /* max number of command args   */
 151 #define CFG_BARGSIZE    CFG_CBSIZE      /* Boot Argument Buffer Size    */
 152
 153 #define CFG_MEMTEST_START       0x0100000       /* memtest works on     */
 154 #define CFG_MEMTEST_END         0x0400000       /* 1 ... 4 MB in DRAM   */
 155
 156 #define CFG_LOAD_ADDR           0x00100000
 157
 158 #define CFG_HZ          1000            /* decrementer freq: 1 ms ticks */
 159
 160 #define CFG_BAUDRATE_TABLE      { 9600, 19200, 38400, 57600, 115200 }
 161
 162 /*
 163  * Low Level Configuration Settings
 164  * (address mappings, register initial values, etc.)
 165  * You should know what you are doing if you make changes here.
 166  */
 167 /*-----------------------------------------------------------------------
 168  * Internal Memory Mapped Register
 169  */
 170 #define CFG_IMMR                0xF0000000
 171 #define CFG_IMMR_SIZE           ((uint)(64 * 1024))
 172
 173 /*-----------------------------------------------------------------------
 174  * Definitions for initial stack pointer and data area (in DPRAM)
 175  */
 176 #define CFG_INIT_RAM_ADDR       CFG_IMMR
 177 #define CFG_INIT_RAM_END        0x2F00  /* End of used area in DPRAM    */
 178 #define CFG_GBL_DATA_SIZE       64  /* size in bytes reserved for initial data */
 179 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
 180 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
 181
 182 /*-----------------------------------------------------------------------
 183  * Start addresses for the final memory configuration
 184  * (Set up by the startup code)
 185  * Please note that CFG_SDRAM_BASE _must_ start at 0
 186  */
 187 #define CFG_SDRAM_BASE          0x00000000
 188 #define CFG_FLASH_BASE          0x40000000
 189 #define CFG_FLASH_SIZE          ((uint)(16 * 1024 * 1024))      /* max 16Mbyte */
 190
 191 #define CFG_RESET_ADDRESS       0xFFF00100
 192
 193 #if 0
 194 #if defined(DEBUG)
 195 #define CFG_MONITOR_LEN         (256 << 10)     /* Reserve 256 kB for Monitor   */
 196 #else
 197 #define CFG_MONITOR_LEN         (192 << 10)     /* Reserve 192 kB for Monitor   */
 198 #endif
 199 #else
 200 #define CFG_MONITOR_LEN (256 << 10) /* Reserve 256 kB for Monitor */
 201 #endif
 202 #define CFG_MONITOR_BASE        TEXT_BASE
 203 #define CFG_MALLOC_LEN          (256 << 10)     /* Reserve 256 kB for malloc()  */
 204
 205 /*
 206  * For booting Linux, the board info and command line data
 207  * have to be in the first 8 MB of memory, since this is
 208  * the maximum mapped by the Linux kernel during initialization.
 209  */
 210 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Memory map for Linux */
 211 /*-----------------------------------------------------------------------
 212  * FLASH organization
 213  */
 214 #define CFG_MAX_FLASH_BANKS     1       /* max number of memory banks           */
 215 #define CFG_MAX_FLASH_SECT      64      /* max number of sectors on one chip    */
 216
 217 #define CFG_FLASH_ERASE_TOUT    120000  /* Timeout for Flash Erase (in ms)      */
 218 #define CFG_FLASH_WRITE_TOUT    500             /* Timeout for Flash Write (in ms)      */
 219
 220
 221 #define CFG_ENV_IS_IN_FLASH     1
 222 #define CFG_ENV_OFFSET          0x00F40000
 223
 224 #define CFG_ENV_SECT_SIZE       0x40000 /* Total Size of Environment sector     */
 225 #define CFG_ENV_SIZE            0x4000  /* Used Size of Environment Sector      */
 226
 227 /*-----------------------------------------------------------------------
 228  * Cache Configuration
 229  */
 230 #define CFG_CACHELINE_SIZE      16      /* For all MPC8xx CPUs                  */
 231 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 232 #define CFG_CACHELINE_SHIFT     4       /* log base 2 of the above value        */
 233 #endif
 234
 235 /*-----------------------------------------------------------------------
 236  * SYPCR - System Protection Control                                    11-9
 237  * SYPCR can only be written once after reset!
 238  *-----------------------------------------------------------------------
 239  * Software & Bus Monitor Timer max, Bus Monitor enable, SW Watchdog freeze
 240  */
 241 #if defined(CONFIG_WATCHDOG)
 242 #define CFG_SYPCR       (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | \
 243                          SYPCR_SWE  | SYPCR_SWRI| SYPCR_SWP)
 244 #else
 245 #define CFG_SYPCR       (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | SYPCR_SWP)
 246 #endif
 247
 248 /*-----------------------------------------------------------------------
 249  * SIUMCR - SIU Module Configuration                                    11-6
 250  *-----------------------------------------------------------------------
 251  * PCMCIA config., multi-function pin tri-state
 252  */
 253 #define CFG_SIUMCR      (SIUMCR_DBGC00 | SIUMCR_DBPC00 | SIUMCR_MLRC01)
 254
 255 /*-----------------------------------------------------------------------
 256  * TBSCR - Time Base Status and Control                                 11-26
 257  *-----------------------------------------------------------------------
 258  * Clear Reference Interrupt Status, Timebase freezing enabled
 259  */
 260 #define CFG_TBSCR       (TBSCR_REFA | TBSCR_REFB | TBSCR_TBE)
 261
 262 /*-----------------------------------------------------------------------
 263  * PISCR - Periodic Interrupt Status and Control                11-31
 264  *-----------------------------------------------------------------------
 265  * Clear Periodic Interrupt Status, Interrupt Timer freezing enabled
 266  */
 267 #define CFG_PISCR       (PISCR_PS | PISCR_PITF)
 268
 269 /*-----------------------------------------------------------------------
 270  * PLPRCR - PLL, Low-Power, and Reset Control Register  15-30
 271  *-----------------------------------------------------------------------
 272  * set the PLL, the low-power modes and the reset control (15-29)
 273  */
 274 #define CFG_PLPRCR      (((MPC8XX_FACT-1) << PLPRCR_MF_SHIFT) | \
 275                                 PLPRCR_SPLSS | PLPRCR_TEXPS | PLPRCR_TMIST)
 276
 277 /*-----------------------------------------------------------------------
 278  * SCCR - System Clock and reset Control Register               15-27
 279  *-----------------------------------------------------------------------
 280  * Set clock output, timebase and RTC source and divider,
 281  * power management and some other internal clocks
 282  */
 283 #ifdef CONFIG_100MHz    /* for 100 MHz, external bus is half CPU clock */
 284 #define SCCR_MASK       0
 285 #define CFG_SCCR        (SCCR_TBS       | SCCR_COM00    | SCCR_DFSYNC00 | \
 286                          SCCR_DFBRG00   | SCCR_DFNL000  | SCCR_DFNH000  | \
 287                          SCCR_DFLCD000  |SCCR_DFALCD00  | SCCR_EBDF01)
 288 #else                   /* up to 50 MHz we use a 1:1 clock */
 289 #define SCCR_MASK       SCCR_EBDF11
 290 #define CFG_SCCR        (SCCR_TBS       | SCCR_COM00    | SCCR_DFSYNC00 | \
 291                          SCCR_DFBRG00   | SCCR_DFNL000  | SCCR_DFNH000  | \
 292                          SCCR_DFLCD000  |SCCR_DFALCD00  )
 293 #endif  /* CONFIG_100MHz */
 294
 295 /*-----------------------------------------------------------------------
 296  * RCCR - RISC Controller Configuration Register                19-4
 297  *-----------------------------------------------------------------------
 298  */
 299 /* +0x09C4 => DRQP = 10 (IDMA requests have lowest priority) */
 300 #define CFG_RCCR 0x0020
 301
 302 /*-----------------------------------------------------------------------
 303  * PCMCIA stuff
 304  *-----------------------------------------------------------------------
 305  */
 306 #define CFG_PCMCIA_MEM_ADDR     (0xE0000000)
 307 #define CFG_PCMCIA_MEM_SIZE     ( 64 << 20 )
 308 #define CFG_PCMCIA_DMA_ADDR     (0xE4000000)
 309 #define CFG_PCMCIA_DMA_SIZE     ( 64 << 20 )
 310 #define CFG_PCMCIA_ATTRB_ADDR   (0xE8000000)
 311 #define CFG_PCMCIA_ATTRB_SIZE   ( 64 << 20 )
 312 #define CFG_PCMCIA_IO_ADDR      (0xEC000000)
 313 #define CFG_PCMCIA_IO_SIZE      ( 64 << 20 )
 314
 315 /*-----------------------------------------------------------------------
 316  * PCMCIA Power Switch
 317  *
 318  * The ICU862 uses a TPS2205 PC-Card Power-Interface Switch to
 319  * control the voltages on the PCMCIA slot which is connected to Port B
 320  *-----------------------------------------------------------------------
 321  */
 322                         /* Output pins */
 323 #define TPS2205_VCC5    0x00008000      /* PB.16:  5V Voltage Control   */
 324 #define TPS2205_VCC3    0x00004000      /* PB.17:  3V Voltage Control   */
 325 #define TPS2205_VPP_PGM 0x00002000      /* PB.18: PGM Voltage Control   */
 326 #define TPS2205_VPP_VCC 0x00001000      /* PB.19: VPP Voltage Control   */
 327 #define TPS2205_SHDN    0x00000200      /* PB.22: Shutdown              */
 328 #define TPS2205_OUTPUTS ( TPS2205_VCC5    | TPS2205_VCC3    | \
 329                           TPS2205_VPP_PGM | TPS2205_VPP_VCC | \
 330                           TPS2205_SHDN)
 331
 332                         /* Input pins */
 333 #define TPS2205_OC      0x00000100      /* PB.23: Over-Current          */
 334 #define TPS2205_INPUTS  ( TPS2205_OC )
 335
 336 /*-----------------------------------------------------------------------
 337  * IDE/ATA stuff (Supports IDE harddisk on PCMCIA Adapter)
 338  *-----------------------------------------------------------------------
 339  */
 340
 341 #define CONFIG_IDE_8xx_PCCARD   1       /* Use IDE with PC Card Adapter */
 342
 343 #undef  CONFIG_IDE_8xx_DIRECT           /* Direct IDE    not supported  */
 344 #undef  CONFIG_IDE_LED                  /* LED   for ide not supported  */
 345 #undef  CONFIG_IDE_RESET                /* reset for ide not supported  */
 346
 347 #define CFG_IDE_MAXBUS          1       /* max. 1 IDE bus               */
 348 #define CFG_IDE_MAXDEVICE       1       /* max. 1 drive per IDE bus     */
 349
 350 #define CFG_ATA_IDE0_OFFSET     0x0000
 351
 352 #define CFG_ATA_BASE_ADDR       CFG_PCMCIA_MEM_ADDR
 353
 354 /* Offset for data I/O                  */
 355 #define CFG_ATA_DATA_OFFSET     (CFG_PCMCIA_MEM_SIZE + 0x320)
 356
 357 /* Offset for normal register accesses  */
 358 #define CFG_ATA_REG_OFFSET      (2 * CFG_PCMCIA_MEM_SIZE + 0x320)
 359
 360 /* Offset for alternate registers       */
 361 #define CFG_ATA_ALT_OFFSET      0x0100
 362
 363
 364  /*-----------------------------------------------------------------------
 365  *
 366  *-----------------------------------------------------------------------
 367  *
 368  */
 369 #define CFG_DER         0
 370
 371 /* Because of the way the 860 starts up and assigns CS0 the
 372 * entire address space, we have to set the memory controller
 373 * differently.  Normally, you write the option register
 374 * first, and then enable the chip select by writing the
 375 * base register.  For CS0, you must write the base register
 376 * first, followed by the option register.
 377 */
 378
 379 /*
 380  * Init Memory Controller:
 381  *
 382  * BR0 and OR0 (FLASH)
 383  */
 384
 385 #define FLASH_BASE0_PRELIM      0x40000000      /* FLASH bank #0        */
 386 #define FLASH_BASE1_PRELIM      0x0             /* FLASH bank #1        */
 387
 388 #define CFG_REMAP_OR_AM         0x80000000      /* OR addr mask */
 389 #define CFG_PRELIM_OR_AM        0xE0000000      /* OR addr mask */
 390
 391 /* FLASH timing: ACS = 10, TRLX = 1, CSNT = 1, SCY = 3, EHTR = 0        */
 392 #define CFG_OR_TIMING_FLASH     (OR_CSNT_SAM  | OR_ACS_DIV4 | OR_BI | OR_SCY_3_CLK | OR_TRLX)
 393
 394 #define CFG_OR0_REMAP   (CFG_REMAP_OR_AM  | CFG_OR_TIMING_FLASH)
 395
 396 #define CFG_OR0_PRELIM  0xFF000954              /* Real values for the board */
 397 #define CFG_BR0_PRELIM  0x40000001              /* Real values for the board */
 398
 399 /*
 400  * BR1 and OR1 (SDRAM)
 401  */
 402 #define SDRAM_BASE1_PRELIM      0x00000000      /* SDRAM bank           */
 403 #define SDRAM_MAX_SIZE          0x04000000      /* max 64 MB per bank   */
 404
 405 #define CFG_OR_TIMING_SDRAM     0x00000800      /* BIH is not set       */
 406
 407 #define CFG_OR1_PRELIM  (CFG_PRELIM_OR_AM | CFG_OR_TIMING_SDRAM)
 408 #define CFG_BR1_PRELIM  ((SDRAM_BASE1_PRELIM & BR_BA_MSK) | BR_MS_UPMA | BR_V)
 409
 410 /*
 411  * Memory Periodic Timer Prescaler
 412  */
 413
 414 /* periodic timer for refresh */
 415 #define CFG_MAMR_PTA            97      /* start with divider for 100 MHz       */
 416
 417 /* refresh rate 15.6 us (= 64 ms / 4K = 62.4 / quad bursts) for <= 128 MBit     */
 418 #define CFG_MPTPR_2BK_4K        MPTPR_PTP_DIV16         /* setting for 2 banks  */
 419 #define CFG_MPTPR_1BK_4K        MPTPR_PTP_DIV32         /* setting for 1 bank   */
 420
 421 /* refresh rate 7.8 us (= 64 ms / 8K = 31.2 / quad bursts) for 256 MBit         */
 422 #define CFG_MPTPR_2BK_8K        MPTPR_PTP_DIV8          /* setting for 2 banks  */
 423 #define CFG_MPTPR_1BK_8K        MPTPR_PTP_DIV16         /* setting for 1 bank   */
 424
 425 /*
 426  * MAMR settings for SDRAM
 427  */
 428
 429 /* 8 column SDRAM */
 430 #define CFG_MAMR_8COL   ((CFG_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE      |   \
 431                          MAMR_AMA_TYPE_0 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A11 |   \
 432                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
 433 /* 9 column SDRAM */
 434 #define CFG_MAMR_9COL   ((CFG_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE      |   \
 435                          MAMR_AMA_TYPE_1 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A10 |   \
 436                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
 437
 438 #define CFG_MAMR                0x13a01114
 439 /*
 440  * Internal Definitions
 441  *
 442  * Boot Flags
 443  */
 444 #define BOOTFLAG_COLD   0x01            /* Normal Power-On: Boot from FLASH     */
 445 #define BOOTFLAG_WARM   0x02            /* Software reboot                      */
 446
 447 #ifdef CONFIG_MPC860T
 448
 449 /* Interrupt level assignments.
 450 */
 451 #define FEC_INTERRUPT   SIU_LEVEL1      /* FEC interrupt */
 452
 453 #endif /* CONFIG_MPC860T */
 454
 455
 456 #endif  /* __CONFIG_H */