include/configs/FPS850L.h

   1 /*
   2  * (C) Copyright 2000
   3  * Wolfgang Denk, DENX Software Engineering, [email protected].
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 /*
  25  * board/config.h - configuration options, board specific
  26  */
  27
  28 #ifndef __CONFIG_H
  29 #define __CONFIG_H
  30
  31 /*
  32  * High Level Configuration Options
  33  * (easy to change)
  34  */
  35
  36 #define CONFIG_MPC850           1       /* This is a MPC850 CPU         */
  37 #define CONFIG_FPS850L          1       /* ...on a FingerPrint Sensor   */
  38
  39 #undef  CONFIG_8xx_CONS_SMC1
  40 #define CONFIG_8xx_CONS_SMC2    1       /* Console is on SMC2           */
  41 #undef  CONFIG_8xx_CONS_NONE
  42 #define CONFIG_BAUDRATE         19200
  43 #if 0
  44 #define CONFIG_BOOTDELAY        -1      /* autoboot disabled            */
  45 #else
  46 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
  47 #endif
  48 #define CONFIG_BOOTCOMMAND      "bootm 40020000" /* autoboot command    */
  49
  50 #define CONFIG_CLOCKS_IN_MHZ    1       /* clocks passsed to Linux in MHz */
  51
  52 #define CONFIG_BOARD_TYPES      1       /* support board types          */
  53
  54 #define CONFIG_BOOTARGS         "root=/dev/nfs rw "                     \
  55                                 "nfsroot=10.0.0.2:/opt/eldk/ppc_8xx "   \
  56                                 "nfsaddrs=10.0.0.99:10.0.0.2"
  57
  58 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
  59 #undef  CFG_LOADS_BAUD_CHANGE           /* don't allow baudrate change  */
  60
  61 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
  62
  63 #define CONFIG_BOOTP_MASK       CONFIG_BOOTP_ALL
  64
  65
  66 /*
  67  * Command line configuration.
  68  */
  69 #include <config_cmd_default.h>
  70
  71 #undef CONFIG_CMD_CONSOLE
  72 #undef CONFIG_CMD_BDI
  73 #undef CONFIG_CMD_LOADS
  74 #undef CONFIG_CMD_LOADB
  75 #undef CONFIG_CMD_CACHE
  76
  77
  78 /*
  79  * Miscellaneous configurable options
  80  */
  81 #define CFG_LONGHELP                    /* undef to save memory         */
  82 #define CFG_PROMPT      "=> "           /* Monitor Command Prompt       */
  83 #if defined(CONFIG_CMD_KGDB)
  84 #define CFG_CBSIZE      1024            /* Console I/O Buffer Size      */
  85 #else
  86 #define CFG_CBSIZE      256             /* Console I/O Buffer Size      */
  87 #endif
  88 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
  89 #define CFG_MAXARGS     16              /* max number of command args   */
  90 #define CFG_BARGSIZE    CFG_CBSIZE      /* Boot Argument Buffer Size    */
  91
  92 #define CFG_MEMTEST_START       0x0400000       /* memtest works on     */
  93 #define CFG_MEMTEST_END         0x0C00000       /* 4 ... 12 MB in DRAM  */
  94
  95 #define CFG_LOAD_ADDR           0x100000        /* default load address */
  96
  97 #define CFG_HZ          1000            /* decrementer freq: 1 ms ticks */
  98
  99 #define CFG_BAUDRATE_TABLE      { 9600, 19200, 38400, 57600, 115200 }
 100
 101 /*
 102  * Low Level Configuration Settings
 103  * (address mappings, register initial values, etc.)
 104  * You should know what you are doing if you make changes here.
 105  */
 106 /*-----------------------------------------------------------------------
 107  * Internal Memory Mapped Register
 108  */
 109 #define CFG_IMMR                0xFFF00000
 110
 111 /*-----------------------------------------------------------------------
 112  * Definitions for initial stack pointer and data area (in DPRAM)
 113  */
 114 #define CFG_INIT_RAM_ADDR       CFG_IMMR
 115 #define CFG_INIT_RAM_END        0x2F00  /* End of used area in DPRAM    */
 116 #define CFG_GBL_DATA_SIZE       64  /* size in bytes reserved for initial data */
 117 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
 118 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
 119
 120 /*-----------------------------------------------------------------------
 121  * Start addresses for the final memory configuration
 122  * (Set up by the startup code)
 123  * Please note that CFG_SDRAM_BASE _must_ start at 0
 124  */
 125 #define CFG_SDRAM_BASE          0x00000000
 126 #define CFG_FLASH_BASE          0x40000000
 127 #define CFG_MONITOR_LEN         (256 << 10)     /* Reserve 256 kB for Monitor   */
 128 #define CFG_MONITOR_BASE        CFG_FLASH_BASE
 129 #define CFG_MALLOC_LEN          (128 << 10)     /* Reserve 128 kB for malloc()  */
 130
 131 /*
 132  * For booting Linux, the board info and command line data
 133  * have to be in the first 8 MB of memory, since this is
 134  * the maximum mapped by the Linux kernel during initialization.
 135  */
 136 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Memory map for Linux */
 137
 138 /*-----------------------------------------------------------------------
 139  * FLASH organization
 140  */
 141 #define CFG_MAX_FLASH_BANKS     2       /* max number of memory banks           */
 142 #define CFG_MAX_FLASH_SECT      71      /* max number of sectors on one chip    */
 143
 144 #define CFG_FLASH_ERASE_TOUT    120000  /* Timeout for Flash Erase (in ms)      */
 145 #define CFG_FLASH_WRITE_TOUT    500     /* Timeout for Flash Write (in ms)      */
 146
 147 #define CFG_ENV_IS_IN_FLASH     1
 148 #define CFG_ENV_OFFSET          0x8000  /*   Offset   of Environment Sector     */
 149 #define CFG_ENV_SIZE            0x4000  /* Total Size of Environment Sector     */
 150
 151 /* Address and size of Redundant Environment Sector     */
 152 #define CFG_ENV_OFFSET_REDUND   (CFG_ENV_OFFSET+CFG_ENV_SIZE)
 153 #define CFG_ENV_SIZE_REDUND     (CFG_ENV_SIZE)
 154
 155 /*-----------------------------------------------------------------------
 156  * Hardware Information Block
 157  */
 158 #define CFG_HWINFO_OFFSET       0x0003FFC0      /* offset of HW Info block */
 159 #define CFG_HWINFO_SIZE         0x00000040      /* size   of HW Info block */
 160 #define CFG_HWINFO_MAGIC        0x54514D38      /* 'TQM8' */
 161
 162 /*-----------------------------------------------------------------------
 163  * Cache Configuration
 164  */
 165 #define CFG_CACHELINE_SIZE      16      /* For all MPC8xx CPUs                  */
 166 #if defined(CONFIG_CMD_KGDB)
 167 #define CFG_CACHELINE_SHIFT     4       /* log base 2 of the above value        */
 168 #endif
 169
 170 /*-----------------------------------------------------------------------
 171  * SYPCR - System Protection Control                            11-9
 172  * SYPCR can only be written once after reset!
 173  *-----------------------------------------------------------------------
 174  * Software & Bus Monitor Timer max, Bus Monitor enable, SW Watchdog freeze
 175  */
 176 #if defined(CONFIG_WATCHDOG)
 177 #define CFG_SYPCR       (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | \
 178                          SYPCR_SWE  | SYPCR_SWRI| SYPCR_SWP)
 179 #else
 180 #define CFG_SYPCR       (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | SYPCR_SWP)
 181 #endif
 182
 183 /*-----------------------------------------------------------------------
 184  * SIUMCR - SIU Module Configuration                            11-6
 185  *-----------------------------------------------------------------------
 186  * PCMCIA config., multi-function pin tri-state
 187  */
 188 #define CFG_SIUMCR      (SIUMCR_DBGC00 | SIUMCR_DBPC00 | SIUMCR_MLRC01)
 189
 190 /*-----------------------------------------------------------------------
 191  * TBSCR - Time Base Status and Control                         11-26
 192  *-----------------------------------------------------------------------
 193  * Clear Reference Interrupt Status, Timebase freezing enabled
 194  */
 195 #define CFG_TBSCR       (TBSCR_REFA | TBSCR_REFB | TBSCR_TBF)
 196
 197 /*-----------------------------------------------------------------------
 198  * RTCSC - Real-Time Clock Status and Control Register          11-27
 199  *-----------------------------------------------------------------------
 200  */
 201 #define CFG_RTCSC       (RTCSC_SEC | RTCSC_ALR | RTCSC_RTF| RTCSC_RTE)
 202
 203 /*-----------------------------------------------------------------------
 204  * PISCR - Periodic Interrupt Status and Control                11-31
 205  *-----------------------------------------------------------------------
 206  * Clear Periodic Interrupt Status, Interrupt Timer freezing enabled
 207  */
 208 #define CFG_PISCR       (PISCR_PS | PISCR_PITF)
 209
 210 /*-----------------------------------------------------------------------
 211  * PLPRCR - PLL, Low-Power, and Reset Control Register          15-30
 212  *-----------------------------------------------------------------------
 213  * Reset PLL lock status sticky bit, timer expired status bit and timer
 214  * interrupt status bit - leave PLL multiplication factor unchanged !
 215  */
 216 #define CFG_PLPRCR      (PLPRCR_SPLSS | PLPRCR_TEXPS | PLPRCR_TMIST)
 217
 218 /*-----------------------------------------------------------------------
 219  * SCCR - System Clock and reset Control Register               15-27
 220  *-----------------------------------------------------------------------
 221  * Set clock output, timebase and RTC source and divider,
 222  * power management and some other internal clocks
 223  */
 224 #define SCCR_MASK       SCCR_EBDF11
 225 #define CFG_SCCR        (SCCR_TBS     | \
 226                          SCCR_COM00   | SCCR_DFSYNC00 | SCCR_DFBRG00  | \
 227                          SCCR_DFNL000 | SCCR_DFNH000  | SCCR_DFLCD000 | \
 228                          SCCR_DFALCD00)
 229
 230 /*-----------------------------------------------------------------------
 231  * PCMCIA stuff
 232  *-----------------------------------------------------------------------
 233  *
 234  */
 235 #define CFG_PCMCIA_MEM_ADDR     (0xE0000000)
 236 #define CFG_PCMCIA_MEM_SIZE     ( 64 << 20 )
 237 #define CFG_PCMCIA_DMA_ADDR     (0xE4000000)
 238 #define CFG_PCMCIA_DMA_SIZE     ( 64 << 20 )
 239 #define CFG_PCMCIA_ATTRB_ADDR   (0xE8000000)
 240 #define CFG_PCMCIA_ATTRB_SIZE   ( 64 << 20 )
 241 #define CFG_PCMCIA_IO_ADDR      (0xEC000000)
 242 #define CFG_PCMCIA_IO_SIZE      ( 64 << 20 )
 243
 244 /*-----------------------------------------------------------------------
 245  *
 246  *-----------------------------------------------------------------------
 247  *
 248  */
 249 #define CFG_DER 0
 250
 251 /*
 252  * Init Memory Controller:
 253  *
 254  * BR0/1 and OR0/1 (FLASH)
 255  */
 256
 257 #define FLASH_BASE0_PRELIM      0x40000000      /* FLASH bank #0        */
 258 #define FLASH_BASE1_PRELIM      0x60000000      /* FLASH bank #0        */
 259
 260 /* used to re-map FLASH both when starting from SRAM or FLASH:
 261  * restrict access enough to keep SRAM working (if any)
 262  * but not too much to meddle with FLASH accesses
 263  */
 264 #define CFG_REMAP_OR_AM         0x80000000      /* OR addr mask */
 265 #define CFG_PRELIM_OR_AM        0xE0000000      /* OR addr mask */
 266
 267 /*
 268  * FLASH timing:
 269  */
 270 #define CFG_OR_TIMING_FLASH     (OR_ACS_DIV1  | OR_TRLX | OR_CSNT_SAM | \
 271                                  OR_SCY_3_CLK | OR_EHTR | OR_BI)
 272
 273 #define CFG_OR0_REMAP   (CFG_REMAP_OR_AM  | CFG_OR_TIMING_FLASH)
 274 #define CFG_OR0_PRELIM  (CFG_PRELIM_OR_AM | CFG_OR_TIMING_FLASH)
 275 #define CFG_BR0_PRELIM  ((FLASH_BASE0_PRELIM & BR_BA_MSK) | BR_V )
 276
 277 #define CFG_OR1_REMAP   CFG_OR0_REMAP
 278 #define CFG_OR1_PRELIM  CFG_OR0_PRELIM
 279 #define CFG_BR1_PRELIM  ((FLASH_BASE1_PRELIM & BR_BA_MSK) | BR_V )
 280
 281 /*
 282  * BR2/3 and OR2/3 (SDRAM)
 283  *
 284  */
 285 #define SDRAM_BASE2_PRELIM      0x00000000      /* SDRAM bank #0        */
 286 #define SDRAM_BASE3_PRELIM      0x20000000      /* SDRAM bank #1        */
 287 #define SDRAM_MAX_SIZE          0x04000000      /* max 64 MB per bank   */
 288
 289 /* SDRAM timing: Multiplexed addresses, GPL5 output to GPL5_A (don't care)      */
 290 #define CFG_OR_TIMING_SDRAM     0x00000A00
 291
 292 #define CFG_OR2_PRELIM  (CFG_PRELIM_OR_AM | CFG_OR_TIMING_SDRAM )
 293 #define CFG_BR2_PRELIM  ((SDRAM_BASE2_PRELIM & BR_BA_MSK) | BR_MS_UPMA | BR_V )
 294
 295 #define CFG_OR3_PRELIM  CFG_OR2_PRELIM
 296 #define CFG_BR3_PRELIM  ((SDRAM_BASE3_PRELIM & BR_BA_MSK) | BR_MS_UPMA | BR_V )
 297
 298 /*
 299  * Memory Periodic Timer Prescaler
 300  *
 301  * The Divider for PTA (refresh timer) configuration is based on an
 302  * example SDRAM configuration (64 MBit, one bank). The adjustment to
 303  * the number of chip selects (NCS) and the actually needed refresh
 304  * rate is done by setting MPTPR.
 305  *
 306  * PTA is calculated from
 307  *      PTA = (gclk * Trefresh) / ((2 ^ (2 * DFBRG)) * PTP * NCS)
 308  *
 309  *      gclk      CPU clock (not bus clock!)
 310  *      Trefresh  Refresh cycle * 4 (four word bursts used)
 311  *
 312  * 4096  Rows from SDRAM example configuration
 313  * 1000  factor s -> ms
 314  *   32  PTP (pre-divider from MPTPR) from SDRAM example configuration
 315  *    4  Number of refresh cycles per period
 316  *   64  Refresh cycle in ms per number of rows
 317  * --------------------------------------------
 318  * Divider = 4096 * 32 * 1000 / (4 * 64) = 512000
 319  *
 320  * 50 MHz => 50.000.000 / Divider =  98
 321  * 66 Mhz => 66.000.000 / Divider = 129
 322  * 80 Mhz => 80.000.000 / Divider = 156
 323  */
 324
 325 #define CFG_PTA_PER_CLK ((4096 * 32 * 1000) / (4 * 64))
 326 #define CFG_MAMR_PTA    98
 327
 328 /*
 329  * For 16 MBit, refresh rates could be 31.3 us
 330  * (= 64 ms / 2K = 125 / quad bursts).
 331  * For a simpler initialization, 15.6 us is used instead.
 332  *
 333  * #define CFG_MPTPR_2BK_2K     MPTPR_PTP_DIV32         for 2 banks
 334  * #define CFG_MPTPR_1BK_2K     MPTPR_PTP_DIV64         for 1 bank
 335  */
 336 #define CFG_MPTPR_2BK_4K        MPTPR_PTP_DIV16         /* setting for 2 banks  */
 337 #define CFG_MPTPR_1BK_4K        MPTPR_PTP_DIV32         /* setting for 1 bank   */
 338
 339 /* refresh rate 7.8 us (= 64 ms / 8K = 31.2 / quad bursts) for 256 MBit         */
 340 #define CFG_MPTPR_2BK_8K        MPTPR_PTP_DIV8          /* setting for 2 banks  */
 341 #define CFG_MPTPR_1BK_8K        MPTPR_PTP_DIV16         /* setting for 1 bank   */
 342
 343 /*
 344  * MAMR settings for SDRAM
 345  */
 346
 347 /* 8 column SDRAM */
 348 #define CFG_MAMR_8COL   ((CFG_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE      |   \
 349                          MAMR_AMA_TYPE_0 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A11 |   \
 350                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
 351 /* 9 column SDRAM */
 352 #define CFG_MAMR_9COL   ((CFG_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE      |   \
 353                          MAMR_AMA_TYPE_1 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A10 |   \
 354                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
 355
 356
 357 /*
 358  * Internal Definitions
 359  *
 360  * Boot Flags
 361  */
 362 #define BOOTFLAG_COLD   0x01            /* Normal Power-On: Boot from FLASH     */
 363 #define BOOTFLAG_WARM   0x02            /* Software reboot                      */
 364
 365 #endif  /* __CONFIG_H */