arch/riscv/cpu/cpu.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright (C) 2018, Bin Meng <[email protected]>
   4  */
   5
   6 #include <common.h>
   7 #include <cpu.h>
   8 #include <dm.h>
   9 #include <dm/lists.h>
  10 #include <event.h>
  11 #include <init.h>
  12 #include <log.h>
  13 #include <asm/encoding.h>
  14 #include <asm/system.h>
  15 #include <dm/uclass-internal.h>
  16 #include <linux/bitops.h>
  17
  18 /*
  19  * The variables here must be stored in the data section since they are used
  20  * before the bss section is available.
  21  */
  22 #if !CONFIG_IS_ENABLED(XIP)
  23 u32 hart_lottery __section(".data") = 0;
  24
  25 #ifdef CONFIG_AVAILABLE_HARTS
  26 /*
  27  * The main hart running U-Boot has acquired available_harts_lock until it has
  28  * finished initialization of global data.
  29  */
  30 u32 available_harts_lock = 1;
  31 #endif
  32 #endif
  33
  34 static inline bool supports_extension(char ext)
  35 {
  36 #if CONFIG_IS_ENABLED(RISCV_MMODE)
  37         return csr_read(CSR_MISA) & (1 << (ext - 'a'));
  38 #elif CONFIG_CPU
  39         struct udevice *dev;
  40         char desc[32];
  41         int i;
  42
  43         uclass_find_first_device(UCLASS_CPU, &dev);
  44         if (!dev) {
  45                 debug("unable to find the RISC-V cpu device\n");
  46                 return false;
  47         }
  48         if (!cpu_get_desc(dev, desc, sizeof(desc))) {
  49                 /*
  50                  * skip the first 4 characters (rv32|rv64) and
  51                  * check until underscore
  52                  */
  53                 for (i = 4; i < sizeof(desc); i++) {
  54                         if (desc[i] == '_' || desc[i] == '\0')
  55                                 break;
  56                         if (desc[i] == ext)
  57                                 return true;
  58                 }
  59         }
  60
  61         return false;
  62 #else  /* !CONFIG_CPU */
  63 #warning "There is no way to determine the available extensions in S-mode."
  64 #warning "Please convert your board to use the RISC-V CPU driver."
  65         return false;
  66 #endif /* CONFIG_CPU */
  67 }
  68
  69 static int riscv_cpu_probe(void *ctx, struct event *event)
  70 {
  71 #ifdef CONFIG_CPU
  72         int ret;
  73
  74         /* probe cpus so that RISC-V timer can be bound */
  75         ret = cpu_probe_all();
  76         if (ret)
  77                 return log_msg_ret("RISC-V cpus probe failed\n", ret);
  78 #endif
  79
  80         return 0;
  81 }
  82 EVENT_SPY(EVT_DM_POST_INIT_R, riscv_cpu_probe);
  83
  84 /*
  85  * This is called on secondary harts just after the IPI is init'd. Currently
  86  * there's nothing to do, since we just need to clear any existing IPIs, and
  87  * that is handled by the sending of an ipi itself.
  88  */
  89 #if CONFIG_IS_ENABLED(SMP)
  90 static void dummy_pending_ipi_clear(ulong hart, ulong arg0, ulong arg1)
  91 {
  92 }
  93 #endif
  94
  95 int riscv_cpu_setup(void *ctx, struct event *event)
  96 {
  97         int ret;
  98
  99         ret = riscv_cpu_probe(ctx, event);
 100         if (ret)
 101                 return ret;
 102
 103         /* Enable FPU */
 104         if (supports_extension('d') || supports_extension('f')) {
 105                 csr_set(MODE_PREFIX(status), MSTATUS_FS);
 106                 csr_write(CSR_FCSR, 0);
 107         }
 108
 109         if (CONFIG_IS_ENABLED(RISCV_MMODE)) {
 110                 /*
 111                  * Enable perf counters for cycle, time,
 112                  * and instret counters only
 113                  */
 114                 if (supports_extension('u')) {
 115 #ifdef CONFIG_RISCV_PRIV_1_9
 116                         csr_write(CSR_MSCOUNTEREN, GENMASK(2, 0));
 117                         csr_write(CSR_MUCOUNTEREN, GENMASK(2, 0));
 118 #else
 119                         csr_write(CSR_MCOUNTEREN, GENMASK(2, 0));
 120 #endif
 121                 }
 122
 123                 /* Disable paging */
 124                 if (supports_extension('s'))
 125 #ifdef CONFIG_RISCV_PRIV_1_9
 126                         csr_read_clear(CSR_MSTATUS, SR_VM);
 127 #else
 128                         csr_write(CSR_SATP, 0);
 129 #endif
 130         }
 131
 132 #if CONFIG_IS_ENABLED(SMP)
 133         ret = riscv_init_ipi();
 134         if (ret)
 135                 return ret;
 136
 137         /*
 138          * Clear all pending IPIs on secondary harts. We don't do anything on
 139          * the boot hart, since we never send an IPI to ourselves, and no
 140          * interrupts are enabled
 141          */
 142         ret = smp_call_function((ulong)dummy_pending_ipi_clear, 0, 0, 0);
 143         if (ret)
 144                 return ret;
 145 #endif
 146
 147         return 0;
 148 }
 149 EVENT_SPY(EVT_DM_POST_INIT_F, riscv_cpu_setup);
 150
 151 int arch_early_init_r(void)
 152 {
 153         if (IS_ENABLED(CONFIG_SYSRESET_SBI))
 154                 device_bind_driver(gd->dm_root, "sbi-sysreset",
 155                                    "sbi-sysreset", NULL);
 156
 157         return 0;
 158 }
 159
 160 /**
 161  * harts_early_init() - A callback function called by start.S to configure
 162  * feature settings of each hart.
 163  *
 164  * In a multi-core system, memory access shall be careful here, it shall
 165  * take care of race conditions.
 166  */
 167 __weak void harts_early_init(void)
 168 {
 169 }