include/configs/p1_p2_rdb_pc.h

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  * Copyright 2010-2011 Freescale Semiconductor, Inc.
   4  * Copyright 2020 NXP
   5  */
   6
   7 /*
   8  * QorIQ RDB boards configuration file
   9  */
  10 #ifndef __CONFIG_H
  11 #define __CONFIG_H
  12
  13 #include <linux/stringify.h>
  14
  15 #if defined(CONFIG_TARGET_P1020RDB_PC)
  16 #define CONFIG_BOARDNAME "P1020RDB-PC"
  17 #define CONFIG_NAND_FSL_ELBC
  18 #define CONFIG_VSC7385_ENET
  19 #define CONFIG_SLIC
  20 #define __SW_BOOT_MASK          0x03
  21 #define __SW_BOOT_NOR           0x5c
  22 #define __SW_BOOT_SPI           0x1c
  23 #define __SW_BOOT_SD            0x9c
  24 #define __SW_BOOT_NAND          0xec
  25 #define __SW_BOOT_PCIE          0x6c
  26 #define CONFIG_SYS_L2_SIZE      (256 << 10)
  27 #endif
  28
  29 /*
  30  * P1020RDB-PD board has user selectable switches for evaluating different
  31  * frequency and boot options for the P1020 device. The table that
  32  * follow describe the available options. The front six binary number was in
  33  * accordance with SW3[1:6].
  34  * 111101 533 533 267 667 NOR Core0 boot; Core1 hold-off
  35  * 101101 667 667 333 667 NOR Core0 boot; Core1 hold-off
  36  * 011001 800 800 400 667 NOR Core0 boot; Core1 hold-off
  37  * 001001 800 800 400 667 SD/MMC Core0 boot; Core1 hold-off
  38  * 001101 800 800 400 667 SPI Core0 boot; Core1 hold-off
  39  * 010001 800 800 400 667 NAND Core0 boot; Core1 hold-off
  40  * 011101 800 800 400 667 PCIe-2 Core0 boot; Core1 hold-off
  41  */
  42 #if defined(CONFIG_TARGET_P1020RDB_PD)
  43 #define CONFIG_BOARDNAME "P1020RDB-PD"
  44 #define CONFIG_NAND_FSL_ELBC
  45 #define CONFIG_VSC7385_ENET
  46 #define CONFIG_SLIC
  47 #define __SW_BOOT_MASK          0x03
  48 #define __SW_BOOT_NOR           0x64
  49 #define __SW_BOOT_SPI           0x34
  50 #define __SW_BOOT_SD            0x24
  51 #define __SW_BOOT_NAND          0x44
  52 #define __SW_BOOT_PCIE          0x74
  53 #define CONFIG_SYS_L2_SIZE      (256 << 10)
  54 /*
  55  * Dynamic MTD Partition support with mtdparts
  56  */
  57 #endif
  58
  59 #if defined(CONFIG_TARGET_P2020RDB)
  60 #define CONFIG_BOARDNAME "P2020RDB-PC"
  61 #define CONFIG_NAND_FSL_ELBC
  62 #define CONFIG_VSC7385_ENET
  63 #define __SW_BOOT_MASK          0x03
  64 #define __SW_BOOT_NOR           0xc8
  65 #define __SW_BOOT_SPI           0x28
  66 #define __SW_BOOT_SD            0x68 /* or 0x18 */
  67 #define __SW_BOOT_NAND          0xe8
  68 #define __SW_BOOT_PCIE          0xa8
  69 #define CONFIG_SYS_L2_SIZE      (512 << 10)
  70 /*
  71  * Dynamic MTD Partition support with mtdparts
  72  */
  73 #endif
  74
  75 #ifdef CONFIG_SDCARD
  76 #define CONFIG_SPL_FLUSH_IMAGE
  77 #define CONFIG_SPL_TARGET               "u-boot-with-spl.bin"
  78 #define CONFIG_SPL_PAD_TO               0x20000
  79 #define CONFIG_SPL_MAX_SIZE             (128 * 1024)
  80 #define CONFIG_SYS_MMC_U_BOOT_SIZE      (768 << 10)
  81 #define CONFIG_SYS_MMC_U_BOOT_DST       (0x11000000)
  82 #define CONFIG_SYS_MMC_U_BOOT_START     (0x11000000)
  83 #define CONFIG_SYS_MMC_U_BOOT_OFFS      (128 << 10)
  84 #define CONFIG_SYS_MPC85XX_NO_RESETVEC
  85 #ifdef CONFIG_SPL_BUILD
  86 #define CONFIG_SPL_COMMON_INIT_DDR
  87 #endif
  88 #endif
  89
  90 #ifdef CONFIG_SPIFLASH
  91 #define CONFIG_SPL_SPI_FLASH_MINIMAL
  92 #define CONFIG_SPL_FLUSH_IMAGE
  93 #define CONFIG_SPL_TARGET               "u-boot-with-spl.bin"
  94 #define CONFIG_SPL_PAD_TO               0x20000
  95 #define CONFIG_SPL_MAX_SIZE             (128 * 1024)
  96 #define CONFIG_SYS_SPI_FLASH_U_BOOT_SIZE        (768 << 10)
  97 #define CONFIG_SYS_SPI_FLASH_U_BOOT_DST         (0x11000000)
  98 #define CONFIG_SYS_SPI_FLASH_U_BOOT_START       (0x11000000)
  99 #define CONFIG_SYS_SPI_FLASH_U_BOOT_OFFS        (128 << 10)
 100 #define CONFIG_SYS_MPC85XX_NO_RESETVEC
 101 #ifdef CONFIG_SPL_BUILD
 102 #define CONFIG_SPL_COMMON_INIT_DDR
 103 #endif
 104 #endif
 105
 106 #ifdef CONFIG_MTD_RAW_NAND
 107 #ifdef CONFIG_TPL_BUILD
 108 #define CONFIG_SPL_FLUSH_IMAGE
 109 #define CONFIG_SPL_NAND_INIT
 110 #define CONFIG_SPL_COMMON_INIT_DDR
 111 #define CONFIG_SPL_MAX_SIZE             (128 << 10)
 112 #define CONFIG_TPL_TEXT_BASE            0xf8f81000
 113 #define CONFIG_SYS_MPC85XX_NO_RESETVEC
 114 #define CONFIG_SYS_NAND_U_BOOT_SIZE     (832 << 10)
 115 #define CONFIG_SYS_NAND_U_BOOT_DST      (0x11000000)
 116 #define CONFIG_SYS_NAND_U_BOOT_START    (0x11000000)
 117 #define CONFIG_SYS_NAND_U_BOOT_OFFS     ((128 + 128) << 10)
 118 #elif defined(CONFIG_SPL_BUILD)
 119 #define CONFIG_SPL_INIT_MINIMAL
 120 #define CONFIG_SPL_FLUSH_IMAGE
 121 #define CONFIG_SPL_TARGET               "u-boot-with-spl.bin"
 122 #define CONFIG_SPL_MAX_SIZE             4096
 123 #define CONFIG_SYS_NAND_U_BOOT_SIZE     (128 << 10)
 124 #define CONFIG_SYS_NAND_U_BOOT_DST      0xf8f80000
 125 #define CONFIG_SYS_NAND_U_BOOT_START    0xf8f80000
 126 #define CONFIG_SYS_NAND_U_BOOT_OFFS     (128 << 10)
 127 #endif /* not CONFIG_TPL_BUILD */
 128
 129 #define CONFIG_SPL_PAD_TO               0x20000
 130 #define CONFIG_TPL_PAD_TO               0x20000
 131 #define CONFIG_SPL_TARGET               "u-boot-with-spl.bin"
 132 #endif
 133
 134 #ifndef CONFIG_RESET_VECTOR_ADDRESS
 135 #define CONFIG_RESET_VECTOR_ADDRESS     0xeffffffc
 136 #endif
 137
 138 #ifndef CONFIG_SYS_MONITOR_BASE
 139 #ifdef CONFIG_TPL_BUILD
 140 #define CONFIG_SYS_MONITOR_BASE CONFIG_TPL_TEXT_BASE
 141 #elif defined(CONFIG_SPL_BUILD)
 142 #define CONFIG_SYS_MONITOR_BASE CONFIG_SPL_TEXT_BASE
 143 #else
 144 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_TEXT_BASE    /* start of monitor */
 145 #endif
 146 #endif
 147
 148 #define CONFIG_PCIE1    /* PCIE controller 1 (slot 1) */
 149 #define CONFIG_PCIE2    /* PCIE controller 2 (slot 2) */
 150 #define CONFIG_SYS_PCI_64BIT    /* enable 64-bit PCI resources */
 151
 152 #define CONFIG_SYS_SATA_MAX_DEVICE      2
 153 #define CONFIG_LBA48
 154
 155 #if defined(CONFIG_TARGET_P2020RDB)
 156 #define CONFIG_SYS_CLK_FREQ     100000000
 157 #else
 158 #define CONFIG_SYS_CLK_FREQ     66666666
 159 #endif
 160
 161 #define CONFIG_HWCONFIG
 162 /*
 163  * These can be toggled for performance analysis, otherwise use default.
 164  */
 165 #define CONFIG_L2_CACHE
 166 #define CONFIG_BTB
 167
 168 #define CONFIG_ENABLE_36BIT_PHYS
 169
 170 #define CONFIG_SYS_CCSRBAR              0xffe00000
 171 #define CONFIG_SYS_CCSRBAR_PHYS_LOW     CONFIG_SYS_CCSRBAR
 172
 173 /* IN case of NAND bootloader relocate CCSRBAR in RAMboot code not in the 4k
 174        SPL code*/
 175 #ifdef CONFIG_SPL_BUILD
 176 #define CONFIG_SYS_CCSR_DO_NOT_RELOCATE
 177 #endif
 178
 179 /* DDR Setup */
 180 #define CONFIG_SYS_DDR_RAW_TIMING
 181 #define CONFIG_SYS_SPD_BUS_NUM 1
 182 #define SPD_EEPROM_ADDRESS 0x52
 183
 184 #if defined(CONFIG_TARGET_P1020RDB_PD)
 185 #define CONFIG_SYS_SDRAM_SIZE_LAW       LAW_SIZE_2G
 186 #define CONFIG_CHIP_SELECTS_PER_CTRL    2
 187 #else
 188 #define CONFIG_SYS_SDRAM_SIZE_LAW       LAW_SIZE_1G
 189 #define CONFIG_CHIP_SELECTS_PER_CTRL    1
 190 #endif
 191 #define CONFIG_SYS_SDRAM_SIZE           (1u << (CONFIG_SYS_SDRAM_SIZE_LAW - 19))
 192 #define CONFIG_SYS_DDR_SDRAM_BASE       0x00000000
 193 #define CONFIG_SYS_SDRAM_BASE           CONFIG_SYS_DDR_SDRAM_BASE
 194
 195 #define CONFIG_DIMM_SLOTS_PER_CTLR      1
 196
 197 /* Default settings for DDR3 */
 198 #ifndef CONFIG_TARGET_P2020RDB
 199 #define CONFIG_SYS_DDR_CS0_BNDS         0x0000003f
 200 #define CONFIG_SYS_DDR_CS0_CONFIG       0x80014302
 201 #define CONFIG_SYS_DDR_CS0_CONFIG_2     0x00000000
 202 #define CONFIG_SYS_DDR_CS1_BNDS         0x0040007f
 203 #define CONFIG_SYS_DDR_CS1_CONFIG       0x80014302
 204 #define CONFIG_SYS_DDR_CS1_CONFIG_2     0x00000000
 205
 206 #define CONFIG_SYS_DDR_DATA_INIT        0xdeadbeef
 207 #define CONFIG_SYS_DDR_INIT_ADDR        0x00000000
 208 #define CONFIG_SYS_DDR_INIT_EXT_ADDR    0x00000000
 209 #define CONFIG_SYS_DDR_MODE_CONTROL     0x00000000
 210
 211 #define CONFIG_SYS_DDR_ZQ_CONTROL       0x89080600
 212 #define CONFIG_SYS_DDR_WRLVL_CONTROL    0x8655A608
 213 #define CONFIG_SYS_DDR_SR_CNTR          0x00000000
 214 #define CONFIG_SYS_DDR_RCW_1            0x00000000
 215 #define CONFIG_SYS_DDR_RCW_2            0x00000000
 216 #define CONFIG_SYS_DDR_CONTROL          0xC70C0000      /* Type = DDR3  */
 217 #define CONFIG_SYS_DDR_CONTROL_2        0x04401050
 218 #define CONFIG_SYS_DDR_TIMING_4         0x00220001
 219 #define CONFIG_SYS_DDR_TIMING_5         0x03402400
 220
 221 #define CONFIG_SYS_DDR_TIMING_3         0x00020000
 222 #define CONFIG_SYS_DDR_TIMING_0         0x00330004
 223 #define CONFIG_SYS_DDR_TIMING_1         0x6f6B4846
 224 #define CONFIG_SYS_DDR_TIMING_2         0x0FA8C8CF
 225 #define CONFIG_SYS_DDR_CLK_CTRL         0x03000000
 226 #define CONFIG_SYS_DDR_MODE_1           0x40461520
 227 #define CONFIG_SYS_DDR_MODE_2           0x8000c000
 228 #define CONFIG_SYS_DDR_INTERVAL         0x0C300000
 229 #endif
 230
 231 /*
 232  * Memory map
 233  *
 234  * 0x0000_0000 0x7fff_ffff      DDR             Up to 2GB cacheable
 235  * 0x8000_0000 0xdfff_ffff      PCI Express Mem 1.5G non-cacheable(PCIe * 3)
 236  * 0xec00_0000 0xefff_ffff      NOR flash       Up to 64M non-cacheable CS0/1
 237  * 0xf8f8_0000 0xf8ff_ffff      L2 SRAM         Up to 512K cacheable
 238  *   (early boot only)
 239  * 0xff80_0000 0xff80_7fff      NAND flash      32K non-cacheable       CS1/0
 240  * 0xff98_0000 0xff98_ffff      PMC             64K non-cacheable       CS2
 241  * 0xffa0_0000 0xffaf_ffff      CPLD            1M non-cacheable        CS3
 242  * 0xffb0_0000 0xffbf_ffff      VSC7385 switch  1M non-cacheable        CS2
 243  * 0xffc0_0000 0xffc3_ffff      PCI IO range    256k non-cacheable
 244  * 0xffd0_0000 0xffd0_3fff      L1 for stack    16K cacheable
 245  * 0xffe0_0000 0xffef_ffff      CCSR            1M non-cacheable
 246  */
 247
 248 /*
 249  * Local Bus Definitions
 250  */
 251 #if defined(CONFIG_TARGET_P1020RDB_PD)
 252 #define CONFIG_SYS_MAX_FLASH_SECT       512     /* 64M */
 253 #define CONFIG_SYS_FLASH_BASE           0xec000000
 254 #else
 255 #define CONFIG_SYS_MAX_FLASH_SECT       128     /* 16M */
 256 #define CONFIG_SYS_FLASH_BASE           0xef000000
 257 #endif
 258
 259 #ifdef CONFIG_PHYS_64BIT
 260 #define CONFIG_SYS_FLASH_BASE_PHYS      (0xf00000000ull | CONFIG_SYS_FLASH_BASE)
 261 #else
 262 #define CONFIG_SYS_FLASH_BASE_PHYS      CONFIG_SYS_FLASH_BASE
 263 #endif
 264
 265 #define CONFIG_FLASH_BR_PRELIM (BR_PHYS_ADDR(CONFIG_SYS_FLASH_BASE_PHYS) \
 266         | BR_PS_16 | BR_V)
 267
 268 #define CONFIG_FLASH_OR_PRELIM  0xfc000ff7
 269
 270 #define CONFIG_SYS_FLASH_BANKS_LIST     {CONFIG_SYS_FLASH_BASE_PHYS}
 271 #define CONFIG_SYS_FLASH_QUIET_TEST
 272 #define CONFIG_FLASH_SHOW_PROGRESS      45      /* count down from 45/5: 9..1 */
 273
 274 #define CONFIG_SYS_MAX_FLASH_BANKS      1       /* number of banks */
 275
 276 #undef CONFIG_SYS_FLASH_CHECKSUM
 277 #define CONFIG_SYS_FLASH_ERASE_TOUT     60000   /* Flash Erase Timeout (ms) */
 278 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Flash Write Timeout (ms) */
 279
 280 #define CONFIG_SYS_FLASH_EMPTY_INFO
 281
 282 /* Nand Flash */
 283 #ifdef CONFIG_NAND_FSL_ELBC
 284 #define CONFIG_SYS_NAND_BASE            0xff800000
 285 #ifdef CONFIG_PHYS_64BIT
 286 #define CONFIG_SYS_NAND_BASE_PHYS       0xfff800000ull
 287 #else
 288 #define CONFIG_SYS_NAND_BASE_PHYS       CONFIG_SYS_NAND_BASE
 289 #endif
 290
 291 #define CONFIG_SYS_NAND_BASE_LIST       { CONFIG_SYS_NAND_BASE }
 292 #define CONFIG_SYS_MAX_NAND_DEVICE      1
 293 #if defined(CONFIG_TARGET_P1020RDB_PD)
 294 #define CONFIG_SYS_NAND_BLOCK_SIZE      (128 * 1024)
 295 #else
 296 #define CONFIG_SYS_NAND_BLOCK_SIZE      (16 * 1024)
 297 #endif
 298
 299 #define CONFIG_SYS_NAND_BR_PRELIM (BR_PHYS_ADDR(CONFIG_SYS_NAND_BASE_PHYS) \
 300         | (2<<BR_DECC_SHIFT)    /* Use HW ECC */ \
 301         | BR_PS_8       /* Port Size = 8 bit */ \
 302         | BR_MS_FCM     /* MSEL = FCM */ \
 303         | BR_V) /* valid */
 304 #if defined(CONFIG_TARGET_P1020RDB_PD)
 305 #define CONFIG_SYS_NAND_OR_PRELIM       (OR_AM_32KB \
 306         | OR_FCM_PGS    /* Large Page*/ \
 307         | OR_FCM_CSCT \
 308         | OR_FCM_CST \
 309         | OR_FCM_CHT \
 310         | OR_FCM_SCY_1 \
 311         | OR_FCM_TRLX \
 312         | OR_FCM_EHTR)
 313 #else
 314 #define CONFIG_SYS_NAND_OR_PRELIM       (OR_AM_32KB     /* small page */ \
 315         | OR_FCM_CSCT \
 316         | OR_FCM_CST \
 317         | OR_FCM_CHT \
 318         | OR_FCM_SCY_1 \
 319         | OR_FCM_TRLX \
 320         | OR_FCM_EHTR)
 321 #endif
 322 #endif /* CONFIG_NAND_FSL_ELBC */
 323
 324 #define CONFIG_SYS_INIT_RAM_LOCK
 325 #define CONFIG_SYS_INIT_RAM_ADDR        0xffd00000 /* stack in RAM */
 326 #ifdef CONFIG_PHYS_64BIT
 327 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_HIGH 0xf
 328 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW CONFIG_SYS_INIT_RAM_ADDR
 329 /* The assembler doesn't like typecast */
 330 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS \
 331         ((CONFIG_SYS_INIT_RAM_ADDR_PHYS_HIGH * 1ull << 32) | \
 332           CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW)
 333 #else
 334 /* Initial L1 address */
 335 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS   CONFIG_SYS_INIT_RAM_ADDR
 336 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_HIGH 0
 337 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW CONFIG_SYS_INIT_RAM_ADDR_PHYS
 338 #endif
 339 /* Size of used area in RAM */
 340 #define CONFIG_SYS_INIT_RAM_SIZE        0x00004000
 341
 342 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - \
 343                                         GENERATED_GBL_DATA_SIZE)
 344 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
 345
 346 #define CONFIG_SYS_MONITOR_LEN  (768 * 1024)
 347
 348 #define CONFIG_SYS_CPLD_BASE    0xffa00000
 349 #ifdef CONFIG_PHYS_64BIT
 350 #define CONFIG_SYS_CPLD_BASE_PHYS       0xfffa00000ull
 351 #else
 352 #define CONFIG_SYS_CPLD_BASE_PHYS       CONFIG_SYS_CPLD_BASE
 353 #endif
 354 /* CPLD config size: 1Mb */
 355 #define CONFIG_CPLD_BR_PRELIM   (BR_PHYS_ADDR(CONFIG_SYS_CPLD_BASE_PHYS) | \
 356                                         BR_PS_8 | BR_V)
 357 #define CONFIG_CPLD_OR_PRELIM   (0xfff009f7)
 358
 359 #define CONFIG_SYS_PMC_BASE     0xff980000
 360 #define CONFIG_SYS_PMC_BASE_PHYS        CONFIG_SYS_PMC_BASE
 361 #define CONFIG_PMC_BR_PRELIM    (BR_PHYS_ADDR(CONFIG_SYS_PMC_BASE_PHYS) | \
 362                                         BR_PS_8 | BR_V)
 363 #define CONFIG_PMC_OR_PRELIM    (OR_AM_64KB | OR_GPCM_CSNT | OR_GPCM_XACS | \
 364                                  OR_GPCM_SCY | OR_GPCM_TRLX | OR_GPCM_EHTR | \
 365                                  OR_GPCM_EAD)
 366
 367 #ifdef CONFIG_MTD_RAW_NAND
 368 #define CONFIG_SYS_BR0_PRELIM   CONFIG_SYS_NAND_BR_PRELIM /* NAND Base Addr */
 369 #define CONFIG_SYS_OR0_PRELIM   CONFIG_SYS_NAND_OR_PRELIM /* NAND Options */
 370 #define CONFIG_SYS_BR1_PRELIM   CONFIG_FLASH_BR_PRELIM  /* NOR Base Address */
 371 #define CONFIG_SYS_OR1_PRELIM   CONFIG_FLASH_OR_PRELIM  /* NOR Options */
 372 #else
 373 #define CONFIG_SYS_BR0_PRELIM   CONFIG_FLASH_BR_PRELIM  /* NOR Base Address */
 374 #define CONFIG_SYS_OR0_PRELIM   CONFIG_FLASH_OR_PRELIM  /* NOR Options */
 375 #ifdef CONFIG_NAND_FSL_ELBC
 376 #define CONFIG_SYS_BR1_PRELIM   CONFIG_SYS_NAND_BR_PRELIM /* NAND Base Addr */
 377 #define CONFIG_SYS_OR1_PRELIM   CONFIG_SYS_NAND_OR_PRELIM /* NAND Options */
 378 #endif
 379 #endif
 380 #define CONFIG_SYS_BR3_PRELIM   CONFIG_CPLD_BR_PRELIM   /* CPLD Base Address */
 381 #define CONFIG_SYS_OR3_PRELIM   CONFIG_CPLD_OR_PRELIM   /* CPLD Options */
 382
 383 /* Vsc7385 switch */
 384 #ifdef CONFIG_VSC7385_ENET
 385 #define __VSCFW_ADDR                    "vscfw_addr=ef000000"
 386 #define CONFIG_SYS_VSC7385_BASE         0xffb00000
 387
 388 #ifdef CONFIG_PHYS_64BIT
 389 #define CONFIG_SYS_VSC7385_BASE_PHYS    0xfffb00000ull
 390 #else
 391 #define CONFIG_SYS_VSC7385_BASE_PHYS    CONFIG_SYS_VSC7385_BASE
 392 #endif
 393
 394 #define CONFIG_SYS_VSC7385_BR_PRELIM    \
 395         (BR_PHYS_ADDR(CONFIG_SYS_VSC7385_BASE_PHYS) | BR_PS_8 | BR_V)
 396 #define CONFIG_SYS_VSC7385_OR_PRELIM    (OR_AM_128KB | OR_GPCM_CSNT | \
 397                         OR_GPCM_XACS |  OR_GPCM_SCY_15 | OR_GPCM_SETA | \
 398                         OR_GPCM_TRLX |  OR_GPCM_EHTR | OR_GPCM_EAD)
 399
 400 #define CONFIG_SYS_BR2_PRELIM   CONFIG_SYS_VSC7385_BR_PRELIM
 401 #define CONFIG_SYS_OR2_PRELIM   CONFIG_SYS_VSC7385_OR_PRELIM
 402
 403 /* The size of the VSC7385 firmware image */
 404 #define CONFIG_VSC7385_IMAGE_SIZE       8192
 405 #endif
 406
 407 /*
 408  * Config the L2 Cache as L2 SRAM
 409 */
 410 #if defined(CONFIG_SPL_BUILD)
 411 #if defined(CONFIG_SDCARD) || defined(CONFIG_SPIFLASH)
 412 #define CONFIG_SYS_INIT_L2_ADDR         0xf8f80000
 413 #define CONFIG_SYS_INIT_L2_ADDR_PHYS    CONFIG_SYS_INIT_L2_ADDR
 414 #define CONFIG_SYS_INIT_L2_END  (CONFIG_SYS_INIT_L2_ADDR + CONFIG_SYS_L2_SIZE)
 415 #define CONFIG_SPL_RELOC_TEXT_BASE      0xf8f81000
 416 #define CONFIG_SPL_GD_ADDR              (CONFIG_SYS_INIT_L2_ADDR + 112 * 1024)
 417 #define CONFIG_SPL_RELOC_STACK          (CONFIG_SYS_INIT_L2_ADDR + 116 * 1024)
 418 #define CONFIG_SPL_RELOC_MALLOC_ADDR    (CONFIG_SYS_INIT_L2_ADDR + 148 * 1024)
 419 #if defined(CONFIG_TARGET_P2020RDB)
 420 #define CONFIG_SPL_RELOC_MALLOC_SIZE    (364 << 10)
 421 #else
 422 #define CONFIG_SPL_RELOC_MALLOC_SIZE    (108 << 10)
 423 #endif
 424 #elif defined(CONFIG_MTD_RAW_NAND)
 425 #ifdef CONFIG_TPL_BUILD
 426 #define CONFIG_SYS_INIT_L2_ADDR         0xf8f80000
 427 #define CONFIG_SYS_INIT_L2_ADDR_PHYS    CONFIG_SYS_INIT_L2_ADDR
 428 #define CONFIG_SYS_INIT_L2_END  (CONFIG_SYS_INIT_L2_ADDR + CONFIG_SYS_L2_SIZE)
 429 #define CONFIG_SPL_RELOC_TEXT_BASE      0xf8f81000
 430 #define CONFIG_SPL_RELOC_STACK          (CONFIG_SYS_INIT_L2_ADDR + 192 * 1024)
 431 #define CONFIG_SPL_RELOC_MALLOC_ADDR    (CONFIG_SYS_INIT_L2_ADDR + 208 * 1024)
 432 #define CONFIG_SPL_RELOC_MALLOC_SIZE    (48 << 10)
 433 #define CONFIG_SPL_GD_ADDR              (CONFIG_SYS_INIT_L2_ADDR + 176 * 1024)
 434 #else
 435 #define CONFIG_SYS_INIT_L2_ADDR         0xf8f80000
 436 #define CONFIG_SYS_INIT_L2_ADDR_PHYS    CONFIG_SYS_INIT_L2_ADDR
 437 #define CONFIG_SYS_INIT_L2_END  (CONFIG_SYS_INIT_L2_ADDR + CONFIG_SYS_L2_SIZE)
 438 #define CONFIG_SPL_RELOC_TEXT_BASE      (CONFIG_SYS_INIT_L2_END - 0x2000)
 439 #define CONFIG_SPL_RELOC_STACK          ((CONFIG_SYS_INIT_L2_END - 1) & ~0xF)
 440 #endif /* CONFIG_TPL_BUILD */
 441 #endif
 442 #endif
 443
 444 /* Serial Port - controlled on board with jumper J8
 445  * open - index 2
 446  * shorted - index 1
 447  */
 448 #undef CONFIG_SERIAL_SOFTWARE_FIFO
 449 #define CONFIG_SYS_NS16550_SERIAL
 450 #define CONFIG_SYS_NS16550_REG_SIZE     1
 451 #define CONFIG_SYS_NS16550_CLK          get_bus_freq(0)
 452 #if defined(CONFIG_SPL_BUILD) && defined(CONFIG_SPL_INIT_MINIMAL)
 453 #define CONFIG_NS16550_MIN_FUNCTIONS
 454 #endif
 455
 456 #define CONFIG_SYS_BAUDRATE_TABLE       \
 457         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400, 57600, 115200}
 458
 459 #define CONFIG_SYS_NS16550_COM1 (CONFIG_SYS_CCSRBAR+0x4500)
 460 #define CONFIG_SYS_NS16550_COM2 (CONFIG_SYS_CCSRBAR+0x4600)
 461
 462 /* I2C */
 463 #if !CONFIG_IS_ENABLED(DM_I2C)
 464 #define CONFIG_SYS_I2C_NOPROBES         { {0, 0x29} }
 465 #endif
 466
 467 #define CONFIG_SYS_SPD_BUS_NUM          1 /* For rom_loc and flash bank */
 468
 469 /*
 470  * I2C2 EEPROM
 471  */
 472
 473 #define CONFIG_RTC_PT7C4338
 474 #define CONFIG_SYS_I2C_RTC_ADDR         0x68
 475 #define CONFIG_SYS_I2C_PCA9557_ADDR     0x18
 476
 477 /* enable read and write access to EEPROM */
 478
 479 #if defined(CONFIG_PCI)
 480 /*
 481  * General PCI
 482  * Memory space is mapped 1-1, but I/O space must start from 0.
 483  */
 484
 485 /* controller 2, direct to uli, tgtid 2, Base address 9000 */
 486 #define CONFIG_SYS_PCIE2_MEM_VIRT       0xa0000000
 487 #ifdef CONFIG_PHYS_64BIT
 488 #define CONFIG_SYS_PCIE2_MEM_PHYS       0xc20000000ull
 489 #else
 490 #define CONFIG_SYS_PCIE2_MEM_PHYS       0xa0000000
 491 #endif
 492 #define CONFIG_SYS_PCIE2_IO_VIRT        0xffc10000
 493 #ifdef CONFIG_PHYS_64BIT
 494 #define CONFIG_SYS_PCIE2_IO_PHYS        0xfffc10000ull
 495 #else
 496 #define CONFIG_SYS_PCIE2_IO_PHYS        0xffc10000
 497 #endif
 498
 499 /* controller 1, Slot 2, tgtid 1, Base address a000 */
 500 #define CONFIG_SYS_PCIE1_MEM_VIRT       0x80000000
 501 #ifdef CONFIG_PHYS_64BIT
 502 #define CONFIG_SYS_PCIE1_MEM_PHYS       0xc00000000ull
 503 #else
 504 #define CONFIG_SYS_PCIE1_MEM_PHYS       0x80000000
 505 #endif
 506 #define CONFIG_SYS_PCIE1_IO_VIRT        0xffc00000
 507 #ifdef CONFIG_PHYS_64BIT
 508 #define CONFIG_SYS_PCIE1_IO_PHYS        0xfffc00000ull
 509 #else
 510 #define CONFIG_SYS_PCIE1_IO_PHYS        0xffc00000
 511 #endif
 512
 513 #define CONFIG_PCI_SCAN_SHOW    /* show pci devices on startup */
 514 #endif /* CONFIG_PCI */
 515
 516 #if defined(CONFIG_TSEC_ENET)
 517 #define CONFIG_TSEC1
 518 #define CONFIG_TSEC1_NAME       "eTSEC1"
 519 #define CONFIG_TSEC2
 520 #define CONFIG_TSEC2_NAME       "eTSEC2"
 521 #define CONFIG_TSEC3
 522 #define CONFIG_TSEC3_NAME       "eTSEC3"
 523
 524 #define TSEC1_PHY_ADDR  2
 525 #define TSEC2_PHY_ADDR  0
 526 #define TSEC3_PHY_ADDR  1
 527
 528 #define TSEC1_FLAGS     (TSEC_GIGABIT | TSEC_REDUCED)
 529 #define TSEC2_FLAGS     (TSEC_GIGABIT | TSEC_REDUCED)
 530 #define TSEC3_FLAGS     (TSEC_GIGABIT | TSEC_REDUCED)
 531
 532 #define TSEC1_PHYIDX    0
 533 #define TSEC2_PHYIDX    0
 534 #define TSEC3_PHYIDX    0
 535
 536 #define CONFIG_ETHPRIME "eTSEC1"
 537
 538 #define CONFIG_HAS_ETH0
 539 #define CONFIG_HAS_ETH1
 540 #define CONFIG_HAS_ETH2
 541 #endif /* CONFIG_TSEC_ENET */
 542
 543 #ifdef CONFIG_QE
 544 /* QE microcode/firmware address */
 545 #define CONFIG_SYS_QE_FW_ADDR   0xefec0000
 546 #define CONFIG_SYS_QE_FMAN_FW_LENGTH    0x10000
 547 #endif /* CONFIG_QE */
 548
 549 /*
 550  * Environment
 551  */
 552 #if defined(CONFIG_SDCARD)
 553 #define CONFIG_FSL_FIXED_MMC_LOCATION
 554 #elif defined(CONFIG_MTD_RAW_NAND)
 555 #define CONFIG_ENV_RANGE        (3 * CONFIG_ENV_SIZE)
 556 #ifdef CONFIG_TPL_BUILD
 557 #define SPL_ENV_ADDR            (CONFIG_SYS_INIT_L2_ADDR + (160 << 10))
 558 #endif
 559 #elif defined(CONFIG_SYS_RAMBOOT)
 560 #define SPL_ENV_ADDR            (CONFIG_SYS_MONITOR_BASE - 0x1000)
 561 #endif
 562
 563 #define CONFIG_LOADS_ECHO               /* echo on for serial download */
 564 #define CONFIG_SYS_LOADS_BAUD_CHANGE    /* allow baudrate change */
 565
 566 /*
 567  * USB
 568  */
 569 #define CONFIG_HAS_FSL_DR_USB
 570
 571 #if defined(CONFIG_HAS_FSL_DR_USB)
 572 #ifdef CONFIG_USB_EHCI_HCD
 573 #define CONFIG_EHCI_HCD_INIT_AFTER_RESET
 574 #define CONFIG_USB_EHCI_FSL
 575 #endif
 576 #endif
 577
 578 #if defined(CONFIG_TARGET_P1020RDB_PD)
 579 #define CONFIG_USB_MAX_CONTROLLER_COUNT 1
 580 #endif
 581
 582 #ifdef CONFIG_MMC
 583 #define CONFIG_SYS_FSL_ESDHC_ADDR       CONFIG_SYS_MPC85xx_ESDHC_ADDR
 584 #endif
 585
 586 #undef CONFIG_WATCHDOG  /* watchdog disabled */
 587
 588 /*
 589  * Miscellaneous configurable options
 590  */
 591
 592 /*
 593  * For booting Linux, the board info and command line data
 594  * have to be in the first 64 MB of memory, since this is
 595  * the maximum mapped by the Linux kernel during initialization.
 596  */
 597 #define CONFIG_SYS_BOOTMAPSZ    (64 << 20)      /* Initial Memory for Linux*/
 598 #define CONFIG_SYS_BOOTM_LEN    (64 << 20)      /* Increase max gunzip size */
 599
 600 /*
 601  * Environment Configuration
 602  */
 603 #define CONFIG_HOSTNAME         "unknown"
 604 #define CONFIG_ROOTPATH         "/opt/nfsroot"
 605 #define CONFIG_BOOTFILE         "uImage"
 606 #define CONFIG_UBOOTPATH        u-boot.bin /* U-Boot image on TFTP server */
 607
 608 #ifdef __SW_BOOT_NOR
 609 #define __NOR_RST_CMD   \
 610 norboot=i2c dev 1; i2c mw 18 1 __SW_BOOT_NOR 1; \
 611 i2c mw 18 3 __SW_BOOT_MASK 1; reset
 612 #endif
 613 #ifdef __SW_BOOT_SPI
 614 #define __SPI_RST_CMD   \
 615 spiboot=i2c dev 1; i2c mw 18 1 __SW_BOOT_SPI 1; \
 616 i2c mw 18 3 __SW_BOOT_MASK 1; reset
 617 #endif
 618 #ifdef __SW_BOOT_SD
 619 #define __SD_RST_CMD    \
 620 sdboot=i2c dev 1; i2c mw 18 1 __SW_BOOT_SD 1; \
 621 i2c mw 18 3 __SW_BOOT_MASK 1; reset
 622 #endif
 623 #ifdef __SW_BOOT_NAND
 624 #define __NAND_RST_CMD  \
 625 nandboot=i2c dev 1; i2c mw 18 1 __SW_BOOT_NAND 1; \
 626 i2c mw 18 3 __SW_BOOT_MASK 1; reset
 627 #endif
 628 #ifdef __SW_BOOT_PCIE
 629 #define __PCIE_RST_CMD  \
 630 pciboot=i2c dev 1; i2c mw 18 1 __SW_BOOT_PCIE 1; \
 631 i2c mw 18 3 __SW_BOOT_MASK 1; reset
 632 #endif
 633
 634 #define CONFIG_EXTRA_ENV_SETTINGS       \
 635 "netdev=eth0\0" \
 636 "uboot=" __stringify(CONFIG_UBOOTPATH) "\0"     \
 637 "loadaddr=1000000\0"    \
 638 "bootfile=uImage\0"     \
 639 "tftpflash=tftpboot $loadaddr $uboot; " \
 640         "protect off " __stringify(CONFIG_SYS_TEXT_BASE) " +$filesize; " \
 641         "erase " __stringify(CONFIG_SYS_TEXT_BASE) " +$filesize; "      \
 642         "cp.b $loadaddr " __stringify(CONFIG_SYS_TEXT_BASE) " $filesize; " \
 643         "protect on " __stringify(CONFIG_SYS_TEXT_BASE) " +$filesize; " \
 644         "cmp.b $loadaddr " __stringify(CONFIG_SYS_TEXT_BASE) " $filesize\0" \
 645 "hwconfig=usb1:dr_mode=host,phy_type=ulpi\0"    \
 646 "consoledev=ttyS0\0"    \
 647 "ramdiskaddr=2000000\0" \
 648 "ramdiskfile=rootfs.ext2.gz.uboot\0"    \
 649 "fdtaddr=1e00000\0"     \
 650 "bdev=sda1\0" \
 651 "jffs2nor=mtdblock3\0"  \
 652 "norbootaddr=ef080000\0"        \
 653 "norfdtaddr=ef040000\0" \
 654 "jffs2nand=mtdblock9\0" \
 655 "nandbootaddr=100000\0" \
 656 "nandfdtaddr=80000\0"           \
 657 "ramdisk_size=120000\0" \
 658 "map_lowernorbank=i2c dev 1; i2c mw 18 1 02 1; i2c mw 18 3 fd 1\0" \
 659 "map_uppernorbank=i2c dev 1; i2c mw 18 1 00 1; i2c mw 18 3 fd 1\0" \
 660 __stringify(__VSCFW_ADDR)"\0" \
 661 __stringify(__NOR_RST_CMD)"\0" \
 662 __stringify(__SPI_RST_CMD)"\0" \
 663 __stringify(__SD_RST_CMD)"\0" \
 664 __stringify(__NAND_RST_CMD)"\0" \
 665 __stringify(__PCIE_RST_CMD)"\0"
 666
 667 #define NFSBOOTCOMMAND  \
 668 "setenv bootargs root=/dev/nfs rw "     \
 669 "nfsroot=$serverip:$rootpath "  \
 670 "ip=$ipaddr:$serverip:$gatewayip:$netmask:$hostname:$netdev:off " \
 671 "console=$consoledev,$baudrate $othbootargs;" \
 672 "tftp $loadaddr $bootfile;"     \
 673 "tftp $fdtaddr $fdtfile;"       \
 674 "bootm $loadaddr - $fdtaddr"
 675
 676 #define HDBOOT  \
 677 "setenv bootargs root=/dev/$bdev rw rootdelay=30 "      \
 678 "console=$consoledev,$baudrate $othbootargs;" \
 679 "usb start;"    \
 680 "ext2load usb 0:1 $loadaddr /boot/$bootfile;"   \
 681 "ext2load usb 0:1 $fdtaddr /boot/$fdtfile;"     \
 682 "bootm $loadaddr - $fdtaddr"
 683
 684 #define CONFIG_USB_FAT_BOOT     \
 685 "setenv bootargs root=/dev/ram rw "     \
 686 "console=$consoledev,$baudrate $othbootargs " \
 687 "ramdisk_size=$ramdisk_size;"   \
 688 "usb start;"    \
 689 "fatload usb 0:2 $loadaddr $bootfile;"  \
 690 "fatload usb 0:2 $fdtaddr $fdtfile;"    \
 691 "fatload usb 0:2 $ramdiskaddr $ramdiskfile;"    \
 692 "bootm $loadaddr $ramdiskaddr $fdtaddr"
 693
 694 #define CONFIG_USB_EXT2_BOOT    \
 695 "setenv bootargs root=/dev/ram rw "     \
 696 "console=$consoledev,$baudrate $othbootargs " \
 697 "ramdisk_size=$ramdisk_size;"   \
 698 "usb start;"    \
 699 "ext2load usb 0:4 $loadaddr $bootfile;" \
 700 "ext2load usb 0:4 $fdtaddr $fdtfile;" \
 701 "ext2load usb 0:4 $ramdiskaddr $ramdiskfile;" \
 702 "bootm $loadaddr $ramdiskaddr $fdtaddr"
 703
 704 #define CONFIG_NORBOOT  \
 705 "setenv bootargs root=/dev/$jffs2nor rw "       \
 706 "console=$consoledev,$baudrate rootfstype=jffs2 $othbootargs;"  \
 707 "bootm $norbootaddr - $norfdtaddr"
 708
 709 #define RAMBOOTCOMMAND  \
 710 "setenv bootargs root=/dev/ram rw "     \
 711 "console=$consoledev,$baudrate $othbootargs " \
 712 "ramdisk_size=$ramdisk_size;"   \
 713 "tftp $ramdiskaddr $ramdiskfile;"       \
 714 "tftp $loadaddr $bootfile;"     \
 715 "tftp $fdtaddr $fdtfile;"       \
 716 "bootm $loadaddr $ramdiskaddr $fdtaddr"
 717
 718 #define CONFIG_BOOTCOMMAND      HDBOOT
 719
 720 #endif /* __CONFIG_H */