drivers/net/eepro100.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * (C) Copyright 2002
   4  * Wolfgang Denk, DENX Software Engineering, [email protected].
   5  */
   6
   7 #include <common.h>
   8 #include <asm/io.h>
   9 #include <cpu_func.h>
  10 #include <malloc.h>
  11 #include <miiphy.h>
  12 #include <net.h>
  13 #include <netdev.h>
  14 #include <pci.h>
  15 #include <linux/delay.h>
  16
  17 /* Ethernet chip registers. */
  18 #define SCB_STATUS              0       /* Rx/Command Unit Status *Word* */
  19 #define SCB_INT_ACK_BYTE        1       /* Rx/Command Unit STAT/ACK byte */
  20 #define SCB_CMD                 2       /* Rx/Command Unit Command *Word* */
  21 #define SCB_INTR_CTL_BYTE       3       /* Rx/Command Unit Intr.Control Byte */
  22 #define SCB_POINTER             4       /* General purpose pointer. */
  23 #define SCB_PORT                8       /* Misc. commands and operands. */
  24 #define SCB_FLASH               12      /* Flash memory control. */
  25 #define SCB_EEPROM              14      /* EEPROM memory control. */
  26 #define SCB_CTRL_MDI            16      /* MDI interface control. */
  27 #define SCB_EARLY_RX            20      /* Early receive byte count. */
  28 #define SCB_GEN_CONTROL         28      /* 82559 General Control Register */
  29 #define SCB_GEN_STATUS          29      /* 82559 General Status register */
  30
  31 /* 82559 SCB status word defnitions */
  32 #define SCB_STATUS_CX           0x8000  /* CU finished command (transmit) */
  33 #define SCB_STATUS_FR           0x4000  /* frame received */
  34 #define SCB_STATUS_CNA          0x2000  /* CU left active state */
  35 #define SCB_STATUS_RNR          0x1000  /* receiver left ready state */
  36 #define SCB_STATUS_MDI          0x0800  /* MDI read/write cycle done */
  37 #define SCB_STATUS_SWI          0x0400  /* software generated interrupt */
  38 #define SCB_STATUS_FCP          0x0100  /* flow control pause interrupt */
  39
  40 #define SCB_INTACK_MASK         0xFD00  /* all the above */
  41
  42 #define SCB_INTACK_TX           (SCB_STATUS_CX | SCB_STATUS_CNA)
  43 #define SCB_INTACK_RX           (SCB_STATUS_FR | SCB_STATUS_RNR)
  44
  45 /* System control block commands */
  46 /* CU Commands */
  47 #define CU_NOP                  0x0000
  48 #define CU_START                0x0010
  49 #define CU_RESUME               0x0020
  50 #define CU_STATSADDR            0x0040  /* Load Dump Statistics ctrs addr */
  51 #define CU_SHOWSTATS            0x0050  /* Dump statistics counters. */
  52 #define CU_ADDR_LOAD            0x0060  /* Base address to add to CU commands */
  53 #define CU_DUMPSTATS            0x0070  /* Dump then reset stats counters. */
  54
  55 /* RUC Commands */
  56 #define RUC_NOP                 0x0000
  57 #define RUC_START               0x0001
  58 #define RUC_RESUME              0x0002
  59 #define RUC_ABORT               0x0004
  60 #define RUC_ADDR_LOAD           0x0006  /* (seems not to clear on acceptance) */
  61 #define RUC_RESUMENR            0x0007
  62
  63 #define CU_CMD_MASK             0x00f0
  64 #define RU_CMD_MASK             0x0007
  65
  66 #define SCB_M                   0x0100  /* 0 = enable interrupt, 1 = disable */
  67 #define SCB_SWI                 0x0200  /* 1 - cause device to interrupt */
  68
  69 #define CU_STATUS_MASK          0x00C0
  70 #define RU_STATUS_MASK          0x003C
  71
  72 #define RU_STATUS_IDLE          (0 << 2)
  73 #define RU_STATUS_SUS           (1 << 2)
  74 #define RU_STATUS_NORES         (2 << 2)
  75 #define RU_STATUS_READY         (4 << 2)
  76 #define RU_STATUS_NO_RBDS_SUS   ((1 << 2) | (8 << 2))
  77 #define RU_STATUS_NO_RBDS_NORES ((2 << 2) | (8 << 2))
  78 #define RU_STATUS_NO_RBDS_READY ((4 << 2) | (8 << 2))
  79
  80 /* 82559 Port interface commands. */
  81 #define I82559_RESET            0x00000000      /* Software reset */
  82 #define I82559_SELFTEST         0x00000001      /* 82559 Selftest command */
  83 #define I82559_SELECTIVE_RESET  0x00000002
  84 #define I82559_DUMP             0x00000003
  85 #define I82559_DUMP_WAKEUP      0x00000007
  86
  87 /* 82559 Eeprom interface. */
  88 #define EE_SHIFT_CLK            0x01    /* EEPROM shift clock. */
  89 #define EE_CS                   0x02    /* EEPROM chip select. */
  90 #define EE_DATA_WRITE           0x04    /* EEPROM chip data in. */
  91 #define EE_WRITE_0              0x01
  92 #define EE_WRITE_1              0x05
  93 #define EE_DATA_READ            0x08    /* EEPROM chip data out. */
  94 #define EE_ENB                  (0x4800 | EE_CS)
  95 #define EE_CMD_BITS             3
  96 #define EE_DATA_BITS            16
  97
  98 /* The EEPROM commands include the alway-set leading bit. */
  99 #define EE_EWENB_CMD(addr_len)  (4 << (addr_len))
 100 #define EE_WRITE_CMD(addr_len)  (5 << (addr_len))
 101 #define EE_READ_CMD(addr_len)   (6 << (addr_len))
 102 #define EE_ERASE_CMD(addr_len)  (7 << (addr_len))
 103
 104 /* Receive frame descriptors. */
 105 struct eepro100_rxfd {
 106         u16 status;
 107         u16 control;
 108         u32 link;               /* struct eepro100_rxfd * */
 109         u32 rx_buf_addr;        /* void * */
 110         u32 count;
 111
 112         u8 data[PKTSIZE_ALIGN];
 113 };
 114
 115 #define RFD_STATUS_C            0x8000  /* completion of received frame */
 116 #define RFD_STATUS_OK           0x2000  /* frame received with no errors */
 117
 118 #define RFD_CONTROL_EL          0x8000  /* 1=last RFD in RFA */
 119 #define RFD_CONTROL_S           0x4000  /* 1=suspend RU after receiving frame */
 120 #define RFD_CONTROL_H           0x0010  /* 1=RFD is a header RFD */
 121 #define RFD_CONTROL_SF          0x0008  /* 0=simplified, 1=flexible mode */
 122
 123 #define RFD_COUNT_MASK          0x3fff
 124 #define RFD_COUNT_F             0x4000
 125 #define RFD_COUNT_EOF           0x8000
 126
 127 #define RFD_RX_CRC              0x0800  /* crc error */
 128 #define RFD_RX_ALIGNMENT        0x0400  /* alignment error */
 129 #define RFD_RX_RESOURCE         0x0200  /* out of space, no resources */
 130 #define RFD_RX_DMA_OVER         0x0100  /* DMA overrun */
 131 #define RFD_RX_SHORT            0x0080  /* short frame error */
 132 #define RFD_RX_LENGTH           0x0020
 133 #define RFD_RX_ERROR            0x0010  /* receive error */
 134 #define RFD_RX_NO_ADR_MATCH     0x0004  /* no address match */
 135 #define RFD_RX_IA_MATCH         0x0002  /* individual address does not match */
 136 #define RFD_RX_TCO              0x0001  /* TCO indication */
 137
 138 /* Transmit frame descriptors */
 139 struct eepro100_txfd {          /* Transmit frame descriptor set. */
 140         u16 status;
 141         u16 command;
 142         u32 link;               /* void * */
 143         u32 tx_desc_addr;       /* Always points to the tx_buf_addr element. */
 144         s32 count;
 145
 146         u32 tx_buf_addr0;       /* void *, frame to be transmitted. */
 147         s32 tx_buf_size0;       /* Length of Tx frame. */
 148         u32 tx_buf_addr1;       /* void *, frame to be transmitted. */
 149         s32 tx_buf_size1;       /* Length of Tx frame. */
 150 };
 151
 152 #define TXCB_CMD_TRANSMIT       0x0004  /* transmit command */
 153 #define TXCB_CMD_SF             0x0008  /* 0=simplified, 1=flexible mode */
 154 #define TXCB_CMD_NC             0x0010  /* 0=CRC insert by controller */
 155 #define TXCB_CMD_I              0x2000  /* generate interrupt on completion */
 156 #define TXCB_CMD_S              0x4000  /* suspend on completion */
 157 #define TXCB_CMD_EL             0x8000  /* last command block in CBL */
 158
 159 #define TXCB_COUNT_MASK         0x3fff
 160 #define TXCB_COUNT_EOF          0x8000
 161
 162 /* The Speedo3 Rx and Tx frame/buffer descriptors. */
 163 struct descriptor {             /* A generic descriptor. */
 164         u16 status;
 165         u16 command;
 166         u32 link;               /* struct descriptor * */
 167
 168         unsigned char params[0];
 169 };
 170
 171 #define CONFIG_SYS_CMD_EL               0x8000
 172 #define CONFIG_SYS_CMD_SUSPEND          0x4000
 173 #define CONFIG_SYS_CMD_INT              0x2000
 174 #define CONFIG_SYS_CMD_IAS              0x0001  /* individual address setup */
 175 #define CONFIG_SYS_CMD_CONFIGURE        0x0002  /* configure */
 176
 177 #define CONFIG_SYS_STATUS_C             0x8000
 178 #define CONFIG_SYS_STATUS_OK            0x2000
 179
 180 /* Misc. */
 181 #define NUM_RX_DESC             PKTBUFSRX
 182 #define NUM_TX_DESC             1       /* Number of TX descriptors */
 183
 184 #define TOUT_LOOP               1000000
 185
 186 /*
 187  * The parameters for a CmdConfigure operation.
 188  * There are so many options that it would be difficult to document
 189  * each bit. We mostly use the default or recommended settings.
 190  */
 191 static const char i82558_config_cmd[] = {
 192         22, 0x08, 0, 1, 0, 0, 0x22, 0x03, 1,    /* 1=Use MII  0=Use AUI */
 193         0, 0x2E, 0, 0x60, 0x08, 0x88,
 194         0x68, 0, 0x40, 0xf2, 0x84,              /* Disable FC */
 195         0x31, 0x05,
 196 };
 197
 198 struct eepro100_priv {
 199         /* RX descriptor ring */
 200         struct eepro100_rxfd    rx_ring[NUM_RX_DESC];
 201         /* TX descriptor ring */
 202         struct eepro100_txfd    tx_ring[NUM_TX_DESC];
 203         /* RX descriptor ring pointer */
 204         int                     rx_next;
 205         /* TX descriptor ring pointer */
 206         int                     tx_next;
 207         int                     tx_threshold;
 208         struct eth_device       dev;
 209         pci_dev_t               devno;
 210         char                    *name;
 211         void __iomem            *iobase;
 212         u8                      *enetaddr;
 213 };
 214
 215 #if defined(CONFIG_E500)
 216 #define bus_to_phys(dev, a)     (a)
 217 #define phys_to_bus(dev, a)     (a)
 218 #else
 219 #define bus_to_phys(dev, a)     pci_mem_to_phys((dev), (a))
 220 #define phys_to_bus(dev, a)     pci_phys_to_mem((dev), (a))
 221 #endif
 222
 223 static int INW(struct eepro100_priv *priv, u_long addr)
 224 {
 225         return le16_to_cpu(readw(addr + priv->iobase));
 226 }
 227
 228 static void OUTW(struct eepro100_priv *priv, int command, u_long addr)
 229 {
 230         writew(cpu_to_le16(command), addr + priv->iobase);
 231 }
 232
 233 static void OUTL(struct eepro100_priv *priv, int command, u_long addr)
 234 {
 235         writel(cpu_to_le32(command), addr + priv->iobase);
 236 }
 237
 238 #if defined(CONFIG_MII) || defined(CONFIG_CMD_MII)
 239 static int INL(struct eepro100_priv *priv, u_long addr)
 240 {
 241         return le32_to_cpu(readl(addr + priv->iobase));
 242 }
 243
 244 static int get_phyreg(struct eepro100_priv *priv, unsigned char addr,
 245                       unsigned char reg, unsigned short *value)
 246 {
 247         int timeout = 50;
 248         int cmd;
 249
 250         /* read requested data */
 251         cmd = (2 << 26) | ((addr & 0x1f) << 21) | ((reg & 0x1f) << 16);
 252         OUTL(priv, cmd, SCB_CTRL_MDI);
 253
 254         do {
 255                 udelay(1000);
 256                 cmd = INL(priv, SCB_CTRL_MDI);
 257         } while (!(cmd & (1 << 28)) && (--timeout));
 258
 259         if (timeout == 0)
 260                 return -1;
 261
 262         *value = (unsigned short)(cmd & 0xffff);
 263
 264         return 0;
 265 }
 266
 267 static int set_phyreg(struct eepro100_priv *priv, unsigned char addr,
 268                       unsigned char reg, unsigned short value)
 269 {
 270         int timeout = 50;
 271         int cmd;
 272
 273         /* write requested data */
 274         cmd = (1 << 26) | ((addr & 0x1f) << 21) | ((reg & 0x1f) << 16);
 275         OUTL(priv, cmd | value, SCB_CTRL_MDI);
 276
 277         while (!(INL(priv, SCB_CTRL_MDI) & (1 << 28)) && (--timeout))
 278                 udelay(1000);
 279
 280         if (timeout == 0)
 281                 return -1;
 282
 283         return 0;
 284 }
 285
 286 /*
 287  * Check if given phyaddr is valid, i.e. there is a PHY connected.
 288  * Do this by checking model value field from ID2 register.
 289  */
 290 static int verify_phyaddr(struct eepro100_priv *priv, unsigned char addr)
 291 {
 292         unsigned short value, model;
 293         int ret;
 294
 295         /* read id2 register */
 296         ret = get_phyreg(priv, addr, MII_PHYSID2, &value);
 297         if (ret) {
 298                 printf("%s: mii read timeout!\n", priv->name);
 299                 return ret;
 300         }
 301
 302         /* get model */
 303         model = (value >> 4) & 0x003f;
 304         if (!model) {
 305                 printf("%s: no PHY at address %d\n", priv->name, addr);
 306                 return -EINVAL;
 307         }
 308
 309         return 0;
 310 }
 311
 312 static int eepro100_miiphy_read(struct mii_dev *bus, int addr, int devad,
 313                                 int reg)
 314 {
 315         struct eepro100_priv *priv = bus->priv;
 316         unsigned short value = 0;
 317         int ret;
 318
 319         ret = verify_phyaddr(priv, addr);
 320         if (ret)
 321                 return ret;
 322
 323         ret = get_phyreg(priv, addr, reg, &value);
 324         if (ret) {
 325                 printf("%s: mii read timeout!\n", bus->name);
 326                 return ret;
 327         }
 328
 329         return value;
 330 }
 331
 332 static int eepro100_miiphy_write(struct mii_dev *bus, int addr, int devad,
 333                                  int reg, u16 value)
 334 {
 335         struct eepro100_priv *priv = bus->priv;
 336         int ret;
 337
 338         ret = verify_phyaddr(priv, addr);
 339         if (ret)
 340                 return ret;
 341
 342         ret = set_phyreg(priv, addr, reg, value);
 343         if (ret) {
 344                 printf("%s: mii write timeout!\n", bus->name);
 345                 return ret;
 346         }
 347
 348         return 0;
 349 }
 350 #endif
 351
 352 static void init_rx_ring(struct eepro100_priv *priv)
 353 {
 354         struct eepro100_rxfd *rx_ring = priv->rx_ring;
 355         int i;
 356
 357         for (i = 0; i < NUM_RX_DESC; i++) {
 358                 rx_ring[i].status = 0;
 359                 rx_ring[i].control = (i == NUM_RX_DESC - 1) ?
 360                                      cpu_to_le16 (RFD_CONTROL_S) : 0;
 361                 rx_ring[i].link =
 362                         cpu_to_le32(phys_to_bus(priv->devno,
 363                                                 (u32)&rx_ring[(i + 1) %
 364                                                 NUM_RX_DESC]));
 365                 rx_ring[i].rx_buf_addr = 0xffffffff;
 366                 rx_ring[i].count = cpu_to_le32(PKTSIZE_ALIGN << 16);
 367         }
 368
 369         flush_dcache_range((unsigned long)rx_ring,
 370                            (unsigned long)rx_ring +
 371                            (sizeof(*rx_ring) * NUM_RX_DESC));
 372
 373         priv->rx_next = 0;
 374 }
 375
 376 static void purge_tx_ring(struct eepro100_priv *priv)
 377 {
 378         struct eepro100_txfd *tx_ring = priv->tx_ring;
 379
 380         priv->tx_next = 0;
 381         priv->tx_threshold = 0x01208000;
 382         memset(tx_ring, 0, sizeof(*tx_ring) * NUM_TX_DESC);
 383
 384         flush_dcache_range((unsigned long)tx_ring,
 385                            (unsigned long)tx_ring +
 386                            (sizeof(*tx_ring) * NUM_TX_DESC));
 387 }
 388
 389 /* Wait for the chip get the command. */
 390 static int wait_for_eepro100(struct eepro100_priv *priv)
 391 {
 392         int i;
 393
 394         for (i = 0; INW(priv, SCB_CMD) & (CU_CMD_MASK | RU_CMD_MASK); i++) {
 395                 if (i >= TOUT_LOOP)
 396                         return 0;
 397         }
 398
 399         return 1;
 400 }
 401
 402 static int eepro100_txcmd_send(struct eepro100_priv *priv,
 403                                struct eepro100_txfd *desc)
 404 {
 405         u16 rstat;
 406         int i = 0;
 407
 408         flush_dcache_range((unsigned long)desc,
 409                            (unsigned long)desc + sizeof(*desc));
 410
 411         if (!wait_for_eepro100(priv))
 412                 return -ETIMEDOUT;
 413
 414         OUTL(priv, phys_to_bus(priv->devno, (u32)desc), SCB_POINTER);
 415         OUTW(priv, SCB_M | CU_START, SCB_CMD);
 416
 417         while (true) {
 418                 invalidate_dcache_range((unsigned long)desc,
 419                                         (unsigned long)desc + sizeof(*desc));
 420                 rstat = le16_to_cpu(desc->status);
 421                 if (rstat & CONFIG_SYS_STATUS_C)
 422                         break;
 423
 424                 if (i++ >= TOUT_LOOP) {
 425                         printf("%s: Tx error buffer not ready\n", priv->name);
 426                         return -EINVAL;
 427                 }
 428         }
 429
 430         invalidate_dcache_range((unsigned long)desc,
 431                                 (unsigned long)desc + sizeof(*desc));
 432         rstat = le16_to_cpu(desc->status);
 433
 434         if (!(rstat & CONFIG_SYS_STATUS_OK)) {
 435                 printf("TX error status = 0x%08X\n", rstat);
 436                 return -EIO;
 437         }
 438
 439         return 0;
 440 }
 441
 442 /* SROM Read. */
 443 static int read_eeprom(struct eepro100_priv *priv, int location, int addr_len)
 444 {
 445         unsigned short retval = 0;
 446         int read_cmd = location | EE_READ_CMD(addr_len);
 447         int i;
 448
 449         OUTW(priv, EE_ENB & ~EE_CS, SCB_EEPROM);
 450         OUTW(priv, EE_ENB, SCB_EEPROM);
 451
 452         /* Shift the read command bits out. */
 453         for (i = 12; i >= 0; i--) {
 454                 short dataval = (read_cmd & (1 << i)) ? EE_DATA_WRITE : 0;
 455
 456                 OUTW(priv, EE_ENB | dataval, SCB_EEPROM);
 457                 udelay(1);
 458                 OUTW(priv, EE_ENB | dataval | EE_SHIFT_CLK, SCB_EEPROM);
 459                 udelay(1);
 460         }
 461         OUTW(priv, EE_ENB, SCB_EEPROM);
 462
 463         for (i = 15; i >= 0; i--) {
 464                 OUTW(priv, EE_ENB | EE_SHIFT_CLK, SCB_EEPROM);
 465                 udelay(1);
 466                 retval = (retval << 1) |
 467                          !!(INW(priv, SCB_EEPROM) & EE_DATA_READ);
 468                 OUTW(priv, EE_ENB, SCB_EEPROM);
 469                 udelay(1);
 470         }
 471
 472         /* Terminate the EEPROM access. */
 473         OUTW(priv, EE_ENB & ~EE_CS, SCB_EEPROM);
 474         return retval;
 475 }
 476
 477 #if defined(CONFIG_MII) || defined(CONFIG_CMD_MII)
 478 static int eepro100_initialize_mii(struct eepro100_priv *priv)
 479 {
 480         /* register mii command access routines */
 481         struct mii_dev *mdiodev;
 482         int ret;
 483
 484         mdiodev = mdio_alloc();
 485         if (!mdiodev)
 486                 return -ENOMEM;
 487
 488         strncpy(mdiodev->name, priv->name, MDIO_NAME_LEN);
 489         mdiodev->read = eepro100_miiphy_read;
 490         mdiodev->write = eepro100_miiphy_write;
 491         mdiodev->priv = priv;
 492
 493         ret = mdio_register(mdiodev);
 494         if (ret < 0) {
 495                 mdio_free(mdiodev);
 496                 return ret;
 497         }
 498
 499         return 0;
 500 }
 501 #else
 502 static int eepro100_initialize_mii(struct eepro100_priv *priv)
 503 {
 504         return 0;
 505 }
 506 #endif
 507
 508 static struct pci_device_id supported[] = {
 509         { PCI_DEVICE(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82557) },
 510         { PCI_DEVICE(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82559) },
 511         { PCI_DEVICE(PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82559ER) },
 512         { }
 513 };
 514
 515 static void eepro100_get_hwaddr(struct eepro100_priv *priv)
 516 {
 517         u16 sum = 0;
 518         int i, j;
 519         int addr_len = read_eeprom(priv, 0, 6) == 0xffff ? 8 : 6;
 520
 521         for (j = 0, i = 0; i < 0x40; i++) {
 522                 u16 value = read_eeprom(priv, i, addr_len);
 523
 524                 sum += value;
 525                 if (i < 3) {
 526                         priv->enetaddr[j++] = value;
 527                         priv->enetaddr[j++] = value >> 8;
 528                 }
 529         }
 530
 531         if (sum != 0xBABA) {
 532                 memset(priv->enetaddr, 0, ETH_ALEN);
 533                 debug("%s: Invalid EEPROM checksum %#4.4x, check settings before activating this device!\n",
 534                       priv->name, sum);
 535         }
 536 }
 537
 538 static int eepro100_init(struct eth_device *dev, bd_t *bis)
 539 {
 540         struct eepro100_priv *priv =
 541                 container_of(dev, struct eepro100_priv, dev);
 542         struct eepro100_rxfd *rx_ring = priv->rx_ring;
 543         struct eepro100_txfd *tx_ring = priv->tx_ring;
 544         struct eepro100_txfd *ias_cmd, *cfg_cmd;
 545         int ret, status = -1;
 546         int tx_cur;
 547
 548         /* Reset the ethernet controller */
 549         OUTL(priv, I82559_SELECTIVE_RESET, SCB_PORT);
 550         udelay(20);
 551
 552         OUTL(priv, I82559_RESET, SCB_PORT);
 553         udelay(20);
 554
 555         if (!wait_for_eepro100(priv)) {
 556                 printf("Error: Can not reset ethernet controller.\n");
 557                 goto done;
 558         }
 559         OUTL(priv, 0, SCB_POINTER);
 560         OUTW(priv, SCB_M | RUC_ADDR_LOAD, SCB_CMD);
 561
 562         if (!wait_for_eepro100(priv)) {
 563                 printf("Error: Can not reset ethernet controller.\n");
 564                 goto done;
 565         }
 566         OUTL(priv, 0, SCB_POINTER);
 567         OUTW(priv, SCB_M | CU_ADDR_LOAD, SCB_CMD);
 568
 569         /* Initialize Rx and Tx rings. */
 570         init_rx_ring(priv);
 571         purge_tx_ring(priv);
 572
 573         /* Tell the adapter where the RX ring is located. */
 574         if (!wait_for_eepro100(priv)) {
 575                 printf("Error: Can not reset ethernet controller.\n");
 576                 goto done;
 577         }
 578
 579         /* RX ring cache was already flushed in init_rx_ring() */
 580         OUTL(priv, phys_to_bus(priv->devno, (u32)&rx_ring[priv->rx_next]),
 581              SCB_POINTER);
 582         OUTW(priv, SCB_M | RUC_START, SCB_CMD);
 583
 584         /* Send the Configure frame */
 585         tx_cur = priv->tx_next;
 586         priv->tx_next = ((priv->tx_next + 1) % NUM_TX_DESC);
 587
 588         cfg_cmd = &tx_ring[tx_cur];
 589         cfg_cmd->command = cpu_to_le16(CONFIG_SYS_CMD_SUSPEND |
 590                                        CONFIG_SYS_CMD_CONFIGURE);
 591         cfg_cmd->status = 0;
 592         cfg_cmd->link = cpu_to_le32(phys_to_bus(priv->devno,
 593                                                 (u32)&tx_ring[priv->tx_next]));
 594
 595         memcpy(((struct descriptor *)cfg_cmd)->params, i82558_config_cmd,
 596                sizeof(i82558_config_cmd));
 597
 598         ret = eepro100_txcmd_send(priv, cfg_cmd);
 599         if (ret) {
 600                 if (ret == -ETIMEDOUT)
 601                         printf("Error---CONFIG_SYS_CMD_CONFIGURE: Can not reset ethernet controller.\n");
 602                 goto done;
 603         }
 604
 605         /* Send the Individual Address Setup frame */
 606         tx_cur = priv->tx_next;
 607         priv->tx_next = ((priv->tx_next + 1) % NUM_TX_DESC);
 608
 609         ias_cmd = &tx_ring[tx_cur];
 610         ias_cmd->command = cpu_to_le16(CONFIG_SYS_CMD_SUSPEND |
 611                                        CONFIG_SYS_CMD_IAS);
 612         ias_cmd->status = 0;
 613         ias_cmd->link = cpu_to_le32(phys_to_bus(priv->devno,
 614                                                 (u32)&tx_ring[priv->tx_next]));
 615
 616         memcpy(((struct descriptor *)ias_cmd)->params, priv->enetaddr, 6);
 617
 618         ret = eepro100_txcmd_send(priv, ias_cmd);
 619         if (ret) {
 620                 if (ret == -ETIMEDOUT)
 621                         printf("Error: Can not reset ethernet controller.\n");
 622                 goto done;
 623         }
 624
 625         status = 0;
 626
 627 done:
 628         return status;
 629 }
 630
 631 static int eepro100_send(struct eth_device *dev, void *packet, int length)
 632 {
 633         struct eepro100_priv *priv =
 634                 container_of(dev, struct eepro100_priv, dev);
 635         struct eepro100_txfd *tx_ring = priv->tx_ring;
 636         struct eepro100_txfd *desc;
 637         int ret, status = -1;
 638         int tx_cur;
 639
 640         if (length <= 0) {
 641                 printf("%s: bad packet size: %d\n", priv->name, length);
 642                 goto done;
 643         }
 644
 645         tx_cur = priv->tx_next;
 646         priv->tx_next = (priv->tx_next + 1) % NUM_TX_DESC;
 647
 648         desc = &tx_ring[tx_cur];
 649         desc->command = cpu_to_le16(TXCB_CMD_TRANSMIT | TXCB_CMD_SF |
 650                                     TXCB_CMD_S | TXCB_CMD_EL);
 651         desc->status = 0;
 652         desc->count = cpu_to_le32(priv->tx_threshold);
 653         desc->link = cpu_to_le32(phys_to_bus(priv->devno,
 654                                              (u32)&tx_ring[priv->tx_next]));
 655         desc->tx_desc_addr = cpu_to_le32(phys_to_bus(priv->devno,
 656                                                      (u32)&desc->tx_buf_addr0));
 657         desc->tx_buf_addr0 = cpu_to_le32(phys_to_bus(priv->devno,
 658                                                      (u_long)packet));
 659         desc->tx_buf_size0 = cpu_to_le32(length);
 660
 661         ret = eepro100_txcmd_send(priv, &tx_ring[tx_cur]);
 662         if (ret) {
 663                 if (ret == -ETIMEDOUT)
 664                         printf("%s: Tx error ethernet controller not ready.\n",
 665                                priv->name);
 666                 goto done;
 667         }
 668
 669         status = length;
 670
 671 done:
 672         return status;
 673 }
 674
 675 static int eepro100_recv(struct eth_device *dev)
 676 {
 677         struct eepro100_priv *priv =
 678                 container_of(dev, struct eepro100_priv, dev);
 679         struct eepro100_rxfd *rx_ring = priv->rx_ring;
 680         struct eepro100_rxfd *desc;
 681         int rx_prev, length = 0;
 682         u16 status, stat;
 683
 684         stat = INW(priv, SCB_STATUS);
 685         OUTW(priv, stat & SCB_STATUS_RNR, SCB_STATUS);
 686
 687         for (;;) {
 688                 desc = &rx_ring[priv->rx_next];
 689                 invalidate_dcache_range((unsigned long)desc,
 690                                         (unsigned long)desc + sizeof(*desc));
 691                 status = le16_to_cpu(desc->status);
 692
 693                 if (!(status & RFD_STATUS_C))
 694                         break;
 695
 696                 /* Valid frame status. */
 697                 if ((status & RFD_STATUS_OK)) {
 698                         /* A valid frame received. */
 699                         length = le32_to_cpu(desc->count) & 0x3fff;
 700
 701                         /* Pass the packet up to the protocol layers. */
 702                         net_process_received_packet((u8 *)desc->data, length);
 703                 } else {
 704                         /* There was an error. */
 705                         printf("RX error status = 0x%08X\n", status);
 706                 }
 707
 708                 desc->control = cpu_to_le16(RFD_CONTROL_S);
 709                 desc->status = 0;
 710                 desc->count = cpu_to_le32(PKTSIZE_ALIGN << 16);
 711                 flush_dcache_range((unsigned long)desc,
 712                                    (unsigned long)desc + sizeof(*desc));
 713
 714                 rx_prev = (priv->rx_next + NUM_RX_DESC - 1) % NUM_RX_DESC;
 715                 desc = &rx_ring[rx_prev];
 716                 desc->control = 0;
 717                 flush_dcache_range((unsigned long)desc,
 718                                    (unsigned long)desc + sizeof(*desc));
 719
 720                 /* Update entry information. */
 721                 priv->rx_next = (priv->rx_next + 1) % NUM_RX_DESC;
 722         }
 723
 724         if (stat & SCB_STATUS_RNR) {
 725                 printf("%s: Receiver is not ready, restart it !\n", priv->name);
 726
 727                 /* Reinitialize Rx ring. */
 728                 init_rx_ring(priv);
 729
 730                 if (!wait_for_eepro100(priv)) {
 731                         printf("Error: Can not restart ethernet controller.\n");
 732                         goto done;
 733                 }
 734
 735                 /* RX ring cache was already flushed in init_rx_ring() */
 736                 OUTL(priv, phys_to_bus(priv->devno,
 737                                        (u32)&rx_ring[priv->rx_next]),
 738                      SCB_POINTER);
 739                 OUTW(priv, SCB_M | RUC_START, SCB_CMD);
 740         }
 741
 742 done:
 743         return length;
 744 }
 745
 746 static void eepro100_halt(struct eth_device *dev)
 747 {
 748         struct eepro100_priv *priv =
 749                 container_of(dev, struct eepro100_priv, dev);
 750
 751         /* Reset the ethernet controller */
 752         OUTL(priv, I82559_SELECTIVE_RESET, SCB_PORT);
 753         udelay(20);
 754
 755         OUTL(priv, I82559_RESET, SCB_PORT);
 756         udelay(20);
 757
 758         if (!wait_for_eepro100(priv)) {
 759                 printf("Error: Can not reset ethernet controller.\n");
 760                 goto done;
 761         }
 762         OUTL(priv, 0, SCB_POINTER);
 763         OUTW(priv, SCB_M | RUC_ADDR_LOAD, SCB_CMD);
 764
 765         if (!wait_for_eepro100(priv)) {
 766                 printf("Error: Can not reset ethernet controller.\n");
 767                 goto done;
 768         }
 769         OUTL(priv, 0, SCB_POINTER);
 770         OUTW(priv, SCB_M | CU_ADDR_LOAD, SCB_CMD);
 771
 772 done:
 773         return;
 774 }
 775
 776 int eepro100_initialize(bd_t *bis)
 777 {
 778         struct eepro100_priv *priv;
 779         struct eth_device *dev;
 780         int card_number = 0;
 781         u32 iobase, status;
 782         pci_dev_t devno;
 783         int idx = 0;
 784         int ret;
 785
 786         while (1) {
 787                 /* Find PCI device */
 788                 devno = pci_find_devices(supported, idx++);
 789                 if (devno < 0)
 790                         break;
 791
 792                 pci_read_config_dword(devno, PCI_BASE_ADDRESS_0, &iobase);
 793                 iobase &= ~0xf;
 794
 795                 debug("eepro100: Intel i82559 PCI EtherExpressPro @0x%x\n",
 796                       iobase);
 797
 798                 pci_write_config_dword(devno, PCI_COMMAND,
 799                                        PCI_COMMAND_MEMORY | PCI_COMMAND_MASTER);
 800
 801                 /* Check if I/O accesses and Bus Mastering are enabled. */
 802                 pci_read_config_dword(devno, PCI_COMMAND, &status);
 803                 if (!(status & PCI_COMMAND_MEMORY)) {
 804                         printf("Error: Can not enable MEM access.\n");
 805                         continue;
 806                 }
 807
 808                 if (!(status & PCI_COMMAND_MASTER)) {
 809                         printf("Error: Can not enable Bus Mastering.\n");
 810                         continue;
 811                 }
 812
 813                 priv = calloc(1, sizeof(*priv));
 814                 if (!priv) {
 815                         printf("eepro100: Can not allocate memory\n");
 816                         break;
 817                 }
 818                 dev = &priv->dev;
 819
 820                 sprintf(dev->name, "i82559#%d", card_number);
 821                 priv->name = dev->name;
 822                 /* this have to come before bus_to_phys() */
 823                 priv->devno = devno;
 824                 priv->iobase = (void __iomem *)bus_to_phys(devno, iobase);
 825                 priv->enetaddr = dev->enetaddr;
 826
 827                 dev->init = eepro100_init;
 828                 dev->halt = eepro100_halt;
 829                 dev->send = eepro100_send;
 830                 dev->recv = eepro100_recv;
 831
 832                 eth_register(dev);
 833
 834                 ret = eepro100_initialize_mii(priv);
 835                 if (ret) {
 836                         eth_unregister(dev);
 837                         free(priv);
 838                         return ret;
 839                 }
 840
 841                 card_number++;
 842
 843                 /* Set the latency timer for value. */
 844                 pci_write_config_byte(devno, PCI_LATENCY_TIMER, 0x20);
 845
 846                 udelay(10 * 1000);
 847
 848                 eepro100_get_hwaddr(priv);
 849         }
 850
 851         return card_number;
 852 }