drivers/mtd/spi/spi-nor-ids.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  *
   4  * Copyright (C) 2013 Jagannadha Sutradharudu Teki, Xilinx Inc.
   5  * Copyright (C) 2016 Jagan Teki <[email protected]>
   6  * Copyright (C) 2018 Texas Instruments Incorporated - http://www.ti.com/
   7  */
   8
   9 #include <common.h>
  10 #include <spi.h>
  11 #include <spi_flash.h>
  12
  13 #include "sf_internal.h"
  14
  15 /* Exclude chip names for SPL to save space */
  16 #if !CONFIG_IS_ENABLED(SPI_FLASH_TINY)
  17 #define INFO_NAME(_name) .name = _name,
  18 #else
  19 #define INFO_NAME(_name)
  20 #endif
  21
  22 /* Used when the "_ext_id" is two bytes at most */
  23 #define INFO(_name, _jedec_id, _ext_id, _sector_size, _n_sectors, _flags)       \
  24                 INFO_NAME(_name)                                        \
  25                 .id = {                                                 \
  26                         ((_jedec_id) >> 16) & 0xff,                     \
  27                         ((_jedec_id) >> 8) & 0xff,                      \
  28                         (_jedec_id) & 0xff,                             \
  29                         ((_ext_id) >> 8) & 0xff,                        \
  30                         (_ext_id) & 0xff,                               \
  31                         },                                              \
  32                 .id_len = (!(_jedec_id) ? 0 : (3 + ((_ext_id) ? 2 : 0))),       \
  33                 .sector_size = (_sector_size),                          \
  34                 .n_sectors = (_n_sectors),                              \
  35                 .page_size = 256,                                       \
  36                 .flags = (_flags),
  37
  38 #define INFO6(_name, _jedec_id, _ext_id, _sector_size, _n_sectors, _flags)      \
  39                 INFO_NAME(_name)                                        \
  40                 .id = {                                                 \
  41                         ((_jedec_id) >> 16) & 0xff,                     \
  42                         ((_jedec_id) >> 8) & 0xff,                      \
  43                         (_jedec_id) & 0xff,                             \
  44                         ((_ext_id) >> 16) & 0xff,                       \
  45                         ((_ext_id) >> 8) & 0xff,                        \
  46                         (_ext_id) & 0xff,                               \
  47                         },                                              \
  48                 .id_len = 6,                                            \
  49                 .sector_size = (_sector_size),                          \
  50                 .n_sectors = (_n_sectors),                              \
  51                 .page_size = 256,                                       \
  52                 .flags = (_flags),
  53
  54 /* NOTE: double check command sets and memory organization when you add
  55  * more nor chips.  This current list focusses on newer chips, which
  56  * have been converging on command sets which including JEDEC ID.
  57  *
  58  * All newly added entries should describe *hardware* and should use SECT_4K
  59  * (or SECT_4K_PMC) if hardware supports erasing 4 KiB sectors. For usage
  60  * scenarios excluding small sectors there is config option that can be
  61  * disabled: CONFIG_SPI_FLASH_USE_4K_SECTORS.
  62  * For historical (and compatibility) reasons (before we got above config) some
  63  * old entries may be missing 4K flag.
  64  */
  65 const struct flash_info spi_nor_ids[] = {
  66 #ifdef CONFIG_SPI_FLASH_ATMEL           /* ATMEL */
  67         /* Atmel -- some are (confusingly) marketed as "DataFlash" */
  68         { INFO("at26df321",     0x1f4700, 0, 64 * 1024, 64, SECT_4K) },
  69         { INFO("at25df321a",    0x1f4701, 0, 64 * 1024, 64, SECT_4K) },
  70
  71         { INFO("at45db011d",    0x1f2200, 0, 64 * 1024,   4, SECT_4K) },
  72         { INFO("at45db021d",    0x1f2300, 0, 64 * 1024,   8, SECT_4K) },
  73         { INFO("at45db041d",    0x1f2400, 0, 64 * 1024,   8, SECT_4K) },
  74         { INFO("at45db081d",    0x1f2500, 0, 64 * 1024,  16, SECT_4K) },
  75         { INFO("at45db161d",    0x1f2600, 0, 64 * 1024,  32, SECT_4K) },
  76         { INFO("at45db321d",    0x1f2700, 0, 64 * 1024,  64, SECT_4K) },
  77         { INFO("at45db641d",    0x1f2800, 0, 64 * 1024, 128, SECT_4K) },
  78         { INFO("at25sl321",     0x1f4216, 0, 64 * 1024,  64, SECT_4K) },
  79         { INFO("at26df081a",    0x1f4501, 0, 64 * 1024,  16, SECT_4K) },
  80 #endif
  81 #ifdef CONFIG_SPI_FLASH_EON             /* EON */
  82         /* EON -- en25xxx */
  83         { INFO("en25q32b",   0x1c3016, 0, 64 * 1024,   64, 0) },
  84         { INFO("en25q64",    0x1c3017, 0, 64 * 1024,  128, SECT_4K) },
  85         { INFO("en25q128b",  0x1c3018, 0, 64 * 1024,  256, 0) },
  86         { INFO("en25qh128",  0x1c7018, 0, 64 * 1024,  256, 0) },
  87         { INFO("en25s64",    0x1c3817, 0, 64 * 1024,  128, SECT_4K) },
  88 #endif
  89 #ifdef CONFIG_SPI_FLASH_GIGADEVICE      /* GIGADEVICE */
  90         /* GigaDevice */
  91         {
  92                 INFO("gd25q16", 0xc84015, 0, 64 * 1024,  32,
  93                         SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ |
  94                         SPI_NOR_HAS_LOCK | SPI_NOR_HAS_TB)
  95         },
  96         {
  97                 INFO("gd25q32", 0xc84016, 0, 64 * 1024,  64,
  98                         SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ |
  99                         SPI_NOR_HAS_LOCK | SPI_NOR_HAS_TB)
 100         },
 101         {
 102                 INFO("gd25lq32", 0xc86016, 0, 64 * 1024, 64,
 103                         SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ |
 104                         SPI_NOR_HAS_LOCK | SPI_NOR_HAS_TB)
 105         },
 106         {
 107                 INFO("gd25q64", 0xc84017, 0, 64 * 1024, 128,
 108                         SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ |
 109                         SPI_NOR_HAS_LOCK | SPI_NOR_HAS_TB)
 110         },
 111         {
 112                 INFO("gd25lq64c", 0xc86017, 0, 64 * 1024, 128,
 113                         SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ |
 114                         SPI_NOR_HAS_LOCK | SPI_NOR_HAS_TB)
 115         },
 116         {
 117                 INFO("gd25q128", 0xc84018, 0, 64 * 1024, 256,
 118                         SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ |
 119                         SPI_NOR_HAS_LOCK | SPI_NOR_HAS_TB)
 120         },
 121         {
 122                 INFO("gd25lq128", 0xc86018, 0, 64 * 1024, 256,
 123                         SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ |
 124                         SPI_NOR_HAS_LOCK | SPI_NOR_HAS_TB)
 125         },
 126         {
 127                 INFO("gd25lq256d", 0xc86019, 0, 64 * 1024, 512,
 128                         SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ |
 129                         SPI_NOR_HAS_LOCK | SPI_NOR_HAS_TB)
 130         },
 131         {
 132                 INFO("gd25lx256e", 0xc86819, 0, 64 * 1024, 512,
 133                      SECT_4K | SPI_NOR_OCTAL_READ | SPI_NOR_4B_OPCODES)
 134         },
 135 #endif
 136 #ifdef CONFIG_SPI_FLASH_ISSI            /* ISSI */
 137         /* ISSI */
 138         { INFO("is25lq040b", 0x9d4013, 0, 64 * 1024,   8,
 139                         SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ) },
 140         { INFO("is25lp008", 0x9d6014, 0, 64 * 1024,  16, SPI_NOR_QUAD_READ) },
 141         { INFO("is25lp016", 0x9d6015, 0, 64 * 1024,  32, SPI_NOR_QUAD_READ) },
 142         { INFO("is25lp032",     0x9d6016, 0, 64 * 1024,  64, 0) },
 143         { INFO("is25lp064",     0x9d6017, 0, 64 * 1024, 128, 0) },
 144         { INFO("is25lp128",  0x9d6018, 0, 64 * 1024, 256,
 145                         SECT_4K | SPI_NOR_DUAL_READ) },
 146         { INFO("is25lp256",  0x9d6019, 0, 64 * 1024, 512,
 147                         SECT_4K | SPI_NOR_DUAL_READ) },
 148         { INFO("is25lp512",  0x9d601a, 0, 64 * 1024, 1024,
 149                         SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ) },
 150         { INFO("is25lp01g",  0x9d601b, 0, 64 * 1024, 2048,
 151                         SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ) },
 152         { INFO("is25wp008", 0x9d7014, 0, 64 * 1024,  16, SPI_NOR_QUAD_READ) },
 153         { INFO("is25wp016", 0x9d7015, 0, 64 * 1024,  32, SPI_NOR_QUAD_READ) },
 154         { INFO("is25wp032",  0x9d7016, 0, 64 * 1024,  64,
 155                         SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ) },
 156         { INFO("is25wp064",  0x9d7017, 0, 64 * 1024, 128,
 157                         SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ) },
 158         { INFO("is25wp128",  0x9d7018, 0, 64 * 1024, 256,
 159                         SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ) },
 160         { INFO("is25wp256",  0x9d7019, 0, 64 * 1024, 512,
 161                         SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ |
 162                         SPI_NOR_4B_OPCODES) },
 163         { INFO("is25wp512",  0x9d701a, 0, 64 * 1024, 1024,
 164                         SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ) },
 165         { INFO("is25wp01g",  0x9d701b, 0, 64 * 1024, 2048,
 166                         SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ) },
 167         { INFO("is25wx256",  0x9d5b19, 0, 128 * 1024, 256,
 168                         SECT_4K | USE_FSR | SPI_NOR_OCTAL_READ | SPI_NOR_4B_OPCODES) },
 169 #endif
 170 #ifdef CONFIG_SPI_FLASH_MACRONIX        /* MACRONIX */
 171         /* Macronix */
 172         { INFO("mx25l2005a",  0xc22012, 0, 64 * 1024,   4, SECT_4K) },
 173         { INFO("mx25l4005a",  0xc22013, 0, 64 * 1024,   8, SECT_4K) },
 174         { INFO("mx25l8005",   0xc22014, 0, 64 * 1024,  16, 0) },
 175         { INFO("mx25l1606e",  0xc22015, 0, 64 * 1024,  32, SECT_4K) },
 176         { INFO("mx25l3205d",  0xc22016, 0, 64 * 1024,  64, SECT_4K) },
 177         { INFO("mx25l6405d",  0xc22017, 0, 64 * 1024, 128, SECT_4K) },
 178         { INFO("mx25u2033e",  0xc22532, 0, 64 * 1024,   4, SECT_4K) },
 179         { INFO("mx25u1635e",  0xc22535, 0, 64 * 1024,  32, SECT_4K) },
 180         { INFO("mx25u3235f",  0xc22536, 0, 4 * 1024,  1024, SECT_4K) },
 181         { INFO("mx25u6435f",  0xc22537, 0, 64 * 1024, 128, SECT_4K) },
 182         { INFO("mx25l12805d", 0xc22018, 0, 64 * 1024, 256, SECT_4K) },
 183         { INFO("mx25u12835f", 0xc22538, 0, 64 * 1024, 256, SECT_4K) },
 184         { INFO("mx25u51245g", 0xc2253a, 0, 64 * 1024, 1024, SECT_4K |
 185                SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ | SPI_NOR_4B_OPCODES) },
 186         { INFO("mx25l12855e", 0xc22618, 0, 64 * 1024, 256, 0) },
 187         { INFO("mx25l25635e", 0xc22019, 0, 64 * 1024, 512, SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ) },
 188         { INFO("mx25u25635f", 0xc22539, 0, 64 * 1024, 512, SECT_4K | SPI_NOR_4B_OPCODES) },
 189         { INFO("mx25v8035f",  0xc22314, 0, 64 * 1024,  16, SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ) },
 190         { INFO("mx25r1635f",  0xc22815, 0, 64 * 1024,  32, SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ) },
 191         { INFO("mx25l25655e", 0xc22619, 0, 64 * 1024, 512, 0) },
 192         { INFO("mx66l51235l", 0xc2201a, 0, 64 * 1024, 1024, SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ | SPI_NOR_4B_OPCODES) },
 193         { INFO("mx66u51235f", 0xc2253a, 0, 64 * 1024, 1024, SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ | SPI_NOR_4B_OPCODES) },
 194         { INFO("mx25u51245f", 0xc2953a, 0, 64 * 1024, 1024, SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ | SPI_NOR_4B_OPCODES) },
 195         { INFO("mx66u1g45g",  0xc2253b, 0, 64 * 1024, 2048, SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ | SPI_NOR_4B_OPCODES) },
 196         { INFO("mx66u2g45g",  0xc2253c, 0, 64 * 1024, 4096, SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ | SPI_NOR_4B_OPCODES) },
 197         { INFO("mx66l1g45g",  0xc2201b, 0, 64 * 1024, 2048, SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ) },
 198         { INFO("mx66l2g45g",  0xc2201c, 0, 64 * 1024, 4096, SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ | SPI_NOR_4B_OPCODES) },
 199         { INFO("mx25l1633e", 0xc22415, 0, 64 * 1024,   32, SPI_NOR_QUAD_READ | SPI_NOR_4B_OPCODES | SECT_4K) },
 200         { INFO("mx25r6435f", 0xc22817, 0, 64 * 1024,   128,  SECT_4K) },
 201         { INFO("mx66uw2g345gx0", 0xc2943c, 0, 64 * 1024, 4096, SECT_4K | SPI_NOR_OCTAL_DTR_READ | SPI_NOR_4B_OPCODES) },
 202         { INFO("mx66lm1g45g",    0xc2853b, 0, 64 * 1024, 2048, SECT_4K | SPI_NOR_OCTAL_DTR_READ | SPI_NOR_4B_OPCODES) },
 203         { INFO("mx25lm51245g",   0xc2853a, 0, 64 * 1024, 1024, SECT_4K | SPI_NOR_OCTAL_DTR_READ | SPI_NOR_4B_OPCODES) },
 204         { INFO("mx25lw51245g",   0xc2863a, 0, 64 * 1024, 1024, SECT_4K | SPI_NOR_OCTAL_DTR_READ | SPI_NOR_4B_OPCODES) },
 205         { INFO("mx25lm25645g",   0xc28539, 0, 64 * 1024, 512, SECT_4K | SPI_NOR_OCTAL_DTR_READ | SPI_NOR_4B_OPCODES) },
 206         { INFO("mx66uw2g345g",   0xc2843c, 0, 64 * 1024, 4096, SECT_4K | SPI_NOR_OCTAL_DTR_READ | SPI_NOR_4B_OPCODES) },
 207         { INFO("mx66um1g45g",    0xc2803b, 0, 64 * 1024, 2048, SECT_4K | SPI_NOR_OCTAL_DTR_READ | SPI_NOR_4B_OPCODES) },
 208         { INFO("mx66uw1g45g",    0xc2813b, 0, 64 * 1024, 2048, SECT_4K | SPI_NOR_OCTAL_DTR_READ | SPI_NOR_4B_OPCODES) },
 209         { INFO("mx25uw51245g",   0xc2813a, 0, 64 * 1024, 1024, SECT_4K | SPI_NOR_OCTAL_DTR_READ | SPI_NOR_4B_OPCODES) },
 210         { INFO("mx25uw51345g",   0xc2843a, 0, 64 * 1024, 1024, SECT_4K | SPI_NOR_OCTAL_DTR_READ | SPI_NOR_4B_OPCODES) },
 211         { INFO("mx25um25645g",   0xc28039, 0, 64 * 1024, 512, SECT_4K | SPI_NOR_OCTAL_DTR_READ | SPI_NOR_4B_OPCODES) },
 212         { INFO("mx25uw25645g",   0xc28139, 0, 64 * 1024, 512, SECT_4K | SPI_NOR_OCTAL_DTR_READ | SPI_NOR_4B_OPCODES) },
 213         { INFO("mx25um25345g",   0xc28339, 0, 64 * 1024, 512, SECT_4K | SPI_NOR_OCTAL_DTR_READ | SPI_NOR_4B_OPCODES) },
 214         { INFO("mx25uw25345g",   0xc28439, 0, 64 * 1024, 512, SECT_4K | SPI_NOR_OCTAL_DTR_READ | SPI_NOR_4B_OPCODES) },
 215         { INFO("mx25uw12845g",   0xc28138, 0, 64 * 1024, 256, SECT_4K | SPI_NOR_OCTAL_DTR_READ | SPI_NOR_4B_OPCODES) },
 216         { INFO("mx25uw12345g",   0xc28438, 0, 64 * 1024, 256, SECT_4K | SPI_NOR_OCTAL_DTR_READ | SPI_NOR_4B_OPCODES) },
 217         { INFO("mx25uw6445g",    0xc28137, 0, 64 * 1024, 128, SECT_4K | SPI_NOR_OCTAL_DTR_READ | SPI_NOR_4B_OPCODES) },
 218         { INFO("mx25uw6345g",    0xc28437, 0, 64 * 1024, 128, SECT_4K | SPI_NOR_OCTAL_DTR_READ | SPI_NOR_4B_OPCODES) },
 219 #endif
 220
 221 #ifdef CONFIG_SPI_FLASH_STMICRO         /* STMICRO */
 222         /* Micron */
 223         { INFO("n25q016a",       0x20bb15, 0, 64 * 1024,   32, SECT_4K | SPI_NOR_QUAD_READ) },
 224         { INFO("n25q032",        0x20ba16, 0, 64 * 1024,   64, SPI_NOR_QUAD_READ) },
 225         { INFO("n25q032a",      0x20bb16, 0, 64 * 1024,   64, SPI_NOR_QUAD_READ) },
 226         { INFO("n25q064",     0x20ba17, 0, 64 * 1024,  128, SECT_4K | SPI_NOR_QUAD_READ) },
 227         { INFO("n25q064a",    0x20bb17, 0, 64 * 1024,  128, SECT_4K | SPI_NOR_QUAD_READ) },
 228         { INFO("n25q128a11",  0x20bb18, 0, 64 * 1024,  256, SECT_4K | SPI_NOR_QUAD_READ) },
 229         { INFO("n25q128a13",  0x20ba18, 0, 64 * 1024,  256, SECT_4K | SPI_NOR_QUAD_READ) },
 230         { INFO6("mt25ql256a",    0x20ba19, 0x104400, 64 * 1024,  512, SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ | SPI_NOR_4B_OPCODES | USE_FSR) },
 231         { INFO("n25q256a",    0x20ba19, 0, 64 * 1024,  512, SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ | USE_FSR) },
 232         { INFO6("mt25qu256a",  0x20bb19, 0x104400, 64 * 1024,  512, SECT_4K | SPI_NOR_QUAD_READ | SPI_NOR_4B_OPCODES | USE_FSR) },
 233         { INFO("n25q256ax1",  0x20bb19, 0, 64 * 1024,  512, SECT_4K | SPI_NOR_QUAD_READ | USE_FSR) },
 234         { INFO6("mt25qu512a",  0x20bb20, 0x104400, 64 * 1024, 1024,
 235                  SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ | SPI_NOR_4B_OPCODES |
 236                  USE_FSR) },
 237         { INFO("n25q512a",    0x20bb20, 0, 64 * 1024, 1024, SECT_4K | USE_FSR | SPI_NOR_QUAD_READ) },
 238         { INFO6("mt25ql512a",  0x20ba20, 0x104400, 64 * 1024, 1024, SECT_4K | USE_FSR | SPI_NOR_QUAD_READ | SPI_NOR_4B_OPCODES) },
 239         { INFO("n25q512ax3",  0x20ba20, 0, 64 * 1024, 1024, SECT_4K | USE_FSR | SPI_NOR_QUAD_READ) },
 240         { INFO("n25q00",      0x20ba21, 0, 64 * 1024, 2048, SECT_4K | USE_FSR | SPI_NOR_QUAD_READ | NO_CHIP_ERASE) },
 241         { INFO("n25q00a",     0x20bb21, 0, 64 * 1024, 2048, SECT_4K | USE_FSR | SPI_NOR_QUAD_READ | NO_CHIP_ERASE) },
 242         { INFO("mt25ql01g",   0x21ba20, 0, 64 * 1024, 2048, SECT_4K | USE_FSR | SPI_NOR_QUAD_READ | NO_CHIP_ERASE) },
 243         { INFO("mt25qu02g",   0x20bb22, 0, 64 * 1024, 4096, SECT_4K | USE_FSR | SPI_NOR_QUAD_READ | NO_CHIP_ERASE) },
 244         { INFO("mt25ql02g",   0x20ba22, 0, 64 * 1024, 4096, SECT_4K | USE_FSR | SPI_NOR_QUAD_READ | NO_CHIP_ERASE | SPI_NOR_4B_OPCODES) },
 245 #ifdef CONFIG_SPI_FLASH_MT35XU
 246         { INFO("mt35xl512aba", 0x2c5a1a, 0,  128 * 1024,  512, USE_FSR | SPI_NOR_OCTAL_READ | SPI_NOR_4B_OPCODES | SPI_NOR_OCTAL_DTR_READ) },
 247         { INFO("mt35xu512aba", 0x2c5b1a, 0,  128 * 1024,  512, USE_FSR | SPI_NOR_OCTAL_READ | SPI_NOR_4B_OPCODES | SPI_NOR_OCTAL_DTR_READ) },
 248 #endif /* CONFIG_SPI_FLASH_MT35XU */
 249         { INFO6("mt35xu01g",  0x2c5b1b, 0x104100, 128 * 1024,  1024, USE_FSR | SPI_NOR_OCTAL_READ | SPI_NOR_4B_OPCODES) },
 250         { INFO("mt35xu02g",  0x2c5b1c, 0, 128 * 1024,  2048, USE_FSR | SPI_NOR_OCTAL_READ | SPI_NOR_4B_OPCODES) },
 251 #endif
 252 #ifdef CONFIG_SPI_FLASH_SPANSION        /* SPANSION */
 253         /* Spansion/Cypress -- single (large) sector size only, at least
 254          * for the chips listed here (without boot sectors).
 255          */
 256         { INFO("s25sl032p",  0x010215, 0x4d00,  64 * 1024,  64, SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ) },
 257         { INFO("s25sl064p",  0x010216, 0x4d00,  64 * 1024, 128, SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ) },
 258         { INFO("s25fl256s0", 0x010219, 0x4d00, 256 * 1024, 128, SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ | USE_CLSR) },
 259         { INFO("s25fl256s1", 0x010219, 0x4d01,  64 * 1024, 512, SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ | USE_CLSR) },
 260         { INFO6("s25fl512s",  0x010220, 0x4d0080, 256 * 1024, 256, SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ | USE_CLSR) },
 261         { INFO6("s25fs512s",  0x010220, 0x4d0081, 256 * 1024, 256, SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ | USE_CLSR) },
 262         { INFO("s25fl512s_256k",  0x010220, 0x4d00, 256 * 1024, 256, SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ | USE_CLSR) },
 263         { INFO("s25fl512s_64k",  0x010220, 0x4d01, 64 * 1024, 1024, SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ | USE_CLSR) },
 264         { INFO("s25fl512s_512k", 0x010220, 0x4f00, 256 * 1024, 256, SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ | USE_CLSR) },
 265         { INFO("s70fs01gs_256k", 0x010221, 0x4d00, 256 * 1024, 512, SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ) },
 266         { INFO("s25sl12800", 0x012018, 0x0300, 256 * 1024,  64, 0) },
 267         { INFO("s25sl12801", 0x012018, 0x0301,  64 * 1024, 256, 0) },
 268         { INFO6("s25fl128s",  0x012018, 0x4d0180, 64 * 1024, 256, SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ | USE_CLSR) },
 269         { INFO("s25fl129p0", 0x012018, 0x4d00, 256 * 1024,  64, SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ | USE_CLSR) },
 270         { INFO("s25fl129p1", 0x012018, 0x4d01,  64 * 1024, 256, SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ | USE_CLSR) },
 271         { INFO("s25sl008a",  0x010213,      0,  64 * 1024,  16, 0) },
 272         { INFO("s25sl016a",  0x010214,      0,  64 * 1024,  32, 0) },
 273         { INFO("s25sl032a",  0x010215,      0,  64 * 1024,  64, 0) },
 274         { INFO("s25sl064a",  0x010216,      0,  64 * 1024, 128, 0) },
 275         { INFO("s25fl116k",  0x014015,      0,  64 * 1024,  32, SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ) },
 276         { INFO("s25fl164k",  0x014017,      0,  64 * 1024, 128, SECT_4K) },
 277         { INFO("s25fl208k",  0x014014,      0,  64 * 1024,  16, SECT_4K | SPI_NOR_DUAL_READ) },
 278         { INFO("s25fl064l",  0x016017,      0,  64 * 1024, 128, SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ | SPI_NOR_4B_OPCODES) },
 279         { INFO("s25fl128l",  0x016018,      0,  64 * 1024, 256, SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ | SPI_NOR_4B_OPCODES) },
 280         { INFO("s25fl256l",  0x016019,      0,  64 * 1024, 512, SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ | SPI_NOR_4B_OPCODES) },
 281         { INFO6("s25hl512t",  0x342a1a, 0x0f0390, 256 * 1024, 256,
 282                 SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ | SPI_NOR_4B_OPCODES |
 283                 USE_CLSR) },
 284         { INFO6("s25hl01gt",  0x342a1b, 0x0f0390, 256 * 1024, 512,
 285                 SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ | SPI_NOR_4B_OPCODES |
 286                 USE_CLSR) },
 287         { INFO6("s25hl02gt",  0x342a1c, 0x0f0090, 256 * 1024, 1024,
 288                 SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ | SPI_NOR_4B_OPCODES) },
 289         { INFO6("s25hs512t",  0x342b1a, 0x0f0390, 256 * 1024, 256,
 290                 SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ | SPI_NOR_4B_OPCODES |
 291                 USE_CLSR) },
 292         { INFO6("s25hs01gt",  0x342b1b, 0x0f0390, 256 * 1024, 512,
 293                 SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ | SPI_NOR_4B_OPCODES |
 294                 USE_CLSR) },
 295         { INFO6("s25hs02gt",  0x342b1c, 0x0f0090, 256 * 1024, 1024,
 296                 SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ | SPI_NOR_4B_OPCODES) },
 297 #ifdef CONFIG_SPI_FLASH_S28HS512T
 298         { INFO("s28hs512t",  0x345b1a,      0, 256 * 1024, 256, SPI_NOR_OCTAL_DTR_READ) },
 299 #endif
 300 #endif
 301 #ifdef CONFIG_SPI_FLASH_SST             /* SST */
 302         /* SST -- large erase sizes are "overlays", "sectors" are 4K */
 303         { INFO("sst25vf040b", 0xbf258d, 0, 64 * 1024,  8, SECT_4K | SST_WRITE) },
 304         { INFO("sst25vf080b", 0xbf258e, 0, 64 * 1024, 16, SECT_4K | SST_WRITE) },
 305         { INFO("sst25vf016b", 0xbf2541, 0, 64 * 1024, 32, SECT_4K | SST_WRITE) },
 306         { INFO("sst25vf032b", 0xbf254a, 0, 64 * 1024, 64, SECT_4K | SST_WRITE) },
 307         { INFO("sst25vf064c", 0xbf254b, 0, 64 * 1024, 128, SECT_4K) },
 308         { INFO("sst25wf512",  0xbf2501, 0, 64 * 1024,  1, SECT_4K | SST_WRITE) },
 309         { INFO("sst25wf010",  0xbf2502, 0, 64 * 1024,  2, SECT_4K | SST_WRITE) },
 310         { INFO("sst25wf020",  0xbf2503, 0, 64 * 1024,  4, SECT_4K | SST_WRITE) },
 311         { INFO("sst25wf020a", 0x621612, 0, 64 * 1024,  4, SECT_4K) },
 312         { INFO("sst25wf040b", 0x621613, 0, 64 * 1024,  8, SECT_4K) },
 313         { INFO("sst25wf040",  0xbf2504, 0, 64 * 1024,  8, SECT_4K | SST_WRITE) },
 314         { INFO("sst25wf080",  0xbf2505, 0, 64 * 1024, 16, SECT_4K | SST_WRITE) },
 315         { INFO("sst26vf064b", 0xbf2643, 0, 64 * 1024, 128, SECT_4K | SPI_NOR_HAS_SST26LOCK | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ) },
 316         { INFO("sst26wf016b", 0xbf2641, 0, 64 * 1024,  32, SECT_4K) },
 317         { INFO("sst26wf016",  0xbf2651, 0, 64 * 1024,  32, SECT_4K | SPI_NOR_HAS_SST26LOCK) },
 318         { INFO("sst26wf032",  0xbf2622, 0, 64 * 1024,  64, SECT_4K | SPI_NOR_HAS_SST26LOCK) },
 319         { INFO("sst26wf064",  0xbf2643, 0, 64 * 1024, 128, SECT_4K | SPI_NOR_HAS_SST26LOCK) },
 320 #endif
 321 #ifdef CONFIG_SPI_FLASH_STMICRO         /* STMICRO */
 322         /* STMicroelectronics -- newer production may have feature updates */
 323         { INFO("m25p10",  0x202011,  0,  32 * 1024,   4, 0) },
 324         { INFO("m25p20",  0x202012,  0,  64 * 1024,   4, 0) },
 325         { INFO("m25p40",  0x202013,  0,  64 * 1024,   8, 0) },
 326         { INFO("m25p80",  0x202014,  0,  64 * 1024,  16, 0) },
 327         { INFO("m25p16",  0x202015,  0,  64 * 1024,  32, 0) },
 328         { INFO("m25p32",  0x202016,  0,  64 * 1024,  64, 0) },
 329         { INFO("m25p64",  0x202017,  0,  64 * 1024, 128, 0) },
 330         { INFO("m25p128", 0x202018,  0, 256 * 1024,  64, 0) },
 331         { INFO("m25pe16", 0x208015,  0, 64 * 1024, 32, SECT_4K) },
 332         { INFO("m25px16",    0x207115,  0, 64 * 1024, 32, SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ) },
 333         { INFO("m25px64",    0x207117,  0, 64 * 1024, 128, 0) },
 334 #endif
 335 #ifdef CONFIG_SPI_FLASH_WINBOND         /* WINBOND */
 336         /* Winbond -- w25x "blocks" are 64K, "sectors" are 4KiB */
 337         { INFO("w25p80", 0xef2014, 0x0, 64 * 1024,    16, 0) },
 338         { INFO("w25p16", 0xef2015, 0x0, 64 * 1024,    32, 0) },
 339         { INFO("w25p32", 0xef2016, 0x0, 64 * 1024,    64, 0) },
 340         { INFO("w25x05", 0xef3010, 0, 64 * 1024,  1,  SECT_4K) },
 341         { INFO("w25x40", 0xef3013, 0, 64 * 1024,  8,  SECT_4K) },
 342         { INFO("w25x16", 0xef3015, 0, 64 * 1024,  32, SECT_4K) },
 343         {
 344                 INFO("w25q16dw", 0xef6015, 0, 64 * 1024,  32,
 345                         SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ |
 346                         SPI_NOR_HAS_LOCK | SPI_NOR_HAS_TB)
 347         },
 348         { INFO("w25x32", 0xef3016, 0, 64 * 1024,  64, SECT_4K) },
 349         { INFO("w25q20cl", 0xef4012, 0, 64 * 1024,  4, SECT_4K) },
 350         { INFO("w25q20bw", 0xef5012, 0, 64 * 1024,  4, SECT_4K) },
 351         { INFO("w25q20ew", 0xef6012, 0, 64 * 1024,  4, SECT_4K) },
 352         { INFO("w25q32", 0xef4016, 0, 64 * 1024,  64, SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ) },
 353         {
 354                 INFO("w25q16dw", 0xef6015, 0, 64 * 1024,  32,
 355                         SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ)
 356         },
 357         {
 358                 INFO("w25q32dw", 0xef6016, 0, 64 * 1024,  64,
 359                         SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ |
 360                         SPI_NOR_HAS_LOCK | SPI_NOR_HAS_TB)
 361         },
 362         {
 363                 INFO("w25q16jv", 0xef7015, 0, 64 * 1024,  32,
 364                         SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ)
 365         },
 366         {
 367                 INFO("w25q32jv", 0xef7016, 0, 64 * 1024,  64,
 368                         SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ |
 369                         SPI_NOR_HAS_LOCK | SPI_NOR_HAS_TB)
 370         },
 371         {
 372                 INFO("w25q32jwm", 0xef8016, 0, 64 * 1024,  64,
 373                         SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ |
 374                         SPI_NOR_HAS_LOCK | SPI_NOR_HAS_TB)
 375         },
 376         { INFO("w25x64", 0xef3017, 0, 64 * 1024, 128, SECT_4K) },
 377         {
 378                 INFO("w25q64dw", 0xef6017, 0, 64 * 1024, 128,
 379                         SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ |
 380                         SPI_NOR_HAS_LOCK | SPI_NOR_HAS_TB)
 381         },
 382         {
 383                 INFO("w25q64jv", 0xef7017, 0, 64 * 1024, 128,
 384                         SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ |
 385                         SPI_NOR_HAS_LOCK | SPI_NOR_HAS_TB)
 386         },
 387         {
 388                 INFO("w25q128fw", 0xef6018, 0, 64 * 1024, 256,
 389                         SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ |
 390                         SPI_NOR_HAS_LOCK | SPI_NOR_HAS_TB)
 391         },
 392         {
 393                 INFO("w25q128jv", 0xef7018, 0, 64 * 1024, 256,
 394                         SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ |
 395                         SPI_NOR_HAS_LOCK | SPI_NOR_HAS_TB)
 396         },
 397         {
 398                 INFO("w25q128jw", 0xef8018, 0, 64 * 1024, 256,
 399                         SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ |
 400                         SPI_NOR_HAS_LOCK | SPI_NOR_HAS_TB)
 401         },
 402         {
 403                 INFO("w25q256fw", 0xef6019, 0, 64 * 1024, 512,
 404                         SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ |
 405                         SPI_NOR_HAS_LOCK | SPI_NOR_HAS_TB)
 406         },
 407         {
 408                 INFO("w25q256jw", 0xef7019, 0, 64 * 1024, 512,
 409                         SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ |
 410                         SPI_NOR_HAS_LOCK | SPI_NOR_HAS_TB)
 411         },
 412         {
 413                 INFO("w25q512jv", 0xef7119, 0, 64 * 1024, 512,
 414                         SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ |
 415                         SPI_NOR_HAS_LOCK | SPI_NOR_HAS_TB)
 416         },
 417         {
 418                 INFO("w25q01jv", 0xef4021, 0, 64 * 1024, 2048,
 419                         SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ |
 420                         SPI_NOR_HAS_LOCK | SPI_NOR_HAS_TB)
 421         },
 422         { INFO("w25q80", 0xef5014, 0, 64 * 1024,  16, SECT_4K) },
 423         { INFO("w25q80bl", 0xef4014, 0, 64 * 1024,  16, SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ) },
 424         { INFO("w25q16cl", 0xef4015, 0, 64 * 1024,  32, SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ) },
 425         { INFO("w25q32bv", 0xef4016, 0, 64 * 1024,  64, SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ) },
 426         { INFO("w25q64cv", 0xef4017, 0, 64 * 1024,  128, SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ) },
 427         { INFO("w25q128", 0xef4018, 0, 64 * 1024, 256,
 428                         SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ |
 429                         SPI_NOR_HAS_LOCK | SPI_NOR_HAS_TB)
 430         },
 431         { INFO("w25q256", 0xef4019, 0, 64 * 1024, 512, SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ) },
 432         { INFO("w25m512jw", 0xef6119, 0, 64 * 1024, 1024, SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ) },
 433         { INFO("w25m512jv", 0xef7119, 0, 64 * 1024, 1024, SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ) },
 434         { INFO("w25h02jv", 0xef9022, 0, 64 * 1024, 4096, SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ) },
 435 #endif
 436 #ifdef CONFIG_SPI_FLASH_XMC
 437         /* XMC (Wuhan Xinxin Semiconductor Manufacturing Corp.) */
 438         { INFO("XM25QH64A", 0x207017, 0, 64 * 1024, 128, SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ) },
 439         { INFO("XM25QH64C", 0x204017, 0, 64 * 1024, 128, SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ) },
 440         { INFO("XM25QH128A", 0x207018, 0, 64 * 1024, 256, SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ) },
 441 #endif
 442 #ifdef CONFIG_SPI_FLASH_XTX
 443         /* XTX Technology (Shenzhen) Limited */
 444         { INFO("xt25f128b", 0x0b4018, 0, 64 * 1024, 256, SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ) },
 445 #endif
 446         { },
 447 };