include/configs/p1_p2_rdb_pc.h

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  * Copyright 2010-2011 Freescale Semiconductor, Inc.
   4  * Copyright 2020 NXP
   5  */
   6
   7 /*
   8  * QorIQ RDB boards configuration file
   9  */
  10 #ifndef __CONFIG_H
  11 #define __CONFIG_H
  12
  13 #include <linux/stringify.h>
  14
  15 #if defined(CONFIG_TARGET_P1020RDB_PC)
  16 #define CONFIG_BOARDNAME "P1020RDB-PC"
  17 #define CONFIG_VSC7385_ENET
  18 #define CONFIG_SLIC
  19 #define __SW_BOOT_MASK          0x03
  20 #define __SW_BOOT_NOR           0x5c
  21 #define __SW_BOOT_SPI           0x1c
  22 #define __SW_BOOT_SD            0x9c
  23 #define __SW_BOOT_NAND          0xec
  24 #define __SW_BOOT_PCIE          0x6c
  25 #define CONFIG_SYS_L2_SIZE      (256 << 10)
  26 #endif
  27
  28 /*
  29  * P1020RDB-PD board has user selectable switches for evaluating different
  30  * frequency and boot options for the P1020 device. The table that
  31  * follow describe the available options. The front six binary number was in
  32  * accordance with SW3[1:6].
  33  * 111101 533 533 267 667 NOR Core0 boot; Core1 hold-off
  34  * 101101 667 667 333 667 NOR Core0 boot; Core1 hold-off
  35  * 011001 800 800 400 667 NOR Core0 boot; Core1 hold-off
  36  * 001001 800 800 400 667 SD/MMC Core0 boot; Core1 hold-off
  37  * 001101 800 800 400 667 SPI Core0 boot; Core1 hold-off
  38  * 010001 800 800 400 667 NAND Core0 boot; Core1 hold-off
  39  * 011101 800 800 400 667 PCIe-2 Core0 boot; Core1 hold-off
  40  */
  41 #if defined(CONFIG_TARGET_P1020RDB_PD)
  42 #define CONFIG_BOARDNAME "P1020RDB-PD"
  43 #define CONFIG_VSC7385_ENET
  44 #define CONFIG_SLIC
  45 #define __SW_BOOT_MASK          0x03
  46 #define __SW_BOOT_NOR           0x64
  47 #define __SW_BOOT_SPI           0x34
  48 #define __SW_BOOT_SD            0x24
  49 #define __SW_BOOT_NAND          0x44
  50 #define __SW_BOOT_PCIE          0x74
  51 #define CONFIG_SYS_L2_SIZE      (256 << 10)
  52 /*
  53  * Dynamic MTD Partition support with mtdparts
  54  */
  55 #endif
  56
  57 #if defined(CONFIG_TARGET_P2020RDB)
  58 #define CONFIG_BOARDNAME "P2020RDB-PC"
  59 #define CONFIG_VSC7385_ENET
  60 #define __SW_BOOT_MASK          0x03
  61 #define __SW_BOOT_NOR           0xc8
  62 #define __SW_BOOT_SPI           0x28
  63 #define __SW_BOOT_SD            0x68 /* or 0x18 */
  64 #define __SW_BOOT_NAND          0xe8
  65 #define __SW_BOOT_PCIE          0xa8
  66 #define CONFIG_SYS_L2_SIZE      (512 << 10)
  67 /*
  68  * Dynamic MTD Partition support with mtdparts
  69  */
  70 #endif
  71
  72 #ifdef CONFIG_SDCARD
  73 #define CONFIG_SPL_FLUSH_IMAGE
  74 #define CONFIG_SPL_TARGET               "u-boot-with-spl.bin"
  75 #define CONFIG_SPL_PAD_TO               0x20000
  76 #define CONFIG_SPL_MAX_SIZE             (128 * 1024)
  77 #define CONFIG_SYS_MMC_U_BOOT_SIZE      (768 << 10)
  78 #define CONFIG_SYS_MMC_U_BOOT_DST       (0x11000000)
  79 #define CONFIG_SYS_MMC_U_BOOT_START     (0x11000000)
  80 #define CONFIG_SYS_MMC_U_BOOT_OFFS      (128 << 10)
  81 #define CONFIG_SYS_MPC85XX_NO_RESETVEC
  82 #ifdef CONFIG_SPL_BUILD
  83 #define CONFIG_SPL_COMMON_INIT_DDR
  84 #endif
  85 #elif defined(CONFIG_SPIFLASH)
  86 #define CONFIG_SPL_SPI_FLASH_MINIMAL
  87 #define CONFIG_SPL_FLUSH_IMAGE
  88 #define CONFIG_SPL_TARGET               "u-boot-with-spl.bin"
  89 #define CONFIG_SPL_PAD_TO               0x20000
  90 #define CONFIG_SPL_MAX_SIZE             (128 * 1024)
  91 #define CONFIG_SYS_SPI_FLASH_U_BOOT_SIZE        (768 << 10)
  92 #define CONFIG_SYS_SPI_FLASH_U_BOOT_DST         (0x11000000)
  93 #define CONFIG_SYS_SPI_FLASH_U_BOOT_START       (0x11000000)
  94 #define CONFIG_SYS_SPI_FLASH_U_BOOT_OFFS        (128 << 10)
  95 #define CONFIG_SYS_MPC85XX_NO_RESETVEC
  96 #ifdef CONFIG_SPL_BUILD
  97 #define CONFIG_SPL_COMMON_INIT_DDR
  98 #endif
  99 #elif defined(CONFIG_MTD_RAW_NAND)
 100 #ifdef CONFIG_TPL_BUILD
 101 #define CONFIG_SPL_FLUSH_IMAGE
 102 #define CONFIG_SPL_NAND_INIT
 103 #define CONFIG_SPL_COMMON_INIT_DDR
 104 #define CONFIG_SPL_MAX_SIZE             (128 << 10)
 105 #define CONFIG_SYS_MPC85XX_NO_RESETVEC
 106 #define CONFIG_SYS_NAND_U_BOOT_SIZE     (832 << 10)
 107 #define CONFIG_SYS_NAND_U_BOOT_DST      (0x11000000)
 108 #define CONFIG_SYS_NAND_U_BOOT_START    (0x11000000)
 109 #elif defined(CONFIG_SPL_BUILD)
 110 #define CONFIG_SPL_INIT_MINIMAL
 111 #define CONFIG_SPL_FLUSH_IMAGE
 112 #define CONFIG_SPL_TARGET               "u-boot-with-spl.bin"
 113 #define CONFIG_SPL_MAX_SIZE             4096
 114 #define CONFIG_SYS_NAND_U_BOOT_SIZE     (128 << 10)
 115 #define CONFIG_SYS_NAND_U_BOOT_DST      0xf8f80000
 116 #define CONFIG_SYS_NAND_U_BOOT_START    0xf8f80000
 117 #endif /* not CONFIG_TPL_BUILD */
 118
 119 #define CONFIG_SPL_PAD_TO               0x20000
 120 #define CONFIG_TPL_PAD_TO               0x20000
 121 #define CONFIG_SPL_TARGET               "u-boot-with-spl.bin"
 122 #endif
 123
 124 #ifndef CONFIG_RESET_VECTOR_ADDRESS
 125 #define CONFIG_RESET_VECTOR_ADDRESS     0xeffffffc
 126 #endif
 127
 128 #ifndef CONFIG_SYS_MONITOR_BASE
 129 #ifdef CONFIG_TPL_BUILD
 130 #define CONFIG_SYS_MONITOR_BASE 0xf8f81000
 131 #elif defined(CONFIG_SPL_BUILD)
 132 #define CONFIG_SYS_MONITOR_BASE CONFIG_SPL_TEXT_BASE
 133 #else
 134 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_TEXT_BASE    /* start of monitor */
 135 #endif
 136 #endif
 137
 138 #define CONFIG_PCIE1    /* PCIE controller 1 (slot 1) */
 139 #define CONFIG_PCIE2    /* PCIE controller 2 (slot 2) */
 140
 141 #define CONFIG_SYS_SATA_MAX_DEVICE      2
 142 #define CONFIG_LBA48
 143
 144 #define CONFIG_HWCONFIG
 145 /*
 146  * These can be toggled for performance analysis, otherwise use default.
 147  */
 148 #define CONFIG_L2_CACHE
 149 #define CONFIG_BTB
 150
 151 #define CONFIG_ENABLE_36BIT_PHYS
 152
 153 #define CONFIG_SYS_CCSRBAR              0xffe00000
 154 #define CONFIG_SYS_CCSRBAR_PHYS_LOW     CONFIG_SYS_CCSRBAR
 155
 156 /* IN case of NAND bootloader relocate CCSRBAR in RAMboot code not in the 4k
 157        SPL code*/
 158 #ifdef CONFIG_SPL_BUILD
 159 #define CONFIG_SYS_CCSR_DO_NOT_RELOCATE
 160 #endif
 161
 162 /* DDR Setup */
 163 #define CONFIG_SYS_DDR_RAW_TIMING
 164 #define CONFIG_SYS_SPD_BUS_NUM 1
 165 #define SPD_EEPROM_ADDRESS 0x52
 166
 167 #if defined(CONFIG_TARGET_P1020RDB_PD)
 168 #define CONFIG_SYS_SDRAM_SIZE_LAW       LAW_SIZE_2G
 169 #define CONFIG_CHIP_SELECTS_PER_CTRL    2
 170 #else
 171 #define CONFIG_SYS_SDRAM_SIZE_LAW       LAW_SIZE_1G
 172 #define CONFIG_CHIP_SELECTS_PER_CTRL    1
 173 #endif
 174 #define CONFIG_SYS_SDRAM_SIZE           (1u << (CONFIG_SYS_SDRAM_SIZE_LAW - 19))
 175 #define CONFIG_SYS_DDR_SDRAM_BASE       0x00000000
 176 #define CONFIG_SYS_SDRAM_BASE           CONFIG_SYS_DDR_SDRAM_BASE
 177
 178 #define CONFIG_DIMM_SLOTS_PER_CTLR      1
 179
 180 /* Default settings for DDR3 */
 181 #ifndef CONFIG_TARGET_P2020RDB
 182 #define CONFIG_SYS_DDR_CS0_BNDS         0x0000003f
 183 #define CONFIG_SYS_DDR_CS0_CONFIG       0x80014302
 184 #define CONFIG_SYS_DDR_CS0_CONFIG_2     0x00000000
 185 #define CONFIG_SYS_DDR_CS1_BNDS         0x0040007f
 186 #define CONFIG_SYS_DDR_CS1_CONFIG       0x80014302
 187 #define CONFIG_SYS_DDR_CS1_CONFIG_2     0x00000000
 188
 189 #define CONFIG_SYS_DDR_DATA_INIT        0xdeadbeef
 190 #define CONFIG_SYS_DDR_INIT_ADDR        0x00000000
 191 #define CONFIG_SYS_DDR_INIT_EXT_ADDR    0x00000000
 192 #define CONFIG_SYS_DDR_MODE_CONTROL     0x00000000
 193
 194 #define CONFIG_SYS_DDR_ZQ_CONTROL       0x89080600
 195 #define CONFIG_SYS_DDR_WRLVL_CONTROL    0x8655A608
 196 #define CONFIG_SYS_DDR_SR_CNTR          0x00000000
 197 #define CONFIG_SYS_DDR_RCW_1            0x00000000
 198 #define CONFIG_SYS_DDR_RCW_2            0x00000000
 199 #define CONFIG_SYS_DDR_CONTROL          0xC70C0000      /* Type = DDR3  */
 200 #define CONFIG_SYS_DDR_CONTROL_2        0x04401050
 201 #define CONFIG_SYS_DDR_TIMING_4         0x00220001
 202 #define CONFIG_SYS_DDR_TIMING_5         0x03402400
 203
 204 #define CONFIG_SYS_DDR_TIMING_3         0x00020000
 205 #define CONFIG_SYS_DDR_TIMING_0         0x00330004
 206 #define CONFIG_SYS_DDR_TIMING_1         0x6f6B4846
 207 #define CONFIG_SYS_DDR_TIMING_2         0x0FA8C8CF
 208 #define CONFIG_SYS_DDR_CLK_CTRL         0x03000000
 209 #define CONFIG_SYS_DDR_MODE_1           0x40461520
 210 #define CONFIG_SYS_DDR_MODE_2           0x8000c000
 211 #define CONFIG_SYS_DDR_INTERVAL         0x0C300000
 212 #endif
 213
 214 /*
 215  * Memory map
 216  *
 217  * 0x0000_0000 0x7fff_ffff      DDR             Up to 2GB cacheable
 218  * 0x8000_0000 0xdfff_ffff      PCI Express Mem 1.5G non-cacheable(PCIe * 3)
 219  * 0xec00_0000 0xefff_ffff      NOR flash       Up to 64M non-cacheable CS0/1
 220  * 0xf8f8_0000 0xf8ff_ffff      L2 SRAM         Up to 512K cacheable
 221  *   (early boot only)
 222  * 0xff80_0000 0xff80_7fff      NAND flash      32K non-cacheable       CS1/0
 223  * 0xff98_0000 0xff98_ffff      PMC             64K non-cacheable       CS2
 224  * 0xffa0_0000 0xffaf_ffff      CPLD            1M non-cacheable        CS3
 225  * 0xffb0_0000 0xffbf_ffff      VSC7385 switch  1M non-cacheable        CS2
 226  * 0xffc0_0000 0xffc3_ffff      PCI IO range    256k non-cacheable
 227  * 0xffd0_0000 0xffd0_3fff      L1 for stack    16K cacheable
 228  * 0xffe0_0000 0xffef_ffff      CCSR            1M non-cacheable
 229  */
 230
 231 /*
 232  * Local Bus Definitions
 233  */
 234 #if defined(CONFIG_TARGET_P1020RDB_PD)
 235 #define CONFIG_SYS_MAX_FLASH_SECT       512     /* 64M */
 236 #define CONFIG_SYS_FLASH_BASE           0xec000000
 237 #else
 238 #define CONFIG_SYS_MAX_FLASH_SECT       128     /* 16M */
 239 #define CONFIG_SYS_FLASH_BASE           0xef000000
 240 #endif
 241
 242 #ifdef CONFIG_PHYS_64BIT
 243 #define CONFIG_SYS_FLASH_BASE_PHYS      (0xf00000000ull | CONFIG_SYS_FLASH_BASE)
 244 #else
 245 #define CONFIG_SYS_FLASH_BASE_PHYS      CONFIG_SYS_FLASH_BASE
 246 #endif
 247
 248 #define CONFIG_FLASH_BR_PRELIM (BR_PHYS_ADDR(CONFIG_SYS_FLASH_BASE_PHYS) \
 249         | BR_PS_16 | BR_V)
 250
 251 #define CONFIG_FLASH_OR_PRELIM  0xfc000ff7
 252
 253 #define CONFIG_SYS_FLASH_BANKS_LIST     {CONFIG_SYS_FLASH_BASE_PHYS}
 254 #define CONFIG_SYS_FLASH_QUIET_TEST
 255 #define CONFIG_FLASH_SHOW_PROGRESS      45      /* count down from 45/5: 9..1 */
 256
 257 #define CONFIG_SYS_MAX_FLASH_BANKS      1       /* number of banks */
 258
 259 #undef CONFIG_SYS_FLASH_CHECKSUM
 260 #define CONFIG_SYS_FLASH_ERASE_TOUT     60000   /* Flash Erase Timeout (ms) */
 261 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Flash Write Timeout (ms) */
 262
 263 #define CONFIG_SYS_FLASH_EMPTY_INFO
 264
 265 /* Nand Flash */
 266 #ifdef CONFIG_NAND_FSL_ELBC
 267 #define CONFIG_SYS_NAND_BASE            0xff800000
 268 #ifdef CONFIG_PHYS_64BIT
 269 #define CONFIG_SYS_NAND_BASE_PHYS       0xfff800000ull
 270 #else
 271 #define CONFIG_SYS_NAND_BASE_PHYS       CONFIG_SYS_NAND_BASE
 272 #endif
 273
 274 #define CONFIG_SYS_NAND_BASE_LIST       { CONFIG_SYS_NAND_BASE }
 275 #define CONFIG_SYS_MAX_NAND_DEVICE      1
 276
 277 #define CONFIG_SYS_NAND_BR_PRELIM (BR_PHYS_ADDR(CONFIG_SYS_NAND_BASE_PHYS) \
 278         | (2<<BR_DECC_SHIFT)    /* Use HW ECC */ \
 279         | BR_PS_8       /* Port Size = 8 bit */ \
 280         | BR_MS_FCM     /* MSEL = FCM */ \
 281         | BR_V) /* valid */
 282 #if defined(CONFIG_TARGET_P1020RDB_PD)
 283 #define CONFIG_SYS_NAND_OR_PRELIM       (OR_AM_32KB \
 284         | OR_FCM_PGS    /* Large Page*/ \
 285         | OR_FCM_CSCT \
 286         | OR_FCM_CST \
 287         | OR_FCM_CHT \
 288         | OR_FCM_SCY_1 \
 289         | OR_FCM_TRLX \
 290         | OR_FCM_EHTR)
 291 #else
 292 #define CONFIG_SYS_NAND_OR_PRELIM       (OR_AM_32KB     /* small page */ \
 293         | OR_FCM_CSCT \
 294         | OR_FCM_CST \
 295         | OR_FCM_CHT \
 296         | OR_FCM_SCY_1 \
 297         | OR_FCM_TRLX \
 298         | OR_FCM_EHTR)
 299 #endif
 300 #endif /* CONFIG_NAND_FSL_ELBC */
 301
 302 #define CONFIG_SYS_INIT_RAM_LOCK
 303 #define CONFIG_SYS_INIT_RAM_ADDR        0xffd00000 /* stack in RAM */
 304 #ifdef CONFIG_PHYS_64BIT
 305 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_HIGH 0xf
 306 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW CONFIG_SYS_INIT_RAM_ADDR
 307 /* The assembler doesn't like typecast */
 308 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS \
 309         ((CONFIG_SYS_INIT_RAM_ADDR_PHYS_HIGH * 1ull << 32) | \
 310           CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW)
 311 #else
 312 /* Initial L1 address */
 313 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS   CONFIG_SYS_INIT_RAM_ADDR
 314 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_HIGH 0
 315 #define CONFIG_SYS_INIT_RAM_ADDR_PHYS_LOW CONFIG_SYS_INIT_RAM_ADDR_PHYS
 316 #endif
 317 /* Size of used area in RAM */
 318 #define CONFIG_SYS_INIT_RAM_SIZE        0x00004000
 319
 320 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - \
 321                                         GENERATED_GBL_DATA_SIZE)
 322 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
 323
 324 #define CONFIG_SYS_MONITOR_LEN  (768 * 1024)
 325
 326 #define CONFIG_SYS_CPLD_BASE    0xffa00000
 327 #ifdef CONFIG_PHYS_64BIT
 328 #define CONFIG_SYS_CPLD_BASE_PHYS       0xfffa00000ull
 329 #else
 330 #define CONFIG_SYS_CPLD_BASE_PHYS       CONFIG_SYS_CPLD_BASE
 331 #endif
 332 /* CPLD config size: 1Mb */
 333 #define CONFIG_CPLD_BR_PRELIM   (BR_PHYS_ADDR(CONFIG_SYS_CPLD_BASE_PHYS) | \
 334                                         BR_PS_8 | BR_V)
 335 #define CONFIG_CPLD_OR_PRELIM   (0xfff009f7)
 336
 337 #define CONFIG_SYS_PMC_BASE     0xff980000
 338 #define CONFIG_SYS_PMC_BASE_PHYS        CONFIG_SYS_PMC_BASE
 339 #define CONFIG_PMC_BR_PRELIM    (BR_PHYS_ADDR(CONFIG_SYS_PMC_BASE_PHYS) | \
 340                                         BR_PS_8 | BR_V)
 341 #define CONFIG_PMC_OR_PRELIM    (OR_AM_64KB | OR_GPCM_CSNT | OR_GPCM_XACS | \
 342                                  OR_GPCM_SCY | OR_GPCM_TRLX | OR_GPCM_EHTR | \
 343                                  OR_GPCM_EAD)
 344
 345 /* Vsc7385 switch */
 346 #ifdef CONFIG_VSC7385_ENET
 347 #define __VSCFW_ADDR                    "vscfw_addr=ef000000"
 348 #define CONFIG_SYS_VSC7385_BASE         0xffb00000
 349
 350 #ifdef CONFIG_PHYS_64BIT
 351 #define CONFIG_SYS_VSC7385_BASE_PHYS    0xfffb00000ull
 352 #else
 353 #define CONFIG_SYS_VSC7385_BASE_PHYS    CONFIG_SYS_VSC7385_BASE
 354 #endif
 355
 356 #define CONFIG_SYS_VSC7385_BR_PRELIM    \
 357         (BR_PHYS_ADDR(CONFIG_SYS_VSC7385_BASE_PHYS) | BR_PS_8 | BR_V)
 358 #define CONFIG_SYS_VSC7385_OR_PRELIM    (OR_AM_128KB | OR_GPCM_CSNT | \
 359                         OR_GPCM_XACS |  OR_GPCM_SCY_15 | OR_GPCM_SETA | \
 360                         OR_GPCM_TRLX |  OR_GPCM_EHTR | OR_GPCM_EAD)
 361
 362 /* The size of the VSC7385 firmware image */
 363 #define CONFIG_VSC7385_IMAGE_SIZE       8192
 364 #endif
 365
 366 /*
 367  * Config the L2 Cache as L2 SRAM
 368 */
 369 #if defined(CONFIG_SPL_BUILD)
 370 #if defined(CONFIG_SDCARD) || defined(CONFIG_SPIFLASH)
 371 #define CONFIG_SYS_INIT_L2_ADDR         0xf8f80000
 372 #define CONFIG_SYS_INIT_L2_ADDR_PHYS    CONFIG_SYS_INIT_L2_ADDR
 373 #define CONFIG_SYS_INIT_L2_END  (CONFIG_SYS_INIT_L2_ADDR + CONFIG_SYS_L2_SIZE)
 374 #define CONFIG_SPL_RELOC_TEXT_BASE      0xf8f81000
 375 #define CONFIG_SPL_GD_ADDR              (CONFIG_SYS_INIT_L2_ADDR + 112 * 1024)
 376 #define CONFIG_SPL_RELOC_STACK          (CONFIG_SYS_INIT_L2_ADDR + 116 * 1024)
 377 #define CONFIG_SPL_RELOC_MALLOC_ADDR    (CONFIG_SYS_INIT_L2_ADDR + 148 * 1024)
 378 #if defined(CONFIG_TARGET_P2020RDB)
 379 #define CONFIG_SPL_RELOC_MALLOC_SIZE    (364 << 10)
 380 #else
 381 #define CONFIG_SPL_RELOC_MALLOC_SIZE    (108 << 10)
 382 #endif
 383 #elif defined(CONFIG_MTD_RAW_NAND)
 384 #ifdef CONFIG_TPL_BUILD
 385 #define CONFIG_SYS_INIT_L2_ADDR         0xf8f80000
 386 #define CONFIG_SYS_INIT_L2_ADDR_PHYS    CONFIG_SYS_INIT_L2_ADDR
 387 #define CONFIG_SYS_INIT_L2_END  (CONFIG_SYS_INIT_L2_ADDR + CONFIG_SYS_L2_SIZE)
 388 #define CONFIG_SPL_RELOC_TEXT_BASE      0xf8f81000
 389 #define CONFIG_SPL_RELOC_STACK          (CONFIG_SYS_INIT_L2_ADDR + 192 * 1024)
 390 #define CONFIG_SPL_RELOC_MALLOC_ADDR    (CONFIG_SYS_INIT_L2_ADDR + 208 * 1024)
 391 #define CONFIG_SPL_RELOC_MALLOC_SIZE    (48 << 10)
 392 #define CONFIG_SPL_GD_ADDR              (CONFIG_SYS_INIT_L2_ADDR + 176 * 1024)
 393 #else
 394 #define CONFIG_SYS_INIT_L2_ADDR         0xf8f80000
 395 #define CONFIG_SYS_INIT_L2_ADDR_PHYS    CONFIG_SYS_INIT_L2_ADDR
 396 #define CONFIG_SYS_INIT_L2_END  (CONFIG_SYS_INIT_L2_ADDR + CONFIG_SYS_L2_SIZE)
 397 #define CONFIG_SPL_RELOC_TEXT_BASE      (CONFIG_SYS_INIT_L2_END - 0x2000)
 398 #define CONFIG_SPL_RELOC_STACK          ((CONFIG_SYS_INIT_L2_END - 1) & ~0xF)
 399 #endif /* CONFIG_TPL_BUILD */
 400 #endif
 401 #endif
 402
 403 /* Serial Port - controlled on board with jumper J8
 404  * open - index 2
 405  * shorted - index 1
 406  */
 407 #undef CONFIG_SERIAL_SOFTWARE_FIFO
 408 #define CONFIG_SYS_NS16550_SERIAL
 409 #define CONFIG_SYS_NS16550_REG_SIZE     1
 410 #define CONFIG_SYS_NS16550_CLK          get_bus_freq(0)
 411 #if defined(CONFIG_SPL_BUILD) && defined(CONFIG_SPL_INIT_MINIMAL)
 412 #define CONFIG_NS16550_MIN_FUNCTIONS
 413 #endif
 414
 415 #define CONFIG_SYS_BAUDRATE_TABLE       \
 416         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400, 57600, 115200}
 417
 418 #define CONFIG_SYS_NS16550_COM1 (CONFIG_SYS_CCSRBAR+0x4500)
 419 #define CONFIG_SYS_NS16550_COM2 (CONFIG_SYS_CCSRBAR+0x4600)
 420
 421 /* I2C */
 422 #if !CONFIG_IS_ENABLED(DM_I2C)
 423 #define CONFIG_SYS_I2C_NOPROBES         { {0, 0x29} }
 424 #endif
 425
 426 #define CONFIG_SYS_SPD_BUS_NUM          1 /* For rom_loc and flash bank */
 427
 428 /*
 429  * I2C2 EEPROM
 430  */
 431
 432 #define CONFIG_RTC_PT7C4338
 433 #define CONFIG_SYS_I2C_RTC_ADDR         0x68
 434 #define CONFIG_SYS_I2C_PCA9557_ADDR     0x18
 435
 436 /* enable read and write access to EEPROM */
 437
 438 #if defined(CONFIG_PCI)
 439 /*
 440  * General PCI
 441  * Memory space is mapped 1-1, but I/O space must start from 0.
 442  */
 443
 444 /* controller 2, direct to uli, tgtid 2, Base address 9000 */
 445 #define CONFIG_SYS_PCIE2_MEM_VIRT       0xa0000000
 446 #ifdef CONFIG_PHYS_64BIT
 447 #define CONFIG_SYS_PCIE2_MEM_PHYS       0xc20000000ull
 448 #else
 449 #define CONFIG_SYS_PCIE2_MEM_PHYS       0xa0000000
 450 #endif
 451 #define CONFIG_SYS_PCIE2_IO_VIRT        0xffc10000
 452 #ifdef CONFIG_PHYS_64BIT
 453 #define CONFIG_SYS_PCIE2_IO_PHYS        0xfffc10000ull
 454 #else
 455 #define CONFIG_SYS_PCIE2_IO_PHYS        0xffc10000
 456 #endif
 457
 458 /* controller 1, Slot 2, tgtid 1, Base address a000 */
 459 #define CONFIG_SYS_PCIE1_MEM_VIRT       0x80000000
 460 #ifdef CONFIG_PHYS_64BIT
 461 #define CONFIG_SYS_PCIE1_MEM_PHYS       0xc00000000ull
 462 #else
 463 #define CONFIG_SYS_PCIE1_MEM_PHYS       0x80000000
 464 #endif
 465 #define CONFIG_SYS_PCIE1_IO_VIRT        0xffc00000
 466 #ifdef CONFIG_PHYS_64BIT
 467 #define CONFIG_SYS_PCIE1_IO_PHYS        0xfffc00000ull
 468 #else
 469 #define CONFIG_SYS_PCIE1_IO_PHYS        0xffc00000
 470 #endif
 471
 472 #define CONFIG_PCI_SCAN_SHOW    /* show pci devices on startup */
 473 #endif /* CONFIG_PCI */
 474
 475 #if defined(CONFIG_TSEC_ENET)
 476 #define CONFIG_TSEC1
 477 #define CONFIG_TSEC1_NAME       "eTSEC1"
 478 #define CONFIG_TSEC2
 479 #define CONFIG_TSEC2_NAME       "eTSEC2"
 480 #define CONFIG_TSEC3
 481 #define CONFIG_TSEC3_NAME       "eTSEC3"
 482
 483 #define TSEC1_PHY_ADDR  2
 484 #define TSEC2_PHY_ADDR  0
 485 #define TSEC3_PHY_ADDR  1
 486
 487 #define TSEC1_FLAGS     (TSEC_GIGABIT | TSEC_REDUCED)
 488 #define TSEC2_FLAGS     (TSEC_GIGABIT | TSEC_REDUCED)
 489 #define TSEC3_FLAGS     (TSEC_GIGABIT | TSEC_REDUCED)
 490
 491 #define TSEC1_PHYIDX    0
 492 #define TSEC2_PHYIDX    0
 493 #define TSEC3_PHYIDX    0
 494
 495 #define CONFIG_ETHPRIME "eTSEC1"
 496
 497 #define CONFIG_HAS_ETH0
 498 #define CONFIG_HAS_ETH1
 499 #define CONFIG_HAS_ETH2
 500 #endif /* CONFIG_TSEC_ENET */
 501
 502 /*
 503  * Environment
 504  */
 505 #if defined(CONFIG_SDCARD)
 506 #define CONFIG_FSL_FIXED_MMC_LOCATION
 507 #elif defined(CONFIG_MTD_RAW_NAND)
 508 #define CONFIG_ENV_RANGE        (3 * CONFIG_ENV_SIZE)
 509 #ifdef CONFIG_TPL_BUILD
 510 #define SPL_ENV_ADDR            (CONFIG_SYS_INIT_L2_ADDR + (160 << 10))
 511 #endif
 512 #elif defined(CONFIG_SYS_RAMBOOT)
 513 #define SPL_ENV_ADDR            (CONFIG_SYS_MONITOR_BASE - 0x1000)
 514 #endif
 515
 516 #define CONFIG_LOADS_ECHO               /* echo on for serial download */
 517 #define CONFIG_SYS_LOADS_BAUD_CHANGE    /* allow baudrate change */
 518
 519 /*
 520  * USB
 521  */
 522 #define CONFIG_HAS_FSL_DR_USB
 523
 524 #if defined(CONFIG_HAS_FSL_DR_USB)
 525 #ifdef CONFIG_USB_EHCI_HCD
 526 #define CONFIG_EHCI_HCD_INIT_AFTER_RESET
 527 #endif
 528 #endif
 529
 530 #if defined(CONFIG_TARGET_P1020RDB_PD)
 531 #define CONFIG_USB_MAX_CONTROLLER_COUNT 1
 532 #endif
 533
 534 #ifdef CONFIG_MMC
 535 #define CONFIG_SYS_FSL_ESDHC_ADDR       CONFIG_SYS_MPC85xx_ESDHC_ADDR
 536 #endif
 537
 538 /*
 539  * Miscellaneous configurable options
 540  */
 541
 542 /*
 543  * For booting Linux, the board info and command line data
 544  * have to be in the first 64 MB of memory, since this is
 545  * the maximum mapped by the Linux kernel during initialization.
 546  */
 547 #define CONFIG_SYS_BOOTMAPSZ    (64 << 20)      /* Initial Memory for Linux*/
 548 #define CONFIG_SYS_BOOTM_LEN    (64 << 20)      /* Increase max gunzip size */
 549
 550 /*
 551  * Environment Configuration
 552  */
 553 #define CONFIG_HOSTNAME         "unknown"
 554 #define CONFIG_ROOTPATH         "/opt/nfsroot"
 555 #define CONFIG_BOOTFILE         "uImage"
 556 #define CONFIG_UBOOTPATH        u-boot.bin /* U-Boot image on TFTP server */
 557
 558 #ifdef __SW_BOOT_NOR
 559 #define __NOR_RST_CMD   \
 560 norboot=i2c dev 1; i2c mw 18 1 __SW_BOOT_NOR 1; \
 561 i2c mw 18 3 __SW_BOOT_MASK 1; reset
 562 #endif
 563 #ifdef __SW_BOOT_SPI
 564 #define __SPI_RST_CMD   \
 565 spiboot=i2c dev 1; i2c mw 18 1 __SW_BOOT_SPI 1; \
 566 i2c mw 18 3 __SW_BOOT_MASK 1; reset
 567 #endif
 568 #ifdef __SW_BOOT_SD
 569 #define __SD_RST_CMD    \
 570 sdboot=i2c dev 1; i2c mw 18 1 __SW_BOOT_SD 1; \
 571 i2c mw 18 3 __SW_BOOT_MASK 1; reset
 572 #endif
 573 #ifdef __SW_BOOT_NAND
 574 #define __NAND_RST_CMD  \
 575 nandboot=i2c dev 1; i2c mw 18 1 __SW_BOOT_NAND 1; \
 576 i2c mw 18 3 __SW_BOOT_MASK 1; reset
 577 #endif
 578 #ifdef __SW_BOOT_PCIE
 579 #define __PCIE_RST_CMD  \
 580 pciboot=i2c dev 1; i2c mw 18 1 __SW_BOOT_PCIE 1; \
 581 i2c mw 18 3 __SW_BOOT_MASK 1; reset
 582 #endif
 583
 584 #define CONFIG_EXTRA_ENV_SETTINGS       \
 585 "netdev=eth0\0" \
 586 "uboot=" __stringify(CONFIG_UBOOTPATH) "\0"     \
 587 "loadaddr=1000000\0"    \
 588 "bootfile=uImage\0"     \
 589 "tftpflash=tftpboot $loadaddr $uboot; " \
 590         "protect off " __stringify(CONFIG_SYS_TEXT_BASE) " +$filesize; " \
 591         "erase " __stringify(CONFIG_SYS_TEXT_BASE) " +$filesize; "      \
 592         "cp.b $loadaddr " __stringify(CONFIG_SYS_TEXT_BASE) " $filesize; " \
 593         "protect on " __stringify(CONFIG_SYS_TEXT_BASE) " +$filesize; " \
 594         "cmp.b $loadaddr " __stringify(CONFIG_SYS_TEXT_BASE) " $filesize\0" \
 595 "hwconfig=usb1:dr_mode=host,phy_type=ulpi\0"    \
 596 "consoledev=ttyS0\0"    \
 597 "ramdiskaddr=2000000\0" \
 598 "ramdiskfile=rootfs.ext2.gz.uboot\0"    \
 599 "fdtaddr=1e00000\0"     \
 600 "bdev=sda1\0" \
 601 "jffs2nor=mtdblock3\0"  \
 602 "norbootaddr=ef080000\0"        \
 603 "norfdtaddr=ef040000\0" \
 604 "jffs2nand=mtdblock9\0" \
 605 "nandbootaddr=100000\0" \
 606 "nandfdtaddr=80000\0"           \
 607 "ramdisk_size=120000\0" \
 608 "map_lowernorbank=i2c dev 1; i2c mw 18 1 02 1; i2c mw 18 3 fd 1\0" \
 609 "map_uppernorbank=i2c dev 1; i2c mw 18 1 00 1; i2c mw 18 3 fd 1\0" \
 610 __stringify(__VSCFW_ADDR)"\0" \
 611 __stringify(__NOR_RST_CMD)"\0" \
 612 __stringify(__SPI_RST_CMD)"\0" \
 613 __stringify(__SD_RST_CMD)"\0" \
 614 __stringify(__NAND_RST_CMD)"\0" \
 615 __stringify(__PCIE_RST_CMD)"\0"
 616
 617 #define CONFIG_USB_FAT_BOOT     \
 618 "setenv bootargs root=/dev/ram rw "     \
 619 "console=$consoledev,$baudrate $othbootargs " \
 620 "ramdisk_size=$ramdisk_size;"   \
 621 "usb start;"    \
 622 "fatload usb 0:2 $loadaddr $bootfile;"  \
 623 "fatload usb 0:2 $fdtaddr $fdtfile;"    \
 624 "fatload usb 0:2 $ramdiskaddr $ramdiskfile;"    \
 625 "bootm $loadaddr $ramdiskaddr $fdtaddr"
 626
 627 #define CONFIG_USB_EXT2_BOOT    \
 628 "setenv bootargs root=/dev/ram rw "     \
 629 "console=$consoledev,$baudrate $othbootargs " \
 630 "ramdisk_size=$ramdisk_size;"   \
 631 "usb start;"    \
 632 "ext2load usb 0:4 $loadaddr $bootfile;" \
 633 "ext2load usb 0:4 $fdtaddr $fdtfile;" \
 634 "ext2load usb 0:4 $ramdiskaddr $ramdiskfile;" \
 635 "bootm $loadaddr $ramdiskaddr $fdtaddr"
 636
 637 #define CONFIG_NORBOOT  \
 638 "setenv bootargs root=/dev/$jffs2nor rw "       \
 639 "console=$consoledev,$baudrate rootfstype=jffs2 $othbootargs;"  \
 640 "bootm $norbootaddr - $norfdtaddr"
 641
 642 #endif /* __CONFIG_H */