arch/powerpc/cpu/mpc83xx/cpu.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Copyright (C) 2004-2007 Freescale Semiconductor, Inc.
   4  */
   5
   6 /*
   7  * CPU specific code for the MPC83xx family.
   8  *
   9  * Derived from the MPC8260 and MPC85xx.
  10  */
  11
  12 #include <common.h>
  13 #include <cpu_func.h>
  14 #include <irq_func.h>
  15 #include <net.h>
  16 #include <time.h>
  17 #include <vsprintf.h>
  18 #include <watchdog.h>
  19 #include <command.h>
  20 #include <mpc83xx.h>
  21 #include <asm/processor.h>
  22 #include <linux/libfdt.h>
  23 #include <tsec.h>
  24 #include <netdev.h>
  25 #include <fsl_esdhc.h>
  26 #if defined(CONFIG_BOOTCOUNT_LIMIT) && !defined(CONFIG_ARCH_MPC831X)
  27 #include <linux/immap_qe.h>
  28 #include <asm/io.h>
  29 #endif
  30
  31 DECLARE_GLOBAL_DATA_PTR;
  32
  33 #ifndef CONFIG_CPU_MPC83XX
  34 int checkcpu(void)
  35 {
  36         volatile immap_t *immr;
  37         ulong clock = gd->cpu_clk;
  38         u32 pvr = get_pvr();
  39         u32 spridr;
  40         char buf[32];
  41         int ret;
  42         int i;
  43
  44         const struct cpu_type {
  45                 char name[15];
  46                 u32 partid;
  47         } cpu_type_list [] = {
  48                 CPU_TYPE_ENTRY(8308),
  49                 CPU_TYPE_ENTRY(8309),
  50                 CPU_TYPE_ENTRY(8311),
  51                 CPU_TYPE_ENTRY(8313),
  52                 CPU_TYPE_ENTRY(8314),
  53                 CPU_TYPE_ENTRY(8315),
  54                 CPU_TYPE_ENTRY(8321),
  55                 CPU_TYPE_ENTRY(8323),
  56                 CPU_TYPE_ENTRY(8343),
  57                 CPU_TYPE_ENTRY(8347_TBGA_),
  58                 CPU_TYPE_ENTRY(8347_PBGA_),
  59                 CPU_TYPE_ENTRY(8349),
  60                 CPU_TYPE_ENTRY(8358_TBGA_),
  61                 CPU_TYPE_ENTRY(8358_PBGA_),
  62                 CPU_TYPE_ENTRY(8360),
  63                 CPU_TYPE_ENTRY(8377),
  64                 CPU_TYPE_ENTRY(8378),
  65                 CPU_TYPE_ENTRY(8379),
  66         };
  67
  68         immr = (immap_t *)CONFIG_SYS_IMMR;
  69
  70         ret = prt_83xx_rsr();
  71         if (ret)
  72                 return ret;
  73
  74         puts("CPU:   ");
  75
  76         switch (pvr & 0xffff0000) {
  77                 case PVR_E300C1:
  78                         printf("e300c1, ");
  79                         break;
  80
  81                 case PVR_E300C2:
  82                         printf("e300c2, ");
  83                         break;
  84
  85                 case PVR_E300C3:
  86                         printf("e300c3, ");
  87                         break;
  88
  89                 case PVR_E300C4:
  90                         printf("e300c4, ");
  91                         break;
  92
  93                 default:
  94                         printf("Unknown core, ");
  95         }
  96
  97         spridr = immr->sysconf.spridr;
  98
  99         for (i = 0; i < ARRAY_SIZE(cpu_type_list); i++)
 100                 if (cpu_type_list[i].partid == PARTID_NO_E(spridr)) {
 101                         puts("MPC");
 102                         puts(cpu_type_list[i].name);
 103                         if (IS_E_PROCESSOR(spridr))
 104                                 puts("E");
 105                         if ((SPR_FAMILY(spridr) == SPR_834X_FAMILY ||
 106                              SPR_FAMILY(spridr) == SPR_836X_FAMILY) &&
 107                             REVID_MAJOR(spridr) >= 2)
 108                                 puts("A");
 109                         printf(", Rev: %d.%d", REVID_MAJOR(spridr),
 110                                REVID_MINOR(spridr));
 111                         break;
 112                 }
 113
 114         if (i == ARRAY_SIZE(cpu_type_list))
 115                 printf("(SPRIDR %08x unknown), ", spridr);
 116
 117         printf(" at %s MHz, ", strmhz(buf, clock));
 118
 119         printf("CSB: %s MHz\n", strmhz(buf, gd->arch.csb_clk));
 120
 121         return 0;
 122 }
 123 #endif
 124
 125 #ifndef CONFIG_SYSRESET
 126 int do_reset(struct cmd_tbl *cmdtp, int flag, int argc, char *const argv[])
 127 {
 128         ulong msr;
 129 #ifndef MPC83xx_RESET
 130         ulong addr;
 131 #endif
 132
 133         volatile immap_t *immap = (immap_t *) CONFIG_SYS_IMMR;
 134
 135         puts("Resetting the board.\n");
 136
 137 #ifdef MPC83xx_RESET
 138
 139         /* Interrupts and MMU off */
 140         msr = mfmsr();
 141         msr &= ~(MSR_EE | MSR_IR | MSR_DR);
 142         mtmsr(msr);
 143
 144         /* enable Reset Control Reg */
 145         immap->reset.rpr = 0x52535445;
 146         sync();
 147         isync();
 148
 149         /* confirm Reset Control Reg is enabled */
 150         while(!((immap->reset.rcer) & RCER_CRE))
 151                 ;
 152
 153         udelay(200);
 154
 155         /* perform reset, only one bit */
 156         immap->reset.rcr = RCR_SWHR;
 157
 158 #else   /* ! MPC83xx_RESET */
 159
 160         immap->reset.rmr = RMR_CSRE;    /* Checkstop Reset enable */
 161
 162         /* Interrupts and MMU off */
 163         msr = mfmsr();
 164         msr &= ~(MSR_ME | MSR_EE | MSR_IR | MSR_DR);
 165         mtmsr(msr);
 166
 167         /*
 168          * Trying to execute the next instruction at a non-existing address
 169          * should cause a machine check, resulting in reset
 170          */
 171         addr = CONFIG_SYS_RESET_ADDRESS;
 172
 173         ((void (*)(void)) addr) ();
 174 #endif  /* MPC83xx_RESET */
 175
 176         return 1;
 177 }
 178 #endif
 179
 180 /*
 181  * Get timebase clock frequency (like cpu_clk in Hz)
 182  */
 183 #ifndef CONFIG_TIMER
 184 unsigned long get_tbclk(void)
 185 {
 186         return (gd->bus_clk + 3L) / 4L;
 187 }
 188 #endif
 189
 190 #if defined(CONFIG_WATCHDOG)
 191 void watchdog_reset (void)
 192 {
 193         int re_enable = disable_interrupts();
 194
 195         /* Reset the 83xx watchdog */
 196         volatile immap_t *immr = (immap_t *) CONFIG_SYS_IMMR;
 197         immr->wdt.swsrr = 0x556c;
 198         immr->wdt.swsrr = 0xaa39;
 199
 200         if (re_enable)
 201                 enable_interrupts();
 202 }
 203 #endif
 204
 205 #ifndef CONFIG_DM_ETH
 206 /*
 207  * Initializes on-chip ethernet controllers.
 208  * to override, implement board_eth_init()
 209  */
 210 int cpu_eth_init(bd_t *bis)
 211 {
 212 #if defined(CONFIG_UEC_ETH)
 213         uec_standard_init(bis);
 214 #endif
 215
 216 #if defined(CONFIG_TSEC_ENET)
 217         tsec_standard_init(bis);
 218 #endif
 219         return 0;
 220 }
 221 #endif /* !CONFIG_DM_ETH */
 222
 223 /*
 224  * Initializes on-chip MMC controllers.
 225  * to override, implement board_mmc_init()
 226  */
 227 int cpu_mmc_init(bd_t *bis)
 228 {
 229 #ifdef CONFIG_FSL_ESDHC
 230         return fsl_esdhc_mmc_init(bis);
 231 #else
 232         return 0;
 233 #endif
 234 }
 235
 236 void ppcDWstore(unsigned int *addr, unsigned int *value)
 237 {
 238         asm("lfd 1, 0(%1)\n\t"
 239             "stfd 1, 0(%0)"
 240             :
 241             : "r" (addr), "r" (value)
 242             : "memory");
 243 }
 244
 245 void ppcDWload(unsigned int *addr, unsigned int *ret)
 246 {
 247         asm("lfd 1, 0(%0)\n\t"
 248             "stfd 1, 0(%1)"
 249             :
 250             : "r" (addr), "r" (ret)
 251             : "memory");
 252 }