arch/arm/cpu/arm926ejs/mxs/mxs.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Freescale i.MX23/i.MX28 common code
   4  *
   5  * Copyright (C) 2011 Marek Vasut <[email protected]>
   6  * on behalf of DENX Software Engineering GmbH
   7  *
   8  * Based on code from LTIB:
   9  * Copyright (C) 2010 Freescale Semiconductor, Inc.
  10  */
  11
  12 #include <common.h>
  13 #include <command.h>
  14 #include <cpu_func.h>
  15 #include <hang.h>
  16 #include <init.h>
  17 #include <net.h>
  18 #include <linux/errno.h>
  19 #include <asm/io.h>
  20 #include <asm/arch/clock.h>
  21 #include <asm/mach-imx/dma.h>
  22 #include <asm/arch/gpio.h>
  23 #include <asm/arch/iomux.h>
  24 #include <asm/arch/imx-regs.h>
  25 #include <asm/arch/sys_proto.h>
  26 #include <linux/compiler.h>
  27
  28 DECLARE_GLOBAL_DATA_PTR;
  29
  30 /* Lowlevel init isn't used on i.MX28, so just have a dummy here */
  31 __weak void lowlevel_init(void) {}
  32
  33 void reset_cpu(ulong ignored) __attribute__((noreturn));
  34
  35 void reset_cpu(ulong ignored)
  36 {
  37         struct mxs_rtc_regs *rtc_regs =
  38                 (struct mxs_rtc_regs *)MXS_RTC_BASE;
  39         struct mxs_lcdif_regs *lcdif_regs =
  40                 (struct mxs_lcdif_regs *)MXS_LCDIF_BASE;
  41
  42         /*
  43          * Shut down the LCD controller as it interferes with BootROM boot mode
  44          * pads sampling.
  45          */
  46         writel(LCDIF_CTRL_RUN, &lcdif_regs->hw_lcdif_ctrl_clr);
  47
  48         /* Wait 1 uS before doing the actual watchdog reset */
  49         writel(1, &rtc_regs->hw_rtc_watchdog);
  50         writel(RTC_CTRL_WATCHDOGEN, &rtc_regs->hw_rtc_ctrl_set);
  51
  52         /* Endless loop, reset will exit from here */
  53         for (;;)
  54                 ;
  55 }
  56
  57 /*
  58  * This function will craft a jumptable at 0x0 which will redirect interrupt
  59  * vectoring to proper location of U-Boot in RAM.
  60  *
  61  * The structure of the jumptable will be as follows:
  62  *  ldr pc, [pc, #0x18] ..... for each vector, thus repeated 8 times
  63  *  <destination address> ... for each previous ldr, thus also repeated 8 times
  64  *
  65  * The "ldr pc, [pc, #0x18]" instruction above loads address from memory at
  66  * offset 0x18 from current value of PC register. Note that PC is already
  67  * incremented by 4 when computing the offset, so the effective offset is
  68  * actually 0x20, this the associated <destination address>. Loading the PC
  69  * register with an address performs a jump to that address.
  70  */
  71 void mx28_fixup_vt(uint32_t start_addr)
  72 {
  73         /* ldr pc, [pc, #0x18] */
  74         const uint32_t ldr_pc = 0xe59ff018;
  75         /* Jumptable location is 0x0 */
  76         uint32_t *vt = (uint32_t *)0x0;
  77         int i;
  78
  79         for (i = 0; i < 8; i++) {
  80                 /* cppcheck-suppress nullPointer */
  81                 vt[i] = ldr_pc;
  82                 /* cppcheck-suppress nullPointer */
  83                 vt[i + 8] = start_addr + (4 * i);
  84         }
  85 }
  86
  87 #ifdef  CONFIG_ARCH_MISC_INIT
  88 int arch_misc_init(void)
  89 {
  90         mx28_fixup_vt(gd->relocaddr);
  91         return 0;
  92 }
  93 #endif
  94
  95 int arch_cpu_init(void)
  96 {
  97         struct mxs_clkctrl_regs *clkctrl_regs =
  98                 (struct mxs_clkctrl_regs *)MXS_CLKCTRL_BASE;
  99         extern uint32_t _start;
 100
 101         mx28_fixup_vt((uint32_t)&_start);
 102
 103         /*
 104          * Enable NAND clock
 105          */
 106         /* Set bypass bit */
 107         writel(CLKCTRL_CLKSEQ_BYPASS_GPMI,
 108                 &clkctrl_regs->hw_clkctrl_clkseq_set);
 109
 110         /* Set GPMI clock to ref_xtal / 1 */
 111         clrbits_le32(&clkctrl_regs->hw_clkctrl_gpmi, CLKCTRL_GPMI_CLKGATE);
 112         while (readl(&clkctrl_regs->hw_clkctrl_gpmi) & CLKCTRL_GPMI_CLKGATE)
 113                 ;
 114         clrsetbits_le32(&clkctrl_regs->hw_clkctrl_gpmi,
 115                 CLKCTRL_GPMI_DIV_MASK, 1);
 116
 117         udelay(1000);
 118
 119         /*
 120          * Configure GPIO unit
 121          */
 122         mxs_gpio_init();
 123
 124 #ifdef  CONFIG_APBH_DMA
 125         /* Start APBH DMA */
 126         mxs_dma_init();
 127 #endif
 128
 129         return 0;
 130 }
 131
 132 u32 get_cpu_rev(void)
 133 {
 134         struct mxs_digctl_regs *digctl_regs =
 135                 (struct mxs_digctl_regs *)MXS_DIGCTL_BASE;
 136         uint8_t rev = readl(&digctl_regs->hw_digctl_chipid) & 0x000000FF;
 137
 138         switch (readl(&digctl_regs->hw_digctl_chipid) & HW_DIGCTL_CHIPID_MASK) {
 139         case HW_DIGCTL_CHIPID_MX23:
 140                 switch (rev) {
 141                 case 0x0:
 142                 case 0x1:
 143                 case 0x2:
 144                 case 0x3:
 145                 case 0x4:
 146                         return (MXC_CPU_MX23 << 12) | (rev + 0x10);
 147                 default:
 148                         return 0;
 149                 }
 150         case HW_DIGCTL_CHIPID_MX28:
 151                 switch (rev) {
 152                 case 0x1:
 153                         return (MXC_CPU_MX28 << 12) | 0x12;
 154                 default:
 155                         return 0;
 156                 }
 157         default:
 158                 return 0;
 159         }
 160 }
 161
 162 #if defined(CONFIG_DISPLAY_CPUINFO)
 163 const char *get_imx_type(u32 imxtype)
 164 {
 165         switch (imxtype) {
 166         case MXC_CPU_MX23:
 167                 return "23";
 168         case MXC_CPU_MX28:
 169                 return "28";
 170         default:
 171                 return "??";
 172         }
 173 }
 174
 175 int print_cpuinfo(void)
 176 {
 177         u32 cpurev;
 178         struct mxs_spl_data *data = MXS_SPL_DATA;
 179
 180         cpurev = get_cpu_rev();
 181         printf("CPU:   Freescale i.MX%s rev%d.%d at %d MHz\n",
 182                 get_imx_type((cpurev & 0xFF000) >> 12),
 183                 (cpurev & 0x000F0) >> 4,
 184                 (cpurev & 0x0000F) >> 0,
 185                 mxc_get_clock(MXC_ARM_CLK) / 1000000);
 186         printf("BOOT:  %s\n", mxs_boot_modes[data->boot_mode_idx].mode);
 187         return 0;
 188 }
 189 #endif
 190
 191 int do_mx28_showclocks(struct cmd_tbl *cmdtp, int flag, int argc,
 192                        char *const argv[])
 193 {
 194         printf("CPU:   %3d MHz\n", mxc_get_clock(MXC_ARM_CLK) / 1000000);
 195         printf("BUS:   %3d MHz\n", mxc_get_clock(MXC_AHB_CLK) / 1000000);
 196         printf("EMI:   %3d MHz\n", mxc_get_clock(MXC_EMI_CLK));
 197         printf("GPMI:  %3d MHz\n", mxc_get_clock(MXC_GPMI_CLK) / 1000000);
 198         return 0;
 199 }
 200
 201 /*
 202  * Initializes on-chip ethernet controllers.
 203  */
 204 #if defined(CONFIG_MX28) && defined(CONFIG_CMD_NET)
 205 int cpu_eth_init(bd_t *bis)
 206 {
 207         struct mxs_clkctrl_regs *clkctrl_regs =
 208                 (struct mxs_clkctrl_regs *)MXS_CLKCTRL_BASE;
 209
 210         /* Turn on ENET clocks */
 211         clrbits_le32(&clkctrl_regs->hw_clkctrl_enet,
 212                 CLKCTRL_ENET_SLEEP | CLKCTRL_ENET_DISABLE);
 213
 214         /* Set up ENET PLL for 50 MHz */
 215         /* Power on ENET PLL */
 216         writel(CLKCTRL_PLL2CTRL0_POWER,
 217                 &clkctrl_regs->hw_clkctrl_pll2ctrl0_set);
 218
 219         udelay(10);
 220
 221         /* Gate on ENET PLL */
 222         writel(CLKCTRL_PLL2CTRL0_CLKGATE,
 223                 &clkctrl_regs->hw_clkctrl_pll2ctrl0_clr);
 224
 225         /* Enable pad output */
 226         setbits_le32(&clkctrl_regs->hw_clkctrl_enet, CLKCTRL_ENET_CLK_OUT_EN);
 227
 228         return 0;
 229 }
 230 #endif
 231
 232 __weak void mx28_adjust_mac(int dev_id, unsigned char *mac)
 233 {
 234         mac[0] = 0x00;
 235         mac[1] = 0x04; /* Use FSL vendor MAC address by default */
 236
 237         if (dev_id == 1) /* Let MAC1 be MAC0 + 1 by default */
 238                 mac[5] += 1;
 239 }
 240
 241 #ifdef  CONFIG_MX28_FEC_MAC_IN_OCOTP
 242
 243 #define MXS_OCOTP_MAX_TIMEOUT   1000000
 244 void imx_get_mac_from_fuse(int dev_id, unsigned char *mac)
 245 {
 246         struct mxs_ocotp_regs *ocotp_regs =
 247                 (struct mxs_ocotp_regs *)MXS_OCOTP_BASE;
 248         uint32_t data;
 249
 250         memset(mac, 0, 6);
 251
 252         writel(OCOTP_CTRL_RD_BANK_OPEN, &ocotp_regs->hw_ocotp_ctrl_set);
 253
 254         if (mxs_wait_mask_clr(&ocotp_regs->hw_ocotp_ctrl_reg, OCOTP_CTRL_BUSY,
 255                                 MXS_OCOTP_MAX_TIMEOUT)) {
 256                 printf("MXS FEC: Can't get MAC from OCOTP\n");
 257                 return;
 258         }
 259
 260         data = readl(&ocotp_regs->hw_ocotp_cust0);
 261
 262         mac[2] = (data >> 24) & 0xff;
 263         mac[3] = (data >> 16) & 0xff;
 264         mac[4] = (data >> 8) & 0xff;
 265         mac[5] = data & 0xff;
 266         mx28_adjust_mac(dev_id, mac);
 267 }
 268 #else
 269 void imx_get_mac_from_fuse(int dev_id, unsigned char *mac)
 270 {
 271         memset(mac, 0, 6);
 272 }
 273 #endif
 274
 275 int mxs_dram_init(void)
 276 {
 277         struct mxs_spl_data *data = MXS_SPL_DATA;
 278
 279         if (data->mem_dram_size == 0) {
 280                 printf("MXS:\n"
 281                         "Error, the RAM size passed up from SPL is 0!\n");
 282                 hang();
 283         }
 284
 285         gd->ram_size = data->mem_dram_size;
 286         return 0;
 287 }
 288
 289 U_BOOT_CMD(
 290         clocks, CONFIG_SYS_MAXARGS, 1, do_mx28_showclocks,
 291         "display clocks",
 292         ""
 293 );