drivers/net/eepro100.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * (C) Copyright 2002
   4  * Wolfgang Denk, DENX Software Engineering, [email protected].
   5  */
   6
   7 #include <common.h>
   8 #include <asm/io.h>
   9 #include <cpu_func.h>
  10 #include <malloc.h>
  11 #include <miiphy.h>
  12 #include <net.h>
  13 #include <netdev.h>
  14 #include <pci.h>
  15 #include <linux/delay.h>
  16
  17 /* Ethernet chip registers. */
  18 #define SCB_STATUS              0       /* Rx/Command Unit Status *Word* */
  19 #define SCB_INT_ACK_BYTE        1       /* Rx/Command Unit STAT/ACK byte */
  20 #define SCB_CMD                 2       /* Rx/Command Unit Command *Word* */
  21 #define SCB_INTR_CTL_BYTE       3       /* Rx/Command Unit Intr.Control Byte */
  22 #define SCB_POINTER             4       /* General purpose pointer. */
  23 #define SCB_PORT                8       /* Misc. commands and operands. */
  24 #define SCB_FLASH               12      /* Flash memory control. */
  25 #define SCB_EEPROM              14      /* EEPROM memory control. */
  26 #define SCB_CTRL_MDI            16      /* MDI interface control. */
  27 #define SCB_EARLY_RX            20      /* Early receive byte count. */
  28 #define SCB_GEN_CONTROL         28      /* 82559 General Control Register */
  29 #define SCB_GEN_STATUS          29      /* 82559 General Status register */
  30
  31 /* 82559 SCB status word defnitions */
  32 #define SCB_STATUS_CX           0x8000  /* CU finished command (transmit) */
  33 #define SCB_STATUS_FR           0x4000  /* frame received */
  34 #define SCB_STATUS_CNA          0x2000  /* CU left active state */
  35 #define SCB_STATUS_RNR          0x1000  /* receiver left ready state */
  36 #define SCB_STATUS_MDI          0x0800  /* MDI read/write cycle done */
  37 #define SCB_STATUS_SWI          0x0400  /* software generated interrupt */
  38 #define SCB_STATUS_FCP          0x0100  /* flow control pause interrupt */
  39
  40 #define SCB_INTACK_MASK         0xFD00  /* all the above */
  41
  42 #define SCB_INTACK_TX           (SCB_STATUS_CX | SCB_STATUS_CNA)
  43 #define SCB_INTACK_RX           (SCB_STATUS_FR | SCB_STATUS_RNR)
  44
  45 /* System control block commands */
  46 /* CU Commands */
  47 #define CU_NOP                  0x0000
  48 #define CU_START                0x0010
  49 #define CU_RESUME               0x0020
  50 #define CU_STATSADDR            0x0040  /* Load Dump Statistics ctrs addr */
  51 #define CU_SHOWSTATS            0x0050  /* Dump statistics counters. */
  52 #define CU_ADDR_LOAD            0x0060  /* Base address to add to CU commands */
  53 #define CU_DUMPSTATS            0x0070  /* Dump then reset stats counters. */
  54
  55 /* RUC Commands */
  56 #define RUC_NOP                 0x0000
  57 #define RUC_START               0x0001
  58 #define RUC_RESUME              0x0002
  59 #define RUC_ABORT               0x0004
  60 #define RUC_ADDR_LOAD           0x0006  /* (seems not to clear on acceptance) */
  61 #define RUC_RESUMENR            0x0007
  62
  63 #define CU_CMD_MASK             0x00f0
  64 #define RU_CMD_MASK             0x0007
  65
  66 #define SCB_M                   0x0100  /* 0 = enable interrupt, 1 = disable */
  67 #define SCB_SWI                 0x0200  /* 1 - cause device to interrupt */
  68
  69 #define CU_STATUS_MASK          0x00C0
  70 #define RU_STATUS_MASK          0x003C
  71
  72 #define RU_STATUS_IDLE          (0 << 2)
  73 #define RU_STATUS_SUS           (1 << 2)
  74 #define RU_STATUS_NORES         (2 << 2)
  75 #define RU_STATUS_READY         (4 << 2)
  76 #define RU_STATUS_NO_RBDS_SUS   ((1 << 2) | (8 << 2))
  77 #define RU_STATUS_NO_RBDS_NORES ((2 << 2) | (8 << 2))
  78 #define RU_STATUS_NO_RBDS_READY ((4 << 2) | (8 << 2))
  79
  80 /* 82559 Port interface commands. */
  81 #define I82559_RESET            0x00000000      /* Software reset */
  82 #define I82559_SELFTEST         0x00000001      /* 82559 Selftest command */
  83 #define I82559_SELECTIVE_RESET  0x00000002
  84 #define I82559_DUMP             0x00000003
  85 #define I82559_DUMP_WAKEUP      0x00000007
  86
  87 /* 82559 Eeprom interface. */
  88 #define EE_SHIFT_CLK            0x01    /* EEPROM shift clock. */
  89 #define EE_CS                   0x02    /* EEPROM chip select. */
  90 #define EE_DATA_WRITE           0x04    /* EEPROM chip data in. */
  91 #define EE_WRITE_0              0x01
  92 #define EE_WRITE_1              0x05
  93 #define EE_DATA_READ            0x08    /* EEPROM chip data out. */
  94 #define EE_ENB                  (0x4800 | EE_CS)
  95 #define EE_CMD_BITS             3
  96 #define EE_DATA_BITS            16
  97
  98 /* The EEPROM commands include the alway-set leading bit. */
  99 #define EE_EWENB_CMD            (4 << addr_len)
 100 #define EE_WRITE_CMD            (5 << addr_len)
 101 #define EE_READ_CMD             (6 << addr_len)
 102 #define EE_ERASE_CMD            (7 << addr_len)
 103
 104 /* Receive frame descriptors. */
 105 struct eepro100_rxfd {
 106         u16 status;
 107         u16 control;
 108         u32 link;               /* struct eepro100_rxfd * */
 109         u32 rx_buf_addr;        /* void * */
 110         u32 count;
 111
 112         u8 data[PKTSIZE_ALIGN];
 113 };
 114
 115 #define RFD_STATUS_C            0x8000  /* completion of received frame */
 116 #define RFD_STATUS_OK           0x2000  /* frame received with no errors */
 117
 118 #define RFD_CONTROL_EL          0x8000  /* 1=last RFD in RFA */
 119 #define RFD_CONTROL_S           0x4000  /* 1=suspend RU after receiving frame */
 120 #define RFD_CONTROL_H           0x0010  /* 1=RFD is a header RFD */
 121 #define RFD_CONTROL_SF          0x0008  /* 0=simplified, 1=flexible mode */
 122
 123 #define RFD_COUNT_MASK          0x3fff
 124 #define RFD_COUNT_F             0x4000
 125 #define RFD_COUNT_EOF           0x8000
 126
 127 #define RFD_RX_CRC              0x0800  /* crc error */
 128 #define RFD_RX_ALIGNMENT        0x0400  /* alignment error */
 129 #define RFD_RX_RESOURCE         0x0200  /* out of space, no resources */
 130 #define RFD_RX_DMA_OVER         0x0100  /* DMA overrun */
 131 #define RFD_RX_SHORT            0x0080  /* short frame error */
 132 #define RFD_RX_LENGTH           0x0020
 133 #define RFD_RX_ERROR            0x0010  /* receive error */
 134 #define RFD_RX_NO_ADR_MATCH     0x0004  /* no address match */
 135 #define RFD_RX_IA_MATCH         0x0002  /* individual address does not match */
 136 #define RFD_RX_TCO              0x0001  /* TCO indication */
 137
 138 /* Transmit frame descriptors */
 139 struct eepro100_txfd {          /* Transmit frame descriptor set. */
 140         u16 status;
 141         u16 command;
 142         u32 link;               /* void * */
 143         u32 tx_desc_addr;       /* Always points to the tx_buf_addr element. */
 144         s32 count;
 145
 146         u32 tx_buf_addr0;       /* void *, frame to be transmitted. */
 147         s32 tx_buf_size0;       /* Length of Tx frame. */
 148         u32 tx_buf_addr1;       /* void *, frame to be transmitted. */
 149         s32 tx_buf_size1;       /* Length of Tx frame. */
 150 };
 151
 152 #define TXCB_CMD_TRANSMIT       0x0004  /* transmit command */
 153 #define TXCB_CMD_SF             0x0008  /* 0=simplified, 1=flexible mode */
 154 #define TXCB_CMD_NC             0x0010  /* 0=CRC insert by controller */
 155 #define TXCB_CMD_I              0x2000  /* generate interrupt on completion */
 156 #define TXCB_CMD_S              0x4000  /* suspend on completion */
 157 #define TXCB_CMD_EL             0x8000  /* last command block in CBL */
 158
 159 #define TXCB_COUNT_MASK         0x3fff
 160 #define TXCB_COUNT_EOF          0x8000
 161
 162 /* The Speedo3 Rx and Tx frame/buffer descriptors. */
 163 struct descriptor {             /* A generic descriptor. */
 164         u16 status;
 165         u16 command;
 166         u32 link;               /* struct descriptor * */
 167
 168         unsigned char params[0];
 169 };
 170
 171 #define CONFIG_SYS_CMD_EL               0x8000
 172 #define CONFIG_SYS_CMD_SUSPEND          0x4000
 173 #define CONFIG_SYS_CMD_INT              0x2000
 174 #define CONFIG_SYS_CMD_IAS              0x0001  /* individual address setup */
 175 #define CONFIG_SYS_CMD_CONFIGURE        0x0002  /* configure */
 176
 177 #define CONFIG_SYS_STATUS_C             0x8000
 178 #define CONFIG_SYS_STATUS_OK            0x2000
 179
 180 /* Misc. */
 181 #define NUM_RX_DESC             PKTBUFSRX
 182 #define NUM_TX_DESC             1       /* Number of TX descriptors */
 183
 184 #define TOUT_LOOP               1000000
 185
 186 static struct eepro100_rxfd rx_ring[NUM_RX_DESC]; /* RX descriptor ring */
 187 static struct eepro100_txfd tx_ring[NUM_TX_DESC]; /* TX descriptor ring */
 188 static int rx_next;                     /* RX descriptor ring pointer */
 189 static int tx_next;                     /* TX descriptor ring pointer */
 190 static int tx_threshold;
 191
 192 /*
 193  * The parameters for a CmdConfigure operation.
 194  * There are so many options that it would be difficult to document
 195  * each bit. We mostly use the default or recommended settings.
 196  */
 197 static const char i82558_config_cmd[] = {
 198         22, 0x08, 0, 1, 0, 0, 0x22, 0x03, 1,    /* 1=Use MII  0=Use AUI */
 199         0, 0x2E, 0, 0x60, 0x08, 0x88,
 200         0x68, 0, 0x40, 0xf2, 0x84,              /* Disable FC */
 201         0x31, 0x05,
 202 };
 203
 204 #if defined(CONFIG_E500)
 205 #define bus_to_phys(a) (a)
 206 #define phys_to_bus(a) (a)
 207 #else
 208 #define bus_to_phys(a)  pci_mem_to_phys((pci_dev_t)dev->priv, a)
 209 #define phys_to_bus(a)  pci_phys_to_mem((pci_dev_t)dev->priv, a)
 210 #endif
 211
 212 static inline int INW(struct eth_device *dev, u_long addr)
 213 {
 214         return le16_to_cpu(readw(addr + (void *)dev->iobase));
 215 }
 216
 217 static inline void OUTW(struct eth_device *dev, int command, u_long addr)
 218 {
 219         writew(cpu_to_le16(command), addr + (void *)dev->iobase);
 220 }
 221
 222 static inline void OUTL(struct eth_device *dev, int command, u_long addr)
 223 {
 224         writel(cpu_to_le32(command), addr + (void *)dev->iobase);
 225 }
 226
 227 #if defined(CONFIG_MII) || defined(CONFIG_CMD_MII)
 228 static inline int INL(struct eth_device *dev, u_long addr)
 229 {
 230         return le32_to_cpu(readl(addr + (void *)dev->iobase));
 231 }
 232
 233 static int get_phyreg(struct eth_device *dev, unsigned char addr,
 234                       unsigned char reg, unsigned short *value)
 235 {
 236         int cmd;
 237         int timeout = 50;
 238
 239         /* read requested data */
 240         cmd = (2 << 26) | ((addr & 0x1f) << 21) | ((reg & 0x1f) << 16);
 241         OUTL(dev, cmd, SCB_CTRL_MDI);
 242
 243         do {
 244                 udelay(1000);
 245                 cmd = INL(dev, SCB_CTRL_MDI);
 246         } while (!(cmd & (1 << 28)) && (--timeout));
 247
 248         if (timeout == 0)
 249                 return -1;
 250
 251         *value = (unsigned short)(cmd & 0xffff);
 252
 253         return 0;
 254 }
 255
 256 static int set_phyreg(struct eth_device *dev, unsigned char addr,
 257                       unsigned char reg, unsigned short value)
 258 {
 259         int cmd;
 260         int timeout = 50;
 261
 262         /* write requested data */
 263         cmd = (1 << 26) | ((addr & 0x1f) << 21) | ((reg & 0x1f) << 16);
 264         OUTL(dev, cmd | value, SCB_CTRL_MDI);
 265
 266         while (!(INL(dev, SCB_CTRL_MDI) & (1 << 28)) && (--timeout))
 267                 udelay(1000);
 268
 269         if (timeout == 0)
 270                 return -1;
 271
 272         return 0;
 273 }
 274
 275 /*
 276  * Check if given phyaddr is valid, i.e. there is a PHY connected.
 277  * Do this by checking model value field from ID2 register.
 278  */
 279 static struct eth_device *verify_phyaddr(const char *devname,
 280                                          unsigned char addr)
 281 {
 282         struct eth_device *dev;
 283         unsigned short value;
 284         unsigned char model;
 285
 286         dev = eth_get_dev_by_name(devname);
 287         if (!dev) {
 288                 printf("%s: no such device\n", devname);
 289                 return NULL;
 290         }
 291
 292         /* read id2 register */
 293         if (get_phyreg(dev, addr, MII_PHYSID2, &value) != 0) {
 294                 printf("%s: mii read timeout!\n", devname);
 295                 return NULL;
 296         }
 297
 298         /* get model */
 299         model = (unsigned char)((value >> 4) & 0x003f);
 300
 301         if (model == 0) {
 302                 printf("%s: no PHY at address %d\n", devname, addr);
 303                 return NULL;
 304         }
 305
 306         return dev;
 307 }
 308
 309 static int eepro100_miiphy_read(struct mii_dev *bus, int addr, int devad,
 310                                 int reg)
 311 {
 312         unsigned short value = 0;
 313         struct eth_device *dev;
 314
 315         dev = verify_phyaddr(bus->name, addr);
 316         if (!dev)
 317                 return -1;
 318
 319         if (get_phyreg(dev, addr, reg, &value) != 0) {
 320                 printf("%s: mii read timeout!\n", bus->name);
 321                 return -1;
 322         }
 323
 324         return value;
 325 }
 326
 327 static int eepro100_miiphy_write(struct mii_dev *bus, int addr, int devad,
 328                                  int reg, u16 value)
 329 {
 330         struct eth_device *dev;
 331
 332         dev = verify_phyaddr(bus->name, addr);
 333         if (!dev)
 334                 return -1;
 335
 336         if (set_phyreg(dev, addr, reg, value) != 0) {
 337                 printf("%s: mii write timeout!\n", bus->name);
 338                 return -1;
 339         }
 340
 341         return 0;
 342 }
 343
 344 #endif
 345
 346 static void init_rx_ring(struct eth_device *dev)
 347 {
 348         int i;
 349
 350         for (i = 0; i < NUM_RX_DESC; i++) {
 351                 rx_ring[i].status = 0;
 352                 rx_ring[i].control = (i == NUM_RX_DESC - 1) ?
 353                                      cpu_to_le16 (RFD_CONTROL_S) : 0;
 354                 rx_ring[i].link =
 355                         cpu_to_le32(phys_to_bus((u32)&rx_ring[(i + 1) %
 356                                                 NUM_RX_DESC]));
 357                 rx_ring[i].rx_buf_addr = 0xffffffff;
 358                 rx_ring[i].count = cpu_to_le32(PKTSIZE_ALIGN << 16);
 359         }
 360
 361         flush_dcache_range((unsigned long)rx_ring,
 362                            (unsigned long)rx_ring +
 363                            (sizeof(*rx_ring) * NUM_RX_DESC));
 364
 365         rx_next = 0;
 366 }
 367
 368 static void purge_tx_ring(struct eth_device *dev)
 369 {
 370         tx_next = 0;
 371         tx_threshold = 0x01208000;
 372         memset(tx_ring, 0, sizeof(*tx_ring) * NUM_TX_DESC);
 373
 374         flush_dcache_range((unsigned long)tx_ring,
 375                            (unsigned long)tx_ring +
 376                            (sizeof(*tx_ring) * NUM_TX_DESC));
 377 }
 378
 379 /* Wait for the chip get the command. */
 380 static int wait_for_eepro100(struct eth_device *dev)
 381 {
 382         int i;
 383
 384         for (i = 0; INW(dev, SCB_CMD) & (CU_CMD_MASK | RU_CMD_MASK); i++) {
 385                 if (i >= TOUT_LOOP)
 386                         return 0;
 387         }
 388
 389         return 1;
 390 }
 391
 392 static int eepro100_txcmd_send(struct eth_device *dev,
 393                                struct eepro100_txfd *desc)
 394 {
 395         u16 rstat;
 396         int i = 0;
 397
 398         flush_dcache_range((unsigned long)desc,
 399                            (unsigned long)desc + sizeof(*desc));
 400
 401         if (!wait_for_eepro100(dev))
 402                 return -ETIMEDOUT;
 403
 404         OUTL(dev, phys_to_bus((u32)desc), SCB_POINTER);
 405         OUTW(dev, SCB_M | CU_START, SCB_CMD);
 406
 407         while (true) {
 408                 invalidate_dcache_range((unsigned long)desc,
 409                                         (unsigned long)desc + sizeof(*desc));
 410                 rstat = le16_to_cpu(desc->status);
 411                 if (rstat & CONFIG_SYS_STATUS_C)
 412                         break;
 413
 414                 if (i++ >= TOUT_LOOP) {
 415                         printf("%s: Tx error buffer not ready\n", dev->name);
 416                         return -EINVAL;
 417                 }
 418         }
 419
 420         invalidate_dcache_range((unsigned long)desc,
 421                                 (unsigned long)desc + sizeof(*desc));
 422         rstat = le16_to_cpu(desc->status);
 423
 424         if (!(rstat & CONFIG_SYS_STATUS_OK)) {
 425                 printf("TX error status = 0x%08X\n", rstat);
 426                 return -EIO;
 427         }
 428
 429         return 0;
 430 }
 431
 432 /* SROM Read. */
 433 static int read_eeprom(struct eth_device *dev, int location, int addr_len)
 434 {
 435         unsigned short retval = 0;
 436         int read_cmd = location | EE_READ_CMD;
 437         int i;
 438
 439         OUTW(dev, EE_ENB & ~EE_CS, SCB_EEPROM);
 440         OUTW(dev, EE_ENB, SCB_EEPROM);
 441
 442         /* Shift the read command bits out. */
 443         for (i = 12; i >= 0; i--) {
 444                 short dataval = (read_cmd & (1 << i)) ? EE_DATA_WRITE : 0;
 445
 446                 OUTW(dev, EE_ENB | dataval, SCB_EEPROM);
 447                 udelay(1);
 448                 OUTW(dev, EE_ENB | dataval | EE_SHIFT_CLK, SCB_EEPROM);
 449                 udelay(1);
 450         }
 451         OUTW(dev, EE_ENB, SCB_EEPROM);
 452
 453         for (i = 15; i >= 0; i--) {
 454                 OUTW(dev, EE_ENB | EE_SHIFT_CLK, SCB_EEPROM);
 455                 udelay(1);
 456                 retval = (retval << 1) |
 457                                 ((INW(dev, SCB_EEPROM) & EE_DATA_READ) ? 1 : 0);
 458                 OUTW(dev, EE_ENB, SCB_EEPROM);
 459                 udelay(1);
 460         }
 461
 462         /* Terminate the EEPROM access. */
 463         OUTW(dev, EE_ENB & ~EE_CS, SCB_EEPROM);
 464         return retval;
 465 }
 466
 467 static struct pci_device_id supported[] = {
 468         {PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82557},
 469         {PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82559},
 470         {PCI_VENDOR_ID_INTEL, PCI_DEVICE_ID_INTEL_82559ER},
 471         {}
 472 };
 473
 474 static void read_hw_addr(struct eth_device *dev, bd_t *bis)
 475 {
 476         u16 sum = 0;
 477         int i, j;
 478         int addr_len = read_eeprom(dev, 0, 6) == 0xffff ? 8 : 6;
 479
 480         for (j = 0, i = 0; i < 0x40; i++) {
 481                 u16 value = read_eeprom(dev, i, addr_len);
 482
 483                 sum += value;
 484                 if (i < 3) {
 485                         dev->enetaddr[j++] = value;
 486                         dev->enetaddr[j++] = value >> 8;
 487                 }
 488         }
 489
 490         if (sum != 0xBABA) {
 491                 memset(dev->enetaddr, 0, ETH_ALEN);
 492                 debug("%s: Invalid EEPROM checksum %#4.4x, check settings before activating this device!\n",
 493                       dev->name, sum);
 494         }
 495 }
 496
 497 static int eepro100_init(struct eth_device *dev, bd_t *bis)
 498 {
 499         struct eepro100_txfd *ias_cmd, *cfg_cmd;
 500         int ret, status = -1;
 501         int tx_cur;
 502
 503         /* Reset the ethernet controller */
 504         OUTL(dev, I82559_SELECTIVE_RESET, SCB_PORT);
 505         udelay(20);
 506
 507         OUTL(dev, I82559_RESET, SCB_PORT);
 508         udelay(20);
 509
 510         if (!wait_for_eepro100(dev)) {
 511                 printf("Error: Can not reset ethernet controller.\n");
 512                 goto done;
 513         }
 514         OUTL(dev, 0, SCB_POINTER);
 515         OUTW(dev, SCB_M | RUC_ADDR_LOAD, SCB_CMD);
 516
 517         if (!wait_for_eepro100(dev)) {
 518                 printf("Error: Can not reset ethernet controller.\n");
 519                 goto done;
 520         }
 521         OUTL(dev, 0, SCB_POINTER);
 522         OUTW(dev, SCB_M | CU_ADDR_LOAD, SCB_CMD);
 523
 524         /* Initialize Rx and Tx rings. */
 525         init_rx_ring(dev);
 526         purge_tx_ring(dev);
 527
 528         /* Tell the adapter where the RX ring is located. */
 529         if (!wait_for_eepro100(dev)) {
 530                 printf("Error: Can not reset ethernet controller.\n");
 531                 goto done;
 532         }
 533
 534         /* RX ring cache was already flushed in init_rx_ring() */
 535         OUTL(dev, phys_to_bus((u32)&rx_ring[rx_next]), SCB_POINTER);
 536         OUTW(dev, SCB_M | RUC_START, SCB_CMD);
 537
 538         /* Send the Configure frame */
 539         tx_cur = tx_next;
 540         tx_next = ((tx_next + 1) % NUM_TX_DESC);
 541
 542         cfg_cmd = &tx_ring[tx_cur];
 543         cfg_cmd->command = cpu_to_le16(CONFIG_SYS_CMD_SUSPEND |
 544                                        CONFIG_SYS_CMD_CONFIGURE);
 545         cfg_cmd->status = 0;
 546         cfg_cmd->link = cpu_to_le32(phys_to_bus((u32)&tx_ring[tx_next]));
 547
 548         memcpy(((struct descriptor *)cfg_cmd)->params, i82558_config_cmd,
 549                sizeof(i82558_config_cmd));
 550
 551         ret = eepro100_txcmd_send(dev, cfg_cmd);
 552         if (ret) {
 553                 if (ret == -ETIMEDOUT)
 554                         printf("Error---CONFIG_SYS_CMD_CONFIGURE: Can not reset ethernet controller.\n");
 555                 goto done;
 556         }
 557
 558         /* Send the Individual Address Setup frame */
 559         tx_cur = tx_next;
 560         tx_next = ((tx_next + 1) % NUM_TX_DESC);
 561
 562         ias_cmd = &tx_ring[tx_cur];
 563         ias_cmd->command = cpu_to_le16(CONFIG_SYS_CMD_SUSPEND |
 564                                        CONFIG_SYS_CMD_IAS);
 565         ias_cmd->status = 0;
 566         ias_cmd->link = cpu_to_le32(phys_to_bus((u32)&tx_ring[tx_next]));
 567
 568         memcpy(((struct descriptor *)ias_cmd)->params, dev->enetaddr, 6);
 569
 570         ret = eepro100_txcmd_send(dev, ias_cmd);
 571         if (ret) {
 572                 if (ret == -ETIMEDOUT)
 573                         printf("Error: Can not reset ethernet controller.\n");
 574                 goto done;
 575         }
 576
 577         status = 0;
 578
 579 done:
 580         return status;
 581 }
 582
 583 static int eepro100_send(struct eth_device *dev, void *packet, int length)
 584 {
 585         struct eepro100_txfd *desc;
 586         int ret, status = -1;
 587         int tx_cur;
 588
 589         if (length <= 0) {
 590                 printf("%s: bad packet size: %d\n", dev->name, length);
 591                 goto done;
 592         }
 593
 594         tx_cur = tx_next;
 595         tx_next = (tx_next + 1) % NUM_TX_DESC;
 596
 597         desc = &tx_ring[tx_cur];
 598         desc->command = cpu_to_le16(TXCB_CMD_TRANSMIT | TXCB_CMD_SF |
 599                                     TXCB_CMD_S | TXCB_CMD_EL);
 600         desc->status = 0;
 601         desc->count = cpu_to_le32(tx_threshold);
 602         desc->link = cpu_to_le32(phys_to_bus((u32)&tx_ring[tx_next]));
 603         desc->tx_desc_addr = cpu_to_le32(phys_to_bus((u32)&desc->tx_buf_addr0));
 604         desc->tx_buf_addr0 = cpu_to_le32(phys_to_bus((u_long)packet));
 605         desc->tx_buf_size0 = cpu_to_le32(length);
 606
 607         ret = eepro100_txcmd_send(dev, &tx_ring[tx_cur]);
 608         if (ret) {
 609                 if (ret == -ETIMEDOUT)
 610                         printf("%s: Tx error ethernet controller not ready.\n",
 611                                dev->name);
 612                 goto done;
 613         }
 614
 615         status = length;
 616
 617 done:
 618         return status;
 619 }
 620
 621 static int eepro100_recv(struct eth_device *dev)
 622 {
 623         struct eepro100_rxfd *desc;
 624         int rx_prev, length = 0;
 625         u16 status, stat;
 626
 627         stat = INW(dev, SCB_STATUS);
 628         OUTW(dev, stat & SCB_STATUS_RNR, SCB_STATUS);
 629
 630         for (;;) {
 631                 desc = &rx_ring[rx_next];
 632                 invalidate_dcache_range((unsigned long)desc,
 633                                         (unsigned long)desc + sizeof(*desc));
 634                 status = le16_to_cpu(desc->status);
 635
 636                 if (!(status & RFD_STATUS_C))
 637                         break;
 638
 639                 /* Valid frame status. */
 640                 if ((status & RFD_STATUS_OK)) {
 641                         /* A valid frame received. */
 642                         length = le32_to_cpu(desc->count) & 0x3fff;
 643
 644                         /* Pass the packet up to the protocol layers. */
 645                         net_process_received_packet((u8 *)desc->data, length);
 646                 } else {
 647                         /* There was an error. */
 648                         printf("RX error status = 0x%08X\n", status);
 649                 }
 650
 651                 desc->control = cpu_to_le16(RFD_CONTROL_S);
 652                 desc->status = 0;
 653                 desc->count = cpu_to_le32(PKTSIZE_ALIGN << 16);
 654                 flush_dcache_range((unsigned long)desc,
 655                                    (unsigned long)desc + sizeof(*desc));
 656
 657                 rx_prev = (rx_next + NUM_RX_DESC - 1) % NUM_RX_DESC;
 658                 desc = &rx_ring[rx_prev];
 659                 desc->control = 0;
 660                 flush_dcache_range((unsigned long)desc,
 661                                    (unsigned long)desc + sizeof(*desc));
 662
 663                 /* Update entry information. */
 664                 rx_next = (rx_next + 1) % NUM_RX_DESC;
 665         }
 666
 667         if (stat & SCB_STATUS_RNR) {
 668                 printf("%s: Receiver is not ready, restart it !\n", dev->name);
 669
 670                 /* Reinitialize Rx ring. */
 671                 init_rx_ring(dev);
 672
 673                 if (!wait_for_eepro100(dev)) {
 674                         printf("Error: Can not restart ethernet controller.\n");
 675                         goto done;
 676                 }
 677
 678                 /* RX ring cache was already flushed in init_rx_ring() */
 679                 OUTL(dev, phys_to_bus((u32)&rx_ring[rx_next]), SCB_POINTER);
 680                 OUTW(dev, SCB_M | RUC_START, SCB_CMD);
 681         }
 682
 683 done:
 684         return length;
 685 }
 686
 687 static void eepro100_halt(struct eth_device *dev)
 688 {
 689         /* Reset the ethernet controller */
 690         OUTL(dev, I82559_SELECTIVE_RESET, SCB_PORT);
 691         udelay(20);
 692
 693         OUTL(dev, I82559_RESET, SCB_PORT);
 694         udelay(20);
 695
 696         if (!wait_for_eepro100(dev)) {
 697                 printf("Error: Can not reset ethernet controller.\n");
 698                 goto done;
 699         }
 700         OUTL(dev, 0, SCB_POINTER);
 701         OUTW(dev, SCB_M | RUC_ADDR_LOAD, SCB_CMD);
 702
 703         if (!wait_for_eepro100(dev)) {
 704                 printf("Error: Can not reset ethernet controller.\n");
 705                 goto done;
 706         }
 707         OUTL(dev, 0, SCB_POINTER);
 708         OUTW(dev, SCB_M | CU_ADDR_LOAD, SCB_CMD);
 709
 710 done:
 711         return;
 712 }
 713
 714 int eepro100_initialize(bd_t *bis)
 715 {
 716         pci_dev_t devno;
 717         int card_number = 0;
 718         struct eth_device *dev;
 719         u32 iobase, status;
 720         int idx = 0;
 721
 722         while (1) {
 723                 /* Find PCI device */
 724                 devno = pci_find_devices(supported, idx++);
 725                 if (devno < 0)
 726                         break;
 727
 728                 pci_read_config_dword(devno, PCI_BASE_ADDRESS_0, &iobase);
 729                 iobase &= ~0xf;
 730
 731                 debug("eepro100: Intel i82559 PCI EtherExpressPro @0x%x\n",
 732                       iobase);
 733
 734                 pci_write_config_dword(devno, PCI_COMMAND,
 735                                        PCI_COMMAND_MEMORY | PCI_COMMAND_MASTER);
 736
 737                 /* Check if I/O accesses and Bus Mastering are enabled. */
 738                 pci_read_config_dword(devno, PCI_COMMAND, &status);
 739                 if (!(status & PCI_COMMAND_MEMORY)) {
 740                         printf("Error: Can not enable MEM access.\n");
 741                         continue;
 742                 }
 743
 744                 if (!(status & PCI_COMMAND_MASTER)) {
 745                         printf("Error: Can not enable Bus Mastering.\n");
 746                         continue;
 747                 }
 748
 749                 dev = (struct eth_device *)malloc(sizeof(*dev));
 750                 if (!dev) {
 751                         printf("eepro100: Can not allocate memory\n");
 752                         break;
 753                 }
 754                 memset(dev, 0, sizeof(*dev));
 755
 756                 sprintf(dev->name, "i82559#%d", card_number);
 757                 dev->priv = (void *)devno; /* this have to come before bus_to_phys() */
 758                 dev->iobase = bus_to_phys(iobase);
 759                 dev->init = eepro100_init;
 760                 dev->halt = eepro100_halt;
 761                 dev->send = eepro100_send;
 762                 dev->recv = eepro100_recv;
 763
 764                 eth_register(dev);
 765
 766 #if defined(CONFIG_MII) || defined(CONFIG_CMD_MII)
 767                 /* register mii command access routines */
 768                 int retval;
 769                 struct mii_dev *mdiodev = mdio_alloc();
 770
 771                 if (!mdiodev)
 772                         return -ENOMEM;
 773                 strncpy(mdiodev->name, dev->name, MDIO_NAME_LEN);
 774                 mdiodev->read = eepro100_miiphy_read;
 775                 mdiodev->write = eepro100_miiphy_write;
 776
 777                 retval = mdio_register(mdiodev);
 778                 if (retval < 0)
 779                         return retval;
 780 #endif
 781
 782                 card_number++;
 783
 784                 /* Set the latency timer for value. */
 785                 pci_write_config_byte(devno, PCI_LATENCY_TIMER, 0x20);
 786
 787                 udelay(10 * 1000);
 788
 789                 read_hw_addr(dev, bis);
 790         }
 791
 792         return card_number;
 793 }