arch/arm/mach-sunxi/board.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * (C) Copyright 2012 Henrik Nordstrom <[email protected]>
   4  *
   5  * (C) Copyright 2007-2011
   6  * Allwinner Technology Co., Ltd. <www.allwinnertech.com>
   7  * Tom Cubie <[email protected]>
   8  *
   9  * Some init for sunxi platform.
  10  */
  11
  12 #include <common.h>
  13 #include <cpu_func.h>
  14 #include <mmc.h>
  15 #include <i2c.h>
  16 #include <serial.h>
  17 #include <spl.h>
  18 #include <asm/cache.h>
  19 #include <asm/gpio.h>
  20 #include <asm/io.h>
  21 #include <asm/arch/clock.h>
  22 #include <asm/arch/gpio.h>
  23 #include <asm/arch/spl.h>
  24 #include <asm/arch/sys_proto.h>
  25 #include <asm/arch/timer.h>
  26 #include <asm/arch/tzpc.h>
  27 #include <asm/arch/mmc.h>
  28
  29 #include <linux/compiler.h>
  30
  31 struct fel_stash {
  32         uint32_t sp;
  33         uint32_t lr;
  34         uint32_t cpsr;
  35         uint32_t sctlr;
  36         uint32_t vbar;
  37         uint32_t cr;
  38 };
  39
  40 struct fel_stash fel_stash __attribute__((section(".data")));
  41
  42 #ifdef CONFIG_ARM64
  43 #include <asm/armv8/mmu.h>
  44
  45 static struct mm_region sunxi_mem_map[] = {
  46         {
  47                 /* SRAM, MMIO regions */
  48                 .virt = 0x0UL,
  49                 .phys = 0x0UL,
  50                 .size = 0x40000000UL,
  51                 .attrs = PTE_BLOCK_MEMTYPE(MT_DEVICE_NGNRNE) |
  52                          PTE_BLOCK_NON_SHARE
  53         }, {
  54                 /* RAM */
  55                 .virt = 0x40000000UL,
  56                 .phys = 0x40000000UL,
  57                 .size = 0xC0000000UL,
  58                 .attrs = PTE_BLOCK_MEMTYPE(MT_NORMAL) |
  59                          PTE_BLOCK_INNER_SHARE
  60         }, {
  61                 /* List terminator */
  62                 0,
  63         }
  64 };
  65 struct mm_region *mem_map = sunxi_mem_map;
  66 #endif
  67
  68 static int gpio_init(void)
  69 {
  70         __maybe_unused uint val;
  71 #if CONFIG_CONS_INDEX == 1 && defined(CONFIG_UART0_PORT_F)
  72 #if defined(CONFIG_MACH_SUN4I) || \
  73     defined(CONFIG_MACH_SUN7I) || \
  74     defined(CONFIG_MACH_SUN8I_R40)
  75         /* disable GPB22,23 as uart0 tx,rx to avoid conflict */
  76         sunxi_gpio_set_cfgpin(SUNXI_GPB(22), SUNXI_GPIO_INPUT);
  77         sunxi_gpio_set_cfgpin(SUNXI_GPB(23), SUNXI_GPIO_INPUT);
  78 #endif
  79 #if defined(CONFIG_MACH_SUN8I) && !defined(CONFIG_MACH_SUN8I_R40)
  80         sunxi_gpio_set_cfgpin(SUNXI_GPF(2), SUN8I_GPF_UART0);
  81         sunxi_gpio_set_cfgpin(SUNXI_GPF(4), SUN8I_GPF_UART0);
  82 #else
  83         sunxi_gpio_set_cfgpin(SUNXI_GPF(2), SUNXI_GPF_UART0);
  84         sunxi_gpio_set_cfgpin(SUNXI_GPF(4), SUNXI_GPF_UART0);
  85 #endif
  86         sunxi_gpio_set_pull(SUNXI_GPF(4), 1);
  87 #elif CONFIG_CONS_INDEX == 1 && (defined(CONFIG_MACH_SUN4I) || \
  88                                  defined(CONFIG_MACH_SUN7I) || \
  89                                  defined(CONFIG_MACH_SUN8I_R40))
  90         sunxi_gpio_set_cfgpin(SUNXI_GPB(22), SUN4I_GPB_UART0);
  91         sunxi_gpio_set_cfgpin(SUNXI_GPB(23), SUN4I_GPB_UART0);
  92         sunxi_gpio_set_pull(SUNXI_GPB(23), SUNXI_GPIO_PULL_UP);
  93 #elif CONFIG_CONS_INDEX == 1 && defined(CONFIG_MACH_SUN5I)
  94         sunxi_gpio_set_cfgpin(SUNXI_GPB(19), SUN5I_GPB_UART0);
  95         sunxi_gpio_set_cfgpin(SUNXI_GPB(20), SUN5I_GPB_UART0);
  96         sunxi_gpio_set_pull(SUNXI_GPB(20), SUNXI_GPIO_PULL_UP);
  97 #elif CONFIG_CONS_INDEX == 1 && defined(CONFIG_MACH_SUN6I)
  98         sunxi_gpio_set_cfgpin(SUNXI_GPH(20), SUN6I_GPH_UART0);
  99         sunxi_gpio_set_cfgpin(SUNXI_GPH(21), SUN6I_GPH_UART0);
 100         sunxi_gpio_set_pull(SUNXI_GPH(21), SUNXI_GPIO_PULL_UP);
 101 #elif CONFIG_CONS_INDEX == 1 && defined(CONFIG_MACH_SUN8I_A33)
 102         sunxi_gpio_set_cfgpin(SUNXI_GPB(0), SUN8I_A33_GPB_UART0);
 103         sunxi_gpio_set_cfgpin(SUNXI_GPB(1), SUN8I_A33_GPB_UART0);
 104         sunxi_gpio_set_pull(SUNXI_GPB(1), SUNXI_GPIO_PULL_UP);
 105 #elif CONFIG_CONS_INDEX == 1 && defined(CONFIG_MACH_SUNXI_H3_H5)
 106         sunxi_gpio_set_cfgpin(SUNXI_GPA(4), SUN8I_H3_GPA_UART0);
 107         sunxi_gpio_set_cfgpin(SUNXI_GPA(5), SUN8I_H3_GPA_UART0);
 108         sunxi_gpio_set_pull(SUNXI_GPA(5), SUNXI_GPIO_PULL_UP);
 109 #elif CONFIG_CONS_INDEX == 1 && defined(CONFIG_MACH_SUN50I)
 110         sunxi_gpio_set_cfgpin(SUNXI_GPB(8), SUN50I_GPB_UART0);
 111         sunxi_gpio_set_cfgpin(SUNXI_GPB(9), SUN50I_GPB_UART0);
 112         sunxi_gpio_set_pull(SUNXI_GPB(9), SUNXI_GPIO_PULL_UP);
 113 #elif CONFIG_CONS_INDEX == 1 && defined(CONFIG_MACH_SUN50I_H6)
 114         sunxi_gpio_set_cfgpin(SUNXI_GPH(0), SUN50I_H6_GPH_UART0);
 115         sunxi_gpio_set_cfgpin(SUNXI_GPH(1), SUN50I_H6_GPH_UART0);
 116         sunxi_gpio_set_pull(SUNXI_GPH(1), SUNXI_GPIO_PULL_UP);
 117 #elif CONFIG_CONS_INDEX == 1 && defined(CONFIG_MACH_SUN8I_A83T)
 118         sunxi_gpio_set_cfgpin(SUNXI_GPB(9), SUN8I_A83T_GPB_UART0);
 119         sunxi_gpio_set_cfgpin(SUNXI_GPB(10), SUN8I_A83T_GPB_UART0);
 120         sunxi_gpio_set_pull(SUNXI_GPB(10), SUNXI_GPIO_PULL_UP);
 121 #elif CONFIG_CONS_INDEX == 1 && defined(CONFIG_MACH_SUN8I_V3S)
 122         sunxi_gpio_set_cfgpin(SUNXI_GPB(8), SUN8I_V3S_GPB_UART0);
 123         sunxi_gpio_set_cfgpin(SUNXI_GPB(9), SUN8I_V3S_GPB_UART0);
 124         sunxi_gpio_set_pull(SUNXI_GPB(9), SUNXI_GPIO_PULL_UP);
 125 #elif CONFIG_CONS_INDEX == 1 && defined(CONFIG_MACH_SUN9I)
 126         sunxi_gpio_set_cfgpin(SUNXI_GPH(12), SUN9I_GPH_UART0);
 127         sunxi_gpio_set_cfgpin(SUNXI_GPH(13), SUN9I_GPH_UART0);
 128         sunxi_gpio_set_pull(SUNXI_GPH(13), SUNXI_GPIO_PULL_UP);
 129 #elif CONFIG_CONS_INDEX == 2 && defined(CONFIG_MACH_SUN5I)
 130         sunxi_gpio_set_cfgpin(SUNXI_GPG(3), SUN5I_GPG_UART1);
 131         sunxi_gpio_set_cfgpin(SUNXI_GPG(4), SUN5I_GPG_UART1);
 132         sunxi_gpio_set_pull(SUNXI_GPG(4), SUNXI_GPIO_PULL_UP);
 133 #elif CONFIG_CONS_INDEX == 3 && defined(CONFIG_MACH_SUN8I)
 134         sunxi_gpio_set_cfgpin(SUNXI_GPB(0), SUN8I_GPB_UART2);
 135         sunxi_gpio_set_cfgpin(SUNXI_GPB(1), SUN8I_GPB_UART2);
 136         sunxi_gpio_set_pull(SUNXI_GPB(1), SUNXI_GPIO_PULL_UP);
 137 #elif CONFIG_CONS_INDEX == 5 && defined(CONFIG_MACH_SUN8I)
 138         sunxi_gpio_set_cfgpin(SUNXI_GPL(2), SUN8I_GPL_R_UART);
 139         sunxi_gpio_set_cfgpin(SUNXI_GPL(3), SUN8I_GPL_R_UART);
 140         sunxi_gpio_set_pull(SUNXI_GPL(3), SUNXI_GPIO_PULL_UP);
 141 #else
 142 #error Unsupported console port number. Please fix pin mux settings in board.c
 143 #endif
 144
 145 #ifdef CONFIG_MACH_SUN50I_H6
 146         /* Update PIO power bias configuration by copy hardware detected value */
 147         val = readl(SUNXI_PIO_BASE + SUN50I_H6_GPIO_POW_MOD_VAL);
 148         writel(val, SUNXI_PIO_BASE + SUN50I_H6_GPIO_POW_MOD_SEL);
 149         val = readl(SUNXI_R_PIO_BASE + SUN50I_H6_GPIO_POW_MOD_VAL);
 150         writel(val, SUNXI_R_PIO_BASE + SUN50I_H6_GPIO_POW_MOD_SEL);
 151 #endif
 152
 153         return 0;
 154 }
 155
 156 #if defined(CONFIG_SPL_BOARD_LOAD_IMAGE) && defined(CONFIG_SPL_BUILD)
 157 static int spl_board_load_image(struct spl_image_info *spl_image,
 158                                 struct spl_boot_device *bootdev)
 159 {
 160         debug("Returning to FEL sp=%x, lr=%x\n", fel_stash.sp, fel_stash.lr);
 161         return_to_fel(fel_stash.sp, fel_stash.lr);
 162
 163         return 0;
 164 }
 165 SPL_LOAD_IMAGE_METHOD("FEL", 0, BOOT_DEVICE_BOARD, spl_board_load_image);
 166 #endif
 167
 168 void s_init(void)
 169 {
 170         /*
 171          * Undocumented magic taken from boot0, without this DRAM
 172          * access gets messed up (seems cache related).
 173          * The boot0 sources describe this as: "config ema for cache sram"
 174          */
 175 #if defined CONFIG_MACH_SUN6I
 176         setbits_le32(SUNXI_SRAMC_BASE + 0x44, 0x1800);
 177 #elif defined CONFIG_MACH_SUN8I
 178         __maybe_unused uint version;
 179
 180         /* Unlock sram version info reg, read it, relock */
 181         setbits_le32(SUNXI_SRAMC_BASE + 0x24, (1 << 15));
 182         version = readl(SUNXI_SRAMC_BASE + 0x24) >> 16;
 183         clrbits_le32(SUNXI_SRAMC_BASE + 0x24, (1 << 15));
 184
 185         /*
 186          * Ideally this would be a switch case, but we do not know exactly
 187          * which versions there are and which version needs which settings,
 188          * so reproduce the per SoC code from the BSP.
 189          */
 190 #if defined CONFIG_MACH_SUN8I_A23
 191         if (version == 0x1650)
 192                 setbits_le32(SUNXI_SRAMC_BASE + 0x44, 0x1800);
 193         else /* 0x1661 ? */
 194                 setbits_le32(SUNXI_SRAMC_BASE + 0x44, 0xc0);
 195 #elif defined CONFIG_MACH_SUN8I_A33
 196         if (version != 0x1667)
 197                 setbits_le32(SUNXI_SRAMC_BASE + 0x44, 0xc0);
 198 #endif
 199         /* A83T BSP never modifies SUNXI_SRAMC_BASE + 0x44 */
 200         /* No H3 BSP, boot0 seems to not modify SUNXI_SRAMC_BASE + 0x44 */
 201 #endif
 202
 203 #if !defined(CONFIG_ARM_CORTEX_CPU_IS_UP) && !defined(CONFIG_ARM64)
 204         /* Enable SMP mode for CPU0, by setting bit 6 of Auxiliary Ctl reg */
 205         asm volatile(
 206                 "mrc p15, 0, r0, c1, c0, 1\n"
 207                 "orr r0, r0, #1 << 6\n"
 208                 "mcr p15, 0, r0, c1, c0, 1\n"
 209                 ::: "r0");
 210 #endif
 211 #if defined CONFIG_MACH_SUN6I || defined CONFIG_MACH_SUN8I_H3
 212         /* Enable non-secure access to some peripherals */
 213         tzpc_init();
 214 #endif
 215
 216         clock_init();
 217         timer_init();
 218         gpio_init();
 219 #ifndef CONFIG_DM_I2C
 220         i2c_init_board();
 221 #endif
 222         eth_init_board();
 223 }
 224
 225 #define SUNXI_INVALID_BOOT_SOURCE       -1
 226
 227 static int sunxi_get_boot_source(void)
 228 {
 229         if (!is_boot0_magic(SPL_ADDR + 4)) /* eGON.BT0 */
 230                 return SUNXI_INVALID_BOOT_SOURCE;
 231
 232         return readb(SPL_ADDR + 0x28);
 233 }
 234
 235 /* The sunxi internal brom will try to loader external bootloader
 236  * from mmc0, nand flash, mmc2.
 237  */
 238 uint32_t sunxi_get_boot_device(void)
 239 {
 240         int boot_source = sunxi_get_boot_source();
 241
 242         /*
 243          * When booting from the SD card or NAND memory, the "eGON.BT0"
 244          * signature is expected to be found in memory at the address 0x0004
 245          * (see the "mksunxiboot" tool, which generates this header).
 246          *
 247          * When booting in the FEL mode over USB, this signature is patched in
 248          * memory and replaced with something else by the 'fel' tool. This other
 249          * signature is selected in such a way, that it can't be present in a
 250          * valid bootable SD card image (because the BROM would refuse to
 251          * execute the SPL in this case).
 252          *
 253          * This checks for the signature and if it is not found returns to
 254          * the FEL code in the BROM to wait and receive the main u-boot
 255          * binary over USB. If it is found, it determines where SPL was
 256          * read from.
 257          */
 258         switch (boot_source) {
 259         case SUNXI_INVALID_BOOT_SOURCE:
 260                 return BOOT_DEVICE_BOARD;
 261         case SUNXI_BOOTED_FROM_MMC0:
 262         case SUNXI_BOOTED_FROM_MMC0_HIGH:
 263                 return BOOT_DEVICE_MMC1;
 264         case SUNXI_BOOTED_FROM_NAND:
 265                 return BOOT_DEVICE_NAND;
 266         case SUNXI_BOOTED_FROM_MMC2:
 267         case SUNXI_BOOTED_FROM_MMC2_HIGH:
 268                 return BOOT_DEVICE_MMC2;
 269         case SUNXI_BOOTED_FROM_SPI:
 270                 return BOOT_DEVICE_SPI;
 271         }
 272
 273         panic("Unknown boot source %d\n", boot_source);
 274         return -1;              /* Never reached */
 275 }
 276
 277 #ifdef CONFIG_SPL_BUILD
 278 /*
 279  * The eGON SPL image can be located at 8KB or at 128KB into an SD card or
 280  * an eMMC device. The boot source has bit 4 set in the latter case.
 281  * By adding 120KB to the normal offset when booting from a "high" location
 282  * we can support both cases.
 283  */
 284 unsigned long spl_mmc_get_uboot_raw_sector(struct mmc *mmc)
 285 {
 286         unsigned long sector = CONFIG_SYS_MMCSD_RAW_MODE_U_BOOT_SECTOR;
 287
 288         switch (sunxi_get_boot_source()) {
 289         case SUNXI_BOOTED_FROM_MMC0_HIGH:
 290         case SUNXI_BOOTED_FROM_MMC2_HIGH:
 291                 sector += (128 - 8) * 2;
 292                 break;
 293         }
 294
 295         return sector;
 296 }
 297
 298 u32 spl_boot_device(void)
 299 {
 300         return sunxi_get_boot_device();
 301 }
 302
 303 void board_init_f(ulong dummy)
 304 {
 305         spl_init();
 306         preloader_console_init();
 307
 308 #ifdef CONFIG_SPL_I2C_SUPPORT
 309         /* Needed early by sunxi_board_init if PMU is enabled */
 310         i2c_init(CONFIG_SYS_I2C_SPEED, CONFIG_SYS_I2C_SLAVE);
 311 #endif
 312         sunxi_board_init();
 313 }
 314 #endif
 315
 316 void reset_cpu(ulong addr)
 317 {
 318 #if defined(CONFIG_SUNXI_GEN_SUN4I) || defined(CONFIG_MACH_SUN8I_R40)
 319         static const struct sunxi_wdog *wdog =
 320                  &((struct sunxi_timer_reg *)SUNXI_TIMER_BASE)->wdog;
 321
 322         /* Set the watchdog for its shortest interval (.5s) and wait */
 323         writel(WDT_MODE_RESET_EN | WDT_MODE_EN, &wdog->mode);
 324         writel(WDT_CTRL_KEY | WDT_CTRL_RESTART, &wdog->ctl);
 325
 326         while (1) {
 327                 /* sun5i sometimes gets stuck without this */
 328                 writel(WDT_MODE_RESET_EN | WDT_MODE_EN, &wdog->mode);
 329         }
 330 #elif defined(CONFIG_SUNXI_GEN_SUN6I) || defined(CONFIG_MACH_SUN50I_H6)
 331 #if defined(CONFIG_MACH_SUN50I_H6)
 332         /* WDOG is broken for some H6 rev. use the R_WDOG instead */
 333         static const struct sunxi_wdog *wdog =
 334                 (struct sunxi_wdog *)SUNXI_R_WDOG_BASE;
 335 #else
 336         static const struct sunxi_wdog *wdog =
 337                 ((struct sunxi_timer_reg *)SUNXI_TIMER_BASE)->wdog;
 338 #endif
 339         /* Set the watchdog for its shortest interval (.5s) and wait */
 340         writel(WDT_CFG_RESET, &wdog->cfg);
 341         writel(WDT_MODE_EN, &wdog->mode);
 342         writel(WDT_CTRL_KEY | WDT_CTRL_RESTART, &wdog->ctl);
 343         while (1) { }
 344 #endif
 345 }
 346
 347 #if !CONFIG_IS_ENABLED(SYS_DCACHE_OFF) && !defined(CONFIG_ARM64)
 348 void enable_caches(void)
 349 {
 350         /* Enable D-cache. I-cache is already enabled in start.S */
 351         dcache_enable();
 352 }
 353 #endif