include/linux/mtd/spi-nor.h

   1 // SPDX-License-Identifier: GPL-2.0
   2 /*
   3  * Copyright (C) 2014 Freescale Semiconductor, Inc.
   4  * Synced from Linux v4.19
   5  */
   6
   7 #ifndef __LINUX_MTD_SPI_NOR_H
   8 #define __LINUX_MTD_SPI_NOR_H
   9
  10 #include <linux/bitops.h>
  11 #include <linux/mtd/cfi.h>
  12 #include <linux/mtd/mtd.h>
  13
  14 /*
  15  * Manufacturer IDs
  16  *
  17  * The first byte returned from the flash after sending opcode SPINOR_OP_RDID.
  18  * Sometimes these are the same as CFI IDs, but sometimes they aren't.
  19  */
  20 #define SNOR_MFR_ATMEL          CFI_MFR_ATMEL
  21 #define SNOR_MFR_GIGADEVICE     0xc8
  22 #define SNOR_MFR_INTEL          CFI_MFR_INTEL
  23 #define SNOR_MFR_ST             CFI_MFR_ST /* ST Micro <--> Micron */
  24 #define SNOR_MFR_MICRON         CFI_MFR_MICRON /* ST Micro <--> Micron */
  25 #define SNOR_MFR_ISSI           CFI_MFR_PMC
  26 #define SNOR_MFR_MACRONIX       CFI_MFR_MACRONIX
  27 #define SNOR_MFR_SPANSION       CFI_MFR_AMD
  28 #define SNOR_MFR_SST            CFI_MFR_SST
  29 #define SNOR_MFR_WINBOND        0xef /* Also used by some Spansion */
  30 #define SNOR_MFR_CYPRESS        0x34
  31
  32 /*
  33  * Note on opcode nomenclature: some opcodes have a format like
  34  * SPINOR_OP_FUNCTION{4,}_x_y_z. The numbers x, y, and z stand for the number
  35  * of I/O lines used for the opcode, address, and data (respectively). The
  36  * FUNCTION has an optional suffix of '4', to represent an opcode which
  37  * requires a 4-byte (32-bit) address.
  38  */
  39
  40 /* Flash opcodes. */
  41 #define SPINOR_OP_WREN          0x06    /* Write enable */
  42 #define SPINOR_OP_RDSR          0x05    /* Read status register */
  43 #define SPINOR_OP_WRSR          0x01    /* Write status register 1 byte */
  44 #define SPINOR_OP_RDSR2         0x3f    /* Read status register 2 */
  45 #define SPINOR_OP_WRSR2         0x3e    /* Write status register 2 */
  46 #define SPINOR_OP_READ          0x03    /* Read data bytes (low frequency) */
  47 #define SPINOR_OP_READ_FAST     0x0b    /* Read data bytes (high frequency) */
  48 #define SPINOR_OP_READ_1_1_2    0x3b    /* Read data bytes (Dual Output SPI) */
  49 #define SPINOR_OP_READ_1_2_2    0xbb    /* Read data bytes (Dual I/O SPI) */
  50 #define SPINOR_OP_READ_1_1_4    0x6b    /* Read data bytes (Quad Output SPI) */
  51 #define SPINOR_OP_READ_1_4_4    0xeb    /* Read data bytes (Quad I/O SPI) */
  52 #define SPINOR_OP_READ_1_1_8    0x8b    /* Read data bytes (Octal Output SPI) */
  53 #define SPINOR_OP_READ_1_8_8    0xcb    /* Read data bytes (Octal I/O SPI) */
  54 #define SPINOR_OP_PP            0x02    /* Page program (up to 256 bytes) */
  55 #define SPINOR_OP_PP_1_1_4      0x32    /* Quad page program */
  56 #define SPINOR_OP_PP_1_4_4      0x38    /* Quad page program */
  57 #define SPINOR_OP_PP_1_1_8      0x82    /* Octal page program */
  58 #define SPINOR_OP_PP_1_8_8      0xc2    /* Octal page program */
  59 #define SPINOR_OP_BE_4K         0x20    /* Erase 4KiB block */
  60 #define SPINOR_OP_BE_4K_PMC     0xd7    /* Erase 4KiB block on PMC chips */
  61 #define SPINOR_OP_BE_32K        0x52    /* Erase 32KiB block */
  62 #define SPINOR_OP_CHIP_ERASE    0xc7    /* Erase whole flash chip */
  63 #define SPINOR_OP_SE            0xd8    /* Sector erase (usually 64KiB) */
  64 #define SPINOR_OP_RDID          0x9f    /* Read JEDEC ID */
  65 #define SPINOR_OP_RDSFDP        0x5a    /* Read SFDP */
  66 #define SPINOR_OP_RDCR          0x35    /* Read configuration register */
  67 #define SPINOR_OP_RDFSR         0x70    /* Read flag status register */
  68 #define SPINOR_OP_CLFSR         0x50    /* Clear flag status register */
  69 #define SPINOR_OP_RDEAR         0xc8    /* Read Extended Address Register */
  70 #define SPINOR_OP_WREAR         0xc5    /* Write Extended Address Register */
  71 #define SPINOR_OP_SRSTEN        0x66    /* Software Reset Enable */
  72 #define SPINOR_OP_SRST          0x99    /* Software Reset */
  73
  74 /* 4-byte address opcodes - used on Spansion and some Macronix flashes. */
  75 #define SPINOR_OP_READ_4B       0x13    /* Read data bytes (low frequency) */
  76 #define SPINOR_OP_READ_FAST_4B  0x0c    /* Read data bytes (high frequency) */
  77 #define SPINOR_OP_READ_1_1_2_4B 0x3c    /* Read data bytes (Dual Output SPI) */
  78 #define SPINOR_OP_READ_1_2_2_4B 0xbc    /* Read data bytes (Dual I/O SPI) */
  79 #define SPINOR_OP_READ_1_1_4_4B 0x6c    /* Read data bytes (Quad Output SPI) */
  80 #define SPINOR_OP_READ_1_4_4_4B 0xec    /* Read data bytes (Quad I/O SPI) */
  81 #define SPINOR_OP_READ_1_1_8_4B 0x7c    /* Read data bytes (Octal Output SPI) */
  82 #define SPINOR_OP_READ_1_8_8_4B 0xcc    /* Read data bytes (Octal I/O SPI) */
  83 #define SPINOR_OP_PP_4B         0x12    /* Page program (up to 256 bytes) */
  84 #define SPINOR_OP_PP_1_1_4_4B   0x34    /* Quad page program */
  85 #define SPINOR_OP_PP_1_4_4_4B   0x3e    /* Quad page program */
  86 #define SPINOR_OP_PP_1_1_8_4B   0x84    /* Octal page program */
  87 #define SPINOR_OP_PP_1_8_8_4B   0x8e    /* Octal page program */
  88 #define SPINOR_OP_BE_4K_4B      0x21    /* Erase 4KiB block */
  89 #define SPINOR_OP_BE_32K_4B     0x5c    /* Erase 32KiB block */
  90 #define SPINOR_OP_SE_4B         0xdc    /* Sector erase (usually 64KiB) */
  91
  92 /* Double Transfer Rate opcodes - defined in JEDEC JESD216B. */
  93 #define SPINOR_OP_READ_1_1_1_DTR        0x0d
  94 #define SPINOR_OP_READ_1_2_2_DTR        0xbd
  95 #define SPINOR_OP_READ_1_4_4_DTR        0xed
  96
  97 #define SPINOR_OP_READ_1_1_1_DTR_4B     0x0e
  98 #define SPINOR_OP_READ_1_2_2_DTR_4B     0xbe
  99 #define SPINOR_OP_READ_1_4_4_DTR_4B     0xee
 100
 101 /* Used for SST flashes only. */
 102 #define SPINOR_OP_BP            0x02    /* Byte program */
 103 #define SPINOR_OP_WRDI          0x04    /* Write disable */
 104 #define SPINOR_OP_AAI_WP        0xad    /* Auto address increment word program */
 105
 106 /* Used for SST26* flashes only. */
 107 #define SPINOR_OP_READ_BPR      0x72    /* Read block protection register */
 108 #define SPINOR_OP_WRITE_BPR     0x42    /* Write block protection register */
 109
 110 /* Used for S3AN flashes only */
 111 #define SPINOR_OP_XSE           0x50    /* Sector erase */
 112 #define SPINOR_OP_XPP           0x82    /* Page program */
 113 #define SPINOR_OP_XRDSR         0xd7    /* Read status register */
 114
 115 #define XSR_PAGESIZE            BIT(0)  /* Page size in Po2 or Linear */
 116 #define XSR_RDY                 BIT(7)  /* Ready */
 117
 118 /* Used for Macronix and Winbond flashes. */
 119 #define SPINOR_OP_EN4B          0xb7    /* Enter 4-byte mode */
 120 #define SPINOR_OP_EX4B          0xe9    /* Exit 4-byte mode */
 121
 122 /* Used for Spansion flashes only. */
 123 #define SPINOR_OP_BRWR          0x17    /* Bank register write */
 124 #define SPINOR_OP_BRRD          0x16    /* Bank register read */
 125 #define SPINOR_OP_CLSR          0x30    /* Clear status register 1 */
 126 #define SPINOR_OP_EX4B_CYPRESS  0xB8    /* Exit 4-byte mode */
 127 #define SPINOR_OP_RDAR          0x65    /* Read any register */
 128 #define SPINOR_OP_WRAR          0x71    /* Write any register */
 129 #define SPINOR_REG_ADDR_STR1V   0x00800000
 130 #define SPINOR_REG_ADDR_CFR1V   0x00800002
 131
 132 /* Used for Micron flashes only. */
 133 #define SPINOR_OP_RD_EVCR       0x65    /* Read EVCR register */
 134 #define SPINOR_OP_WD_EVCR       0x61    /* Write EVCR register */
 135 #define SPINOR_OP_MT_DTR_RD     0xfd    /* Fast Read opcode in DTR mode */
 136 #define SPINOR_OP_MT_RD_ANY_REG 0x85    /* Read volatile register */
 137 #define SPINOR_OP_MT_WR_ANY_REG 0x81    /* Write volatile register */
 138 #define SPINOR_REG_MT_CFR0V     0x00    /* For setting octal DTR mode */
 139 #define SPINOR_REG_MT_CFR1V     0x01    /* For setting dummy cycles */
 140 #define SPINOR_MT_OCT_DTR       0xe7    /* Enable Octal DTR with DQS. */
 141
 142 /* Status Register bits. */
 143 #define SR_WIP                  BIT(0)  /* Write in progress */
 144 #define SR_WEL                  BIT(1)  /* Write enable latch */
 145 /* meaning of other SR_* bits may differ between vendors */
 146 #define SR_BP0                  BIT(2)  /* Block protect 0 */
 147 #define SR_BP1                  BIT(3)  /* Block protect 1 */
 148 #define SR_BP2                  BIT(4)  /* Block protect 2 */
 149 #define SR_TB                   BIT(5)  /* Top/Bottom protect */
 150 #define SR_SRWD                 BIT(7)  /* SR write protect */
 151 /* Spansion/Cypress specific status bits */
 152 #define SR_E_ERR                BIT(5)
 153 #define SR_P_ERR                BIT(6)
 154
 155 #define SR_QUAD_EN_MX           BIT(6)  /* Macronix Quad I/O */
 156
 157 /* Enhanced Volatile Configuration Register bits */
 158 #define EVCR_QUAD_EN_MICRON     BIT(7)  /* Micron Quad I/O */
 159
 160 /* Flag Status Register bits */
 161 #define FSR_READY               BIT(7)  /* Device status, 0 = Busy, 1 = Ready */
 162 #define FSR_E_ERR               BIT(5)  /* Erase operation status */
 163 #define FSR_P_ERR               BIT(4)  /* Program operation status */
 164 #define FSR_PT_ERR              BIT(1)  /* Protection error bit */
 165
 166 /* Configuration Register bits. */
 167 #define CR_QUAD_EN_SPAN         BIT(1)  /* Spansion Quad I/O */
 168
 169 /* Status Register 2 bits. */
 170 #define SR2_QUAD_EN_BIT7        BIT(7)
 171
 172 /* For Cypress flash. */
 173 #define SPINOR_OP_RD_ANY_REG                    0x65    /* Read any register */
 174 #define SPINOR_OP_WR_ANY_REG                    0x71    /* Write any register */
 175 #define SPINOR_OP_S28_SE_4K                     0x21
 176 #define SPINOR_REG_CYPRESS_CFR2V                0x00800003
 177 #define SPINOR_REG_CYPRESS_CFR2V_MEMLAT_11_24   0xb
 178 #define SPINOR_REG_CYPRESS_CFR3V                0x00800004
 179 #define SPINOR_REG_CYPRESS_CFR3V_PGSZ           BIT(4) /* Page size. */
 180 #define SPINOR_REG_CYPRESS_CFR3V_UNISECT        BIT(3) /* Uniform sector mode */
 181 #define SPINOR_REG_CYPRESS_CFR5V                0x00800006
 182 #define SPINOR_REG_CYPRESS_CFR5V_OCT_DTR_EN     0x3
 183 #define SPINOR_OP_CYPRESS_RD_FAST               0xee
 184
 185 /* Supported SPI protocols */
 186 #define SNOR_PROTO_INST_MASK    GENMASK(23, 16)
 187 #define SNOR_PROTO_INST_SHIFT   16
 188 #define SNOR_PROTO_INST(_nbits) \
 189         ((((unsigned long)(_nbits)) << SNOR_PROTO_INST_SHIFT) & \
 190          SNOR_PROTO_INST_MASK)
 191
 192 #define SNOR_PROTO_ADDR_MASK    GENMASK(15, 8)
 193 #define SNOR_PROTO_ADDR_SHIFT   8
 194 #define SNOR_PROTO_ADDR(_nbits) \
 195         ((((unsigned long)(_nbits)) << SNOR_PROTO_ADDR_SHIFT) & \
 196          SNOR_PROTO_ADDR_MASK)
 197
 198 #define SNOR_PROTO_DATA_MASK    GENMASK(7, 0)
 199 #define SNOR_PROTO_DATA_SHIFT   0
 200 #define SNOR_PROTO_DATA(_nbits) \
 201         ((((unsigned long)(_nbits)) << SNOR_PROTO_DATA_SHIFT) & \
 202          SNOR_PROTO_DATA_MASK)
 203
 204 #define SNOR_PROTO_IS_DTR       BIT(24) /* Double Transfer Rate */
 205
 206 #define SNOR_PROTO_STR(_inst_nbits, _addr_nbits, _data_nbits)   \
 207         (SNOR_PROTO_INST(_inst_nbits) |                         \
 208          SNOR_PROTO_ADDR(_addr_nbits) |                         \
 209          SNOR_PROTO_DATA(_data_nbits))
 210 #define SNOR_PROTO_DTR(_inst_nbits, _addr_nbits, _data_nbits)   \
 211         (SNOR_PROTO_IS_DTR |                                    \
 212          SNOR_PROTO_STR(_inst_nbits, _addr_nbits, _data_nbits))
 213
 214 enum spi_nor_protocol {
 215         SNOR_PROTO_1_1_1 = SNOR_PROTO_STR(1, 1, 1),
 216         SNOR_PROTO_1_1_2 = SNOR_PROTO_STR(1, 1, 2),
 217         SNOR_PROTO_1_1_4 = SNOR_PROTO_STR(1, 1, 4),
 218         SNOR_PROTO_1_1_8 = SNOR_PROTO_STR(1, 1, 8),
 219         SNOR_PROTO_1_2_2 = SNOR_PROTO_STR(1, 2, 2),
 220         SNOR_PROTO_1_4_4 = SNOR_PROTO_STR(1, 4, 4),
 221         SNOR_PROTO_1_8_8 = SNOR_PROTO_STR(1, 8, 8),
 222         SNOR_PROTO_2_2_2 = SNOR_PROTO_STR(2, 2, 2),
 223         SNOR_PROTO_4_4_4 = SNOR_PROTO_STR(4, 4, 4),
 224         SNOR_PROTO_8_8_8 = SNOR_PROTO_STR(8, 8, 8),
 225
 226         SNOR_PROTO_1_1_1_DTR = SNOR_PROTO_DTR(1, 1, 1),
 227         SNOR_PROTO_1_2_2_DTR = SNOR_PROTO_DTR(1, 2, 2),
 228         SNOR_PROTO_1_4_4_DTR = SNOR_PROTO_DTR(1, 4, 4),
 229         SNOR_PROTO_1_8_8_DTR = SNOR_PROTO_DTR(1, 8, 8),
 230         SNOR_PROTO_8_8_8_DTR = SNOR_PROTO_DTR(8, 8, 8),
 231 };
 232
 233 static inline bool spi_nor_protocol_is_dtr(enum spi_nor_protocol proto)
 234 {
 235         return !!(proto & SNOR_PROTO_IS_DTR);
 236 }
 237
 238 static inline u8 spi_nor_get_protocol_inst_nbits(enum spi_nor_protocol proto)
 239 {
 240         return ((unsigned long)(proto & SNOR_PROTO_INST_MASK)) >>
 241                 SNOR_PROTO_INST_SHIFT;
 242 }
 243
 244 static inline u8 spi_nor_get_protocol_addr_nbits(enum spi_nor_protocol proto)
 245 {
 246         return ((unsigned long)(proto & SNOR_PROTO_ADDR_MASK)) >>
 247                 SNOR_PROTO_ADDR_SHIFT;
 248 }
 249
 250 static inline u8 spi_nor_get_protocol_data_nbits(enum spi_nor_protocol proto)
 251 {
 252         return ((unsigned long)(proto & SNOR_PROTO_DATA_MASK)) >>
 253                 SNOR_PROTO_DATA_SHIFT;
 254 }
 255
 256 static inline u8 spi_nor_get_protocol_width(enum spi_nor_protocol proto)
 257 {
 258         return spi_nor_get_protocol_data_nbits(proto);
 259 }
 260
 261 #define SPI_NOR_MAX_CMD_SIZE    8
 262 enum spi_nor_ops {
 263         SPI_NOR_OPS_READ = 0,
 264         SPI_NOR_OPS_WRITE,
 265         SPI_NOR_OPS_ERASE,
 266         SPI_NOR_OPS_LOCK,
 267         SPI_NOR_OPS_UNLOCK,
 268 };
 269
 270 enum spi_nor_option_flags {
 271         SNOR_F_USE_FSR          = BIT(0),
 272         SNOR_F_HAS_SR_TB        = BIT(1),
 273         SNOR_F_NO_OP_CHIP_ERASE = BIT(2),
 274         SNOR_F_S3AN_ADDR_DEFAULT = BIT(3),
 275         SNOR_F_READY_XSR_RDY    = BIT(4),
 276         SNOR_F_USE_CLSR         = BIT(5),
 277         SNOR_F_BROKEN_RESET     = BIT(6),
 278         SNOR_F_SOFT_RESET       = BIT(7),
 279 };
 280
 281 struct spi_nor;
 282
 283 /**
 284  * struct spi_nor_hwcaps - Structure for describing the hardware capabilies
 285  * supported by the SPI controller (bus master).
 286  * @mask:               the bitmask listing all the supported hw capabilies
 287  */
 288 struct spi_nor_hwcaps {
 289         u32     mask;
 290 };
 291
 292 /*
 293  *(Fast) Read capabilities.
 294  * MUST be ordered by priority: the higher bit position, the higher priority.
 295  * As a matter of performances, it is relevant to use Octo SPI protocols first,
 296  * then Quad SPI protocols before Dual SPI protocols, Fast Read and lastly
 297  * (Slow) Read.
 298  */
 299 #define SNOR_HWCAPS_READ_MASK           GENMASK(15, 0)
 300 #define SNOR_HWCAPS_READ                BIT(0)
 301 #define SNOR_HWCAPS_READ_FAST           BIT(1)
 302 #define SNOR_HWCAPS_READ_1_1_1_DTR      BIT(2)
 303
 304 #define SNOR_HWCAPS_READ_DUAL           GENMASK(6, 3)
 305 #define SNOR_HWCAPS_READ_1_1_2          BIT(3)
 306 #define SNOR_HWCAPS_READ_1_2_2          BIT(4)
 307 #define SNOR_HWCAPS_READ_2_2_2          BIT(5)
 308 #define SNOR_HWCAPS_READ_1_2_2_DTR      BIT(6)
 309
 310 #define SNOR_HWCAPS_READ_QUAD           GENMASK(10, 7)
 311 #define SNOR_HWCAPS_READ_1_1_4          BIT(7)
 312 #define SNOR_HWCAPS_READ_1_4_4          BIT(8)
 313 #define SNOR_HWCAPS_READ_4_4_4          BIT(9)
 314 #define SNOR_HWCAPS_READ_1_4_4_DTR      BIT(10)
 315
 316 #define SNOR_HWCPAS_READ_OCTO           GENMASK(15, 11)
 317 #define SNOR_HWCAPS_READ_1_1_8          BIT(11)
 318 #define SNOR_HWCAPS_READ_1_8_8          BIT(12)
 319 #define SNOR_HWCAPS_READ_8_8_8          BIT(13)
 320 #define SNOR_HWCAPS_READ_1_8_8_DTR      BIT(14)
 321 #define SNOR_HWCAPS_READ_8_8_8_DTR      BIT(15)
 322
 323 /*
 324  * Page Program capabilities.
 325  * MUST be ordered by priority: the higher bit position, the higher priority.
 326  * Like (Fast) Read capabilities, Octo/Quad SPI protocols are preferred to the
 327  * legacy SPI 1-1-1 protocol.
 328  * Note that Dual Page Programs are not supported because there is no existing
 329  * JEDEC/SFDP standard to define them. Also at this moment no SPI flash memory
 330  * implements such commands.
 331  */
 332 #define SNOR_HWCAPS_PP_MASK             GENMASK(23, 16)
 333 #define SNOR_HWCAPS_PP                  BIT(16)
 334
 335 #define SNOR_HWCAPS_PP_QUAD             GENMASK(19, 17)
 336 #define SNOR_HWCAPS_PP_1_1_4            BIT(17)
 337 #define SNOR_HWCAPS_PP_1_4_4            BIT(18)
 338 #define SNOR_HWCAPS_PP_4_4_4            BIT(19)
 339
 340 #define SNOR_HWCAPS_PP_OCTO             GENMASK(23, 20)
 341 #define SNOR_HWCAPS_PP_1_1_8            BIT(20)
 342 #define SNOR_HWCAPS_PP_1_8_8            BIT(21)
 343 #define SNOR_HWCAPS_PP_8_8_8            BIT(22)
 344 #define SNOR_HWCAPS_PP_8_8_8_DTR        BIT(23)
 345
 346 #define SNOR_HWCAPS_X_X_X       (SNOR_HWCAPS_READ_2_2_2 |       \
 347                                  SNOR_HWCAPS_READ_4_4_4 |       \
 348                                  SNOR_HWCAPS_READ_8_8_8 |       \
 349                                  SNOR_HWCAPS_PP_4_4_4 |         \
 350                                  SNOR_HWCAPS_PP_8_8_8)
 351
 352 #define SNOR_HWCAPS_X_X_X_DTR   (SNOR_HWCAPS_READ_8_8_8_DTR |   \
 353                                  SNOR_HWCAPS_PP_8_8_8_DTR)
 354
 355 #define SNOR_HWCAPS_DTR         (SNOR_HWCAPS_READ_1_1_1_DTR |   \
 356                                  SNOR_HWCAPS_READ_1_2_2_DTR |   \
 357                                  SNOR_HWCAPS_READ_1_4_4_DTR |   \
 358                                  SNOR_HWCAPS_READ_1_8_8_DTR)
 359
 360 #define SNOR_HWCAPS_ALL         (SNOR_HWCAPS_READ_MASK |        \
 361                                  SNOR_HWCAPS_PP_MASK)
 362
 363 struct spi_nor_read_command {
 364         u8                      num_mode_clocks;
 365         u8                      num_wait_states;
 366         u8                      opcode;
 367         enum spi_nor_protocol   proto;
 368 };
 369
 370 struct spi_nor_pp_command {
 371         u8                      opcode;
 372         enum spi_nor_protocol   proto;
 373 };
 374
 375 enum spi_nor_read_command_index {
 376         SNOR_CMD_READ,
 377         SNOR_CMD_READ_FAST,
 378         SNOR_CMD_READ_1_1_1_DTR,
 379
 380         /* Dual SPI */
 381         SNOR_CMD_READ_1_1_2,
 382         SNOR_CMD_READ_1_2_2,
 383         SNOR_CMD_READ_2_2_2,
 384         SNOR_CMD_READ_1_2_2_DTR,
 385
 386         /* Quad SPI */
 387         SNOR_CMD_READ_1_1_4,
 388         SNOR_CMD_READ_1_4_4,
 389         SNOR_CMD_READ_4_4_4,
 390         SNOR_CMD_READ_1_4_4_DTR,
 391
 392         /* Octo SPI */
 393         SNOR_CMD_READ_1_1_8,
 394         SNOR_CMD_READ_1_8_8,
 395         SNOR_CMD_READ_8_8_8,
 396         SNOR_CMD_READ_1_8_8_DTR,
 397         SNOR_CMD_READ_8_8_8_DTR,
 398
 399         SNOR_CMD_READ_MAX
 400 };
 401
 402 enum spi_nor_pp_command_index {
 403         SNOR_CMD_PP,
 404
 405         /* Quad SPI */
 406         SNOR_CMD_PP_1_1_4,
 407         SNOR_CMD_PP_1_4_4,
 408         SNOR_CMD_PP_4_4_4,
 409
 410         /* Octo SPI */
 411         SNOR_CMD_PP_1_1_8,
 412         SNOR_CMD_PP_1_8_8,
 413         SNOR_CMD_PP_8_8_8,
 414         SNOR_CMD_PP_8_8_8_DTR,
 415
 416         SNOR_CMD_PP_MAX
 417 };
 418
 419 struct spi_nor_flash_parameter {
 420         u64                             size;
 421         u32                             page_size;
 422         u8                              rdsr_dummy;
 423         u8                              rdsr_addr_nbytes;
 424
 425         struct spi_nor_hwcaps           hwcaps;
 426         struct spi_nor_read_command     reads[SNOR_CMD_READ_MAX];
 427         struct spi_nor_pp_command       page_programs[SNOR_CMD_PP_MAX];
 428
 429         int (*quad_enable)(struct spi_nor *nor);
 430 };
 431
 432 /**
 433  * enum spi_nor_cmd_ext - describes the command opcode extension in DTR mode
 434  * @SPI_MEM_NOR_NONE: no extension. This is the default, and is used in Legacy
 435  *                    SPI mode
 436  * @SPI_MEM_NOR_REPEAT: the extension is same as the opcode
 437  * @SPI_MEM_NOR_INVERT: the extension is the bitwise inverse of the opcode
 438  * @SPI_MEM_NOR_HEX: the extension is any hex value. The command and opcode
 439  *                   combine to form a 16-bit opcode.
 440  */
 441 enum spi_nor_cmd_ext {
 442         SPI_NOR_EXT_NONE = 0,
 443         SPI_NOR_EXT_REPEAT,
 444         SPI_NOR_EXT_INVERT,
 445         SPI_NOR_EXT_HEX,
 446 };
 447
 448 /**
 449  * struct flash_info - Forward declaration of a structure used internally by
 450  *                     spi_nor_scan()
 451  */
 452 struct flash_info;
 453
 454 /*
 455  * TODO: Remove, once all users of spi_flash interface are moved to MTD
 456  *
 457 struct spi_flash {
 458  *      Defined below (keep this text to enable searching for spi_flash decl)
 459  * }
 460  */
 461 #ifndef DT_PLAT_C
 462 #define spi_flash spi_nor
 463 #endif
 464
 465 /**
 466  * struct spi_nor - Structure for defining a the SPI NOR layer
 467  * @mtd:                point to a mtd_info structure
 468  * @lock:               the lock for the read/write/erase/lock/unlock operations
 469  * @dev:                point to a spi device, or a spi nor controller device.
 470  * @info:               spi-nor part JDEC MFR id and other info
 471  * @manufacturer_sfdp:  manufacturer specific SFDP table
 472  * @page_size:          the page size of the SPI NOR
 473  * @addr_width:         number of address bytes
 474  * @erase_opcode:       the opcode for erasing a sector
 475  * @read_opcode:        the read opcode
 476  * @read_dummy:         the dummy needed by the read operation
 477  * @program_opcode:     the program opcode
 478  * @rdsr_dummy          dummy cycles needed for Read Status Register command.
 479  * @rdsr_addr_nbytes:   dummy address bytes needed for Read Status Register
 480  *                      command.
 481  * @bank_read_cmd:      Bank read cmd
 482  * @bank_write_cmd:     Bank write cmd
 483  * @bank_curr:          Current flash bank
 484  * @sst_write_second:   used by the SST write operation
 485  * @flags:              flag options for the current SPI-NOR (SNOR_F_*)
 486  * @read_proto:         the SPI protocol for read operations
 487  * @write_proto:        the SPI protocol for write operations
 488  * @reg_proto           the SPI protocol for read_reg/write_reg/erase operations
 489  * @cmd_buf:            used by the write_reg
 490  * @cmd_ext_type:       the command opcode extension for DTR mode.
 491  * @fixups:             flash-specific fixup hooks.
 492  * @prepare:            [OPTIONAL] do some preparations for the
 493  *                      read/write/erase/lock/unlock operations
 494  * @unprepare:          [OPTIONAL] do some post work after the
 495  *                      read/write/erase/lock/unlock operations
 496  * @read_reg:           [DRIVER-SPECIFIC] read out the register
 497  * @write_reg:          [DRIVER-SPECIFIC] write data to the register
 498  * @read:               [DRIVER-SPECIFIC] read data from the SPI NOR
 499  * @write:              [DRIVER-SPECIFIC] write data to the SPI NOR
 500  * @erase:              [DRIVER-SPECIFIC] erase a sector of the SPI NOR
 501  *                      at the offset @offs; if not provided by the driver,
 502  *                      spi-nor will send the erase opcode via write_reg()
 503  * @flash_lock:         [FLASH-SPECIFIC] lock a region of the SPI NOR
 504  * @flash_unlock:       [FLASH-SPECIFIC] unlock a region of the SPI NOR
 505  * @flash_is_locked:    [FLASH-SPECIFIC] check if a region of the SPI NOR is
 506  *                      completely locked
 507  * @quad_enable:        [FLASH-SPECIFIC] enables SPI NOR quad mode
 508  * @octal_dtr_enable:   [FLASH-SPECIFIC] enables SPI NOR octal DTR mode.
 509  * @ready:              [FLASH-SPECIFIC] check if the flash is ready
 510  * @priv:               the private data
 511  */
 512 struct spi_nor {
 513         struct mtd_info         mtd;
 514         struct udevice          *dev;
 515         struct spi_slave        *spi;
 516         const struct flash_info *info;
 517         u8                      *manufacturer_sfdp;
 518         u32                     page_size;
 519         u8                      addr_width;
 520         u8                      erase_opcode;
 521         u8                      read_opcode;
 522         u8                      read_dummy;
 523         u8                      program_opcode;
 524         u8                      rdsr_dummy;
 525         u8                      rdsr_addr_nbytes;
 526 #ifdef CONFIG_SPI_FLASH_BAR
 527         u8                      bank_read_cmd;
 528         u8                      bank_write_cmd;
 529         u8                      bank_curr;
 530 #endif
 531         enum spi_nor_protocol   read_proto;
 532         enum spi_nor_protocol   write_proto;
 533         enum spi_nor_protocol   reg_proto;
 534         bool                    sst_write_second;
 535         u32                     flags;
 536         u8                      cmd_buf[SPI_NOR_MAX_CMD_SIZE];
 537         enum spi_nor_cmd_ext    cmd_ext_type;
 538         struct spi_nor_fixups   *fixups;
 539
 540         int (*setup)(struct spi_nor *nor, const struct flash_info *info,
 541                      const struct spi_nor_flash_parameter *params);
 542         int (*prepare)(struct spi_nor *nor, enum spi_nor_ops ops);
 543         void (*unprepare)(struct spi_nor *nor, enum spi_nor_ops ops);
 544         int (*read_reg)(struct spi_nor *nor, u8 opcode, u8 *buf, int len);
 545         int (*write_reg)(struct spi_nor *nor, u8 opcode, u8 *buf, int len);
 546
 547         ssize_t (*read)(struct spi_nor *nor, loff_t from,
 548                         size_t len, u_char *read_buf);
 549         ssize_t (*write)(struct spi_nor *nor, loff_t to,
 550                          size_t len, const u_char *write_buf);
 551         int (*erase)(struct spi_nor *nor, loff_t offs);
 552
 553         int (*flash_lock)(struct spi_nor *nor, loff_t ofs, uint64_t len);
 554         int (*flash_unlock)(struct spi_nor *nor, loff_t ofs, uint64_t len);
 555         int (*flash_is_locked)(struct spi_nor *nor, loff_t ofs, uint64_t len);
 556         int (*quad_enable)(struct spi_nor *nor);
 557         int (*octal_dtr_enable)(struct spi_nor *nor);
 558         int (*ready)(struct spi_nor *nor);
 559
 560         void *priv;
 561 /* Compatibility for spi_flash, remove once sf layer is merged with mtd */
 562         const char *name;
 563         u32 size;
 564         u32 sector_size;
 565         u32 erase_size;
 566 };
 567
 568 #ifndef __UBOOT__
 569 static inline void spi_nor_set_flash_node(struct spi_nor *nor,
 570                                           const struct device_node *np)
 571 {
 572         mtd_set_of_node(&nor->mtd, np);
 573 }
 574
 575 static inline const struct
 576 device_node *spi_nor_get_flash_node(struct spi_nor *nor)
 577 {
 578         return mtd_get_of_node(&nor->mtd);
 579 }
 580 #endif /* __UBOOT__ */
 581
 582 /**
 583  * spi_nor_scan() - scan the SPI NOR
 584  * @nor:        the spi_nor structure
 585  *
 586  * The drivers can use this function to scan the SPI NOR.
 587  * In the scanning, it will try to get all the necessary information to
 588  * fill the mtd_info{} and the spi_nor{}.
 589  *
 590  * Return: 0 for success, others for failure.
 591  */
 592 int spi_nor_scan(struct spi_nor *nor);
 593
 594 #if CONFIG_IS_ENABLED(SPI_FLASH_TINY)
 595 static inline int spi_nor_remove(struct spi_nor *nor)
 596 {
 597         return 0;
 598 }
 599 #else
 600 /**
 601  * spi_nor_remove() - perform cleanup before booting to the next stage
 602  * @nor:        the spi_nor structure
 603  *
 604  * Return: 0 for success, -errno for failure.
 605  */
 606 int spi_nor_remove(struct spi_nor *nor);
 607 #endif
 608
 609 #endif