include/configs/gw8260.h

   1 /*
   2  * (C) Copyright 2000
   3  * Murray Jensen <[email protected]>
   4  *
   5  * (C) Copyright 2000
   6  * Sysgo Real-Time Solutions, GmbH <www.elinos.com>
   7  * Marius Groeger <[email protected]>
   8  *
   9  * (C) Copyright 2001
  10  * Advent Networks, Inc. <http://www.adventnetworks.com>
  11  * Jay Monkman <[email protected]>
  12  *
  13  * (C) Copyright 2001
  14  * Advent Networks, Inc. <http://www.adventnetworks.com>
  15  * Oliver Brown <[email protected]>
  16  *
  17  * See file CREDITS for list of people who contributed to this
  18  * project.
  19  *
  20  * This program is free software; you can redistribute it and/or
  21  * modify it under the terms of the GNU General Public License as
  22  * published by the Free Software Foundation; either version 2 of
  23  * the License, or (at your option) any later version.
  24  *
  25  * This program is distributed in the hope that it will be useful,
  26  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  27  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  28  * GNU General Public License for more details.
  29  *
  30  * You should have received a copy of the GNU General Public License
  31  * along with this program; if not, write to the Free Software
  32  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  33  * MA 02111-1307 USA
  34  */
  35
  36 /*********************************************************************/
  37 /* DESCRIPTION:
  38  *   This file contains the board configuartion for the GW8260 board.
  39  *
  40  * MODULE DEPENDENCY:
  41  *   None
  42  *
  43  * RESTRICTIONS/LIMITATIONS:
  44  *   None
  45  *
  46  * Copyright (c) 2001, Advent Networks, Inc.
  47  */
  48 /*********************************************************************/
  49
  50 #ifndef __CONFIG_H
  51 #define __CONFIG_H
  52
  53 /* Enable debug prints */
  54 #undef DEBUG                  /* General debug */
  55 #undef DEBUG_BOOTP_EXT        /* Debug received vendor fields */
  56
  57 /* What is the oscillator's (UX2) frequency in Hz? */
  58 #define CONFIG_8260_CLKIN  (66 * 1000 * 1000)
  59
  60 /*-----------------------------------------------------------------------
  61  * MODCK_H & MODCLK[1-3] - Ref: Section 9.2 in MPC8206 User Manual
  62  *-----------------------------------------------------------------------
  63  * What should MODCK_H be? It is dependent on the oscillator
  64  * frequency, MODCK[1-3], and desired CPM and core frequencies.
  65  * Here are some example values (all frequencies are in MHz):
  66  *
  67  * MODCK_H   MODCK[1-3]  Osc    CPM    Core  S2-6   S2-7   S2-8
  68  * -------   ----------  ---    ---    ----  -----  -----  -----
  69  * 0x5       0x5     66 133     133    Open  Close  Open
  70  * 0x5       0x6     66 133     166    Open  Open   Close
  71  * 0x5       0x7     66 133     200    Open  Open   Open
  72  * 0x6       0x0     66 133     233    Close Close  Close
  73  * 0x6       0x1     66 133     266    Close Close  Open
  74  * 0x6       0x2     66 133     300    Close Open   Close
  75  */
  76 #define CFG_SBC_MODCK_H 0x05
  77
  78 /* Define this if you want to boot from 0x00000100. If you don't define
  79  * this, you will need to program the bootloader to 0xfff00000, and
  80  * get the hardware reset config words at 0xfe000000. The simplest
  81  * way to do that is to program the bootloader at both addresses.
  82  * It is suggested that you just let U-Boot live at 0x00000000.
  83  */
  84 #define CFG_SBC_BOOT_LOW 1
  85
  86 /* What should the base address of the main FLASH be and how big is
  87  * it (in MBytes)? This must contain TEXT_BASE from board/sbc8260/config.mk
  88  * The main FLASH is whichever is connected to *CS0. U-Boot expects
  89  * this to be the SIMM.
  90  */
  91 #define CFG_FLASH0_BASE 0x40000000
  92 #define CFG_FLASH0_SIZE 8
  93
  94 /* Define CFG_FLASH_CHECKSUM to enable flash checksum during boot.
  95  * Note: the 'flashchecksum' environment variable must also be set to 'y'.
  96  */
  97 #define CFG_FLASH_CHECKSUM
  98
  99 /* What should be the base address of SDRAM DIMM and how big is
 100  * it (in Mbytes)?
 101  */
 102 #define CFG_SDRAM0_BASE 0x00000000
 103 #define CFG_SDRAM0_SIZE 64
 104
 105 /*
 106  * DRAM tests
 107  *   CFG_DRAM_TEST - enables the following tests.
 108  *
 109  *   CFG_DRAM_TEST_DATA - Enables test for shorted or open data lines
 110  *                        Environment variable 'test_dram_data' must be
 111  *                        set to 'y'.
 112  *   CFG_DRAM_TEST_DATA - Enables test to verify that each word is uniquely
 113  *                        addressable. Environment variable
 114  *                        'test_dram_address' must be set to 'y'.
 115  *   CFG_DRAM_TEST_WALK - Enables test a 64-bit walking ones pattern test.
 116  *                        This test takes about 6 minutes to test 64 MB.
 117  *                        Environment variable 'test_dram_walk' must be
 118  *                        set to 'y'.
 119  */
 120 #define CFG_DRAM_TEST
 121 #if defined(CFG_DRAM_TEST)
 122 #define CFG_DRAM_TEST_DATA
 123 #define CFG_DRAM_TEST_ADDRESS
 124 #define CFG_DRAM_TEST_WALK
 125 #endif /* CFG_DRAM_TEST */
 126
 127 /*
 128  * GW8260 with 16 MB DIMM:
 129  *
 130  *     0x0000 0000     Exception Vector code, 8k
 131  *           :
 132  *     0x0000 1FFF
 133  *     0x0000 2000     Free for Application Use
 134  *           :
 135  *           :
 136  *
 137  *           :
 138  *           :
 139  *     0x00F5 FF30     Monitor Stack (Growing downward)
 140  *                     Monitor Stack Buffer (0x80)
 141  *     0x00F5 FFB0     Board Info Data
 142  *     0x00F6 0000     Malloc Arena
 143  *           :          CFG_ENV_SECT_SIZE, 256k
 144  *           :          CFG_MALLOC_LEN,    128k
 145  *     0x00FC 0000     RAM Copy of Monitor Code
 146  *           :              CFG_MONITOR_LEN,   256k
 147  *     0x00FF FFFF     [End of RAM], CFG_SDRAM_SIZE - 1
 148  */
 149
 150 /*
 151  * GW8260 with 64 MB DIMM:
 152  *
 153  *     0x0000 0000     Exception Vector code, 8k
 154  *           :
 155  *     0x0000 1FFF
 156  *     0x0000 2000     Free for Application Use
 157  *           :
 158  *           :
 159  *
 160  *           :
 161  *           :
 162  *     0x03F5 FF30     Monitor Stack (Growing downward)
 163  *                     Monitor Stack Buffer (0x80)
 164  *     0x03F5 FFB0     Board Info Data
 165  *     0x03F6 0000     Malloc Arena
 166  *           :          CFG_ENV_SECT_SIZE, 256k
 167  *           :          CFG_MALLOC_LEN,    128k
 168  *     0x03FC 0000     RAM Copy of Monitor Code
 169  *           :              CFG_MONITOR_LEN,   256k
 170  *     0x03FF FFFF     [End of RAM], CFG_SDRAM_SIZE - 1
 171  */
 172
 173
 174 /*
 175  * select serial console configuration
 176  *
 177  * if either CONFIG_CONS_ON_SMC or CONFIG_CONS_ON_SCC is selected, then
 178  * CONFIG_CONS_INDEX must be set to the channel number (1-2 for SMC, 1-4
 179  * for SCC).
 180  *
 181  * if CONFIG_CONS_NONE is defined, then the serial console routines must
 182  * defined elsewhere.
 183  */
 184 #define CONFIG_CONS_ON_SMC  1   /* define if console on SMC */
 185 #undef  CONFIG_CONS_ON_SCC      /* define if console on SCC */
 186 #undef  CONFIG_CONS_NONE        /* define if console on neither */
 187 #define CONFIG_CONS_INDEX   1   /* which SMC/SCC channel for console */
 188
 189 /*
 190  * select ethernet configuration
 191  *
 192  * if either CONFIG_ETHER_ON_SCC or CONFIG_ETHER_ON_FCC is selected, then
 193  * CONFIG_ETHER_INDEX must be set to the channel number (1-4 for SCC, 1-3
 194  * for FCC)
 195  *
 196  * if CONFIG_ETHER_NONE is defined, then either the ethernet routines must be
 197  * defined elsewhere (as for the console), or CONFIG_CMD_NET must be unset.
 198  */
 199
 200 #undef  CONFIG_ETHER_ON_SCC
 201 #define CONFIG_ETHER_ON_FCC
 202 #undef  CONFIG_ETHER_NONE       /* define if ethernet on neither */
 203
 204 #ifdef  CONFIG_ETHER_ON_SCC
 205 #define CONFIG_ETHER_INDEX  1   /* which SCC/FCC channel for ethernet */
 206 #endif  /* CONFIG_ETHER_ON_SCC */
 207
 208 #ifdef  CONFIG_ETHER_ON_FCC
 209 #define CONFIG_ETHER_INDEX  2   /* which SCC/FCC channel for ethernet */
 210 #define CONFIG_MII              /* MII PHY management           */
 211 #define CONFIG_BITBANGMII       /* bit-bang MII PHY management  */
 212 /*
 213  * Port pins used for bit-banged MII communictions (if applicable).
 214  */
 215 #define MDIO_PORT   2       /* Port C */
 216 #define MDIO_ACTIVE    (iop->pdir |=  0x00400000)
 217 #define MDIO_TRISTATE  (iop->pdir &= ~0x00400000)
 218 #define MDIO_READ     ((iop->pdat &  0x00400000) != 0)
 219
 220 #define MDIO(bit)   if(bit) iop->pdat |=  0x00400000; \
 221             else            iop->pdat &= ~0x00400000
 222
 223 #define MDC(bit)    if(bit) iop->pdat |=  0x00200000; \
 224             else    iop->pdat &= ~0x00200000
 225
 226 #define MIIDELAY    udelay(1)
 227 #endif  /* CONFIG_ETHER_ON_FCC */
 228
 229 #if defined(CONFIG_ETHER_ON_FCC) && (CONFIG_ETHER_INDEX == 2)
 230
 231 /*
 232  * - Rx-CLK is CLK13
 233  * - Tx-CLK is CLK14
 234  * - Select bus for bd/buffers (see 28-13)
 235  * - Enable Full Duplex in FSMR
 236  */
 237 # define CFG_CMXFCR_MASK        (CMXFCR_FC2|CMXFCR_RF2CS_MSK|CMXFCR_TF2CS_MSK)
 238 # define CFG_CMXFCR_VALUE       (CMXFCR_RF2CS_CLK13|CMXFCR_TF2CS_CLK14)
 239 # define CFG_CPMFCR_RAMTYPE     0
 240 # define CFG_FCC_PSMR           (FCC_PSMR_FDE | FCC_PSMR_LPB)
 241
 242 #elif defined(CONFIG_ETHER_ON_FCC) && (CONFIG_ETHER_INDEX == 3)
 243
 244 /*
 245  * - Rx-CLK is CLK15
 246  * - Tx-CLK is CLK16
 247  * - Select bus for bd/buffers (see 28-13)
 248  * - Enable Full Duplex in FSMR
 249  */
 250 # define CFG_CMXFCR_MASK        (CMXFCR_FC3|CMXFCR_RF3CS_MSK|CMXFCR_TF3CS_MSK)
 251 # define CFG_CMXFCR_VALUE       (CMXFCR_RF3CS_CLK15|CMXFCR_TF3CS_CLK16)
 252 # define CFG_CPMFCR_RAMTYPE     0
 253 # define CFG_FCC_PSMR           (FCC_PSMR_FDE | FCC_PSMR_LPB)
 254
 255 #endif /* CONFIG_ETHER_ON_FCC, CONFIG_ETHER_INDEX */
 256
 257 /* Define this to reserve an entire FLASH sector (256 KB) for
 258  * environment variables. Otherwise, the environment will be
 259  * put in the same sector as U-Boot, and changing variables
 260  * will erase U-Boot temporarily
 261  */
 262 #define CFG_ENV_IN_OWN_SECT
 263
 264 /* Define to allow the user to overwrite serial and ethaddr */
 265 #define CONFIG_ENV_OVERWRITE
 266
 267 /* What should the console's baud rate be? */
 268 #define CONFIG_BAUDRATE     115200
 269
 270 /* Ethernet MAC address - This is set to all zeros to force an
 271  *                        an error if we use BOOTP without setting
 272  *                        the MAC address
 273  */
 274 #define CONFIG_ETHADDR      00:00:00:00:00:00
 275
 276 /* Set to a positive value to delay for running BOOTCOMMAND */
 277 #define CONFIG_BOOTDELAY    5   /* autoboot after 5 seconds */
 278
 279 /* Be selective on what keys can delay or stop the autoboot process
 280  *     To stop  use: " "
 281  */
 282 #define CONFIG_AUTOBOOT_KEYED
 283 #define CONFIG_AUTOBOOT_PROMPT  "Autobooting in %d seconds, press \" \" to stop\n"
 284 #define CONFIG_AUTOBOOT_STOP_STR    " "
 285 #undef  CONFIG_AUTOBOOT_DELAY_STR
 286 #define DEBUG_BOOTKEYS      0
 287
 288 /* Add support for a few extra bootp options like:
 289  *  - File size
 290  *  - DNS
 291  */
 292 #define CONFIG_BOOTP_MASK   (CONFIG_BOOTP_DEFAULT | \
 293                              CONFIG_BOOTP_BOOTFILESIZE | \
 294                              CONFIG_BOOTP_DNS)
 295
 296 /* undef this to save memory */
 297 #define CFG_LONGHELP
 298
 299 /* Monitor Command Prompt */
 300 #define CFG_PROMPT      "=> "
 301
 302
 303 /*
 304  * Command line configuration.
 305  */
 306 #include <config_cmd_default.h>
 307
 308 #define CONFIG_CMD_BEDBUG
 309 #define CONFIG_CMD_ELF
 310 #define CONFIG_CMD_ASKENV
 311 #define CONFIG_CMD_REGINFO
 312 #define CONFIG_CMD_IMMAP
 313 #define CONFIG_CMD_MII
 314
 315 #undef CONFIG_CMD_KGDB
 316
 317
 318 /* Where do the internal registers live? */
 319 #define CFG_IMMR        0xf0000000
 320
 321 /* Use the HUSH parser */
 322 #define CFG_HUSH_PARSER
 323 #ifdef  CFG_HUSH_PARSER
 324 #define CFG_PROMPT_HUSH_PS2 "> "
 325 #endif
 326
 327 /* What is the address of IO controller */
 328 #define CFG_IO_BASE 0xe0000000
 329
 330 /*****************************************************************************
 331  *
 332  * You should not have to modify any of the following settings
 333  *
 334  *****************************************************************************/
 335
 336 #define CONFIG_MPC8260      1   /* This is an MPC8260 CPU   */
 337 #define CONFIG_GW8260       1   /* on an GW8260 Board  */
 338 #define CONFIG_CPM2             1       /* Has a CPM2 */
 339
 340 /*
 341  * Miscellaneous configurable options
 342  */
 343 #if defined(CONFIG_CMD_KGDB)
 344 #  define CFG_CBSIZE        1024    /* Console I/O Buffer Size       */
 345 #else
 346 #  define CFG_CBSIZE        256     /* Console I/O Buffer Size       */
 347 #endif
 348
 349 /* Print Buffer Size */
 350 #define CFG_PBSIZE    (CFG_CBSIZE + sizeof(CFG_PROMPT)+16)
 351
 352 #define CFG_MAXARGS     8          /* max number of command args   */
 353
 354 #define CFG_BARGSIZE    CFG_CBSIZE /* Boot Argument Buffer Size    */
 355
 356 /* Convert clocks to MHZ when passing board info to kernel.
 357  * This must be defined for eariler 2.4 kernels (~2.4.4).
 358  */
 359 #define CONFIG_CLOCKS_IN_MHZ
 360
 361 #define CFG_LOAD_ADDR   0x100000 /* default load address */
 362 #define CFG_HZ          1000     /* decrementer freq: 1 ms ticks */
 363
 364
 365 /* memtest works from the end of the exception vector table
 366  * to the end of the DRAM less monitor and malloc area
 367  */
 368 #define CFG_MEMTEST_START   0x2000
 369
 370 #define CFG_STACK_USAGE     0x10000 /* Reserve 64k for the stack usage */
 371
 372 #define CFG_MEM_END_USAGE   ( CFG_MONITOR_LEN \
 373                             + CFG_MALLOC_LEN \
 374                             + CFG_ENV_SECT_SIZE \
 375                             + CFG_STACK_USAGE )
 376
 377 #define CFG_MEMTEST_END     ( CFG_SDRAM_SIZE * 1024 * 1024 \
 378                             - CFG_MEM_END_USAGE )
 379
 380 /* valid baudrates */
 381 #define CFG_BAUDRATE_TABLE  { 9600, 19200, 38400, 57600, 115200 }
 382
 383 /*
 384  * Low Level Configuration Settings
 385  * (address mappings, register initial values, etc.)
 386  * You should know what you are doing if you make changes here.
 387  */
 388
 389 #define CFG_FLASH_BASE  CFG_FLASH0_BASE
 390 #define CFG_FLASH_SIZE  CFG_FLASH0_SIZE
 391 #define CFG_SDRAM_BASE  CFG_SDRAM0_BASE
 392 #define CFG_SDRAM_SIZE  CFG_SDRAM0_SIZE
 393
 394 /*-----------------------------------------------------------------------
 395  * Hard Reset Configuration Words
 396  */
 397 #if defined(CFG_SBC_BOOT_LOW)
 398 #  define  CFG_SBC_HRCW_BOOT_FLAGS  (HRCW_CIP | HRCW_BMS)
 399 #else
 400 #  define  CFG_SBC_HRCW_BOOT_FLAGS  (0)
 401 #endif /* defined(CFG_SBC_BOOT_LOW) */
 402
 403 /* get the HRCW ISB field from CFG_IMMR */
 404 #define CFG_SBC_HRCW_IMMR   ( ((CFG_IMMR & 0x10000000) >> 10) | \
 405                   ((CFG_IMMR & 0x01000000) >>  7) | \
 406                   ((CFG_IMMR & 0x00100000) >>  4) )
 407
 408 #define CFG_HRCW_MASTER     ( HRCW_BPS11                | \
 409                   HRCW_DPPC11               | \
 410                   CFG_SBC_HRCW_IMMR         | \
 411                   HRCW_MMR00                | \
 412                   HRCW_LBPC11               | \
 413                   HRCW_APPC10               | \
 414                   HRCW_CS10PC00             | \
 415                   (CFG_SBC_MODCK_H & HRCW_MODCK_H1111)  | \
 416                   CFG_SBC_HRCW_BOOT_FLAGS )
 417
 418 /* no slaves */
 419 #define CFG_HRCW_SLAVE1     0
 420 #define CFG_HRCW_SLAVE2     0
 421 #define CFG_HRCW_SLAVE3     0
 422 #define CFG_HRCW_SLAVE4     0
 423 #define CFG_HRCW_SLAVE5     0
 424 #define CFG_HRCW_SLAVE6     0
 425 #define CFG_HRCW_SLAVE7     0
 426
 427 /*-----------------------------------------------------------------------
 428  * Definitions for initial stack pointer and data area (in DPRAM)
 429  */
 430 #define CFG_INIT_RAM_ADDR    CFG_IMMR
 431 #define CFG_INIT_RAM_END     0x4000  /* End of used area in DPRAM    */
 432 #define CFG_GBL_DATA_SIZE   128 /* bytes reserved for initial data */
 433 #define CFG_GBL_DATA_OFFSET (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
 434 #define CFG_INIT_SP_OFFSET   CFG_GBL_DATA_OFFSET
 435
 436 /*-----------------------------------------------------------------------
 437  * Start addresses for the final memory configuration
 438  * (Set up by the startup code)
 439  * Please note that CFG_SDRAM_BASE _must_ start at 0
 440  * Note also that the logic that sets CFG_RAMBOOT is platform dependent.
 441  */
 442 #define CFG_MONITOR_BASE    CFG_FLASH0_BASE
 443
 444 #define CFG_MONITOR_LEN     (256 * 1024) /* Reserve 256 kB for Monitor   */
 445 #define CFG_MALLOC_LEN      (128 * 1024) /* Reserve 128 kB for malloc()  */
 446
 447 /*
 448  * For booting Linux, the board info and command line data
 449  * have to be in the first 8 MB of memory, since this is
 450  * the maximum mapped by the Linux kernel during initialization.
 451  */
 452 #define CFG_BOOTMAPSZ       (8 * 1024 * 1024) /* Initial Memory map for Linux */
 453
 454 /*-----------------------------------------------------------------------
 455  * FLASH and environment organization
 456  */
 457 #define CFG_MAX_FLASH_BANKS   1    /* max number of memory banks        */
 458 #define CFG_MAX_FLASH_SECT    32   /* max number of sectors on one chip */
 459
 460 #define CFG_FLASH_ERASE_TOUT  8000 /* Timeout for Flash Erase (in ms)   */
 461 #define CFG_FLASH_WRITE_TOUT  1    /* Timeout for Flash Write (in ms)   */
 462
 463 #define CFG_ENV_IS_IN_FLASH   1
 464
 465 #ifdef CFG_ENV_IN_OWN_SECT
 466 #  define CFG_ENV_ADDR        (CFG_MONITOR_BASE +  (256 * 1024))
 467 #  define CFG_ENV_SECT_SIZE   (256 * 1024)
 468 #else
 469 #  define CFG_ENV_SIZE        (16 * 1024)/* Size of Environment Sector  */
 470 #  define CFG_ENV_ADD  ((CFG_MONITOR_BASE + CFG_MONITOR_LEN) - CFG_ENV_SIZE)
 471 #  define CFG_ENV_SECT_SIZE (256 * 1024)/* see README - env sect real size  */
 472 #endif /* CFG_ENV_IN_OWN_SECT */
 473
 474 /*-----------------------------------------------------------------------
 475  * Cache Configuration
 476  */
 477 #define CFG_CACHELINE_SIZE  32      /* For MPC8260 CPU */
 478
 479 #if defined(CONFIG_CMD_KGDB)
 480 # define CFG_CACHELINE_SHIFT    5   /* log base 2 of the above value */
 481 #endif
 482
 483 /*-----------------------------------------------------------------------
 484  * HIDx - Hardware Implementation-dependent Registers            2-11
 485  *-----------------------------------------------------------------------
 486  * HID0 also contains cache control - initially enable both caches and
 487  * invalidate contents, then the final state leaves only the instruction
 488  * cache enabled. Note that Power-On and Hard reset invalidate the caches,
 489  * but Soft reset does not.
 490  *
 491  * HID1 has only read-only information - nothing to set.
 492  */
 493 #define CFG_HID0_INIT   (HID0_ICE  |\
 494                          HID0_DCE  |\
 495                          HID0_ICFI |\
 496                          HID0_DCI  |\
 497                          HID0_IFEM |\
 498                          HID0_ABE)
 499
 500 #define CFG_HID0_FINAL  (HID0_ICE  |\
 501                          HID0_IFEM |\
 502                          HID0_ABE  |\
 503                          HID0_EMCP)
 504 #define CFG_HID2    0
 505
 506 /*-----------------------------------------------------------------------
 507  * RMR - Reset Mode Register
 508  *-----------------------------------------------------------------------
 509  */
 510 #define CFG_RMR     0
 511
 512 /*-----------------------------------------------------------------------
 513  * BCR - Bus Configuration                           4-25
 514  *-----------------------------------------------------------------------
 515  */
 516 #define CFG_BCR     (BCR_ETM)
 517
 518 /*-----------------------------------------------------------------------
 519  * SIUMCR - SIU Module Configuration                 4-31
 520  *-----------------------------------------------------------------------
 521  */
 522 #define CFG_SIUMCR  (SIUMCR_DPPC11  |\
 523                      SIUMCR_L2CPC00 |\
 524                      SIUMCR_APPC10  |\
 525                      SIUMCR_MMR00)
 526
 527
 528 /*-----------------------------------------------------------------------
 529  * SYPCR - System Protection Control                11-9
 530  * SYPCR can only be written once after reset!
 531  *-----------------------------------------------------------------------
 532  * Watchdog & Bus Monitor Timer max, 60x Bus Monitor enable
 533  */
 534 #define CFG_SYPCR   (SYPCR_SWTC |\
 535                      SYPCR_BMT  |\
 536                      SYPCR_PBME |\
 537                      SYPCR_LBME |\
 538                      SYPCR_SWRI |\
 539                      SYPCR_SWP)
 540
 541 /*-----------------------------------------------------------------------
 542  * TMCNTSC - Time Counter Status and Control             4-40
 543  *-----------------------------------------------------------------------
 544  * Clear once per Second and Alarm Interrupt Status, Set 32KHz timersclk,
 545  * and enable Time Counter
 546  */
 547 #define CFG_TMCNTSC (TMCNTSC_SEC |\
 548                      TMCNTSC_ALR |\
 549                      TMCNTSC_TCF |\
 550                      TMCNTSC_TCE)
 551
 552 /*-----------------------------------------------------------------------
 553  * PISCR - Periodic Interrupt Status and Control         4-42
 554  *-----------------------------------------------------------------------
 555  * Clear Periodic Interrupt Status, Set 32KHz timersclk, and enable
 556  * Periodic timer
 557  */
 558 #define CFG_PISCR   (PISCR_PS  |\
 559                      PISCR_PTF |\
 560                      PISCR_PTE)
 561
 562 /*-----------------------------------------------------------------------
 563  * SCCR - System Clock Control                           9-8
 564  *-----------------------------------------------------------------------
 565  */
 566 #define CFG_SCCR    0
 567
 568 /*-----------------------------------------------------------------------
 569  * RCCR - RISC Controller Configuration                 13-7
 570  *-----------------------------------------------------------------------
 571  */
 572 #define CFG_RCCR    0
 573
 574 /*
 575  * Initialize Memory Controller:
 576  *
 577  * Bank Bus   Machine PortSz  Device
 578  * ---- ---   ------- ------  ------
 579  *  0   60x   GPCM    32 bit  FLASH (SIMM - 4MB)
 580  *  1   60x   GPCM    32 bit  unused
 581  *  2   60x   SDRAM   64 bit  SDRAM (DIMM - 16MB or 64MB)
 582  *  3   60x   SDRAM   64 bit  unused
 583  *  4   Local GPCM     8 bit  IO    (on board - 64k)
 584  *  5   60x   GPCM     8 bit  unused
 585  *  6   60x   GPCM     8 bit  unused
 586  *  7   60x   GPCM     8 bit  unused
 587  *
 588  */
 589
 590 /*-----------------------------------------------------------------------
 591  * BR0 - Base Register
 592  *     Ref: Section 10.3.1 on page 10-14
 593  * OR0 - Option Register
 594  *     Ref: Section 10.3.2 on page 10-18
 595  *-----------------------------------------------------------------------
 596  */
 597
 598 /* Bank 0,1 - FLASH SIMM
 599  *
 600  * This expects the FLASH SIMM to be connected to *CS0
 601  * It consists of 4 AM29F016D parts.
 602  *
 603  * Note: For the 8 MB SIMM, *CS1 is unused.
 604  */
 605
 606 /* BR0 is configured as follows:
 607  *
 608  *     - Base address of 0x40000000
 609  *     - 32 bit port size
 610  *     - Data errors checking is disabled
 611  *     - Read and write access
 612  *     - GPCM 60x bus
 613  *     - Access are handled by the memory controller according to MSEL
 614  *     - Not used for atomic operations
 615  *     - No data pipelining is done
 616  *     - Valid
 617  */
 618 #define CFG_BR0_PRELIM  ((CFG_FLASH0_BASE & BRx_BA_MSK) |\
 619                           BRx_PS_32                     |\
 620                           BRx_MS_GPCM_P                 |\
 621                           BRx_V)
 622
 623 /* OR0 is configured as follows:
 624  *
 625  *     - 8 MB
 626  *     - *BCTL0 is asserted upon access to the current memory bank
 627  *     - *CW / *WE are negated a quarter of a clock earlier
 628  *     - *CS is output at the same time as the address lines
 629  *     - Uses a clock cycle length of 5
 630  *     - *PSDVAL is generated internally by the memory controller
 631  *       unless *GTA is asserted earlier externally.
 632  *     - Relaxed timing is generated by the GPCM for accesses
 633  *       initiated to this memory region.
 634  *     - One idle clock is inserted between a read access from the
 635  *       current bank and the next access.
 636  */
 637 #define CFG_OR0_PRELIM  (MEG_TO_AM(CFG_FLASH0_SIZE) |\
 638                          ORxG_CSNT          |\
 639                          ORxG_ACS_DIV1      |\
 640                          ORxG_SCY_5_CLK     |\
 641                          ORxG_TRLX          |\
 642                          ORxG_EHTR)
 643
 644 /*-----------------------------------------------------------------------
 645  * BR2 - Base Register
 646  *     Ref: Section 10.3.1 on page 10-14
 647  * OR2 - Option Register
 648  *     Ref: Section 10.3.2 on page 10-16
 649  *-----------------------------------------------------------------------
 650  */
 651
 652 /* Bank 2 - SDRAM DIMM
 653  *
 654  *     16MB DIMM: P/N
 655  *     64MB DIMM: P/N  1W-8864X8-4-P1-EST or
 656  *                     MT4LSDT864AG-10EB1 (Micron)
 657  *
 658  * Note: *CS3 is unused for this DIMM
 659  */
 660
 661 /* With a 16 MB or 64 MB DIMM, the BR2 is configured as follows:
 662  *
 663  *     - Base address of 0x00000000
 664  *     - 64 bit port size (60x bus only)
 665  *     - Data errors checking is disabled
 666  *     - Read and write access
 667  *     - SDRAM 60x bus
 668  *     - Access are handled by the memory controller according to MSEL
 669  *     - Not used for atomic operations
 670  *     - No data pipelining is done
 671  *     - Valid
 672  */
 673 #define CFG_BR2_PRELIM  ((CFG_SDRAM0_BASE & BRx_BA_MSK) |\
 674                           BRx_PS_64          |\
 675                           BRx_MS_SDRAM_P     |\
 676                           BRx_V)
 677
 678 /* With a 16 MB DIMM, the OR2 is configured as follows:
 679  *
 680  *     - 16 MB
 681  *     - 2 internal banks per device
 682  *     - Row start address bit is A9 with PSDMR[PBI] = 0
 683  *     - 11 row address lines
 684  *     - Back-to-back page mode
 685  *     - Internal bank interleaving within save device enabled
 686  */
 687 #if (CFG_SDRAM0_SIZE == 16)
 688 #define CFG_OR2_PRELIM  (MEG_TO_AM(CFG_SDRAM0_SIZE) |\
 689                          ORxS_BPD_2         |\
 690                          ORxS_ROWST_PBI0_A9 |\
 691                          ORxS_NUMR_11)
 692
 693 /* With a 16 MB DIMM, the PSDMR is configured as follows:
 694  *
 695  *     - Page Based Interleaving,
 696  *     - Refresh Enable,
 697  *     - Address Multiplexing where A5 is output on A14 pin
 698  *       (A6 on A15, and so on),
 699  *     - use address pins A16-A18 as bank select,
 700  *     - A9 is output on SDA10 during an ACTIVATE command,
 701  *     - earliest timing for ACTIVATE command after REFRESH command is 7 clocks,
 702  *     - earliest timing for ACTIVATE or REFRESH command after PRECHARGE command
 703  *       is 3 clocks,
 704  *     - earliest timing for READ/WRITE command after ACTIVATE command is
 705  *       2 clocks,
 706  *     - earliest timing for PRECHARGE after last data was read is 1 clock,
 707  *     - earliest timing for PRECHARGE after last data was written is 1 clock,
 708  *     - CAS Latency is 2.
 709  */
 710
 711 /*-----------------------------------------------------------------------
 712  * PSDMR - 60x Bus SDRAM Mode Register
 713  *     Ref: Section 10.3.3 on page 10-21
 714  *-----------------------------------------------------------------------
 715  */
 716 #define CFG_PSDMR   (PSDMR_RFEN       |\
 717                      PSDMR_SDAM_A14_IS_A5 |\
 718                      PSDMR_BSMA_A16_A18   |\
 719                      PSDMR_SDA10_PBI0_A9  |\
 720                      PSDMR_RFRC_7_CLK     |\
 721                      PSDMR_PRETOACT_3W    |\
 722                      PSDMR_ACTTORW_2W     |\
 723                      PSDMR_LDOTOPRE_1C    |\
 724                      PSDMR_WRC_1C         |\
 725                      PSDMR_CL_2)
 726 #endif /* (CFG_SDRAM0_SIZE == 16) */
 727
 728 /* With a 64 MB DIMM, the OR2 is configured as follows:
 729  *
 730  *     - 64 MB
 731  *     - 4 internal banks per device
 732  *     - Row start address bit is A8 with PSDMR[PBI] = 0
 733  *     - 12 row address lines
 734  *     - Back-to-back page mode
 735  *     - Internal bank interleaving within save device enabled
 736  */
 737 #if (CFG_SDRAM0_SIZE == 64)
 738 #define CFG_OR2_PRELIM  (MEG_TO_AM(CFG_SDRAM0_SIZE) |\
 739              ORxS_BPD_4         |\
 740              ORxS_ROWST_PBI0_A8     |\
 741              ORxS_NUMR_12)
 742
 743 /* With a 64 MB DIMM, the PSDMR is configured as follows:
 744  *
 745  *     - Page Based Interleaving,
 746  *     - Refresh Enable,
 747  *     - Address Multiplexing where A5 is output on A14 pin
 748  *       (A6 on A15, and so on),
 749  *     - use address pins A14-A16 as bank select,
 750  *     - A9 is output on SDA10 during an ACTIVATE command,
 751  *     - earliest timing for ACTIVATE command after REFRESH command is 7 clocks,
 752  *     - earliest timing for ACTIVATE or REFRESH command after PRECHARGE command
 753  *       is 3 clocks,
 754  *     - earliest timing for READ/WRITE command after ACTIVATE command is
 755  *       2 clocks,
 756  *     - earliest timing for PRECHARGE after last data was read is 1 clock,
 757  *     - earliest timing for PRECHARGE after last data was written is 1 clock,
 758  *     - CAS Latency is 2.
 759  */
 760
 761 /*-----------------------------------------------------------------------
 762  * PSDMR - 60x Bus SDRAM Mode Register
 763  *     Ref: Section 10.3.3 on page 10-21
 764  *-----------------------------------------------------------------------
 765  */
 766 #define CFG_PSDMR   (PSDMR_RFEN       |\
 767                      PSDMR_SDAM_A14_IS_A5 |\
 768                      PSDMR_BSMA_A14_A16   |\
 769                      PSDMR_SDA10_PBI0_A9  |\
 770                      PSDMR_RFRC_7_CLK     |\
 771                      PSDMR_PRETOACT_3W    |\
 772                      PSDMR_ACTTORW_2W     |\
 773                      PSDMR_LDOTOPRE_1C    |\
 774                      PSDMR_WRC_1C         |\
 775                      PSDMR_CL_2)
 776 #endif  /* (CFG_SDRAM0_SIZE == 64) */
 777
 778 #define CFG_PSRT    0x0e
 779 #define CFG_MPTPR   MPTPR_PTP_DIV32
 780
 781
 782 /*-----------------------------------------------------------------------
 783  * BR4 - Base Register
 784  *     Ref: Section 10.3.1 on page 10-14
 785  * OR4 - Option Register
 786  *     Ref: Section 10.3.2 on page 10-18
 787  *-----------------------------------------------------------------------
 788  */
 789 /* Bank 4 - Onboard Memory Mapped IO controller
 790  *
 791  * This expects the onboard IO controller to connected to *CS4 and
 792  * the local bus.
 793  *     - Base address of 0xe0000000
 794  *     - 8 bit port size (local bus only)
 795  *     - Read and write access
 796  *     - GPCM local bus
 797  *     - Not used for atomic operations
 798  *     - No data pipelining is done
 799  *     - Valid
 800  *     - extended hold time
 801  *     - 11 wait states
 802  */
 803
 804 #ifdef CFG_IO_BASE
 805 #  define CFG_BR4_PRELIM  ((CFG_IO_BASE & BRx_BA_MSK)  |\
 806                             BRx_PS_8                   |\
 807                             BRx_MS_GPCM_L              |\
 808                             BRx_V)
 809
 810 #  define CFG_OR4_PRELIM   (ORxG_AM_MSK                |\
 811                             ORxG_SCY_11_CLK            |\
 812                             ORxG_EHTR)
 813 #endif /* CFG_IO_BASE */
 814
 815 /*
 816  * Internal Definitions
 817  *
 818  * Boot Flags
 819  */
 820 #define BOOTFLAG_COLD   0x01    /* Normal Power-On: Boot from FLASH  */
 821 #define BOOTFLAG_WARM   0x02    /* Software reboot           */
 822
 823 #endif  /* __CONFIG_H */