include/configs/TQM8540.h

   1 /*
   2  * Copyright 2005 DENX Software Engineering
   3  * Wolfgang Denk <[email protected]>
   4  * Copyright 2004 Freescale Semiconductor.
   5  * (C) Copyright 2002,2003 Motorola,Inc.
   6  * Xianghua Xiao <[email protected]>
   7  *
   8  * See file CREDITS for list of people who contributed to this
   9  * project.
  10  *
  11  * This program is free software; you can redistribute it and/or
  12  * modify it under the terms of the GNU General Public License as
  13  * published by the Free Software Foundation; either version 2 of
  14  * the License, or (at your option) any later version.
  15  *
  16  * This program is distributed in the hope that it will be useful,
  17  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  18  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  19  * GNU General Public License for more details.
  20  *
  21  * You should have received a copy of the GNU General Public License
  22  * along with this program; if not, write to the Free Software
  23  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  24  * MA 02111-1307 USA
  25  */
  26
  27 /*
  28  * TQM8540 board configuration file
  29  *
  30  * Make sure you change the MAC address and other network params first,
  31  * search for CONFIG_ETHADDR, CONFIG_SERVERIP, etc in this file.
  32  */
  33
  34 #ifndef __CONFIG_H
  35 #define __CONFIG_H
  36
  37 /* High Level Configuration Options */
  38 #define CONFIG_BOOKE            1       /* BOOKE */
  39 #define CONFIG_E500             1       /* BOOKE e500 family */
  40 #define CONFIG_MPC85xx          1       /* MPC8540/MPC8560 */
  41 #define CONFIG_MPC8540          1       /* MPC8540 specific */
  42 #define CONFIG_TQM8540          1       /* TQM8540 board specific */
  43
  44 #undef CONFIG_PCI
  45 #define CONFIG_TSEC_ENET                /* tsec ethernet support */
  46 #undef CONFIG_DDR_ECC                   /* only for ECC DDR module */
  47 #define CONFIG_DDR_DLL                  /* possible DLL fix needed */
  48 #define CONFIG_DDR_2T_TIMING            /* Sets the 2T timing bit */
  49
  50
  51 /*
  52  * sysclk for MPC85xx
  53  *
  54  * Two valid values are:
  55  *    33000000
  56  *    66000000
  57  *
  58  * Most PCI cards are still 33Mhz, so in the presence of PCI, 33MHz
  59  * is likely the desired value here, so that is now the default.
  60  * The board, however, can run at 66MHz.  In any event, this value
  61  * must match the settings of some switches.  Details can be found
  62  * in the README.mpc85xxads.
  63  */
  64
  65 #ifndef CONFIG_SYS_CLK_FREQ
  66 #define CONFIG_SYS_CLK_FREQ     33000000
  67 #endif
  68
  69
  70 /*
  71  * These can be toggled for performance analysis, otherwise use default.
  72  */
  73 #define CONFIG_L2_CACHE                 /* toggle L2 cache */
  74 #define CONFIG_BTB                      /* toggle branch predition */
  75 #define CONFIG_ADDR_STREAMING           /* toggle addr streaming */
  76
  77 #define CONFIG_BOARD_EARLY_INIT_F       1       /* Call board_pre_init */
  78
  79 #undef  CFG_DRAM_TEST                   /* memory test, takes time */
  80 #define CFG_MEMTEST_START       0x00000000      /* memtest region */
  81 #define CFG_MEMTEST_END         0x10000000
  82
  83
  84 /*
  85  * Base addresses -- Note these are effective addresses where the
  86  * actual resources get mapped (not physical addresses)
  87  */
  88 #define CFG_CCSRBAR_DEFAULT     0xFF700000      /* CCSRBAR Default */
  89 #define CFG_CCSRBAR             0xe0000000      /* relocated CCSRBAR */
  90 #define CFG_IMMR                CFG_CCSRBAR     /* PQII uses CFG_IMMR */
  91
  92
  93 /*
  94  * DDR Setup
  95  */
  96 #define CFG_DDR_SDRAM_BASE      0x00000000      /* DDR is system memory*/
  97 #define CFG_SDRAM_BASE          CFG_DDR_SDRAM_BASE
  98
  99 #if defined(CONFIG_SPD_EEPROM)
 100     /*
 101      * Determine DDR configuration from I2C interface.
 102      */
 103     #define SPD_EEPROM_ADDRESS  0x51            /* DDR DIMM */
 104
 105 #else
 106     /*
 107      * Manually set up DDR parameters
 108      */
 109     #define CFG_SDRAM_SIZE      512             /* DDR is 256MB */
 110     #define CFG_DDR_CS0_BNDS    0x0000001f      /* 0-256MB */
 111     #define CFG_DDR_CS0_CONFIG  0x80000102
 112     #define CFG_DDR_TIMING_1    0x47445331
 113     #define CFG_DDR_TIMING_2    0x00000800      /* P9-45,may need tuning */
 114     #define CFG_DDR_CONTROL     0xc2000000      /* unbuffered,no DYN_PWR */
 115     #define CFG_DDR_MODE        0x40020062      /* DLL,normal,seq,4/2.5 */
 116     #define CFG_DDR_INTERVAL    0x05160100      /* autocharge,no open page */
 117 #endif
 118
 119
 120 /*
 121  * Flash on the Local Bus
 122  */
 123 #define CFG_LBC_FLASH_BASE      0xfe000000      /* Localbus SDRAM */
 124 #define CFG_LBC_FLASH_SIZE      32              /* LBC SDRAM is 32MB */
 125
 126 #define CFG_FLASH_BASE          CFG_LBC_FLASH_BASE      /* start of FLASH 32M */
 127 #define CFG_BR0_PRELIM          0xfe001801      /* port size 32bit */
 128
 129 #define CFG_OR0_PRELIM          0xfe000040      /* 32MB Flash */
 130 #define CFG_MAX_FLASH_BANKS     1               /* number of banks */
 131 #define CFG_MAX_FLASH_SECT      256             /* sectors per device */
 132 #undef  CFG_FLASH_CHECKSUM
 133 #define CFG_FLASH_ERASE_TOUT    60000   /* Flash Erase Timeout (ms) */
 134 #define CFG_FLASH_WRITE_TOUT    500     /* Flash Write Timeout (ms) */
 135
 136 #define CFG_MONITOR_BASE        TEXT_BASE       /* start of monitor */
 137
 138 #if (CFG_MONITOR_BASE < CFG_FLASH_BASE)
 139 #define CFG_RAMBOOT
 140 #else
 141 #undef  CFG_RAMBOOT
 142 #endif
 143
 144 #define CFG_FLASH_CFI_DRIVER
 145 #define CFG_FLASH_CFI
 146 #define CFG_FLASH_EMPTY_INFO
 147
 148 #define CFG_LBC_LCRR            0x00030008    /* LB clock ratio reg */
 149 #define CFG_LBC_LBCR            0x00000000    /* LB config reg */
 150 #define CFG_LBC_LSRT            0x20000000    /* LB sdram refresh timer */
 151 #define CFG_LBC_MRTPR           0x20000000    /* LB refresh timer prescal*/
 152
 153 /*
 154  * LSDMR masks
 155  */
 156 #define CFG_LBC_LSDMR_RFEN      (1 << (31 -  1))
 157 #define CFG_LBC_LSDMR_BSMA1516  (3 << (31 - 10))
 158 #define CFG_LBC_LSDMR_BSMA1617  (4 << (31 - 10))
 159 #define CFG_LBC_LSDMR_RFCR5     (3 << (31 - 16))
 160 #define CFG_LBC_LSDMR_RFCR16    (7 << (31 - 16))
 161 #define CFG_LBC_LSDMR_PRETOACT3 (3 << (31 - 19))
 162 #define CFG_LBC_LSDMR_PRETOACT7 (7 << (31 - 19))
 163 #define CFG_LBC_LSDMR_ACTTORW3  (3 << (31 - 22))
 164 #define CFG_LBC_LSDMR_ACTTORW7  (7 << (31 - 22))
 165 #define CFG_LBC_LSDMR_ACTTORW6  (6 << (31 - 22))
 166 #define CFG_LBC_LSDMR_BL8       (1 << (31 - 23))
 167 #define CFG_LBC_LSDMR_WRC2      (2 << (31 - 27))
 168 #define CFG_LBC_LSDMR_WRC4      (0 << (31 - 27))
 169 #define CFG_LBC_LSDMR_BUFCMD    (1 << (31 - 29))
 170 #define CFG_LBC_LSDMR_CL3       (3 << (31 - 31))
 171
 172 #define CFG_LBC_LSDMR_OP_NORMAL (0 << (31 - 4))
 173 #define CFG_LBC_LSDMR_OP_ARFRSH (1 << (31 - 4))
 174 #define CFG_LBC_LSDMR_OP_SRFRSH (2 << (31 - 4))
 175 #define CFG_LBC_LSDMR_OP_MRW    (3 << (31 - 4))
 176 #define CFG_LBC_LSDMR_OP_PRECH  (4 << (31 - 4))
 177 #define CFG_LBC_LSDMR_OP_PCHALL (5 << (31 - 4))
 178 #define CFG_LBC_LSDMR_OP_ACTBNK (6 << (31 - 4))
 179 #define CFG_LBC_LSDMR_OP_RWINV  (7 << (31 - 4))
 180
 181 #define CFG_LBC_LSDMR_COMMON    ( CFG_LBC_LSDMR_BSMA1516        \
 182                                 | CFG_LBC_LSDMR_RFCR5           \
 183                                 | CFG_LBC_LSDMR_PRETOACT3       \
 184                                 | CFG_LBC_LSDMR_ACTTORW3        \
 185                                 | CFG_LBC_LSDMR_BL8             \
 186                                 | CFG_LBC_LSDMR_WRC2            \
 187                                 | CFG_LBC_LSDMR_CL3             \
 188                                 | CFG_LBC_LSDMR_RFEN            \
 189                                 )
 190
 191 /*
 192  * SDRAM Controller configuration sequence.
 193  */
 194 #define CFG_LBC_LSDMR_1         ( CFG_LBC_LSDMR_COMMON \
 195                                 | CFG_LBC_LSDMR_OP_PCHALL)
 196 #define CFG_LBC_LSDMR_2         ( CFG_LBC_LSDMR_COMMON \
 197                                 | CFG_LBC_LSDMR_OP_ARFRSH)
 198 #define CFG_LBC_LSDMR_3         ( CFG_LBC_LSDMR_COMMON \
 199                                 | CFG_LBC_LSDMR_OP_ARFRSH)
 200 #define CFG_LBC_LSDMR_4         ( CFG_LBC_LSDMR_COMMON \
 201                                 | CFG_LBC_LSDMR_OP_MRW)
 202 #define CFG_LBC_LSDMR_5         ( CFG_LBC_LSDMR_COMMON \
 203                                 | CFG_LBC_LSDMR_OP_NORMAL)
 204
 205 #define CONFIG_L1_INIT_RAM
 206 #define CFG_INIT_RAM_LOCK       1
 207 #define CFG_INIT_RAM_ADDR       0xe4010000      /* Initial RAM address */
 208 #define CFG_INIT_RAM_END        0x4000          /* End of used area in RAM */
 209
 210 #define CFG_GBL_DATA_SIZE       128             /* num bytes initial data */
 211 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
 212 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
 213
 214 #define CFG_MONITOR_LEN         (256 * 1024)    /* Reserve 256 kB for Mon */
 215 #define CFG_MALLOC_LEN          (128 * 1024)    /* Reserved for malloc */
 216
 217 /* Serial Port */
 218 #define CONFIG_CONS_INDEX     1
 219 #undef  CONFIG_SERIAL_SOFTWARE_FIFO
 220 #define CFG_NS16550
 221 #define CFG_NS16550_SERIAL
 222 #define CFG_NS16550_REG_SIZE    1
 223 #define CFG_NS16550_CLK         get_bus_freq(0)
 224
 225 #define CFG_BAUDRATE_TABLE  \
 226         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400,115200}
 227
 228 #define CFG_NS16550_COM1        (CFG_CCSRBAR+0x4500)
 229 #define CFG_NS16550_COM2        (CFG_CCSRBAR+0x4600)
 230
 231 /* Use the HUSH parser */
 232 #define CFG_HUSH_PARSER
 233 #ifdef  CFG_HUSH_PARSER
 234 #define CFG_PROMPT_HUSH_PS2 "> "
 235 #endif
 236
 237 /* I2C */
 238 #define  CONFIG_HARD_I2C                /* I2C with hardware support*/
 239 #undef  CONFIG_SOFT_I2C                 /* I2C bit-banged */
 240 #define CFG_I2C_SPEED           400000  /* I2C speed and slave address */
 241 #define CFG_I2C_SLAVE           0x7F
 242 #define CFG_I2C_NOPROBES        {0x69}  /* Don't probe these addrs */
 243
 244 /* RapidIO MMU */
 245 #define CFG_RIO_MEM_BASE        0xc0000000      /* base address */
 246 #define CFG_RIO_MEM_PHYS        CFG_RIO_MEM_BASE
 247 #define CFG_RIO_MEM_SIZE        0x20000000      /* 128M */
 248
 249 /*
 250  * General PCI
 251  * Addresses are mapped 1-1.
 252  */
 253 #define CFG_PCI1_MEM_BASE       0x80000000
 254 #define CFG_PCI1_MEM_PHYS       CFG_PCI1_MEM_BASE
 255 #define CFG_PCI1_MEM_SIZE       0x20000000      /* 512M */
 256 #define CFG_PCI1_IO_BASE        0xe2000000
 257 #define CFG_PCI1_IO_PHYS        CFG_PCI1_IO_BASE
 258 #define CFG_PCI1_IO_SIZE        0x1000000       /* 16M */
 259
 260 #if defined(CONFIG_PCI)
 261
 262 #define CONFIG_NET_MULTI
 263 #define CONFIG_PCI_PNP                  /* do pci plug-and-play */
 264
 265 #undef CONFIG_EEPRO100
 266 #undef CONFIG_TULIP
 267
 268 #if !defined(CONFIG_PCI_PNP)
 269     #define PCI_ENET0_IOADDR    0xe0000000
 270     #define PCI_ENET0_MEMADDR   0xe0000000
 271     #define PCI_IDSEL_NUMBER    0x0c    /* slot0->3(IDSEL)=12->15 */
 272 #endif
 273
 274 #undef CONFIG_PCI_SCAN_SHOW             /* show pci devices on startup */
 275 #define CFG_PCI_SUBSYS_VENDORID 0x1057  /* Motorola */
 276
 277 #endif  /* CONFIG_PCI */
 278
 279
 280 #if defined(CONFIG_TSEC_ENET)
 281
 282 #ifndef CONFIG_NET_MULTI
 283 #define CONFIG_NET_MULTI        1
 284 #endif
 285
 286 #define CONFIG_MII              1       /* MII PHY management */
 287 #undef CONFIG_MPC85XX_TSEC1
 288 #define CONFIG_MPC85XX_TSEC2    1
 289 #define TSEC1_PHY_ADDR          0
 290 #define TSEC2_PHY_ADDR          1
 291 #define TSEC1_PHYIDX            0
 292 #define TSEC2_PHYIDX            0
 293
 294 #define CONFIG_MPC85XX_FEC      1
 295 #define FEC_PHY_ADDR            0
 296 #define FEC_PHYIDX              0
 297
 298 #define CONFIG_ETHPRIME         "ENET1"
 299
 300 #endif  /* CONFIG_TSEC_ENET */
 301
 302
 303 /*
 304  * Environment
 305  */
 306 #ifndef CFG_RAMBOOT
 307   #define CFG_ENV_IS_IN_FLASH   1
 308   #define CFG_ENV_ADDR          (CFG_MONITOR_BASE - 0x20000)
 309   #define CFG_ENV_SECT_SIZE     0x20000 /* 128K(one sector) for env */
 310   #define CFG_ENV_SIZE          0x2000
 311   #define CFG_ENV_OFFSET_REDUND (CFG_ENV_OFFSET-CFG_ENV_SECT_SIZE)
 312   #define CFG_ENV_SIZE_REDUND   (CFG_ENV_SIZE)
 313 #else
 314   #define CFG_NO_FLASH          1       /* Flash is not usable now */
 315   #define CFG_ENV_IS_NOWHERE    1       /* Store ENV in memory only */
 316   #define CFG_ENV_ADDR          (CFG_MONITOR_BASE - 0x1000)
 317   #define CFG_ENV_SIZE          0x2000
 318 #endif
 319
 320 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download */
 321 #define CFG_LOADS_BAUD_CHANGE   1       /* allow baudrate change */
 322
 323 #define CONFIG_TIMESTAMP                /* Print image info with timestamp */
 324
 325 #if defined(CFG_RAMBOOT)
 326 # define CONFIG_CMD_PRIV        (CONFIG_CMD_DFL & ~(CFG_CMD_ENV  | CFG_CMD_LOADS))
 327 #else
 328 # define CONFIG_CMD_PRIV       (CONFIG_CMD_DFL  | \
 329                                 CFG_CMD_DHCP    | \
 330                                 CFG_CMD_NFS     | \
 331                                 CFG_CMD_SNTP    )
 332 #endif
 333
 334 #if defined(CONFIG_PCI)
 335 # define ADD_PCI_CMD            (CFG_CMD_PCI)
 336 #else
 337 # define ADD_PCI_CMD            0
 338 #endif
 339
 340 #define CONFIG_COMMANDS        (CONFIG_CMD_PRIV | \
 341                                 ADD_PCI_CMD     | \
 342                                 CFG_CMD_PING    | \
 343                                 CFG_CMD_I2C     )
 344 #include <cmd_confdefs.h>
 345
 346 #undef CONFIG_WATCHDOG                  /* watchdog disabled */
 347
 348 /*
 349  * Miscellaneous configurable options
 350  */
 351 #define CFG_LONGHELP                    /* undef to save memory */
 352 #define CFG_LOAD_ADDR   0x2000000       /* default load address */
 353 #define CFG_PROMPT      "=> "           /* Monitor Command Prompt */
 354
 355 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 356     #define CFG_CBSIZE  1024            /* Console I/O Buffer Size */
 357 #else
 358     #define CFG_CBSIZE  256             /* Console I/O Buffer Size */
 359 #endif
 360
 361 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
 362 #define CFG_MAXARGS     16              /* max number of command args */
 363 #define CFG_BARGSIZE    CFG_CBSIZE      /* Boot Argument Buffer Size */
 364 #define CFG_HZ          1000            /* decrementer freq: 1ms ticks */
 365
 366 /*
 367  * For booting Linux, the board info and command line data
 368  * have to be in the first 8 MB of memory, since this is
 369  * the maximum mapped by the Linux kernel during initialization.
 370  */
 371 #define CFG_BOOTMAPSZ   (8 << 20)       /* Initial Memory map for Linux*/
 372
 373 /* Cache Configuration */
 374 #define CFG_DCACHE_SIZE         32768
 375 #define CFG_CACHELINE_SIZE      32
 376 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 377 #define CFG_CACHELINE_SHIFT     5       /*log base 2 of the above value*/
 378 #endif
 379
 380 /*
 381  * Internal Definitions
 382  *
 383  * Boot Flags
 384  */
 385 #define BOOTFLAG_COLD   0x01            /* Normal Power-On: Boot from FLASH */
 386 #define BOOTFLAG_WARM   0x02            /* Software reboot */
 387
 388 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 389 #define CONFIG_KGDB_BAUDRATE    230400  /* speed to run kgdb serial port */
 390 #define CONFIG_KGDB_SER_INDEX   2       /* which serial port to use */
 391 #endif
 392
 393
 394 #define CONFIG_LOADADDR  200000 /* default location for tftp and bootm */
 395
 396 #define CONFIG_BOOTDELAY 5      /* -1 disables auto-boot */
 397
 398 #define CONFIG_BAUDRATE 115200
 399
 400 #define CONFIG_PREBOOT  "echo;" \
 401         "echo Type \"run flash_nfs\" to mount root filesystem over NFS;" \
 402         "echo"
 403
 404 #undef  CONFIG_BOOTARGS         /* the boot command will set bootargs */
 405
 406 #define CONFIG_EXTRA_ENV_SETTINGS                                       \
 407         "netdev=eth0\0"                                                 \
 408         "consdev=ttyS0\0"                                               \
 409         "nfsargs=setenv bootargs root=/dev/nfs rw "                     \
 410                 "nfsroot=$serverip:$rootpath\0"                         \
 411         "ramargs=setenv bootargs root=/dev/ram rw\0"                    \
 412         "addip=setenv bootargs $bootargs "                              \
 413                 "ip=$ipaddr:$serverip:$gatewayip:$netmask"              \
 414                 ":$hostname:$netdev:off panic=1\0"                      \
 415         "addcons=setenv bootargs $bootargs "                            \
 416                 "console=$consdev,$baudrate\0"                          \
 417         "flash_nfs=run nfsargs addip addcons;"                          \
 418                 "bootm $kernel_addr\0"                                  \
 419         "flash_self=run ramargs addip addcons;"                         \
 420                 "bootm $kernel_addr $ramdisk_addr\0"                    \
 421         "net_nfs=tftp $loadaddr $bootfile;"                             \
 422                 "run nfsargs addip addcons;bootm\0"                     \
 423         "rootpath=/opt/eldk/ppc_85xx\0"                                 \
 424         "bootfile=/tftpboot/tqm8540/uImage\0"                           \
 425         "kernel_addr=FE000000\0"                                        \
 426         "ramdisk_addr=FE100000\0"                                       \
 427         ""
 428 #define CONFIG_BOOTCOMMAND      "run flash_self"
 429
 430 #endif  /* __CONFIG_H */