drivers/spi/zynq_spi.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * (C) Copyright 2013 Xilinx, Inc.
   4  * (C) Copyright 2015 Jagan Teki <[email protected]>
   5  *
   6  * Xilinx Zynq PS SPI controller driver (master mode only)
   7  */
   8
   9 #include <dm.h>
  10 #include <dm/device_compat.h>
  11 #include <log.h>
  12 #include <malloc.h>
  13 #include <spi.h>
  14 #include <time.h>
  15 #include <clk.h>
  16 #include <asm/global_data.h>
  17 #include <asm/io.h>
  18 #include <linux/bitops.h>
  19 #include <linux/delay.h>
  20
  21 DECLARE_GLOBAL_DATA_PTR;
  22
  23 /* zynq spi register bit masks ZYNQ_SPI_<REG>_<BIT>_MASK */
  24 #define ZYNQ_SPI_CR_MSA_MASK            BIT(15) /* Manual start enb */
  25 #define ZYNQ_SPI_CR_MCS_MASK            BIT(14) /* Manual chip select */
  26 #define ZYNQ_SPI_CR_CS_MASK             GENMASK(13, 10) /* Chip select */
  27 #define ZYNQ_SPI_CR_BAUD_MASK           GENMASK(5, 3)   /* Baud rate div */
  28 #define ZYNQ_SPI_CR_CPHA_MASK           BIT(2)  /* Clock phase */
  29 #define ZYNQ_SPI_CR_CPOL_MASK           BIT(1)  /* Clock polarity */
  30 #define ZYNQ_SPI_CR_MSTREN_MASK         BIT(0)  /* Mode select */
  31 #define ZYNQ_SPI_IXR_RXNEMPTY_MASK      BIT(4)  /* RX_FIFO_not_empty */
  32 #define ZYNQ_SPI_IXR_TXOW_MASK          BIT(2)  /* TX_FIFO_not_full */
  33 #define ZYNQ_SPI_IXR_ALL_MASK           GENMASK(6, 0)   /* All IXR bits */
  34 #define ZYNQ_SPI_ENR_SPI_EN_MASK        BIT(0)  /* SPI Enable */
  35
  36 #define ZYNQ_SPI_CR_BAUD_MAX            8       /* Baud rate divisor max val */
  37 #define ZYNQ_SPI_CR_BAUD_SHIFT          3       /* Baud rate divisor shift */
  38 #define ZYNQ_SPI_CR_SS_SHIFT            10      /* Slave select shift */
  39
  40 #define ZYNQ_SPI_FIFO_DEPTH             128
  41 #define ZYNQ_SPI_WAIT                   (CONFIG_SYS_HZ / 100)   /* 10 ms */
  42
  43 /* zynq spi register set */
  44 struct zynq_spi_regs {
  45         u32 cr;         /* 0x00 */
  46         u32 isr;        /* 0x04 */
  47         u32 ier;        /* 0x08 */
  48         u32 idr;        /* 0x0C */
  49         u32 imr;        /* 0x10 */
  50         u32 enr;        /* 0x14 */
  51         u32 dr;         /* 0x18 */
  52         u32 txdr;       /* 0x1C */
  53         u32 rxdr;       /* 0x20 */
  54 };
  55
  56 /* zynq spi platform data */
  57 struct zynq_spi_plat {
  58         struct zynq_spi_regs *regs;
  59         u32 frequency;          /* input frequency */
  60         u32 speed_hz;
  61         uint deactivate_delay_us;       /* Delay to wait after deactivate */
  62         uint activate_delay_us;         /* Delay to wait after activate */
  63 };
  64
  65 /* zynq spi priv */
  66 struct zynq_spi_priv {
  67         struct zynq_spi_regs *regs;
  68         u8 cs;
  69         u8 mode;
  70         ulong last_transaction_us;      /* Time of last transaction end */
  71         u8 fifo_depth;
  72         u32 freq;               /* required frequency */
  73 };
  74
  75 static int zynq_spi_of_to_plat(struct udevice *bus)
  76 {
  77         struct zynq_spi_plat *plat = dev_get_plat(bus);
  78         const void *blob = gd->fdt_blob;
  79         int node = dev_of_offset(bus);
  80
  81         plat->regs = dev_read_addr_ptr(bus);
  82
  83         plat->deactivate_delay_us = fdtdec_get_int(blob, node,
  84                                         "spi-deactivate-delay", 0);
  85         plat->activate_delay_us = fdtdec_get_int(blob, node,
  86                                                  "spi-activate-delay", 0);
  87
  88         return 0;
  89 }
  90
  91 static void zynq_spi_init_hw(struct zynq_spi_priv *priv)
  92 {
  93         struct zynq_spi_regs *regs = priv->regs;
  94         u32 confr;
  95
  96         /* Disable SPI */
  97         confr = ZYNQ_SPI_ENR_SPI_EN_MASK;
  98         writel(~confr, &regs->enr);
  99
 100         /* Disable Interrupts */
 101         writel(ZYNQ_SPI_IXR_ALL_MASK, &regs->idr);
 102
 103         /* Clear RX FIFO */
 104         while (readl(&regs->isr) &
 105                         ZYNQ_SPI_IXR_RXNEMPTY_MASK)
 106                 readl(&regs->rxdr);
 107
 108         /* Clear Interrupts */
 109         writel(ZYNQ_SPI_IXR_ALL_MASK, &regs->isr);
 110
 111         /* Manual slave select and Auto start */
 112         confr = ZYNQ_SPI_CR_MCS_MASK | ZYNQ_SPI_CR_CS_MASK |
 113                 ZYNQ_SPI_CR_MSTREN_MASK;
 114         confr &= ~ZYNQ_SPI_CR_MSA_MASK;
 115         writel(confr, &regs->cr);
 116
 117         /* Enable SPI */
 118         writel(ZYNQ_SPI_ENR_SPI_EN_MASK, &regs->enr);
 119 }
 120
 121 static int zynq_spi_probe(struct udevice *bus)
 122 {
 123         struct zynq_spi_plat *plat = dev_get_plat(bus);
 124         struct zynq_spi_priv *priv = dev_get_priv(bus);
 125         struct clk clk;
 126         unsigned long clock;
 127         int ret;
 128
 129         priv->regs = plat->regs;
 130         priv->fifo_depth = ZYNQ_SPI_FIFO_DEPTH;
 131
 132         ret = clk_get_by_name(bus, "ref_clk", &clk);
 133         if (ret < 0) {
 134                 dev_err(bus, "failed to get clock\n");
 135                 return ret;
 136         }
 137
 138         clock = clk_get_rate(&clk);
 139         if (IS_ERR_VALUE(clock)) {
 140                 dev_err(bus, "failed to get rate\n");
 141                 return clock;
 142         }
 143
 144         ret = clk_enable(&clk);
 145         if (ret) {
 146                 dev_err(bus, "failed to enable clock\n");
 147                 return ret;
 148         }
 149
 150         /* init the zynq spi hw */
 151         zynq_spi_init_hw(priv);
 152
 153         plat->frequency = clock;
 154         plat->speed_hz = plat->frequency / 2;
 155
 156         debug("%s: max-frequency=%d\n", __func__, plat->speed_hz);
 157
 158         return 0;
 159 }
 160
 161 static void spi_cs_activate(struct udevice *dev)
 162 {
 163         struct udevice *bus = dev->parent;
 164         struct zynq_spi_plat *plat = dev_get_plat(bus);
 165         struct zynq_spi_priv *priv = dev_get_priv(bus);
 166         struct zynq_spi_regs *regs = priv->regs;
 167         u32 cr;
 168
 169         /* If it's too soon to do another transaction, wait */
 170         if (plat->deactivate_delay_us && priv->last_transaction_us) {
 171                 ulong delay_us;         /* The delay completed so far */
 172                 delay_us = timer_get_us() - priv->last_transaction_us;
 173                 if (delay_us < plat->deactivate_delay_us)
 174                         udelay(plat->deactivate_delay_us - delay_us);
 175         }
 176
 177         clrbits_le32(&regs->cr, ZYNQ_SPI_CR_CS_MASK);
 178         cr = readl(&regs->cr);
 179         /*
 180          * CS cal logic: CS[13:10]
 181          * xxx0 - cs0
 182          * xx01 - cs1
 183          * x011 - cs2
 184          */
 185         cr |= (~(1 << priv->cs) << ZYNQ_SPI_CR_SS_SHIFT) & ZYNQ_SPI_CR_CS_MASK;
 186         writel(cr, &regs->cr);
 187
 188         if (plat->activate_delay_us)
 189                 udelay(plat->activate_delay_us);
 190 }
 191
 192 static void spi_cs_deactivate(struct udevice *dev)
 193 {
 194         struct udevice *bus = dev->parent;
 195         struct zynq_spi_plat *plat = dev_get_plat(bus);
 196         struct zynq_spi_priv *priv = dev_get_priv(bus);
 197         struct zynq_spi_regs *regs = priv->regs;
 198
 199         setbits_le32(&regs->cr, ZYNQ_SPI_CR_CS_MASK);
 200
 201         /* Remember time of this transaction so we can honour the bus delay */
 202         if (plat->deactivate_delay_us)
 203                 priv->last_transaction_us = timer_get_us();
 204 }
 205
 206 static int zynq_spi_claim_bus(struct udevice *dev)
 207 {
 208         struct udevice *bus = dev->parent;
 209         struct zynq_spi_priv *priv = dev_get_priv(bus);
 210         struct zynq_spi_regs *regs = priv->regs;
 211
 212         writel(ZYNQ_SPI_ENR_SPI_EN_MASK, &regs->enr);
 213
 214         return 0;
 215 }
 216
 217 static int zynq_spi_release_bus(struct udevice *dev)
 218 {
 219         struct udevice *bus = dev->parent;
 220         struct zynq_spi_priv *priv = dev_get_priv(bus);
 221         struct zynq_spi_regs *regs = priv->regs;
 222         u32 confr;
 223
 224         confr = ZYNQ_SPI_ENR_SPI_EN_MASK;
 225         writel(~confr, &regs->enr);
 226
 227         return 0;
 228 }
 229
 230 static int zynq_spi_xfer(struct udevice *dev, unsigned int bitlen,
 231                             const void *dout, void *din, unsigned long flags)
 232 {
 233         struct udevice *bus = dev->parent;
 234         struct zynq_spi_priv *priv = dev_get_priv(bus);
 235         struct zynq_spi_regs *regs = priv->regs;
 236         struct dm_spi_slave_plat *slave_plat = dev_get_parent_plat(dev);
 237         u32 len = bitlen / 8;
 238         u32 tx_len = len, rx_len = len, tx_tvl;
 239         const u8 *tx_buf = dout;
 240         u8 *rx_buf = din, buf;
 241         u32 ts, status;
 242
 243         debug("spi_xfer: bus:%i cs[0]:%i bitlen:%i len:%i flags:%lx\n",
 244               dev_seq(bus), slave_plat->cs[0], bitlen, len, flags);
 245
 246         if (bitlen % 8) {
 247                 debug("spi_xfer: Non byte aligned SPI transfer\n");
 248                 return -1;
 249         }
 250
 251         priv->cs = slave_plat->cs[0];
 252         if (flags & SPI_XFER_BEGIN)
 253                 spi_cs_activate(dev);
 254
 255         while (rx_len > 0) {
 256                 /* Write the data into TX FIFO - tx threshold is fifo_depth */
 257                 tx_tvl = 0;
 258                 while ((tx_tvl < priv->fifo_depth) && tx_len) {
 259                         if (tx_buf)
 260                                 buf = *tx_buf++;
 261                         else
 262                                 buf = 0;
 263                         writel(buf, &regs->txdr);
 264                         tx_len--;
 265                         tx_tvl++;
 266                 }
 267
 268                 /* Check TX FIFO completion */
 269                 ts = get_timer(0);
 270                 status = readl(&regs->isr);
 271                 while (!(status & ZYNQ_SPI_IXR_TXOW_MASK)) {
 272                         if (get_timer(ts) > ZYNQ_SPI_WAIT) {
 273                                 printf("spi_xfer: Timeout! TX FIFO not full\n");
 274                                 return -1;
 275                         }
 276                         status = readl(&regs->isr);
 277                 }
 278
 279                 /* Read the data from RX FIFO */
 280                 status = readl(&regs->isr);
 281                 while ((status & ZYNQ_SPI_IXR_RXNEMPTY_MASK) && rx_len) {
 282                         buf = readl(&regs->rxdr);
 283                         if (rx_buf)
 284                                 *rx_buf++ = buf;
 285                         status = readl(&regs->isr);
 286                         rx_len--;
 287                 }
 288         }
 289
 290         if (flags & SPI_XFER_END)
 291                 spi_cs_deactivate(dev);
 292
 293         return 0;
 294 }
 295
 296 static int zynq_spi_set_speed(struct udevice *bus, uint speed)
 297 {
 298         struct zynq_spi_plat *plat = dev_get_plat(bus);
 299         struct zynq_spi_priv *priv = dev_get_priv(bus);
 300         struct zynq_spi_regs *regs = priv->regs;
 301         uint32_t confr;
 302         u8 baud_rate_val = 0;
 303
 304         if (speed > plat->frequency)
 305                 speed = plat->frequency;
 306
 307         /* Set the clock frequency */
 308         confr = readl(&regs->cr);
 309         if (speed == 0) {
 310                 /* Set baudrate x8, if the freq is 0 */
 311                 baud_rate_val = 0x2;
 312         } else if (plat->speed_hz != speed) {
 313                 while ((baud_rate_val < ZYNQ_SPI_CR_BAUD_MAX) &&
 314                                 ((plat->frequency /
 315                                 (2 << baud_rate_val)) > speed))
 316                         baud_rate_val++;
 317                 plat->speed_hz = speed / (2 << baud_rate_val);
 318         }
 319         confr &= ~ZYNQ_SPI_CR_BAUD_MASK;
 320         confr |= (baud_rate_val << ZYNQ_SPI_CR_BAUD_SHIFT);
 321
 322         writel(confr, &regs->cr);
 323         priv->freq = speed;
 324
 325         debug("zynq_spi_set_speed: regs=%p, speed=%d\n",
 326               priv->regs, priv->freq);
 327
 328         return 0;
 329 }
 330
 331 static int zynq_spi_set_mode(struct udevice *bus, uint mode)
 332 {
 333         struct zynq_spi_priv *priv = dev_get_priv(bus);
 334         struct zynq_spi_regs *regs = priv->regs;
 335         uint32_t confr;
 336
 337         /* Set the SPI Clock phase and polarities */
 338         confr = readl(&regs->cr);
 339         confr &= ~(ZYNQ_SPI_CR_CPHA_MASK | ZYNQ_SPI_CR_CPOL_MASK);
 340
 341         if (mode & SPI_CPHA)
 342                 confr |= ZYNQ_SPI_CR_CPHA_MASK;
 343         if (mode & SPI_CPOL)
 344                 confr |= ZYNQ_SPI_CR_CPOL_MASK;
 345
 346         writel(confr, &regs->cr);
 347         priv->mode = mode;
 348
 349         debug("zynq_spi_set_mode: regs=%p, mode=%d\n", priv->regs, priv->mode);
 350
 351         return 0;
 352 }
 353
 354 static const struct dm_spi_ops zynq_spi_ops = {
 355         .claim_bus      = zynq_spi_claim_bus,
 356         .release_bus    = zynq_spi_release_bus,
 357         .xfer           = zynq_spi_xfer,
 358         .set_speed      = zynq_spi_set_speed,
 359         .set_mode       = zynq_spi_set_mode,
 360 };
 361
 362 static const struct udevice_id zynq_spi_ids[] = {
 363         { .compatible = "xlnx,zynq-spi-r1p6" },
 364         { .compatible = "cdns,spi-r1p6" },
 365         { }
 366 };
 367
 368 U_BOOT_DRIVER(zynq_spi) = {
 369         .name   = "zynq_spi",
 370         .id     = UCLASS_SPI,
 371         .of_match = zynq_spi_ids,
 372         .ops    = &zynq_spi_ops,
 373         .of_to_plat = zynq_spi_of_to_plat,
 374         .plat_auto      = sizeof(struct zynq_spi_plat),
 375         .priv_auto      = sizeof(struct zynq_spi_priv),
 376         .probe  = zynq_spi_probe,
 377 };