target/arm/helper.c

   1 #include "qemu/osdep.h"
   2 #include "trace.h"
   3 #include "cpu.h"
   4 #include "internals.h"
   5 #include "exec/gdbstub.h"
   6 #include "exec/helper-proto.h"
   7 #include "qemu/host-utils.h"
   8 #include "sysemu/arch_init.h"
   9 #include "sysemu/sysemu.h"
  10 #include "qemu/bitops.h"
  11 #include "qemu/crc32c.h"
  12 #include "exec/exec-all.h"
  13 #include "exec/cpu_ldst.h"
  14 #include "arm_ldst.h"
  15 #include <zlib.h> /* For crc32 */
  16 #include "exec/semihost.h"
  17 #include "sysemu/kvm.h"
  18
  19 #define ARM_CPU_FREQ 1000000000 /* FIXME: 1 GHz, should be configurable */
  20
  21 #ifndef CONFIG_USER_ONLY
  22 static bool get_phys_addr(CPUARMState *env, target_ulong address,
  23                           int access_type, ARMMMUIdx mmu_idx,
  24                           hwaddr *phys_ptr, MemTxAttrs *attrs, int *prot,
  25                           target_ulong *page_size, uint32_t *fsr,
  26                           ARMMMUFaultInfo *fi);
  27
  28 static bool get_phys_addr_lpae(CPUARMState *env, target_ulong address,
  29                                int access_type, ARMMMUIdx mmu_idx,
  30                                hwaddr *phys_ptr, MemTxAttrs *txattrs, int *prot,
  31                                target_ulong *page_size_ptr, uint32_t *fsr,
  32                                ARMMMUFaultInfo *fi);
  33
  34 /* Definitions for the PMCCNTR and PMCR registers */
  35 #define PMCRD   0x8
  36 #define PMCRC   0x4
  37 #define PMCRE   0x1
  38 #endif
  39
  40 static int vfp_gdb_get_reg(CPUARMState *env, uint8_t *buf, int reg)
  41 {
  42     int nregs;
  43
  44     /* VFP data registers are always little-endian.  */
  45     nregs = arm_feature(env, ARM_FEATURE_VFP3) ? 32 : 16;
  46     if (reg < nregs) {
  47         stfq_le_p(buf, env->vfp.regs[reg]);
  48         return 8;
  49     }
  50     if (arm_feature(env, ARM_FEATURE_NEON)) {
  51         /* Aliases for Q regs.  */
  52         nregs += 16;
  53         if (reg < nregs) {
  54             stfq_le_p(buf, env->vfp.regs[(reg - 32) * 2]);
  55             stfq_le_p(buf + 8, env->vfp.regs[(reg - 32) * 2 + 1]);
  56             return 16;
  57         }
  58     }
  59     switch (reg - nregs) {
  60     case 0: stl_p(buf, env->vfp.xregs[ARM_VFP_FPSID]); return 4;
  61     case 1: stl_p(buf, env->vfp.xregs[ARM_VFP_FPSCR]); return 4;
  62     case 2: stl_p(buf, env->vfp.xregs[ARM_VFP_FPEXC]); return 4;
  63     }
  64     return 0;
  65 }
  66
  67 static int vfp_gdb_set_reg(CPUARMState *env, uint8_t *buf, int reg)
  68 {
  69     int nregs;
  70
  71     nregs = arm_feature(env, ARM_FEATURE_VFP3) ? 32 : 16;
  72     if (reg < nregs) {
  73         env->vfp.regs[reg] = ldfq_le_p(buf);
  74         return 8;
  75     }
  76     if (arm_feature(env, ARM_FEATURE_NEON)) {
  77         nregs += 16;
  78         if (reg < nregs) {
  79             env->vfp.regs[(reg - 32) * 2] = ldfq_le_p(buf);
  80             env->vfp.regs[(reg - 32) * 2 + 1] = ldfq_le_p(buf + 8);
  81             return 16;
  82         }
  83     }
  84     switch (reg - nregs) {
  85     case 0: env->vfp.xregs[ARM_VFP_FPSID] = ldl_p(buf); return 4;
  86     case 1: env->vfp.xregs[ARM_VFP_FPSCR] = ldl_p(buf); return 4;
  87     case 2: env->vfp.xregs[ARM_VFP_FPEXC] = ldl_p(buf) & (1 << 30); return 4;
  88     }
  89     return 0;
  90 }
  91
  92 static int aarch64_fpu_gdb_get_reg(CPUARMState *env, uint8_t *buf, int reg)
  93 {
  94     switch (reg) {
  95     case 0 ... 31:
  96         /* 128 bit FP register */
  97         stfq_le_p(buf, env->vfp.regs[reg * 2]);
  98         stfq_le_p(buf + 8, env->vfp.regs[reg * 2 + 1]);
  99         return 16;
 100     case 32:
 101         /* FPSR */
 102         stl_p(buf, vfp_get_fpsr(env));
 103         return 4;
 104     case 33:
 105         /* FPCR */
 106         stl_p(buf, vfp_get_fpcr(env));
 107         return 4;
 108     default:
 109         return 0;
 110     }
 111 }
 112
 113 static int aarch64_fpu_gdb_set_reg(CPUARMState *env, uint8_t *buf, int reg)
 114 {
 115     switch (reg) {
 116     case 0 ... 31:
 117         /* 128 bit FP register */
 118         env->vfp.regs[reg * 2] = ldfq_le_p(buf);
 119         env->vfp.regs[reg * 2 + 1] = ldfq_le_p(buf + 8);
 120         return 16;
 121     case 32:
 122         /* FPSR */
 123         vfp_set_fpsr(env, ldl_p(buf));
 124         return 4;
 125     case 33:
 126         /* FPCR */
 127         vfp_set_fpcr(env, ldl_p(buf));
 128         return 4;
 129     default:
 130         return 0;
 131     }
 132 }
 133
 134 static uint64_t raw_read(CPUARMState *env, const ARMCPRegInfo *ri)
 135 {
 136     assert(ri->fieldoffset);
 137     if (cpreg_field_is_64bit(ri)) {
 138         return CPREG_FIELD64(env, ri);
 139     } else {
 140         return CPREG_FIELD32(env, ri);
 141     }
 142 }
 143
 144 static void raw_write(CPUARMState *env, const ARMCPRegInfo *ri,
 145                       uint64_t value)
 146 {
 147     assert(ri->fieldoffset);
 148     if (cpreg_field_is_64bit(ri)) {
 149         CPREG_FIELD64(env, ri) = value;
 150     } else {
 151         CPREG_FIELD32(env, ri) = value;
 152     }
 153 }
 154
 155 static void *raw_ptr(CPUARMState *env, const ARMCPRegInfo *ri)
 156 {
 157     return (char *)env + ri->fieldoffset;
 158 }
 159
 160 uint64_t read_raw_cp_reg(CPUARMState *env, const ARMCPRegInfo *ri)
 161 {
 162     /* Raw read of a coprocessor register (as needed for migration, etc). */
 163     if (ri->type & ARM_CP_CONST) {
 164         return ri->resetvalue;
 165     } else if (ri->raw_readfn) {
 166         return ri->raw_readfn(env, ri);
 167     } else if (ri->readfn) {
 168         return ri->readfn(env, ri);
 169     } else {
 170         return raw_read(env, ri);
 171     }
 172 }
 173
 174 static void write_raw_cp_reg(CPUARMState *env, const ARMCPRegInfo *ri,
 175                              uint64_t v)
 176 {
 177     /* Raw write of a coprocessor register (as needed for migration, etc).
 178      * Note that constant registers are treated as write-ignored; the
 179      * caller should check for success by whether a readback gives the
 180      * value written.
 181      */
 182     if (ri->type & ARM_CP_CONST) {
 183         return;
 184     } else if (ri->raw_writefn) {
 185         ri->raw_writefn(env, ri, v);
 186     } else if (ri->writefn) {
 187         ri->writefn(env, ri, v);
 188     } else {
 189         raw_write(env, ri, v);
 190     }
 191 }
 192
 193 static bool raw_accessors_invalid(const ARMCPRegInfo *ri)
 194 {
 195    /* Return true if the regdef would cause an assertion if you called
 196     * read_raw_cp_reg() or write_raw_cp_reg() on it (ie if it is a
 197     * program bug for it not to have the NO_RAW flag).
 198     * NB that returning false here doesn't necessarily mean that calling
 199     * read/write_raw_cp_reg() is safe, because we can't distinguish "has
 200     * read/write access functions which are safe for raw use" from "has
 201     * read/write access functions which have side effects but has forgotten
 202     * to provide raw access functions".
 203     * The tests here line up with the conditions in read/write_raw_cp_reg()
 204     * and assertions in raw_read()/raw_write().
 205     */
 206     if ((ri->type & ARM_CP_CONST) ||
 207         ri->fieldoffset ||
 208         ((ri->raw_writefn || ri->writefn) && (ri->raw_readfn || ri->readfn))) {
 209         return false;
 210     }
 211     return true;
 212 }
 213
 214 bool write_cpustate_to_list(ARMCPU *cpu)
 215 {
 216     /* Write the coprocessor state from cpu->env to the (index,value) list. */
 217     int i;
 218     bool ok = true;
 219
 220     for (i = 0; i < cpu->cpreg_array_len; i++) {
 221         uint32_t regidx = kvm_to_cpreg_id(cpu->cpreg_indexes[i]);
 222         const ARMCPRegInfo *ri;
 223
 224         ri = get_arm_cp_reginfo(cpu->cp_regs, regidx);
 225         if (!ri) {
 226             ok = false;
 227             continue;
 228         }
 229         if (ri->type & ARM_CP_NO_RAW) {
 230             continue;
 231         }
 232         cpu->cpreg_values[i] = read_raw_cp_reg(&cpu->env, ri);
 233     }
 234     return ok;
 235 }
 236
 237 bool write_list_to_cpustate(ARMCPU *cpu)
 238 {
 239     int i;
 240     bool ok = true;
 241
 242     for (i = 0; i < cpu->cpreg_array_len; i++) {
 243         uint32_t regidx = kvm_to_cpreg_id(cpu->cpreg_indexes[i]);
 244         uint64_t v = cpu->cpreg_values[i];
 245         const ARMCPRegInfo *ri;
 246
 247         ri = get_arm_cp_reginfo(cpu->cp_regs, regidx);
 248         if (!ri) {
 249             ok = false;
 250             continue;
 251         }
 252         if (ri->type & ARM_CP_NO_RAW) {
 253             continue;
 254         }
 255         /* Write value and confirm it reads back as written
 256          * (to catch read-only registers and partially read-only
 257          * registers where the incoming migration value doesn't match)
 258          */
 259         write_raw_cp_reg(&cpu->env, ri, v);
 260         if (read_raw_cp_reg(&cpu->env, ri) != v) {
 261             ok = false;
 262         }
 263     }
 264     return ok;
 265 }
 266
 267 static void add_cpreg_to_list(gpointer key, gpointer opaque)
 268 {
 269     ARMCPU *cpu = opaque;
 270     uint64_t regidx;
 271     const ARMCPRegInfo *ri;
 272
 273     regidx = *(uint32_t *)key;
 274     ri = get_arm_cp_reginfo(cpu->cp_regs, regidx);
 275
 276     if (!(ri->type & (ARM_CP_NO_RAW|ARM_CP_ALIAS))) {
 277         cpu->cpreg_indexes[cpu->cpreg_array_len] = cpreg_to_kvm_id(regidx);
 278         /* The value array need not be initialized at this point */
 279         cpu->cpreg_array_len++;
 280     }
 281 }
 282
 283 static void count_cpreg(gpointer key, gpointer opaque)
 284 {
 285     ARMCPU *cpu = opaque;
 286     uint64_t regidx;
 287     const ARMCPRegInfo *ri;
 288
 289     regidx = *(uint32_t *)key;
 290     ri = get_arm_cp_reginfo(cpu->cp_regs, regidx);
 291
 292     if (!(ri->type & (ARM_CP_NO_RAW|ARM_CP_ALIAS))) {
 293         cpu->cpreg_array_len++;
 294     }
 295 }
 296
 297 static gint cpreg_key_compare(gconstpointer a, gconstpointer b)
 298 {
 299     uint64_t aidx = cpreg_to_kvm_id(*(uint32_t *)a);
 300     uint64_t bidx = cpreg_to_kvm_id(*(uint32_t *)b);
 301
 302     if (aidx > bidx) {
 303         return 1;
 304     }
 305     if (aidx < bidx) {
 306         return -1;
 307     }
 308     return 0;
 309 }
 310
 311 void init_cpreg_list(ARMCPU *cpu)
 312 {
 313     /* Initialise the cpreg_tuples[] array based on the cp_regs hash.
 314      * Note that we require cpreg_tuples[] to be sorted by key ID.
 315      */
 316     GList *keys;
 317     int arraylen;
 318
 319     keys = g_hash_table_get_keys(cpu->cp_regs);
 320     keys = g_list_sort(keys, cpreg_key_compare);
 321
 322     cpu->cpreg_array_len = 0;
 323
 324     g_list_foreach(keys, count_cpreg, cpu);
 325
 326     arraylen = cpu->cpreg_array_len;
 327     cpu->cpreg_indexes = g_new(uint64_t, arraylen);
 328     cpu->cpreg_values = g_new(uint64_t, arraylen);
 329     cpu->cpreg_vmstate_indexes = g_new(uint64_t, arraylen);
 330     cpu->cpreg_vmstate_values = g_new(uint64_t, arraylen);
 331     cpu->cpreg_vmstate_array_len = cpu->cpreg_array_len;
 332     cpu->cpreg_array_len = 0;
 333
 334     g_list_foreach(keys, add_cpreg_to_list, cpu);
 335
 336     assert(cpu->cpreg_array_len == arraylen);
 337
 338     g_list_free(keys);
 339 }
 340
 341 /*
 342  * Some registers are not accessible if EL3.NS=0 and EL3 is using AArch32 but
 343  * they are accessible when EL3 is using AArch64 regardless of EL3.NS.
 344  *
 345  * access_el3_aa32ns: Used to check AArch32 register views.
 346  * access_el3_aa32ns_aa64any: Used to check both AArch32/64 register views.
 347  */
 348 static CPAccessResult access_el3_aa32ns(CPUARMState *env,
 349                                         const ARMCPRegInfo *ri,
 350                                         bool isread)
 351 {
 352     bool secure = arm_is_secure_below_el3(env);
 353
 354     assert(!arm_el_is_aa64(env, 3));
 355     if (secure) {
 356         return CP_ACCESS_TRAP_UNCATEGORIZED;
 357     }
 358     return CP_ACCESS_OK;
 359 }
 360
 361 static CPAccessResult access_el3_aa32ns_aa64any(CPUARMState *env,
 362                                                 const ARMCPRegInfo *ri,
 363                                                 bool isread)
 364 {
 365     if (!arm_el_is_aa64(env, 3)) {
 366         return access_el3_aa32ns(env, ri, isread);
 367     }
 368     return CP_ACCESS_OK;
 369 }
 370
 371 /* Some secure-only AArch32 registers trap to EL3 if used from
 372  * Secure EL1 (but are just ordinary UNDEF in other non-EL3 contexts).
 373  * Note that an access from Secure EL1 can only happen if EL3 is AArch64.
 374  * We assume that the .access field is set to PL1_RW.
 375  */
 376 static CPAccessResult access_trap_aa32s_el1(CPUARMState *env,
 377                                             const ARMCPRegInfo *ri,
 378                                             bool isread)
 379 {
 380     if (arm_current_el(env) == 3) {
 381         return CP_ACCESS_OK;
 382     }
 383     if (arm_is_secure_below_el3(env)) {
 384         return CP_ACCESS_TRAP_EL3;
 385     }
 386     /* This will be EL1 NS and EL2 NS, which just UNDEF */
 387     return CP_ACCESS_TRAP_UNCATEGORIZED;
 388 }
 389
 390 /* Check for traps to "powerdown debug" registers, which are controlled
 391  * by MDCR.TDOSA
 392  */
 393 static CPAccessResult access_tdosa(CPUARMState *env, const ARMCPRegInfo *ri,
 394                                    bool isread)
 395 {
 396     int el = arm_current_el(env);
 397
 398     if (el < 2 && (env->cp15.mdcr_el2 & MDCR_TDOSA)
 399         && !arm_is_secure_below_el3(env)) {
 400         return CP_ACCESS_TRAP_EL2;
 401     }
 402     if (el < 3 && (env->cp15.mdcr_el3 & MDCR_TDOSA)) {
 403         return CP_ACCESS_TRAP_EL3;
 404     }
 405     return CP_ACCESS_OK;
 406 }
 407
 408 /* Check for traps to "debug ROM" registers, which are controlled
 409  * by MDCR_EL2.TDRA for EL2 but by the more general MDCR_EL3.TDA for EL3.
 410  */
 411 static CPAccessResult access_tdra(CPUARMState *env, const ARMCPRegInfo *ri,
 412                                   bool isread)
 413 {
 414     int el = arm_current_el(env);
 415
 416     if (el < 2 && (env->cp15.mdcr_el2 & MDCR_TDRA)
 417         && !arm_is_secure_below_el3(env)) {
 418         return CP_ACCESS_TRAP_EL2;
 419     }
 420     if (el < 3 && (env->cp15.mdcr_el3 & MDCR_TDA)) {
 421         return CP_ACCESS_TRAP_EL3;
 422     }
 423     return CP_ACCESS_OK;
 424 }
 425
 426 /* Check for traps to general debug registers, which are controlled
 427  * by MDCR_EL2.TDA for EL2 and MDCR_EL3.TDA for EL3.
 428  */
 429 static CPAccessResult access_tda(CPUARMState *env, const ARMCPRegInfo *ri,
 430                                   bool isread)
 431 {
 432     int el = arm_current_el(env);
 433
 434     if (el < 2 && (env->cp15.mdcr_el2 & MDCR_TDA)
 435         && !arm_is_secure_below_el3(env)) {
 436         return CP_ACCESS_TRAP_EL2;
 437     }
 438     if (el < 3 && (env->cp15.mdcr_el3 & MDCR_TDA)) {
 439         return CP_ACCESS_TRAP_EL3;
 440     }
 441     return CP_ACCESS_OK;
 442 }
 443
 444 /* Check for traps to performance monitor registers, which are controlled
 445  * by MDCR_EL2.TPM for EL2 and MDCR_EL3.TPM for EL3.
 446  */
 447 static CPAccessResult access_tpm(CPUARMState *env, const ARMCPRegInfo *ri,
 448                                  bool isread)
 449 {
 450     int el = arm_current_el(env);
 451
 452     if (el < 2 && (env->cp15.mdcr_el2 & MDCR_TPM)
 453         && !arm_is_secure_below_el3(env)) {
 454         return CP_ACCESS_TRAP_EL2;
 455     }
 456     if (el < 3 && (env->cp15.mdcr_el3 & MDCR_TPM)) {
 457         return CP_ACCESS_TRAP_EL3;
 458     }
 459     return CP_ACCESS_OK;
 460 }
 461
 462 static void dacr_write(CPUARMState *env, const ARMCPRegInfo *ri, uint64_t value)
 463 {
 464     ARMCPU *cpu = arm_env_get_cpu(env);
 465
 466     raw_write(env, ri, value);
 467     tlb_flush(CPU(cpu)); /* Flush TLB as domain not tracked in TLB */
 468 }
 469
 470 static void fcse_write(CPUARMState *env, const ARMCPRegInfo *ri, uint64_t value)
 471 {
 472     ARMCPU *cpu = arm_env_get_cpu(env);
 473
 474     if (raw_read(env, ri) != value) {
 475         /* Unlike real hardware the qemu TLB uses virtual addresses,
 476          * not modified virtual addresses, so this causes a TLB flush.
 477          */
 478         tlb_flush(CPU(cpu));
 479         raw_write(env, ri, value);
 480     }
 481 }
 482
 483 static void contextidr_write(CPUARMState *env, const ARMCPRegInfo *ri,
 484                              uint64_t value)
 485 {
 486     ARMCPU *cpu = arm_env_get_cpu(env);
 487
 488     if (raw_read(env, ri) != value && !arm_feature(env, ARM_FEATURE_PMSA)
 489         && !extended_addresses_enabled(env)) {
 490         /* For VMSA (when not using the LPAE long descriptor page table
 491          * format) this register includes the ASID, so do a TLB flush.
 492          * For PMSA it is purely a process ID and no action is needed.
 493          */
 494         tlb_flush(CPU(cpu));
 495     }
 496     raw_write(env, ri, value);
 497 }
 498
 499 static void tlbiall_write(CPUARMState *env, const ARMCPRegInfo *ri,
 500                           uint64_t value)
 501 {
 502     /* Invalidate all (TLBIALL) */
 503     ARMCPU *cpu = arm_env_get_cpu(env);
 504
 505     tlb_flush(CPU(cpu));
 506 }
 507
 508 static void tlbimva_write(CPUARMState *env, const ARMCPRegInfo *ri,
 509                           uint64_t value)
 510 {
 511     /* Invalidate single TLB entry by MVA and ASID (TLBIMVA) */
 512     ARMCPU *cpu = arm_env_get_cpu(env);
 513
 514     tlb_flush_page(CPU(cpu), value & TARGET_PAGE_MASK);
 515 }
 516
 517 static void tlbiasid_write(CPUARMState *env, const ARMCPRegInfo *ri,
 518                            uint64_t value)
 519 {
 520     /* Invalidate by ASID (TLBIASID) */
 521     ARMCPU *cpu = arm_env_get_cpu(env);
 522
 523     tlb_flush(CPU(cpu));
 524 }
 525
 526 static void tlbimvaa_write(CPUARMState *env, const ARMCPRegInfo *ri,
 527                            uint64_t value)
 528 {
 529     /* Invalidate single entry by MVA, all ASIDs (TLBIMVAA) */
 530     ARMCPU *cpu = arm_env_get_cpu(env);
 531
 532     tlb_flush_page(CPU(cpu), value & TARGET_PAGE_MASK);
 533 }
 534
 535 /* IS variants of TLB operations must affect all cores */
 536 static void tlbiall_is_write(CPUARMState *env, const ARMCPRegInfo *ri,
 537                              uint64_t value)
 538 {
 539     CPUState *cs = ENV_GET_CPU(env);
 540
 541     tlb_flush_all_cpus_synced(cs);
 542 }
 543
 544 static void tlbiasid_is_write(CPUARMState *env, const ARMCPRegInfo *ri,
 545                              uint64_t value)
 546 {
 547     CPUState *cs = ENV_GET_CPU(env);
 548
 549     tlb_flush_all_cpus_synced(cs);
 550 }
 551
 552 static void tlbimva_is_write(CPUARMState *env, const ARMCPRegInfo *ri,
 553                              uint64_t value)
 554 {
 555     CPUState *cs = ENV_GET_CPU(env);
 556
 557     tlb_flush_page_all_cpus_synced(cs, value & TARGET_PAGE_MASK);
 558 }
 559
 560 static void tlbimvaa_is_write(CPUARMState *env, const ARMCPRegInfo *ri,
 561                              uint64_t value)
 562 {
 563     CPUState *cs = ENV_GET_CPU(env);
 564
 565     tlb_flush_page_all_cpus_synced(cs, value & TARGET_PAGE_MASK);
 566 }
 567
 568 static void tlbiall_nsnh_write(CPUARMState *env, const ARMCPRegInfo *ri,
 569                                uint64_t value)
 570 {
 571     CPUState *cs = ENV_GET_CPU(env);
 572
 573     tlb_flush_by_mmuidx(cs,
 574                         ARMMMUIdxBit_S12NSE1 |
 575                         ARMMMUIdxBit_S12NSE0 |
 576                         ARMMMUIdxBit_S2NS);
 577 }
 578
 579 static void tlbiall_nsnh_is_write(CPUARMState *env, const ARMCPRegInfo *ri,
 580                                   uint64_t value)
 581 {
 582     CPUState *cs = ENV_GET_CPU(env);
 583
 584     tlb_flush_by_mmuidx_all_cpus_synced(cs,
 585                                         ARMMMUIdxBit_S12NSE1 |
 586                                         ARMMMUIdxBit_S12NSE0 |
 587                                         ARMMMUIdxBit_S2NS);
 588 }
 589
 590 static void tlbiipas2_write(CPUARMState *env, const ARMCPRegInfo *ri,
 591                             uint64_t value)
 592 {
 593     /* Invalidate by IPA. This has to invalidate any structures that
 594      * contain only stage 2 translation information, but does not need
 595      * to apply to structures that contain combined stage 1 and stage 2
 596      * translation information.
 597      * This must NOP if EL2 isn't implemented or SCR_EL3.NS is zero.
 598      */
 599     CPUState *cs = ENV_GET_CPU(env);
 600     uint64_t pageaddr;
 601
 602     if (!arm_feature(env, ARM_FEATURE_EL2) || !(env->cp15.scr_el3 & SCR_NS)) {
 603         return;
 604     }
 605
 606     pageaddr = sextract64(value << 12, 0, 40);
 607
 608     tlb_flush_page_by_mmuidx(cs, pageaddr, ARMMMUIdxBit_S2NS);
 609 }
 610
 611 static void tlbiipas2_is_write(CPUARMState *env, const ARMCPRegInfo *ri,
 612                                uint64_t value)
 613 {
 614     CPUState *cs = ENV_GET_CPU(env);
 615     uint64_t pageaddr;
 616
 617     if (!arm_feature(env, ARM_FEATURE_EL2) || !(env->cp15.scr_el3 & SCR_NS)) {
 618         return;
 619     }
 620
 621     pageaddr = sextract64(value << 12, 0, 40);
 622
 623     tlb_flush_page_by_mmuidx_all_cpus_synced(cs, pageaddr,
 624                                              ARMMMUIdxBit_S2NS);
 625 }
 626
 627 static void tlbiall_hyp_write(CPUARMState *env, const ARMCPRegInfo *ri,
 628                               uint64_t value)
 629 {
 630     CPUState *cs = ENV_GET_CPU(env);
 631
 632     tlb_flush_by_mmuidx(cs, ARMMMUIdxBit_S1E2);
 633 }
 634
 635 static void tlbiall_hyp_is_write(CPUARMState *env, const ARMCPRegInfo *ri,
 636                                  uint64_t value)
 637 {
 638     CPUState *cs = ENV_GET_CPU(env);
 639
 640     tlb_flush_by_mmuidx_all_cpus_synced(cs, ARMMMUIdxBit_S1E2);
 641 }
 642
 643 static void tlbimva_hyp_write(CPUARMState *env, const ARMCPRegInfo *ri,
 644                               uint64_t value)
 645 {
 646     CPUState *cs = ENV_GET_CPU(env);
 647     uint64_t pageaddr = value & ~MAKE_64BIT_MASK(0, 12);
 648
 649     tlb_flush_page_by_mmuidx(cs, pageaddr, ARMMMUIdxBit_S1E2);
 650 }
 651
 652 static void tlbimva_hyp_is_write(CPUARMState *env, const ARMCPRegInfo *ri,
 653                                  uint64_t value)
 654 {
 655     CPUState *cs = ENV_GET_CPU(env);
 656     uint64_t pageaddr = value & ~MAKE_64BIT_MASK(0, 12);
 657
 658     tlb_flush_page_by_mmuidx_all_cpus_synced(cs, pageaddr,
 659                                              ARMMMUIdxBit_S1E2);
 660 }
 661
 662 static const ARMCPRegInfo cp_reginfo[] = {
 663     /* Define the secure and non-secure FCSE identifier CP registers
 664      * separately because there is no secure bank in V8 (no _EL3).  This allows
 665      * the secure register to be properly reset and migrated. There is also no
 666      * v8 EL1 version of the register so the non-secure instance stands alone.
 667      */
 668     { .name = "FCSEIDR(NS)",
 669       .cp = 15, .opc1 = 0, .crn = 13, .crm = 0, .opc2 = 0,
 670       .access = PL1_RW, .secure = ARM_CP_SECSTATE_NS,
 671       .fieldoffset = offsetof(CPUARMState, cp15.fcseidr_ns),
 672       .resetvalue = 0, .writefn = fcse_write, .raw_writefn = raw_write, },
 673     { .name = "FCSEIDR(S)",
 674       .cp = 15, .opc1 = 0, .crn = 13, .crm = 0, .opc2 = 0,
 675       .access = PL1_RW, .secure = ARM_CP_SECSTATE_S,
 676       .fieldoffset = offsetof(CPUARMState, cp15.fcseidr_s),
 677       .resetvalue = 0, .writefn = fcse_write, .raw_writefn = raw_write, },
 678     /* Define the secure and non-secure context identifier CP registers
 679      * separately because there is no secure bank in V8 (no _EL3).  This allows
 680      * the secure register to be properly reset and migrated.  In the
 681      * non-secure case, the 32-bit register will have reset and migration
 682      * disabled during registration as it is handled by the 64-bit instance.
 683      */
 684     { .name = "CONTEXTIDR_EL1", .state = ARM_CP_STATE_BOTH,
 685       .opc0 = 3, .opc1 = 0, .crn = 13, .crm = 0, .opc2 = 1,
 686       .access = PL1_RW, .secure = ARM_CP_SECSTATE_NS,
 687       .fieldoffset = offsetof(CPUARMState, cp15.contextidr_el[1]),
 688       .resetvalue = 0, .writefn = contextidr_write, .raw_writefn = raw_write, },
 689     { .name = "CONTEXTIDR(S)", .state = ARM_CP_STATE_AA32,
 690       .cp = 15, .opc1 = 0, .crn = 13, .crm = 0, .opc2 = 1,
 691       .access = PL1_RW, .secure = ARM_CP_SECSTATE_S,
 692       .fieldoffset = offsetof(CPUARMState, cp15.contextidr_s),
 693       .resetvalue = 0, .writefn = contextidr_write, .raw_writefn = raw_write, },
 694     REGINFO_SENTINEL
 695 };
 696
 697 static const ARMCPRegInfo not_v8_cp_reginfo[] = {
 698     /* NB: Some of these registers exist in v8 but with more precise
 699      * definitions that don't use CP_ANY wildcards (mostly in v8_cp_reginfo[]).
 700      */
 701     /* MMU Domain access control / MPU write buffer control */
 702     { .name = "DACR",
 703       .cp = 15, .opc1 = CP_ANY, .crn = 3, .crm = CP_ANY, .opc2 = CP_ANY,
 704       .access = PL1_RW, .resetvalue = 0,
 705       .writefn = dacr_write, .raw_writefn = raw_write,
 706       .bank_fieldoffsets = { offsetoflow32(CPUARMState, cp15.dacr_s),
 707                              offsetoflow32(CPUARMState, cp15.dacr_ns) } },
 708     /* ARMv7 allocates a range of implementation defined TLB LOCKDOWN regs.
 709      * For v6 and v5, these mappings are overly broad.
 710      */
 711     { .name = "TLB_LOCKDOWN", .cp = 15, .crn = 10, .crm = 0,
 712       .opc1 = CP_ANY, .opc2 = CP_ANY, .access = PL1_RW, .type = ARM_CP_NOP },
 713     { .name = "TLB_LOCKDOWN", .cp = 15, .crn = 10, .crm = 1,
 714       .opc1 = CP_ANY, .opc2 = CP_ANY, .access = PL1_RW, .type = ARM_CP_NOP },
 715     { .name = "TLB_LOCKDOWN", .cp = 15, .crn = 10, .crm = 4,
 716       .opc1 = CP_ANY, .opc2 = CP_ANY, .access = PL1_RW, .type = ARM_CP_NOP },
 717     { .name = "TLB_LOCKDOWN", .cp = 15, .crn = 10, .crm = 8,
 718       .opc1 = CP_ANY, .opc2 = CP_ANY, .access = PL1_RW, .type = ARM_CP_NOP },
 719     /* Cache maintenance ops; some of this space may be overridden later. */
 720     { .name = "CACHEMAINT", .cp = 15, .crn = 7, .crm = CP_ANY,
 721       .opc1 = 0, .opc2 = CP_ANY, .access = PL1_W,
 722       .type = ARM_CP_NOP | ARM_CP_OVERRIDE },
 723     REGINFO_SENTINEL
 724 };
 725
 726 static const ARMCPRegInfo not_v6_cp_reginfo[] = {
 727     /* Not all pre-v6 cores implemented this WFI, so this is slightly
 728      * over-broad.
 729      */
 730     { .name = "WFI_v5", .cp = 15, .crn = 7, .crm = 8, .opc1 = 0, .opc2 = 2,
 731       .access = PL1_W, .type = ARM_CP_WFI },
 732     REGINFO_SENTINEL
 733 };
 734
 735 static const ARMCPRegInfo not_v7_cp_reginfo[] = {
 736     /* Standard v6 WFI (also used in some pre-v6 cores); not in v7 (which
 737      * is UNPREDICTABLE; we choose to NOP as most implementations do).
 738      */
 739     { .name = "WFI_v6", .cp = 15, .crn = 7, .crm = 0, .opc1 = 0, .opc2 = 4,
 740       .access = PL1_W, .type = ARM_CP_WFI },
 741     /* L1 cache lockdown. Not architectural in v6 and earlier but in practice
 742      * implemented in 926, 946, 1026, 1136, 1176 and 11MPCore. StrongARM and
 743      * OMAPCP will override this space.
 744      */
 745     { .name = "DLOCKDOWN", .cp = 15, .crn = 9, .crm = 0, .opc1 = 0, .opc2 = 0,
 746       .access = PL1_RW, .fieldoffset = offsetof(CPUARMState, cp15.c9_data),
 747       .resetvalue = 0 },
 748     { .name = "ILOCKDOWN", .cp = 15, .crn = 9, .crm = 0, .opc1 = 0, .opc2 = 1,
 749       .access = PL1_RW, .fieldoffset = offsetof(CPUARMState, cp15.c9_insn),
 750       .resetvalue = 0 },
 751     /* v6 doesn't have the cache ID registers but Linux reads them anyway */
 752     { .name = "DUMMY", .cp = 15, .crn = 0, .crm = 0, .opc1 = 1, .opc2 = CP_ANY,
 753       .access = PL1_R, .type = ARM_CP_CONST | ARM_CP_NO_RAW,
 754       .resetvalue = 0 },
 755     /* We don't implement pre-v7 debug but most CPUs had at least a DBGDIDR;
 756      * implementing it as RAZ means the "debug architecture version" bits
 757      * will read as a reserved value, which should cause Linux to not try
 758      * to use the debug hardware.
 759      */
 760     { .name = "DBGDIDR", .cp = 14, .crn = 0, .crm = 0, .opc1 = 0, .opc2 = 0,
 761       .access = PL0_R, .type = ARM_CP_CONST, .resetvalue = 0 },
 762     /* MMU TLB control. Note that the wildcarding means we cover not just
 763      * the unified TLB ops but also the dside/iside/inner-shareable variants.
 764      */
 765     { .name = "TLBIALL", .cp = 15, .crn = 8, .crm = CP_ANY,
 766       .opc1 = CP_ANY, .opc2 = 0, .access = PL1_W, .writefn = tlbiall_write,
 767       .type = ARM_CP_NO_RAW },
 768     { .name = "TLBIMVA", .cp = 15, .crn = 8, .crm = CP_ANY,
 769       .opc1 = CP_ANY, .opc2 = 1, .access = PL1_W, .writefn = tlbimva_write,
 770       .type = ARM_CP_NO_RAW },
 771     { .name = "TLBIASID", .cp = 15, .crn = 8, .crm = CP_ANY,
 772       .opc1 = CP_ANY, .opc2 = 2, .access = PL1_W, .writefn = tlbiasid_write,
 773       .type = ARM_CP_NO_RAW },
 774     { .name = "TLBIMVAA", .cp = 15, .crn = 8, .crm = CP_ANY,
 775       .opc1 = CP_ANY, .opc2 = 3, .access = PL1_W, .writefn = tlbimvaa_write,
 776       .type = ARM_CP_NO_RAW },
 777     { .name = "PRRR", .cp = 15, .crn = 10, .crm = 2,
 778       .opc1 = 0, .opc2 = 0, .access = PL1_RW, .type = ARM_CP_NOP },
 779     { .name = "NMRR", .cp = 15, .crn = 10, .crm = 2,
 780       .opc1 = 0, .opc2 = 1, .access = PL1_RW, .type = ARM_CP_NOP },
 781     REGINFO_SENTINEL
 782 };
 783
 784 static void cpacr_write(CPUARMState *env, const ARMCPRegInfo *ri,
 785                         uint64_t value)
 786 {
 787     uint32_t mask = 0;
 788
 789     /* In ARMv8 most bits of CPACR_EL1 are RES0. */
 790     if (!arm_feature(env, ARM_FEATURE_V8)) {
 791         /* ARMv7 defines bits for unimplemented coprocessors as RAZ/WI.
 792          * ASEDIS [31] and D32DIS [30] are both UNK/SBZP without VFP.
 793          * TRCDIS [28] is RAZ/WI since we do not implement a trace macrocell.
 794          */
 795         if (arm_feature(env, ARM_FEATURE_VFP)) {
 796             /* VFP coprocessor: cp10 & cp11 [23:20] */
 797             mask |= (1 << 31) | (1 << 30) | (0xf << 20);
 798
 799             if (!arm_feature(env, ARM_FEATURE_NEON)) {
 800                 /* ASEDIS [31] bit is RAO/WI */
 801                 value |= (1 << 31);
 802             }
 803
 804             /* VFPv3 and upwards with NEON implement 32 double precision
 805              * registers (D0-D31).
 806              */
 807             if (!arm_feature(env, ARM_FEATURE_NEON) ||
 808                     !arm_feature(env, ARM_FEATURE_VFP3)) {
 809                 /* D32DIS [30] is RAO/WI if D16-31 are not implemented. */
 810                 value |= (1 << 30);
 811             }
 812         }
 813         value &= mask;
 814     }
 815     env->cp15.cpacr_el1 = value;
 816 }
 817
 818 static CPAccessResult cpacr_access(CPUARMState *env, const ARMCPRegInfo *ri,
 819                                    bool isread)
 820 {
 821     if (arm_feature(env, ARM_FEATURE_V8)) {
 822         /* Check if CPACR accesses are to be trapped to EL2 */
 823         if (arm_current_el(env) == 1 &&
 824             (env->cp15.cptr_el[2] & CPTR_TCPAC) && !arm_is_secure(env)) {
 825             return CP_ACCESS_TRAP_EL2;
 826         /* Check if CPACR accesses are to be trapped to EL3 */
 827         } else if (arm_current_el(env) < 3 &&
 828                    (env->cp15.cptr_el[3] & CPTR_TCPAC)) {
 829             return CP_ACCESS_TRAP_EL3;
 830         }
 831     }
 832
 833     return CP_ACCESS_OK;
 834 }
 835
 836 static CPAccessResult cptr_access(CPUARMState *env, const ARMCPRegInfo *ri,
 837                                   bool isread)
 838 {
 839     /* Check if CPTR accesses are set to trap to EL3 */
 840     if (arm_current_el(env) == 2 && (env->cp15.cptr_el[3] & CPTR_TCPAC)) {
 841         return CP_ACCESS_TRAP_EL3;
 842     }
 843
 844     return CP_ACCESS_OK;
 845 }
 846
 847 static const ARMCPRegInfo v6_cp_reginfo[] = {
 848     /* prefetch by MVA in v6, NOP in v7 */
 849     { .name = "MVA_prefetch",
 850       .cp = 15, .crn = 7, .crm = 13, .opc1 = 0, .opc2 = 1,
 851       .access = PL1_W, .type = ARM_CP_NOP },
 852     /* We need to break the TB after ISB to execute self-modifying code
 853      * correctly and also to take any pending interrupts immediately.
 854      * So use arm_cp_write_ignore() function instead of ARM_CP_NOP flag.
 855      */
 856     { .name = "ISB", .cp = 15, .crn = 7, .crm = 5, .opc1 = 0, .opc2 = 4,
 857       .access = PL0_W, .type = ARM_CP_NO_RAW, .writefn = arm_cp_write_ignore },
 858     { .name = "DSB", .cp = 15, .crn = 7, .crm = 10, .opc1 = 0, .opc2 = 4,
 859       .access = PL0_W, .type = ARM_CP_NOP },
 860     { .name = "DMB", .cp = 15, .crn = 7, .crm = 10, .opc1 = 0, .opc2 = 5,
 861       .access = PL0_W, .type = ARM_CP_NOP },
 862     { .name = "IFAR", .cp = 15, .crn = 6, .crm = 0, .opc1 = 0, .opc2 = 2,
 863       .access = PL1_RW,
 864       .bank_fieldoffsets = { offsetof(CPUARMState, cp15.ifar_s),
 865                              offsetof(CPUARMState, cp15.ifar_ns) },
 866       .resetvalue = 0, },
 867     /* Watchpoint Fault Address Register : should actually only be present
 868      * for 1136, 1176, 11MPCore.
 869      */
 870     { .name = "WFAR", .cp = 15, .crn = 6, .crm = 0, .opc1 = 0, .opc2 = 1,
 871       .access = PL1_RW, .type = ARM_CP_CONST, .resetvalue = 0, },
 872     { .name = "CPACR", .state = ARM_CP_STATE_BOTH, .opc0 = 3,
 873       .crn = 1, .crm = 0, .opc1 = 0, .opc2 = 2, .accessfn = cpacr_access,
 874       .access = PL1_RW, .fieldoffset = offsetof(CPUARMState, cp15.cpacr_el1),
 875       .resetvalue = 0, .writefn = cpacr_write },
 876     REGINFO_SENTINEL
 877 };
 878
 879 static CPAccessResult pmreg_access(CPUARMState *env, const ARMCPRegInfo *ri,
 880                                    bool isread)
 881 {
 882     /* Performance monitor registers user accessibility is controlled
 883      * by PMUSERENR. MDCR_EL2.TPM and MDCR_EL3.TPM allow configurable
 884      * trapping to EL2 or EL3 for other accesses.
 885      */
 886     int el = arm_current_el(env);
 887
 888     if (el == 0 && !(env->cp15.c9_pmuserenr & 1)) {
 889         return CP_ACCESS_TRAP;
 890     }
 891     if (el < 2 && (env->cp15.mdcr_el2 & MDCR_TPM)
 892         && !arm_is_secure_below_el3(env)) {
 893         return CP_ACCESS_TRAP_EL2;
 894     }
 895     if (el < 3 && (env->cp15.mdcr_el3 & MDCR_TPM)) {
 896         return CP_ACCESS_TRAP_EL3;
 897     }
 898
 899     return CP_ACCESS_OK;
 900 }
 901
 902 static CPAccessResult pmreg_access_xevcntr(CPUARMState *env,
 903                                            const ARMCPRegInfo *ri,
 904                                            bool isread)
 905 {
 906     /* ER: event counter read trap control */
 907     if (arm_feature(env, ARM_FEATURE_V8)
 908         && arm_current_el(env) == 0
 909         && (env->cp15.c9_pmuserenr & (1 << 3)) != 0
 910         && isread) {
 911         return CP_ACCESS_OK;
 912     }
 913
 914     return pmreg_access(env, ri, isread);
 915 }
 916
 917 static CPAccessResult pmreg_access_swinc(CPUARMState *env,
 918                                          const ARMCPRegInfo *ri,
 919                                          bool isread)
 920 {
 921     /* SW: software increment write trap control */
 922     if (arm_feature(env, ARM_FEATURE_V8)
 923         && arm_current_el(env) == 0
 924         && (env->cp15.c9_pmuserenr & (1 << 1)) != 0
 925         && !isread) {
 926         return CP_ACCESS_OK;
 927     }
 928
 929     return pmreg_access(env, ri, isread);
 930 }
 931
 932 #ifndef CONFIG_USER_ONLY
 933
 934 static CPAccessResult pmreg_access_selr(CPUARMState *env,
 935                                         const ARMCPRegInfo *ri,
 936                                         bool isread)
 937 {
 938     /* ER: event counter read trap control */
 939     if (arm_feature(env, ARM_FEATURE_V8)
 940         && arm_current_el(env) == 0
 941         && (env->cp15.c9_pmuserenr & (1 << 3)) != 0) {
 942         return CP_ACCESS_OK;
 943     }
 944
 945     return pmreg_access(env, ri, isread);
 946 }
 947
 948 static CPAccessResult pmreg_access_ccntr(CPUARMState *env,
 949                                          const ARMCPRegInfo *ri,
 950                                          bool isread)
 951 {
 952     /* CR: cycle counter read trap control */
 953     if (arm_feature(env, ARM_FEATURE_V8)
 954         && arm_current_el(env) == 0
 955         && (env->cp15.c9_pmuserenr & (1 << 2)) != 0
 956         && isread) {
 957         return CP_ACCESS_OK;
 958     }
 959
 960     return pmreg_access(env, ri, isread);
 961 }
 962
 963 static inline bool arm_ccnt_enabled(CPUARMState *env)
 964 {
 965     /* This does not support checking PMCCFILTR_EL0 register */
 966
 967     if (!(env->cp15.c9_pmcr & PMCRE)) {
 968         return false;
 969     }
 970
 971     return true;
 972 }
 973
 974 void pmccntr_sync(CPUARMState *env)
 975 {
 976     uint64_t temp_ticks;
 977
 978     temp_ticks = muldiv64(qemu_clock_get_ns(QEMU_CLOCK_VIRTUAL),
 979                           ARM_CPU_FREQ, NANOSECONDS_PER_SECOND);
 980
 981     if (env->cp15.c9_pmcr & PMCRD) {
 982         /* Increment once every 64 processor clock cycles */
 983         temp_ticks /= 64;
 984     }
 985
 986     if (arm_ccnt_enabled(env)) {
 987         env->cp15.c15_ccnt = temp_ticks - env->cp15.c15_ccnt;
 988     }
 989 }
 990
 991 static void pmcr_write(CPUARMState *env, const ARMCPRegInfo *ri,
 992                        uint64_t value)
 993 {
 994     pmccntr_sync(env);
 995
 996     if (value & PMCRC) {
 997         /* The counter has been reset */
 998         env->cp15.c15_ccnt = 0;
 999     }
1000
1001     /* only the DP, X, D and E bits are writable */
1002     env->cp15.c9_pmcr &= ~0x39;
1003     env->cp15.c9_pmcr |= (value & 0x39);
1004
1005     pmccntr_sync(env);
1006 }
1007
1008 static uint64_t pmccntr_read(CPUARMState *env, const ARMCPRegInfo *ri)
1009 {
1010     uint64_t total_ticks;
1011
1012     if (!arm_ccnt_enabled(env)) {
1013         /* Counter is disabled, do not change value */
1014         return env->cp15.c15_ccnt;
1015     }
1016
1017     total_ticks = muldiv64(qemu_clock_get_ns(QEMU_CLOCK_VIRTUAL),
1018                            ARM_CPU_FREQ, NANOSECONDS_PER_SECOND);
1019
1020     if (env->cp15.c9_pmcr & PMCRD) {
1021         /* Increment once every 64 processor clock cycles */
1022         total_ticks /= 64;
1023     }
1024     return total_ticks - env->cp15.c15_ccnt;
1025 }
1026
1027 static void pmselr_write(CPUARMState *env, const ARMCPRegInfo *ri,
1028                          uint64_t value)
1029 {
1030     /* The value of PMSELR.SEL affects the behavior of PMXEVTYPER and
1031      * PMXEVCNTR. We allow [0..31] to be written to PMSELR here; in the
1032      * meanwhile, we check PMSELR.SEL when PMXEVTYPER and PMXEVCNTR are
1033      * accessed.
1034      */
1035     env->cp15.c9_pmselr = value & 0x1f;
1036 }
1037
1038 static void pmccntr_write(CPUARMState *env, const ARMCPRegInfo *ri,
1039                         uint64_t value)
1040 {
1041     uint64_t total_ticks;
1042
1043     if (!arm_ccnt_enabled(env)) {
1044         /* Counter is disabled, set the absolute value */
1045         env->cp15.c15_ccnt = value;
1046         return;
1047     }
1048
1049     total_ticks = muldiv64(qemu_clock_get_ns(QEMU_CLOCK_VIRTUAL),
1050                            ARM_CPU_FREQ, NANOSECONDS_PER_SECOND);
1051
1052     if (env->cp15.c9_pmcr & PMCRD) {
1053         /* Increment once every 64 processor clock cycles */
1054         total_ticks /= 64;
1055     }
1056     env->cp15.c15_ccnt = total_ticks - value;
1057 }
1058
1059 static void pmccntr_write32(CPUARMState *env, const ARMCPRegInfo *ri,
1060                             uint64_t value)
1061 {
1062     uint64_t cur_val = pmccntr_read(env, NULL);
1063
1064     pmccntr_write(env, ri, deposit64(cur_val, 0, 32, value));
1065 }
1066
1067 #else /* CONFIG_USER_ONLY */
1068
1069 void pmccntr_sync(CPUARMState *env)
1070 {
1071 }
1072
1073 #endif
1074
1075 static void pmccfiltr_write(CPUARMState *env, const ARMCPRegInfo *ri,
1076                             uint64_t value)
1077 {
1078     pmccntr_sync(env);
1079     env->cp15.pmccfiltr_el0 = value & 0x7E000000;
1080     pmccntr_sync(env);
1081 }
1082
1083 static void pmcntenset_write(CPUARMState *env, const ARMCPRegInfo *ri,
1084                             uint64_t value)
1085 {
1086     value &= (1 << 31);
1087     env->cp15.c9_pmcnten |= value;
1088 }
1089
1090 static void pmcntenclr_write(CPUARMState *env, const ARMCPRegInfo *ri,
1091                              uint64_t value)
1092 {
1093     value &= (1 << 31);
1094     env->cp15.c9_pmcnten &= ~value;
1095 }
1096
1097 static void pmovsr_write(CPUARMState *env, const ARMCPRegInfo *ri,
1098                          uint64_t value)
1099 {
1100     env->cp15.c9_pmovsr &= ~value;
1101 }
1102
1103 static void pmxevtyper_write(CPUARMState *env, const ARMCPRegInfo *ri,
1104                              uint64_t value)
1105 {
1106     /* Attempts to access PMXEVTYPER are CONSTRAINED UNPREDICTABLE when
1107      * PMSELR value is equal to or greater than the number of implemented
1108      * counters, but not equal to 0x1f. We opt to behave as a RAZ/WI.
1109      */
1110     if (env->cp15.c9_pmselr == 0x1f) {
1111         pmccfiltr_write(env, ri, value);
1112     }
1113 }
1114
1115 static uint64_t pmxevtyper_read(CPUARMState *env, const ARMCPRegInfo *ri)
1116 {
1117     /* We opt to behave as a RAZ/WI when attempts to access PMXEVTYPER
1118      * are CONSTRAINED UNPREDICTABLE. See comments in pmxevtyper_write().
1119      */
1120     if (env->cp15.c9_pmselr == 0x1f) {
1121         return env->cp15.pmccfiltr_el0;
1122     } else {
1123         return 0;
1124     }
1125 }
1126
1127 static void pmuserenr_write(CPUARMState *env, const ARMCPRegInfo *ri,
1128                             uint64_t value)
1129 {
1130     if (arm_feature(env, ARM_FEATURE_V8)) {
1131         env->cp15.c9_pmuserenr = value & 0xf;
1132     } else {
1133         env->cp15.c9_pmuserenr = value & 1;
1134     }
1135 }
1136
1137 static void pmintenset_write(CPUARMState *env, const ARMCPRegInfo *ri,
1138                              uint64_t value)
1139 {
1140     /* We have no event counters so only the C bit can be changed */
1141     value &= (1 << 31);
1142     env->cp15.c9_pminten |= value;
1143 }
1144
1145 static void pmintenclr_write(CPUARMState *env, const ARMCPRegInfo *ri,
1146                              uint64_t value)
1147 {
1148     value &= (1 << 31);
1149     env->cp15.c9_pminten &= ~value;
1150 }
1151
1152 static void vbar_write(CPUARMState *env, const ARMCPRegInfo *ri,
1153                        uint64_t value)
1154 {
1155     /* Note that even though the AArch64 view of this register has bits
1156      * [10:0] all RES0 we can only mask the bottom 5, to comply with the
1157      * architectural requirements for bits which are RES0 only in some
1158      * contexts. (ARMv8 would permit us to do no masking at all, but ARMv7
1159      * requires the bottom five bits to be RAZ/WI because they're UNK/SBZP.)
1160      */
1161     raw_write(env, ri, value & ~0x1FULL);
1162 }
1163
1164 static void scr_write(CPUARMState *env, const ARMCPRegInfo *ri, uint64_t value)
1165 {
1166     /* We only mask off bits that are RES0 both for AArch64 and AArch32.
1167      * For bits that vary between AArch32/64, code needs to check the
1168      * current execution mode before directly using the feature bit.
1169      */
1170     uint32_t valid_mask = SCR_AARCH64_MASK | SCR_AARCH32_MASK;
1171
1172     if (!arm_feature(env, ARM_FEATURE_EL2)) {
1173         valid_mask &= ~SCR_HCE;
1174
1175         /* On ARMv7, SMD (or SCD as it is called in v7) is only
1176          * supported if EL2 exists. The bit is UNK/SBZP when
1177          * EL2 is unavailable. In QEMU ARMv7, we force it to always zero
1178          * when EL2 is unavailable.
1179          * On ARMv8, this bit is always available.
1180          */
1181         if (arm_feature(env, ARM_FEATURE_V7) &&
1182             !arm_feature(env, ARM_FEATURE_V8)) {
1183             valid_mask &= ~SCR_SMD;
1184         }
1185     }
1186
1187     /* Clear all-context RES0 bits.  */
1188     value &= valid_mask;
1189     raw_write(env, ri, value);
1190 }
1191
1192 static uint64_t ccsidr_read(CPUARMState *env, const ARMCPRegInfo *ri)
1193 {
1194     ARMCPU *cpu = arm_env_get_cpu(env);
1195
1196     /* Acquire the CSSELR index from the bank corresponding to the CCSIDR
1197      * bank
1198      */
1199     uint32_t index = A32_BANKED_REG_GET(env, csselr,
1200                                         ri->secure & ARM_CP_SECSTATE_S);
1201
1202     return cpu->ccsidr[index];
1203 }
1204
1205 static void csselr_write(CPUARMState *env, const ARMCPRegInfo *ri,
1206                          uint64_t value)
1207 {
1208     raw_write(env, ri, value & 0xf);
1209 }
1210
1211 static uint64_t isr_read(CPUARMState *env, const ARMCPRegInfo *ri)
1212 {
1213     CPUState *cs = ENV_GET_CPU(env);
1214     uint64_t ret = 0;
1215
1216     if (cs->interrupt_request & CPU_INTERRUPT_HARD) {
1217         ret |= CPSR_I;
1218     }
1219     if (cs->interrupt_request & CPU_INTERRUPT_FIQ) {
1220         ret |= CPSR_F;
1221     }
1222     /* External aborts are not possible in QEMU so A bit is always clear */
1223     return ret;
1224 }
1225
1226 static const ARMCPRegInfo v7_cp_reginfo[] = {
1227     /* the old v6 WFI, UNPREDICTABLE in v7 but we choose to NOP */
1228     { .name = "NOP", .cp = 15, .crn = 7, .crm = 0, .opc1 = 0, .opc2 = 4,
1229       .access = PL1_W, .type = ARM_CP_NOP },
1230     /* Performance monitors are implementation defined in v7,
1231      * but with an ARM recommended set of registers, which we
1232      * follow (although we don't actually implement any counters)
1233      *
1234      * Performance registers fall into three categories:
1235      *  (a) always UNDEF in PL0, RW in PL1 (PMINTENSET, PMINTENCLR)
1236      *  (b) RO in PL0 (ie UNDEF on write), RW in PL1 (PMUSERENR)
1237      *  (c) UNDEF in PL0 if PMUSERENR.EN==0, otherwise accessible (all others)
1238      * For the cases controlled by PMUSERENR we must set .access to PL0_RW
1239      * or PL0_RO as appropriate and then check PMUSERENR in the helper fn.
1240      */
1241     { .name = "PMCNTENSET", .cp = 15, .crn = 9, .crm = 12, .opc1 = 0, .opc2 = 1,
1242       .access = PL0_RW, .type = ARM_CP_ALIAS,
1243       .fieldoffset = offsetoflow32(CPUARMState, cp15.c9_pmcnten),
1244       .writefn = pmcntenset_write,
1245       .accessfn = pmreg_access,
1246       .raw_writefn = raw_write },
1247     { .name = "PMCNTENSET_EL0", .state = ARM_CP_STATE_AA64,
1248       .opc0 = 3, .opc1 = 3, .crn = 9, .crm = 12, .opc2 = 1,
1249       .access = PL0_RW, .accessfn = pmreg_access,
1250       .fieldoffset = offsetof(CPUARMState, cp15.c9_pmcnten), .resetvalue = 0,
1251       .writefn = pmcntenset_write, .raw_writefn = raw_write },
1252     { .name = "PMCNTENCLR", .cp = 15, .crn = 9, .crm = 12, .opc1 = 0, .opc2 = 2,
1253       .access = PL0_RW,
1254       .fieldoffset = offsetoflow32(CPUARMState, cp15.c9_pmcnten),
1255       .accessfn = pmreg_access,
1256       .writefn = pmcntenclr_write,
1257       .type = ARM_CP_ALIAS },
1258     { .name = "PMCNTENCLR_EL0", .state = ARM_CP_STATE_AA64,
1259       .opc0 = 3, .opc1 = 3, .crn = 9, .crm = 12, .opc2 = 2,
1260       .access = PL0_RW, .accessfn = pmreg_access,
1261       .type = ARM_CP_ALIAS,
1262       .fieldoffset = offsetof(CPUARMState, cp15.c9_pmcnten),
1263       .writefn = pmcntenclr_write },
1264     { .name = "PMOVSR", .cp = 15, .crn = 9, .crm = 12, .opc1 = 0, .opc2 = 3,
1265       .access = PL0_RW, .fieldoffset = offsetof(CPUARMState, cp15.c9_pmovsr),
1266       .accessfn = pmreg_access,
1267       .writefn = pmovsr_write,
1268       .raw_writefn = raw_write },
1269     { .name = "PMOVSCLR_EL0", .state = ARM_CP_STATE_AA64,
1270       .opc0 = 3, .opc1 = 3, .crn = 9, .crm = 12, .opc2 = 3,
1271       .access = PL0_RW, .accessfn = pmreg_access,
1272       .type = ARM_CP_ALIAS,
1273       .fieldoffset = offsetof(CPUARMState, cp15.c9_pmovsr),
1274       .writefn = pmovsr_write,
1275       .raw_writefn = raw_write },
1276     /* Unimplemented so WI. */
1277     { .name = "PMSWINC", .cp = 15, .crn = 9, .crm = 12, .opc1 = 0, .opc2 = 4,
1278       .access = PL0_W, .accessfn = pmreg_access_swinc, .type = ARM_CP_NOP },
1279 #ifndef CONFIG_USER_ONLY
1280     { .name = "PMSELR", .cp = 15, .crn = 9, .crm = 12, .opc1 = 0, .opc2 = 5,
1281       .access = PL0_RW, .type = ARM_CP_ALIAS,
1282       .fieldoffset = offsetoflow32(CPUARMState, cp15.c9_pmselr),
1283       .accessfn = pmreg_access_selr, .writefn = pmselr_write,
1284       .raw_writefn = raw_write},
1285     { .name = "PMSELR_EL0", .state = ARM_CP_STATE_AA64,
1286       .opc0 = 3, .opc1 = 3, .crn = 9, .crm = 12, .opc2 = 5,
1287       .access = PL0_RW, .accessfn = pmreg_access_selr,
1288       .fieldoffset = offsetof(CPUARMState, cp15.c9_pmselr),
1289       .writefn = pmselr_write, .raw_writefn = raw_write, },
1290     { .name = "PMCCNTR", .cp = 15, .crn = 9, .crm = 13, .opc1 = 0, .opc2 = 0,
1291       .access = PL0_RW, .resetvalue = 0, .type = ARM_CP_IO,
1292       .readfn = pmccntr_read, .writefn = pmccntr_write32,
1293       .accessfn = pmreg_access_ccntr },
1294     { .name = "PMCCNTR_EL0", .state = ARM_CP_STATE_AA64,
1295       .opc0 = 3, .opc1 = 3, .crn = 9, .crm = 13, .opc2 = 0,
1296       .access = PL0_RW, .accessfn = pmreg_access_ccntr,
1297       .type = ARM_CP_IO,
1298       .readfn = pmccntr_read, .writefn = pmccntr_write, },
1299 #endif
1300     { .name = "PMCCFILTR_EL0", .state = ARM_CP_STATE_AA64,
1301       .opc0 = 3, .opc1 = 3, .crn = 14, .crm = 15, .opc2 = 7,
1302       .writefn = pmccfiltr_write,
1303       .access = PL0_RW, .accessfn = pmreg_access,
1304       .type = ARM_CP_IO,
1305       .fieldoffset = offsetof(CPUARMState, cp15.pmccfiltr_el0),
1306       .resetvalue = 0, },
1307     { .name = "PMXEVTYPER", .cp = 15, .crn = 9, .crm = 13, .opc1 = 0, .opc2 = 1,
1308       .access = PL0_RW, .type = ARM_CP_NO_RAW, .accessfn = pmreg_access,
1309       .writefn = pmxevtyper_write, .readfn = pmxevtyper_read },
1310     { .name = "PMXEVTYPER_EL0", .state = ARM_CP_STATE_AA64,
1311       .opc0 = 3, .opc1 = 3, .crn = 9, .crm = 13, .opc2 = 1,
1312       .access = PL0_RW, .type = ARM_CP_NO_RAW, .accessfn = pmreg_access,
1313       .writefn = pmxevtyper_write, .readfn = pmxevtyper_read },
1314     /* Unimplemented, RAZ/WI. */
1315     { .name = "PMXEVCNTR", .cp = 15, .crn = 9, .crm = 13, .opc1 = 0, .opc2 = 2,
1316       .access = PL0_RW, .type = ARM_CP_CONST, .resetvalue = 0,
1317       .accessfn = pmreg_access_xevcntr },
1318     { .name = "PMUSERENR", .cp = 15, .crn = 9, .crm = 14, .opc1 = 0, .opc2 = 0,
1319       .access = PL0_R | PL1_RW, .accessfn = access_tpm,
1320       .fieldoffset = offsetof(CPUARMState, cp15.c9_pmuserenr),
1321       .resetvalue = 0,
1322       .writefn = pmuserenr_write, .raw_writefn = raw_write },
1323     { .name = "PMUSERENR_EL0", .state = ARM_CP_STATE_AA64,
1324       .opc0 = 3, .opc1 = 3, .crn = 9, .crm = 14, .opc2 = 0,
1325       .access = PL0_R | PL1_RW, .accessfn = access_tpm, .type = ARM_CP_ALIAS,
1326       .fieldoffset = offsetof(CPUARMState, cp15.c9_pmuserenr),
1327       .resetvalue = 0,
1328       .writefn = pmuserenr_write, .raw_writefn = raw_write },
1329     { .name = "PMINTENSET", .cp = 15, .crn = 9, .crm = 14, .opc1 = 0, .opc2 = 1,
1330       .access = PL1_RW, .accessfn = access_tpm,
1331       .type = ARM_CP_ALIAS,
1332       .fieldoffset = offsetoflow32(CPUARMState, cp15.c9_pminten),
1333       .resetvalue = 0,
1334       .writefn = pmintenset_write, .raw_writefn = raw_write },
1335     { .name = "PMINTENSET_EL1", .state = ARM_CP_STATE_AA64,
1336       .opc0 = 3, .opc1 = 0, .crn = 9, .crm = 14, .opc2 = 1,
1337       .access = PL1_RW, .accessfn = access_tpm,
1338       .type = ARM_CP_IO,
1339       .fieldoffset = offsetof(CPUARMState, cp15.c9_pminten),
1340       .writefn = pmintenset_write, .raw_writefn = raw_write,
1341       .resetvalue = 0x0 },
1342     { .name = "PMINTENCLR", .cp = 15, .crn = 9, .crm = 14, .opc1 = 0, .opc2 = 2,
1343       .access = PL1_RW, .accessfn = access_tpm, .type = ARM_CP_ALIAS,
1344       .fieldoffset = offsetof(CPUARMState, cp15.c9_pminten),
1345       .writefn = pmintenclr_write, },
1346     { .name = "PMINTENCLR_EL1", .state = ARM_CP_STATE_AA64,
1347       .opc0 = 3, .opc1 = 0, .crn = 9, .crm = 14, .opc2 = 2,
1348       .access = PL1_RW, .accessfn = access_tpm, .type = ARM_CP_ALIAS,
1349       .fieldoffset = offsetof(CPUARMState, cp15.c9_pminten),
1350       .writefn = pmintenclr_write },
1351     { .name = "CCSIDR", .state = ARM_CP_STATE_BOTH,
1352       .opc0 = 3, .crn = 0, .crm = 0, .opc1 = 1, .opc2 = 0,
1353       .access = PL1_R, .readfn = ccsidr_read, .type = ARM_CP_NO_RAW },
1354     { .name = "CSSELR", .state = ARM_CP_STATE_BOTH,
1355       .opc0 = 3, .crn = 0, .crm = 0, .opc1 = 2, .opc2 = 0,
1356       .access = PL1_RW, .writefn = csselr_write, .resetvalue = 0,
1357       .bank_fieldoffsets = { offsetof(CPUARMState, cp15.csselr_s),
1358                              offsetof(CPUARMState, cp15.csselr_ns) } },
1359     /* Auxiliary ID register: this actually has an IMPDEF value but for now
1360      * just RAZ for all cores:
1361      */
1362     { .name = "AIDR", .state = ARM_CP_STATE_BOTH,
1363       .opc0 = 3, .opc1 = 1, .crn = 0, .crm = 0, .opc2 = 7,
1364       .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = 0 },
1365     /* Auxiliary fault status registers: these also are IMPDEF, and we
1366      * choose to RAZ/WI for all cores.
1367      */
1368     { .name = "AFSR0_EL1", .state = ARM_CP_STATE_BOTH,
1369       .opc0 = 3, .opc1 = 0, .crn = 5, .crm = 1, .opc2 = 0,
1370       .access = PL1_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
1371     { .name = "AFSR1_EL1", .state = ARM_CP_STATE_BOTH,
1372       .opc0 = 3, .opc1 = 0, .crn = 5, .crm = 1, .opc2 = 1,
1373       .access = PL1_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
1374     /* MAIR can just read-as-written because we don't implement caches
1375      * and so don't need to care about memory attributes.
1376      */
1377     { .name = "MAIR_EL1", .state = ARM_CP_STATE_AA64,
1378       .opc0 = 3, .opc1 = 0, .crn = 10, .crm = 2, .opc2 = 0,
1379       .access = PL1_RW, .fieldoffset = offsetof(CPUARMState, cp15.mair_el[1]),
1380       .resetvalue = 0 },
1381     { .name = "MAIR_EL3", .state = ARM_CP_STATE_AA64,
1382       .opc0 = 3, .opc1 = 6, .crn = 10, .crm = 2, .opc2 = 0,
1383       .access = PL3_RW, .fieldoffset = offsetof(CPUARMState, cp15.mair_el[3]),
1384       .resetvalue = 0 },
1385     /* For non-long-descriptor page tables these are PRRR and NMRR;
1386      * regardless they still act as reads-as-written for QEMU.
1387      */
1388      /* MAIR0/1 are defined separately from their 64-bit counterpart which
1389       * allows them to assign the correct fieldoffset based on the endianness
1390       * handled in the field definitions.
1391       */
1392     { .name = "MAIR0", .state = ARM_CP_STATE_AA32,
1393       .cp = 15, .opc1 = 0, .crn = 10, .crm = 2, .opc2 = 0, .access = PL1_RW,
1394       .bank_fieldoffsets = { offsetof(CPUARMState, cp15.mair0_s),
1395                              offsetof(CPUARMState, cp15.mair0_ns) },
1396       .resetfn = arm_cp_reset_ignore },
1397     { .name = "MAIR1", .state = ARM_CP_STATE_AA32,
1398       .cp = 15, .opc1 = 0, .crn = 10, .crm = 2, .opc2 = 1, .access = PL1_RW,
1399       .bank_fieldoffsets = { offsetof(CPUARMState, cp15.mair1_s),
1400                              offsetof(CPUARMState, cp15.mair1_ns) },
1401       .resetfn = arm_cp_reset_ignore },
1402     { .name = "ISR_EL1", .state = ARM_CP_STATE_BOTH,
1403       .opc0 = 3, .opc1 = 0, .crn = 12, .crm = 1, .opc2 = 0,
1404       .type = ARM_CP_NO_RAW, .access = PL1_R, .readfn = isr_read },
1405     /* 32 bit ITLB invalidates */
1406     { .name = "ITLBIALL", .cp = 15, .opc1 = 0, .crn = 8, .crm = 5, .opc2 = 0,
1407       .type = ARM_CP_NO_RAW, .access = PL1_W, .writefn = tlbiall_write },
1408     { .name = "ITLBIMVA", .cp = 15, .opc1 = 0, .crn = 8, .crm = 5, .opc2 = 1,
1409       .type = ARM_CP_NO_RAW, .access = PL1_W, .writefn = tlbimva_write },
1410     { .name = "ITLBIASID", .cp = 15, .opc1 = 0, .crn = 8, .crm = 5, .opc2 = 2,
1411       .type = ARM_CP_NO_RAW, .access = PL1_W, .writefn = tlbiasid_write },
1412     /* 32 bit DTLB invalidates */
1413     { .name = "DTLBIALL", .cp = 15, .opc1 = 0, .crn = 8, .crm = 6, .opc2 = 0,
1414       .type = ARM_CP_NO_RAW, .access = PL1_W, .writefn = tlbiall_write },
1415     { .name = "DTLBIMVA", .cp = 15, .opc1 = 0, .crn = 8, .crm = 6, .opc2 = 1,
1416       .type = ARM_CP_NO_RAW, .access = PL1_W, .writefn = tlbimva_write },
1417     { .name = "DTLBIASID", .cp = 15, .opc1 = 0, .crn = 8, .crm = 6, .opc2 = 2,
1418       .type = ARM_CP_NO_RAW, .access = PL1_W, .writefn = tlbiasid_write },
1419     /* 32 bit TLB invalidates */
1420     { .name = "TLBIALL", .cp = 15, .opc1 = 0, .crn = 8, .crm = 7, .opc2 = 0,
1421       .type = ARM_CP_NO_RAW, .access = PL1_W, .writefn = tlbiall_write },
1422     { .name = "TLBIMVA", .cp = 15, .opc1 = 0, .crn = 8, .crm = 7, .opc2 = 1,
1423       .type = ARM_CP_NO_RAW, .access = PL1_W, .writefn = tlbimva_write },
1424     { .name = "TLBIASID", .cp = 15, .opc1 = 0, .crn = 8, .crm = 7, .opc2 = 2,
1425       .type = ARM_CP_NO_RAW, .access = PL1_W, .writefn = tlbiasid_write },
1426     { .name = "TLBIMVAA", .cp = 15, .opc1 = 0, .crn = 8, .crm = 7, .opc2 = 3,
1427       .type = ARM_CP_NO_RAW, .access = PL1_W, .writefn = tlbimvaa_write },
1428     REGINFO_SENTINEL
1429 };
1430
1431 static const ARMCPRegInfo v7mp_cp_reginfo[] = {
1432     /* 32 bit TLB invalidates, Inner Shareable */
1433     { .name = "TLBIALLIS", .cp = 15, .opc1 = 0, .crn = 8, .crm = 3, .opc2 = 0,
1434       .type = ARM_CP_NO_RAW, .access = PL1_W, .writefn = tlbiall_is_write },
1435     { .name = "TLBIMVAIS", .cp = 15, .opc1 = 0, .crn = 8, .crm = 3, .opc2 = 1,
1436       .type = ARM_CP_NO_RAW, .access = PL1_W, .writefn = tlbimva_is_write },
1437     { .name = "TLBIASIDIS", .cp = 15, .opc1 = 0, .crn = 8, .crm = 3, .opc2 = 2,
1438       .type = ARM_CP_NO_RAW, .access = PL1_W,
1439       .writefn = tlbiasid_is_write },
1440     { .name = "TLBIMVAAIS", .cp = 15, .opc1 = 0, .crn = 8, .crm = 3, .opc2 = 3,
1441       .type = ARM_CP_NO_RAW, .access = PL1_W,
1442       .writefn = tlbimvaa_is_write },
1443     REGINFO_SENTINEL
1444 };
1445
1446 static void teecr_write(CPUARMState *env, const ARMCPRegInfo *ri,
1447                         uint64_t value)
1448 {
1449     value &= 1;
1450     env->teecr = value;
1451 }
1452
1453 static CPAccessResult teehbr_access(CPUARMState *env, const ARMCPRegInfo *ri,
1454                                     bool isread)
1455 {
1456     if (arm_current_el(env) == 0 && (env->teecr & 1)) {
1457         return CP_ACCESS_TRAP;
1458     }
1459     return CP_ACCESS_OK;
1460 }
1461
1462 static const ARMCPRegInfo t2ee_cp_reginfo[] = {
1463     { .name = "TEECR", .cp = 14, .crn = 0, .crm = 0, .opc1 = 6, .opc2 = 0,
1464       .access = PL1_RW, .fieldoffset = offsetof(CPUARMState, teecr),
1465       .resetvalue = 0,
1466       .writefn = teecr_write },
1467     { .name = "TEEHBR", .cp = 14, .crn = 1, .crm = 0, .opc1 = 6, .opc2 = 0,
1468       .access = PL0_RW, .fieldoffset = offsetof(CPUARMState, teehbr),
1469       .accessfn = teehbr_access, .resetvalue = 0 },
1470     REGINFO_SENTINEL
1471 };
1472
1473 static const ARMCPRegInfo v6k_cp_reginfo[] = {
1474     { .name = "TPIDR_EL0", .state = ARM_CP_STATE_AA64,
1475       .opc0 = 3, .opc1 = 3, .opc2 = 2, .crn = 13, .crm = 0,
1476       .access = PL0_RW,
1477       .fieldoffset = offsetof(CPUARMState, cp15.tpidr_el[0]), .resetvalue = 0 },
1478     { .name = "TPIDRURW", .cp = 15, .crn = 13, .crm = 0, .opc1 = 0, .opc2 = 2,
1479       .access = PL0_RW,
1480       .bank_fieldoffsets = { offsetoflow32(CPUARMState, cp15.tpidrurw_s),
1481                              offsetoflow32(CPUARMState, cp15.tpidrurw_ns) },
1482       .resetfn = arm_cp_reset_ignore },
1483     { .name = "TPIDRRO_EL0", .state = ARM_CP_STATE_AA64,
1484       .opc0 = 3, .opc1 = 3, .opc2 = 3, .crn = 13, .crm = 0,
1485       .access = PL0_R|PL1_W,
1486       .fieldoffset = offsetof(CPUARMState, cp15.tpidrro_el[0]),
1487       .resetvalue = 0},
1488     { .name = "TPIDRURO", .cp = 15, .crn = 13, .crm = 0, .opc1 = 0, .opc2 = 3,
1489       .access = PL0_R|PL1_W,
1490       .bank_fieldoffsets = { offsetoflow32(CPUARMState, cp15.tpidruro_s),
1491                              offsetoflow32(CPUARMState, cp15.tpidruro_ns) },
1492       .resetfn = arm_cp_reset_ignore },
1493     { .name = "TPIDR_EL1", .state = ARM_CP_STATE_AA64,
1494       .opc0 = 3, .opc1 = 0, .opc2 = 4, .crn = 13, .crm = 0,
1495       .access = PL1_RW,
1496       .fieldoffset = offsetof(CPUARMState, cp15.tpidr_el[1]), .resetvalue = 0 },
1497     { .name = "TPIDRPRW", .opc1 = 0, .cp = 15, .crn = 13, .crm = 0, .opc2 = 4,
1498       .access = PL1_RW,
1499       .bank_fieldoffsets = { offsetoflow32(CPUARMState, cp15.tpidrprw_s),
1500                              offsetoflow32(CPUARMState, cp15.tpidrprw_ns) },
1501       .resetvalue = 0 },
1502     REGINFO_SENTINEL
1503 };
1504
1505 #ifndef CONFIG_USER_ONLY
1506
1507 static CPAccessResult gt_cntfrq_access(CPUARMState *env, const ARMCPRegInfo *ri,
1508                                        bool isread)
1509 {
1510     /* CNTFRQ: not visible from PL0 if both PL0PCTEN and PL0VCTEN are zero.
1511      * Writable only at the highest implemented exception level.
1512      */
1513     int el = arm_current_el(env);
1514
1515     switch (el) {
1516     case 0:
1517         if (!extract32(env->cp15.c14_cntkctl, 0, 2)) {
1518             return CP_ACCESS_TRAP;
1519         }
1520         break;
1521     case 1:
1522         if (!isread && ri->state == ARM_CP_STATE_AA32 &&
1523             arm_is_secure_below_el3(env)) {
1524             /* Accesses from 32-bit Secure EL1 UNDEF (*not* trap to EL3!) */
1525             return CP_ACCESS_TRAP_UNCATEGORIZED;
1526         }
1527         break;
1528     case 2:
1529     case 3:
1530         break;
1531     }
1532
1533     if (!isread && el < arm_highest_el(env)) {
1534         return CP_ACCESS_TRAP_UNCATEGORIZED;
1535     }
1536
1537     return CP_ACCESS_OK;
1538 }
1539
1540 static CPAccessResult gt_counter_access(CPUARMState *env, int timeridx,
1541                                         bool isread)
1542 {
1543     unsigned int cur_el = arm_current_el(env);
1544     bool secure = arm_is_secure(env);
1545
1546     /* CNT[PV]CT: not visible from PL0 if ELO[PV]CTEN is zero */
1547     if (cur_el == 0 &&
1548         !extract32(env->cp15.c14_cntkctl, timeridx, 1)) {
1549         return CP_ACCESS_TRAP;
1550     }
1551
1552     if (arm_feature(env, ARM_FEATURE_EL2) &&
1553         timeridx == GTIMER_PHYS && !secure && cur_el < 2 &&
1554         !extract32(env->cp15.cnthctl_el2, 0, 1)) {
1555         return CP_ACCESS_TRAP_EL2;
1556     }
1557     return CP_ACCESS_OK;
1558 }
1559
1560 static CPAccessResult gt_timer_access(CPUARMState *env, int timeridx,
1561                                       bool isread)
1562 {
1563     unsigned int cur_el = arm_current_el(env);
1564     bool secure = arm_is_secure(env);
1565
1566     /* CNT[PV]_CVAL, CNT[PV]_CTL, CNT[PV]_TVAL: not visible from PL0 if
1567      * EL0[PV]TEN is zero.
1568      */
1569     if (cur_el == 0 &&
1570         !extract32(env->cp15.c14_cntkctl, 9 - timeridx, 1)) {
1571         return CP_ACCESS_TRAP;
1572     }
1573
1574     if (arm_feature(env, ARM_FEATURE_EL2) &&
1575         timeridx == GTIMER_PHYS && !secure && cur_el < 2 &&
1576         !extract32(env->cp15.cnthctl_el2, 1, 1)) {
1577         return CP_ACCESS_TRAP_EL2;
1578     }
1579     return CP_ACCESS_OK;
1580 }
1581
1582 static CPAccessResult gt_pct_access(CPUARMState *env,
1583                                     const ARMCPRegInfo *ri,
1584                                     bool isread)
1585 {
1586     return gt_counter_access(env, GTIMER_PHYS, isread);
1587 }
1588
1589 static CPAccessResult gt_vct_access(CPUARMState *env,
1590                                     const ARMCPRegInfo *ri,
1591                                     bool isread)
1592 {
1593     return gt_counter_access(env, GTIMER_VIRT, isread);
1594 }
1595
1596 static CPAccessResult gt_ptimer_access(CPUARMState *env, const ARMCPRegInfo *ri,
1597                                        bool isread)
1598 {
1599     return gt_timer_access(env, GTIMER_PHYS, isread);
1600 }
1601
1602 static CPAccessResult gt_vtimer_access(CPUARMState *env, const ARMCPRegInfo *ri,
1603                                        bool isread)
1604 {
1605     return gt_timer_access(env, GTIMER_VIRT, isread);
1606 }
1607
1608 static CPAccessResult gt_stimer_access(CPUARMState *env,
1609                                        const ARMCPRegInfo *ri,
1610                                        bool isread)
1611 {
1612     /* The AArch64 register view of the secure physical timer is
1613      * always accessible from EL3, and configurably accessible from
1614      * Secure EL1.
1615      */
1616     switch (arm_current_el(env)) {
1617     case 1:
1618         if (!arm_is_secure(env)) {
1619             return CP_ACCESS_TRAP;
1620         }
1621         if (!(env->cp15.scr_el3 & SCR_ST)) {
1622             return CP_ACCESS_TRAP_EL3;
1623         }
1624         return CP_ACCESS_OK;
1625     case 0:
1626     case 2:
1627         return CP_ACCESS_TRAP;
1628     case 3:
1629         return CP_ACCESS_OK;
1630     default:
1631         g_assert_not_reached();
1632     }
1633 }
1634
1635 static uint64_t gt_get_countervalue(CPUARMState *env)
1636 {
1637     return qemu_clock_get_ns(QEMU_CLOCK_VIRTUAL) / GTIMER_SCALE;
1638 }
1639
1640 static void gt_recalc_timer(ARMCPU *cpu, int timeridx)
1641 {
1642     ARMGenericTimer *gt = &cpu->env.cp15.c14_timer[timeridx];
1643
1644     if (gt->ctl & 1) {
1645         /* Timer enabled: calculate and set current ISTATUS, irq, and
1646          * reset timer to when ISTATUS next has to change
1647          */
1648         uint64_t offset = timeridx == GTIMER_VIRT ?
1649                                       cpu->env.cp15.cntvoff_el2 : 0;
1650         uint64_t count = gt_get_countervalue(&cpu->env);
1651         /* Note that this must be unsigned 64 bit arithmetic: */
1652         int istatus = count - offset >= gt->cval;
1653         uint64_t nexttick;
1654         int irqstate;
1655
1656         gt->ctl = deposit32(gt->ctl, 2, 1, istatus);
1657
1658         irqstate = (istatus && !(gt->ctl & 2));
1659         qemu_set_irq(cpu->gt_timer_outputs[timeridx], irqstate);
1660
1661         if (istatus) {
1662             /* Next transition is when count rolls back over to zero */
1663             nexttick = UINT64_MAX;
1664         } else {
1665             /* Next transition is when we hit cval */
1666             nexttick = gt->cval + offset;
1667         }
1668         /* Note that the desired next expiry time might be beyond the
1669          * signed-64-bit range of a QEMUTimer -- in this case we just
1670          * set the timer for as far in the future as possible. When the
1671          * timer expires we will reset the timer for any remaining period.
1672          */
1673         if (nexttick > INT64_MAX / GTIMER_SCALE) {
1674             nexttick = INT64_MAX / GTIMER_SCALE;
1675         }
1676         timer_mod(cpu->gt_timer[timeridx], nexttick);
1677         trace_arm_gt_recalc(timeridx, irqstate, nexttick);
1678     } else {
1679         /* Timer disabled: ISTATUS and timer output always clear */
1680         gt->ctl &= ~4;
1681         qemu_set_irq(cpu->gt_timer_outputs[timeridx], 0);
1682         timer_del(cpu->gt_timer[timeridx]);
1683         trace_arm_gt_recalc_disabled(timeridx);
1684     }
1685 }
1686
1687 static void gt_timer_reset(CPUARMState *env, const ARMCPRegInfo *ri,
1688                            int timeridx)
1689 {
1690     ARMCPU *cpu = arm_env_get_cpu(env);
1691
1692     timer_del(cpu->gt_timer[timeridx]);
1693 }
1694
1695 static uint64_t gt_cnt_read(CPUARMState *env, const ARMCPRegInfo *ri)
1696 {
1697     return gt_get_countervalue(env);
1698 }
1699
1700 static uint64_t gt_virt_cnt_read(CPUARMState *env, const ARMCPRegInfo *ri)
1701 {
1702     return gt_get_countervalue(env) - env->cp15.cntvoff_el2;
1703 }
1704
1705 static void gt_cval_write(CPUARMState *env, const ARMCPRegInfo *ri,
1706                           int timeridx,
1707                           uint64_t value)
1708 {
1709     trace_arm_gt_cval_write(timeridx, value);
1710     env->cp15.c14_timer[timeridx].cval = value;
1711     gt_recalc_timer(arm_env_get_cpu(env), timeridx);
1712 }
1713
1714 static uint64_t gt_tval_read(CPUARMState *env, const ARMCPRegInfo *ri,
1715                              int timeridx)
1716 {
1717     uint64_t offset = timeridx == GTIMER_VIRT ? env->cp15.cntvoff_el2 : 0;
1718
1719     return (uint32_t)(env->cp15.c14_timer[timeridx].cval -
1720                       (gt_get_countervalue(env) - offset));
1721 }
1722
1723 static void gt_tval_write(CPUARMState *env, const ARMCPRegInfo *ri,
1724                           int timeridx,
1725                           uint64_t value)
1726 {
1727     uint64_t offset = timeridx == GTIMER_VIRT ? env->cp15.cntvoff_el2 : 0;
1728
1729     trace_arm_gt_tval_write(timeridx, value);
1730     env->cp15.c14_timer[timeridx].cval = gt_get_countervalue(env) - offset +
1731                                          sextract64(value, 0, 32);
1732     gt_recalc_timer(arm_env_get_cpu(env), timeridx);
1733 }
1734
1735 static void gt_ctl_write(CPUARMState *env, const ARMCPRegInfo *ri,
1736                          int timeridx,
1737                          uint64_t value)
1738 {
1739     ARMCPU *cpu = arm_env_get_cpu(env);
1740     uint32_t oldval = env->cp15.c14_timer[timeridx].ctl;
1741
1742     trace_arm_gt_ctl_write(timeridx, value);
1743     env->cp15.c14_timer[timeridx].ctl = deposit64(oldval, 0, 2, value);
1744     if ((oldval ^ value) & 1) {
1745         /* Enable toggled */
1746         gt_recalc_timer(cpu, timeridx);
1747     } else if ((oldval ^ value) & 2) {
1748         /* IMASK toggled: don't need to recalculate,
1749          * just set the interrupt line based on ISTATUS
1750          */
1751         int irqstate = (oldval & 4) && !(value & 2);
1752
1753         trace_arm_gt_imask_toggle(timeridx, irqstate);
1754         qemu_set_irq(cpu->gt_timer_outputs[timeridx], irqstate);
1755     }
1756 }
1757
1758 static void gt_phys_timer_reset(CPUARMState *env, const ARMCPRegInfo *ri)
1759 {
1760     gt_timer_reset(env, ri, GTIMER_PHYS);
1761 }
1762
1763 static void gt_phys_cval_write(CPUARMState *env, const ARMCPRegInfo *ri,
1764                                uint64_t value)
1765 {
1766     gt_cval_write(env, ri, GTIMER_PHYS, value);
1767 }
1768
1769 static uint64_t gt_phys_tval_read(CPUARMState *env, const ARMCPRegInfo *ri)
1770 {
1771     return gt_tval_read(env, ri, GTIMER_PHYS);
1772 }
1773
1774 static void gt_phys_tval_write(CPUARMState *env, const ARMCPRegInfo *ri,
1775                                uint64_t value)
1776 {
1777     gt_tval_write(env, ri, GTIMER_PHYS, value);
1778 }
1779
1780 static void gt_phys_ctl_write(CPUARMState *env, const ARMCPRegInfo *ri,
1781                               uint64_t value)
1782 {
1783     gt_ctl_write(env, ri, GTIMER_PHYS, value);
1784 }
1785
1786 static void gt_virt_timer_reset(CPUARMState *env, const ARMCPRegInfo *ri)
1787 {
1788     gt_timer_reset(env, ri, GTIMER_VIRT);
1789 }
1790
1791 static void gt_virt_cval_write(CPUARMState *env, const ARMCPRegInfo *ri,
1792                                uint64_t value)
1793 {
1794     gt_cval_write(env, ri, GTIMER_VIRT, value);
1795 }
1796
1797 static uint64_t gt_virt_tval_read(CPUARMState *env, const ARMCPRegInfo *ri)
1798 {
1799     return gt_tval_read(env, ri, GTIMER_VIRT);
1800 }
1801
1802 static void gt_virt_tval_write(CPUARMState *env, const ARMCPRegInfo *ri,
1803                                uint64_t value)
1804 {
1805     gt_tval_write(env, ri, GTIMER_VIRT, value);
1806 }
1807
1808 static void gt_virt_ctl_write(CPUARMState *env, const ARMCPRegInfo *ri,
1809                               uint64_t value)
1810 {
1811     gt_ctl_write(env, ri, GTIMER_VIRT, value);
1812 }
1813
1814 static void gt_cntvoff_write(CPUARMState *env, const ARMCPRegInfo *ri,
1815                               uint64_t value)
1816 {
1817     ARMCPU *cpu = arm_env_get_cpu(env);
1818
1819     trace_arm_gt_cntvoff_write(value);
1820     raw_write(env, ri, value);
1821     gt_recalc_timer(cpu, GTIMER_VIRT);
1822 }
1823
1824 static void gt_hyp_timer_reset(CPUARMState *env, const ARMCPRegInfo *ri)
1825 {
1826     gt_timer_reset(env, ri, GTIMER_HYP);
1827 }
1828
1829 static void gt_hyp_cval_write(CPUARMState *env, const ARMCPRegInfo *ri,
1830                               uint64_t value)
1831 {
1832     gt_cval_write(env, ri, GTIMER_HYP, value);
1833 }
1834
1835 static uint64_t gt_hyp_tval_read(CPUARMState *env, const ARMCPRegInfo *ri)
1836 {
1837     return gt_tval_read(env, ri, GTIMER_HYP);
1838 }
1839
1840 static void gt_hyp_tval_write(CPUARMState *env, const ARMCPRegInfo *ri,
1841                               uint64_t value)
1842 {
1843     gt_tval_write(env, ri, GTIMER_HYP, value);
1844 }
1845
1846 static void gt_hyp_ctl_write(CPUARMState *env, const ARMCPRegInfo *ri,
1847                               uint64_t value)
1848 {
1849     gt_ctl_write(env, ri, GTIMER_HYP, value);
1850 }
1851
1852 static void gt_sec_timer_reset(CPUARMState *env, const ARMCPRegInfo *ri)
1853 {
1854     gt_timer_reset(env, ri, GTIMER_SEC);
1855 }
1856
1857 static void gt_sec_cval_write(CPUARMState *env, const ARMCPRegInfo *ri,
1858                               uint64_t value)
1859 {
1860     gt_cval_write(env, ri, GTIMER_SEC, value);
1861 }
1862
1863 static uint64_t gt_sec_tval_read(CPUARMState *env, const ARMCPRegInfo *ri)
1864 {
1865     return gt_tval_read(env, ri, GTIMER_SEC);
1866 }
1867
1868 static void gt_sec_tval_write(CPUARMState *env, const ARMCPRegInfo *ri,
1869                               uint64_t value)
1870 {
1871     gt_tval_write(env, ri, GTIMER_SEC, value);
1872 }
1873
1874 static void gt_sec_ctl_write(CPUARMState *env, const ARMCPRegInfo *ri,
1875                               uint64_t value)
1876 {
1877     gt_ctl_write(env, ri, GTIMER_SEC, value);
1878 }
1879
1880 void arm_gt_ptimer_cb(void *opaque)
1881 {
1882     ARMCPU *cpu = opaque;
1883
1884     gt_recalc_timer(cpu, GTIMER_PHYS);
1885 }
1886
1887 void arm_gt_vtimer_cb(void *opaque)
1888 {
1889     ARMCPU *cpu = opaque;
1890
1891     gt_recalc_timer(cpu, GTIMER_VIRT);
1892 }
1893
1894 void arm_gt_htimer_cb(void *opaque)
1895 {
1896     ARMCPU *cpu = opaque;
1897
1898     gt_recalc_timer(cpu, GTIMER_HYP);
1899 }
1900
1901 void arm_gt_stimer_cb(void *opaque)
1902 {
1903     ARMCPU *cpu = opaque;
1904
1905     gt_recalc_timer(cpu, GTIMER_SEC);
1906 }
1907
1908 static const ARMCPRegInfo generic_timer_cp_reginfo[] = {
1909     /* Note that CNTFRQ is purely reads-as-written for the benefit
1910      * of software; writing it doesn't actually change the timer frequency.
1911      * Our reset value matches the fixed frequency we implement the timer at.
1912      */
1913     { .name = "CNTFRQ", .cp = 15, .crn = 14, .crm = 0, .opc1 = 0, .opc2 = 0,
1914       .type = ARM_CP_ALIAS,
1915       .access = PL1_RW | PL0_R, .accessfn = gt_cntfrq_access,
1916       .fieldoffset = offsetoflow32(CPUARMState, cp15.c14_cntfrq),
1917     },
1918     { .name = "CNTFRQ_EL0", .state = ARM_CP_STATE_AA64,
1919       .opc0 = 3, .opc1 = 3, .crn = 14, .crm = 0, .opc2 = 0,
1920       .access = PL1_RW | PL0_R, .accessfn = gt_cntfrq_access,
1921       .fieldoffset = offsetof(CPUARMState, cp15.c14_cntfrq),
1922       .resetvalue = (1000 * 1000 * 1000) / GTIMER_SCALE,
1923     },
1924     /* overall control: mostly access permissions */
1925     { .name = "CNTKCTL", .state = ARM_CP_STATE_BOTH,
1926       .opc0 = 3, .opc1 = 0, .crn = 14, .crm = 1, .opc2 = 0,
1927       .access = PL1_RW,
1928       .fieldoffset = offsetof(CPUARMState, cp15.c14_cntkctl),
1929       .resetvalue = 0,
1930     },
1931     /* per-timer control */
1932     { .name = "CNTP_CTL", .cp = 15, .crn = 14, .crm = 2, .opc1 = 0, .opc2 = 1,
1933       .secure = ARM_CP_SECSTATE_NS,
1934       .type = ARM_CP_IO | ARM_CP_ALIAS, .access = PL1_RW | PL0_R,
1935       .accessfn = gt_ptimer_access,
1936       .fieldoffset = offsetoflow32(CPUARMState,
1937                                    cp15.c14_timer[GTIMER_PHYS].ctl),
1938       .writefn = gt_phys_ctl_write, .raw_writefn = raw_write,
1939     },
1940     { .name = "CNTP_CTL(S)",
1941       .cp = 15, .crn = 14, .crm = 2, .opc1 = 0, .opc2 = 1,
1942       .secure = ARM_CP_SECSTATE_S,
1943       .type = ARM_CP_IO | ARM_CP_ALIAS, .access = PL1_RW | PL0_R,
1944       .accessfn = gt_ptimer_access,
1945       .fieldoffset = offsetoflow32(CPUARMState,
1946                                    cp15.c14_timer[GTIMER_SEC].ctl),
1947       .writefn = gt_sec_ctl_write, .raw_writefn = raw_write,
1948     },
1949     { .name = "CNTP_CTL_EL0", .state = ARM_CP_STATE_AA64,
1950       .opc0 = 3, .opc1 = 3, .crn = 14, .crm = 2, .opc2 = 1,
1951       .type = ARM_CP_IO, .access = PL1_RW | PL0_R,
1952       .accessfn = gt_ptimer_access,
1953       .fieldoffset = offsetof(CPUARMState, cp15.c14_timer[GTIMER_PHYS].ctl),
1954       .resetvalue = 0,
1955       .writefn = gt_phys_ctl_write, .raw_writefn = raw_write,
1956     },
1957     { .name = "CNTV_CTL", .cp = 15, .crn = 14, .crm = 3, .opc1 = 0, .opc2 = 1,
1958       .type = ARM_CP_IO | ARM_CP_ALIAS, .access = PL1_RW | PL0_R,
1959       .accessfn = gt_vtimer_access,
1960       .fieldoffset = offsetoflow32(CPUARMState,
1961                                    cp15.c14_timer[GTIMER_VIRT].ctl),
1962       .writefn = gt_virt_ctl_write, .raw_writefn = raw_write,
1963     },
1964     { .name = "CNTV_CTL_EL0", .state = ARM_CP_STATE_AA64,
1965       .opc0 = 3, .opc1 = 3, .crn = 14, .crm = 3, .opc2 = 1,
1966       .type = ARM_CP_IO, .access = PL1_RW | PL0_R,
1967       .accessfn = gt_vtimer_access,
1968       .fieldoffset = offsetof(CPUARMState, cp15.c14_timer[GTIMER_VIRT].ctl),
1969       .resetvalue = 0,
1970       .writefn = gt_virt_ctl_write, .raw_writefn = raw_write,
1971     },
1972     /* TimerValue views: a 32 bit downcounting view of the underlying state */
1973     { .name = "CNTP_TVAL", .cp = 15, .crn = 14, .crm = 2, .opc1 = 0, .opc2 = 0,
1974       .secure = ARM_CP_SECSTATE_NS,
1975       .type = ARM_CP_NO_RAW | ARM_CP_IO, .access = PL1_RW | PL0_R,
1976       .accessfn = gt_ptimer_access,
1977       .readfn = gt_phys_tval_read, .writefn = gt_phys_tval_write,
1978     },
1979     { .name = "CNTP_TVAL(S)",
1980       .cp = 15, .crn = 14, .crm = 2, .opc1 = 0, .opc2 = 0,
1981       .secure = ARM_CP_SECSTATE_S,
1982       .type = ARM_CP_NO_RAW | ARM_CP_IO, .access = PL1_RW | PL0_R,
1983       .accessfn = gt_ptimer_access,
1984       .readfn = gt_sec_tval_read, .writefn = gt_sec_tval_write,
1985     },
1986     { .name = "CNTP_TVAL_EL0", .state = ARM_CP_STATE_AA64,
1987       .opc0 = 3, .opc1 = 3, .crn = 14, .crm = 2, .opc2 = 0,
1988       .type = ARM_CP_NO_RAW | ARM_CP_IO, .access = PL1_RW | PL0_R,
1989       .accessfn = gt_ptimer_access, .resetfn = gt_phys_timer_reset,
1990       .readfn = gt_phys_tval_read, .writefn = gt_phys_tval_write,
1991     },
1992     { .name = "CNTV_TVAL", .cp = 15, .crn = 14, .crm = 3, .opc1 = 0, .opc2 = 0,
1993       .type = ARM_CP_NO_RAW | ARM_CP_IO, .access = PL1_RW | PL0_R,
1994       .accessfn = gt_vtimer_access,
1995       .readfn = gt_virt_tval_read, .writefn = gt_virt_tval_write,
1996     },
1997     { .name = "CNTV_TVAL_EL0", .state = ARM_CP_STATE_AA64,
1998       .opc0 = 3, .opc1 = 3, .crn = 14, .crm = 3, .opc2 = 0,
1999       .type = ARM_CP_NO_RAW | ARM_CP_IO, .access = PL1_RW | PL0_R,
2000       .accessfn = gt_vtimer_access, .resetfn = gt_virt_timer_reset,
2001       .readfn = gt_virt_tval_read, .writefn = gt_virt_tval_write,
2002     },
2003     /* The counter itself */
2004     { .name = "CNTPCT", .cp = 15, .crm = 14, .opc1 = 0,
2005       .access = PL0_R, .type = ARM_CP_64BIT | ARM_CP_NO_RAW | ARM_CP_IO,
2006       .accessfn = gt_pct_access,
2007       .readfn = gt_cnt_read, .resetfn = arm_cp_reset_ignore,
2008     },
2009     { .name = "CNTPCT_EL0", .state = ARM_CP_STATE_AA64,
2010       .opc0 = 3, .opc1 = 3, .crn = 14, .crm = 0, .opc2 = 1,
2011       .access = PL0_R, .type = ARM_CP_NO_RAW | ARM_CP_IO,
2012       .accessfn = gt_pct_access, .readfn = gt_cnt_read,
2013     },
2014     { .name = "CNTVCT", .cp = 15, .crm = 14, .opc1 = 1,
2015       .access = PL0_R, .type = ARM_CP_64BIT | ARM_CP_NO_RAW | ARM_CP_IO,
2016       .accessfn = gt_vct_access,
2017       .readfn = gt_virt_cnt_read, .resetfn = arm_cp_reset_ignore,
2018     },
2019     { .name = "CNTVCT_EL0", .state = ARM_CP_STATE_AA64,
2020       .opc0 = 3, .opc1 = 3, .crn = 14, .crm = 0, .opc2 = 2,
2021       .access = PL0_R, .type = ARM_CP_NO_RAW | ARM_CP_IO,
2022       .accessfn = gt_vct_access, .readfn = gt_virt_cnt_read,
2023     },
2024     /* Comparison value, indicating when the timer goes off */
2025     { .name = "CNTP_CVAL", .cp = 15, .crm = 14, .opc1 = 2,
2026       .secure = ARM_CP_SECSTATE_NS,
2027       .access = PL1_RW | PL0_R,
2028       .type = ARM_CP_64BIT | ARM_CP_IO | ARM_CP_ALIAS,
2029       .fieldoffset = offsetof(CPUARMState, cp15.c14_timer[GTIMER_PHYS].cval),
2030       .accessfn = gt_ptimer_access,
2031       .writefn = gt_phys_cval_write, .raw_writefn = raw_write,
2032     },
2033     { .name = "CNTP_CVAL(S)", .cp = 15, .crm = 14, .opc1 = 2,
2034       .secure = ARM_CP_SECSTATE_S,
2035       .access = PL1_RW | PL0_R,
2036       .type = ARM_CP_64BIT | ARM_CP_IO | ARM_CP_ALIAS,
2037       .fieldoffset = offsetof(CPUARMState, cp15.c14_timer[GTIMER_SEC].cval),
2038       .accessfn = gt_ptimer_access,
2039       .writefn = gt_sec_cval_write, .raw_writefn = raw_write,
2040     },
2041     { .name = "CNTP_CVAL_EL0", .state = ARM_CP_STATE_AA64,
2042       .opc0 = 3, .opc1 = 3, .crn = 14, .crm = 2, .opc2 = 2,
2043       .access = PL1_RW | PL0_R,
2044       .type = ARM_CP_IO,
2045       .fieldoffset = offsetof(CPUARMState, cp15.c14_timer[GTIMER_PHYS].cval),
2046       .resetvalue = 0, .accessfn = gt_ptimer_access,
2047       .writefn = gt_phys_cval_write, .raw_writefn = raw_write,
2048     },
2049     { .name = "CNTV_CVAL", .cp = 15, .crm = 14, .opc1 = 3,
2050       .access = PL1_RW | PL0_R,
2051       .type = ARM_CP_64BIT | ARM_CP_IO | ARM_CP_ALIAS,
2052       .fieldoffset = offsetof(CPUARMState, cp15.c14_timer[GTIMER_VIRT].cval),
2053       .accessfn = gt_vtimer_access,
2054       .writefn = gt_virt_cval_write, .raw_writefn = raw_write,
2055     },
2056     { .name = "CNTV_CVAL_EL0", .state = ARM_CP_STATE_AA64,
2057       .opc0 = 3, .opc1 = 3, .crn = 14, .crm = 3, .opc2 = 2,
2058       .access = PL1_RW | PL0_R,
2059       .type = ARM_CP_IO,
2060       .fieldoffset = offsetof(CPUARMState, cp15.c14_timer[GTIMER_VIRT].cval),
2061       .resetvalue = 0, .accessfn = gt_vtimer_access,
2062       .writefn = gt_virt_cval_write, .raw_writefn = raw_write,
2063     },
2064     /* Secure timer -- this is actually restricted to only EL3
2065      * and configurably Secure-EL1 via the accessfn.
2066      */
2067     { .name = "CNTPS_TVAL_EL1", .state = ARM_CP_STATE_AA64,
2068       .opc0 = 3, .opc1 = 7, .crn = 14, .crm = 2, .opc2 = 0,
2069       .type = ARM_CP_NO_RAW | ARM_CP_IO, .access = PL1_RW,
2070       .accessfn = gt_stimer_access,
2071       .readfn = gt_sec_tval_read,
2072       .writefn = gt_sec_tval_write,
2073       .resetfn = gt_sec_timer_reset,
2074     },
2075     { .name = "CNTPS_CTL_EL1", .state = ARM_CP_STATE_AA64,
2076       .opc0 = 3, .opc1 = 7, .crn = 14, .crm = 2, .opc2 = 1,
2077       .type = ARM_CP_IO, .access = PL1_RW,
2078       .accessfn = gt_stimer_access,
2079       .fieldoffset = offsetof(CPUARMState, cp15.c14_timer[GTIMER_SEC].ctl),
2080       .resetvalue = 0,
2081       .writefn = gt_sec_ctl_write, .raw_writefn = raw_write,
2082     },
2083     { .name = "CNTPS_CVAL_EL1", .state = ARM_CP_STATE_AA64,
2084       .opc0 = 3, .opc1 = 7, .crn = 14, .crm = 2, .opc2 = 2,
2085       .type = ARM_CP_IO, .access = PL1_RW,
2086       .accessfn = gt_stimer_access,
2087       .fieldoffset = offsetof(CPUARMState, cp15.c14_timer[GTIMER_SEC].cval),
2088       .writefn = gt_sec_cval_write, .raw_writefn = raw_write,
2089     },
2090     REGINFO_SENTINEL
2091 };
2092
2093 #else
2094 /* In user-mode none of the generic timer registers are accessible,
2095  * and their implementation depends on QEMU_CLOCK_VIRTUAL and qdev gpio outputs,
2096  * so instead just don't register any of them.
2097  */
2098 static const ARMCPRegInfo generic_timer_cp_reginfo[] = {
2099     REGINFO_SENTINEL
2100 };
2101
2102 #endif
2103
2104 static void par_write(CPUARMState *env, const ARMCPRegInfo *ri, uint64_t value)
2105 {
2106     if (arm_feature(env, ARM_FEATURE_LPAE)) {
2107         raw_write(env, ri, value);
2108     } else if (arm_feature(env, ARM_FEATURE_V7)) {
2109         raw_write(env, ri, value & 0xfffff6ff);
2110     } else {
2111         raw_write(env, ri, value & 0xfffff1ff);
2112     }
2113 }
2114
2115 #ifndef CONFIG_USER_ONLY
2116 /* get_phys_addr() isn't present for user-mode-only targets */
2117
2118 static CPAccessResult ats_access(CPUARMState *env, const ARMCPRegInfo *ri,
2119                                  bool isread)
2120 {
2121     if (ri->opc2 & 4) {
2122         /* The ATS12NSO* operations must trap to EL3 if executed in
2123          * Secure EL1 (which can only happen if EL3 is AArch64).
2124          * They are simply UNDEF if executed from NS EL1.
2125          * They function normally from EL2 or EL3.
2126          */
2127         if (arm_current_el(env) == 1) {
2128             if (arm_is_secure_below_el3(env)) {
2129                 return CP_ACCESS_TRAP_UNCATEGORIZED_EL3;
2130             }
2131             return CP_ACCESS_TRAP_UNCATEGORIZED;
2132         }
2133     }
2134     return CP_ACCESS_OK;
2135 }
2136
2137 static uint64_t do_ats_write(CPUARMState *env, uint64_t value,
2138                              int access_type, ARMMMUIdx mmu_idx)
2139 {
2140     hwaddr phys_addr;
2141     target_ulong page_size;
2142     int prot;
2143     uint32_t fsr;
2144     bool ret;
2145     uint64_t par64;
2146     MemTxAttrs attrs = {};
2147     ARMMMUFaultInfo fi = {};
2148
2149     ret = get_phys_addr(env, value, access_type, mmu_idx,
2150                         &phys_addr, &attrs, &prot, &page_size, &fsr, &fi);
2151     if (extended_addresses_enabled(env)) {
2152         /* fsr is a DFSR/IFSR value for the long descriptor
2153          * translation table format, but with WnR always clear.
2154          * Convert it to a 64-bit PAR.
2155          */
2156         par64 = (1 << 11); /* LPAE bit always set */
2157         if (!ret) {
2158             par64 |= phys_addr & ~0xfffULL;
2159             if (!attrs.secure) {
2160                 par64 |= (1 << 9); /* NS */
2161             }
2162             /* We don't set the ATTR or SH fields in the PAR. */
2163         } else {
2164             par64 |= 1; /* F */
2165             par64 |= (fsr & 0x3f) << 1; /* FS */
2166             /* Note that S2WLK and FSTAGE are always zero, because we don't
2167              * implement virtualization and therefore there can't be a stage 2
2168              * fault.
2169              */
2170         }
2171     } else {
2172         /* fsr is a DFSR/IFSR value for the short descriptor
2173          * translation table format (with WnR always clear).
2174          * Convert it to a 32-bit PAR.
2175          */
2176         if (!ret) {
2177             /* We do not set any attribute bits in the PAR */
2178             if (page_size == (1 << 24)
2179                 && arm_feature(env, ARM_FEATURE_V7)) {
2180                 par64 = (phys_addr & 0xff000000) | (1 << 1);
2181             } else {
2182                 par64 = phys_addr & 0xfffff000;
2183             }
2184             if (!attrs.secure) {
2185                 par64 |= (1 << 9); /* NS */
2186             }
2187         } else {
2188             par64 = ((fsr & (1 << 10)) >> 5) | ((fsr & (1 << 12)) >> 6) |
2189                     ((fsr & 0xf) << 1) | 1;
2190         }
2191     }
2192     return par64;
2193 }
2194
2195 static void ats_write(CPUARMState *env, const ARMCPRegInfo *ri, uint64_t value)
2196 {
2197     int access_type = ri->opc2 & 1;
2198     uint64_t par64;
2199     ARMMMUIdx mmu_idx;
2200     int el = arm_current_el(env);
2201     bool secure = arm_is_secure_below_el3(env);
2202
2203     switch (ri->opc2 & 6) {
2204     case 0:
2205         /* stage 1 current state PL1: ATS1CPR, ATS1CPW */
2206         switch (el) {
2207         case 3:
2208             mmu_idx = ARMMMUIdx_S1E3;
2209             break;
2210         case 2:
2211             mmu_idx = ARMMMUIdx_S1NSE1;
2212             break;
2213         case 1:
2214             mmu_idx = secure ? ARMMMUIdx_S1SE1 : ARMMMUIdx_S1NSE1;
2215             break;
2216         default:
2217             g_assert_not_reached();
2218         }
2219         break;
2220     case 2:
2221         /* stage 1 current state PL0: ATS1CUR, ATS1CUW */
2222         switch (el) {
2223         case 3:
2224             mmu_idx = ARMMMUIdx_S1SE0;
2225             break;
2226         case 2:
2227             mmu_idx = ARMMMUIdx_S1NSE0;
2228             break;
2229         case 1:
2230             mmu_idx = secure ? ARMMMUIdx_S1SE0 : ARMMMUIdx_S1NSE0;
2231             break;
2232         default:
2233             g_assert_not_reached();
2234         }
2235         break;
2236     case 4:
2237         /* stage 1+2 NonSecure PL1: ATS12NSOPR, ATS12NSOPW */
2238         mmu_idx = ARMMMUIdx_S12NSE1;
2239         break;
2240     case 6:
2241         /* stage 1+2 NonSecure PL0: ATS12NSOUR, ATS12NSOUW */
2242         mmu_idx = ARMMMUIdx_S12NSE0;
2243         break;
2244     default:
2245         g_assert_not_reached();
2246     }
2247
2248     par64 = do_ats_write(env, value, access_type, mmu_idx);
2249
2250     A32_BANKED_CURRENT_REG_SET(env, par, par64);
2251 }
2252
2253 static void ats1h_write(CPUARMState *env, const ARMCPRegInfo *ri,
2254                         uint64_t value)
2255 {
2256     int access_type = ri->opc2 & 1;
2257     uint64_t par64;
2258
2259     par64 = do_ats_write(env, value, access_type, ARMMMUIdx_S2NS);
2260
2261     A32_BANKED_CURRENT_REG_SET(env, par, par64);
2262 }
2263
2264 static CPAccessResult at_s1e2_access(CPUARMState *env, const ARMCPRegInfo *ri,
2265                                      bool isread)
2266 {
2267     if (arm_current_el(env) == 3 && !(env->cp15.scr_el3 & SCR_NS)) {
2268         return CP_ACCESS_TRAP;
2269     }
2270     return CP_ACCESS_OK;
2271 }
2272
2273 static void ats_write64(CPUARMState *env, const ARMCPRegInfo *ri,
2274                         uint64_t value)
2275 {
2276     int access_type = ri->opc2 & 1;
2277     ARMMMUIdx mmu_idx;
2278     int secure = arm_is_secure_below_el3(env);
2279
2280     switch (ri->opc2 & 6) {
2281     case 0:
2282         switch (ri->opc1) {
2283         case 0: /* AT S1E1R, AT S1E1W */
2284             mmu_idx = secure ? ARMMMUIdx_S1SE1 : ARMMMUIdx_S1NSE1;
2285             break;
2286         case 4: /* AT S1E2R, AT S1E2W */
2287             mmu_idx = ARMMMUIdx_S1E2;
2288             break;
2289         case 6: /* AT S1E3R, AT S1E3W */
2290             mmu_idx = ARMMMUIdx_S1E3;
2291             break;
2292         default:
2293             g_assert_not_reached();
2294         }
2295         break;
2296     case 2: /* AT S1E0R, AT S1E0W */
2297         mmu_idx = secure ? ARMMMUIdx_S1SE0 : ARMMMUIdx_S1NSE0;
2298         break;
2299     case 4: /* AT S12E1R, AT S12E1W */
2300         mmu_idx = secure ? ARMMMUIdx_S1SE1 : ARMMMUIdx_S12NSE1;
2301         break;
2302     case 6: /* AT S12E0R, AT S12E0W */
2303         mmu_idx = secure ? ARMMMUIdx_S1SE0 : ARMMMUIdx_S12NSE0;
2304         break;
2305     default:
2306         g_assert_not_reached();
2307     }
2308
2309     env->cp15.par_el[1] = do_ats_write(env, value, access_type, mmu_idx);
2310 }
2311 #endif
2312
2313 static const ARMCPRegInfo vapa_cp_reginfo[] = {
2314     { .name = "PAR", .cp = 15, .crn = 7, .crm = 4, .opc1 = 0, .opc2 = 0,
2315       .access = PL1_RW, .resetvalue = 0,
2316       .bank_fieldoffsets = { offsetoflow32(CPUARMState, cp15.par_s),
2317                              offsetoflow32(CPUARMState, cp15.par_ns) },
2318       .writefn = par_write },
2319 #ifndef CONFIG_USER_ONLY
2320     /* This underdecoding is safe because the reginfo is NO_RAW. */
2321     { .name = "ATS", .cp = 15, .crn = 7, .crm = 8, .opc1 = 0, .opc2 = CP_ANY,
2322       .access = PL1_W, .accessfn = ats_access,
2323       .writefn = ats_write, .type = ARM_CP_NO_RAW },
2324 #endif
2325     REGINFO_SENTINEL
2326 };
2327
2328 /* Return basic MPU access permission bits.  */
2329 static uint32_t simple_mpu_ap_bits(uint32_t val)
2330 {
2331     uint32_t ret;
2332     uint32_t mask;
2333     int i;
2334     ret = 0;
2335     mask = 3;
2336     for (i = 0; i < 16; i += 2) {
2337         ret |= (val >> i) & mask;
2338         mask <<= 2;
2339     }
2340     return ret;
2341 }
2342
2343 /* Pad basic MPU access permission bits to extended format.  */
2344 static uint32_t extended_mpu_ap_bits(uint32_t val)
2345 {
2346     uint32_t ret;
2347     uint32_t mask;
2348     int i;
2349     ret = 0;
2350     mask = 3;
2351     for (i = 0; i < 16; i += 2) {
2352         ret |= (val & mask) << i;
2353         mask <<= 2;
2354     }
2355     return ret;
2356 }
2357
2358 static void pmsav5_data_ap_write(CPUARMState *env, const ARMCPRegInfo *ri,
2359                                  uint64_t value)
2360 {
2361     env->cp15.pmsav5_data_ap = extended_mpu_ap_bits(value);
2362 }
2363
2364 static uint64_t pmsav5_data_ap_read(CPUARMState *env, const ARMCPRegInfo *ri)
2365 {
2366     return simple_mpu_ap_bits(env->cp15.pmsav5_data_ap);
2367 }
2368
2369 static void pmsav5_insn_ap_write(CPUARMState *env, const ARMCPRegInfo *ri,
2370                                  uint64_t value)
2371 {
2372     env->cp15.pmsav5_insn_ap = extended_mpu_ap_bits(value);
2373 }
2374
2375 static uint64_t pmsav5_insn_ap_read(CPUARMState *env, const ARMCPRegInfo *ri)
2376 {
2377     return simple_mpu_ap_bits(env->cp15.pmsav5_insn_ap);
2378 }
2379
2380 static uint64_t pmsav7_read(CPUARMState *env, const ARMCPRegInfo *ri)
2381 {
2382     uint32_t *u32p = *(uint32_t **)raw_ptr(env, ri);
2383
2384     if (!u32p) {
2385         return 0;
2386     }
2387
2388     u32p += env->cp15.c6_rgnr;
2389     return *u32p;
2390 }
2391
2392 static void pmsav7_write(CPUARMState *env, const ARMCPRegInfo *ri,
2393                          uint64_t value)
2394 {
2395     ARMCPU *cpu = arm_env_get_cpu(env);
2396     uint32_t *u32p = *(uint32_t **)raw_ptr(env, ri);
2397
2398     if (!u32p) {
2399         return;
2400     }
2401
2402     u32p += env->cp15.c6_rgnr;
2403     tlb_flush(CPU(cpu)); /* Mappings may have changed - purge! */
2404     *u32p = value;
2405 }
2406
2407 static void pmsav7_reset(CPUARMState *env, const ARMCPRegInfo *ri)
2408 {
2409     ARMCPU *cpu = arm_env_get_cpu(env);
2410     uint32_t *u32p = *(uint32_t **)raw_ptr(env, ri);
2411
2412     if (!u32p) {
2413         return;
2414     }
2415
2416     memset(u32p, 0, sizeof(*u32p) * cpu->pmsav7_dregion);
2417 }
2418
2419 static void pmsav7_rgnr_write(CPUARMState *env, const ARMCPRegInfo *ri,
2420                               uint64_t value)
2421 {
2422     ARMCPU *cpu = arm_env_get_cpu(env);
2423     uint32_t nrgs = cpu->pmsav7_dregion;
2424
2425     if (value >= nrgs) {
2426         qemu_log_mask(LOG_GUEST_ERROR,
2427                       "PMSAv7 RGNR write >= # supported regions, %" PRIu32
2428                       " > %" PRIu32 "\n", (uint32_t)value, nrgs);
2429         return;
2430     }
2431
2432     raw_write(env, ri, value);
2433 }
2434
2435 static const ARMCPRegInfo pmsav7_cp_reginfo[] = {
2436     { .name = "DRBAR", .cp = 15, .crn = 6, .opc1 = 0, .crm = 1, .opc2 = 0,
2437       .access = PL1_RW, .type = ARM_CP_NO_RAW,
2438       .fieldoffset = offsetof(CPUARMState, pmsav7.drbar),
2439       .readfn = pmsav7_read, .writefn = pmsav7_write, .resetfn = pmsav7_reset },
2440     { .name = "DRSR", .cp = 15, .crn = 6, .opc1 = 0, .crm = 1, .opc2 = 2,
2441       .access = PL1_RW, .type = ARM_CP_NO_RAW,
2442       .fieldoffset = offsetof(CPUARMState, pmsav7.drsr),
2443       .readfn = pmsav7_read, .writefn = pmsav7_write, .resetfn = pmsav7_reset },
2444     { .name = "DRACR", .cp = 15, .crn = 6, .opc1 = 0, .crm = 1, .opc2 = 4,
2445       .access = PL1_RW, .type = ARM_CP_NO_RAW,
2446       .fieldoffset = offsetof(CPUARMState, pmsav7.dracr),
2447       .readfn = pmsav7_read, .writefn = pmsav7_write, .resetfn = pmsav7_reset },
2448     { .name = "RGNR", .cp = 15, .crn = 6, .opc1 = 0, .crm = 2, .opc2 = 0,
2449       .access = PL1_RW,
2450       .fieldoffset = offsetof(CPUARMState, cp15.c6_rgnr),
2451       .writefn = pmsav7_rgnr_write },
2452     REGINFO_SENTINEL
2453 };
2454
2455 static const ARMCPRegInfo pmsav5_cp_reginfo[] = {
2456     { .name = "DATA_AP", .cp = 15, .crn = 5, .crm = 0, .opc1 = 0, .opc2 = 0,
2457       .access = PL1_RW, .type = ARM_CP_ALIAS,
2458       .fieldoffset = offsetof(CPUARMState, cp15.pmsav5_data_ap),
2459       .readfn = pmsav5_data_ap_read, .writefn = pmsav5_data_ap_write, },
2460     { .name = "INSN_AP", .cp = 15, .crn = 5, .crm = 0, .opc1 = 0, .opc2 = 1,
2461       .access = PL1_RW, .type = ARM_CP_ALIAS,
2462       .fieldoffset = offsetof(CPUARMState, cp15.pmsav5_insn_ap),
2463       .readfn = pmsav5_insn_ap_read, .writefn = pmsav5_insn_ap_write, },
2464     { .name = "DATA_EXT_AP", .cp = 15, .crn = 5, .crm = 0, .opc1 = 0, .opc2 = 2,
2465       .access = PL1_RW,
2466       .fieldoffset = offsetof(CPUARMState, cp15.pmsav5_data_ap),
2467       .resetvalue = 0, },
2468     { .name = "INSN_EXT_AP", .cp = 15, .crn = 5, .crm = 0, .opc1 = 0, .opc2 = 3,
2469       .access = PL1_RW,
2470       .fieldoffset = offsetof(CPUARMState, cp15.pmsav5_insn_ap),
2471       .resetvalue = 0, },
2472     { .name = "DCACHE_CFG", .cp = 15, .crn = 2, .crm = 0, .opc1 = 0, .opc2 = 0,
2473       .access = PL1_RW,
2474       .fieldoffset = offsetof(CPUARMState, cp15.c2_data), .resetvalue = 0, },
2475     { .name = "ICACHE_CFG", .cp = 15, .crn = 2, .crm = 0, .opc1 = 0, .opc2 = 1,
2476       .access = PL1_RW,
2477       .fieldoffset = offsetof(CPUARMState, cp15.c2_insn), .resetvalue = 0, },
2478     /* Protection region base and size registers */
2479     { .name = "946_PRBS0", .cp = 15, .crn = 6, .crm = 0, .opc1 = 0,
2480       .opc2 = CP_ANY, .access = PL1_RW, .resetvalue = 0,
2481       .fieldoffset = offsetof(CPUARMState, cp15.c6_region[0]) },
2482     { .name = "946_PRBS1", .cp = 15, .crn = 6, .crm = 1, .opc1 = 0,
2483       .opc2 = CP_ANY, .access = PL1_RW, .resetvalue = 0,
2484       .fieldoffset = offsetof(CPUARMState, cp15.c6_region[1]) },
2485     { .name = "946_PRBS2", .cp = 15, .crn = 6, .crm = 2, .opc1 = 0,
2486       .opc2 = CP_ANY, .access = PL1_RW, .resetvalue = 0,
2487       .fieldoffset = offsetof(CPUARMState, cp15.c6_region[2]) },
2488     { .name = "946_PRBS3", .cp = 15, .crn = 6, .crm = 3, .opc1 = 0,
2489       .opc2 = CP_ANY, .access = PL1_RW, .resetvalue = 0,
2490       .fieldoffset = offsetof(CPUARMState, cp15.c6_region[3]) },
2491     { .name = "946_PRBS4", .cp = 15, .crn = 6, .crm = 4, .opc1 = 0,
2492       .opc2 = CP_ANY, .access = PL1_RW, .resetvalue = 0,
2493       .fieldoffset = offsetof(CPUARMState, cp15.c6_region[4]) },
2494     { .name = "946_PRBS5", .cp = 15, .crn = 6, .crm = 5, .opc1 = 0,
2495       .opc2 = CP_ANY, .access = PL1_RW, .resetvalue = 0,
2496       .fieldoffset = offsetof(CPUARMState, cp15.c6_region[5]) },
2497     { .name = "946_PRBS6", .cp = 15, .crn = 6, .crm = 6, .opc1 = 0,
2498       .opc2 = CP_ANY, .access = PL1_RW, .resetvalue = 0,
2499       .fieldoffset = offsetof(CPUARMState, cp15.c6_region[6]) },
2500     { .name = "946_PRBS7", .cp = 15, .crn = 6, .crm = 7, .opc1 = 0,
2501       .opc2 = CP_ANY, .access = PL1_RW, .resetvalue = 0,
2502       .fieldoffset = offsetof(CPUARMState, cp15.c6_region[7]) },
2503     REGINFO_SENTINEL
2504 };
2505
2506 static void vmsa_ttbcr_raw_write(CPUARMState *env, const ARMCPRegInfo *ri,
2507                                  uint64_t value)
2508 {
2509     TCR *tcr = raw_ptr(env, ri);
2510     int maskshift = extract32(value, 0, 3);
2511
2512     if (!arm_feature(env, ARM_FEATURE_V8)) {
2513         if (arm_feature(env, ARM_FEATURE_LPAE) && (value & TTBCR_EAE)) {
2514             /* Pre ARMv8 bits [21:19], [15:14] and [6:3] are UNK/SBZP when
2515              * using Long-desciptor translation table format */
2516             value &= ~((7 << 19) | (3 << 14) | (0xf << 3));
2517         } else if (arm_feature(env, ARM_FEATURE_EL3)) {
2518             /* In an implementation that includes the Security Extensions
2519              * TTBCR has additional fields PD0 [4] and PD1 [5] for
2520              * Short-descriptor translation table format.
2521              */
2522             value &= TTBCR_PD1 | TTBCR_PD0 | TTBCR_N;
2523         } else {
2524             value &= TTBCR_N;
2525         }
2526     }
2527
2528     /* Update the masks corresponding to the TCR bank being written
2529      * Note that we always calculate mask and base_mask, but
2530      * they are only used for short-descriptor tables (ie if EAE is 0);
2531      * for long-descriptor tables the TCR fields are used differently
2532      * and the mask and base_mask values are meaningless.
2533      */
2534     tcr->raw_tcr = value;
2535     tcr->mask = ~(((uint32_t)0xffffffffu) >> maskshift);
2536     tcr->base_mask = ~((uint32_t)0x3fffu >> maskshift);
2537 }
2538
2539 static void vmsa_ttbcr_write(CPUARMState *env, const ARMCPRegInfo *ri,
2540                              uint64_t value)
2541 {
2542     ARMCPU *cpu = arm_env_get_cpu(env);
2543
2544     if (arm_feature(env, ARM_FEATURE_LPAE)) {
2545         /* With LPAE the TTBCR could result in a change of ASID
2546          * via the TTBCR.A1 bit, so do a TLB flush.
2547          */
2548         tlb_flush(CPU(cpu));
2549     }
2550     vmsa_ttbcr_raw_write(env, ri, value);
2551 }
2552
2553 static void vmsa_ttbcr_reset(CPUARMState *env, const ARMCPRegInfo *ri)
2554 {
2555     TCR *tcr = raw_ptr(env, ri);
2556
2557     /* Reset both the TCR as well as the masks corresponding to the bank of
2558      * the TCR being reset.
2559      */
2560     tcr->raw_tcr = 0;
2561     tcr->mask = 0;
2562     tcr->base_mask = 0xffffc000u;
2563 }
2564
2565 static void vmsa_tcr_el1_write(CPUARMState *env, const ARMCPRegInfo *ri,
2566                                uint64_t value)
2567 {
2568     ARMCPU *cpu = arm_env_get_cpu(env);
2569     TCR *tcr = raw_ptr(env, ri);
2570
2571     /* For AArch64 the A1 bit could result in a change of ASID, so TLB flush. */
2572     tlb_flush(CPU(cpu));
2573     tcr->raw_tcr = value;
2574 }
2575
2576 static void vmsa_ttbr_write(CPUARMState *env, const ARMCPRegInfo *ri,
2577                             uint64_t value)
2578 {
2579     /* 64 bit accesses to the TTBRs can change the ASID and so we
2580      * must flush the TLB.
2581      */
2582     if (cpreg_field_is_64bit(ri)) {
2583         ARMCPU *cpu = arm_env_get_cpu(env);
2584
2585         tlb_flush(CPU(cpu));
2586     }
2587     raw_write(env, ri, value);
2588 }
2589
2590 static void vttbr_write(CPUARMState *env, const ARMCPRegInfo *ri,
2591                         uint64_t value)
2592 {
2593     ARMCPU *cpu = arm_env_get_cpu(env);
2594     CPUState *cs = CPU(cpu);
2595
2596     /* Accesses to VTTBR may change the VMID so we must flush the TLB.  */
2597     if (raw_read(env, ri) != value) {
2598         tlb_flush_by_mmuidx(cs,
2599                             ARMMMUIdxBit_S12NSE1 |
2600                             ARMMMUIdxBit_S12NSE0 |
2601                             ARMMMUIdxBit_S2NS);
2602         raw_write(env, ri, value);
2603     }
2604 }
2605
2606 static const ARMCPRegInfo vmsa_pmsa_cp_reginfo[] = {
2607     { .name = "DFSR", .cp = 15, .crn = 5, .crm = 0, .opc1 = 0, .opc2 = 0,
2608       .access = PL1_RW, .type = ARM_CP_ALIAS,
2609       .bank_fieldoffsets = { offsetoflow32(CPUARMState, cp15.dfsr_s),
2610                              offsetoflow32(CPUARMState, cp15.dfsr_ns) }, },
2611     { .name = "IFSR", .cp = 15, .crn = 5, .crm = 0, .opc1 = 0, .opc2 = 1,
2612       .access = PL1_RW, .resetvalue = 0,
2613       .bank_fieldoffsets = { offsetoflow32(CPUARMState, cp15.ifsr_s),
2614                              offsetoflow32(CPUARMState, cp15.ifsr_ns) } },
2615     { .name = "DFAR", .cp = 15, .opc1 = 0, .crn = 6, .crm = 0, .opc2 = 0,
2616       .access = PL1_RW, .resetvalue = 0,
2617       .bank_fieldoffsets = { offsetof(CPUARMState, cp15.dfar_s),
2618                              offsetof(CPUARMState, cp15.dfar_ns) } },
2619     { .name = "FAR_EL1", .state = ARM_CP_STATE_AA64,
2620       .opc0 = 3, .crn = 6, .crm = 0, .opc1 = 0, .opc2 = 0,
2621       .access = PL1_RW, .fieldoffset = offsetof(CPUARMState, cp15.far_el[1]),
2622       .resetvalue = 0, },
2623     REGINFO_SENTINEL
2624 };
2625
2626 static const ARMCPRegInfo vmsa_cp_reginfo[] = {
2627     { .name = "ESR_EL1", .state = ARM_CP_STATE_AA64,
2628       .opc0 = 3, .crn = 5, .crm = 2, .opc1 = 0, .opc2 = 0,
2629       .access = PL1_RW,
2630       .fieldoffset = offsetof(CPUARMState, cp15.esr_el[1]), .resetvalue = 0, },
2631     { .name = "TTBR0_EL1", .state = ARM_CP_STATE_BOTH,
2632       .opc0 = 3, .opc1 = 0, .crn = 2, .crm = 0, .opc2 = 0,
2633       .access = PL1_RW, .writefn = vmsa_ttbr_write, .resetvalue = 0,
2634       .bank_fieldoffsets = { offsetof(CPUARMState, cp15.ttbr0_s),
2635                              offsetof(CPUARMState, cp15.ttbr0_ns) } },
2636     { .name = "TTBR1_EL1", .state = ARM_CP_STATE_BOTH,
2637       .opc0 = 3, .opc1 = 0, .crn = 2, .crm = 0, .opc2 = 1,
2638       .access = PL1_RW, .writefn = vmsa_ttbr_write, .resetvalue = 0,
2639       .bank_fieldoffsets = { offsetof(CPUARMState, cp15.ttbr1_s),
2640                              offsetof(CPUARMState, cp15.ttbr1_ns) } },
2641     { .name = "TCR_EL1", .state = ARM_CP_STATE_AA64,
2642       .opc0 = 3, .crn = 2, .crm = 0, .opc1 = 0, .opc2 = 2,
2643       .access = PL1_RW, .writefn = vmsa_tcr_el1_write,
2644       .resetfn = vmsa_ttbcr_reset, .raw_writefn = raw_write,
2645       .fieldoffset = offsetof(CPUARMState, cp15.tcr_el[1]) },
2646     { .name = "TTBCR", .cp = 15, .crn = 2, .crm = 0, .opc1 = 0, .opc2 = 2,
2647       .access = PL1_RW, .type = ARM_CP_ALIAS, .writefn = vmsa_ttbcr_write,
2648       .raw_writefn = vmsa_ttbcr_raw_write,
2649       .bank_fieldoffsets = { offsetoflow32(CPUARMState, cp15.tcr_el[3]),
2650                              offsetoflow32(CPUARMState, cp15.tcr_el[1])} },
2651     REGINFO_SENTINEL
2652 };
2653
2654 static void omap_ticonfig_write(CPUARMState *env, const ARMCPRegInfo *ri,
2655                                 uint64_t value)
2656 {
2657     env->cp15.c15_ticonfig = value & 0xe7;
2658     /* The OS_TYPE bit in this register changes the reported CPUID! */
2659     env->cp15.c0_cpuid = (value & (1 << 5)) ?
2660         ARM_CPUID_TI915T : ARM_CPUID_TI925T;
2661 }
2662
2663 static void omap_threadid_write(CPUARMState *env, const ARMCPRegInfo *ri,
2664                                 uint64_t value)
2665 {
2666     env->cp15.c15_threadid = value & 0xffff;
2667 }
2668
2669 static void omap_wfi_write(CPUARMState *env, const ARMCPRegInfo *ri,
2670                            uint64_t value)
2671 {
2672     /* Wait-for-interrupt (deprecated) */
2673     cpu_interrupt(CPU(arm_env_get_cpu(env)), CPU_INTERRUPT_HALT);
2674 }
2675
2676 static void omap_cachemaint_write(CPUARMState *env, const ARMCPRegInfo *ri,
2677                                   uint64_t value)
2678 {
2679     /* On OMAP there are registers indicating the max/min index of dcache lines
2680      * containing a dirty line; cache flush operations have to reset these.
2681      */
2682     env->cp15.c15_i_max = 0x000;
2683     env->cp15.c15_i_min = 0xff0;
2684 }
2685
2686 static const ARMCPRegInfo omap_cp_reginfo[] = {
2687     { .name = "DFSR", .cp = 15, .crn = 5, .crm = CP_ANY,
2688       .opc1 = CP_ANY, .opc2 = CP_ANY, .access = PL1_RW, .type = ARM_CP_OVERRIDE,
2689       .fieldoffset = offsetoflow32(CPUARMState, cp15.esr_el[1]),
2690       .resetvalue = 0, },
2691     { .name = "", .cp = 15, .crn = 15, .crm = 0, .opc1 = 0, .opc2 = 0,
2692       .access = PL1_RW, .type = ARM_CP_NOP },
2693     { .name = "TICONFIG", .cp = 15, .crn = 15, .crm = 1, .opc1 = 0, .opc2 = 0,
2694       .access = PL1_RW,
2695       .fieldoffset = offsetof(CPUARMState, cp15.c15_ticonfig), .resetvalue = 0,
2696       .writefn = omap_ticonfig_write },
2697     { .name = "IMAX", .cp = 15, .crn = 15, .crm = 2, .opc1 = 0, .opc2 = 0,
2698       .access = PL1_RW,
2699       .fieldoffset = offsetof(CPUARMState, cp15.c15_i_max), .resetvalue = 0, },
2700     { .name = "IMIN", .cp = 15, .crn = 15, .crm = 3, .opc1 = 0, .opc2 = 0,
2701       .access = PL1_RW, .resetvalue = 0xff0,
2702       .fieldoffset = offsetof(CPUARMState, cp15.c15_i_min) },
2703     { .name = "THREADID", .cp = 15, .crn = 15, .crm = 4, .opc1 = 0, .opc2 = 0,
2704       .access = PL1_RW,
2705       .fieldoffset = offsetof(CPUARMState, cp15.c15_threadid), .resetvalue = 0,
2706       .writefn = omap_threadid_write },
2707     { .name = "TI925T_STATUS", .cp = 15, .crn = 15,
2708       .crm = 8, .opc1 = 0, .opc2 = 0, .access = PL1_RW,
2709       .type = ARM_CP_NO_RAW,
2710       .readfn = arm_cp_read_zero, .writefn = omap_wfi_write, },
2711     /* TODO: Peripheral port remap register:
2712      * On OMAP2 mcr p15, 0, rn, c15, c2, 4 sets up the interrupt controller
2713      * base address at $rn & ~0xfff and map size of 0x200 << ($rn & 0xfff),
2714      * when MMU is off.
2715      */
2716     { .name = "OMAP_CACHEMAINT", .cp = 15, .crn = 7, .crm = CP_ANY,
2717       .opc1 = 0, .opc2 = CP_ANY, .access = PL1_W,
2718       .type = ARM_CP_OVERRIDE | ARM_CP_NO_RAW,
2719       .writefn = omap_cachemaint_write },
2720     { .name = "C9", .cp = 15, .crn = 9,
2721       .crm = CP_ANY, .opc1 = CP_ANY, .opc2 = CP_ANY, .access = PL1_RW,
2722       .type = ARM_CP_CONST | ARM_CP_OVERRIDE, .resetvalue = 0 },
2723     REGINFO_SENTINEL
2724 };
2725
2726 static void xscale_cpar_write(CPUARMState *env, const ARMCPRegInfo *ri,
2727                               uint64_t value)
2728 {
2729     env->cp15.c15_cpar = value & 0x3fff;
2730 }
2731
2732 static const ARMCPRegInfo xscale_cp_reginfo[] = {
2733     { .name = "XSCALE_CPAR",
2734       .cp = 15, .crn = 15, .crm = 1, .opc1 = 0, .opc2 = 0, .access = PL1_RW,
2735       .fieldoffset = offsetof(CPUARMState, cp15.c15_cpar), .resetvalue = 0,
2736       .writefn = xscale_cpar_write, },
2737     { .name = "XSCALE_AUXCR",
2738       .cp = 15, .crn = 1, .crm = 0, .opc1 = 0, .opc2 = 1, .access = PL1_RW,
2739       .fieldoffset = offsetof(CPUARMState, cp15.c1_xscaleauxcr),
2740       .resetvalue = 0, },
2741     /* XScale specific cache-lockdown: since we have no cache we NOP these
2742      * and hope the guest does not really rely on cache behaviour.
2743      */
2744     { .name = "XSCALE_LOCK_ICACHE_LINE",
2745       .cp = 15, .opc1 = 0, .crn = 9, .crm = 1, .opc2 = 0,
2746       .access = PL1_W, .type = ARM_CP_NOP },
2747     { .name = "XSCALE_UNLOCK_ICACHE",
2748       .cp = 15, .opc1 = 0, .crn = 9, .crm = 1, .opc2 = 1,
2749       .access = PL1_W, .type = ARM_CP_NOP },
2750     { .name = "XSCALE_DCACHE_LOCK",
2751       .cp = 15, .opc1 = 0, .crn = 9, .crm = 2, .opc2 = 0,
2752       .access = PL1_RW, .type = ARM_CP_NOP },
2753     { .name = "XSCALE_UNLOCK_DCACHE",
2754       .cp = 15, .opc1 = 0, .crn = 9, .crm = 2, .opc2 = 1,
2755       .access = PL1_W, .type = ARM_CP_NOP },
2756     REGINFO_SENTINEL
2757 };
2758
2759 static const ARMCPRegInfo dummy_c15_cp_reginfo[] = {
2760     /* RAZ/WI the whole crn=15 space, when we don't have a more specific
2761      * implementation of this implementation-defined space.
2762      * Ideally this should eventually disappear in favour of actually
2763      * implementing the correct behaviour for all cores.
2764      */
2765     { .name = "C15_IMPDEF", .cp = 15, .crn = 15,
2766       .crm = CP_ANY, .opc1 = CP_ANY, .opc2 = CP_ANY,
2767       .access = PL1_RW,
2768       .type = ARM_CP_CONST | ARM_CP_NO_RAW | ARM_CP_OVERRIDE,
2769       .resetvalue = 0 },
2770     REGINFO_SENTINEL
2771 };
2772
2773 static const ARMCPRegInfo cache_dirty_status_cp_reginfo[] = {
2774     /* Cache status: RAZ because we have no cache so it's always clean */
2775     { .name = "CDSR", .cp = 15, .crn = 7, .crm = 10, .opc1 = 0, .opc2 = 6,
2776       .access = PL1_R, .type = ARM_CP_CONST | ARM_CP_NO_RAW,
2777       .resetvalue = 0 },
2778     REGINFO_SENTINEL
2779 };
2780
2781 static const ARMCPRegInfo cache_block_ops_cp_reginfo[] = {
2782     /* We never have a a block transfer operation in progress */
2783     { .name = "BXSR", .cp = 15, .crn = 7, .crm = 12, .opc1 = 0, .opc2 = 4,
2784       .access = PL0_R, .type = ARM_CP_CONST | ARM_CP_NO_RAW,
2785       .resetvalue = 0 },
2786     /* The cache ops themselves: these all NOP for QEMU */
2787     { .name = "IICR", .cp = 15, .crm = 5, .opc1 = 0,
2788       .access = PL1_W, .type = ARM_CP_NOP|ARM_CP_64BIT },
2789     { .name = "IDCR", .cp = 15, .crm = 6, .opc1 = 0,
2790       .access = PL1_W, .type = ARM_CP_NOP|ARM_CP_64BIT },
2791     { .name = "CDCR", .cp = 15, .crm = 12, .opc1 = 0,
2792       .access = PL0_W, .type = ARM_CP_NOP|ARM_CP_64BIT },
2793     { .name = "PIR", .cp = 15, .crm = 12, .opc1 = 1,
2794       .access = PL0_W, .type = ARM_CP_NOP|ARM_CP_64BIT },
2795     { .name = "PDR", .cp = 15, .crm = 12, .opc1 = 2,
2796       .access = PL0_W, .type = ARM_CP_NOP|ARM_CP_64BIT },
2797     { .name = "CIDCR", .cp = 15, .crm = 14, .opc1 = 0,
2798       .access = PL1_W, .type = ARM_CP_NOP|ARM_CP_64BIT },
2799     REGINFO_SENTINEL
2800 };
2801
2802 static const ARMCPRegInfo cache_test_clean_cp_reginfo[] = {
2803     /* The cache test-and-clean instructions always return (1 << 30)
2804      * to indicate that there are no dirty cache lines.
2805      */
2806     { .name = "TC_DCACHE", .cp = 15, .crn = 7, .crm = 10, .opc1 = 0, .opc2 = 3,
2807       .access = PL0_R, .type = ARM_CP_CONST | ARM_CP_NO_RAW,
2808       .resetvalue = (1 << 30) },
2809     { .name = "TCI_DCACHE", .cp = 15, .crn = 7, .crm = 14, .opc1 = 0, .opc2 = 3,
2810       .access = PL0_R, .type = ARM_CP_CONST | ARM_CP_NO_RAW,
2811       .resetvalue = (1 << 30) },
2812     REGINFO_SENTINEL
2813 };
2814
2815 static const ARMCPRegInfo strongarm_cp_reginfo[] = {
2816     /* Ignore ReadBuffer accesses */
2817     { .name = "C9_READBUFFER", .cp = 15, .crn = 9,
2818       .crm = CP_ANY, .opc1 = CP_ANY, .opc2 = CP_ANY,
2819       .access = PL1_RW, .resetvalue = 0,
2820       .type = ARM_CP_CONST | ARM_CP_OVERRIDE | ARM_CP_NO_RAW },
2821     REGINFO_SENTINEL
2822 };
2823
2824 static uint64_t midr_read(CPUARMState *env, const ARMCPRegInfo *ri)
2825 {
2826     ARMCPU *cpu = arm_env_get_cpu(env);
2827     unsigned int cur_el = arm_current_el(env);
2828     bool secure = arm_is_secure(env);
2829
2830     if (arm_feature(&cpu->env, ARM_FEATURE_EL2) && !secure && cur_el == 1) {
2831         return env->cp15.vpidr_el2;
2832     }
2833     return raw_read(env, ri);
2834 }
2835
2836 static uint64_t mpidr_read_val(CPUARMState *env)
2837 {
2838     ARMCPU *cpu = ARM_CPU(arm_env_get_cpu(env));
2839     uint64_t mpidr = cpu->mp_affinity;
2840
2841     if (arm_feature(env, ARM_FEATURE_V7MP)) {
2842         mpidr |= (1U << 31);
2843         /* Cores which are uniprocessor (non-coherent)
2844          * but still implement the MP extensions set
2845          * bit 30. (For instance, Cortex-R5).
2846          */
2847         if (cpu->mp_is_up) {
2848             mpidr |= (1u << 30);
2849         }
2850     }
2851     return mpidr;
2852 }
2853
2854 static uint64_t mpidr_read(CPUARMState *env, const ARMCPRegInfo *ri)
2855 {
2856     unsigned int cur_el = arm_current_el(env);
2857     bool secure = arm_is_secure(env);
2858
2859     if (arm_feature(env, ARM_FEATURE_EL2) && !secure && cur_el == 1) {
2860         return env->cp15.vmpidr_el2;
2861     }
2862     return mpidr_read_val(env);
2863 }
2864
2865 static const ARMCPRegInfo mpidr_cp_reginfo[] = {
2866     { .name = "MPIDR", .state = ARM_CP_STATE_BOTH,
2867       .opc0 = 3, .crn = 0, .crm = 0, .opc1 = 0, .opc2 = 5,
2868       .access = PL1_R, .readfn = mpidr_read, .type = ARM_CP_NO_RAW },
2869     REGINFO_SENTINEL
2870 };
2871
2872 static const ARMCPRegInfo lpae_cp_reginfo[] = {
2873     /* NOP AMAIR0/1 */
2874     { .name = "AMAIR0", .state = ARM_CP_STATE_BOTH,
2875       .opc0 = 3, .crn = 10, .crm = 3, .opc1 = 0, .opc2 = 0,
2876       .access = PL1_RW, .type = ARM_CP_CONST,
2877       .resetvalue = 0 },
2878     /* AMAIR1 is mapped to AMAIR_EL1[63:32] */
2879     { .name = "AMAIR1", .cp = 15, .crn = 10, .crm = 3, .opc1 = 0, .opc2 = 1,
2880       .access = PL1_RW, .type = ARM_CP_CONST,
2881       .resetvalue = 0 },
2882     { .name = "PAR", .cp = 15, .crm = 7, .opc1 = 0,
2883       .access = PL1_RW, .type = ARM_CP_64BIT, .resetvalue = 0,
2884       .bank_fieldoffsets = { offsetof(CPUARMState, cp15.par_s),
2885                              offsetof(CPUARMState, cp15.par_ns)} },
2886     { .name = "TTBR0", .cp = 15, .crm = 2, .opc1 = 0,
2887       .access = PL1_RW, .type = ARM_CP_64BIT | ARM_CP_ALIAS,
2888       .bank_fieldoffsets = { offsetof(CPUARMState, cp15.ttbr0_s),
2889                              offsetof(CPUARMState, cp15.ttbr0_ns) },
2890       .writefn = vmsa_ttbr_write, },
2891     { .name = "TTBR1", .cp = 15, .crm = 2, .opc1 = 1,
2892       .access = PL1_RW, .type = ARM_CP_64BIT | ARM_CP_ALIAS,
2893       .bank_fieldoffsets = { offsetof(CPUARMState, cp15.ttbr1_s),
2894                              offsetof(CPUARMState, cp15.ttbr1_ns) },
2895       .writefn = vmsa_ttbr_write, },
2896     REGINFO_SENTINEL
2897 };
2898
2899 static uint64_t aa64_fpcr_read(CPUARMState *env, const ARMCPRegInfo *ri)
2900 {
2901     return vfp_get_fpcr(env);
2902 }
2903
2904 static void aa64_fpcr_write(CPUARMState *env, const ARMCPRegInfo *ri,
2905                             uint64_t value)
2906 {
2907     vfp_set_fpcr(env, value);
2908 }
2909
2910 static uint64_t aa64_fpsr_read(CPUARMState *env, const ARMCPRegInfo *ri)
2911 {
2912     return vfp_get_fpsr(env);
2913 }
2914
2915 static void aa64_fpsr_write(CPUARMState *env, const ARMCPRegInfo *ri,
2916                             uint64_t value)
2917 {
2918     vfp_set_fpsr(env, value);
2919 }
2920
2921 static CPAccessResult aa64_daif_access(CPUARMState *env, const ARMCPRegInfo *ri,
2922                                        bool isread)
2923 {
2924     if (arm_current_el(env) == 0 && !(env->cp15.sctlr_el[1] & SCTLR_UMA)) {
2925         return CP_ACCESS_TRAP;
2926     }
2927     return CP_ACCESS_OK;
2928 }
2929
2930 static void aa64_daif_write(CPUARMState *env, const ARMCPRegInfo *ri,
2931                             uint64_t value)
2932 {
2933     env->daif = value & PSTATE_DAIF;
2934 }
2935
2936 static CPAccessResult aa64_cacheop_access(CPUARMState *env,
2937                                           const ARMCPRegInfo *ri,
2938                                           bool isread)
2939 {
2940     /* Cache invalidate/clean: NOP, but EL0 must UNDEF unless
2941      * SCTLR_EL1.UCI is set.
2942      */
2943     if (arm_current_el(env) == 0 && !(env->cp15.sctlr_el[1] & SCTLR_UCI)) {
2944         return CP_ACCESS_TRAP;
2945     }
2946     return CP_ACCESS_OK;
2947 }
2948
2949 /* See: D4.7.2 TLB maintenance requirements and the TLB maintenance instructions
2950  * Page D4-1736 (DDI0487A.b)
2951  */
2952
2953 static void tlbi_aa64_vmalle1_write(CPUARMState *env, const ARMCPRegInfo *ri,
2954                                     uint64_t value)
2955 {
2956     CPUState *cs = ENV_GET_CPU(env);
2957
2958     if (arm_is_secure_below_el3(env)) {
2959         tlb_flush_by_mmuidx(cs,
2960                             ARMMMUIdxBit_S1SE1 |
2961                             ARMMMUIdxBit_S1SE0);
2962     } else {
2963         tlb_flush_by_mmuidx(cs,
2964                             ARMMMUIdxBit_S12NSE1 |
2965                             ARMMMUIdxBit_S12NSE0);
2966     }
2967 }
2968
2969 static void tlbi_aa64_vmalle1is_write(CPUARMState *env, const ARMCPRegInfo *ri,
2970                                       uint64_t value)
2971 {
2972     CPUState *cs = ENV_GET_CPU(env);
2973     bool sec = arm_is_secure_below_el3(env);
2974
2975     if (sec) {
2976         tlb_flush_by_mmuidx_all_cpus_synced(cs,
2977                                             ARMMMUIdxBit_S1SE1 |
2978                                             ARMMMUIdxBit_S1SE0);
2979     } else {
2980         tlb_flush_by_mmuidx_all_cpus_synced(cs,
2981                                             ARMMMUIdxBit_S12NSE1 |
2982                                             ARMMMUIdxBit_S12NSE0);
2983     }
2984 }
2985
2986 static void tlbi_aa64_alle1_write(CPUARMState *env, const ARMCPRegInfo *ri,
2987                                   uint64_t value)
2988 {
2989     /* Note that the 'ALL' scope must invalidate both stage 1 and
2990      * stage 2 translations, whereas most other scopes only invalidate
2991      * stage 1 translations.
2992      */
2993     ARMCPU *cpu = arm_env_get_cpu(env);
2994     CPUState *cs = CPU(cpu);
2995
2996     if (arm_is_secure_below_el3(env)) {
2997         tlb_flush_by_mmuidx(cs,
2998                             ARMMMUIdxBit_S1SE1 |
2999                             ARMMMUIdxBit_S1SE0);
3000     } else {
3001         if (arm_feature(env, ARM_FEATURE_EL2)) {
3002             tlb_flush_by_mmuidx(cs,
3003                                 ARMMMUIdxBit_S12NSE1 |
3004                                 ARMMMUIdxBit_S12NSE0 |
3005                                 ARMMMUIdxBit_S2NS);
3006         } else {
3007             tlb_flush_by_mmuidx(cs,
3008                                 ARMMMUIdxBit_S12NSE1 |
3009                                 ARMMMUIdxBit_S12NSE0);
3010         }
3011     }
3012 }
3013
3014 static void tlbi_aa64_alle2_write(CPUARMState *env, const ARMCPRegInfo *ri,
3015                                   uint64_t value)
3016 {
3017     ARMCPU *cpu = arm_env_get_cpu(env);
3018     CPUState *cs = CPU(cpu);
3019
3020     tlb_flush_by_mmuidx(cs, ARMMMUIdxBit_S1E2);
3021 }
3022
3023 static void tlbi_aa64_alle3_write(CPUARMState *env, const ARMCPRegInfo *ri,
3024                                   uint64_t value)
3025 {
3026     ARMCPU *cpu = arm_env_get_cpu(env);
3027     CPUState *cs = CPU(cpu);
3028
3029     tlb_flush_by_mmuidx(cs, ARMMMUIdxBit_S1E3);
3030 }
3031
3032 static void tlbi_aa64_alle1is_write(CPUARMState *env, const ARMCPRegInfo *ri,
3033                                     uint64_t value)
3034 {
3035     /* Note that the 'ALL' scope must invalidate both stage 1 and
3036      * stage 2 translations, whereas most other scopes only invalidate
3037      * stage 1 translations.
3038      */
3039     CPUState *cs = ENV_GET_CPU(env);
3040     bool sec = arm_is_secure_below_el3(env);
3041     bool has_el2 = arm_feature(env, ARM_FEATURE_EL2);
3042
3043     if (sec) {
3044         tlb_flush_by_mmuidx_all_cpus_synced(cs,
3045                                             ARMMMUIdxBit_S1SE1 |
3046                                             ARMMMUIdxBit_S1SE0);
3047     } else if (has_el2) {
3048         tlb_flush_by_mmuidx_all_cpus_synced(cs,
3049                                             ARMMMUIdxBit_S12NSE1 |
3050                                             ARMMMUIdxBit_S12NSE0 |
3051                                             ARMMMUIdxBit_S2NS);
3052     } else {
3053           tlb_flush_by_mmuidx_all_cpus_synced(cs,
3054                                               ARMMMUIdxBit_S12NSE1 |
3055                                               ARMMMUIdxBit_S12NSE0);
3056     }
3057 }
3058
3059 static void tlbi_aa64_alle2is_write(CPUARMState *env, const ARMCPRegInfo *ri,
3060                                     uint64_t value)
3061 {
3062     CPUState *cs = ENV_GET_CPU(env);
3063
3064     tlb_flush_by_mmuidx_all_cpus_synced(cs, ARMMMUIdxBit_S1E2);
3065 }
3066
3067 static void tlbi_aa64_alle3is_write(CPUARMState *env, const ARMCPRegInfo *ri,
3068                                     uint64_t value)
3069 {
3070     CPUState *cs = ENV_GET_CPU(env);
3071
3072     tlb_flush_by_mmuidx_all_cpus_synced(cs, ARMMMUIdxBit_S1E3);
3073 }
3074
3075 static void tlbi_aa64_vae1_write(CPUARMState *env, const ARMCPRegInfo *ri,
3076                                  uint64_t value)
3077 {
3078     /* Invalidate by VA, EL1&0 (AArch64 version).
3079      * Currently handles all of VAE1, VAAE1, VAALE1 and VALE1,
3080      * since we don't support flush-for-specific-ASID-only or
3081      * flush-last-level-only.
3082      */
3083     ARMCPU *cpu = arm_env_get_cpu(env);
3084     CPUState *cs = CPU(cpu);
3085     uint64_t pageaddr = sextract64(value << 12, 0, 56);
3086
3087     if (arm_is_secure_below_el3(env)) {
3088         tlb_flush_page_by_mmuidx(cs, pageaddr,
3089                                  ARMMMUIdxBit_S1SE1 |
3090                                  ARMMMUIdxBit_S1SE0);
3091     } else {
3092         tlb_flush_page_by_mmuidx(cs, pageaddr,
3093                                  ARMMMUIdxBit_S12NSE1 |
3094                                  ARMMMUIdxBit_S12NSE0);
3095     }
3096 }
3097
3098 static void tlbi_aa64_vae2_write(CPUARMState *env, const ARMCPRegInfo *ri,
3099                                  uint64_t value)
3100 {
3101     /* Invalidate by VA, EL2
3102      * Currently handles both VAE2 and VALE2, since we don't support
3103      * flush-last-level-only.
3104      */
3105     ARMCPU *cpu = arm_env_get_cpu(env);
3106     CPUState *cs = CPU(cpu);
3107     uint64_t pageaddr = sextract64(value << 12, 0, 56);
3108
3109     tlb_flush_page_by_mmuidx(cs, pageaddr, ARMMMUIdxBit_S1E2);
3110 }
3111
3112 static void tlbi_aa64_vae3_write(CPUARMState *env, const ARMCPRegInfo *ri,
3113                                  uint64_t value)
3114 {
3115     /* Invalidate by VA, EL3
3116      * Currently handles both VAE3 and VALE3, since we don't support
3117      * flush-last-level-only.
3118      */
3119     ARMCPU *cpu = arm_env_get_cpu(env);
3120     CPUState *cs = CPU(cpu);
3121     uint64_t pageaddr = sextract64(value << 12, 0, 56);
3122
3123     tlb_flush_page_by_mmuidx(cs, pageaddr, ARMMMUIdxBit_S1E3);
3124 }
3125
3126 static void tlbi_aa64_vae1is_write(CPUARMState *env, const ARMCPRegInfo *ri,
3127                                    uint64_t value)
3128 {
3129     ARMCPU *cpu = arm_env_get_cpu(env);
3130     CPUState *cs = CPU(cpu);
3131     bool sec = arm_is_secure_below_el3(env);
3132     uint64_t pageaddr = sextract64(value << 12, 0, 56);
3133
3134     if (sec) {
3135         tlb_flush_page_by_mmuidx_all_cpus_synced(cs, pageaddr,
3136                                                  ARMMMUIdxBit_S1SE1 |
3137                                                  ARMMMUIdxBit_S1SE0);
3138     } else {
3139         tlb_flush_page_by_mmuidx_all_cpus_synced(cs, pageaddr,
3140                                                  ARMMMUIdxBit_S12NSE1 |
3141                                                  ARMMMUIdxBit_S12NSE0);
3142     }
3143 }
3144
3145 static void tlbi_aa64_vae2is_write(CPUARMState *env, const ARMCPRegInfo *ri,
3146                                    uint64_t value)
3147 {
3148     CPUState *cs = ENV_GET_CPU(env);
3149     uint64_t pageaddr = sextract64(value << 12, 0, 56);
3150
3151     tlb_flush_page_by_mmuidx_all_cpus_synced(cs, pageaddr,
3152                                              ARMMMUIdxBit_S1E2);
3153 }
3154
3155 static void tlbi_aa64_vae3is_write(CPUARMState *env, const ARMCPRegInfo *ri,
3156                                    uint64_t value)
3157 {
3158     CPUState *cs = ENV_GET_CPU(env);
3159     uint64_t pageaddr = sextract64(value << 12, 0, 56);
3160
3161     tlb_flush_page_by_mmuidx_all_cpus_synced(cs, pageaddr,
3162                                              ARMMMUIdxBit_S1E3);
3163 }
3164
3165 static void tlbi_aa64_ipas2e1_write(CPUARMState *env, const ARMCPRegInfo *ri,
3166                                     uint64_t value)
3167 {
3168     /* Invalidate by IPA. This has to invalidate any structures that
3169      * contain only stage 2 translation information, but does not need
3170      * to apply to structures that contain combined stage 1 and stage 2
3171      * translation information.
3172      * This must NOP if EL2 isn't implemented or SCR_EL3.NS is zero.
3173      */
3174     ARMCPU *cpu = arm_env_get_cpu(env);
3175     CPUState *cs = CPU(cpu);
3176     uint64_t pageaddr;
3177
3178     if (!arm_feature(env, ARM_FEATURE_EL2) || !(env->cp15.scr_el3 & SCR_NS)) {
3179         return;
3180     }
3181
3182     pageaddr = sextract64(value << 12, 0, 48);
3183
3184     tlb_flush_page_by_mmuidx(cs, pageaddr, ARMMMUIdxBit_S2NS);
3185 }
3186
3187 static void tlbi_aa64_ipas2e1is_write(CPUARMState *env, const ARMCPRegInfo *ri,
3188                                       uint64_t value)
3189 {
3190     CPUState *cs = ENV_GET_CPU(env);
3191     uint64_t pageaddr;
3192
3193     if (!arm_feature(env, ARM_FEATURE_EL2) || !(env->cp15.scr_el3 & SCR_NS)) {
3194         return;
3195     }
3196
3197     pageaddr = sextract64(value << 12, 0, 48);
3198
3199     tlb_flush_page_by_mmuidx_all_cpus_synced(cs, pageaddr,
3200                                              ARMMMUIdxBit_S2NS);
3201 }
3202
3203 static CPAccessResult aa64_zva_access(CPUARMState *env, const ARMCPRegInfo *ri,
3204                                       bool isread)
3205 {
3206     /* We don't implement EL2, so the only control on DC ZVA is the
3207      * bit in the SCTLR which can prohibit access for EL0.
3208      */
3209     if (arm_current_el(env) == 0 && !(env->cp15.sctlr_el[1] & SCTLR_DZE)) {
3210         return CP_ACCESS_TRAP;
3211     }
3212     return CP_ACCESS_OK;
3213 }
3214
3215 static uint64_t aa64_dczid_read(CPUARMState *env, const ARMCPRegInfo *ri)
3216 {
3217     ARMCPU *cpu = arm_env_get_cpu(env);
3218     int dzp_bit = 1 << 4;
3219
3220     /* DZP indicates whether DC ZVA access is allowed */
3221     if (aa64_zva_access(env, NULL, false) == CP_ACCESS_OK) {
3222         dzp_bit = 0;
3223     }
3224     return cpu->dcz_blocksize | dzp_bit;
3225 }
3226
3227 static CPAccessResult sp_el0_access(CPUARMState *env, const ARMCPRegInfo *ri,
3228                                     bool isread)
3229 {
3230     if (!(env->pstate & PSTATE_SP)) {
3231         /* Access to SP_EL0 is undefined if it's being used as
3232          * the stack pointer.
3233          */
3234         return CP_ACCESS_TRAP_UNCATEGORIZED;
3235     }
3236     return CP_ACCESS_OK;
3237 }
3238
3239 static uint64_t spsel_read(CPUARMState *env, const ARMCPRegInfo *ri)
3240 {
3241     return env->pstate & PSTATE_SP;
3242 }
3243
3244 static void spsel_write(CPUARMState *env, const ARMCPRegInfo *ri, uint64_t val)
3245 {
3246     update_spsel(env, val);
3247 }
3248
3249 static void sctlr_write(CPUARMState *env, const ARMCPRegInfo *ri,
3250                         uint64_t value)
3251 {
3252     ARMCPU *cpu = arm_env_get_cpu(env);
3253
3254     if (raw_read(env, ri) == value) {
3255         /* Skip the TLB flush if nothing actually changed; Linux likes
3256          * to do a lot of pointless SCTLR writes.
3257          */
3258         return;
3259     }
3260
3261     raw_write(env, ri, value);
3262     /* ??? Lots of these bits are not implemented.  */
3263     /* This may enable/disable the MMU, so do a TLB flush.  */
3264     tlb_flush(CPU(cpu));
3265 }
3266
3267 static CPAccessResult fpexc32_access(CPUARMState *env, const ARMCPRegInfo *ri,
3268                                      bool isread)
3269 {
3270     if ((env->cp15.cptr_el[2] & CPTR_TFP) && arm_current_el(env) == 2) {
3271         return CP_ACCESS_TRAP_FP_EL2;
3272     }
3273     if (env->cp15.cptr_el[3] & CPTR_TFP) {
3274         return CP_ACCESS_TRAP_FP_EL3;
3275     }
3276     return CP_ACCESS_OK;
3277 }
3278
3279 static void sdcr_write(CPUARMState *env, const ARMCPRegInfo *ri,
3280                        uint64_t value)
3281 {
3282     env->cp15.mdcr_el3 = value & SDCR_VALID_MASK;
3283 }
3284
3285 static const ARMCPRegInfo v8_cp_reginfo[] = {
3286     /* Minimal set of EL0-visible registers. This will need to be expanded
3287      * significantly for system emulation of AArch64 CPUs.
3288      */
3289     { .name = "NZCV", .state = ARM_CP_STATE_AA64,
3290       .opc0 = 3, .opc1 = 3, .opc2 = 0, .crn = 4, .crm = 2,
3291       .access = PL0_RW, .type = ARM_CP_NZCV },
3292     { .name = "DAIF", .state = ARM_CP_STATE_AA64,
3293       .opc0 = 3, .opc1 = 3, .opc2 = 1, .crn = 4, .crm = 2,
3294       .type = ARM_CP_NO_RAW,
3295       .access = PL0_RW, .accessfn = aa64_daif_access,
3296       .fieldoffset = offsetof(CPUARMState, daif),
3297       .writefn = aa64_daif_write, .resetfn = arm_cp_reset_ignore },
3298     { .name = "FPCR", .state = ARM_CP_STATE_AA64,
3299       .opc0 = 3, .opc1 = 3, .opc2 = 0, .crn = 4, .crm = 4,
3300       .access = PL0_RW, .readfn = aa64_fpcr_read, .writefn = aa64_fpcr_write },
3301     { .name = "FPSR", .state = ARM_CP_STATE_AA64,
3302       .opc0 = 3, .opc1 = 3, .opc2 = 1, .crn = 4, .crm = 4,
3303       .access = PL0_RW, .readfn = aa64_fpsr_read, .writefn = aa64_fpsr_write },
3304     { .name = "DCZID_EL0", .state = ARM_CP_STATE_AA64,
3305       .opc0 = 3, .opc1 = 3, .opc2 = 7, .crn = 0, .crm = 0,
3306       .access = PL0_R, .type = ARM_CP_NO_RAW,
3307       .readfn = aa64_dczid_read },
3308     { .name = "DC_ZVA", .state = ARM_CP_STATE_AA64,
3309       .opc0 = 1, .opc1 = 3, .crn = 7, .crm = 4, .opc2 = 1,
3310       .access = PL0_W, .type = ARM_CP_DC_ZVA,
3311 #ifndef CONFIG_USER_ONLY
3312       /* Avoid overhead of an access check that always passes in user-mode */
3313       .accessfn = aa64_zva_access,
3314 #endif
3315     },
3316     { .name = "CURRENTEL", .state = ARM_CP_STATE_AA64,
3317       .opc0 = 3, .opc1 = 0, .opc2 = 2, .crn = 4, .crm = 2,
3318       .access = PL1_R, .type = ARM_CP_CURRENTEL },
3319     /* Cache ops: all NOPs since we don't emulate caches */
3320     { .name = "IC_IALLUIS", .state = ARM_CP_STATE_AA64,
3321       .opc0 = 1, .opc1 = 0, .crn = 7, .crm = 1, .opc2 = 0,
3322       .access = PL1_W, .type = ARM_CP_NOP },
3323     { .name = "IC_IALLU", .state = ARM_CP_STATE_AA64,
3324       .opc0 = 1, .opc1 = 0, .crn = 7, .crm = 5, .opc2 = 0,
3325       .access = PL1_W, .type = ARM_CP_NOP },
3326     { .name = "IC_IVAU", .state = ARM_CP_STATE_AA64,
3327       .opc0 = 1, .opc1 = 3, .crn = 7, .crm = 5, .opc2 = 1,
3328       .access = PL0_W, .type = ARM_CP_NOP,
3329       .accessfn = aa64_cacheop_access },
3330     { .name = "DC_IVAC", .state = ARM_CP_STATE_AA64,
3331       .opc0 = 1, .opc1 = 0, .crn = 7, .crm = 6, .opc2 = 1,
3332       .access = PL1_W, .type = ARM_CP_NOP },
3333     { .name = "DC_ISW", .state = ARM_CP_STATE_AA64,
3334       .opc0 = 1, .opc1 = 0, .crn = 7, .crm = 6, .opc2 = 2,
3335       .access = PL1_W, .type = ARM_CP_NOP },
3336     { .name = "DC_CVAC", .state = ARM_CP_STATE_AA64,
3337       .opc0 = 1, .opc1 = 3, .crn = 7, .crm = 10, .opc2 = 1,
3338       .access = PL0_W, .type = ARM_CP_NOP,
3339       .accessfn = aa64_cacheop_access },
3340     { .name = "DC_CSW", .state = ARM_CP_STATE_AA64,
3341       .opc0 = 1, .opc1 = 0, .crn = 7, .crm = 10, .opc2 = 2,
3342       .access = PL1_W, .type = ARM_CP_NOP },
3343     { .name = "DC_CVAU", .state = ARM_CP_STATE_AA64,
3344       .opc0 = 1, .opc1 = 3, .crn = 7, .crm = 11, .opc2 = 1,
3345       .access = PL0_W, .type = ARM_CP_NOP,
3346       .accessfn = aa64_cacheop_access },
3347     { .name = "DC_CIVAC", .state = ARM_CP_STATE_AA64,
3348       .opc0 = 1, .opc1 = 3, .crn = 7, .crm = 14, .opc2 = 1,
3349       .access = PL0_W, .type = ARM_CP_NOP,
3350       .accessfn = aa64_cacheop_access },
3351     { .name = "DC_CISW", .state = ARM_CP_STATE_AA64,
3352       .opc0 = 1, .opc1 = 0, .crn = 7, .crm = 14, .opc2 = 2,
3353       .access = PL1_W, .type = ARM_CP_NOP },
3354     /* TLBI operations */
3355     { .name = "TLBI_VMALLE1IS", .state = ARM_CP_STATE_AA64,
3356       .opc0 = 1, .opc1 = 0, .crn = 8, .crm = 3, .opc2 = 0,
3357       .access = PL1_W, .type = ARM_CP_NO_RAW,
3358       .writefn = tlbi_aa64_vmalle1is_write },
3359     { .name = "TLBI_VAE1IS", .state = ARM_CP_STATE_AA64,
3360       .opc0 = 1, .opc1 = 0, .crn = 8, .crm = 3, .opc2 = 1,
3361       .access = PL1_W, .type = ARM_CP_NO_RAW,
3362       .writefn = tlbi_aa64_vae1is_write },
3363     { .name = "TLBI_ASIDE1IS", .state = ARM_CP_STATE_AA64,
3364       .opc0 = 1, .opc1 = 0, .crn = 8, .crm = 3, .opc2 = 2,
3365       .access = PL1_W, .type = ARM_CP_NO_RAW,
3366       .writefn = tlbi_aa64_vmalle1is_write },
3367     { .name = "TLBI_VAAE1IS", .state = ARM_CP_STATE_AA64,
3368       .opc0 = 1, .opc1 = 0, .crn = 8, .crm = 3, .opc2 = 3,
3369       .access = PL1_W, .type = ARM_CP_NO_RAW,
3370       .writefn = tlbi_aa64_vae1is_write },
3371     { .name = "TLBI_VALE1IS", .state = ARM_CP_STATE_AA64,
3372       .opc0 = 1, .opc1 = 0, .crn = 8, .crm = 3, .opc2 = 5,
3373       .access = PL1_W, .type = ARM_CP_NO_RAW,
3374       .writefn = tlbi_aa64_vae1is_write },
3375     { .name = "TLBI_VAALE1IS", .state = ARM_CP_STATE_AA64,
3376       .opc0 = 1, .opc1 = 0, .crn = 8, .crm = 3, .opc2 = 7,
3377       .access = PL1_W, .type = ARM_CP_NO_RAW,
3378       .writefn = tlbi_aa64_vae1is_write },
3379     { .name = "TLBI_VMALLE1", .state = ARM_CP_STATE_AA64,
3380       .opc0 = 1, .opc1 = 0, .crn = 8, .crm = 7, .opc2 = 0,
3381       .access = PL1_W, .type = ARM_CP_NO_RAW,
3382       .writefn = tlbi_aa64_vmalle1_write },
3383     { .name = "TLBI_VAE1", .state = ARM_CP_STATE_AA64,
3384       .opc0 = 1, .opc1 = 0, .crn = 8, .crm = 7, .opc2 = 1,
3385       .access = PL1_W, .type = ARM_CP_NO_RAW,
3386       .writefn = tlbi_aa64_vae1_write },
3387     { .name = "TLBI_ASIDE1", .state = ARM_CP_STATE_AA64,
3388       .opc0 = 1, .opc1 = 0, .crn = 8, .crm = 7, .opc2 = 2,
3389       .access = PL1_W, .type = ARM_CP_NO_RAW,
3390       .writefn = tlbi_aa64_vmalle1_write },
3391     { .name = "TLBI_VAAE1", .state = ARM_CP_STATE_AA64,
3392       .opc0 = 1, .opc1 = 0, .crn = 8, .crm = 7, .opc2 = 3,
3393       .access = PL1_W, .type = ARM_CP_NO_RAW,
3394       .writefn = tlbi_aa64_vae1_write },
3395     { .name = "TLBI_VALE1", .state = ARM_CP_STATE_AA64,
3396       .opc0 = 1, .opc1 = 0, .crn = 8, .crm = 7, .opc2 = 5,
3397       .access = PL1_W, .type = ARM_CP_NO_RAW,
3398       .writefn = tlbi_aa64_vae1_write },
3399     { .name = "TLBI_VAALE1", .state = ARM_CP_STATE_AA64,
3400       .opc0 = 1, .opc1 = 0, .crn = 8, .crm = 7, .opc2 = 7,
3401       .access = PL1_W, .type = ARM_CP_NO_RAW,
3402       .writefn = tlbi_aa64_vae1_write },
3403     { .name = "TLBI_IPAS2E1IS", .state = ARM_CP_STATE_AA64,
3404       .opc0 = 1, .opc1 = 4, .crn = 8, .crm = 0, .opc2 = 1,
3405       .access = PL2_W, .type = ARM_CP_NO_RAW,
3406       .writefn = tlbi_aa64_ipas2e1is_write },
3407     { .name = "TLBI_IPAS2LE1IS", .state = ARM_CP_STATE_AA64,
3408       .opc0 = 1, .opc1 = 4, .crn = 8, .crm = 0, .opc2 = 5,
3409       .access = PL2_W, .type = ARM_CP_NO_RAW,
3410       .writefn = tlbi_aa64_ipas2e1is_write },
3411     { .name = "TLBI_ALLE1IS", .state = ARM_CP_STATE_AA64,
3412       .opc0 = 1, .opc1 = 4, .crn = 8, .crm = 3, .opc2 = 4,
3413       .access = PL2_W, .type = ARM_CP_NO_RAW,
3414       .writefn = tlbi_aa64_alle1is_write },
3415     { .name = "TLBI_VMALLS12E1IS", .state = ARM_CP_STATE_AA64,
3416       .opc0 = 1, .opc1 = 4, .crn = 8, .crm = 3, .opc2 = 6,
3417       .access = PL2_W, .type = ARM_CP_NO_RAW,
3418       .writefn = tlbi_aa64_alle1is_write },
3419     { .name = "TLBI_IPAS2E1", .state = ARM_CP_STATE_AA64,
3420       .opc0 = 1, .opc1 = 4, .crn = 8, .crm = 4, .opc2 = 1,
3421       .access = PL2_W, .type = ARM_CP_NO_RAW,
3422       .writefn = tlbi_aa64_ipas2e1_write },
3423     { .name = "TLBI_IPAS2LE1", .state = ARM_CP_STATE_AA64,
3424       .opc0 = 1, .opc1 = 4, .crn = 8, .crm = 4, .opc2 = 5,
3425       .access = PL2_W, .type = ARM_CP_NO_RAW,
3426       .writefn = tlbi_aa64_ipas2e1_write },
3427     { .name = "TLBI_ALLE1", .state = ARM_CP_STATE_AA64,
3428       .opc0 = 1, .opc1 = 4, .crn = 8, .crm = 7, .opc2 = 4,
3429       .access = PL2_W, .type = ARM_CP_NO_RAW,
3430       .writefn = tlbi_aa64_alle1_write },
3431     { .name = "TLBI_VMALLS12E1", .state = ARM_CP_STATE_AA64,
3432       .opc0 = 1, .opc1 = 4, .crn = 8, .crm = 7, .opc2 = 6,
3433       .access = PL2_W, .type = ARM_CP_NO_RAW,
3434       .writefn = tlbi_aa64_alle1is_write },
3435 #ifndef CONFIG_USER_ONLY
3436     /* 64 bit address translation operations */
3437     { .name = "AT_S1E1R", .state = ARM_CP_STATE_AA64,
3438       .opc0 = 1, .opc1 = 0, .crn = 7, .crm = 8, .opc2 = 0,
3439       .access = PL1_W, .type = ARM_CP_NO_RAW, .writefn = ats_write64 },
3440     { .name = "AT_S1E1W", .state = ARM_CP_STATE_AA64,
3441       .opc0 = 1, .opc1 = 0, .crn = 7, .crm = 8, .opc2 = 1,
3442       .access = PL1_W, .type = ARM_CP_NO_RAW, .writefn = ats_write64 },
3443     { .name = "AT_S1E0R", .state = ARM_CP_STATE_AA64,
3444       .opc0 = 1, .opc1 = 0, .crn = 7, .crm = 8, .opc2 = 2,
3445       .access = PL1_W, .type = ARM_CP_NO_RAW, .writefn = ats_write64 },
3446     { .name = "AT_S1E0W", .state = ARM_CP_STATE_AA64,
3447       .opc0 = 1, .opc1 = 0, .crn = 7, .crm = 8, .opc2 = 3,
3448       .access = PL1_W, .type = ARM_CP_NO_RAW, .writefn = ats_write64 },
3449     { .name = "AT_S12E1R", .state = ARM_CP_STATE_AA64,
3450       .opc0 = 1, .opc1 = 4, .crn = 7, .crm = 8, .opc2 = 4,
3451       .access = PL2_W, .type = ARM_CP_NO_RAW, .writefn = ats_write64 },
3452     { .name = "AT_S12E1W", .state = ARM_CP_STATE_AA64,
3453       .opc0 = 1, .opc1 = 4, .crn = 7, .crm = 8, .opc2 = 5,
3454       .access = PL2_W, .type = ARM_CP_NO_RAW, .writefn = ats_write64 },
3455     { .name = "AT_S12E0R", .state = ARM_CP_STATE_AA64,
3456       .opc0 = 1, .opc1 = 4, .crn = 7, .crm = 8, .opc2 = 6,
3457       .access = PL2_W, .type = ARM_CP_NO_RAW, .writefn = ats_write64 },
3458     { .name = "AT_S12E0W", .state = ARM_CP_STATE_AA64,
3459       .opc0 = 1, .opc1 = 4, .crn = 7, .crm = 8, .opc2 = 7,
3460       .access = PL2_W, .type = ARM_CP_NO_RAW, .writefn = ats_write64 },
3461     /* AT S1E2* are elsewhere as they UNDEF from EL3 if EL2 is not present */
3462     { .name = "AT_S1E3R", .state = ARM_CP_STATE_AA64,
3463       .opc0 = 1, .opc1 = 6, .crn = 7, .crm = 8, .opc2 = 0,
3464       .access = PL3_W, .type = ARM_CP_NO_RAW, .writefn = ats_write64 },
3465     { .name = "AT_S1E3W", .state = ARM_CP_STATE_AA64,
3466       .opc0 = 1, .opc1 = 6, .crn = 7, .crm = 8, .opc2 = 1,
3467       .access = PL3_W, .type = ARM_CP_NO_RAW, .writefn = ats_write64 },
3468     { .name = "PAR_EL1", .state = ARM_CP_STATE_AA64,
3469       .type = ARM_CP_ALIAS,
3470       .opc0 = 3, .opc1 = 0, .crn = 7, .crm = 4, .opc2 = 0,
3471       .access = PL1_RW, .resetvalue = 0,
3472       .fieldoffset = offsetof(CPUARMState, cp15.par_el[1]),
3473       .writefn = par_write },
3474 #endif
3475     /* TLB invalidate last level of translation table walk */
3476     { .name = "TLBIMVALIS", .cp = 15, .opc1 = 0, .crn = 8, .crm = 3, .opc2 = 5,
3477       .type = ARM_CP_NO_RAW, .access = PL1_W, .writefn = tlbimva_is_write },
3478     { .name = "TLBIMVAALIS", .cp = 15, .opc1 = 0, .crn = 8, .crm = 3, .opc2 = 7,
3479       .type = ARM_CP_NO_RAW, .access = PL1_W,
3480       .writefn = tlbimvaa_is_write },
3481     { .name = "TLBIMVAL", .cp = 15, .opc1 = 0, .crn = 8, .crm = 7, .opc2 = 5,
3482       .type = ARM_CP_NO_RAW, .access = PL1_W, .writefn = tlbimva_write },
3483     { .name = "TLBIMVAAL", .cp = 15, .opc1 = 0, .crn = 8, .crm = 7, .opc2 = 7,
3484       .type = ARM_CP_NO_RAW, .access = PL1_W, .writefn = tlbimvaa_write },
3485     { .name = "TLBIMVALH", .cp = 15, .opc1 = 4, .crn = 8, .crm = 7, .opc2 = 5,
3486       .type = ARM_CP_NO_RAW, .access = PL2_W,
3487       .writefn = tlbimva_hyp_write },
3488     { .name = "TLBIMVALHIS",
3489       .cp = 15, .opc1 = 4, .crn = 8, .crm = 3, .opc2 = 5,
3490       .type = ARM_CP_NO_RAW, .access = PL2_W,
3491       .writefn = tlbimva_hyp_is_write },
3492     { .name = "TLBIIPAS2",
3493       .cp = 15, .opc1 = 4, .crn = 8, .crm = 4, .opc2 = 1,
3494       .type = ARM_CP_NO_RAW, .access = PL2_W,
3495       .writefn = tlbiipas2_write },
3496     { .name = "TLBIIPAS2IS",
3497       .cp = 15, .opc1 = 4, .crn = 8, .crm = 0, .opc2 = 1,
3498       .type = ARM_CP_NO_RAW, .access = PL2_W,
3499       .writefn = tlbiipas2_is_write },
3500     { .name = "TLBIIPAS2L",
3501       .cp = 15, .opc1 = 4, .crn = 8, .crm = 4, .opc2 = 5,
3502       .type = ARM_CP_NO_RAW, .access = PL2_W,
3503       .writefn = tlbiipas2_write },
3504     { .name = "TLBIIPAS2LIS",
3505       .cp = 15, .opc1 = 4, .crn = 8, .crm = 0, .opc2 = 5,
3506       .type = ARM_CP_NO_RAW, .access = PL2_W,
3507       .writefn = tlbiipas2_is_write },
3508     /* 32 bit cache operations */
3509     { .name = "ICIALLUIS", .cp = 15, .opc1 = 0, .crn = 7, .crm = 1, .opc2 = 0,
3510       .type = ARM_CP_NOP, .access = PL1_W },
3511     { .name = "BPIALLUIS", .cp = 15, .opc1 = 0, .crn = 7, .crm = 1, .opc2 = 6,
3512       .type = ARM_CP_NOP, .access = PL1_W },
3513     { .name = "ICIALLU", .cp = 15, .opc1 = 0, .crn = 7, .crm = 5, .opc2 = 0,
3514       .type = ARM_CP_NOP, .access = PL1_W },
3515     { .name = "ICIMVAU", .cp = 15, .opc1 = 0, .crn = 7, .crm = 5, .opc2 = 1,
3516       .type = ARM_CP_NOP, .access = PL1_W },
3517     { .name = "BPIALL", .cp = 15, .opc1 = 0, .crn = 7, .crm = 5, .opc2 = 6,
3518       .type = ARM_CP_NOP, .access = PL1_W },
3519     { .name = "BPIMVA", .cp = 15, .opc1 = 0, .crn = 7, .crm = 5, .opc2 = 7,
3520       .type = ARM_CP_NOP, .access = PL1_W },
3521     { .name = "DCIMVAC", .cp = 15, .opc1 = 0, .crn = 7, .crm = 6, .opc2 = 1,
3522       .type = ARM_CP_NOP, .access = PL1_W },
3523     { .name = "DCISW", .cp = 15, .opc1 = 0, .crn = 7, .crm = 6, .opc2 = 2,
3524       .type = ARM_CP_NOP, .access = PL1_W },
3525     { .name = "DCCMVAC", .cp = 15, .opc1 = 0, .crn = 7, .crm = 10, .opc2 = 1,
3526       .type = ARM_CP_NOP, .access = PL1_W },
3527     { .name = "DCCSW", .cp = 15, .opc1 = 0, .crn = 7, .crm = 10, .opc2 = 2,
3528       .type = ARM_CP_NOP, .access = PL1_W },
3529     { .name = "DCCMVAU", .cp = 15, .opc1 = 0, .crn = 7, .crm = 11, .opc2 = 1,
3530       .type = ARM_CP_NOP, .access = PL1_W },
3531     { .name = "DCCIMVAC", .cp = 15, .opc1 = 0, .crn = 7, .crm = 14, .opc2 = 1,
3532       .type = ARM_CP_NOP, .access = PL1_W },
3533     { .name = "DCCISW", .cp = 15, .opc1 = 0, .crn = 7, .crm = 14, .opc2 = 2,
3534       .type = ARM_CP_NOP, .access = PL1_W },
3535     /* MMU Domain access control / MPU write buffer control */
3536     { .name = "DACR", .cp = 15, .opc1 = 0, .crn = 3, .crm = 0, .opc2 = 0,
3537       .access = PL1_RW, .resetvalue = 0,
3538       .writefn = dacr_write, .raw_writefn = raw_write,
3539       .bank_fieldoffsets = { offsetoflow32(CPUARMState, cp15.dacr_s),
3540                              offsetoflow32(CPUARMState, cp15.dacr_ns) } },
3541     { .name = "ELR_EL1", .state = ARM_CP_STATE_AA64,
3542       .type = ARM_CP_ALIAS,
3543       .opc0 = 3, .opc1 = 0, .crn = 4, .crm = 0, .opc2 = 1,
3544       .access = PL1_RW,
3545       .fieldoffset = offsetof(CPUARMState, elr_el[1]) },
3546     { .name = "SPSR_EL1", .state = ARM_CP_STATE_AA64,
3547       .type = ARM_CP_ALIAS,
3548       .opc0 = 3, .opc1 = 0, .crn = 4, .crm = 0, .opc2 = 0,
3549       .access = PL1_RW,
3550       .fieldoffset = offsetof(CPUARMState, banked_spsr[BANK_SVC]) },
3551     /* We rely on the access checks not allowing the guest to write to the
3552      * state field when SPSel indicates that it's being used as the stack
3553      * pointer.
3554      */
3555     { .name = "SP_EL0", .state = ARM_CP_STATE_AA64,
3556       .opc0 = 3, .opc1 = 0, .crn = 4, .crm = 1, .opc2 = 0,
3557       .access = PL1_RW, .accessfn = sp_el0_access,
3558       .type = ARM_CP_ALIAS,
3559       .fieldoffset = offsetof(CPUARMState, sp_el[0]) },
3560     { .name = "SP_EL1", .state = ARM_CP_STATE_AA64,
3561       .opc0 = 3, .opc1 = 4, .crn = 4, .crm = 1, .opc2 = 0,
3562       .access = PL2_RW, .type = ARM_CP_ALIAS,
3563       .fieldoffset = offsetof(CPUARMState, sp_el[1]) },
3564     { .name = "SPSel", .state = ARM_CP_STATE_AA64,
3565       .opc0 = 3, .opc1 = 0, .crn = 4, .crm = 2, .opc2 = 0,
3566       .type = ARM_CP_NO_RAW,
3567       .access = PL1_RW, .readfn = spsel_read, .writefn = spsel_write },
3568     { .name = "FPEXC32_EL2", .state = ARM_CP_STATE_AA64,
3569       .opc0 = 3, .opc1 = 4, .crn = 5, .crm = 3, .opc2 = 0,
3570       .type = ARM_CP_ALIAS,
3571       .fieldoffset = offsetof(CPUARMState, vfp.xregs[ARM_VFP_FPEXC]),
3572       .access = PL2_RW, .accessfn = fpexc32_access },
3573     { .name = "DACR32_EL2", .state = ARM_CP_STATE_AA64,
3574       .opc0 = 3, .opc1 = 4, .crn = 3, .crm = 0, .opc2 = 0,
3575       .access = PL2_RW, .resetvalue = 0,
3576       .writefn = dacr_write, .raw_writefn = raw_write,
3577       .fieldoffset = offsetof(CPUARMState, cp15.dacr32_el2) },
3578     { .name = "IFSR32_EL2", .state = ARM_CP_STATE_AA64,
3579       .opc0 = 3, .opc1 = 4, .crn = 5, .crm = 0, .opc2 = 1,
3580       .access = PL2_RW, .resetvalue = 0,
3581       .fieldoffset = offsetof(CPUARMState, cp15.ifsr32_el2) },
3582     { .name = "SPSR_IRQ", .state = ARM_CP_STATE_AA64,
3583       .type = ARM_CP_ALIAS,
3584       .opc0 = 3, .opc1 = 4, .crn = 4, .crm = 3, .opc2 = 0,
3585       .access = PL2_RW,
3586       .fieldoffset = offsetof(CPUARMState, banked_spsr[BANK_IRQ]) },
3587     { .name = "SPSR_ABT", .state = ARM_CP_STATE_AA64,
3588       .type = ARM_CP_ALIAS,
3589       .opc0 = 3, .opc1 = 4, .crn = 4, .crm = 3, .opc2 = 1,
3590       .access = PL2_RW,
3591       .fieldoffset = offsetof(CPUARMState, banked_spsr[BANK_ABT]) },
3592     { .name = "SPSR_UND", .state = ARM_CP_STATE_AA64,
3593       .type = ARM_CP_ALIAS,
3594       .opc0 = 3, .opc1 = 4, .crn = 4, .crm = 3, .opc2 = 2,
3595       .access = PL2_RW,
3596       .fieldoffset = offsetof(CPUARMState, banked_spsr[BANK_UND]) },
3597     { .name = "SPSR_FIQ", .state = ARM_CP_STATE_AA64,
3598       .type = ARM_CP_ALIAS,
3599       .opc0 = 3, .opc1 = 4, .crn = 4, .crm = 3, .opc2 = 3,
3600       .access = PL2_RW,
3601       .fieldoffset = offsetof(CPUARMState, banked_spsr[BANK_FIQ]) },
3602     { .name = "MDCR_EL3", .state = ARM_CP_STATE_AA64,
3603       .opc0 = 3, .opc1 = 6, .crn = 1, .crm = 3, .opc2 = 1,
3604       .resetvalue = 0,
3605       .access = PL3_RW, .fieldoffset = offsetof(CPUARMState, cp15.mdcr_el3) },
3606     { .name = "SDCR", .type = ARM_CP_ALIAS,
3607       .cp = 15, .opc1 = 0, .crn = 1, .crm = 3, .opc2 = 1,
3608       .access = PL1_RW, .accessfn = access_trap_aa32s_el1,
3609       .writefn = sdcr_write,
3610       .fieldoffset = offsetoflow32(CPUARMState, cp15.mdcr_el3) },
3611     REGINFO_SENTINEL
3612 };
3613
3614 /* Used to describe the behaviour of EL2 regs when EL2 does not exist.  */
3615 static const ARMCPRegInfo el3_no_el2_cp_reginfo[] = {
3616     { .name = "VBAR_EL2", .state = ARM_CP_STATE_AA64,
3617       .opc0 = 3, .opc1 = 4, .crn = 12, .crm = 0, .opc2 = 0,
3618       .access = PL2_RW,
3619       .readfn = arm_cp_read_zero, .writefn = arm_cp_write_ignore },
3620     { .name = "HCR_EL2", .state = ARM_CP_STATE_AA64,
3621       .type = ARM_CP_NO_RAW,
3622       .opc0 = 3, .opc1 = 4, .crn = 1, .crm = 1, .opc2 = 0,
3623       .access = PL2_RW,
3624       .readfn = arm_cp_read_zero, .writefn = arm_cp_write_ignore },
3625     { .name = "CPTR_EL2", .state = ARM_CP_STATE_BOTH,
3626       .opc0 = 3, .opc1 = 4, .crn = 1, .crm = 1, .opc2 = 2,
3627       .access = PL2_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
3628     { .name = "MAIR_EL2", .state = ARM_CP_STATE_BOTH,
3629       .opc0 = 3, .opc1 = 4, .crn = 10, .crm = 2, .opc2 = 0,
3630       .access = PL2_RW, .type = ARM_CP_CONST,
3631       .resetvalue = 0 },
3632     { .name = "HMAIR1", .state = ARM_CP_STATE_AA32,
3633       .opc1 = 4, .crn = 10, .crm = 2, .opc2 = 1,
3634       .access = PL2_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
3635     { .name = "AMAIR_EL2", .state = ARM_CP_STATE_BOTH,
3636       .opc0 = 3, .opc1 = 4, .crn = 10, .crm = 3, .opc2 = 0,
3637       .access = PL2_RW, .type = ARM_CP_CONST,
3638       .resetvalue = 0 },
3639     { .name = "HMAIR1", .state = ARM_CP_STATE_AA32,
3640       .opc1 = 4, .crn = 10, .crm = 3, .opc2 = 1,
3641       .access = PL2_RW, .type = ARM_CP_CONST,
3642       .resetvalue = 0 },
3643     { .name = "AFSR0_EL2", .state = ARM_CP_STATE_BOTH,
3644       .opc0 = 3, .opc1 = 4, .crn = 5, .crm = 1, .opc2 = 0,
3645       .access = PL2_RW, .type = ARM_CP_CONST,
3646       .resetvalue = 0 },
3647     { .name = "AFSR1_EL2", .state = ARM_CP_STATE_BOTH,
3648       .opc0 = 3, .opc1 = 4, .crn = 5, .crm = 1, .opc2 = 1,
3649       .access = PL2_RW, .type = ARM_CP_CONST,
3650       .resetvalue = 0 },
3651     { .name = "TCR_EL2", .state = ARM_CP_STATE_BOTH,
3652       .opc0 = 3, .opc1 = 4, .crn = 2, .crm = 0, .opc2 = 2,
3653       .access = PL2_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
3654     { .name = "VTCR_EL2", .state = ARM_CP_STATE_BOTH,
3655       .opc0 = 3, .opc1 = 4, .crn = 2, .crm = 1, .opc2 = 2,
3656       .access = PL2_RW, .accessfn = access_el3_aa32ns_aa64any,
3657       .type = ARM_CP_CONST, .resetvalue = 0 },
3658     { .name = "VTTBR", .state = ARM_CP_STATE_AA32,
3659       .cp = 15, .opc1 = 6, .crm = 2,
3660       .access = PL2_RW, .accessfn = access_el3_aa32ns,
3661       .type = ARM_CP_CONST | ARM_CP_64BIT, .resetvalue = 0 },
3662     { .name = "VTTBR_EL2", .state = ARM_CP_STATE_AA64,
3663       .opc0 = 3, .opc1 = 4, .crn = 2, .crm = 1, .opc2 = 0,
3664       .access = PL2_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
3665     { .name = "SCTLR_EL2", .state = ARM_CP_STATE_BOTH,
3666       .opc0 = 3, .opc1 = 4, .crn = 1, .crm = 0, .opc2 = 0,
3667       .access = PL2_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
3668     { .name = "TPIDR_EL2", .state = ARM_CP_STATE_BOTH,
3669       .opc0 = 3, .opc1 = 4, .crn = 13, .crm = 0, .opc2 = 2,
3670       .access = PL2_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
3671     { .name = "TTBR0_EL2", .state = ARM_CP_STATE_AA64,
3672       .opc0 = 3, .opc1 = 4, .crn = 2, .crm = 0, .opc2 = 0,
3673       .access = PL2_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
3674     { .name = "HTTBR", .cp = 15, .opc1 = 4, .crm = 2,
3675       .access = PL2_RW, .type = ARM_CP_64BIT | ARM_CP_CONST,
3676       .resetvalue = 0 },
3677     { .name = "CNTHCTL_EL2", .state = ARM_CP_STATE_BOTH,
3678       .opc0 = 3, .opc1 = 4, .crn = 14, .crm = 1, .opc2 = 0,
3679       .access = PL2_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
3680     { .name = "CNTVOFF_EL2", .state = ARM_CP_STATE_AA64,
3681       .opc0 = 3, .opc1 = 4, .crn = 14, .crm = 0, .opc2 = 3,
3682       .access = PL2_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
3683     { .name = "CNTVOFF", .cp = 15, .opc1 = 4, .crm = 14,
3684       .access = PL2_RW, .type = ARM_CP_64BIT | ARM_CP_CONST,
3685       .resetvalue = 0 },
3686     { .name = "CNTHP_CVAL_EL2", .state = ARM_CP_STATE_AA64,
3687       .opc0 = 3, .opc1 = 4, .crn = 14, .crm = 2, .opc2 = 2,
3688       .access = PL2_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
3689     { .name = "CNTHP_CVAL", .cp = 15, .opc1 = 6, .crm = 14,
3690       .access = PL2_RW, .type = ARM_CP_64BIT | ARM_CP_CONST,
3691       .resetvalue = 0 },
3692     { .name = "CNTHP_TVAL_EL2", .state = ARM_CP_STATE_BOTH,
3693       .opc0 = 3, .opc1 = 4, .crn = 14, .crm = 2, .opc2 = 0,
3694       .access = PL2_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
3695     { .name = "CNTHP_CTL_EL2", .state = ARM_CP_STATE_BOTH,
3696       .opc0 = 3, .opc1 = 4, .crn = 14, .crm = 2, .opc2 = 1,
3697       .access = PL2_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
3698     { .name = "MDCR_EL2", .state = ARM_CP_STATE_BOTH,
3699       .opc0 = 3, .opc1 = 4, .crn = 1, .crm = 1, .opc2 = 1,
3700       .access = PL2_RW, .accessfn = access_tda,
3701       .type = ARM_CP_CONST, .resetvalue = 0 },
3702     { .name = "HPFAR_EL2", .state = ARM_CP_STATE_BOTH,
3703       .opc0 = 3, .opc1 = 4, .crn = 6, .crm = 0, .opc2 = 4,
3704       .access = PL2_RW, .accessfn = access_el3_aa32ns_aa64any,
3705       .type = ARM_CP_CONST, .resetvalue = 0 },
3706     { .name = "HSTR_EL2", .state = ARM_CP_STATE_BOTH,
3707       .opc0 = 3, .opc1 = 4, .crn = 1, .crm = 1, .opc2 = 3,
3708       .access = PL2_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
3709     REGINFO_SENTINEL
3710 };
3711
3712 static void hcr_write(CPUARMState *env, const ARMCPRegInfo *ri, uint64_t value)
3713 {
3714     ARMCPU *cpu = arm_env_get_cpu(env);
3715     uint64_t valid_mask = HCR_MASK;
3716
3717     if (arm_feature(env, ARM_FEATURE_EL3)) {
3718         valid_mask &= ~HCR_HCD;
3719     } else {
3720         valid_mask &= ~HCR_TSC;
3721     }
3722
3723     /* Clear RES0 bits.  */
3724     value &= valid_mask;
3725
3726     /* These bits change the MMU setup:
3727      * HCR_VM enables stage 2 translation
3728      * HCR_PTW forbids certain page-table setups
3729      * HCR_DC Disables stage1 and enables stage2 translation
3730      */
3731     if ((raw_read(env, ri) ^ value) & (HCR_VM | HCR_PTW | HCR_DC)) {
3732         tlb_flush(CPU(cpu));
3733     }
3734     raw_write(env, ri, value);
3735 }
3736
3737 static const ARMCPRegInfo el2_cp_reginfo[] = {
3738     { .name = "HCR_EL2", .state = ARM_CP_STATE_AA64,
3739       .opc0 = 3, .opc1 = 4, .crn = 1, .crm = 1, .opc2 = 0,
3740       .access = PL2_RW, .fieldoffset = offsetof(CPUARMState, cp15.hcr_el2),
3741       .writefn = hcr_write },
3742     { .name = "ELR_EL2", .state = ARM_CP_STATE_AA64,
3743       .type = ARM_CP_ALIAS,
3744       .opc0 = 3, .opc1 = 4, .crn = 4, .crm = 0, .opc2 = 1,
3745       .access = PL2_RW,
3746       .fieldoffset = offsetof(CPUARMState, elr_el[2]) },
3747     { .name = "ESR_EL2", .state = ARM_CP_STATE_AA64,
3748       .opc0 = 3, .opc1 = 4, .crn = 5, .crm = 2, .opc2 = 0,
3749       .access = PL2_RW, .fieldoffset = offsetof(CPUARMState, cp15.esr_el[2]) },
3750     { .name = "FAR_EL2", .state = ARM_CP_STATE_AA64,
3751       .opc0 = 3, .opc1 = 4, .crn = 6, .crm = 0, .opc2 = 0,
3752       .access = PL2_RW, .fieldoffset = offsetof(CPUARMState, cp15.far_el[2]) },
3753     { .name = "SPSR_EL2", .state = ARM_CP_STATE_AA64,
3754       .type = ARM_CP_ALIAS,
3755       .opc0 = 3, .opc1 = 4, .crn = 4, .crm = 0, .opc2 = 0,
3756       .access = PL2_RW,
3757       .fieldoffset = offsetof(CPUARMState, banked_spsr[BANK_HYP]) },
3758     { .name = "VBAR_EL2", .state = ARM_CP_STATE_AA64,
3759       .opc0 = 3, .opc1 = 4, .crn = 12, .crm = 0, .opc2 = 0,
3760       .access = PL2_RW, .writefn = vbar_write,
3761       .fieldoffset = offsetof(CPUARMState, cp15.vbar_el[2]),
3762       .resetvalue = 0 },
3763     { .name = "SP_EL2", .state = ARM_CP_STATE_AA64,
3764       .opc0 = 3, .opc1 = 6, .crn = 4, .crm = 1, .opc2 = 0,
3765       .access = PL3_RW, .type = ARM_CP_ALIAS,
3766       .fieldoffset = offsetof(CPUARMState, sp_el[2]) },
3767     { .name = "CPTR_EL2", .state = ARM_CP_STATE_BOTH,
3768       .opc0 = 3, .opc1 = 4, .crn = 1, .crm = 1, .opc2 = 2,
3769       .access = PL2_RW, .accessfn = cptr_access, .resetvalue = 0,
3770       .fieldoffset = offsetof(CPUARMState, cp15.cptr_el[2]) },
3771     { .name = "MAIR_EL2", .state = ARM_CP_STATE_BOTH,
3772       .opc0 = 3, .opc1 = 4, .crn = 10, .crm = 2, .opc2 = 0,
3773       .access = PL2_RW, .fieldoffset = offsetof(CPUARMState, cp15.mair_el[2]),
3774       .resetvalue = 0 },
3775     { .name = "HMAIR1", .state = ARM_CP_STATE_AA32,
3776       .opc1 = 4, .crn = 10, .crm = 2, .opc2 = 1,
3777       .access = PL2_RW, .type = ARM_CP_ALIAS,
3778       .fieldoffset = offsetofhigh32(CPUARMState, cp15.mair_el[2]) },
3779     { .name = "AMAIR_EL2", .state = ARM_CP_STATE_BOTH,
3780       .opc0 = 3, .opc1 = 4, .crn = 10, .crm = 3, .opc2 = 0,
3781       .access = PL2_RW, .type = ARM_CP_CONST,
3782       .resetvalue = 0 },
3783     /* HAMAIR1 is mapped to AMAIR_EL2[63:32] */
3784     { .name = "HMAIR1", .state = ARM_CP_STATE_AA32,
3785       .opc1 = 4, .crn = 10, .crm = 3, .opc2 = 1,
3786       .access = PL2_RW, .type = ARM_CP_CONST,
3787       .resetvalue = 0 },
3788     { .name = "AFSR0_EL2", .state = ARM_CP_STATE_BOTH,
3789       .opc0 = 3, .opc1 = 4, .crn = 5, .crm = 1, .opc2 = 0,
3790       .access = PL2_RW, .type = ARM_CP_CONST,
3791       .resetvalue = 0 },
3792     { .name = "AFSR1_EL2", .state = ARM_CP_STATE_BOTH,
3793       .opc0 = 3, .opc1 = 4, .crn = 5, .crm = 1, .opc2 = 1,
3794       .access = PL2_RW, .type = ARM_CP_CONST,
3795       .resetvalue = 0 },
3796     { .name = "TCR_EL2", .state = ARM_CP_STATE_BOTH,
3797       .opc0 = 3, .opc1 = 4, .crn = 2, .crm = 0, .opc2 = 2,
3798       .access = PL2_RW,
3799       /* no .writefn needed as this can't cause an ASID change;
3800        * no .raw_writefn or .resetfn needed as we never use mask/base_mask
3801        */
3802       .fieldoffset = offsetof(CPUARMState, cp15.tcr_el[2]) },
3803     { .name = "VTCR", .state = ARM_CP_STATE_AA32,
3804       .cp = 15, .opc1 = 4, .crn = 2, .crm = 1, .opc2 = 2,
3805       .type = ARM_CP_ALIAS,
3806       .access = PL2_RW, .accessfn = access_el3_aa32ns,
3807       .fieldoffset = offsetof(CPUARMState, cp15.vtcr_el2) },
3808     { .name = "VTCR_EL2", .state = ARM_CP_STATE_AA64,
3809       .opc0 = 3, .opc1 = 4, .crn = 2, .crm = 1, .opc2 = 2,
3810       .access = PL2_RW,
3811       /* no .writefn needed as this can't cause an ASID change;
3812        * no .raw_writefn or .resetfn needed as we never use mask/base_mask
3813        */
3814       .fieldoffset = offsetof(CPUARMState, cp15.vtcr_el2) },
3815     { .name = "VTTBR", .state = ARM_CP_STATE_AA32,
3816       .cp = 15, .opc1 = 6, .crm = 2,
3817       .type = ARM_CP_64BIT | ARM_CP_ALIAS,
3818       .access = PL2_RW, .accessfn = access_el3_aa32ns,
3819       .fieldoffset = offsetof(CPUARMState, cp15.vttbr_el2),
3820       .writefn = vttbr_write },
3821     { .name = "VTTBR_EL2", .state = ARM_CP_STATE_AA64,
3822       .opc0 = 3, .opc1 = 4, .crn = 2, .crm = 1, .opc2 = 0,
3823       .access = PL2_RW, .writefn = vttbr_write,
3824       .fieldoffset = offsetof(CPUARMState, cp15.vttbr_el2) },
3825     { .name = "SCTLR_EL2", .state = ARM_CP_STATE_BOTH,
3826       .opc0 = 3, .opc1 = 4, .crn = 1, .crm = 0, .opc2 = 0,
3827       .access = PL2_RW, .raw_writefn = raw_write, .writefn = sctlr_write,
3828       .fieldoffset = offsetof(CPUARMState, cp15.sctlr_el[2]) },
3829     { .name = "TPIDR_EL2", .state = ARM_CP_STATE_BOTH,
3830       .opc0 = 3, .opc1 = 4, .crn = 13, .crm = 0, .opc2 = 2,
3831       .access = PL2_RW, .resetvalue = 0,
3832       .fieldoffset = offsetof(CPUARMState, cp15.tpidr_el[2]) },
3833     { .name = "TTBR0_EL2", .state = ARM_CP_STATE_AA64,
3834       .opc0 = 3, .opc1 = 4, .crn = 2, .crm = 0, .opc2 = 0,
3835       .access = PL2_RW, .resetvalue = 0,
3836       .fieldoffset = offsetof(CPUARMState, cp15.ttbr0_el[2]) },
3837     { .name = "HTTBR", .cp = 15, .opc1 = 4, .crm = 2,
3838       .access = PL2_RW, .type = ARM_CP_64BIT | ARM_CP_ALIAS,
3839       .fieldoffset = offsetof(CPUARMState, cp15.ttbr0_el[2]) },
3840     { .name = "TLBIALLNSNH",
3841       .cp = 15, .opc1 = 4, .crn = 8, .crm = 7, .opc2 = 4,
3842       .type = ARM_CP_NO_RAW, .access = PL2_W,
3843       .writefn = tlbiall_nsnh_write },
3844     { .name = "TLBIALLNSNHIS",
3845       .cp = 15, .opc1 = 4, .crn = 8, .crm = 3, .opc2 = 4,
3846       .type = ARM_CP_NO_RAW, .access = PL2_W,
3847       .writefn = tlbiall_nsnh_is_write },
3848     { .name = "TLBIALLH", .cp = 15, .opc1 = 4, .crn = 8, .crm = 7, .opc2 = 0,
3849       .type = ARM_CP_NO_RAW, .access = PL2_W,
3850       .writefn = tlbiall_hyp_write },
3851     { .name = "TLBIALLHIS", .cp = 15, .opc1 = 4, .crn = 8, .crm = 3, .opc2 = 0,
3852       .type = ARM_CP_NO_RAW, .access = PL2_W,
3853       .writefn = tlbiall_hyp_is_write },
3854     { .name = "TLBIMVAH", .cp = 15, .opc1 = 4, .crn = 8, .crm = 7, .opc2 = 1,
3855       .type = ARM_CP_NO_RAW, .access = PL2_W,
3856       .writefn = tlbimva_hyp_write },
3857     { .name = "TLBIMVAHIS", .cp = 15, .opc1 = 4, .crn = 8, .crm = 3, .opc2 = 1,
3858       .type = ARM_CP_NO_RAW, .access = PL2_W,
3859       .writefn = tlbimva_hyp_is_write },
3860     { .name = "TLBI_ALLE2", .state = ARM_CP_STATE_AA64,
3861       .opc0 = 1, .opc1 = 4, .crn = 8, .crm = 7, .opc2 = 0,
3862       .type = ARM_CP_NO_RAW, .access = PL2_W,
3863       .writefn = tlbi_aa64_alle2_write },
3864     { .name = "TLBI_VAE2", .state = ARM_CP_STATE_AA64,
3865       .opc0 = 1, .opc1 = 4, .crn = 8, .crm = 7, .opc2 = 1,
3866       .type = ARM_CP_NO_RAW, .access = PL2_W,
3867       .writefn = tlbi_aa64_vae2_write },
3868     { .name = "TLBI_VALE2", .state = ARM_CP_STATE_AA64,
3869       .opc0 = 1, .opc1 = 4, .crn = 8, .crm = 7, .opc2 = 5,
3870       .access = PL2_W, .type = ARM_CP_NO_RAW,
3871       .writefn = tlbi_aa64_vae2_write },
3872     { .name = "TLBI_ALLE2IS", .state = ARM_CP_STATE_AA64,
3873       .opc0 = 1, .opc1 = 4, .crn = 8, .crm = 3, .opc2 = 0,
3874       .access = PL2_W, .type = ARM_CP_NO_RAW,
3875       .writefn = tlbi_aa64_alle2is_write },
3876     { .name = "TLBI_VAE2IS", .state = ARM_CP_STATE_AA64,
3877       .opc0 = 1, .opc1 = 4, .crn = 8, .crm = 3, .opc2 = 1,
3878       .type = ARM_CP_NO_RAW, .access = PL2_W,
3879       .writefn = tlbi_aa64_vae2is_write },
3880     { .name = "TLBI_VALE2IS", .state = ARM_CP_STATE_AA64,
3881       .opc0 = 1, .opc1 = 4, .crn = 8, .crm = 3, .opc2 = 5,
3882       .access = PL2_W, .type = ARM_CP_NO_RAW,
3883       .writefn = tlbi_aa64_vae2is_write },
3884 #ifndef CONFIG_USER_ONLY
3885     /* Unlike the other EL2-related AT operations, these must
3886      * UNDEF from EL3 if EL2 is not implemented, which is why we
3887      * define them here rather than with the rest of the AT ops.
3888      */
3889     { .name = "AT_S1E2R", .state = ARM_CP_STATE_AA64,
3890       .opc0 = 1, .opc1 = 4, .crn = 7, .crm = 8, .opc2 = 0,
3891       .access = PL2_W, .accessfn = at_s1e2_access,
3892       .type = ARM_CP_NO_RAW, .writefn = ats_write64 },
3893     { .name = "AT_S1E2W", .state = ARM_CP_STATE_AA64,
3894       .opc0 = 1, .opc1 = 4, .crn = 7, .crm = 8, .opc2 = 1,
3895       .access = PL2_W, .accessfn = at_s1e2_access,
3896       .type = ARM_CP_NO_RAW, .writefn = ats_write64 },
3897     /* The AArch32 ATS1H* operations are CONSTRAINED UNPREDICTABLE
3898      * if EL2 is not implemented; we choose to UNDEF. Behaviour at EL3
3899      * with SCR.NS == 0 outside Monitor mode is UNPREDICTABLE; we choose
3900      * to behave as if SCR.NS was 1.
3901      */
3902     { .name = "ATS1HR", .cp = 15, .opc1 = 4, .crn = 7, .crm = 8, .opc2 = 0,
3903       .access = PL2_W,
3904       .writefn = ats1h_write, .type = ARM_CP_NO_RAW },
3905     { .name = "ATS1HW", .cp = 15, .opc1 = 4, .crn = 7, .crm = 8, .opc2 = 1,
3906       .access = PL2_W,
3907       .writefn = ats1h_write, .type = ARM_CP_NO_RAW },
3908     { .name = "CNTHCTL_EL2", .state = ARM_CP_STATE_BOTH,
3909       .opc0 = 3, .opc1 = 4, .crn = 14, .crm = 1, .opc2 = 0,
3910       /* ARMv7 requires bit 0 and 1 to reset to 1. ARMv8 defines the
3911        * reset values as IMPDEF. We choose to reset to 3 to comply with
3912        * both ARMv7 and ARMv8.
3913        */
3914       .access = PL2_RW, .resetvalue = 3,
3915       .fieldoffset = offsetof(CPUARMState, cp15.cnthctl_el2) },
3916     { .name = "CNTVOFF_EL2", .state = ARM_CP_STATE_AA64,
3917       .opc0 = 3, .opc1 = 4, .crn = 14, .crm = 0, .opc2 = 3,
3918       .access = PL2_RW, .type = ARM_CP_IO, .resetvalue = 0,
3919       .writefn = gt_cntvoff_write,
3920       .fieldoffset = offsetof(CPUARMState, cp15.cntvoff_el2) },
3921     { .name = "CNTVOFF", .cp = 15, .opc1 = 4, .crm = 14,
3922       .access = PL2_RW, .type = ARM_CP_64BIT | ARM_CP_ALIAS | ARM_CP_IO,
3923       .writefn = gt_cntvoff_write,
3924       .fieldoffset = offsetof(CPUARMState, cp15.cntvoff_el2) },
3925     { .name = "CNTHP_CVAL_EL2", .state = ARM_CP_STATE_AA64,
3926       .opc0 = 3, .opc1 = 4, .crn = 14, .crm = 2, .opc2 = 2,
3927       .fieldoffset = offsetof(CPUARMState, cp15.c14_timer[GTIMER_HYP].cval),
3928       .type = ARM_CP_IO, .access = PL2_RW,
3929       .writefn = gt_hyp_cval_write, .raw_writefn = raw_write },
3930     { .name = "CNTHP_CVAL", .cp = 15, .opc1 = 6, .crm = 14,
3931       .fieldoffset = offsetof(CPUARMState, cp15.c14_timer[GTIMER_HYP].cval),
3932       .access = PL2_RW, .type = ARM_CP_64BIT | ARM_CP_IO,
3933       .writefn = gt_hyp_cval_write, .raw_writefn = raw_write },
3934     { .name = "CNTHP_TVAL_EL2", .state = ARM_CP_STATE_BOTH,
3935       .opc0 = 3, .opc1 = 4, .crn = 14, .crm = 2, .opc2 = 0,
3936       .type = ARM_CP_NO_RAW | ARM_CP_IO, .access = PL2_RW,
3937       .resetfn = gt_hyp_timer_reset,
3938       .readfn = gt_hyp_tval_read, .writefn = gt_hyp_tval_write },
3939     { .name = "CNTHP_CTL_EL2", .state = ARM_CP_STATE_BOTH,
3940       .type = ARM_CP_IO,
3941       .opc0 = 3, .opc1 = 4, .crn = 14, .crm = 2, .opc2 = 1,
3942       .access = PL2_RW,
3943       .fieldoffset = offsetof(CPUARMState, cp15.c14_timer[GTIMER_HYP].ctl),
3944       .resetvalue = 0,
3945       .writefn = gt_hyp_ctl_write, .raw_writefn = raw_write },
3946 #endif
3947     /* The only field of MDCR_EL2 that has a defined architectural reset value
3948      * is MDCR_EL2.HPMN which should reset to the value of PMCR_EL0.N; but we
3949      * don't impelment any PMU event counters, so using zero as a reset
3950      * value for MDCR_EL2 is okay
3951      */
3952     { .name = "MDCR_EL2", .state = ARM_CP_STATE_BOTH,
3953       .opc0 = 3, .opc1 = 4, .crn = 1, .crm = 1, .opc2 = 1,
3954       .access = PL2_RW, .resetvalue = 0,
3955       .fieldoffset = offsetof(CPUARMState, cp15.mdcr_el2), },
3956     { .name = "HPFAR", .state = ARM_CP_STATE_AA32,
3957       .cp = 15, .opc1 = 4, .crn = 6, .crm = 0, .opc2 = 4,
3958       .access = PL2_RW, .accessfn = access_el3_aa32ns,
3959       .fieldoffset = offsetof(CPUARMState, cp15.hpfar_el2) },
3960     { .name = "HPFAR_EL2", .state = ARM_CP_STATE_AA64,
3961       .opc0 = 3, .opc1 = 4, .crn = 6, .crm = 0, .opc2 = 4,
3962       .access = PL2_RW,
3963       .fieldoffset = offsetof(CPUARMState, cp15.hpfar_el2) },
3964     { .name = "HSTR_EL2", .state = ARM_CP_STATE_BOTH,
3965       .cp = 15, .opc0 = 3, .opc1 = 4, .crn = 1, .crm = 1, .opc2 = 3,
3966       .access = PL2_RW,
3967       .fieldoffset = offsetof(CPUARMState, cp15.hstr_el2) },
3968     REGINFO_SENTINEL
3969 };
3970
3971 static CPAccessResult nsacr_access(CPUARMState *env, const ARMCPRegInfo *ri,
3972                                    bool isread)
3973 {
3974     /* The NSACR is RW at EL3, and RO for NS EL1 and NS EL2.
3975      * At Secure EL1 it traps to EL3.
3976      */
3977     if (arm_current_el(env) == 3) {
3978         return CP_ACCESS_OK;
3979     }
3980     if (arm_is_secure_below_el3(env)) {
3981         return CP_ACCESS_TRAP_EL3;
3982     }
3983     /* Accesses from EL1 NS and EL2 NS are UNDEF for write but allow reads. */
3984     if (isread) {
3985         return CP_ACCESS_OK;
3986     }
3987     return CP_ACCESS_TRAP_UNCATEGORIZED;
3988 }
3989
3990 static const ARMCPRegInfo el3_cp_reginfo[] = {
3991     { .name = "SCR_EL3", .state = ARM_CP_STATE_AA64,
3992       .opc0 = 3, .opc1 = 6, .crn = 1, .crm = 1, .opc2 = 0,
3993       .access = PL3_RW, .fieldoffset = offsetof(CPUARMState, cp15.scr_el3),
3994       .resetvalue = 0, .writefn = scr_write },
3995     { .name = "SCR",  .type = ARM_CP_ALIAS,
3996       .cp = 15, .opc1 = 0, .crn = 1, .crm = 1, .opc2 = 0,
3997       .access = PL1_RW, .accessfn = access_trap_aa32s_el1,
3998       .fieldoffset = offsetoflow32(CPUARMState, cp15.scr_el3),
3999       .writefn = scr_write },
4000     { .name = "SDER32_EL3", .state = ARM_CP_STATE_AA64,
4001       .opc0 = 3, .opc1 = 6, .crn = 1, .crm = 1, .opc2 = 1,
4002       .access = PL3_RW, .resetvalue = 0,
4003       .fieldoffset = offsetof(CPUARMState, cp15.sder) },
4004     { .name = "SDER",
4005       .cp = 15, .opc1 = 0, .crn = 1, .crm = 1, .opc2 = 1,
4006       .access = PL3_RW, .resetvalue = 0,
4007       .fieldoffset = offsetoflow32(CPUARMState, cp15.sder) },
4008     { .name = "MVBAR", .cp = 15, .opc1 = 0, .crn = 12, .crm = 0, .opc2 = 1,
4009       .access = PL1_RW, .accessfn = access_trap_aa32s_el1,
4010       .writefn = vbar_write, .resetvalue = 0,
4011       .fieldoffset = offsetof(CPUARMState, cp15.mvbar) },
4012     { .name = "TTBR0_EL3", .state = ARM_CP_STATE_AA64,
4013       .opc0 = 3, .opc1 = 6, .crn = 2, .crm = 0, .opc2 = 0,
4014       .access = PL3_RW, .writefn = vmsa_ttbr_write, .resetvalue = 0,
4015       .fieldoffset = offsetof(CPUARMState, cp15.ttbr0_el[3]) },
4016     { .name = "TCR_EL3", .state = ARM_CP_STATE_AA64,
4017       .opc0 = 3, .opc1 = 6, .crn = 2, .crm = 0, .opc2 = 2,
4018       .access = PL3_RW,
4019       /* no .writefn needed as this can't cause an ASID change;
4020        * we must provide a .raw_writefn and .resetfn because we handle
4021        * reset and migration for the AArch32 TTBCR(S), which might be
4022        * using mask and base_mask.
4023        */
4024       .resetfn = vmsa_ttbcr_reset, .raw_writefn = vmsa_ttbcr_raw_write,
4025       .fieldoffset = offsetof(CPUARMState, cp15.tcr_el[3]) },
4026     { .name = "ELR_EL3", .state = ARM_CP_STATE_AA64,
4027       .type = ARM_CP_ALIAS,
4028       .opc0 = 3, .opc1 = 6, .crn = 4, .crm = 0, .opc2 = 1,
4029       .access = PL3_RW,
4030       .fieldoffset = offsetof(CPUARMState, elr_el[3]) },
4031     { .name = "ESR_EL3", .state = ARM_CP_STATE_AA64,
4032       .opc0 = 3, .opc1 = 6, .crn = 5, .crm = 2, .opc2 = 0,
4033       .access = PL3_RW, .fieldoffset = offsetof(CPUARMState, cp15.esr_el[3]) },
4034     { .name = "FAR_EL3", .state = ARM_CP_STATE_AA64,
4035       .opc0 = 3, .opc1 = 6, .crn = 6, .crm = 0, .opc2 = 0,
4036       .access = PL3_RW, .fieldoffset = offsetof(CPUARMState, cp15.far_el[3]) },
4037     { .name = "SPSR_EL3", .state = ARM_CP_STATE_AA64,
4038       .type = ARM_CP_ALIAS,
4039       .opc0 = 3, .opc1 = 6, .crn = 4, .crm = 0, .opc2 = 0,
4040       .access = PL3_RW,
4041       .fieldoffset = offsetof(CPUARMState, banked_spsr[BANK_MON]) },
4042     { .name = "VBAR_EL3", .state = ARM_CP_STATE_AA64,
4043       .opc0 = 3, .opc1 = 6, .crn = 12, .crm = 0, .opc2 = 0,
4044       .access = PL3_RW, .writefn = vbar_write,
4045       .fieldoffset = offsetof(CPUARMState, cp15.vbar_el[3]),
4046       .resetvalue = 0 },
4047     { .name = "CPTR_EL3", .state = ARM_CP_STATE_AA64,
4048       .opc0 = 3, .opc1 = 6, .crn = 1, .crm = 1, .opc2 = 2,
4049       .access = PL3_RW, .accessfn = cptr_access, .resetvalue = 0,
4050       .fieldoffset = offsetof(CPUARMState, cp15.cptr_el[3]) },
4051     { .name = "TPIDR_EL3", .state = ARM_CP_STATE_AA64,
4052       .opc0 = 3, .opc1 = 6, .crn = 13, .crm = 0, .opc2 = 2,
4053       .access = PL3_RW, .resetvalue = 0,
4054       .fieldoffset = offsetof(CPUARMState, cp15.tpidr_el[3]) },
4055     { .name = "AMAIR_EL3", .state = ARM_CP_STATE_AA64,
4056       .opc0 = 3, .opc1 = 6, .crn = 10, .crm = 3, .opc2 = 0,
4057       .access = PL3_RW, .type = ARM_CP_CONST,
4058       .resetvalue = 0 },
4059     { .name = "AFSR0_EL3", .state = ARM_CP_STATE_BOTH,
4060       .opc0 = 3, .opc1 = 6, .crn = 5, .crm = 1, .opc2 = 0,
4061       .access = PL3_RW, .type = ARM_CP_CONST,
4062       .resetvalue = 0 },
4063     { .name = "AFSR1_EL3", .state = ARM_CP_STATE_BOTH,
4064       .opc0 = 3, .opc1 = 6, .crn = 5, .crm = 1, .opc2 = 1,
4065       .access = PL3_RW, .type = ARM_CP_CONST,
4066       .resetvalue = 0 },
4067     { .name = "TLBI_ALLE3IS", .state = ARM_CP_STATE_AA64,
4068       .opc0 = 1, .opc1 = 6, .crn = 8, .crm = 3, .opc2 = 0,
4069       .access = PL3_W, .type = ARM_CP_NO_RAW,
4070       .writefn = tlbi_aa64_alle3is_write },
4071     { .name = "TLBI_VAE3IS", .state = ARM_CP_STATE_AA64,
4072       .opc0 = 1, .opc1 = 6, .crn = 8, .crm = 3, .opc2 = 1,
4073       .access = PL3_W, .type = ARM_CP_NO_RAW,
4074       .writefn = tlbi_aa64_vae3is_write },
4075     { .name = "TLBI_VALE3IS", .state = ARM_CP_STATE_AA64,
4076       .opc0 = 1, .opc1 = 6, .crn = 8, .crm = 3, .opc2 = 5,
4077       .access = PL3_W, .type = ARM_CP_NO_RAW,
4078       .writefn = tlbi_aa64_vae3is_write },
4079     { .name = "TLBI_ALLE3", .state = ARM_CP_STATE_AA64,
4080       .opc0 = 1, .opc1 = 6, .crn = 8, .crm = 7, .opc2 = 0,
4081       .access = PL3_W, .type = ARM_CP_NO_RAW,
4082       .writefn = tlbi_aa64_alle3_write },
4083     { .name = "TLBI_VAE3", .state = ARM_CP_STATE_AA64,
4084       .opc0 = 1, .opc1 = 6, .crn = 8, .crm = 7, .opc2 = 1,
4085       .access = PL3_W, .type = ARM_CP_NO_RAW,
4086       .writefn = tlbi_aa64_vae3_write },
4087     { .name = "TLBI_VALE3", .state = ARM_CP_STATE_AA64,
4088       .opc0 = 1, .opc1 = 6, .crn = 8, .crm = 7, .opc2 = 5,
4089       .access = PL3_W, .type = ARM_CP_NO_RAW,
4090       .writefn = tlbi_aa64_vae3_write },
4091     REGINFO_SENTINEL
4092 };
4093
4094 static CPAccessResult ctr_el0_access(CPUARMState *env, const ARMCPRegInfo *ri,
4095                                      bool isread)
4096 {
4097     /* Only accessible in EL0 if SCTLR.UCT is set (and only in AArch64,
4098      * but the AArch32 CTR has its own reginfo struct)
4099      */
4100     if (arm_current_el(env) == 0 && !(env->cp15.sctlr_el[1] & SCTLR_UCT)) {
4101         return CP_ACCESS_TRAP;
4102     }
4103     return CP_ACCESS_OK;
4104 }
4105
4106 static void oslar_write(CPUARMState *env, const ARMCPRegInfo *ri,
4107                         uint64_t value)
4108 {
4109     /* Writes to OSLAR_EL1 may update the OS lock status, which can be
4110      * read via a bit in OSLSR_EL1.
4111      */
4112     int oslock;
4113
4114     if (ri->state == ARM_CP_STATE_AA32) {
4115         oslock = (value == 0xC5ACCE55);
4116     } else {
4117         oslock = value & 1;
4118     }
4119
4120     env->cp15.oslsr_el1 = deposit32(env->cp15.oslsr_el1, 1, 1, oslock);
4121 }
4122
4123 static const ARMCPRegInfo debug_cp_reginfo[] = {
4124     /* DBGDRAR, DBGDSAR: always RAZ since we don't implement memory mapped
4125      * debug components. The AArch64 version of DBGDRAR is named MDRAR_EL1;
4126      * unlike DBGDRAR it is never accessible from EL0.
4127      * DBGDSAR is deprecated and must RAZ from v8 anyway, so it has no AArch64
4128      * accessor.
4129      */
4130     { .name = "DBGDRAR", .cp = 14, .crn = 1, .crm = 0, .opc1 = 0, .opc2 = 0,
4131       .access = PL0_R, .accessfn = access_tdra,
4132       .type = ARM_CP_CONST, .resetvalue = 0 },
4133     { .name = "MDRAR_EL1", .state = ARM_CP_STATE_AA64,
4134       .opc0 = 2, .opc1 = 0, .crn = 1, .crm = 0, .opc2 = 0,
4135       .access = PL1_R, .accessfn = access_tdra,
4136       .type = ARM_CP_CONST, .resetvalue = 0 },
4137     { .name = "DBGDSAR", .cp = 14, .crn = 2, .crm = 0, .opc1 = 0, .opc2 = 0,
4138       .access = PL0_R, .accessfn = access_tdra,
4139       .type = ARM_CP_CONST, .resetvalue = 0 },
4140     /* Monitor debug system control register; the 32-bit alias is DBGDSCRext. */
4141     { .name = "MDSCR_EL1", .state = ARM_CP_STATE_BOTH,
4142       .cp = 14, .opc0 = 2, .opc1 = 0, .crn = 0, .crm = 2, .opc2 = 2,
4143       .access = PL1_RW, .accessfn = access_tda,
4144       .fieldoffset = offsetof(CPUARMState, cp15.mdscr_el1),
4145       .resetvalue = 0 },
4146     /* MDCCSR_EL0, aka DBGDSCRint. This is a read-only mirror of MDSCR_EL1.
4147      * We don't implement the configurable EL0 access.
4148      */
4149     { .name = "MDCCSR_EL0", .state = ARM_CP_STATE_BOTH,
4150       .cp = 14, .opc0 = 2, .opc1 = 0, .crn = 0, .crm = 1, .opc2 = 0,
4151       .type = ARM_CP_ALIAS,
4152       .access = PL1_R, .accessfn = access_tda,
4153       .fieldoffset = offsetof(CPUARMState, cp15.mdscr_el1), },
4154     { .name = "OSLAR_EL1", .state = ARM_CP_STATE_BOTH,
4155       .cp = 14, .opc0 = 2, .opc1 = 0, .crn = 1, .crm = 0, .opc2 = 4,
4156       .access = PL1_W, .type = ARM_CP_NO_RAW,
4157       .accessfn = access_tdosa,
4158       .writefn = oslar_write },
4159     { .name = "OSLSR_EL1", .state = ARM_CP_STATE_BOTH,
4160       .cp = 14, .opc0 = 2, .opc1 = 0, .crn = 1, .crm = 1, .opc2 = 4,
4161       .access = PL1_R, .resetvalue = 10,
4162       .accessfn = access_tdosa,
4163       .fieldoffset = offsetof(CPUARMState, cp15.oslsr_el1) },
4164     /* Dummy OSDLR_EL1: 32-bit Linux will read this */
4165     { .name = "OSDLR_EL1", .state = ARM_CP_STATE_BOTH,
4166       .cp = 14, .opc0 = 2, .opc1 = 0, .crn = 1, .crm = 3, .opc2 = 4,
4167       .access = PL1_RW, .accessfn = access_tdosa,
4168       .type = ARM_CP_NOP },
4169     /* Dummy DBGVCR: Linux wants to clear this on startup, but we don't
4170      * implement vector catch debug events yet.
4171      */
4172     { .name = "DBGVCR",
4173       .cp = 14, .opc1 = 0, .crn = 0, .crm = 7, .opc2 = 0,
4174       .access = PL1_RW, .accessfn = access_tda,
4175       .type = ARM_CP_NOP },
4176     /* Dummy DBGVCR32_EL2 (which is only for a 64-bit hypervisor
4177      * to save and restore a 32-bit guest's DBGVCR)
4178      */
4179     { .name = "DBGVCR32_EL2", .state = ARM_CP_STATE_AA64,
4180       .opc0 = 2, .opc1 = 4, .crn = 0, .crm = 7, .opc2 = 0,
4181       .access = PL2_RW, .accessfn = access_tda,
4182       .type = ARM_CP_NOP },
4183     /* Dummy MDCCINT_EL1, since we don't implement the Debug Communications
4184      * Channel but Linux may try to access this register. The 32-bit
4185      * alias is DBGDCCINT.
4186      */
4187     { .name = "MDCCINT_EL1", .state = ARM_CP_STATE_BOTH,
4188       .cp = 14, .opc0 = 2, .opc1 = 0, .crn = 0, .crm = 2, .opc2 = 0,
4189       .access = PL1_RW, .accessfn = access_tda,
4190       .type = ARM_CP_NOP },
4191     REGINFO_SENTINEL
4192 };
4193
4194 static const ARMCPRegInfo debug_lpae_cp_reginfo[] = {
4195     /* 64 bit access versions of the (dummy) debug registers */
4196     { .name = "DBGDRAR", .cp = 14, .crm = 1, .opc1 = 0,
4197       .access = PL0_R, .type = ARM_CP_CONST|ARM_CP_64BIT, .resetvalue = 0 },
4198     { .name = "DBGDSAR", .cp = 14, .crm = 2, .opc1 = 0,
4199       .access = PL0_R, .type = ARM_CP_CONST|ARM_CP_64BIT, .resetvalue = 0 },
4200     REGINFO_SENTINEL
4201 };
4202
4203 void hw_watchpoint_update(ARMCPU *cpu, int n)
4204 {
4205     CPUARMState *env = &cpu->env;
4206     vaddr len = 0;
4207     vaddr wvr = env->cp15.dbgwvr[n];
4208     uint64_t wcr = env->cp15.dbgwcr[n];
4209     int mask;
4210     int flags = BP_CPU | BP_STOP_BEFORE_ACCESS;
4211
4212     if (env->cpu_watchpoint[n]) {
4213         cpu_watchpoint_remove_by_ref(CPU(cpu), env->cpu_watchpoint[n]);
4214         env->cpu_watchpoint[n] = NULL;
4215     }
4216
4217     if (!extract64(wcr, 0, 1)) {
4218         /* E bit clear : watchpoint disabled */
4219         return;
4220     }
4221
4222     switch (extract64(wcr, 3, 2)) {
4223     case 0:
4224         /* LSC 00 is reserved and must behave as if the wp is disabled */
4225         return;
4226     case 1:
4227         flags |= BP_MEM_READ;
4228         break;
4229     case 2:
4230         flags |= BP_MEM_WRITE;
4231         break;
4232     case 3:
4233         flags |= BP_MEM_ACCESS;
4234         break;
4235     }
4236
4237     /* Attempts to use both MASK and BAS fields simultaneously are
4238      * CONSTRAINED UNPREDICTABLE; we opt to ignore BAS in this case,
4239      * thus generating a watchpoint for every byte in the masked region.
4240      */
4241     mask = extract64(wcr, 24, 4);
4242     if (mask == 1 || mask == 2) {
4243         /* Reserved values of MASK; we must act as if the mask value was
4244          * some non-reserved value, or as if the watchpoint were disabled.
4245          * We choose the latter.
4246          */
4247         return;
4248     } else if (mask) {
4249         /* Watchpoint covers an aligned area up to 2GB in size */
4250         len = 1ULL << mask;
4251         /* If masked bits in WVR are not zero it's CONSTRAINED UNPREDICTABLE
4252          * whether the watchpoint fires when the unmasked bits match; we opt
4253          * to generate the exceptions.
4254          */
4255         wvr &= ~(len - 1);
4256     } else {
4257         /* Watchpoint covers bytes defined by the byte address select bits */
4258         int bas = extract64(wcr, 5, 8);
4259         int basstart;
4260
4261         if (bas == 0) {
4262             /* This must act as if the watchpoint is disabled */
4263             return;
4264         }
4265
4266         if (extract64(wvr, 2, 1)) {
4267             /* Deprecated case of an only 4-aligned address. BAS[7:4] are
4268              * ignored, and BAS[3:0] define which bytes to watch.
4269              */
4270             bas &= 0xf;
4271         }
4272         /* The BAS bits are supposed to be programmed to indicate a contiguous
4273          * range of bytes. Otherwise it is CONSTRAINED UNPREDICTABLE whether
4274          * we fire for each byte in the word/doubleword addressed by the WVR.
4275          * We choose to ignore any non-zero bits after the first range of 1s.
4276          */
4277         basstart = ctz32(bas);
4278         len = cto32(bas >> basstart);
4279         wvr += basstart;
4280     }
4281
4282     cpu_watchpoint_insert(CPU(cpu), wvr, len, flags,
4283                           &env->cpu_watchpoint[n]);
4284 }
4285
4286 void hw_watchpoint_update_all(ARMCPU *cpu)
4287 {
4288     int i;
4289     CPUARMState *env = &cpu->env;
4290
4291     /* Completely clear out existing QEMU watchpoints and our array, to
4292      * avoid possible stale entries following migration load.
4293      */
4294     cpu_watchpoint_remove_all(CPU(cpu), BP_CPU);
4295     memset(env->cpu_watchpoint, 0, sizeof(env->cpu_watchpoint));
4296
4297     for (i = 0; i < ARRAY_SIZE(cpu->env.cpu_watchpoint); i++) {
4298         hw_watchpoint_update(cpu, i);
4299     }
4300 }
4301
4302 static void dbgwvr_write(CPUARMState *env, const ARMCPRegInfo *ri,
4303                          uint64_t value)
4304 {
4305     ARMCPU *cpu = arm_env_get_cpu(env);
4306     int i = ri->crm;
4307
4308     /* Bits [63:49] are hardwired to the value of bit [48]; that is, the
4309      * register reads and behaves as if values written are sign extended.
4310      * Bits [1:0] are RES0.
4311      */
4312     value = sextract64(value, 0, 49) & ~3ULL;
4313
4314     raw_write(env, ri, value);
4315     hw_watchpoint_update(cpu, i);
4316 }
4317
4318 static void dbgwcr_write(CPUARMState *env, const ARMCPRegInfo *ri,
4319                          uint64_t value)
4320 {
4321     ARMCPU *cpu = arm_env_get_cpu(env);
4322     int i = ri->crm;
4323
4324     raw_write(env, ri, value);
4325     hw_watchpoint_update(cpu, i);
4326 }
4327
4328 void hw_breakpoint_update(ARMCPU *cpu, int n)
4329 {
4330     CPUARMState *env = &cpu->env;
4331     uint64_t bvr = env->cp15.dbgbvr[n];
4332     uint64_t bcr = env->cp15.dbgbcr[n];
4333     vaddr addr;
4334     int bt;
4335     int flags = BP_CPU;
4336
4337     if (env->cpu_breakpoint[n]) {
4338         cpu_breakpoint_remove_by_ref(CPU(cpu), env->cpu_breakpoint[n]);
4339         env->cpu_breakpoint[n] = NULL;
4340     }
4341
4342     if (!extract64(bcr, 0, 1)) {
4343         /* E bit clear : watchpoint disabled */
4344         return;
4345     }
4346
4347     bt = extract64(bcr, 20, 4);
4348
4349     switch (bt) {
4350     case 4: /* unlinked address mismatch (reserved if AArch64) */
4351     case 5: /* linked address mismatch (reserved if AArch64) */
4352         qemu_log_mask(LOG_UNIMP,
4353                       "arm: address mismatch breakpoint types not implemented");
4354         return;
4355     case 0: /* unlinked address match */
4356     case 1: /* linked address match */
4357     {
4358         /* Bits [63:49] are hardwired to the value of bit [48]; that is,
4359          * we behave as if the register was sign extended. Bits [1:0] are
4360          * RES0. The BAS field is used to allow setting breakpoints on 16
4361          * bit wide instructions; it is CONSTRAINED UNPREDICTABLE whether
4362          * a bp will fire if the addresses covered by the bp and the addresses
4363          * covered by the insn overlap but the insn doesn't start at the
4364          * start of the bp address range. We choose to require the insn and
4365          * the bp to have the same address. The constraints on writing to
4366          * BAS enforced in dbgbcr_write mean we have only four cases:
4367          *  0b0000  => no breakpoint
4368          *  0b0011  => breakpoint on addr
4369          *  0b1100  => breakpoint on addr + 2
4370          *  0b1111  => breakpoint on addr
4371          * See also figure D2-3 in the v8 ARM ARM (DDI0487A.c).
4372          */
4373         int bas = extract64(bcr, 5, 4);
4374         addr = sextract64(bvr, 0, 49) & ~3ULL;
4375         if (bas == 0) {
4376             return;
4377         }
4378         if (bas == 0xc) {
4379             addr += 2;
4380         }
4381         break;
4382     }
4383     case 2: /* unlinked context ID match */
4384     case 8: /* unlinked VMID match (reserved if no EL2) */
4385     case 10: /* unlinked context ID and VMID match (reserved if no EL2) */
4386         qemu_log_mask(LOG_UNIMP,
4387                       "arm: unlinked context breakpoint types not implemented");
4388         return;
4389     case 9: /* linked VMID match (reserved if no EL2) */
4390     case 11: /* linked context ID and VMID match (reserved if no EL2) */
4391     case 3: /* linked context ID match */
4392     default:
4393         /* We must generate no events for Linked context matches (unless
4394          * they are linked to by some other bp/wp, which is handled in
4395          * updates for the linking bp/wp). We choose to also generate no events
4396          * for reserved values.
4397          */
4398         return;
4399     }
4400
4401     cpu_breakpoint_insert(CPU(cpu), addr, flags, &env->cpu_breakpoint[n]);
4402 }
4403
4404 void hw_breakpoint_update_all(ARMCPU *cpu)
4405 {
4406     int i;
4407     CPUARMState *env = &cpu->env;
4408
4409     /* Completely clear out existing QEMU breakpoints and our array, to
4410      * avoid possible stale entries following migration load.
4411      */
4412     cpu_breakpoint_remove_all(CPU(cpu), BP_CPU);
4413     memset(env->cpu_breakpoint, 0, sizeof(env->cpu_breakpoint));
4414
4415     for (i = 0; i < ARRAY_SIZE(cpu->env.cpu_breakpoint); i++) {
4416         hw_breakpoint_update(cpu, i);
4417     }
4418 }
4419
4420 static void dbgbvr_write(CPUARMState *env, const ARMCPRegInfo *ri,
4421                          uint64_t value)
4422 {
4423     ARMCPU *cpu = arm_env_get_cpu(env);
4424     int i = ri->crm;
4425
4426     raw_write(env, ri, value);
4427     hw_breakpoint_update(cpu, i);
4428 }
4429
4430 static void dbgbcr_write(CPUARMState *env, const ARMCPRegInfo *ri,
4431                          uint64_t value)
4432 {
4433     ARMCPU *cpu = arm_env_get_cpu(env);
4434     int i = ri->crm;
4435
4436     /* BAS[3] is a read-only copy of BAS[2], and BAS[1] a read-only
4437      * copy of BAS[0].
4438      */
4439     value = deposit64(value, 6, 1, extract64(value, 5, 1));
4440     value = deposit64(value, 8, 1, extract64(value, 7, 1));
4441
4442     raw_write(env, ri, value);
4443     hw_breakpoint_update(cpu, i);
4444 }
4445
4446 static void define_debug_regs(ARMCPU *cpu)
4447 {
4448     /* Define v7 and v8 architectural debug registers.
4449      * These are just dummy implementations for now.
4450      */
4451     int i;
4452     int wrps, brps, ctx_cmps;
4453     ARMCPRegInfo dbgdidr = {
4454         .name = "DBGDIDR", .cp = 14, .crn = 0, .crm = 0, .opc1 = 0, .opc2 = 0,
4455         .access = PL0_R, .accessfn = access_tda,
4456         .type = ARM_CP_CONST, .resetvalue = cpu->dbgdidr,
4457     };
4458
4459     /* Note that all these register fields hold "number of Xs minus 1". */
4460     brps = extract32(cpu->dbgdidr, 24, 4);
4461     wrps = extract32(cpu->dbgdidr, 28, 4);
4462     ctx_cmps = extract32(cpu->dbgdidr, 20, 4);
4463
4464     assert(ctx_cmps <= brps);
4465
4466     /* The DBGDIDR and ID_AA64DFR0_EL1 define various properties
4467      * of the debug registers such as number of breakpoints;
4468      * check that if they both exist then they agree.
4469      */
4470     if (arm_feature(&cpu->env, ARM_FEATURE_AARCH64)) {
4471         assert(extract32(cpu->id_aa64dfr0, 12, 4) == brps);
4472         assert(extract32(cpu->id_aa64dfr0, 20, 4) == wrps);
4473         assert(extract32(cpu->id_aa64dfr0, 28, 4) == ctx_cmps);
4474     }
4475
4476     define_one_arm_cp_reg(cpu, &dbgdidr);
4477     define_arm_cp_regs(cpu, debug_cp_reginfo);
4478
4479     if (arm_feature(&cpu->env, ARM_FEATURE_LPAE)) {
4480         define_arm_cp_regs(cpu, debug_lpae_cp_reginfo);
4481     }
4482
4483     for (i = 0; i < brps + 1; i++) {
4484         ARMCPRegInfo dbgregs[] = {
4485             { .name = "DBGBVR", .state = ARM_CP_STATE_BOTH,
4486               .cp = 14, .opc0 = 2, .opc1 = 0, .crn = 0, .crm = i, .opc2 = 4,
4487               .access = PL1_RW, .accessfn = access_tda,
4488               .fieldoffset = offsetof(CPUARMState, cp15.dbgbvr[i]),
4489               .writefn = dbgbvr_write, .raw_writefn = raw_write
4490             },
4491             { .name = "DBGBCR", .state = ARM_CP_STATE_BOTH,
4492               .cp = 14, .opc0 = 2, .opc1 = 0, .crn = 0, .crm = i, .opc2 = 5,
4493               .access = PL1_RW, .accessfn = access_tda,
4494               .fieldoffset = offsetof(CPUARMState, cp15.dbgbcr[i]),
4495               .writefn = dbgbcr_write, .raw_writefn = raw_write
4496             },
4497             REGINFO_SENTINEL
4498         };
4499         define_arm_cp_regs(cpu, dbgregs);
4500     }
4501
4502     for (i = 0; i < wrps + 1; i++) {
4503         ARMCPRegInfo dbgregs[] = {
4504             { .name = "DBGWVR", .state = ARM_CP_STATE_BOTH,
4505               .cp = 14, .opc0 = 2, .opc1 = 0, .crn = 0, .crm = i, .opc2 = 6,
4506               .access = PL1_RW, .accessfn = access_tda,
4507               .fieldoffset = offsetof(CPUARMState, cp15.dbgwvr[i]),
4508               .writefn = dbgwvr_write, .raw_writefn = raw_write
4509             },
4510             { .name = "DBGWCR", .state = ARM_CP_STATE_BOTH,
4511               .cp = 14, .opc0 = 2, .opc1 = 0, .crn = 0, .crm = i, .opc2 = 7,
4512               .access = PL1_RW, .accessfn = access_tda,
4513               .fieldoffset = offsetof(CPUARMState, cp15.dbgwcr[i]),
4514               .writefn = dbgwcr_write, .raw_writefn = raw_write
4515             },
4516             REGINFO_SENTINEL
4517         };
4518         define_arm_cp_regs(cpu, dbgregs);
4519     }
4520 }
4521
4522 void register_cp_regs_for_features(ARMCPU *cpu)
4523 {
4524     /* Register all the coprocessor registers based on feature bits */
4525     CPUARMState *env = &cpu->env;
4526     if (arm_feature(env, ARM_FEATURE_M)) {
4527         /* M profile has no coprocessor registers */
4528         return;
4529     }
4530
4531     define_arm_cp_regs(cpu, cp_reginfo);
4532     if (!arm_feature(env, ARM_FEATURE_V8)) {
4533         /* Must go early as it is full of wildcards that may be
4534          * overridden by later definitions.
4535          */
4536         define_arm_cp_regs(cpu, not_v8_cp_reginfo);
4537     }
4538
4539     if (arm_feature(env, ARM_FEATURE_V6)) {
4540         /* The ID registers all have impdef reset values */
4541         ARMCPRegInfo v6_idregs[] = {
4542             { .name = "ID_PFR0", .state = ARM_CP_STATE_BOTH,
4543               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 1, .opc2 = 0,
4544               .access = PL1_R, .type = ARM_CP_CONST,
4545               .resetvalue = cpu->id_pfr0 },
4546             { .name = "ID_PFR1", .state = ARM_CP_STATE_BOTH,
4547               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 1, .opc2 = 1,
4548               .access = PL1_R, .type = ARM_CP_CONST,
4549               .resetvalue = cpu->id_pfr1 },
4550             { .name = "ID_DFR0", .state = ARM_CP_STATE_BOTH,
4551               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 1, .opc2 = 2,
4552               .access = PL1_R, .type = ARM_CP_CONST,
4553               .resetvalue = cpu->id_dfr0 },
4554             { .name = "ID_AFR0", .state = ARM_CP_STATE_BOTH,
4555               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 1, .opc2 = 3,
4556               .access = PL1_R, .type = ARM_CP_CONST,
4557               .resetvalue = cpu->id_afr0 },
4558             { .name = "ID_MMFR0", .state = ARM_CP_STATE_BOTH,
4559               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 1, .opc2 = 4,
4560               .access = PL1_R, .type = ARM_CP_CONST,
4561               .resetvalue = cpu->id_mmfr0 },
4562             { .name = "ID_MMFR1", .state = ARM_CP_STATE_BOTH,
4563               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 1, .opc2 = 5,
4564               .access = PL1_R, .type = ARM_CP_CONST,
4565               .resetvalue = cpu->id_mmfr1 },
4566             { .name = "ID_MMFR2", .state = ARM_CP_STATE_BOTH,
4567               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 1, .opc2 = 6,
4568               .access = PL1_R, .type = ARM_CP_CONST,
4569               .resetvalue = cpu->id_mmfr2 },
4570             { .name = "ID_MMFR3", .state = ARM_CP_STATE_BOTH,
4571               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 1, .opc2 = 7,
4572               .access = PL1_R, .type = ARM_CP_CONST,
4573               .resetvalue = cpu->id_mmfr3 },
4574             { .name = "ID_ISAR0", .state = ARM_CP_STATE_BOTH,
4575               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 2, .opc2 = 0,
4576               .access = PL1_R, .type = ARM_CP_CONST,
4577               .resetvalue = cpu->id_isar0 },
4578             { .name = "ID_ISAR1", .state = ARM_CP_STATE_BOTH,
4579               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 2, .opc2 = 1,
4580               .access = PL1_R, .type = ARM_CP_CONST,
4581               .resetvalue = cpu->id_isar1 },
4582             { .name = "ID_ISAR2", .state = ARM_CP_STATE_BOTH,
4583               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 2, .opc2 = 2,
4584               .access = PL1_R, .type = ARM_CP_CONST,
4585               .resetvalue = cpu->id_isar2 },
4586             { .name = "ID_ISAR3", .state = ARM_CP_STATE_BOTH,
4587               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 2, .opc2 = 3,
4588               .access = PL1_R, .type = ARM_CP_CONST,
4589               .resetvalue = cpu->id_isar3 },
4590             { .name = "ID_ISAR4", .state = ARM_CP_STATE_BOTH,
4591               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 2, .opc2 = 4,
4592               .access = PL1_R, .type = ARM_CP_CONST,
4593               .resetvalue = cpu->id_isar4 },
4594             { .name = "ID_ISAR5", .state = ARM_CP_STATE_BOTH,
4595               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 2, .opc2 = 5,
4596               .access = PL1_R, .type = ARM_CP_CONST,
4597               .resetvalue = cpu->id_isar5 },
4598             { .name = "ID_MMFR4", .state = ARM_CP_STATE_BOTH,
4599               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 2, .opc2 = 6,
4600               .access = PL1_R, .type = ARM_CP_CONST,
4601               .resetvalue = cpu->id_mmfr4 },
4602             /* 7 is as yet unallocated and must RAZ */
4603             { .name = "ID_ISAR7_RESERVED", .state = ARM_CP_STATE_BOTH,
4604               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 2, .opc2 = 7,
4605               .access = PL1_R, .type = ARM_CP_CONST,
4606               .resetvalue = 0 },
4607             REGINFO_SENTINEL
4608         };
4609         define_arm_cp_regs(cpu, v6_idregs);
4610         define_arm_cp_regs(cpu, v6_cp_reginfo);
4611     } else {
4612         define_arm_cp_regs(cpu, not_v6_cp_reginfo);
4613     }
4614     if (arm_feature(env, ARM_FEATURE_V6K)) {
4615         define_arm_cp_regs(cpu, v6k_cp_reginfo);
4616     }
4617     if (arm_feature(env, ARM_FEATURE_V7MP) &&
4618         !arm_feature(env, ARM_FEATURE_PMSA)) {
4619         define_arm_cp_regs(cpu, v7mp_cp_reginfo);
4620     }
4621     if (arm_feature(env, ARM_FEATURE_V7)) {
4622         /* v7 performance monitor control register: same implementor
4623          * field as main ID register, and we implement only the cycle
4624          * count register.
4625          */
4626 #ifndef CONFIG_USER_ONLY
4627         ARMCPRegInfo pmcr = {
4628             .name = "PMCR", .cp = 15, .crn = 9, .crm = 12, .opc1 = 0, .opc2 = 0,
4629             .access = PL0_RW,
4630             .type = ARM_CP_IO | ARM_CP_ALIAS,
4631             .fieldoffset = offsetoflow32(CPUARMState, cp15.c9_pmcr),
4632             .accessfn = pmreg_access, .writefn = pmcr_write,
4633             .raw_writefn = raw_write,
4634         };
4635         ARMCPRegInfo pmcr64 = {
4636             .name = "PMCR_EL0", .state = ARM_CP_STATE_AA64,
4637             .opc0 = 3, .opc1 = 3, .crn = 9, .crm = 12, .opc2 = 0,
4638             .access = PL0_RW, .accessfn = pmreg_access,
4639             .type = ARM_CP_IO,
4640             .fieldoffset = offsetof(CPUARMState, cp15.c9_pmcr),
4641             .resetvalue = cpu->midr & 0xff000000,
4642             .writefn = pmcr_write, .raw_writefn = raw_write,
4643         };
4644         define_one_arm_cp_reg(cpu, &pmcr);
4645         define_one_arm_cp_reg(cpu, &pmcr64);
4646 #endif
4647         ARMCPRegInfo clidr = {
4648             .name = "CLIDR", .state = ARM_CP_STATE_BOTH,
4649             .opc0 = 3, .crn = 0, .crm = 0, .opc1 = 1, .opc2 = 1,
4650             .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = cpu->clidr
4651         };
4652         define_one_arm_cp_reg(cpu, &clidr);
4653         define_arm_cp_regs(cpu, v7_cp_reginfo);
4654         define_debug_regs(cpu);
4655     } else {
4656         define_arm_cp_regs(cpu, not_v7_cp_reginfo);
4657     }
4658     if (arm_feature(env, ARM_FEATURE_V8)) {
4659         /* AArch64 ID registers, which all have impdef reset values.
4660          * Note that within the ID register ranges the unused slots
4661          * must all RAZ, not UNDEF; future architecture versions may
4662          * define new registers here.
4663          */
4664         ARMCPRegInfo v8_idregs[] = {
4665             { .name = "ID_AA64PFR0_EL1", .state = ARM_CP_STATE_AA64,
4666               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 4, .opc2 = 0,
4667               .access = PL1_R, .type = ARM_CP_CONST,
4668               .resetvalue = cpu->id_aa64pfr0 },
4669             { .name = "ID_AA64PFR1_EL1", .state = ARM_CP_STATE_AA64,
4670               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 4, .opc2 = 1,
4671               .access = PL1_R, .type = ARM_CP_CONST,
4672               .resetvalue = cpu->id_aa64pfr1},
4673             { .name = "ID_AA64PFR2_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
4674               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 4, .opc2 = 2,
4675               .access = PL1_R, .type = ARM_CP_CONST,
4676               .resetvalue = 0 },
4677             { .name = "ID_AA64PFR3_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
4678               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 4, .opc2 = 3,
4679               .access = PL1_R, .type = ARM_CP_CONST,
4680               .resetvalue = 0 },
4681             { .name = "ID_AA64PFR4_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
4682               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 4, .opc2 = 4,
4683               .access = PL1_R, .type = ARM_CP_CONST,
4684               .resetvalue = 0 },
4685             { .name = "ID_AA64PFR5_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
4686               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 4, .opc2 = 5,
4687               .access = PL1_R, .type = ARM_CP_CONST,
4688               .resetvalue = 0 },
4689             { .name = "ID_AA64PFR6_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
4690               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 4, .opc2 = 6,
4691               .access = PL1_R, .type = ARM_CP_CONST,
4692               .resetvalue = 0 },
4693             { .name = "ID_AA64PFR7_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
4694               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 4, .opc2 = 7,
4695               .access = PL1_R, .type = ARM_CP_CONST,
4696               .resetvalue = 0 },
4697             { .name = "ID_AA64DFR0_EL1", .state = ARM_CP_STATE_AA64,
4698               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 5, .opc2 = 0,
4699               .access = PL1_R, .type = ARM_CP_CONST,
4700               .resetvalue = cpu->id_aa64dfr0 },
4701             { .name = "ID_AA64DFR1_EL1", .state = ARM_CP_STATE_AA64,
4702               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 5, .opc2 = 1,
4703               .access = PL1_R, .type = ARM_CP_CONST,
4704               .resetvalue = cpu->id_aa64dfr1 },
4705             { .name = "ID_AA64DFR2_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
4706               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 5, .opc2 = 2,
4707               .access = PL1_R, .type = ARM_CP_CONST,
4708               .resetvalue = 0 },
4709             { .name = "ID_AA64DFR3_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
4710               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 5, .opc2 = 3,
4711               .access = PL1_R, .type = ARM_CP_CONST,
4712               .resetvalue = 0 },
4713             { .name = "ID_AA64AFR0_EL1", .state = ARM_CP_STATE_AA64,
4714               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 5, .opc2 = 4,
4715               .access = PL1_R, .type = ARM_CP_CONST,
4716               .resetvalue = cpu->id_aa64afr0 },
4717             { .name = "ID_AA64AFR1_EL1", .state = ARM_CP_STATE_AA64,
4718               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 5, .opc2 = 5,
4719               .access = PL1_R, .type = ARM_CP_CONST,
4720               .resetvalue = cpu->id_aa64afr1 },
4721             { .name = "ID_AA64AFR2_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
4722               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 5, .opc2 = 6,
4723               .access = PL1_R, .type = ARM_CP_CONST,
4724               .resetvalue = 0 },
4725             { .name = "ID_AA64AFR3_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
4726               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 5, .opc2 = 7,
4727               .access = PL1_R, .type = ARM_CP_CONST,
4728               .resetvalue = 0 },
4729             { .name = "ID_AA64ISAR0_EL1", .state = ARM_CP_STATE_AA64,
4730               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 6, .opc2 = 0,
4731               .access = PL1_R, .type = ARM_CP_CONST,
4732               .resetvalue = cpu->id_aa64isar0 },
4733             { .name = "ID_AA64ISAR1_EL1", .state = ARM_CP_STATE_AA64,
4734               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 6, .opc2 = 1,
4735               .access = PL1_R, .type = ARM_CP_CONST,
4736               .resetvalue = cpu->id_aa64isar1 },
4737             { .name = "ID_AA64ISAR2_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
4738               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 6, .opc2 = 2,
4739               .access = PL1_R, .type = ARM_CP_CONST,
4740               .resetvalue = 0 },
4741             { .name = "ID_AA64ISAR3_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
4742               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 6, .opc2 = 3,
4743               .access = PL1_R, .type = ARM_CP_CONST,
4744               .resetvalue = 0 },
4745             { .name = "ID_AA64ISAR4_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
4746               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 6, .opc2 = 4,
4747               .access = PL1_R, .type = ARM_CP_CONST,
4748               .resetvalue = 0 },
4749             { .name = "ID_AA64ISAR5_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
4750               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 6, .opc2 = 5,
4751               .access = PL1_R, .type = ARM_CP_CONST,
4752               .resetvalue = 0 },
4753             { .name = "ID_AA64ISAR6_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
4754               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 6, .opc2 = 6,
4755               .access = PL1_R, .type = ARM_CP_CONST,
4756               .resetvalue = 0 },
4757             { .name = "ID_AA64ISAR7_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
4758               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 6, .opc2 = 7,
4759               .access = PL1_R, .type = ARM_CP_CONST,
4760               .resetvalue = 0 },
4761             { .name = "ID_AA64MMFR0_EL1", .state = ARM_CP_STATE_AA64,
4762               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 7, .opc2 = 0,
4763               .access = PL1_R, .type = ARM_CP_CONST,
4764               .resetvalue = cpu->id_aa64mmfr0 },
4765             { .name = "ID_AA64MMFR1_EL1", .state = ARM_CP_STATE_AA64,
4766               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 7, .opc2 = 1,
4767               .access = PL1_R, .type = ARM_CP_CONST,
4768               .resetvalue = cpu->id_aa64mmfr1 },
4769             { .name = "ID_AA64MMFR2_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
4770               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 7, .opc2 = 2,
4771               .access = PL1_R, .type = ARM_CP_CONST,
4772               .resetvalue = 0 },
4773             { .name = "ID_AA64MMFR3_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
4774               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 7, .opc2 = 3,
4775               .access = PL1_R, .type = ARM_CP_CONST,
4776               .resetvalue = 0 },
4777             { .name = "ID_AA64MMFR4_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
4778               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 7, .opc2 = 4,
4779               .access = PL1_R, .type = ARM_CP_CONST,
4780               .resetvalue = 0 },
4781             { .name = "ID_AA64MMFR5_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
4782               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 7, .opc2 = 5,
4783               .access = PL1_R, .type = ARM_CP_CONST,
4784               .resetvalue = 0 },
4785             { .name = "ID_AA64MMFR6_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
4786               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 7, .opc2 = 6,
4787               .access = PL1_R, .type = ARM_CP_CONST,
4788               .resetvalue = 0 },
4789             { .name = "ID_AA64MMFR7_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
4790               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 7, .opc2 = 7,
4791               .access = PL1_R, .type = ARM_CP_CONST,
4792               .resetvalue = 0 },
4793             { .name = "MVFR0_EL1", .state = ARM_CP_STATE_AA64,
4794               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 3, .opc2 = 0,
4795               .access = PL1_R, .type = ARM_CP_CONST,
4796               .resetvalue = cpu->mvfr0 },
4797             { .name = "MVFR1_EL1", .state = ARM_CP_STATE_AA64,
4798               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 3, .opc2 = 1,
4799               .access = PL1_R, .type = ARM_CP_CONST,
4800               .resetvalue = cpu->mvfr1 },
4801             { .name = "MVFR2_EL1", .state = ARM_CP_STATE_AA64,
4802               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 3, .opc2 = 2,
4803               .access = PL1_R, .type = ARM_CP_CONST,
4804               .resetvalue = cpu->mvfr2 },
4805             { .name = "MVFR3_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
4806               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 3, .opc2 = 3,
4807               .access = PL1_R, .type = ARM_CP_CONST,
4808               .resetvalue = 0 },
4809             { .name = "MVFR4_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
4810               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 3, .opc2 = 4,
4811               .access = PL1_R, .type = ARM_CP_CONST,
4812               .resetvalue = 0 },
4813             { .name = "MVFR5_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
4814               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 3, .opc2 = 5,
4815               .access = PL1_R, .type = ARM_CP_CONST,
4816               .resetvalue = 0 },
4817             { .name = "MVFR6_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
4818               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 3, .opc2 = 6,
4819               .access = PL1_R, .type = ARM_CP_CONST,
4820               .resetvalue = 0 },
4821             { .name = "MVFR7_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
4822               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 3, .opc2 = 7,
4823               .access = PL1_R, .type = ARM_CP_CONST,
4824               .resetvalue = 0 },
4825             { .name = "PMCEID0", .state = ARM_CP_STATE_AA32,
4826               .cp = 15, .opc1 = 0, .crn = 9, .crm = 12, .opc2 = 6,
4827               .access = PL0_R, .accessfn = pmreg_access, .type = ARM_CP_CONST,
4828               .resetvalue = cpu->pmceid0 },
4829             { .name = "PMCEID0_EL0", .state = ARM_CP_STATE_AA64,
4830               .opc0 = 3, .opc1 = 3, .crn = 9, .crm = 12, .opc2 = 6,
4831               .access = PL0_R, .accessfn = pmreg_access, .type = ARM_CP_CONST,
4832               .resetvalue = cpu->pmceid0 },
4833             { .name = "PMCEID1", .state = ARM_CP_STATE_AA32,
4834               .cp = 15, .opc1 = 0, .crn = 9, .crm = 12, .opc2 = 7,
4835               .access = PL0_R, .accessfn = pmreg_access, .type = ARM_CP_CONST,
4836               .resetvalue = cpu->pmceid1 },
4837             { .name = "PMCEID1_EL0", .state = ARM_CP_STATE_AA64,
4838               .opc0 = 3, .opc1 = 3, .crn = 9, .crm = 12, .opc2 = 7,
4839               .access = PL0_R, .accessfn = pmreg_access, .type = ARM_CP_CONST,
4840               .resetvalue = cpu->pmceid1 },
4841             REGINFO_SENTINEL
4842         };
4843         /* RVBAR_EL1 is only implemented if EL1 is the highest EL */
4844         if (!arm_feature(env, ARM_FEATURE_EL3) &&
4845             !arm_feature(env, ARM_FEATURE_EL2)) {
4846             ARMCPRegInfo rvbar = {
4847                 .name = "RVBAR_EL1", .state = ARM_CP_STATE_AA64,
4848                 .opc0 = 3, .opc1 = 0, .crn = 12, .crm = 0, .opc2 = 1,
4849                 .type = ARM_CP_CONST, .access = PL1_R, .resetvalue = cpu->rvbar
4850             };
4851             define_one_arm_cp_reg(cpu, &rvbar);
4852         }
4853         define_arm_cp_regs(cpu, v8_idregs);
4854         define_arm_cp_regs(cpu, v8_cp_reginfo);
4855     }
4856     if (arm_feature(env, ARM_FEATURE_EL2)) {
4857         uint64_t vmpidr_def = mpidr_read_val(env);
4858         ARMCPRegInfo vpidr_regs[] = {
4859             { .name = "VPIDR", .state = ARM_CP_STATE_AA32,
4860               .cp = 15, .opc1 = 4, .crn = 0, .crm = 0, .opc2 = 0,
4861               .access = PL2_RW, .accessfn = access_el3_aa32ns,
4862               .resetvalue = cpu->midr,
4863               .fieldoffset = offsetof(CPUARMState, cp15.vpidr_el2) },
4864             { .name = "VPIDR_EL2", .state = ARM_CP_STATE_AA64,
4865               .opc0 = 3, .opc1 = 4, .crn = 0, .crm = 0, .opc2 = 0,
4866               .access = PL2_RW, .resetvalue = cpu->midr,
4867               .fieldoffset = offsetof(CPUARMState, cp15.vpidr_el2) },
4868             { .name = "VMPIDR", .state = ARM_CP_STATE_AA32,
4869               .cp = 15, .opc1 = 4, .crn = 0, .crm = 0, .opc2 = 5,
4870               .access = PL2_RW, .accessfn = access_el3_aa32ns,
4871               .resetvalue = vmpidr_def,
4872               .fieldoffset = offsetof(CPUARMState, cp15.vmpidr_el2) },
4873             { .name = "VMPIDR_EL2", .state = ARM_CP_STATE_AA64,
4874               .opc0 = 3, .opc1 = 4, .crn = 0, .crm = 0, .opc2 = 5,
4875               .access = PL2_RW,
4876               .resetvalue = vmpidr_def,
4877               .fieldoffset = offsetof(CPUARMState, cp15.vmpidr_el2) },
4878             REGINFO_SENTINEL
4879         };
4880         define_arm_cp_regs(cpu, vpidr_regs);
4881         define_arm_cp_regs(cpu, el2_cp_reginfo);
4882         /* RVBAR_EL2 is only implemented if EL2 is the highest EL */
4883         if (!arm_feature(env, ARM_FEATURE_EL3)) {
4884             ARMCPRegInfo rvbar = {
4885                 .name = "RVBAR_EL2", .state = ARM_CP_STATE_AA64,
4886                 .opc0 = 3, .opc1 = 4, .crn = 12, .crm = 0, .opc2 = 1,
4887                 .type = ARM_CP_CONST, .access = PL2_R, .resetvalue = cpu->rvbar
4888             };
4889             define_one_arm_cp_reg(cpu, &rvbar);
4890         }
4891     } else {
4892         /* If EL2 is missing but higher ELs are enabled, we need to
4893          * register the no_el2 reginfos.
4894          */
4895         if (arm_feature(env, ARM_FEATURE_EL3)) {
4896             /* When EL3 exists but not EL2, VPIDR and VMPIDR take the value
4897              * of MIDR_EL1 and MPIDR_EL1.
4898              */
4899             ARMCPRegInfo vpidr_regs[] = {
4900                 { .name = "VPIDR_EL2", .state = ARM_CP_STATE_BOTH,
4901                   .opc0 = 3, .opc1 = 4, .crn = 0, .crm = 0, .opc2 = 0,
4902                   .access = PL2_RW, .accessfn = access_el3_aa32ns_aa64any,
4903                   .type = ARM_CP_CONST, .resetvalue = cpu->midr,
4904                   .fieldoffset = offsetof(CPUARMState, cp15.vpidr_el2) },
4905                 { .name = "VMPIDR_EL2", .state = ARM_CP_STATE_BOTH,
4906                   .opc0 = 3, .opc1 = 4, .crn = 0, .crm = 0, .opc2 = 5,
4907                   .access = PL2_RW, .accessfn = access_el3_aa32ns_aa64any,
4908                   .type = ARM_CP_NO_RAW,
4909                   .writefn = arm_cp_write_ignore, .readfn = mpidr_read },
4910                 REGINFO_SENTINEL
4911             };
4912             define_arm_cp_regs(cpu, vpidr_regs);
4913             define_arm_cp_regs(cpu, el3_no_el2_cp_reginfo);
4914         }
4915     }
4916     if (arm_feature(env, ARM_FEATURE_EL3)) {
4917         define_arm_cp_regs(cpu, el3_cp_reginfo);
4918         ARMCPRegInfo el3_regs[] = {
4919             { .name = "RVBAR_EL3", .state = ARM_CP_STATE_AA64,
4920               .opc0 = 3, .opc1 = 6, .crn = 12, .crm = 0, .opc2 = 1,
4921               .type = ARM_CP_CONST, .access = PL3_R, .resetvalue = cpu->rvbar },
4922             { .name = "SCTLR_EL3", .state = ARM_CP_STATE_AA64,
4923               .opc0 = 3, .opc1 = 6, .crn = 1, .crm = 0, .opc2 = 0,
4924               .access = PL3_RW,
4925               .raw_writefn = raw_write, .writefn = sctlr_write,
4926               .fieldoffset = offsetof(CPUARMState, cp15.sctlr_el[3]),
4927               .resetvalue = cpu->reset_sctlr },
4928             REGINFO_SENTINEL
4929         };
4930
4931         define_arm_cp_regs(cpu, el3_regs);
4932     }
4933     /* The behaviour of NSACR is sufficiently various that we don't
4934      * try to describe it in a single reginfo:
4935      *  if EL3 is 64 bit, then trap to EL3 from S EL1,
4936      *     reads as constant 0xc00 from NS EL1 and NS EL2
4937      *  if EL3 is 32 bit, then RW at EL3, RO at NS EL1 and NS EL2
4938      *  if v7 without EL3, register doesn't exist
4939      *  if v8 without EL3, reads as constant 0xc00 from NS EL1 and NS EL2
4940      */
4941     if (arm_feature(env, ARM_FEATURE_EL3)) {
4942         if (arm_feature(env, ARM_FEATURE_AARCH64)) {
4943             ARMCPRegInfo nsacr = {
4944                 .name = "NSACR", .type = ARM_CP_CONST,
4945                 .cp = 15, .opc1 = 0, .crn = 1, .crm = 1, .opc2 = 2,
4946                 .access = PL1_RW, .accessfn = nsacr_access,
4947                 .resetvalue = 0xc00
4948             };
4949             define_one_arm_cp_reg(cpu, &nsacr);
4950         } else {
4951             ARMCPRegInfo nsacr = {
4952                 .name = "NSACR",
4953                 .cp = 15, .opc1 = 0, .crn = 1, .crm = 1, .opc2 = 2,
4954                 .access = PL3_RW | PL1_R,
4955                 .resetvalue = 0,
4956                 .fieldoffset = offsetof(CPUARMState, cp15.nsacr)
4957             };
4958             define_one_arm_cp_reg(cpu, &nsacr);
4959         }
4960     } else {
4961         if (arm_feature(env, ARM_FEATURE_V8)) {
4962             ARMCPRegInfo nsacr = {
4963                 .name = "NSACR", .type = ARM_CP_CONST,
4964                 .cp = 15, .opc1 = 0, .crn = 1, .crm = 1, .opc2 = 2,
4965                 .access = PL1_R,
4966                 .resetvalue = 0xc00
4967             };
4968             define_one_arm_cp_reg(cpu, &nsacr);
4969         }
4970     }
4971
4972     if (arm_feature(env, ARM_FEATURE_PMSA)) {
4973         if (arm_feature(env, ARM_FEATURE_V6)) {
4974             /* PMSAv6 not implemented */
4975             assert(arm_feature(env, ARM_FEATURE_V7));
4976             define_arm_cp_regs(cpu, vmsa_pmsa_cp_reginfo);
4977             define_arm_cp_regs(cpu, pmsav7_cp_reginfo);
4978         } else {
4979             define_arm_cp_regs(cpu, pmsav5_cp_reginfo);
4980         }
4981     } else {
4982         define_arm_cp_regs(cpu, vmsa_pmsa_cp_reginfo);
4983         define_arm_cp_regs(cpu, vmsa_cp_reginfo);
4984     }
4985     if (arm_feature(env, ARM_FEATURE_THUMB2EE)) {
4986         define_arm_cp_regs(cpu, t2ee_cp_reginfo);
4987     }
4988     if (arm_feature(env, ARM_FEATURE_GENERIC_TIMER)) {
4989         define_arm_cp_regs(cpu, generic_timer_cp_reginfo);
4990     }
4991     if (arm_feature(env, ARM_FEATURE_VAPA)) {
4992         define_arm_cp_regs(cpu, vapa_cp_reginfo);
4993     }
4994     if (arm_feature(env, ARM_FEATURE_CACHE_TEST_CLEAN)) {
4995         define_arm_cp_regs(cpu, cache_test_clean_cp_reginfo);
4996     }
4997     if (arm_feature(env, ARM_FEATURE_CACHE_DIRTY_REG)) {
4998         define_arm_cp_regs(cpu, cache_dirty_status_cp_reginfo);
4999     }
5000     if (arm_feature(env, ARM_FEATURE_CACHE_BLOCK_OPS)) {
5001         define_arm_cp_regs(cpu, cache_block_ops_cp_reginfo);
5002     }
5003     if (arm_feature(env, ARM_FEATURE_OMAPCP)) {
5004         define_arm_cp_regs(cpu, omap_cp_reginfo);
5005     }
5006     if (arm_feature(env, ARM_FEATURE_STRONGARM)) {
5007         define_arm_cp_regs(cpu, strongarm_cp_reginfo);
5008     }
5009     if (arm_feature(env, ARM_FEATURE_XSCALE)) {
5010         define_arm_cp_regs(cpu, xscale_cp_reginfo);
5011     }
5012     if (arm_feature(env, ARM_FEATURE_DUMMY_C15_REGS)) {
5013         define_arm_cp_regs(cpu, dummy_c15_cp_reginfo);
5014     }
5015     if (arm_feature(env, ARM_FEATURE_LPAE)) {
5016         define_arm_cp_regs(cpu, lpae_cp_reginfo);
5017     }
5018     /* Slightly awkwardly, the OMAP and StrongARM cores need all of
5019      * cp15 crn=0 to be writes-ignored, whereas for other cores they should
5020      * be read-only (ie write causes UNDEF exception).
5021      */
5022     {
5023         ARMCPRegInfo id_pre_v8_midr_cp_reginfo[] = {
5024             /* Pre-v8 MIDR space.
5025              * Note that the MIDR isn't a simple constant register because
5026              * of the TI925 behaviour where writes to another register can
5027              * cause the MIDR value to change.
5028              *
5029              * Unimplemented registers in the c15 0 0 0 space default to
5030              * MIDR. Define MIDR first as this entire space, then CTR, TCMTR
5031              * and friends override accordingly.
5032              */
5033             { .name = "MIDR",
5034               .cp = 15, .crn = 0, .crm = 0, .opc1 = 0, .opc2 = CP_ANY,
5035               .access = PL1_R, .resetvalue = cpu->midr,
5036               .writefn = arm_cp_write_ignore, .raw_writefn = raw_write,
5037               .readfn = midr_read,
5038               .fieldoffset = offsetof(CPUARMState, cp15.c0_cpuid),
5039               .type = ARM_CP_OVERRIDE },
5040             /* crn = 0 op1 = 0 crm = 3..7 : currently unassigned; we RAZ. */
5041             { .name = "DUMMY",
5042               .cp = 15, .crn = 0, .crm = 3, .opc1 = 0, .opc2 = CP_ANY,
5043               .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = 0 },
5044             { .name = "DUMMY",
5045               .cp = 15, .crn = 0, .crm = 4, .opc1 = 0, .opc2 = CP_ANY,
5046               .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = 0 },
5047             { .name = "DUMMY",
5048               .cp = 15, .crn = 0, .crm = 5, .opc1 = 0, .opc2 = CP_ANY,
5049               .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = 0 },
5050             { .name = "DUMMY",
5051               .cp = 15, .crn = 0, .crm = 6, .opc1 = 0, .opc2 = CP_ANY,
5052               .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = 0 },
5053             { .name = "DUMMY",
5054               .cp = 15, .crn = 0, .crm = 7, .opc1 = 0, .opc2 = CP_ANY,
5055               .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = 0 },
5056             REGINFO_SENTINEL
5057         };
5058         ARMCPRegInfo id_v8_midr_cp_reginfo[] = {
5059             { .name = "MIDR_EL1", .state = ARM_CP_STATE_BOTH,
5060               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 0, .opc2 = 0,
5061               .access = PL1_R, .type = ARM_CP_NO_RAW, .resetvalue = cpu->midr,
5062               .fieldoffset = offsetof(CPUARMState, cp15.c0_cpuid),
5063               .readfn = midr_read },
5064             /* crn = 0 op1 = 0 crm = 0 op2 = 4,7 : AArch32 aliases of MIDR */
5065             { .name = "MIDR", .type = ARM_CP_ALIAS | ARM_CP_CONST,
5066               .cp = 15, .crn = 0, .crm = 0, .opc1 = 0, .opc2 = 4,
5067               .access = PL1_R, .resetvalue = cpu->midr },
5068             { .name = "MIDR", .type = ARM_CP_ALIAS | ARM_CP_CONST,
5069               .cp = 15, .crn = 0, .crm = 0, .opc1 = 0, .opc2 = 7,
5070               .access = PL1_R, .resetvalue = cpu->midr },
5071             { .name = "REVIDR_EL1", .state = ARM_CP_STATE_BOTH,
5072               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 0, .opc2 = 6,
5073               .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = cpu->revidr },
5074             REGINFO_SENTINEL
5075         };
5076         ARMCPRegInfo id_cp_reginfo[] = {
5077             /* These are common to v8 and pre-v8 */
5078             { .name = "CTR",
5079               .cp = 15, .crn = 0, .crm = 0, .opc1 = 0, .opc2 = 1,
5080               .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = cpu->ctr },
5081             { .name = "CTR_EL0", .state = ARM_CP_STATE_AA64,
5082               .opc0 = 3, .opc1 = 3, .opc2 = 1, .crn = 0, .crm = 0,
5083               .access = PL0_R, .accessfn = ctr_el0_access,
5084               .type = ARM_CP_CONST, .resetvalue = cpu->ctr },
5085             /* TCMTR and TLBTR exist in v8 but have no 64-bit versions */
5086             { .name = "TCMTR",
5087               .cp = 15, .crn = 0, .crm = 0, .opc1 = 0, .opc2 = 2,
5088               .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = 0 },
5089             REGINFO_SENTINEL
5090         };
5091         /* TLBTR is specific to VMSA */
5092         ARMCPRegInfo id_tlbtr_reginfo = {
5093               .name = "TLBTR",
5094               .cp = 15, .crn = 0, .crm = 0, .opc1 = 0, .opc2 = 3,
5095               .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = 0,
5096         };
5097         /* MPUIR is specific to PMSA V6+ */
5098         ARMCPRegInfo id_mpuir_reginfo = {
5099               .name = "MPUIR",
5100               .cp = 15, .crn = 0, .crm = 0, .opc1 = 0, .opc2 = 4,
5101               .access = PL1_R, .type = ARM_CP_CONST,
5102               .resetvalue = cpu->pmsav7_dregion << 8
5103         };
5104         ARMCPRegInfo crn0_wi_reginfo = {
5105             .name = "CRN0_WI", .cp = 15, .crn = 0, .crm = CP_ANY,
5106             .opc1 = CP_ANY, .opc2 = CP_ANY, .access = PL1_W,
5107             .type = ARM_CP_NOP | ARM_CP_OVERRIDE
5108         };
5109         if (arm_feature(env, ARM_FEATURE_OMAPCP) ||
5110             arm_feature(env, ARM_FEATURE_STRONGARM)) {
5111             ARMCPRegInfo *r;
5112             /* Register the blanket "writes ignored" value first to cover the
5113              * whole space. Then update the specific ID registers to allow write
5114              * access, so that they ignore writes rather than causing them to
5115              * UNDEF.
5116              */
5117             define_one_arm_cp_reg(cpu, &crn0_wi_reginfo);
5118             for (r = id_pre_v8_midr_cp_reginfo;
5119                  r->type != ARM_CP_SENTINEL; r++) {
5120                 r->access = PL1_RW;
5121             }
5122             for (r = id_cp_reginfo; r->type != ARM_CP_SENTINEL; r++) {
5123                 r->access = PL1_RW;
5124             }
5125             id_tlbtr_reginfo.access = PL1_RW;
5126             id_tlbtr_reginfo.access = PL1_RW;
5127         }
5128         if (arm_feature(env, ARM_FEATURE_V8)) {
5129             define_arm_cp_regs(cpu, id_v8_midr_cp_reginfo);
5130         } else {
5131             define_arm_cp_regs(cpu, id_pre_v8_midr_cp_reginfo);
5132         }
5133         define_arm_cp_regs(cpu, id_cp_reginfo);
5134         if (!arm_feature(env, ARM_FEATURE_PMSA)) {
5135             define_one_arm_cp_reg(cpu, &id_tlbtr_reginfo);
5136         } else if (arm_feature(env, ARM_FEATURE_V7)) {
5137             define_one_arm_cp_reg(cpu, &id_mpuir_reginfo);
5138         }
5139     }
5140
5141     if (arm_feature(env, ARM_FEATURE_MPIDR)) {
5142         define_arm_cp_regs(cpu, mpidr_cp_reginfo);
5143     }
5144
5145     if (arm_feature(env, ARM_FEATURE_AUXCR)) {
5146         ARMCPRegInfo auxcr_reginfo[] = {
5147             { .name = "ACTLR_EL1", .state = ARM_CP_STATE_BOTH,
5148               .opc0 = 3, .opc1 = 0, .crn = 1, .crm = 0, .opc2 = 1,
5149               .access = PL1_RW, .type = ARM_CP_CONST,
5150               .resetvalue = cpu->reset_auxcr },
5151             { .name = "ACTLR_EL2", .state = ARM_CP_STATE_BOTH,
5152               .opc0 = 3, .opc1 = 4, .crn = 1, .crm = 0, .opc2 = 1,
5153               .access = PL2_RW, .type = ARM_CP_CONST,
5154               .resetvalue = 0 },
5155             { .name = "ACTLR_EL3", .state = ARM_CP_STATE_AA64,
5156               .opc0 = 3, .opc1 = 6, .crn = 1, .crm = 0, .opc2 = 1,
5157               .access = PL3_RW, .type = ARM_CP_CONST,
5158               .resetvalue = 0 },
5159             REGINFO_SENTINEL
5160         };
5161         define_arm_cp_regs(cpu, auxcr_reginfo);
5162     }
5163
5164     if (arm_feature(env, ARM_FEATURE_CBAR)) {
5165         if (arm_feature(env, ARM_FEATURE_AARCH64)) {
5166             /* 32 bit view is [31:18] 0...0 [43:32]. */
5167             uint32_t cbar32 = (extract64(cpu->reset_cbar, 18, 14) << 18)
5168                 | extract64(cpu->reset_cbar, 32, 12);
5169             ARMCPRegInfo cbar_reginfo[] = {
5170                 { .name = "CBAR",
5171                   .type = ARM_CP_CONST,
5172                   .cp = 15, .crn = 15, .crm = 0, .opc1 = 4, .opc2 = 0,
5173                   .access = PL1_R, .resetvalue = cpu->reset_cbar },
5174                 { .name = "CBAR_EL1", .state = ARM_CP_STATE_AA64,
5175                   .type = ARM_CP_CONST,
5176                   .opc0 = 3, .opc1 = 1, .crn = 15, .crm = 3, .opc2 = 0,
5177                   .access = PL1_R, .resetvalue = cbar32 },
5178                 REGINFO_SENTINEL
5179             };
5180             /* We don't implement a r/w 64 bit CBAR currently */
5181             assert(arm_feature(env, ARM_FEATURE_CBAR_RO));
5182             define_arm_cp_regs(cpu, cbar_reginfo);
5183         } else {
5184             ARMCPRegInfo cbar = {
5185                 .name = "CBAR",
5186                 .cp = 15, .crn = 15, .crm = 0, .opc1 = 4, .opc2 = 0,
5187                 .access = PL1_R|PL3_W, .resetvalue = cpu->reset_cbar,
5188                 .fieldoffset = offsetof(CPUARMState,
5189                                         cp15.c15_config_base_address)
5190             };
5191             if (arm_feature(env, ARM_FEATURE_CBAR_RO)) {
5192                 cbar.access = PL1_R;
5193                 cbar.fieldoffset = 0;
5194                 cbar.type = ARM_CP_CONST;
5195             }
5196             define_one_arm_cp_reg(cpu, &cbar);
5197         }
5198     }
5199
5200     if (arm_feature(env, ARM_FEATURE_VBAR)) {
5201         ARMCPRegInfo vbar_cp_reginfo[] = {
5202             { .name = "VBAR", .state = ARM_CP_STATE_BOTH,
5203               .opc0 = 3, .crn = 12, .crm = 0, .opc1 = 0, .opc2 = 0,
5204               .access = PL1_RW, .writefn = vbar_write,
5205               .bank_fieldoffsets = { offsetof(CPUARMState, cp15.vbar_s),
5206                                      offsetof(CPUARMState, cp15.vbar_ns) },
5207               .resetvalue = 0 },
5208             REGINFO_SENTINEL
5209         };
5210         define_arm_cp_regs(cpu, vbar_cp_reginfo);
5211     }
5212
5213     /* Generic registers whose values depend on the implementation */
5214     {
5215         ARMCPRegInfo sctlr = {
5216             .name = "SCTLR", .state = ARM_CP_STATE_BOTH,
5217             .opc0 = 3, .opc1 = 0, .crn = 1, .crm = 0, .opc2 = 0,
5218             .access = PL1_RW,
5219             .bank_fieldoffsets = { offsetof(CPUARMState, cp15.sctlr_s),
5220                                    offsetof(CPUARMState, cp15.sctlr_ns) },
5221             .writefn = sctlr_write, .resetvalue = cpu->reset_sctlr,
5222             .raw_writefn = raw_write,
5223         };
5224         if (arm_feature(env, ARM_FEATURE_XSCALE)) {
5225             /* Normally we would always end the TB on an SCTLR write, but Linux
5226              * arch/arm/mach-pxa/sleep.S expects two instructions following
5227              * an MMU enable to execute from cache.  Imitate this behaviour.
5228              */
5229             sctlr.type |= ARM_CP_SUPPRESS_TB_END;
5230         }
5231         define_one_arm_cp_reg(cpu, &sctlr);
5232     }
5233 }
5234
5235 ARMCPU *cpu_arm_init(const char *cpu_model)
5236 {
5237     return ARM_CPU(cpu_generic_init(TYPE_ARM_CPU, cpu_model));
5238 }
5239
5240 void arm_cpu_register_gdb_regs_for_features(ARMCPU *cpu)
5241 {
5242     CPUState *cs = CPU(cpu);
5243     CPUARMState *env = &cpu->env;
5244
5245     if (arm_feature(env, ARM_FEATURE_AARCH64)) {
5246         gdb_register_coprocessor(cs, aarch64_fpu_gdb_get_reg,
5247                                  aarch64_fpu_gdb_set_reg,
5248                                  34, "aarch64-fpu.xml", 0);
5249     } else if (arm_feature(env, ARM_FEATURE_NEON)) {
5250         gdb_register_coprocessor(cs, vfp_gdb_get_reg, vfp_gdb_set_reg,
5251                                  51, "arm-neon.xml", 0);
5252     } else if (arm_feature(env, ARM_FEATURE_VFP3)) {
5253         gdb_register_coprocessor(cs, vfp_gdb_get_reg, vfp_gdb_set_reg,
5254                                  35, "arm-vfp3.xml", 0);
5255     } else if (arm_feature(env, ARM_FEATURE_VFP)) {
5256         gdb_register_coprocessor(cs, vfp_gdb_get_reg, vfp_gdb_set_reg,
5257                                  19, "arm-vfp.xml", 0);
5258     }
5259 }
5260
5261 /* Sort alphabetically by type name, except for "any". */
5262 static gint arm_cpu_list_compare(gconstpointer a, gconstpointer b)
5263 {
5264     ObjectClass *class_a = (ObjectClass *)a;
5265     ObjectClass *class_b = (ObjectClass *)b;
5266     const char *name_a, *name_b;
5267
5268     name_a = object_class_get_name(class_a);
5269     name_b = object_class_get_name(class_b);
5270     if (strcmp(name_a, "any-" TYPE_ARM_CPU) == 0) {
5271         return 1;
5272     } else if (strcmp(name_b, "any-" TYPE_ARM_CPU) == 0) {
5273         return -1;
5274     } else {
5275         return strcmp(name_a, name_b);
5276     }
5277 }
5278
5279 static void arm_cpu_list_entry(gpointer data, gpointer user_data)
5280 {
5281     ObjectClass *oc = data;
5282     CPUListState *s = user_data;
5283     const char *typename;
5284     char *name;
5285
5286     typename = object_class_get_name(oc);
5287     name = g_strndup(typename, strlen(typename) - strlen("-" TYPE_ARM_CPU));
5288     (*s->cpu_fprintf)(s->file, "  %s\n",
5289                       name);
5290     g_free(name);
5291 }
5292
5293 void arm_cpu_list(FILE *f, fprintf_function cpu_fprintf)
5294 {
5295     CPUListState s = {
5296         .file = f,
5297         .cpu_fprintf = cpu_fprintf,
5298     };
5299     GSList *list;
5300
5301     list = object_class_get_list(TYPE_ARM_CPU, false);
5302     list = g_slist_sort(list, arm_cpu_list_compare);
5303     (*cpu_fprintf)(f, "Available CPUs:\n");
5304     g_slist_foreach(list, arm_cpu_list_entry, &s);
5305     g_slist_free(list);
5306 #ifdef CONFIG_KVM
5307     /* The 'host' CPU type is dynamically registered only if KVM is
5308      * enabled, so we have to special-case it here:
5309      */
5310     (*cpu_fprintf)(f, "  host (only available in KVM mode)\n");
5311 #endif
5312 }
5313
5314 static void arm_cpu_add_definition(gpointer data, gpointer user_data)
5315 {
5316     ObjectClass *oc = data;
5317     CpuDefinitionInfoList **cpu_list = user_data;
5318     CpuDefinitionInfoList *entry;
5319     CpuDefinitionInfo *info;
5320     const char *typename;
5321
5322     typename = object_class_get_name(oc);
5323     info = g_malloc0(sizeof(*info));
5324     info->name = g_strndup(typename,
5325                            strlen(typename) - strlen("-" TYPE_ARM_CPU));
5326     info->q_typename = g_strdup(typename);
5327
5328     entry = g_malloc0(sizeof(*entry));
5329     entry->value = info;
5330     entry->next = *cpu_list;
5331     *cpu_list = entry;
5332 }
5333
5334 CpuDefinitionInfoList *arch_query_cpu_definitions(Error **errp)
5335 {
5336     CpuDefinitionInfoList *cpu_list = NULL;
5337     GSList *list;
5338
5339     list = object_class_get_list(TYPE_ARM_CPU, false);
5340     g_slist_foreach(list, arm_cpu_add_definition, &cpu_list);
5341     g_slist_free(list);
5342
5343     return cpu_list;
5344 }
5345
5346 static void add_cpreg_to_hashtable(ARMCPU *cpu, const ARMCPRegInfo *r,
5347                                    void *opaque, int state, int secstate,
5348                                    int crm, int opc1, int opc2)
5349 {
5350     /* Private utility function for define_one_arm_cp_reg_with_opaque():
5351      * add a single reginfo struct to the hash table.
5352      */
5353     uint32_t *key = g_new(uint32_t, 1);
5354     ARMCPRegInfo *r2 = g_memdup(r, sizeof(ARMCPRegInfo));
5355     int is64 = (r->type & ARM_CP_64BIT) ? 1 : 0;
5356     int ns = (secstate & ARM_CP_SECSTATE_NS) ? 1 : 0;
5357
5358     /* Reset the secure state to the specific incoming state.  This is
5359      * necessary as the register may have been defined with both states.
5360      */
5361     r2->secure = secstate;
5362
5363     if (r->bank_fieldoffsets[0] && r->bank_fieldoffsets[1]) {
5364         /* Register is banked (using both entries in array).
5365          * Overwriting fieldoffset as the array is only used to define
5366          * banked registers but later only fieldoffset is used.
5367          */
5368         r2->fieldoffset = r->bank_fieldoffsets[ns];
5369     }
5370
5371     if (state == ARM_CP_STATE_AA32) {
5372         if (r->bank_fieldoffsets[0] && r->bank_fieldoffsets[1]) {
5373             /* If the register is banked then we don't need to migrate or
5374              * reset the 32-bit instance in certain cases:
5375              *
5376              * 1) If the register has both 32-bit and 64-bit instances then we
5377              *    can count on the 64-bit instance taking care of the
5378              *    non-secure bank.
5379              * 2) If ARMv8 is enabled then we can count on a 64-bit version
5380              *    taking care of the secure bank.  This requires that separate
5381              *    32 and 64-bit definitions are provided.
5382              */
5383             if ((r->state == ARM_CP_STATE_BOTH && ns) ||
5384                 (arm_feature(&cpu->env, ARM_FEATURE_V8) && !ns)) {
5385                 r2->type |= ARM_CP_ALIAS;
5386             }
5387         } else if ((secstate != r->secure) && !ns) {
5388             /* The register is not banked so we only want to allow migration of
5389              * the non-secure instance.
5390              */
5391             r2->type |= ARM_CP_ALIAS;
5392         }
5393
5394         if (r->state == ARM_CP_STATE_BOTH) {
5395             /* We assume it is a cp15 register if the .cp field is left unset.
5396              */
5397             if (r2->cp == 0) {
5398                 r2->cp = 15;
5399             }
5400
5401 #ifdef HOST_WORDS_BIGENDIAN
5402             if (r2->fieldoffset) {
5403                 r2->fieldoffset += sizeof(uint32_t);
5404             }
5405 #endif
5406         }
5407     }
5408     if (state == ARM_CP_STATE_AA64) {
5409         /* To allow abbreviation of ARMCPRegInfo
5410          * definitions, we treat cp == 0 as equivalent to
5411          * the value for "standard guest-visible sysreg".
5412          * STATE_BOTH definitions are also always "standard
5413          * sysreg" in their AArch64 view (the .cp value may
5414          * be non-zero for the benefit of the AArch32 view).
5415          */
5416         if (r->cp == 0 || r->state == ARM_CP_STATE_BOTH) {
5417             r2->cp = CP_REG_ARM64_SYSREG_CP;
5418         }
5419         *key = ENCODE_AA64_CP_REG(r2->cp, r2->crn, crm,
5420                                   r2->opc0, opc1, opc2);
5421     } else {
5422         *key = ENCODE_CP_REG(r2->cp, is64, ns, r2->crn, crm, opc1, opc2);
5423     }
5424     if (opaque) {
5425         r2->opaque = opaque;
5426     }
5427     /* reginfo passed to helpers is correct for the actual access,
5428      * and is never ARM_CP_STATE_BOTH:
5429      */
5430     r2->state = state;
5431     /* Make sure reginfo passed to helpers for wildcarded regs
5432      * has the correct crm/opc1/opc2 for this reg, not CP_ANY:
5433      */
5434     r2->crm = crm;
5435     r2->opc1 = opc1;
5436     r2->opc2 = opc2;
5437     /* By convention, for wildcarded registers only the first
5438      * entry is used for migration; the others are marked as
5439      * ALIAS so we don't try to transfer the register
5440      * multiple times. Special registers (ie NOP/WFI) are
5441      * never migratable and not even raw-accessible.
5442      */
5443     if ((r->type & ARM_CP_SPECIAL)) {
5444         r2->type |= ARM_CP_NO_RAW;
5445     }
5446     if (((r->crm == CP_ANY) && crm != 0) ||
5447         ((r->opc1 == CP_ANY) && opc1 != 0) ||
5448         ((r->opc2 == CP_ANY) && opc2 != 0)) {
5449         r2->type |= ARM_CP_ALIAS;
5450     }
5451
5452     /* Check that raw accesses are either forbidden or handled. Note that
5453      * we can't assert this earlier because the setup of fieldoffset for
5454      * banked registers has to be done first.
5455      */
5456     if (!(r2->type & ARM_CP_NO_RAW)) {
5457         assert(!raw_accessors_invalid(r2));
5458     }
5459
5460     /* Overriding of an existing definition must be explicitly
5461      * requested.
5462      */
5463     if (!(r->type & ARM_CP_OVERRIDE)) {
5464         ARMCPRegInfo *oldreg;
5465         oldreg = g_hash_table_lookup(cpu->cp_regs, key);
5466         if (oldreg && !(oldreg->type & ARM_CP_OVERRIDE)) {
5467             fprintf(stderr, "Register redefined: cp=%d %d bit "
5468                     "crn=%d crm=%d opc1=%d opc2=%d, "
5469                     "was %s, now %s\n", r2->cp, 32 + 32 * is64,
5470                     r2->crn, r2->crm, r2->opc1, r2->opc2,
5471                     oldreg->name, r2->name);
5472             g_assert_not_reached();
5473         }
5474     }
5475     g_hash_table_insert(cpu->cp_regs, key, r2);
5476 }
5477
5478
5479 void define_one_arm_cp_reg_with_opaque(ARMCPU *cpu,
5480                                        const ARMCPRegInfo *r, void *opaque)
5481 {
5482     /* Define implementations of coprocessor registers.
5483      * We store these in a hashtable because typically
5484      * there are less than 150 registers in a space which
5485      * is 16*16*16*8*8 = 262144 in size.
5486      * Wildcarding is supported for the crm, opc1 and opc2 fields.
5487      * If a register is defined twice then the second definition is
5488      * used, so this can be used to define some generic registers and
5489      * then override them with implementation specific variations.
5490      * At least one of the original and the second definition should
5491      * include ARM_CP_OVERRIDE in its type bits -- this is just a guard
5492      * against accidental use.
5493      *
5494      * The state field defines whether the register is to be
5495      * visible in the AArch32 or AArch64 execution state. If the
5496      * state is set to ARM_CP_STATE_BOTH then we synthesise a
5497      * reginfo structure for the AArch32 view, which sees the lower
5498      * 32 bits of the 64 bit register.
5499      *
5500      * Only registers visible in AArch64 may set r->opc0; opc0 cannot
5501      * be wildcarded. AArch64 registers are always considered to be 64
5502      * bits; the ARM_CP_64BIT* flag applies only to the AArch32 view of
5503      * the register, if any.
5504      */
5505     int crm, opc1, opc2, state;
5506     int crmmin = (r->crm == CP_ANY) ? 0 : r->crm;
5507     int crmmax = (r->crm == CP_ANY) ? 15 : r->crm;
5508     int opc1min = (r->opc1 == CP_ANY) ? 0 : r->opc1;
5509     int opc1max = (r->opc1 == CP_ANY) ? 7 : r->opc1;
5510     int opc2min = (r->opc2 == CP_ANY) ? 0 : r->opc2;
5511     int opc2max = (r->opc2 == CP_ANY) ? 7 : r->opc2;
5512     /* 64 bit registers have only CRm and Opc1 fields */
5513     assert(!((r->type & ARM_CP_64BIT) && (r->opc2 || r->crn)));
5514     /* op0 only exists in the AArch64 encodings */
5515     assert((r->state != ARM_CP_STATE_AA32) || (r->opc0 == 0));
5516     /* AArch64 regs are all 64 bit so ARM_CP_64BIT is meaningless */
5517     assert((r->state != ARM_CP_STATE_AA64) || !(r->type & ARM_CP_64BIT));
5518     /* The AArch64 pseudocode CheckSystemAccess() specifies that op1
5519      * encodes a minimum access level for the register. We roll this
5520      * runtime check into our general permission check code, so check
5521      * here that the reginfo's specified permissions are strict enough
5522      * to encompass the generic architectural permission check.
5523      */
5524     if (r->state != ARM_CP_STATE_AA32) {
5525         int mask = 0;
5526         switch (r->opc1) {
5527         case 0: case 1: case 2:
5528             /* min_EL EL1 */
5529             mask = PL1_RW;
5530             break;
5531         case 3:
5532             /* min_EL EL0 */
5533             mask = PL0_RW;
5534             break;
5535         case 4:
5536             /* min_EL EL2 */
5537             mask = PL2_RW;
5538             break;
5539         case 5:
5540             /* unallocated encoding, so not possible */
5541             assert(false);
5542             break;
5543         case 6:
5544             /* min_EL EL3 */
5545             mask = PL3_RW;
5546             break;
5547         case 7:
5548             /* min_EL EL1, secure mode only (we don't check the latter) */
5549             mask = PL1_RW;
5550             break;
5551         default:
5552             /* broken reginfo with out-of-range opc1 */
5553             assert(false);
5554             break;
5555         }
5556         /* assert our permissions are not too lax (stricter is fine) */
5557         assert((r->access & ~mask) == 0);
5558     }
5559
5560     /* Check that the register definition has enough info to handle
5561      * reads and writes if they are permitted.
5562      */
5563     if (!(r->type & (ARM_CP_SPECIAL|ARM_CP_CONST))) {
5564         if (r->access & PL3_R) {
5565             assert((r->fieldoffset ||
5566                    (r->bank_fieldoffsets[0] && r->bank_fieldoffsets[1])) ||
5567                    r->readfn);
5568         }
5569         if (r->access & PL3_W) {
5570             assert((r->fieldoffset ||
5571                    (r->bank_fieldoffsets[0] && r->bank_fieldoffsets[1])) ||
5572                    r->writefn);
5573         }
5574     }
5575     /* Bad type field probably means missing sentinel at end of reg list */
5576     assert(cptype_valid(r->type));
5577     for (crm = crmmin; crm <= crmmax; crm++) {
5578         for (opc1 = opc1min; opc1 <= opc1max; opc1++) {
5579             for (opc2 = opc2min; opc2 <= opc2max; opc2++) {
5580                 for (state = ARM_CP_STATE_AA32;
5581                      state <= ARM_CP_STATE_AA64; state++) {
5582                     if (r->state != state && r->state != ARM_CP_STATE_BOTH) {
5583                         continue;
5584                     }
5585                     if (state == ARM_CP_STATE_AA32) {
5586                         /* Under AArch32 CP registers can be common
5587                          * (same for secure and non-secure world) or banked.
5588                          */
5589                         switch (r->secure) {
5590                         case ARM_CP_SECSTATE_S:
5591                         case ARM_CP_SECSTATE_NS:
5592                             add_cpreg_to_hashtable(cpu, r, opaque, state,
5593                                                    r->secure, crm, opc1, opc2);
5594                             break;
5595                         default:
5596                             add_cpreg_to_hashtable(cpu, r, opaque, state,
5597                                                    ARM_CP_SECSTATE_S,
5598                                                    crm, opc1, opc2);
5599                             add_cpreg_to_hashtable(cpu, r, opaque, state,
5600                                                    ARM_CP_SECSTATE_NS,
5601                                                    crm, opc1, opc2);
5602                             break;
5603                         }
5604                     } else {
5605                         /* AArch64 registers get mapped to non-secure instance
5606                          * of AArch32 */
5607                         add_cpreg_to_hashtable(cpu, r, opaque, state,
5608                                                ARM_CP_SECSTATE_NS,
5609                                                crm, opc1, opc2);
5610                     }
5611                 }
5612             }
5613         }
5614     }
5615 }
5616
5617 void define_arm_cp_regs_with_opaque(ARMCPU *cpu,
5618                                     const ARMCPRegInfo *regs, void *opaque)
5619 {
5620     /* Define a whole list of registers */
5621     const ARMCPRegInfo *r;
5622     for (r = regs; r->type != ARM_CP_SENTINEL; r++) {
5623         define_one_arm_cp_reg_with_opaque(cpu, r, opaque);
5624     }
5625 }
5626
5627 const ARMCPRegInfo *get_arm_cp_reginfo(GHashTable *cpregs, uint32_t encoded_cp)
5628 {
5629     return g_hash_table_lookup(cpregs, &encoded_cp);
5630 }
5631
5632 void arm_cp_write_ignore(CPUARMState *env, const ARMCPRegInfo *ri,
5633                          uint64_t value)
5634 {
5635     /* Helper coprocessor write function for write-ignore registers */
5636 }
5637
5638 uint64_t arm_cp_read_zero(CPUARMState *env, const ARMCPRegInfo *ri)
5639 {
5640     /* Helper coprocessor write function for read-as-zero registers */
5641     return 0;
5642 }
5643
5644 void arm_cp_reset_ignore(CPUARMState *env, const ARMCPRegInfo *opaque)
5645 {
5646     /* Helper coprocessor reset function for do-nothing-on-reset registers */
5647 }
5648
5649 static int bad_mode_switch(CPUARMState *env, int mode, CPSRWriteType write_type)
5650 {
5651     /* Return true if it is not valid for us to switch to
5652      * this CPU mode (ie all the UNPREDICTABLE cases in
5653      * the ARM ARM CPSRWriteByInstr pseudocode).
5654      */
5655
5656     /* Changes to or from Hyp via MSR and CPS are illegal. */
5657     if (write_type == CPSRWriteByInstr &&
5658         ((env->uncached_cpsr & CPSR_M) == ARM_CPU_MODE_HYP ||
5659          mode == ARM_CPU_MODE_HYP)) {
5660         return 1;
5661     }
5662
5663     switch (mode) {
5664     case ARM_CPU_MODE_USR:
5665         return 0;
5666     case ARM_CPU_MODE_SYS:
5667     case ARM_CPU_MODE_SVC:
5668     case ARM_CPU_MODE_ABT:
5669     case ARM_CPU_MODE_UND:
5670     case ARM_CPU_MODE_IRQ:
5671     case ARM_CPU_MODE_FIQ:
5672         /* Note that we don't implement the IMPDEF NSACR.RFR which in v7
5673          * allows FIQ mode to be Secure-only. (In v8 this doesn't exist.)
5674          */
5675         /* If HCR.TGE is set then changes from Monitor to NS PL1 via MSR
5676          * and CPS are treated as illegal mode changes.
5677          */
5678         if (write_type == CPSRWriteByInstr &&
5679             (env->cp15.hcr_el2 & HCR_TGE) &&
5680             (env->uncached_cpsr & CPSR_M) == ARM_CPU_MODE_MON &&
5681             !arm_is_secure_below_el3(env)) {
5682             return 1;
5683         }
5684         return 0;
5685     case ARM_CPU_MODE_HYP:
5686         return !arm_feature(env, ARM_FEATURE_EL2)
5687             || arm_current_el(env) < 2 || arm_is_secure(env);
5688     case ARM_CPU_MODE_MON:
5689         return arm_current_el(env) < 3;
5690     default:
5691         return 1;
5692     }
5693 }
5694
5695 uint32_t cpsr_read(CPUARMState *env)
5696 {
5697     int ZF;
5698     ZF = (env->ZF == 0);
5699     return env->uncached_cpsr | (env->NF & 0x80000000) | (ZF << 30) |
5700         (env->CF << 29) | ((env->VF & 0x80000000) >> 3) | (env->QF << 27)
5701         | (env->thumb << 5) | ((env->condexec_bits & 3) << 25)
5702         | ((env->condexec_bits & 0xfc) << 8)
5703         | (env->GE << 16) | (env->daif & CPSR_AIF);
5704 }
5705
5706 void cpsr_write(CPUARMState *env, uint32_t val, uint32_t mask,
5707                 CPSRWriteType write_type)
5708 {
5709     uint32_t changed_daif;
5710
5711     if (mask & CPSR_NZCV) {
5712         env->ZF = (~val) & CPSR_Z;
5713         env->NF = val;
5714         env->CF = (val >> 29) & 1;
5715         env->VF = (val << 3) & 0x80000000;
5716     }
5717     if (mask & CPSR_Q)
5718         env->QF = ((val & CPSR_Q) != 0);
5719     if (mask & CPSR_T)
5720         env->thumb = ((val & CPSR_T) != 0);
5721     if (mask & CPSR_IT_0_1) {
5722         env->condexec_bits &= ~3;
5723         env->condexec_bits |= (val >> 25) & 3;
5724     }
5725     if (mask & CPSR_IT_2_7) {
5726         env->condexec_bits &= 3;
5727         env->condexec_bits |= (val >> 8) & 0xfc;
5728     }
5729     if (mask & CPSR_GE) {
5730         env->GE = (val >> 16) & 0xf;
5731     }
5732
5733     /* In a V7 implementation that includes the security extensions but does
5734      * not include Virtualization Extensions the SCR.FW and SCR.AW bits control
5735      * whether non-secure software is allowed to change the CPSR_F and CPSR_A
5736      * bits respectively.
5737      *
5738      * In a V8 implementation, it is permitted for privileged software to
5739      * change the CPSR A/F bits regardless of the SCR.AW/FW bits.
5740      */
5741     if (write_type != CPSRWriteRaw && !arm_feature(env, ARM_FEATURE_V8) &&
5742         arm_feature(env, ARM_FEATURE_EL3) &&
5743         !arm_feature(env, ARM_FEATURE_EL2) &&
5744         !arm_is_secure(env)) {
5745
5746         changed_daif = (env->daif ^ val) & mask;
5747
5748         if (changed_daif & CPSR_A) {
5749             /* Check to see if we are allowed to change the masking of async
5750              * abort exceptions from a non-secure state.
5751              */
5752             if (!(env->cp15.scr_el3 & SCR_AW)) {
5753                 qemu_log_mask(LOG_GUEST_ERROR,
5754                               "Ignoring attempt to switch CPSR_A flag from "
5755                               "non-secure world with SCR.AW bit clear\n");
5756                 mask &= ~CPSR_A;
5757             }
5758         }
5759
5760         if (changed_daif & CPSR_F) {
5761             /* Check to see if we are allowed to change the masking of FIQ
5762              * exceptions from a non-secure state.
5763              */
5764             if (!(env->cp15.scr_el3 & SCR_FW)) {
5765                 qemu_log_mask(LOG_GUEST_ERROR,
5766                               "Ignoring attempt to switch CPSR_F flag from "
5767                               "non-secure world with SCR.FW bit clear\n");
5768                 mask &= ~CPSR_F;
5769             }
5770
5771             /* Check whether non-maskable FIQ (NMFI) support is enabled.
5772              * If this bit is set software is not allowed to mask
5773              * FIQs, but is allowed to set CPSR_F to 0.
5774              */
5775             if ((A32_BANKED_CURRENT_REG_GET(env, sctlr) & SCTLR_NMFI) &&
5776                 (val & CPSR_F)) {
5777                 qemu_log_mask(LOG_GUEST_ERROR,
5778                               "Ignoring attempt to enable CPSR_F flag "
5779                               "(non-maskable FIQ [NMFI] support enabled)\n");
5780                 mask &= ~CPSR_F;
5781             }
5782         }
5783     }
5784
5785     env->daif &= ~(CPSR_AIF & mask);
5786     env->daif |= val & CPSR_AIF & mask;
5787
5788     if (write_type != CPSRWriteRaw &&
5789         ((env->uncached_cpsr ^ val) & mask & CPSR_M)) {
5790         if ((env->uncached_cpsr & CPSR_M) == ARM_CPU_MODE_USR) {
5791             /* Note that we can only get here in USR mode if this is a
5792              * gdb stub write; for this case we follow the architectural
5793              * behaviour for guest writes in USR mode of ignoring an attempt
5794              * to switch mode. (Those are caught by translate.c for writes
5795              * triggered by guest instructions.)
5796              */
5797             mask &= ~CPSR_M;
5798         } else if (bad_mode_switch(env, val & CPSR_M, write_type)) {
5799             /* Attempt to switch to an invalid mode: this is UNPREDICTABLE in
5800              * v7, and has defined behaviour in v8:
5801              *  + leave CPSR.M untouched
5802              *  + allow changes to the other CPSR fields
5803              *  + set PSTATE.IL
5804              * For user changes via the GDB stub, we don't set PSTATE.IL,
5805              * as this would be unnecessarily harsh for a user error.
5806              */
5807             mask &= ~CPSR_M;
5808             if (write_type != CPSRWriteByGDBStub &&
5809                 arm_feature(env, ARM_FEATURE_V8)) {
5810                 mask |= CPSR_IL;
5811                 val |= CPSR_IL;
5812             }
5813         } else {
5814             switch_mode(env, val & CPSR_M);
5815         }
5816     }
5817     mask &= ~CACHED_CPSR_BITS;
5818     env->uncached_cpsr = (env->uncached_cpsr & ~mask) | (val & mask);
5819 }
5820
5821 /* Sign/zero extend */
5822 uint32_t HELPER(sxtb16)(uint32_t x)
5823 {
5824     uint32_t res;
5825     res = (uint16_t)(int8_t)x;
5826     res |= (uint32_t)(int8_t)(x >> 16) << 16;
5827     return res;
5828 }
5829
5830 uint32_t HELPER(uxtb16)(uint32_t x)
5831 {
5832     uint32_t res;
5833     res = (uint16_t)(uint8_t)x;
5834     res |= (uint32_t)(uint8_t)(x >> 16) << 16;
5835     return res;
5836 }
5837
5838 int32_t HELPER(sdiv)(int32_t num, int32_t den)
5839 {
5840     if (den == 0)
5841       return 0;
5842     if (num == INT_MIN && den == -1)
5843       return INT_MIN;
5844     return num / den;
5845 }
5846
5847 uint32_t HELPER(udiv)(uint32_t num, uint32_t den)
5848 {
5849     if (den == 0)
5850       return 0;
5851     return num / den;
5852 }
5853
5854 uint32_t HELPER(rbit)(uint32_t x)
5855 {
5856     return revbit32(x);
5857 }
5858
5859 #if defined(CONFIG_USER_ONLY)
5860
5861 /* These should probably raise undefined insn exceptions.  */
5862 void HELPER(v7m_msr)(CPUARMState *env, uint32_t reg, uint32_t val)
5863 {
5864     ARMCPU *cpu = arm_env_get_cpu(env);
5865
5866     cpu_abort(CPU(cpu), "v7m_msr %d\n", reg);
5867 }
5868
5869 uint32_t HELPER(v7m_mrs)(CPUARMState *env, uint32_t reg)
5870 {
5871     ARMCPU *cpu = arm_env_get_cpu(env);
5872
5873     cpu_abort(CPU(cpu), "v7m_mrs %d\n", reg);
5874     return 0;
5875 }
5876
5877 void switch_mode(CPUARMState *env, int mode)
5878 {
5879     ARMCPU *cpu = arm_env_get_cpu(env);
5880
5881     if (mode != ARM_CPU_MODE_USR) {
5882         cpu_abort(CPU(cpu), "Tried to switch out of user mode\n");
5883     }
5884 }
5885
5886 uint32_t arm_phys_excp_target_el(CPUState *cs, uint32_t excp_idx,
5887                                  uint32_t cur_el, bool secure)
5888 {
5889     return 1;
5890 }
5891
5892 void aarch64_sync_64_to_32(CPUARMState *env)
5893 {
5894     g_assert_not_reached();
5895 }
5896
5897 #else
5898
5899 void switch_mode(CPUARMState *env, int mode)
5900 {
5901     int old_mode;
5902     int i;
5903
5904     old_mode = env->uncached_cpsr & CPSR_M;
5905     if (mode == old_mode)
5906         return;
5907
5908     if (old_mode == ARM_CPU_MODE_FIQ) {
5909         memcpy (env->fiq_regs, env->regs + 8, 5 * sizeof(uint32_t));
5910         memcpy (env->regs + 8, env->usr_regs, 5 * sizeof(uint32_t));
5911     } else if (mode == ARM_CPU_MODE_FIQ) {
5912         memcpy (env->usr_regs, env->regs + 8, 5 * sizeof(uint32_t));
5913         memcpy (env->regs + 8, env->fiq_regs, 5 * sizeof(uint32_t));
5914     }
5915
5916     i = bank_number(old_mode);
5917     env->banked_r13[i] = env->regs[13];
5918     env->banked_r14[i] = env->regs[14];
5919     env->banked_spsr[i] = env->spsr;
5920
5921     i = bank_number(mode);
5922     env->regs[13] = env->banked_r13[i];
5923     env->regs[14] = env->banked_r14[i];
5924     env->spsr = env->banked_spsr[i];
5925 }
5926
5927 /* Physical Interrupt Target EL Lookup Table
5928  *
5929  * [ From ARM ARM section G1.13.4 (Table G1-15) ]
5930  *
5931  * The below multi-dimensional table is used for looking up the target
5932  * exception level given numerous condition criteria.  Specifically, the
5933  * target EL is based on SCR and HCR routing controls as well as the
5934  * currently executing EL and secure state.
5935  *
5936  *    Dimensions:
5937  *    target_el_table[2][2][2][2][2][4]
5938  *                    |  |  |  |  |  +--- Current EL
5939  *                    |  |  |  |  +------ Non-secure(0)/Secure(1)
5940  *                    |  |  |  +--------- HCR mask override
5941  *                    |  |  +------------ SCR exec state control
5942  *                    |  +--------------- SCR mask override
5943  *                    +------------------ 32-bit(0)/64-bit(1) EL3
5944  *
5945  *    The table values are as such:
5946  *    0-3 = EL0-EL3
5947  *     -1 = Cannot occur
5948  *
5949  * The ARM ARM target EL table includes entries indicating that an "exception
5950  * is not taken".  The two cases where this is applicable are:
5951  *    1) An exception is taken from EL3 but the SCR does not have the exception
5952  *    routed to EL3.
5953  *    2) An exception is taken from EL2 but the HCR does not have the exception
5954  *    routed to EL2.
5955  * In these two cases, the below table contain a target of EL1.  This value is
5956  * returned as it is expected that the consumer of the table data will check
5957  * for "target EL >= current EL" to ensure the exception is not taken.
5958  *
5959  *            SCR     HCR
5960  *         64  EA     AMO                 From
5961  *        BIT IRQ     IMO      Non-secure         Secure
5962  *        EL3 FIQ  RW FMO   EL0 EL1 EL2 EL3   EL0 EL1 EL2 EL3
5963  */
5964 static const int8_t target_el_table[2][2][2][2][2][4] = {
5965     {{{{/* 0   0   0   0 */{ 1,  1,  2, -1 },{ 3, -1, -1,  3 },},
5966        {/* 0   0   0   1 */{ 2,  2,  2, -1 },{ 3, -1, -1,  3 },},},
5967       {{/* 0   0   1   0 */{ 1,  1,  2, -1 },{ 3, -1, -1,  3 },},
5968        {/* 0   0   1   1 */{ 2,  2,  2, -1 },{ 3, -1, -1,  3 },},},},
5969      {{{/* 0   1   0   0 */{ 3,  3,  3, -1 },{ 3, -1, -1,  3 },},
5970        {/* 0   1   0   1 */{ 3,  3,  3, -1 },{ 3, -1, -1,  3 },},},
5971       {{/* 0   1   1   0 */{ 3,  3,  3, -1 },{ 3, -1, -1,  3 },},
5972        {/* 0   1   1   1 */{ 3,  3,  3, -1 },{ 3, -1, -1,  3 },},},},},
5973     {{{{/* 1   0   0   0 */{ 1,  1,  2, -1 },{ 1,  1, -1,  1 },},
5974        {/* 1   0   0   1 */{ 2,  2,  2, -1 },{ 1,  1, -1,  1 },},},
5975       {{/* 1   0   1   0 */{ 1,  1,  1, -1 },{ 1,  1, -1,  1 },},
5976        {/* 1   0   1   1 */{ 2,  2,  2, -1 },{ 1,  1, -1,  1 },},},},
5977      {{{/* 1   1   0   0 */{ 3,  3,  3, -1 },{ 3,  3, -1,  3 },},
5978        {/* 1   1   0   1 */{ 3,  3,  3, -1 },{ 3,  3, -1,  3 },},},
5979       {{/* 1   1   1   0 */{ 3,  3,  3, -1 },{ 3,  3, -1,  3 },},
5980        {/* 1   1   1   1 */{ 3,  3,  3, -1 },{ 3,  3, -1,  3 },},},},},
5981 };
5982
5983 /*
5984  * Determine the target EL for physical exceptions
5985  */
5986 uint32_t arm_phys_excp_target_el(CPUState *cs, uint32_t excp_idx,
5987                                  uint32_t cur_el, bool secure)
5988 {
5989     CPUARMState *env = cs->env_ptr;
5990     int rw;
5991     int scr;
5992     int hcr;
5993     int target_el;
5994     /* Is the highest EL AArch64? */
5995     int is64 = arm_feature(env, ARM_FEATURE_AARCH64);
5996
5997     if (arm_feature(env, ARM_FEATURE_EL3)) {
5998         rw = ((env->cp15.scr_el3 & SCR_RW) == SCR_RW);
5999     } else {
6000         /* Either EL2 is the highest EL (and so the EL2 register width
6001          * is given by is64); or there is no EL2 or EL3, in which case
6002          * the value of 'rw' does not affect the table lookup anyway.
6003          */
6004         rw = is64;
6005     }
6006
6007     switch (excp_idx) {
6008     case EXCP_IRQ:
6009         scr = ((env->cp15.scr_el3 & SCR_IRQ) == SCR_IRQ);
6010         hcr = ((env->cp15.hcr_el2 & HCR_IMO) == HCR_IMO);
6011         break;
6012     case EXCP_FIQ:
6013         scr = ((env->cp15.scr_el3 & SCR_FIQ) == SCR_FIQ);
6014         hcr = ((env->cp15.hcr_el2 & HCR_FMO) == HCR_FMO);
6015         break;
6016     default:
6017         scr = ((env->cp15.scr_el3 & SCR_EA) == SCR_EA);
6018         hcr = ((env->cp15.hcr_el2 & HCR_AMO) == HCR_AMO);
6019         break;
6020     };
6021
6022     /* If HCR.TGE is set then HCR is treated as being 1 */
6023     hcr |= ((env->cp15.hcr_el2 & HCR_TGE) == HCR_TGE);
6024
6025     /* Perform a table-lookup for the target EL given the current state */
6026     target_el = target_el_table[is64][scr][rw][hcr][secure][cur_el];
6027
6028     assert(target_el > 0);
6029
6030     return target_el;
6031 }
6032
6033 static void v7m_push(CPUARMState *env, uint32_t val)
6034 {
6035     CPUState *cs = CPU(arm_env_get_cpu(env));
6036
6037     env->regs[13] -= 4;
6038     stl_phys(cs->as, env->regs[13], val);
6039 }
6040
6041 static uint32_t v7m_pop(CPUARMState *env)
6042 {
6043     CPUState *cs = CPU(arm_env_get_cpu(env));
6044     uint32_t val;
6045
6046     val = ldl_phys(cs->as, env->regs[13]);
6047     env->regs[13] += 4;
6048     return val;
6049 }
6050
6051 /* Switch to V7M main or process stack pointer.  */
6052 static void switch_v7m_sp(CPUARMState *env, bool new_spsel)
6053 {
6054     uint32_t tmp;
6055     bool old_spsel = env->v7m.control & R_V7M_CONTROL_SPSEL_MASK;
6056
6057     if (old_spsel != new_spsel) {
6058         tmp = env->v7m.other_sp;
6059         env->v7m.other_sp = env->regs[13];
6060         env->regs[13] = tmp;
6061
6062         env->v7m.control = deposit32(env->v7m.control,
6063                                      R_V7M_CONTROL_SPSEL_SHIFT,
6064                                      R_V7M_CONTROL_SPSEL_LENGTH, new_spsel);
6065     }
6066 }
6067
6068 static uint32_t arm_v7m_load_vector(ARMCPU *cpu)
6069 {
6070     CPUState *cs = CPU(cpu);
6071     CPUARMState *env = &cpu->env;
6072     MemTxResult result;
6073     hwaddr vec = env->v7m.vecbase + env->v7m.exception * 4;
6074     uint32_t addr;
6075
6076     addr = address_space_ldl(cs->as, vec,
6077                              MEMTXATTRS_UNSPECIFIED, &result);
6078     if (result != MEMTX_OK) {
6079         /* Architecturally this should cause a HardFault setting HSFR.VECTTBL,
6080          * which would then be immediately followed by our failing to load
6081          * the entry vector for that HardFault, which is a Lockup case.
6082          * Since we don't model Lockup, we just report this guest error
6083          * via cpu_abort().
6084          */
6085         cpu_abort(cs, "Failed to read from exception vector table "
6086                   "entry %08x\n", (unsigned)vec);
6087     }
6088     return addr;
6089 }
6090
6091 static void v7m_exception_taken(ARMCPU *cpu, uint32_t lr)
6092 {
6093     /* Do the "take the exception" parts of exception entry,
6094      * but not the pushing of state to the stack. This is
6095      * similar to the pseudocode ExceptionTaken() function.
6096      */
6097     CPUARMState *env = &cpu->env;
6098     uint32_t addr;
6099
6100     armv7m_nvic_acknowledge_irq(env->nvic);
6101     switch_v7m_sp(env, 0);
6102     /* Clear IT bits */
6103     env->condexec_bits = 0;
6104     env->regs[14] = lr;
6105     addr = arm_v7m_load_vector(cpu);
6106     env->regs[15] = addr & 0xfffffffe;
6107     env->thumb = addr & 1;
6108 }
6109
6110 static void v7m_push_stack(ARMCPU *cpu)
6111 {
6112     /* Do the "set up stack frame" part of exception entry,
6113      * similar to pseudocode PushStack().
6114      */
6115     CPUARMState *env = &cpu->env;
6116     uint32_t xpsr = xpsr_read(env);
6117
6118     /* Align stack pointer if the guest wants that */
6119     if ((env->regs[13] & 4) && (env->v7m.ccr & R_V7M_CCR_STKALIGN_MASK)) {
6120         env->regs[13] -= 4;
6121         xpsr |= 0x200;
6122     }
6123     /* Switch to the handler mode.  */
6124     v7m_push(env, xpsr);
6125     v7m_push(env, env->regs[15]);
6126     v7m_push(env, env->regs[14]);
6127     v7m_push(env, env->regs[12]);
6128     v7m_push(env, env->regs[3]);
6129     v7m_push(env, env->regs[2]);
6130     v7m_push(env, env->regs[1]);
6131     v7m_push(env, env->regs[0]);
6132 }
6133
6134 static void do_v7m_exception_exit(ARMCPU *cpu)
6135 {
6136     CPUARMState *env = &cpu->env;
6137     uint32_t type;
6138     uint32_t xpsr;
6139     bool ufault = false;
6140     bool return_to_sp_process = false;
6141     bool return_to_handler = false;
6142     bool rettobase = false;
6143
6144     /* We can only get here from an EXCP_EXCEPTION_EXIT, and
6145      * arm_v7m_do_unassigned_access() enforces the architectural rule
6146      * that jumps to magic addresses don't have magic behaviour unless
6147      * we're in Handler mode (compare pseudocode BXWritePC()).
6148      */
6149     assert(env->v7m.exception != 0);
6150
6151     /* In the spec pseudocode ExceptionReturn() is called directly
6152      * from BXWritePC() and gets the full target PC value including
6153      * bit zero. In QEMU's implementation we treat it as a normal
6154      * jump-to-register (which is then caught later on), and so split
6155      * the target value up between env->regs[15] and env->thumb in
6156      * gen_bx(). Reconstitute it.
6157      */
6158     type = env->regs[15];
6159     if (env->thumb) {
6160         type |= 1;
6161     }
6162
6163     qemu_log_mask(CPU_LOG_INT, "Exception return: magic PC %" PRIx32
6164                   " previous exception %d\n",
6165                   type, env->v7m.exception);
6166
6167     if (extract32(type, 5, 23) != extract32(-1, 5, 23)) {
6168         qemu_log_mask(LOG_GUEST_ERROR, "M profile: zero high bits in exception "
6169                       "exit PC value 0x%" PRIx32 " are UNPREDICTABLE\n", type);
6170     }
6171
6172     if (env->v7m.exception != ARMV7M_EXCP_NMI) {
6173         /* Auto-clear FAULTMASK on return from other than NMI */
6174         env->daif &= ~PSTATE_F;
6175     }
6176
6177     switch (armv7m_nvic_complete_irq(env->nvic, env->v7m.exception)) {
6178     case -1:
6179         /* attempt to exit an exception that isn't active */
6180         ufault = true;
6181         break;
6182     case 0:
6183         /* still an irq active now */
6184         break;
6185     case 1:
6186         /* we returned to base exception level, no nesting.
6187          * (In the pseudocode this is written using "NestedActivation != 1"
6188          * where we have 'rettobase == false'.)
6189          */
6190         rettobase = true;
6191         break;
6192     default:
6193         g_assert_not_reached();
6194     }
6195
6196     switch (type & 0xf) {
6197     case 1: /* Return to Handler */
6198         return_to_handler = true;
6199         break;
6200     case 13: /* Return to Thread using Process stack */
6201         return_to_sp_process = true;
6202         /* fall through */
6203     case 9: /* Return to Thread using Main stack */
6204         if (!rettobase &&
6205             !(env->v7m.ccr & R_V7M_CCR_NONBASETHRDENA_MASK)) {
6206             ufault = true;
6207         }
6208         break;
6209     default:
6210         ufault = true;
6211     }
6212
6213     if (ufault) {
6214         /* Bad exception return: instead of popping the exception
6215          * stack, directly take a usage fault on the current stack.
6216          */
6217         env->v7m.cfsr |= R_V7M_CFSR_INVPC_MASK;
6218         armv7m_nvic_set_pending(env->nvic, ARMV7M_EXCP_USAGE);
6219         v7m_exception_taken(cpu, type | 0xf0000000);
6220         qemu_log_mask(CPU_LOG_INT, "...taking UsageFault on existing "
6221                       "stackframe: failed exception return integrity check\n");
6222         return;
6223     }
6224
6225     /* Switch to the target stack.  */
6226     switch_v7m_sp(env, return_to_sp_process);
6227     /* Pop registers.  */
6228     env->regs[0] = v7m_pop(env);
6229     env->regs[1] = v7m_pop(env);
6230     env->regs[2] = v7m_pop(env);
6231     env->regs[3] = v7m_pop(env);
6232     env->regs[12] = v7m_pop(env);
6233     env->regs[14] = v7m_pop(env);
6234     env->regs[15] = v7m_pop(env);
6235     if (env->regs[15] & 1) {
6236         qemu_log_mask(LOG_GUEST_ERROR,
6237                       "M profile return from interrupt with misaligned "
6238                       "PC is UNPREDICTABLE\n");
6239         /* Actual hardware seems to ignore the lsbit, and there are several
6240          * RTOSes out there which incorrectly assume the r15 in the stack
6241          * frame should be a Thumb-style "lsbit indicates ARM/Thumb" value.
6242          */
6243         env->regs[15] &= ~1U;
6244     }
6245     xpsr = v7m_pop(env);
6246     xpsr_write(env, xpsr, 0xfffffdff);
6247     /* Undo stack alignment.  */
6248     if (xpsr & 0x200)
6249         env->regs[13] |= 4;
6250
6251     /* The restored xPSR exception field will be zero if we're
6252      * resuming in Thread mode. If that doesn't match what the
6253      * exception return type specified then this is a UsageFault.
6254      */
6255     if (return_to_handler == (env->v7m.exception == 0)) {
6256         /* Take an INVPC UsageFault by pushing the stack again. */
6257         armv7m_nvic_set_pending(env->nvic, ARMV7M_EXCP_USAGE);
6258         env->v7m.cfsr |= R_V7M_CFSR_INVPC_MASK;
6259         v7m_push_stack(cpu);
6260         v7m_exception_taken(cpu, type | 0xf0000000);
6261         qemu_log_mask(CPU_LOG_INT, "...taking UsageFault on new stackframe: "
6262                       "failed exception return integrity check\n");
6263         return;
6264     }
6265
6266     /* Otherwise, we have a successful exception exit. */
6267     qemu_log_mask(CPU_LOG_INT, "...successful exception return\n");
6268 }
6269
6270 static void arm_log_exception(int idx)
6271 {
6272     if (qemu_loglevel_mask(CPU_LOG_INT)) {
6273         const char *exc = NULL;
6274         static const char * const excnames[] = {
6275             [EXCP_UDEF] = "Undefined Instruction",
6276             [EXCP_SWI] = "SVC",
6277             [EXCP_PREFETCH_ABORT] = "Prefetch Abort",
6278             [EXCP_DATA_ABORT] = "Data Abort",
6279             [EXCP_IRQ] = "IRQ",
6280             [EXCP_FIQ] = "FIQ",
6281             [EXCP_BKPT] = "Breakpoint",
6282             [EXCP_EXCEPTION_EXIT] = "QEMU v7M exception exit",
6283             [EXCP_KERNEL_TRAP] = "QEMU intercept of kernel commpage",
6284             [EXCP_HVC] = "Hypervisor Call",
6285             [EXCP_HYP_TRAP] = "Hypervisor Trap",
6286             [EXCP_SMC] = "Secure Monitor Call",
6287             [EXCP_VIRQ] = "Virtual IRQ",
6288             [EXCP_VFIQ] = "Virtual FIQ",
6289             [EXCP_SEMIHOST] = "Semihosting call",
6290             [EXCP_NOCP] = "v7M NOCP UsageFault",
6291             [EXCP_INVSTATE] = "v7M INVSTATE UsageFault",
6292         };
6293
6294         if (idx >= 0 && idx < ARRAY_SIZE(excnames)) {
6295             exc = excnames[idx];
6296         }
6297         if (!exc) {
6298             exc = "unknown";
6299         }
6300         qemu_log_mask(CPU_LOG_INT, "Taking exception %d [%s]\n", idx, exc);
6301     }
6302 }
6303
6304 void arm_v7m_cpu_do_interrupt(CPUState *cs)
6305 {
6306     ARMCPU *cpu = ARM_CPU(cs);
6307     CPUARMState *env = &cpu->env;
6308     uint32_t lr;
6309
6310     arm_log_exception(cs->exception_index);
6311
6312     lr = 0xfffffff1;
6313     if (env->v7m.control & R_V7M_CONTROL_SPSEL_MASK) {
6314         lr |= 4;
6315     }
6316     if (env->v7m.exception == 0)
6317         lr |= 8;
6318
6319     /* For exceptions we just mark as pending on the NVIC, and let that
6320        handle it.  */
6321     switch (cs->exception_index) {
6322     case EXCP_UDEF:
6323         armv7m_nvic_set_pending(env->nvic, ARMV7M_EXCP_USAGE);
6324         env->v7m.cfsr |= R_V7M_CFSR_UNDEFINSTR_MASK;
6325         break;
6326     case EXCP_NOCP:
6327         armv7m_nvic_set_pending(env->nvic, ARMV7M_EXCP_USAGE);
6328         env->v7m.cfsr |= R_V7M_CFSR_NOCP_MASK;
6329         break;
6330     case EXCP_INVSTATE:
6331         armv7m_nvic_set_pending(env->nvic, ARMV7M_EXCP_USAGE);
6332         env->v7m.cfsr |= R_V7M_CFSR_INVSTATE_MASK;
6333         break;
6334     case EXCP_SWI:
6335         /* The PC already points to the next instruction.  */
6336         armv7m_nvic_set_pending(env->nvic, ARMV7M_EXCP_SVC);
6337         break;
6338     case EXCP_PREFETCH_ABORT:
6339     case EXCP_DATA_ABORT:
6340         /* TODO: if we implemented the MPU registers, this is where we
6341          * should set the MMFAR, etc from exception.fsr and exception.vaddress.
6342          */
6343         armv7m_nvic_set_pending(env->nvic, ARMV7M_EXCP_MEM);
6344         break;
6345     case EXCP_BKPT:
6346         if (semihosting_enabled()) {
6347             int nr;
6348             nr = arm_lduw_code(env, env->regs[15], arm_sctlr_b(env)) & 0xff;
6349             if (nr == 0xab) {
6350                 env->regs[15] += 2;
6351                 qemu_log_mask(CPU_LOG_INT,
6352                               "...handling as semihosting call 0x%x\n",
6353                               env->regs[0]);
6354                 env->regs[0] = do_arm_semihosting(env);
6355                 return;
6356             }
6357         }
6358         armv7m_nvic_set_pending(env->nvic, ARMV7M_EXCP_DEBUG);
6359         break;
6360     case EXCP_IRQ:
6361         break;
6362     case EXCP_EXCEPTION_EXIT:
6363         do_v7m_exception_exit(cpu);
6364         return;
6365     default:
6366         cpu_abort(cs, "Unhandled exception 0x%x\n", cs->exception_index);
6367         return; /* Never happens.  Keep compiler happy.  */
6368     }
6369
6370     v7m_push_stack(cpu);
6371     v7m_exception_taken(cpu, lr);
6372     qemu_log_mask(CPU_LOG_INT, "... as %d\n", env->v7m.exception);
6373 }
6374
6375 /* Function used to synchronize QEMU's AArch64 register set with AArch32
6376  * register set.  This is necessary when switching between AArch32 and AArch64
6377  * execution state.
6378  */
6379 void aarch64_sync_32_to_64(CPUARMState *env)
6380 {
6381     int i;
6382     uint32_t mode = env->uncached_cpsr & CPSR_M;
6383
6384     /* We can blanket copy R[0:7] to X[0:7] */
6385     for (i = 0; i < 8; i++) {
6386         env->xregs[i] = env->regs[i];
6387     }
6388
6389     /* Unless we are in FIQ mode, x8-x12 come from the user registers r8-r12.
6390      * Otherwise, they come from the banked user regs.
6391      */
6392     if (mode == ARM_CPU_MODE_FIQ) {
6393         for (i = 8; i < 13; i++) {
6394             env->xregs[i] = env->usr_regs[i - 8];
6395         }
6396     } else {
6397         for (i = 8; i < 13; i++) {
6398             env->xregs[i] = env->regs[i];
6399         }
6400     }
6401
6402     /* Registers x13-x23 are the various mode SP and FP registers. Registers
6403      * r13 and r14 are only copied if we are in that mode, otherwise we copy
6404      * from the mode banked register.
6405      */
6406     if (mode == ARM_CPU_MODE_USR || mode == ARM_CPU_MODE_SYS) {
6407         env->xregs[13] = env->regs[13];
6408         env->xregs[14] = env->regs[14];
6409     } else {
6410         env->xregs[13] = env->banked_r13[bank_number(ARM_CPU_MODE_USR)];
6411         /* HYP is an exception in that it is copied from r14 */
6412         if (mode == ARM_CPU_MODE_HYP) {
6413             env->xregs[14] = env->regs[14];
6414         } else {
6415             env->xregs[14] = env->banked_r14[bank_number(ARM_CPU_MODE_USR)];
6416         }
6417     }
6418
6419     if (mode == ARM_CPU_MODE_HYP) {
6420         env->xregs[15] = env->regs[13];
6421     } else {
6422         env->xregs[15] = env->banked_r13[bank_number(ARM_CPU_MODE_HYP)];
6423     }
6424
6425     if (mode == ARM_CPU_MODE_IRQ) {
6426         env->xregs[16] = env->regs[14];
6427         env->xregs[17] = env->regs[13];
6428     } else {
6429         env->xregs[16] = env->banked_r14[bank_number(ARM_CPU_MODE_IRQ)];
6430         env->xregs[17] = env->banked_r13[bank_number(ARM_CPU_MODE_IRQ)];
6431     }
6432
6433     if (mode == ARM_CPU_MODE_SVC) {
6434         env->xregs[18] = env->regs[14];
6435         env->xregs[19] = env->regs[13];
6436     } else {
6437         env->xregs[18] = env->banked_r14[bank_number(ARM_CPU_MODE_SVC)];
6438         env->xregs[19] = env->banked_r13[bank_number(ARM_CPU_MODE_SVC)];
6439     }
6440
6441     if (mode == ARM_CPU_MODE_ABT) {
6442         env->xregs[20] = env->regs[14];
6443         env->xregs[21] = env->regs[13];
6444     } else {
6445         env->xregs[20] = env->banked_r14[bank_number(ARM_CPU_MODE_ABT)];
6446         env->xregs[21] = env->banked_r13[bank_number(ARM_CPU_MODE_ABT)];
6447     }
6448
6449     if (mode == ARM_CPU_MODE_UND) {
6450         env->xregs[22] = env->regs[14];
6451         env->xregs[23] = env->regs[13];
6452     } else {
6453         env->xregs[22] = env->banked_r14[bank_number(ARM_CPU_MODE_UND)];
6454         env->xregs[23] = env->banked_r13[bank_number(ARM_CPU_MODE_UND)];
6455     }
6456
6457     /* Registers x24-x30 are mapped to r8-r14 in FIQ mode.  If we are in FIQ
6458      * mode, then we can copy from r8-r14.  Otherwise, we copy from the
6459      * FIQ bank for r8-r14.
6460      */
6461     if (mode == ARM_CPU_MODE_FIQ) {
6462         for (i = 24; i < 31; i++) {
6463             env->xregs[i] = env->regs[i - 16];   /* X[24:30] <- R[8:14] */
6464         }
6465     } else {
6466         for (i = 24; i < 29; i++) {
6467             env->xregs[i] = env->fiq_regs[i - 24];
6468         }
6469         env->xregs[29] = env->banked_r13[bank_number(ARM_CPU_MODE_FIQ)];
6470         env->xregs[30] = env->banked_r14[bank_number(ARM_CPU_MODE_FIQ)];
6471     }
6472
6473     env->pc = env->regs[15];
6474 }
6475
6476 /* Function used to synchronize QEMU's AArch32 register set with AArch64
6477  * register set.  This is necessary when switching between AArch32 and AArch64
6478  * execution state.
6479  */
6480 void aarch64_sync_64_to_32(CPUARMState *env)
6481 {
6482     int i;
6483     uint32_t mode = env->uncached_cpsr & CPSR_M;
6484
6485     /* We can blanket copy X[0:7] to R[0:7] */
6486     for (i = 0; i < 8; i++) {
6487         env->regs[i] = env->xregs[i];
6488     }
6489
6490     /* Unless we are in FIQ mode, r8-r12 come from the user registers x8-x12.
6491      * Otherwise, we copy x8-x12 into the banked user regs.
6492      */
6493     if (mode == ARM_CPU_MODE_FIQ) {
6494         for (i = 8; i < 13; i++) {
6495             env->usr_regs[i - 8] = env->xregs[i];
6496         }
6497     } else {
6498         for (i = 8; i < 13; i++) {
6499             env->regs[i] = env->xregs[i];
6500         }
6501     }
6502
6503     /* Registers r13 & r14 depend on the current mode.
6504      * If we are in a given mode, we copy the corresponding x registers to r13
6505      * and r14.  Otherwise, we copy the x register to the banked r13 and r14
6506      * for the mode.
6507      */
6508     if (mode == ARM_CPU_MODE_USR || mode == ARM_CPU_MODE_SYS) {
6509         env->regs[13] = env->xregs[13];
6510         env->regs[14] = env->xregs[14];
6511     } else {
6512         env->banked_r13[bank_number(ARM_CPU_MODE_USR)] = env->xregs[13];
6513
6514         /* HYP is an exception in that it does not have its own banked r14 but
6515          * shares the USR r14
6516          */
6517         if (mode == ARM_CPU_MODE_HYP) {
6518             env->regs[14] = env->xregs[14];
6519         } else {
6520             env->banked_r14[bank_number(ARM_CPU_MODE_USR)] = env->xregs[14];
6521         }
6522     }
6523
6524     if (mode == ARM_CPU_MODE_HYP) {
6525         env->regs[13] = env->xregs[15];
6526     } else {
6527         env->banked_r13[bank_number(ARM_CPU_MODE_HYP)] = env->xregs[15];
6528     }
6529
6530     if (mode == ARM_CPU_MODE_IRQ) {
6531         env->regs[14] = env->xregs[16];
6532         env->regs[13] = env->xregs[17];
6533     } else {
6534         env->banked_r14[bank_number(ARM_CPU_MODE_IRQ)] = env->xregs[16];
6535         env->banked_r13[bank_number(ARM_CPU_MODE_IRQ)] = env->xregs[17];
6536     }
6537
6538     if (mode == ARM_CPU_MODE_SVC) {
6539         env->regs[14] = env->xregs[18];
6540         env->regs[13] = env->xregs[19];
6541     } else {
6542         env->banked_r14[bank_number(ARM_CPU_MODE_SVC)] = env->xregs[18];
6543         env->banked_r13[bank_number(ARM_CPU_MODE_SVC)] = env->xregs[19];
6544     }
6545
6546     if (mode == ARM_CPU_MODE_ABT) {
6547         env->regs[14] = env->xregs[20];
6548         env->regs[13] = env->xregs[21];
6549     } else {
6550         env->banked_r14[bank_number(ARM_CPU_MODE_ABT)] = env->xregs[20];
6551         env->banked_r13[bank_number(ARM_CPU_MODE_ABT)] = env->xregs[21];
6552     }
6553
6554     if (mode == ARM_CPU_MODE_UND) {
6555         env->regs[14] = env->xregs[22];
6556         env->regs[13] = env->xregs[23];
6557     } else {
6558         env->banked_r14[bank_number(ARM_CPU_MODE_UND)] = env->xregs[22];
6559         env->banked_r13[bank_number(ARM_CPU_MODE_UND)] = env->xregs[23];
6560     }
6561
6562     /* Registers x24-x30 are mapped to r8-r14 in FIQ mode.  If we are in FIQ
6563      * mode, then we can copy to r8-r14.  Otherwise, we copy to the
6564      * FIQ bank for r8-r14.
6565      */
6566     if (mode == ARM_CPU_MODE_FIQ) {
6567         for (i = 24; i < 31; i++) {
6568             env->regs[i - 16] = env->xregs[i];   /* X[24:30] -> R[8:14] */
6569         }
6570     } else {
6571         for (i = 24; i < 29; i++) {
6572             env->fiq_regs[i - 24] = env->xregs[i];
6573         }
6574         env->banked_r13[bank_number(ARM_CPU_MODE_FIQ)] = env->xregs[29];
6575         env->banked_r14[bank_number(ARM_CPU_MODE_FIQ)] = env->xregs[30];
6576     }
6577
6578     env->regs[15] = env->pc;
6579 }
6580
6581 static void arm_cpu_do_interrupt_aarch32(CPUState *cs)
6582 {
6583     ARMCPU *cpu = ARM_CPU(cs);
6584     CPUARMState *env = &cpu->env;
6585     uint32_t addr;
6586     uint32_t mask;
6587     int new_mode;
6588     uint32_t offset;
6589     uint32_t moe;
6590
6591     /* If this is a debug exception we must update the DBGDSCR.MOE bits */
6592     switch (env->exception.syndrome >> ARM_EL_EC_SHIFT) {
6593     case EC_BREAKPOINT:
6594     case EC_BREAKPOINT_SAME_EL:
6595         moe = 1;
6596         break;
6597     case EC_WATCHPOINT:
6598     case EC_WATCHPOINT_SAME_EL:
6599         moe = 10;
6600         break;
6601     case EC_AA32_BKPT:
6602         moe = 3;
6603         break;
6604     case EC_VECTORCATCH:
6605         moe = 5;
6606         break;
6607     default:
6608         moe = 0;
6609         break;
6610     }
6611
6612     if (moe) {
6613         env->cp15.mdscr_el1 = deposit64(env->cp15.mdscr_el1, 2, 4, moe);
6614     }
6615
6616     /* TODO: Vectored interrupt controller.  */
6617     switch (cs->exception_index) {
6618     case EXCP_UDEF:
6619         new_mode = ARM_CPU_MODE_UND;
6620         addr = 0x04;
6621         mask = CPSR_I;
6622         if (env->thumb)
6623             offset = 2;
6624         else
6625             offset = 4;
6626         break;
6627     case EXCP_SWI:
6628         new_mode = ARM_CPU_MODE_SVC;
6629         addr = 0x08;
6630         mask = CPSR_I;
6631         /* The PC already points to the next instruction.  */
6632         offset = 0;
6633         break;
6634     case EXCP_BKPT:
6635         env->exception.fsr = 2;
6636         /* Fall through to prefetch abort.  */
6637     case EXCP_PREFETCH_ABORT:
6638         A32_BANKED_CURRENT_REG_SET(env, ifsr, env->exception.fsr);
6639         A32_BANKED_CURRENT_REG_SET(env, ifar, env->exception.vaddress);
6640         qemu_log_mask(CPU_LOG_INT, "...with IFSR 0x%x IFAR 0x%x\n",
6641                       env->exception.fsr, (uint32_t)env->exception.vaddress);
6642         new_mode = ARM_CPU_MODE_ABT;
6643         addr = 0x0c;
6644         mask = CPSR_A | CPSR_I;
6645         offset = 4;
6646         break;
6647     case EXCP_DATA_ABORT:
6648         A32_BANKED_CURRENT_REG_SET(env, dfsr, env->exception.fsr);
6649         A32_BANKED_CURRENT_REG_SET(env, dfar, env->exception.vaddress);
6650         qemu_log_mask(CPU_LOG_INT, "...with DFSR 0x%x DFAR 0x%x\n",
6651                       env->exception.fsr,
6652                       (uint32_t)env->exception.vaddress);
6653         new_mode = ARM_CPU_MODE_ABT;
6654         addr = 0x10;
6655         mask = CPSR_A | CPSR_I;
6656         offset = 8;
6657         break;
6658     case EXCP_IRQ:
6659         new_mode = ARM_CPU_MODE_IRQ;
6660         addr = 0x18;
6661         /* Disable IRQ and imprecise data aborts.  */
6662         mask = CPSR_A | CPSR_I;
6663         offset = 4;
6664         if (env->cp15.scr_el3 & SCR_IRQ) {
6665             /* IRQ routed to monitor mode */
6666             new_mode = ARM_CPU_MODE_MON;
6667             mask |= CPSR_F;
6668         }
6669         break;
6670     case EXCP_FIQ:
6671         new_mode = ARM_CPU_MODE_FIQ;
6672         addr = 0x1c;
6673         /* Disable FIQ, IRQ and imprecise data aborts.  */
6674         mask = CPSR_A | CPSR_I | CPSR_F;
6675         if (env->cp15.scr_el3 & SCR_FIQ) {
6676             /* FIQ routed to monitor mode */
6677             new_mode = ARM_CPU_MODE_MON;
6678         }
6679         offset = 4;
6680         break;
6681     case EXCP_VIRQ:
6682         new_mode = ARM_CPU_MODE_IRQ;
6683         addr = 0x18;
6684         /* Disable IRQ and imprecise data aborts.  */
6685         mask = CPSR_A | CPSR_I;
6686         offset = 4;
6687         break;
6688     case EXCP_VFIQ:
6689         new_mode = ARM_CPU_MODE_FIQ;
6690         addr = 0x1c;
6691         /* Disable FIQ, IRQ and imprecise data aborts.  */
6692         mask = CPSR_A | CPSR_I | CPSR_F;
6693         offset = 4;
6694         break;
6695     case EXCP_SMC:
6696         new_mode = ARM_CPU_MODE_MON;
6697         addr = 0x08;
6698         mask = CPSR_A | CPSR_I | CPSR_F;
6699         offset = 0;
6700         break;
6701     default:
6702         cpu_abort(cs, "Unhandled exception 0x%x\n", cs->exception_index);
6703         return; /* Never happens.  Keep compiler happy.  */
6704     }
6705
6706     if (new_mode == ARM_CPU_MODE_MON) {
6707         addr += env->cp15.mvbar;
6708     } else if (A32_BANKED_CURRENT_REG_GET(env, sctlr) & SCTLR_V) {
6709         /* High vectors. When enabled, base address cannot be remapped. */
6710         addr += 0xffff0000;
6711     } else {
6712         /* ARM v7 architectures provide a vector base address register to remap
6713          * the interrupt vector table.
6714          * This register is only followed in non-monitor mode, and is banked.
6715          * Note: only bits 31:5 are valid.
6716          */
6717         addr += A32_BANKED_CURRENT_REG_GET(env, vbar);
6718     }
6719
6720     if ((env->uncached_cpsr & CPSR_M) == ARM_CPU_MODE_MON) {
6721         env->cp15.scr_el3 &= ~SCR_NS;
6722     }
6723
6724     switch_mode (env, new_mode);
6725     /* For exceptions taken to AArch32 we must clear the SS bit in both
6726      * PSTATE and in the old-state value we save to SPSR_<mode>, so zero it now.
6727      */
6728     env->uncached_cpsr &= ~PSTATE_SS;
6729     env->spsr = cpsr_read(env);
6730     /* Clear IT bits.  */
6731     env->condexec_bits = 0;
6732     /* Switch to the new mode, and to the correct instruction set.  */
6733     env->uncached_cpsr = (env->uncached_cpsr & ~CPSR_M) | new_mode;
6734     /* Set new mode endianness */
6735     env->uncached_cpsr &= ~CPSR_E;
6736     if (env->cp15.sctlr_el[arm_current_el(env)] & SCTLR_EE) {
6737         env->uncached_cpsr |= CPSR_E;
6738     }
6739     env->daif |= mask;
6740     /* this is a lie, as the was no c1_sys on V4T/V5, but who cares
6741      * and we should just guard the thumb mode on V4 */
6742     if (arm_feature(env, ARM_FEATURE_V4T)) {
6743         env->thumb = (A32_BANKED_CURRENT_REG_GET(env, sctlr) & SCTLR_TE) != 0;
6744     }
6745     env->regs[14] = env->regs[15] + offset;
6746     env->regs[15] = addr;
6747 }
6748
6749 /* Handle exception entry to a target EL which is using AArch64 */
6750 static void arm_cpu_do_interrupt_aarch64(CPUState *cs)
6751 {
6752     ARMCPU *cpu = ARM_CPU(cs);
6753     CPUARMState *env = &cpu->env;
6754     unsigned int new_el = env->exception.target_el;
6755     target_ulong addr = env->cp15.vbar_el[new_el];
6756     unsigned int new_mode = aarch64_pstate_mode(new_el, true);
6757
6758     if (arm_current_el(env) < new_el) {
6759         /* Entry vector offset depends on whether the implemented EL
6760          * immediately lower than the target level is using AArch32 or AArch64
6761          */
6762         bool is_aa64;
6763
6764         switch (new_el) {
6765         case 3:
6766             is_aa64 = (env->cp15.scr_el3 & SCR_RW) != 0;
6767             break;
6768         case 2:
6769             is_aa64 = (env->cp15.hcr_el2 & HCR_RW) != 0;
6770             break;
6771         case 1:
6772             is_aa64 = is_a64(env);
6773             break;
6774         default:
6775             g_assert_not_reached();
6776         }
6777
6778         if (is_aa64) {
6779             addr += 0x400;
6780         } else {
6781             addr += 0x600;
6782         }
6783     } else if (pstate_read(env) & PSTATE_SP) {
6784         addr += 0x200;
6785     }
6786
6787     switch (cs->exception_index) {
6788     case EXCP_PREFETCH_ABORT:
6789     case EXCP_DATA_ABORT:
6790         env->cp15.far_el[new_el] = env->exception.vaddress;
6791         qemu_log_mask(CPU_LOG_INT, "...with FAR 0x%" PRIx64 "\n",
6792                       env->cp15.far_el[new_el]);
6793         /* fall through */
6794     case EXCP_BKPT:
6795     case EXCP_UDEF:
6796     case EXCP_SWI:
6797     case EXCP_HVC:
6798     case EXCP_HYP_TRAP:
6799     case EXCP_SMC:
6800         env->cp15.esr_el[new_el] = env->exception.syndrome;
6801         break;
6802     case EXCP_IRQ:
6803     case EXCP_VIRQ:
6804         addr += 0x80;
6805         break;
6806     case EXCP_FIQ:
6807     case EXCP_VFIQ:
6808         addr += 0x100;
6809         break;
6810     case EXCP_SEMIHOST:
6811         qemu_log_mask(CPU_LOG_INT,
6812                       "...handling as semihosting call 0x%" PRIx64 "\n",
6813                       env->xregs[0]);
6814         env->xregs[0] = do_arm_semihosting(env);
6815         return;
6816     default:
6817         cpu_abort(cs, "Unhandled exception 0x%x\n", cs->exception_index);
6818     }
6819
6820     if (is_a64(env)) {
6821         env->banked_spsr[aarch64_banked_spsr_index(new_el)] = pstate_read(env);
6822         aarch64_save_sp(env, arm_current_el(env));
6823         env->elr_el[new_el] = env->pc;
6824     } else {
6825         env->banked_spsr[aarch64_banked_spsr_index(new_el)] = cpsr_read(env);
6826         env->elr_el[new_el] = env->regs[15];
6827
6828         aarch64_sync_32_to_64(env);
6829
6830         env->condexec_bits = 0;
6831     }
6832     qemu_log_mask(CPU_LOG_INT, "...with ELR 0x%" PRIx64 "\n",
6833                   env->elr_el[new_el]);
6834
6835     pstate_write(env, PSTATE_DAIF | new_mode);
6836     env->aarch64 = 1;
6837     aarch64_restore_sp(env, new_el);
6838
6839     env->pc = addr;
6840
6841     qemu_log_mask(CPU_LOG_INT, "...to EL%d PC 0x%" PRIx64 " PSTATE 0x%x\n",
6842                   new_el, env->pc, pstate_read(env));
6843 }
6844
6845 static inline bool check_for_semihosting(CPUState *cs)
6846 {
6847     /* Check whether this exception is a semihosting call; if so
6848      * then handle it and return true; otherwise return false.
6849      */
6850     ARMCPU *cpu = ARM_CPU(cs);
6851     CPUARMState *env = &cpu->env;
6852
6853     if (is_a64(env)) {
6854         if (cs->exception_index == EXCP_SEMIHOST) {
6855             /* This is always the 64-bit semihosting exception.
6856              * The "is this usermode" and "is semihosting enabled"
6857              * checks have been done at translate time.
6858              */
6859             qemu_log_mask(CPU_LOG_INT,
6860                           "...handling as semihosting call 0x%" PRIx64 "\n",
6861                           env->xregs[0]);
6862             env->xregs[0] = do_arm_semihosting(env);
6863             return true;
6864         }
6865         return false;
6866     } else {
6867         uint32_t imm;
6868
6869         /* Only intercept calls from privileged modes, to provide some
6870          * semblance of security.
6871          */
6872         if (cs->exception_index != EXCP_SEMIHOST &&
6873             (!semihosting_enabled() ||
6874              ((env->uncached_cpsr & CPSR_M) == ARM_CPU_MODE_USR))) {
6875             return false;
6876         }
6877
6878         switch (cs->exception_index) {
6879         case EXCP_SEMIHOST:
6880             /* This is always a semihosting call; the "is this usermode"
6881              * and "is semihosting enabled" checks have been done at
6882              * translate time.
6883              */
6884             break;
6885         case EXCP_SWI:
6886             /* Check for semihosting interrupt.  */
6887             if (env->thumb) {
6888                 imm = arm_lduw_code(env, env->regs[15] - 2, arm_sctlr_b(env))
6889                     & 0xff;
6890                 if (imm == 0xab) {
6891                     break;
6892                 }
6893             } else {
6894                 imm = arm_ldl_code(env, env->regs[15] - 4, arm_sctlr_b(env))
6895                     & 0xffffff;
6896                 if (imm == 0x123456) {
6897                     break;
6898                 }
6899             }
6900             return false;
6901         case EXCP_BKPT:
6902             /* See if this is a semihosting syscall.  */
6903             if (env->thumb) {
6904                 imm = arm_lduw_code(env, env->regs[15], arm_sctlr_b(env))
6905                     & 0xff;
6906                 if (imm == 0xab) {
6907                     env->regs[15] += 2;
6908                     break;
6909                 }
6910             }
6911             return false;
6912         default:
6913             return false;
6914         }
6915
6916         qemu_log_mask(CPU_LOG_INT,
6917                       "...handling as semihosting call 0x%x\n",
6918                       env->regs[0]);
6919         env->regs[0] = do_arm_semihosting(env);
6920         return true;
6921     }
6922 }
6923
6924 /* Handle a CPU exception for A and R profile CPUs.
6925  * Do any appropriate logging, handle PSCI calls, and then hand off
6926  * to the AArch64-entry or AArch32-entry function depending on the
6927  * target exception level's register width.
6928  */
6929 void arm_cpu_do_interrupt(CPUState *cs)
6930 {
6931     ARMCPU *cpu = ARM_CPU(cs);
6932     CPUARMState *env = &cpu->env;
6933     unsigned int new_el = env->exception.target_el;
6934
6935     assert(!arm_feature(env, ARM_FEATURE_M));
6936
6937     arm_log_exception(cs->exception_index);
6938     qemu_log_mask(CPU_LOG_INT, "...from EL%d to EL%d\n", arm_current_el(env),
6939                   new_el);
6940     if (qemu_loglevel_mask(CPU_LOG_INT)
6941         && !excp_is_internal(cs->exception_index)) {
6942         qemu_log_mask(CPU_LOG_INT, "...with ESR 0x%x/0x%" PRIx32 "\n",
6943                       env->exception.syndrome >> ARM_EL_EC_SHIFT,
6944                       env->exception.syndrome);
6945     }
6946
6947     if (arm_is_psci_call(cpu, cs->exception_index)) {
6948         arm_handle_psci_call(cpu);
6949         qemu_log_mask(CPU_LOG_INT, "...handled as PSCI call\n");
6950         return;
6951     }
6952
6953     /* Semihosting semantics depend on the register width of the
6954      * code that caused the exception, not the target exception level,
6955      * so must be handled here.
6956      */
6957     if (check_for_semihosting(cs)) {
6958         return;
6959     }
6960
6961     assert(!excp_is_internal(cs->exception_index));
6962     if (arm_el_is_aa64(env, new_el)) {
6963         arm_cpu_do_interrupt_aarch64(cs);
6964     } else {
6965         arm_cpu_do_interrupt_aarch32(cs);
6966     }
6967
6968     /* Hooks may change global state so BQL should be held, also the
6969      * BQL needs to be held for any modification of
6970      * cs->interrupt_request.
6971      */
6972     g_assert(qemu_mutex_iothread_locked());
6973
6974     arm_call_el_change_hook(cpu);
6975
6976     if (!kvm_enabled()) {
6977         cs->interrupt_request |= CPU_INTERRUPT_EXITTB;
6978     }
6979 }
6980
6981 /* Return the exception level which controls this address translation regime */
6982 static inline uint32_t regime_el(CPUARMState *env, ARMMMUIdx mmu_idx)
6983 {
6984     switch (mmu_idx) {
6985     case ARMMMUIdx_S2NS:
6986     case ARMMMUIdx_S1E2:
6987         return 2;
6988     case ARMMMUIdx_S1E3:
6989         return 3;
6990     case ARMMMUIdx_S1SE0:
6991         return arm_el_is_aa64(env, 3) ? 1 : 3;
6992     case ARMMMUIdx_S1SE1:
6993     case ARMMMUIdx_S1NSE0:
6994     case ARMMMUIdx_S1NSE1:
6995     case ARMMMUIdx_MPriv:
6996     case ARMMMUIdx_MUser:
6997         return 1;
6998     default:
6999         g_assert_not_reached();
7000     }
7001 }
7002
7003 /* Return true if this address translation regime is secure */
7004 static inline bool regime_is_secure(CPUARMState *env, ARMMMUIdx mmu_idx)
7005 {
7006     switch (mmu_idx) {
7007     case ARMMMUIdx_S12NSE0:
7008     case ARMMMUIdx_S12NSE1:
7009     case ARMMMUIdx_S1NSE0:
7010     case ARMMMUIdx_S1NSE1:
7011     case ARMMMUIdx_S1E2:
7012     case ARMMMUIdx_S2NS:
7013     case ARMMMUIdx_MPriv:
7014     case ARMMMUIdx_MUser:
7015         return false;
7016     case ARMMMUIdx_S1E3:
7017     case ARMMMUIdx_S1SE0:
7018     case ARMMMUIdx_S1SE1:
7019         return true;
7020     default:
7021         g_assert_not_reached();
7022     }
7023 }
7024
7025 /* Return the SCTLR value which controls this address translation regime */
7026 static inline uint32_t regime_sctlr(CPUARMState *env, ARMMMUIdx mmu_idx)
7027 {
7028     return env->cp15.sctlr_el[regime_el(env, mmu_idx)];
7029 }
7030
7031 /* Return true if the specified stage of address translation is disabled */
7032 static inline bool regime_translation_disabled(CPUARMState *env,
7033                                                ARMMMUIdx mmu_idx)
7034 {
7035     if (mmu_idx == ARMMMUIdx_S2NS) {
7036         return (env->cp15.hcr_el2 & HCR_VM) == 0;
7037     }
7038     return (regime_sctlr(env, mmu_idx) & SCTLR_M) == 0;
7039 }
7040
7041 static inline bool regime_translation_big_endian(CPUARMState *env,
7042                                                  ARMMMUIdx mmu_idx)
7043 {
7044     return (regime_sctlr(env, mmu_idx) & SCTLR_EE) != 0;
7045 }
7046
7047 /* Return the TCR controlling this translation regime */
7048 static inline TCR *regime_tcr(CPUARMState *env, ARMMMUIdx mmu_idx)
7049 {
7050     if (mmu_idx == ARMMMUIdx_S2NS) {
7051         return &env->cp15.vtcr_el2;
7052     }
7053     return &env->cp15.tcr_el[regime_el(env, mmu_idx)];
7054 }
7055
7056 /* Convert a possible stage1+2 MMU index into the appropriate
7057  * stage 1 MMU index
7058  */
7059 static inline ARMMMUIdx stage_1_mmu_idx(ARMMMUIdx mmu_idx)
7060 {
7061     if (mmu_idx == ARMMMUIdx_S12NSE0 || mmu_idx == ARMMMUIdx_S12NSE1) {
7062         mmu_idx += (ARMMMUIdx_S1NSE0 - ARMMMUIdx_S12NSE0);
7063     }
7064     return mmu_idx;
7065 }
7066
7067 /* Returns TBI0 value for current regime el */
7068 uint32_t arm_regime_tbi0(CPUARMState *env, ARMMMUIdx mmu_idx)
7069 {
7070     TCR *tcr;
7071     uint32_t el;
7072
7073     /* For EL0 and EL1, TBI is controlled by stage 1's TCR, so convert
7074      * a stage 1+2 mmu index into the appropriate stage 1 mmu index.
7075      */
7076     mmu_idx = stage_1_mmu_idx(mmu_idx);
7077
7078     tcr = regime_tcr(env, mmu_idx);
7079     el = regime_el(env, mmu_idx);
7080
7081     if (el > 1) {
7082         return extract64(tcr->raw_tcr, 20, 1);
7083     } else {
7084         return extract64(tcr->raw_tcr, 37, 1);
7085     }
7086 }
7087
7088 /* Returns TBI1 value for current regime el */
7089 uint32_t arm_regime_tbi1(CPUARMState *env, ARMMMUIdx mmu_idx)
7090 {
7091     TCR *tcr;
7092     uint32_t el;
7093
7094     /* For EL0 and EL1, TBI is controlled by stage 1's TCR, so convert
7095      * a stage 1+2 mmu index into the appropriate stage 1 mmu index.
7096      */
7097     mmu_idx = stage_1_mmu_idx(mmu_idx);
7098
7099     tcr = regime_tcr(env, mmu_idx);
7100     el = regime_el(env, mmu_idx);
7101
7102     if (el > 1) {
7103         return 0;
7104     } else {
7105         return extract64(tcr->raw_tcr, 38, 1);
7106     }
7107 }
7108
7109 /* Return the TTBR associated with this translation regime */
7110 static inline uint64_t regime_ttbr(CPUARMState *env, ARMMMUIdx mmu_idx,
7111                                    int ttbrn)
7112 {
7113     if (mmu_idx == ARMMMUIdx_S2NS) {
7114         return env->cp15.vttbr_el2;
7115     }
7116     if (ttbrn == 0) {
7117         return env->cp15.ttbr0_el[regime_el(env, mmu_idx)];
7118     } else {
7119         return env->cp15.ttbr1_el[regime_el(env, mmu_idx)];
7120     }
7121 }
7122
7123 /* Return true if the translation regime is using LPAE format page tables */
7124 static inline bool regime_using_lpae_format(CPUARMState *env,
7125                                             ARMMMUIdx mmu_idx)
7126 {
7127     int el = regime_el(env, mmu_idx);
7128     if (el == 2 || arm_el_is_aa64(env, el)) {
7129         return true;
7130     }
7131     if (arm_feature(env, ARM_FEATURE_LPAE)
7132         && (regime_tcr(env, mmu_idx)->raw_tcr & TTBCR_EAE)) {
7133         return true;
7134     }
7135     return false;
7136 }
7137
7138 /* Returns true if the stage 1 translation regime is using LPAE format page
7139  * tables. Used when raising alignment exceptions, whose FSR changes depending
7140  * on whether the long or short descriptor format is in use. */
7141 bool arm_s1_regime_using_lpae_format(CPUARMState *env, ARMMMUIdx mmu_idx)
7142 {
7143     mmu_idx = stage_1_mmu_idx(mmu_idx);
7144
7145     return regime_using_lpae_format(env, mmu_idx);
7146 }
7147
7148 static inline bool regime_is_user(CPUARMState *env, ARMMMUIdx mmu_idx)
7149 {
7150     switch (mmu_idx) {
7151     case ARMMMUIdx_S1SE0:
7152     case ARMMMUIdx_S1NSE0:
7153     case ARMMMUIdx_MUser:
7154         return true;
7155     default:
7156         return false;
7157     case ARMMMUIdx_S12NSE0:
7158     case ARMMMUIdx_S12NSE1:
7159         g_assert_not_reached();
7160     }
7161 }
7162
7163 /* Translate section/page access permissions to page
7164  * R/W protection flags
7165  *
7166  * @env:         CPUARMState
7167  * @mmu_idx:     MMU index indicating required translation regime
7168  * @ap:          The 3-bit access permissions (AP[2:0])
7169  * @domain_prot: The 2-bit domain access permissions
7170  */
7171 static inline int ap_to_rw_prot(CPUARMState *env, ARMMMUIdx mmu_idx,
7172                                 int ap, int domain_prot)
7173 {
7174     bool is_user = regime_is_user(env, mmu_idx);
7175
7176     if (domain_prot == 3) {
7177         return PAGE_READ | PAGE_WRITE;
7178     }
7179
7180     switch (ap) {
7181     case 0:
7182         if (arm_feature(env, ARM_FEATURE_V7)) {
7183             return 0;
7184         }
7185         switch (regime_sctlr(env, mmu_idx) & (SCTLR_S | SCTLR_R)) {
7186         case SCTLR_S:
7187             return is_user ? 0 : PAGE_READ;
7188         case SCTLR_R:
7189             return PAGE_READ;
7190         default:
7191             return 0;
7192         }
7193     case 1:
7194         return is_user ? 0 : PAGE_READ | PAGE_WRITE;
7195     case 2:
7196         if (is_user) {
7197             return PAGE_READ;
7198         } else {
7199             return PAGE_READ | PAGE_WRITE;
7200         }
7201     case 3:
7202         return PAGE_READ | PAGE_WRITE;
7203     case 4: /* Reserved.  */
7204         return 0;
7205     case 5:
7206         return is_user ? 0 : PAGE_READ;
7207     case 6:
7208         return PAGE_READ;
7209     case 7:
7210         if (!arm_feature(env, ARM_FEATURE_V6K)) {
7211             return 0;
7212         }
7213         return PAGE_READ;
7214     default:
7215         g_assert_not_reached();
7216     }
7217 }
7218
7219 /* Translate section/page access permissions to page
7220  * R/W protection flags.
7221  *
7222  * @ap:      The 2-bit simple AP (AP[2:1])
7223  * @is_user: TRUE if accessing from PL0
7224  */
7225 static inline int simple_ap_to_rw_prot_is_user(int ap, bool is_user)
7226 {
7227     switch (ap) {
7228     case 0:
7229         return is_user ? 0 : PAGE_READ | PAGE_WRITE;
7230     case 1:
7231         return PAGE_READ | PAGE_WRITE;
7232     case 2:
7233         return is_user ? 0 : PAGE_READ;
7234     case 3:
7235         return PAGE_READ;
7236     default:
7237         g_assert_not_reached();
7238     }
7239 }
7240
7241 static inline int
7242 simple_ap_to_rw_prot(CPUARMState *env, ARMMMUIdx mmu_idx, int ap)
7243 {
7244     return simple_ap_to_rw_prot_is_user(ap, regime_is_user(env, mmu_idx));
7245 }
7246
7247 /* Translate S2 section/page access permissions to protection flags
7248  *
7249  * @env:     CPUARMState
7250  * @s2ap:    The 2-bit stage2 access permissions (S2AP)
7251  * @xn:      XN (execute-never) bit
7252  */
7253 static int get_S2prot(CPUARMState *env, int s2ap, int xn)
7254 {
7255     int prot = 0;
7256
7257     if (s2ap & 1) {
7258         prot |= PAGE_READ;
7259     }
7260     if (s2ap & 2) {
7261         prot |= PAGE_WRITE;
7262     }
7263     if (!xn) {
7264         if (arm_el_is_aa64(env, 2) || prot & PAGE_READ) {
7265             prot |= PAGE_EXEC;
7266         }
7267     }
7268     return prot;
7269 }
7270
7271 /* Translate section/page access permissions to protection flags
7272  *
7273  * @env:     CPUARMState
7274  * @mmu_idx: MMU index indicating required translation regime
7275  * @is_aa64: TRUE if AArch64
7276  * @ap:      The 2-bit simple AP (AP[2:1])
7277  * @ns:      NS (non-secure) bit
7278  * @xn:      XN (execute-never) bit
7279  * @pxn:     PXN (privileged execute-never) bit
7280  */
7281 static int get_S1prot(CPUARMState *env, ARMMMUIdx mmu_idx, bool is_aa64,
7282                       int ap, int ns, int xn, int pxn)
7283 {
7284     bool is_user = regime_is_user(env, mmu_idx);
7285     int prot_rw, user_rw;
7286     bool have_wxn;
7287     int wxn = 0;
7288
7289     assert(mmu_idx != ARMMMUIdx_S2NS);
7290
7291     user_rw = simple_ap_to_rw_prot_is_user(ap, true);
7292     if (is_user) {
7293         prot_rw = user_rw;
7294     } else {
7295         prot_rw = simple_ap_to_rw_prot_is_user(ap, false);
7296     }
7297
7298     if (ns && arm_is_secure(env) && (env->cp15.scr_el3 & SCR_SIF)) {
7299         return prot_rw;
7300     }
7301
7302     /* TODO have_wxn should be replaced with
7303      *   ARM_FEATURE_V8 || (ARM_FEATURE_V7 && ARM_FEATURE_EL2)
7304      * when ARM_FEATURE_EL2 starts getting set. For now we assume all LPAE
7305      * compatible processors have EL2, which is required for [U]WXN.
7306      */
7307     have_wxn = arm_feature(env, ARM_FEATURE_LPAE);
7308
7309     if (have_wxn) {
7310         wxn = regime_sctlr(env, mmu_idx) & SCTLR_WXN;
7311     }
7312
7313     if (is_aa64) {
7314         switch (regime_el(env, mmu_idx)) {
7315         case 1:
7316             if (!is_user) {
7317                 xn = pxn || (user_rw & PAGE_WRITE);
7318             }
7319             break;
7320         case 2:
7321         case 3:
7322             break;
7323         }
7324     } else if (arm_feature(env, ARM_FEATURE_V7)) {
7325         switch (regime_el(env, mmu_idx)) {
7326         case 1:
7327         case 3:
7328             if (is_user) {
7329                 xn = xn || !(user_rw & PAGE_READ);
7330             } else {
7331                 int uwxn = 0;
7332                 if (have_wxn) {
7333                     uwxn = regime_sctlr(env, mmu_idx) & SCTLR_UWXN;
7334                 }
7335                 xn = xn || !(prot_rw & PAGE_READ) || pxn ||
7336                      (uwxn && (user_rw & PAGE_WRITE));
7337             }
7338             break;
7339         case 2:
7340             break;
7341         }
7342     } else {
7343         xn = wxn = 0;
7344     }
7345
7346     if (xn || (wxn && (prot_rw & PAGE_WRITE))) {
7347         return prot_rw;
7348     }
7349     return prot_rw | PAGE_EXEC;
7350 }
7351
7352 static bool get_level1_table_address(CPUARMState *env, ARMMMUIdx mmu_idx,
7353                                      uint32_t *table, uint32_t address)
7354 {
7355     /* Note that we can only get here for an AArch32 PL0/PL1 lookup */
7356     TCR *tcr = regime_tcr(env, mmu_idx);
7357
7358     if (address & tcr->mask) {
7359         if (tcr->raw_tcr & TTBCR_PD1) {
7360             /* Translation table walk disabled for TTBR1 */
7361             return false;
7362         }
7363         *table = regime_ttbr(env, mmu_idx, 1) & 0xffffc000;
7364     } else {
7365         if (tcr->raw_tcr & TTBCR_PD0) {
7366             /* Translation table walk disabled for TTBR0 */
7367             return false;
7368         }
7369         *table = regime_ttbr(env, mmu_idx, 0) & tcr->base_mask;
7370     }
7371     *table |= (address >> 18) & 0x3ffc;
7372     return true;
7373 }
7374
7375 /* Translate a S1 pagetable walk through S2 if needed.  */
7376 static hwaddr S1_ptw_translate(CPUARMState *env, ARMMMUIdx mmu_idx,
7377                                hwaddr addr, MemTxAttrs txattrs,
7378                                uint32_t *fsr,
7379                                ARMMMUFaultInfo *fi)
7380 {
7381     if ((mmu_idx == ARMMMUIdx_S1NSE0 || mmu_idx == ARMMMUIdx_S1NSE1) &&
7382         !regime_translation_disabled(env, ARMMMUIdx_S2NS)) {
7383         target_ulong s2size;
7384         hwaddr s2pa;
7385         int s2prot;
7386         int ret;
7387
7388         ret = get_phys_addr_lpae(env, addr, 0, ARMMMUIdx_S2NS, &s2pa,
7389                                  &txattrs, &s2prot, &s2size, fsr, fi);
7390         if (ret) {
7391             fi->s2addr = addr;
7392             fi->stage2 = true;
7393             fi->s1ptw = true;
7394             return ~0;
7395         }
7396         addr = s2pa;
7397     }
7398     return addr;
7399 }
7400
7401 /* All loads done in the course of a page table walk go through here.
7402  * TODO: rather than ignoring errors from physical memory reads (which
7403  * are external aborts in ARM terminology) we should propagate this
7404  * error out so that we can turn it into a Data Abort if this walk
7405  * was being done for a CPU load/store or an address translation instruction
7406  * (but not if it was for a debug access).
7407  */
7408 static uint32_t arm_ldl_ptw(CPUState *cs, hwaddr addr, bool is_secure,
7409                             ARMMMUIdx mmu_idx, uint32_t *fsr,
7410                             ARMMMUFaultInfo *fi)
7411 {
7412     ARMCPU *cpu = ARM_CPU(cs);
7413     CPUARMState *env = &cpu->env;
7414     MemTxAttrs attrs = {};
7415     AddressSpace *as;
7416
7417     attrs.secure = is_secure;
7418     as = arm_addressspace(cs, attrs);
7419     addr = S1_ptw_translate(env, mmu_idx, addr, attrs, fsr, fi);
7420     if (fi->s1ptw) {
7421         return 0;
7422     }
7423     if (regime_translation_big_endian(env, mmu_idx)) {
7424         return address_space_ldl_be(as, addr, attrs, NULL);
7425     } else {
7426         return address_space_ldl_le(as, addr, attrs, NULL);
7427     }
7428 }
7429
7430 static uint64_t arm_ldq_ptw(CPUState *cs, hwaddr addr, bool is_secure,
7431                             ARMMMUIdx mmu_idx, uint32_t *fsr,
7432                             ARMMMUFaultInfo *fi)
7433 {
7434     ARMCPU *cpu = ARM_CPU(cs);
7435     CPUARMState *env = &cpu->env;
7436     MemTxAttrs attrs = {};
7437     AddressSpace *as;
7438
7439     attrs.secure = is_secure;
7440     as = arm_addressspace(cs, attrs);
7441     addr = S1_ptw_translate(env, mmu_idx, addr, attrs, fsr, fi);
7442     if (fi->s1ptw) {
7443         return 0;
7444     }
7445     if (regime_translation_big_endian(env, mmu_idx)) {
7446         return address_space_ldq_be(as, addr, attrs, NULL);
7447     } else {
7448         return address_space_ldq_le(as, addr, attrs, NULL);
7449     }
7450 }
7451
7452 static bool get_phys_addr_v5(CPUARMState *env, uint32_t address,
7453                              int access_type, ARMMMUIdx mmu_idx,
7454                              hwaddr *phys_ptr, int *prot,
7455                              target_ulong *page_size, uint32_t *fsr,
7456                              ARMMMUFaultInfo *fi)
7457 {
7458     CPUState *cs = CPU(arm_env_get_cpu(env));
7459     int code;
7460     uint32_t table;
7461     uint32_t desc;
7462     int type;
7463     int ap;
7464     int domain = 0;
7465     int domain_prot;
7466     hwaddr phys_addr;
7467     uint32_t dacr;
7468
7469     /* Pagetable walk.  */
7470     /* Lookup l1 descriptor.  */
7471     if (!get_level1_table_address(env, mmu_idx, &table, address)) {
7472         /* Section translation fault if page walk is disabled by PD0 or PD1 */
7473         code = 5;
7474         goto do_fault;
7475     }
7476     desc = arm_ldl_ptw(cs, table, regime_is_secure(env, mmu_idx),
7477                        mmu_idx, fsr, fi);
7478     type = (desc & 3);
7479     domain = (desc >> 5) & 0x0f;
7480     if (regime_el(env, mmu_idx) == 1) {
7481         dacr = env->cp15.dacr_ns;
7482     } else {
7483         dacr = env->cp15.dacr_s;
7484     }
7485     domain_prot = (dacr >> (domain * 2)) & 3;
7486     if (type == 0) {
7487         /* Section translation fault.  */
7488         code = 5;
7489         goto do_fault;
7490     }
7491     if (domain_prot == 0 || domain_prot == 2) {
7492         if (type == 2)
7493             code = 9; /* Section domain fault.  */
7494         else
7495             code = 11; /* Page domain fault.  */
7496         goto do_fault;
7497     }
7498     if (type == 2) {
7499         /* 1Mb section.  */
7500         phys_addr = (desc & 0xfff00000) | (address & 0x000fffff);
7501         ap = (desc >> 10) & 3;
7502         code = 13;
7503         *page_size = 1024 * 1024;
7504     } else {
7505         /* Lookup l2 entry.  */
7506         if (type == 1) {
7507             /* Coarse pagetable.  */
7508             table = (desc & 0xfffffc00) | ((address >> 10) & 0x3fc);
7509         } else {
7510             /* Fine pagetable.  */
7511             table = (desc & 0xfffff000) | ((address >> 8) & 0xffc);
7512         }
7513         desc = arm_ldl_ptw(cs, table, regime_is_secure(env, mmu_idx),
7514                            mmu_idx, fsr, fi);
7515         switch (desc & 3) {
7516         case 0: /* Page translation fault.  */
7517             code = 7;
7518             goto do_fault;
7519         case 1: /* 64k page.  */
7520             phys_addr = (desc & 0xffff0000) | (address & 0xffff);
7521             ap = (desc >> (4 + ((address >> 13) & 6))) & 3;
7522             *page_size = 0x10000;
7523             break;
7524         case 2: /* 4k page.  */
7525             phys_addr = (desc & 0xfffff000) | (address & 0xfff);
7526             ap = (desc >> (4 + ((address >> 9) & 6))) & 3;
7527             *page_size = 0x1000;
7528             break;
7529         case 3: /* 1k page, or ARMv6/XScale "extended small (4k) page" */
7530             if (type == 1) {
7531                 /* ARMv6/XScale extended small page format */
7532                 if (arm_feature(env, ARM_FEATURE_XSCALE)
7533                     || arm_feature(env, ARM_FEATURE_V6)) {
7534                     phys_addr = (desc & 0xfffff000) | (address & 0xfff);
7535                     *page_size = 0x1000;
7536                 } else {
7537                     /* UNPREDICTABLE in ARMv5; we choose to take a
7538                      * page translation fault.
7539                      */
7540                     code = 7;
7541                     goto do_fault;
7542                 }
7543             } else {
7544                 phys_addr = (desc & 0xfffffc00) | (address & 0x3ff);
7545                 *page_size = 0x400;
7546             }
7547             ap = (desc >> 4) & 3;
7548             break;
7549         default:
7550             /* Never happens, but compiler isn't smart enough to tell.  */
7551             abort();
7552         }
7553         code = 15;
7554     }
7555     *prot = ap_to_rw_prot(env, mmu_idx, ap, domain_prot);
7556     *prot |= *prot ? PAGE_EXEC : 0;
7557     if (!(*prot & (1 << access_type))) {
7558         /* Access permission fault.  */
7559         goto do_fault;
7560     }
7561     *phys_ptr = phys_addr;
7562     return false;
7563 do_fault:
7564     *fsr = code | (domain << 4);
7565     return true;
7566 }
7567
7568 static bool get_phys_addr_v6(CPUARMState *env, uint32_t address,
7569                              int access_type, ARMMMUIdx mmu_idx,
7570                              hwaddr *phys_ptr, MemTxAttrs *attrs, int *prot,
7571                              target_ulong *page_size, uint32_t *fsr,
7572                              ARMMMUFaultInfo *fi)
7573 {
7574     CPUState *cs = CPU(arm_env_get_cpu(env));
7575     int code;
7576     uint32_t table;
7577     uint32_t desc;
7578     uint32_t xn;
7579     uint32_t pxn = 0;
7580     int type;
7581     int ap;
7582     int domain = 0;
7583     int domain_prot;
7584     hwaddr phys_addr;
7585     uint32_t dacr;
7586     bool ns;
7587
7588     /* Pagetable walk.  */
7589     /* Lookup l1 descriptor.  */
7590     if (!get_level1_table_address(env, mmu_idx, &table, address)) {
7591         /* Section translation fault if page walk is disabled by PD0 or PD1 */
7592         code = 5;
7593         goto do_fault;
7594     }
7595     desc = arm_ldl_ptw(cs, table, regime_is_secure(env, mmu_idx),
7596                        mmu_idx, fsr, fi);
7597     type = (desc & 3);
7598     if (type == 0 || (type == 3 && !arm_feature(env, ARM_FEATURE_PXN))) {
7599         /* Section translation fault, or attempt to use the encoding
7600          * which is Reserved on implementations without PXN.
7601          */
7602         code = 5;
7603         goto do_fault;
7604     }
7605     if ((type == 1) || !(desc & (1 << 18))) {
7606         /* Page or Section.  */
7607         domain = (desc >> 5) & 0x0f;
7608     }
7609     if (regime_el(env, mmu_idx) == 1) {
7610         dacr = env->cp15.dacr_ns;
7611     } else {
7612         dacr = env->cp15.dacr_s;
7613     }
7614     domain_prot = (dacr >> (domain * 2)) & 3;
7615     if (domain_prot == 0 || domain_prot == 2) {
7616         if (type != 1) {
7617             code = 9; /* Section domain fault.  */
7618         } else {
7619             code = 11; /* Page domain fault.  */
7620         }
7621         goto do_fault;
7622     }
7623     if (type != 1) {
7624         if (desc & (1 << 18)) {
7625             /* Supersection.  */
7626             phys_addr = (desc & 0xff000000) | (address & 0x00ffffff);
7627             phys_addr |= (uint64_t)extract32(desc, 20, 4) << 32;
7628             phys_addr |= (uint64_t)extract32(desc, 5, 4) << 36;
7629             *page_size = 0x1000000;
7630         } else {
7631             /* Section.  */
7632             phys_addr = (desc & 0xfff00000) | (address & 0x000fffff);
7633             *page_size = 0x100000;
7634         }
7635         ap = ((desc >> 10) & 3) | ((desc >> 13) & 4);
7636         xn = desc & (1 << 4);
7637         pxn = desc & 1;
7638         code = 13;
7639         ns = extract32(desc, 19, 1);
7640     } else {
7641         if (arm_feature(env, ARM_FEATURE_PXN)) {
7642             pxn = (desc >> 2) & 1;
7643         }
7644         ns = extract32(desc, 3, 1);
7645         /* Lookup l2 entry.  */
7646         table = (desc & 0xfffffc00) | ((address >> 10) & 0x3fc);
7647         desc = arm_ldl_ptw(cs, table, regime_is_secure(env, mmu_idx),
7648                            mmu_idx, fsr, fi);
7649         ap = ((desc >> 4) & 3) | ((desc >> 7) & 4);
7650         switch (desc & 3) {
7651         case 0: /* Page translation fault.  */
7652             code = 7;
7653             goto do_fault;
7654         case 1: /* 64k page.  */
7655             phys_addr = (desc & 0xffff0000) | (address & 0xffff);
7656             xn = desc & (1 << 15);
7657             *page_size = 0x10000;
7658             break;
7659         case 2: case 3: /* 4k page.  */
7660             phys_addr = (desc & 0xfffff000) | (address & 0xfff);
7661             xn = desc & 1;
7662             *page_size = 0x1000;
7663             break;
7664         default:
7665             /* Never happens, but compiler isn't smart enough to tell.  */
7666             abort();
7667         }
7668         code = 15;
7669     }
7670     if (domain_prot == 3) {
7671         *prot = PAGE_READ | PAGE_WRITE | PAGE_EXEC;
7672     } else {
7673         if (pxn && !regime_is_user(env, mmu_idx)) {
7674             xn = 1;
7675         }
7676         if (xn && access_type == 2)
7677             goto do_fault;
7678
7679         if (arm_feature(env, ARM_FEATURE_V6K) &&
7680                 (regime_sctlr(env, mmu_idx) & SCTLR_AFE)) {
7681             /* The simplified model uses AP[0] as an access control bit.  */
7682             if ((ap & 1) == 0) {
7683                 /* Access flag fault.  */
7684                 code = (code == 15) ? 6 : 3;
7685                 goto do_fault;
7686             }
7687             *prot = simple_ap_to_rw_prot(env, mmu_idx, ap >> 1);
7688         } else {
7689             *prot = ap_to_rw_prot(env, mmu_idx, ap, domain_prot);
7690         }
7691         if (*prot && !xn) {
7692             *prot |= PAGE_EXEC;
7693         }
7694         if (!(*prot & (1 << access_type))) {
7695             /* Access permission fault.  */
7696             goto do_fault;
7697         }
7698     }
7699     if (ns) {
7700         /* The NS bit will (as required by the architecture) have no effect if
7701          * the CPU doesn't support TZ or this is a non-secure translation
7702          * regime, because the attribute will already be non-secure.
7703          */
7704         attrs->secure = false;
7705     }
7706     *phys_ptr = phys_addr;
7707     return false;
7708 do_fault:
7709     *fsr = code | (domain << 4);
7710     return true;
7711 }
7712
7713 /* Fault type for long-descriptor MMU fault reporting; this corresponds
7714  * to bits [5..2] in the STATUS field in long-format DFSR/IFSR.
7715  */
7716 typedef enum {
7717     translation_fault = 1,
7718     access_fault = 2,
7719     permission_fault = 3,
7720 } MMUFaultType;
7721
7722 /*
7723  * check_s2_mmu_setup
7724  * @cpu:        ARMCPU
7725  * @is_aa64:    True if the translation regime is in AArch64 state
7726  * @startlevel: Suggested starting level
7727  * @inputsize:  Bitsize of IPAs
7728  * @stride:     Page-table stride (See the ARM ARM)
7729  *
7730  * Returns true if the suggested S2 translation parameters are OK and
7731  * false otherwise.
7732  */
7733 static bool check_s2_mmu_setup(ARMCPU *cpu, bool is_aa64, int level,
7734                                int inputsize, int stride)
7735 {
7736     const int grainsize = stride + 3;
7737     int startsizecheck;
7738
7739     /* Negative levels are never allowed.  */
7740     if (level < 0) {
7741         return false;
7742     }
7743
7744     startsizecheck = inputsize - ((3 - level) * stride + grainsize);
7745     if (startsizecheck < 1 || startsizecheck > stride + 4) {
7746         return false;
7747     }
7748
7749     if (is_aa64) {
7750         CPUARMState *env = &cpu->env;
7751         unsigned int pamax = arm_pamax(cpu);
7752
7753         switch (stride) {
7754         case 13: /* 64KB Pages.  */
7755             if (level == 0 || (level == 1 && pamax <= 42)) {
7756                 return false;
7757             }
7758             break;
7759         case 11: /* 16KB Pages.  */
7760             if (level == 0 || (level == 1 && pamax <= 40)) {
7761                 return false;
7762             }
7763             break;
7764         case 9: /* 4KB Pages.  */
7765             if (level == 0 && pamax <= 42) {
7766                 return false;
7767             }
7768             break;
7769         default:
7770             g_assert_not_reached();
7771         }
7772
7773         /* Inputsize checks.  */
7774         if (inputsize > pamax &&
7775             (arm_el_is_aa64(env, 1) || inputsize > 40)) {
7776             /* This is CONSTRAINED UNPREDICTABLE and we choose to fault.  */
7777             return false;
7778         }
7779     } else {
7780         /* AArch32 only supports 4KB pages. Assert on that.  */
7781         assert(stride == 9);
7782
7783         if (level == 0) {
7784             return false;
7785         }
7786     }
7787     return true;
7788 }
7789
7790 static bool get_phys_addr_lpae(CPUARMState *env, target_ulong address,
7791                                int access_type, ARMMMUIdx mmu_idx,
7792                                hwaddr *phys_ptr, MemTxAttrs *txattrs, int *prot,
7793                                target_ulong *page_size_ptr, uint32_t *fsr,
7794                                ARMMMUFaultInfo *fi)
7795 {
7796     ARMCPU *cpu = arm_env_get_cpu(env);
7797     CPUState *cs = CPU(cpu);
7798     /* Read an LPAE long-descriptor translation table. */
7799     MMUFaultType fault_type = translation_fault;
7800     uint32_t level;
7801     uint32_t epd = 0;
7802     int32_t t0sz, t1sz;
7803     uint32_t tg;
7804     uint64_t ttbr;
7805     int ttbr_select;
7806     hwaddr descaddr, indexmask, indexmask_grainsize;
7807     uint32_t tableattrs;
7808     target_ulong page_size;
7809     uint32_t attrs;
7810     int32_t stride = 9;
7811     int32_t addrsize;
7812     int inputsize;
7813     int32_t tbi = 0;
7814     TCR *tcr = regime_tcr(env, mmu_idx);
7815     int ap, ns, xn, pxn;
7816     uint32_t el = regime_el(env, mmu_idx);
7817     bool ttbr1_valid = true;
7818     uint64_t descaddrmask;
7819     bool aarch64 = arm_el_is_aa64(env, el);
7820
7821     /* TODO:
7822      * This code does not handle the different format TCR for VTCR_EL2.
7823      * This code also does not support shareability levels.
7824      * Attribute and permission bit handling should also be checked when adding
7825      * support for those page table walks.
7826      */
7827     if (aarch64) {
7828         level = 0;
7829         addrsize = 64;
7830         if (el > 1) {
7831             if (mmu_idx != ARMMMUIdx_S2NS) {
7832                 tbi = extract64(tcr->raw_tcr, 20, 1);
7833             }
7834         } else {
7835             if (extract64(address, 55, 1)) {
7836                 tbi = extract64(tcr->raw_tcr, 38, 1);
7837             } else {
7838                 tbi = extract64(tcr->raw_tcr, 37, 1);
7839             }
7840         }
7841         tbi *= 8;
7842
7843         /* If we are in 64-bit EL2 or EL3 then there is no TTBR1, so mark it
7844          * invalid.
7845          */
7846         if (el > 1) {
7847             ttbr1_valid = false;
7848         }
7849     } else {
7850         level = 1;
7851         addrsize = 32;
7852         /* There is no TTBR1 for EL2 */
7853         if (el == 2) {
7854             ttbr1_valid = false;
7855         }
7856     }
7857
7858     /* Determine whether this address is in the region controlled by
7859      * TTBR0 or TTBR1 (or if it is in neither region and should fault).
7860      * This is a Non-secure PL0/1 stage 1 translation, so controlled by
7861      * TTBCR/TTBR0/TTBR1 in accordance with ARM ARM DDI0406C table B-32:
7862      */
7863     if (aarch64) {
7864         /* AArch64 translation.  */
7865         t0sz = extract32(tcr->raw_tcr, 0, 6);
7866         t0sz = MIN(t0sz, 39);
7867         t0sz = MAX(t0sz, 16);
7868     } else if (mmu_idx != ARMMMUIdx_S2NS) {
7869         /* AArch32 stage 1 translation.  */
7870         t0sz = extract32(tcr->raw_tcr, 0, 3);
7871     } else {
7872         /* AArch32 stage 2 translation.  */
7873         bool sext = extract32(tcr->raw_tcr, 4, 1);
7874         bool sign = extract32(tcr->raw_tcr, 3, 1);
7875         /* Address size is 40-bit for a stage 2 translation,
7876          * and t0sz can be negative (from -8 to 7),
7877          * so we need to adjust it to use the TTBR selecting logic below.
7878          */
7879         addrsize = 40;
7880         t0sz = sextract32(tcr->raw_tcr, 0, 4) + 8;
7881
7882         /* If the sign-extend bit is not the same as t0sz[3], the result
7883          * is unpredictable. Flag this as a guest error.  */
7884         if (sign != sext) {
7885             qemu_log_mask(LOG_GUEST_ERROR,
7886                           "AArch32: VTCR.S / VTCR.T0SZ[3] mismatch\n");
7887         }
7888     }
7889     t1sz = extract32(tcr->raw_tcr, 16, 6);
7890     if (aarch64) {
7891         t1sz = MIN(t1sz, 39);
7892         t1sz = MAX(t1sz, 16);
7893     }
7894     if (t0sz && !extract64(address, addrsize - t0sz, t0sz - tbi)) {
7895         /* there is a ttbr0 region and we are in it (high bits all zero) */
7896         ttbr_select = 0;
7897     } else if (ttbr1_valid && t1sz &&
7898                !extract64(~address, addrsize - t1sz, t1sz - tbi)) {
7899         /* there is a ttbr1 region and we are in it (high bits all one) */
7900         ttbr_select = 1;
7901     } else if (!t0sz) {
7902         /* ttbr0 region is "everything not in the ttbr1 region" */
7903         ttbr_select = 0;
7904     } else if (!t1sz && ttbr1_valid) {
7905         /* ttbr1 region is "everything not in the ttbr0 region" */
7906         ttbr_select = 1;
7907     } else {
7908         /* in the gap between the two regions, this is a Translation fault */
7909         fault_type = translation_fault;
7910         goto do_fault;
7911     }
7912
7913     /* Note that QEMU ignores shareability and cacheability attributes,
7914      * so we don't need to do anything with the SH, ORGN, IRGN fields
7915      * in the TTBCR.  Similarly, TTBCR:A1 selects whether we get the
7916      * ASID from TTBR0 or TTBR1, but QEMU's TLB doesn't currently
7917      * implement any ASID-like capability so we can ignore it (instead
7918      * we will always flush the TLB any time the ASID is changed).
7919      */
7920     if (ttbr_select == 0) {
7921         ttbr = regime_ttbr(env, mmu_idx, 0);
7922         if (el < 2) {
7923             epd = extract32(tcr->raw_tcr, 7, 1);
7924         }
7925         inputsize = addrsize - t0sz;
7926
7927         tg = extract32(tcr->raw_tcr, 14, 2);
7928         if (tg == 1) { /* 64KB pages */
7929             stride = 13;
7930         }
7931         if (tg == 2) { /* 16KB pages */
7932             stride = 11;
7933         }
7934     } else {
7935         /* We should only be here if TTBR1 is valid */
7936         assert(ttbr1_valid);
7937
7938         ttbr = regime_ttbr(env, mmu_idx, 1);
7939         epd = extract32(tcr->raw_tcr, 23, 1);
7940         inputsize = addrsize - t1sz;
7941
7942         tg = extract32(tcr->raw_tcr, 30, 2);
7943         if (tg == 3)  { /* 64KB pages */
7944             stride = 13;
7945         }
7946         if (tg == 1) { /* 16KB pages */
7947             stride = 11;
7948         }
7949     }
7950
7951     /* Here we should have set up all the parameters for the translation:
7952      * inputsize, ttbr, epd, stride, tbi
7953      */
7954
7955     if (epd) {
7956         /* Translation table walk disabled => Translation fault on TLB miss
7957          * Note: This is always 0 on 64-bit EL2 and EL3.
7958          */
7959         goto do_fault;
7960     }
7961
7962     if (mmu_idx != ARMMMUIdx_S2NS) {
7963         /* The starting level depends on the virtual address size (which can
7964          * be up to 48 bits) and the translation granule size. It indicates
7965          * the number of strides (stride bits at a time) needed to
7966          * consume the bits of the input address. In the pseudocode this is:
7967          *  level = 4 - RoundUp((inputsize - grainsize) / stride)
7968          * where their 'inputsize' is our 'inputsize', 'grainsize' is
7969          * our 'stride + 3' and 'stride' is our 'stride'.
7970          * Applying the usual "rounded up m/n is (m+n-1)/n" and simplifying:
7971          * = 4 - (inputsize - stride - 3 + stride - 1) / stride
7972          * = 4 - (inputsize - 4) / stride;
7973          */
7974         level = 4 - (inputsize - 4) / stride;
7975     } else {
7976         /* For stage 2 translations the starting level is specified by the
7977          * VTCR_EL2.SL0 field (whose interpretation depends on the page size)
7978          */
7979         uint32_t sl0 = extract32(tcr->raw_tcr, 6, 2);
7980         uint32_t startlevel;
7981         bool ok;
7982
7983         if (!aarch64 || stride == 9) {
7984             /* AArch32 or 4KB pages */
7985             startlevel = 2 - sl0;
7986         } else {
7987             /* 16KB or 64KB pages */
7988             startlevel = 3 - sl0;
7989         }
7990
7991         /* Check that the starting level is valid. */
7992         ok = check_s2_mmu_setup(cpu, aarch64, startlevel,
7993                                 inputsize, stride);
7994         if (!ok) {
7995             fault_type = translation_fault;
7996             goto do_fault;
7997         }
7998         level = startlevel;
7999     }
8000
8001     indexmask_grainsize = (1ULL << (stride + 3)) - 1;
8002     indexmask = (1ULL << (inputsize - (stride * (4 - level)))) - 1;
8003
8004     /* Now we can extract the actual base address from the TTBR */
8005     descaddr = extract64(ttbr, 0, 48);
8006     descaddr &= ~indexmask;
8007
8008     /* The address field in the descriptor goes up to bit 39 for ARMv7
8009      * but up to bit 47 for ARMv8, but we use the descaddrmask
8010      * up to bit 39 for AArch32, because we don't need other bits in that case
8011      * to construct next descriptor address (anyway they should be all zeroes).
8012      */
8013     descaddrmask = ((1ull << (aarch64 ? 48 : 40)) - 1) &
8014                    ~indexmask_grainsize;
8015
8016     /* Secure accesses start with the page table in secure memory and
8017      * can be downgraded to non-secure at any step. Non-secure accesses
8018      * remain non-secure. We implement this by just ORing in the NSTable/NS
8019      * bits at each step.
8020      */
8021     tableattrs = regime_is_secure(env, mmu_idx) ? 0 : (1 << 4);
8022     for (;;) {
8023         uint64_t descriptor;
8024         bool nstable;
8025
8026         descaddr |= (address >> (stride * (4 - level))) & indexmask;
8027         descaddr &= ~7ULL;
8028         nstable = extract32(tableattrs, 4, 1);
8029         descriptor = arm_ldq_ptw(cs, descaddr, !nstable, mmu_idx, fsr, fi);
8030         if (fi->s1ptw) {
8031             goto do_fault;
8032         }
8033
8034         if (!(descriptor & 1) ||
8035             (!(descriptor & 2) && (level == 3))) {
8036             /* Invalid, or the Reserved level 3 encoding */
8037             goto do_fault;
8038         }
8039         descaddr = descriptor & descaddrmask;
8040
8041         if ((descriptor & 2) && (level < 3)) {
8042             /* Table entry. The top five bits are attributes which  may
8043              * propagate down through lower levels of the table (and
8044              * which are all arranged so that 0 means "no effect", so
8045              * we can gather them up by ORing in the bits at each level).
8046              */
8047             tableattrs |= extract64(descriptor, 59, 5);
8048             level++;
8049             indexmask = indexmask_grainsize;
8050             continue;
8051         }
8052         /* Block entry at level 1 or 2, or page entry at level 3.
8053          * These are basically the same thing, although the number
8054          * of bits we pull in from the vaddr varies.
8055          */
8056         page_size = (1ULL << ((stride * (4 - level)) + 3));
8057         descaddr |= (address & (page_size - 1));
8058         /* Extract attributes from the descriptor */
8059         attrs = extract64(descriptor, 2, 10)
8060             | (extract64(descriptor, 52, 12) << 10);
8061
8062         if (mmu_idx == ARMMMUIdx_S2NS) {
8063             /* Stage 2 table descriptors do not include any attribute fields */
8064             break;
8065         }
8066         /* Merge in attributes from table descriptors */
8067         attrs |= extract32(tableattrs, 0, 2) << 11; /* XN, PXN */
8068         attrs |= extract32(tableattrs, 3, 1) << 5; /* APTable[1] => AP[2] */
8069         /* The sense of AP[1] vs APTable[0] is reversed, as APTable[0] == 1
8070          * means "force PL1 access only", which means forcing AP[1] to 0.
8071          */
8072         if (extract32(tableattrs, 2, 1)) {
8073             attrs &= ~(1 << 4);
8074         }
8075         attrs |= nstable << 3; /* NS */
8076         break;
8077     }
8078     /* Here descaddr is the final physical address, and attributes
8079      * are all in attrs.
8080      */
8081     fault_type = access_fault;
8082     if ((attrs & (1 << 8)) == 0) {
8083         /* Access flag */
8084         goto do_fault;
8085     }
8086
8087     ap = extract32(attrs, 4, 2);
8088     xn = extract32(attrs, 12, 1);
8089
8090     if (mmu_idx == ARMMMUIdx_S2NS) {
8091         ns = true;
8092         *prot = get_S2prot(env, ap, xn);
8093     } else {
8094         ns = extract32(attrs, 3, 1);
8095         pxn = extract32(attrs, 11, 1);
8096         *prot = get_S1prot(env, mmu_idx, aarch64, ap, ns, xn, pxn);
8097     }
8098
8099     fault_type = permission_fault;
8100     if (!(*prot & (1 << access_type))) {
8101         goto do_fault;
8102     }
8103
8104     if (ns) {
8105         /* The NS bit will (as required by the architecture) have no effect if
8106          * the CPU doesn't support TZ or this is a non-secure translation
8107          * regime, because the attribute will already be non-secure.
8108          */
8109         txattrs->secure = false;
8110     }
8111     *phys_ptr = descaddr;
8112     *page_size_ptr = page_size;
8113     return false;
8114
8115 do_fault:
8116     /* Long-descriptor format IFSR/DFSR value */
8117     *fsr = (1 << 9) | (fault_type << 2) | level;
8118     /* Tag the error as S2 for failed S1 PTW at S2 or ordinary S2.  */
8119     fi->stage2 = fi->s1ptw || (mmu_idx == ARMMMUIdx_S2NS);
8120     return true;
8121 }
8122
8123 static inline void get_phys_addr_pmsav7_default(CPUARMState *env,
8124                                                 ARMMMUIdx mmu_idx,
8125                                                 int32_t address, int *prot)
8126 {
8127     *prot = PAGE_READ | PAGE_WRITE;
8128     switch (address) {
8129     case 0xF0000000 ... 0xFFFFFFFF:
8130         if (regime_sctlr(env, mmu_idx) & SCTLR_V) { /* hivecs execing is ok */
8131             *prot |= PAGE_EXEC;
8132         }
8133         break;
8134     case 0x00000000 ... 0x7FFFFFFF:
8135         *prot |= PAGE_EXEC;
8136         break;
8137     }
8138
8139 }
8140
8141 static bool get_phys_addr_pmsav7(CPUARMState *env, uint32_t address,
8142                                  int access_type, ARMMMUIdx mmu_idx,
8143                                  hwaddr *phys_ptr, int *prot, uint32_t *fsr)
8144 {
8145     ARMCPU *cpu = arm_env_get_cpu(env);
8146     int n;
8147     bool is_user = regime_is_user(env, mmu_idx);
8148
8149     *phys_ptr = address;
8150     *prot = 0;
8151
8152     if (regime_translation_disabled(env, mmu_idx)) { /* MPU disabled */
8153         get_phys_addr_pmsav7_default(env, mmu_idx, address, prot);
8154     } else { /* MPU enabled */
8155         for (n = (int)cpu->pmsav7_dregion - 1; n >= 0; n--) {
8156             /* region search */
8157             uint32_t base = env->pmsav7.drbar[n];
8158             uint32_t rsize = extract32(env->pmsav7.drsr[n], 1, 5);
8159             uint32_t rmask;
8160             bool srdis = false;
8161
8162             if (!(env->pmsav7.drsr[n] & 0x1)) {
8163                 continue;
8164             }
8165
8166             if (!rsize) {
8167                 qemu_log_mask(LOG_GUEST_ERROR, "DRSR.Rsize field can not be 0");
8168                 continue;
8169             }
8170             rsize++;
8171             rmask = (1ull << rsize) - 1;
8172
8173             if (base & rmask) {
8174                 qemu_log_mask(LOG_GUEST_ERROR, "DRBAR %" PRIx32 " misaligned "
8175                               "to DRSR region size, mask = %" PRIx32,
8176                               base, rmask);
8177                 continue;
8178             }
8179
8180             if (address < base || address > base + rmask) {
8181                 continue;
8182             }
8183
8184             /* Region matched */
8185
8186             if (rsize >= 8) { /* no subregions for regions < 256 bytes */
8187                 int i, snd;
8188                 uint32_t srdis_mask;
8189
8190                 rsize -= 3; /* sub region size (power of 2) */
8191                 snd = ((address - base) >> rsize) & 0x7;
8192                 srdis = extract32(env->pmsav7.drsr[n], snd + 8, 1);
8193
8194                 srdis_mask = srdis ? 0x3 : 0x0;
8195                 for (i = 2; i <= 8 && rsize < TARGET_PAGE_BITS; i *= 2) {
8196                     /* This will check in groups of 2, 4 and then 8, whether
8197                      * the subregion bits are consistent. rsize is incremented
8198                      * back up to give the region size, considering consistent
8199                      * adjacent subregions as one region. Stop testing if rsize
8200                      * is already big enough for an entire QEMU page.
8201                      */
8202                     int snd_rounded = snd & ~(i - 1);
8203                     uint32_t srdis_multi = extract32(env->pmsav7.drsr[n],
8204                                                      snd_rounded + 8, i);
8205                     if (srdis_mask ^ srdis_multi) {
8206                         break;
8207                     }
8208                     srdis_mask = (srdis_mask << i) | srdis_mask;
8209                     rsize++;
8210                 }
8211             }
8212             if (rsize < TARGET_PAGE_BITS) {
8213                 qemu_log_mask(LOG_UNIMP, "No support for MPU (sub)region"
8214                               "alignment of %" PRIu32 " bits. Minimum is %d\n",
8215                               rsize, TARGET_PAGE_BITS);
8216                 continue;
8217             }
8218             if (srdis) {
8219                 continue;
8220             }
8221             break;
8222         }
8223
8224         if (n == -1) { /* no hits */
8225             if (cpu->pmsav7_dregion &&
8226                 (is_user || !(regime_sctlr(env, mmu_idx) & SCTLR_BR))) {
8227                 /* background fault */
8228                 *fsr = 0;
8229                 return true;
8230             }
8231             get_phys_addr_pmsav7_default(env, mmu_idx, address, prot);
8232         } else { /* a MPU hit! */
8233             uint32_t ap = extract32(env->pmsav7.dracr[n], 8, 3);
8234
8235             if (is_user) { /* User mode AP bit decoding */
8236                 switch (ap) {
8237                 case 0:
8238                 case 1:
8239                 case 5:
8240                     break; /* no access */
8241                 case 3:
8242                     *prot |= PAGE_WRITE;
8243                     /* fall through */
8244                 case 2:
8245                 case 6:
8246                     *prot |= PAGE_READ | PAGE_EXEC;
8247                     break;
8248                 default:
8249                     qemu_log_mask(LOG_GUEST_ERROR,
8250                                   "Bad value for AP bits in DRACR %"
8251                                   PRIx32 "\n", ap);
8252                 }
8253             } else { /* Priv. mode AP bits decoding */
8254                 switch (ap) {
8255                 case 0:
8256                     break; /* no access */
8257                 case 1:
8258                 case 2:
8259                 case 3:
8260                     *prot |= PAGE_WRITE;
8261                     /* fall through */
8262                 case 5:
8263                 case 6:
8264                     *prot |= PAGE_READ | PAGE_EXEC;
8265                     break;
8266                 default:
8267                     qemu_log_mask(LOG_GUEST_ERROR,
8268                                   "Bad value for AP bits in DRACR %"
8269                                   PRIx32 "\n", ap);
8270                 }
8271             }
8272
8273             /* execute never */
8274             if (env->pmsav7.dracr[n] & (1 << 12)) {
8275                 *prot &= ~PAGE_EXEC;
8276             }
8277         }
8278     }
8279
8280     *fsr = 0x00d; /* Permission fault */
8281     return !(*prot & (1 << access_type));
8282 }
8283
8284 static bool get_phys_addr_pmsav5(CPUARMState *env, uint32_t address,
8285                                  int access_type, ARMMMUIdx mmu_idx,
8286                                  hwaddr *phys_ptr, int *prot, uint32_t *fsr)
8287 {
8288     int n;
8289     uint32_t mask;
8290     uint32_t base;
8291     bool is_user = regime_is_user(env, mmu_idx);
8292
8293     *phys_ptr = address;
8294     for (n = 7; n >= 0; n--) {
8295         base = env->cp15.c6_region[n];
8296         if ((base & 1) == 0) {
8297             continue;
8298         }
8299         mask = 1 << ((base >> 1) & 0x1f);
8300         /* Keep this shift separate from the above to avoid an
8301            (undefined) << 32.  */
8302         mask = (mask << 1) - 1;
8303         if (((base ^ address) & ~mask) == 0) {
8304             break;
8305         }
8306     }
8307     if (n < 0) {
8308         *fsr = 2;
8309         return true;
8310     }
8311
8312     if (access_type == 2) {
8313         mask = env->cp15.pmsav5_insn_ap;
8314     } else {
8315         mask = env->cp15.pmsav5_data_ap;
8316     }
8317     mask = (mask >> (n * 4)) & 0xf;
8318     switch (mask) {
8319     case 0:
8320         *fsr = 1;
8321         return true;
8322     case 1:
8323         if (is_user) {
8324             *fsr = 1;
8325             return true;
8326         }
8327         *prot = PAGE_READ | PAGE_WRITE;
8328         break;
8329     case 2:
8330         *prot = PAGE_READ;
8331         if (!is_user) {
8332             *prot |= PAGE_WRITE;
8333         }
8334         break;
8335     case 3:
8336         *prot = PAGE_READ | PAGE_WRITE;
8337         break;
8338     case 5:
8339         if (is_user) {
8340             *fsr = 1;
8341             return true;
8342         }
8343         *prot = PAGE_READ;
8344         break;
8345     case 6:
8346         *prot = PAGE_READ;
8347         break;
8348     default:
8349         /* Bad permission.  */
8350         *fsr = 1;
8351         return true;
8352     }
8353     *prot |= PAGE_EXEC;
8354     return false;
8355 }
8356
8357 /* get_phys_addr - get the physical address for this virtual address
8358  *
8359  * Find the physical address corresponding to the given virtual address,
8360  * by doing a translation table walk on MMU based systems or using the
8361  * MPU state on MPU based systems.
8362  *
8363  * Returns false if the translation was successful. Otherwise, phys_ptr, attrs,
8364  * prot and page_size may not be filled in, and the populated fsr value provides
8365  * information on why the translation aborted, in the format of a
8366  * DFSR/IFSR fault register, with the following caveats:
8367  *  * we honour the short vs long DFSR format differences.
8368  *  * the WnR bit is never set (the caller must do this).
8369  *  * for PSMAv5 based systems we don't bother to return a full FSR format
8370  *    value.
8371  *
8372  * @env: CPUARMState
8373  * @address: virtual address to get physical address for
8374  * @access_type: 0 for read, 1 for write, 2 for execute
8375  * @mmu_idx: MMU index indicating required translation regime
8376  * @phys_ptr: set to the physical address corresponding to the virtual address
8377  * @attrs: set to the memory transaction attributes to use
8378  * @prot: set to the permissions for the page containing phys_ptr
8379  * @page_size: set to the size of the page containing phys_ptr
8380  * @fsr: set to the DFSR/IFSR value on failure
8381  */
8382 static bool get_phys_addr(CPUARMState *env, target_ulong address,
8383                           int access_type, ARMMMUIdx mmu_idx,
8384                           hwaddr *phys_ptr, MemTxAttrs *attrs, int *prot,
8385                           target_ulong *page_size, uint32_t *fsr,
8386                           ARMMMUFaultInfo *fi)
8387 {
8388     if (mmu_idx == ARMMMUIdx_S12NSE0 || mmu_idx == ARMMMUIdx_S12NSE1) {
8389         /* Call ourselves recursively to do the stage 1 and then stage 2
8390          * translations.
8391          */
8392         if (arm_feature(env, ARM_FEATURE_EL2)) {
8393             hwaddr ipa;
8394             int s2_prot;
8395             int ret;
8396
8397             ret = get_phys_addr(env, address, access_type,
8398                                 stage_1_mmu_idx(mmu_idx), &ipa, attrs,
8399                                 prot, page_size, fsr, fi);
8400
8401             /* If S1 fails or S2 is disabled, return early.  */
8402             if (ret || regime_translation_disabled(env, ARMMMUIdx_S2NS)) {
8403                 *phys_ptr = ipa;
8404                 return ret;
8405             }
8406
8407             /* S1 is done. Now do S2 translation.  */
8408             ret = get_phys_addr_lpae(env, ipa, access_type, ARMMMUIdx_S2NS,
8409                                      phys_ptr, attrs, &s2_prot,
8410                                      page_size, fsr, fi);
8411             fi->s2addr = ipa;
8412             /* Combine the S1 and S2 perms.  */
8413             *prot &= s2_prot;
8414             return ret;
8415         } else {
8416             /*
8417              * For non-EL2 CPUs a stage1+stage2 translation is just stage 1.
8418              */
8419             mmu_idx = stage_1_mmu_idx(mmu_idx);
8420         }
8421     }
8422
8423     /* The page table entries may downgrade secure to non-secure, but
8424      * cannot upgrade an non-secure translation regime's attributes
8425      * to secure.
8426      */
8427     attrs->secure = regime_is_secure(env, mmu_idx);
8428     attrs->user = regime_is_user(env, mmu_idx);
8429
8430     /* Fast Context Switch Extension. This doesn't exist at all in v8.
8431      * In v7 and earlier it affects all stage 1 translations.
8432      */
8433     if (address < 0x02000000 && mmu_idx != ARMMMUIdx_S2NS
8434         && !arm_feature(env, ARM_FEATURE_V8)) {
8435         if (regime_el(env, mmu_idx) == 3) {
8436             address += env->cp15.fcseidr_s;
8437         } else {
8438             address += env->cp15.fcseidr_ns;
8439         }
8440     }
8441
8442     /* pmsav7 has special handling for when MPU is disabled so call it before
8443      * the common MMU/MPU disabled check below.
8444      */
8445     if (arm_feature(env, ARM_FEATURE_PMSA) &&
8446         arm_feature(env, ARM_FEATURE_V7)) {
8447         *page_size = TARGET_PAGE_SIZE;
8448         return get_phys_addr_pmsav7(env, address, access_type, mmu_idx,
8449                                     phys_ptr, prot, fsr);
8450     }
8451
8452     if (regime_translation_disabled(env, mmu_idx)) {
8453         /* MMU/MPU disabled.  */
8454         *phys_ptr = address;
8455         *prot = PAGE_READ | PAGE_WRITE | PAGE_EXEC;
8456         *page_size = TARGET_PAGE_SIZE;
8457         return 0;
8458     }
8459
8460     if (arm_feature(env, ARM_FEATURE_PMSA)) {
8461         /* Pre-v7 MPU */
8462         *page_size = TARGET_PAGE_SIZE;
8463         return get_phys_addr_pmsav5(env, address, access_type, mmu_idx,
8464                                     phys_ptr, prot, fsr);
8465     }
8466
8467     if (regime_using_lpae_format(env, mmu_idx)) {
8468         return get_phys_addr_lpae(env, address, access_type, mmu_idx, phys_ptr,
8469                                   attrs, prot, page_size, fsr, fi);
8470     } else if (regime_sctlr(env, mmu_idx) & SCTLR_XP) {
8471         return get_phys_addr_v6(env, address, access_type, mmu_idx, phys_ptr,
8472                                 attrs, prot, page_size, fsr, fi);
8473     } else {
8474         return get_phys_addr_v5(env, address, access_type, mmu_idx, phys_ptr,
8475                                 prot, page_size, fsr, fi);
8476     }
8477 }
8478
8479 /* Walk the page table and (if the mapping exists) add the page
8480  * to the TLB. Return false on success, or true on failure. Populate
8481  * fsr with ARM DFSR/IFSR fault register format value on failure.
8482  */
8483 bool arm_tlb_fill(CPUState *cs, vaddr address,
8484                   int access_type, int mmu_idx, uint32_t *fsr,
8485                   ARMMMUFaultInfo *fi)
8486 {
8487     ARMCPU *cpu = ARM_CPU(cs);
8488     CPUARMState *env = &cpu->env;
8489     hwaddr phys_addr;
8490     target_ulong page_size;
8491     int prot;
8492     int ret;
8493     MemTxAttrs attrs = {};
8494
8495     ret = get_phys_addr(env, address, access_type,
8496                         core_to_arm_mmu_idx(env, mmu_idx), &phys_addr,
8497                         &attrs, &prot, &page_size, fsr, fi);
8498     if (!ret) {
8499         /* Map a single [sub]page.  */
8500         phys_addr &= TARGET_PAGE_MASK;
8501         address &= TARGET_PAGE_MASK;
8502         tlb_set_page_with_attrs(cs, address, phys_addr, attrs,
8503                                 prot, mmu_idx, page_size);
8504         return 0;
8505     }
8506
8507     return ret;
8508 }
8509
8510 hwaddr arm_cpu_get_phys_page_attrs_debug(CPUState *cs, vaddr addr,
8511                                          MemTxAttrs *attrs)
8512 {
8513     ARMCPU *cpu = ARM_CPU(cs);
8514     CPUARMState *env = &cpu->env;
8515     hwaddr phys_addr;
8516     target_ulong page_size;
8517     int prot;
8518     bool ret;
8519     uint32_t fsr;
8520     ARMMMUFaultInfo fi = {};
8521     ARMMMUIdx mmu_idx = core_to_arm_mmu_idx(env, cpu_mmu_index(env, false));
8522
8523     *attrs = (MemTxAttrs) {};
8524
8525     ret = get_phys_addr(env, addr, 0, mmu_idx, &phys_addr,
8526                         attrs, &prot, &page_size, &fsr, &fi);
8527
8528     if (ret) {
8529         return -1;
8530     }
8531     return phys_addr;
8532 }
8533
8534 uint32_t HELPER(v7m_mrs)(CPUARMState *env, uint32_t reg)
8535 {
8536     uint32_t mask;
8537     unsigned el = arm_current_el(env);
8538
8539     /* First handle registers which unprivileged can read */
8540
8541     switch (reg) {
8542     case 0 ... 7: /* xPSR sub-fields */
8543         mask = 0;
8544         if ((reg & 1) && el) {
8545             mask |= 0x000001ff; /* IPSR (unpriv. reads as zero) */
8546         }
8547         if (!(reg & 4)) {
8548             mask |= 0xf8000000; /* APSR */
8549         }
8550         /* EPSR reads as zero */
8551         return xpsr_read(env) & mask;
8552         break;
8553     case 20: /* CONTROL */
8554         return env->v7m.control;
8555     }
8556
8557     if (el == 0) {
8558         return 0; /* unprivileged reads others as zero */
8559     }
8560
8561     switch (reg) {
8562     case 8: /* MSP */
8563         return (env->v7m.control & R_V7M_CONTROL_SPSEL_MASK) ?
8564             env->v7m.other_sp : env->regs[13];
8565     case 9: /* PSP */
8566         return (env->v7m.control & R_V7M_CONTROL_SPSEL_MASK) ?
8567             env->regs[13] : env->v7m.other_sp;
8568     case 16: /* PRIMASK */
8569         return (env->daif & PSTATE_I) != 0;
8570     case 17: /* BASEPRI */
8571     case 18: /* BASEPRI_MAX */
8572         return env->v7m.basepri;
8573     case 19: /* FAULTMASK */
8574         return (env->daif & PSTATE_F) != 0;
8575     default:
8576         qemu_log_mask(LOG_GUEST_ERROR, "Attempt to read unknown special"
8577                                        " register %d\n", reg);
8578         return 0;
8579     }
8580 }
8581
8582 void HELPER(v7m_msr)(CPUARMState *env, uint32_t maskreg, uint32_t val)
8583 {
8584     /* We're passed bits [11..0] of the instruction; extract
8585      * SYSm and the mask bits.
8586      * Invalid combinations of SYSm and mask are UNPREDICTABLE;
8587      * we choose to treat them as if the mask bits were valid.
8588      * NB that the pseudocode 'mask' variable is bits [11..10],
8589      * whereas ours is [11..8].
8590      */
8591     uint32_t mask = extract32(maskreg, 8, 4);
8592     uint32_t reg = extract32(maskreg, 0, 8);
8593
8594     if (arm_current_el(env) == 0 && reg > 7) {
8595         /* only xPSR sub-fields may be written by unprivileged */
8596         return;
8597     }
8598
8599     switch (reg) {
8600     case 0 ... 7: /* xPSR sub-fields */
8601         /* only APSR is actually writable */
8602         if (!(reg & 4)) {
8603             uint32_t apsrmask = 0;
8604
8605             if (mask & 8) {
8606                 apsrmask |= 0xf8000000; /* APSR NZCVQ */
8607             }
8608             if ((mask & 4) && arm_feature(env, ARM_FEATURE_THUMB_DSP)) {
8609                 apsrmask |= 0x000f0000; /* APSR GE[3:0] */
8610             }
8611             xpsr_write(env, val, apsrmask);
8612         }
8613         break;
8614     case 8: /* MSP */
8615         if (env->v7m.control & R_V7M_CONTROL_SPSEL_MASK) {
8616             env->v7m.other_sp = val;
8617         } else {
8618             env->regs[13] = val;
8619         }
8620         break;
8621     case 9: /* PSP */
8622         if (env->v7m.control & R_V7M_CONTROL_SPSEL_MASK) {
8623             env->regs[13] = val;
8624         } else {
8625             env->v7m.other_sp = val;
8626         }
8627         break;
8628     case 16: /* PRIMASK */
8629         if (val & 1) {
8630             env->daif |= PSTATE_I;
8631         } else {
8632             env->daif &= ~PSTATE_I;
8633         }
8634         break;
8635     case 17: /* BASEPRI */
8636         env->v7m.basepri = val & 0xff;
8637         break;
8638     case 18: /* BASEPRI_MAX */
8639         val &= 0xff;
8640         if (val != 0 && (val < env->v7m.basepri || env->v7m.basepri == 0))
8641             env->v7m.basepri = val;
8642         break;
8643     case 19: /* FAULTMASK */
8644         if (val & 1) {
8645             env->daif |= PSTATE_F;
8646         } else {
8647             env->daif &= ~PSTATE_F;
8648         }
8649         break;
8650     case 20: /* CONTROL */
8651         switch_v7m_sp(env, (val & R_V7M_CONTROL_SPSEL_MASK) != 0);
8652         env->v7m.control = val & (R_V7M_CONTROL_SPSEL_MASK |
8653                                   R_V7M_CONTROL_NPRIV_MASK);
8654         break;
8655     default:
8656         qemu_log_mask(LOG_GUEST_ERROR, "Attempt to write unknown special"
8657                                        " register %d\n", reg);
8658         return;
8659     }
8660 }
8661
8662 #endif
8663
8664 void HELPER(dc_zva)(CPUARMState *env, uint64_t vaddr_in)
8665 {
8666     /* Implement DC ZVA, which zeroes a fixed-length block of memory.
8667      * Note that we do not implement the (architecturally mandated)
8668      * alignment fault for attempts to use this on Device memory
8669      * (which matches the usual QEMU behaviour of not implementing either
8670      * alignment faults or any memory attribute handling).
8671      */
8672
8673     ARMCPU *cpu = arm_env_get_cpu(env);
8674     uint64_t blocklen = 4 << cpu->dcz_blocksize;
8675     uint64_t vaddr = vaddr_in & ~(blocklen - 1);
8676
8677 #ifndef CONFIG_USER_ONLY
8678     {
8679         /* Slightly awkwardly, QEMU's TARGET_PAGE_SIZE may be less than
8680          * the block size so we might have to do more than one TLB lookup.
8681          * We know that in fact for any v8 CPU the page size is at least 4K
8682          * and the block size must be 2K or less, but TARGET_PAGE_SIZE is only
8683          * 1K as an artefact of legacy v5 subpage support being present in the
8684          * same QEMU executable.
8685          */
8686         int maxidx = DIV_ROUND_UP(blocklen, TARGET_PAGE_SIZE);
8687         void *hostaddr[maxidx];
8688         int try, i;
8689         unsigned mmu_idx = cpu_mmu_index(env, false);
8690         TCGMemOpIdx oi = make_memop_idx(MO_UB, mmu_idx);
8691
8692         for (try = 0; try < 2; try++) {
8693
8694             for (i = 0; i < maxidx; i++) {
8695                 hostaddr[i] = tlb_vaddr_to_host(env,
8696                                                 vaddr + TARGET_PAGE_SIZE * i,
8697                                                 1, mmu_idx);
8698                 if (!hostaddr[i]) {
8699                     break;
8700                 }
8701             }
8702             if (i == maxidx) {
8703                 /* If it's all in the TLB it's fair game for just writing to;
8704                  * we know we don't need to update dirty status, etc.
8705                  */
8706                 for (i = 0; i < maxidx - 1; i++) {
8707                     memset(hostaddr[i], 0, TARGET_PAGE_SIZE);
8708                 }
8709                 memset(hostaddr[i], 0, blocklen - (i * TARGET_PAGE_SIZE));
8710                 return;
8711             }
8712             /* OK, try a store and see if we can populate the tlb. This
8713              * might cause an exception if the memory isn't writable,
8714              * in which case we will longjmp out of here. We must for
8715              * this purpose use the actual register value passed to us
8716              * so that we get the fault address right.
8717              */
8718             helper_ret_stb_mmu(env, vaddr_in, 0, oi, GETPC());
8719             /* Now we can populate the other TLB entries, if any */
8720             for (i = 0; i < maxidx; i++) {
8721                 uint64_t va = vaddr + TARGET_PAGE_SIZE * i;
8722                 if (va != (vaddr_in & TARGET_PAGE_MASK)) {
8723                     helper_ret_stb_mmu(env, va, 0, oi, GETPC());
8724                 }
8725             }
8726         }
8727
8728         /* Slow path (probably attempt to do this to an I/O device or
8729          * similar, or clearing of a block of code we have translations
8730          * cached for). Just do a series of byte writes as the architecture
8731          * demands. It's not worth trying to use a cpu_physical_memory_map(),
8732          * memset(), unmap() sequence here because:
8733          *  + we'd need to account for the blocksize being larger than a page
8734          *  + the direct-RAM access case is almost always going to be dealt
8735          *    with in the fastpath code above, so there's no speed benefit
8736          *  + we would have to deal with the map returning NULL because the
8737          *    bounce buffer was in use
8738          */
8739         for (i = 0; i < blocklen; i++) {
8740             helper_ret_stb_mmu(env, vaddr + i, 0, oi, GETPC());
8741         }
8742     }
8743 #else
8744     memset(g2h(vaddr), 0, blocklen);
8745 #endif
8746 }
8747
8748 /* Note that signed overflow is undefined in C.  The following routines are
8749    careful to use unsigned types where modulo arithmetic is required.
8750    Failure to do so _will_ break on newer gcc.  */
8751
8752 /* Signed saturating arithmetic.  */
8753
8754 /* Perform 16-bit signed saturating addition.  */
8755 static inline uint16_t add16_sat(uint16_t a, uint16_t b)
8756 {
8757     uint16_t res;
8758
8759     res = a + b;
8760     if (((res ^ a) & 0x8000) && !((a ^ b) & 0x8000)) {
8761         if (a & 0x8000)
8762             res = 0x8000;
8763         else
8764             res = 0x7fff;
8765     }
8766     return res;
8767 }
8768
8769 /* Perform 8-bit signed saturating addition.  */
8770 static inline uint8_t add8_sat(uint8_t a, uint8_t b)
8771 {
8772     uint8_t res;
8773
8774     res = a + b;
8775     if (((res ^ a) & 0x80) && !((a ^ b) & 0x80)) {
8776         if (a & 0x80)
8777             res = 0x80;
8778         else
8779             res = 0x7f;
8780     }
8781     return res;
8782 }
8783
8784 /* Perform 16-bit signed saturating subtraction.  */
8785 static inline uint16_t sub16_sat(uint16_t a, uint16_t b)
8786 {
8787     uint16_t res;
8788
8789     res = a - b;
8790     if (((res ^ a) & 0x8000) && ((a ^ b) & 0x8000)) {
8791         if (a & 0x8000)
8792             res = 0x8000;
8793         else
8794             res = 0x7fff;
8795     }
8796     return res;
8797 }
8798
8799 /* Perform 8-bit signed saturating subtraction.  */
8800 static inline uint8_t sub8_sat(uint8_t a, uint8_t b)
8801 {
8802     uint8_t res;
8803
8804     res = a - b;
8805     if (((res ^ a) & 0x80) && ((a ^ b) & 0x80)) {
8806         if (a & 0x80)
8807             res = 0x80;
8808         else
8809             res = 0x7f;
8810     }
8811     return res;
8812 }
8813
8814 #define ADD16(a, b, n) RESULT(add16_sat(a, b), n, 16);
8815 #define SUB16(a, b, n) RESULT(sub16_sat(a, b), n, 16);
8816 #define ADD8(a, b, n)  RESULT(add8_sat(a, b), n, 8);
8817 #define SUB8(a, b, n)  RESULT(sub8_sat(a, b), n, 8);
8818 #define PFX q
8819
8820 #include "op_addsub.h"
8821
8822 /* Unsigned saturating arithmetic.  */
8823 static inline uint16_t add16_usat(uint16_t a, uint16_t b)
8824 {
8825     uint16_t res;
8826     res = a + b;
8827     if (res < a)
8828         res = 0xffff;
8829     return res;
8830 }
8831
8832 static inline uint16_t sub16_usat(uint16_t a, uint16_t b)
8833 {
8834     if (a > b)
8835         return a - b;
8836     else
8837         return 0;
8838 }
8839
8840 static inline uint8_t add8_usat(uint8_t a, uint8_t b)
8841 {
8842     uint8_t res;
8843     res = a + b;
8844     if (res < a)
8845         res = 0xff;
8846     return res;
8847 }
8848
8849 static inline uint8_t sub8_usat(uint8_t a, uint8_t b)
8850 {
8851     if (a > b)
8852         return a - b;
8853     else
8854         return 0;
8855 }
8856
8857 #define ADD16(a, b, n) RESULT(add16_usat(a, b), n, 16);
8858 #define SUB16(a, b, n) RESULT(sub16_usat(a, b), n, 16);
8859 #define ADD8(a, b, n)  RESULT(add8_usat(a, b), n, 8);
8860 #define SUB8(a, b, n)  RESULT(sub8_usat(a, b), n, 8);
8861 #define PFX uq
8862
8863 #include "op_addsub.h"
8864
8865 /* Signed modulo arithmetic.  */
8866 #define SARITH16(a, b, n, op) do { \
8867     int32_t sum; \
8868     sum = (int32_t)(int16_t)(a) op (int32_t)(int16_t)(b); \
8869     RESULT(sum, n, 16); \
8870     if (sum >= 0) \
8871         ge |= 3 << (n * 2); \
8872     } while(0)
8873
8874 #define SARITH8(a, b, n, op) do { \
8875     int32_t sum; \
8876     sum = (int32_t)(int8_t)(a) op (int32_t)(int8_t)(b); \
8877     RESULT(sum, n, 8); \
8878     if (sum >= 0) \
8879         ge |= 1 << n; \
8880     } while(0)
8881
8882
8883 #define ADD16(a, b, n) SARITH16(a, b, n, +)
8884 #define SUB16(a, b, n) SARITH16(a, b, n, -)
8885 #define ADD8(a, b, n)  SARITH8(a, b, n, +)
8886 #define SUB8(a, b, n)  SARITH8(a, b, n, -)
8887 #define PFX s
8888 #define ARITH_GE
8889
8890 #include "op_addsub.h"
8891
8892 /* Unsigned modulo arithmetic.  */
8893 #define ADD16(a, b, n) do { \
8894     uint32_t sum; \
8895     sum = (uint32_t)(uint16_t)(a) + (uint32_t)(uint16_t)(b); \
8896     RESULT(sum, n, 16); \
8897     if ((sum >> 16) == 1) \
8898         ge |= 3 << (n * 2); \
8899     } while(0)
8900
8901 #define ADD8(a, b, n) do { \
8902     uint32_t sum; \
8903     sum = (uint32_t)(uint8_t)(a) + (uint32_t)(uint8_t)(b); \
8904     RESULT(sum, n, 8); \
8905     if ((sum >> 8) == 1) \
8906         ge |= 1 << n; \
8907     } while(0)
8908
8909 #define SUB16(a, b, n) do { \
8910     uint32_t sum; \
8911     sum = (uint32_t)(uint16_t)(a) - (uint32_t)(uint16_t)(b); \
8912     RESULT(sum, n, 16); \
8913     if ((sum >> 16) == 0) \
8914         ge |= 3 << (n * 2); \
8915     } while(0)
8916
8917 #define SUB8(a, b, n) do { \
8918     uint32_t sum; \
8919     sum = (uint32_t)(uint8_t)(a) - (uint32_t)(uint8_t)(b); \
8920     RESULT(sum, n, 8); \
8921     if ((sum >> 8) == 0) \
8922         ge |= 1 << n; \
8923     } while(0)
8924
8925 #define PFX u
8926 #define ARITH_GE
8927
8928 #include "op_addsub.h"
8929
8930 /* Halved signed arithmetic.  */
8931 #define ADD16(a, b, n) \
8932   RESULT(((int32_t)(int16_t)(a) + (int32_t)(int16_t)(b)) >> 1, n, 16)
8933 #define SUB16(a, b, n) \
8934   RESULT(((int32_t)(int16_t)(a) - (int32_t)(int16_t)(b)) >> 1, n, 16)
8935 #define ADD8(a, b, n) \
8936   RESULT(((int32_t)(int8_t)(a) + (int32_t)(int8_t)(b)) >> 1, n, 8)
8937 #define SUB8(a, b, n) \
8938   RESULT(((int32_t)(int8_t)(a) - (int32_t)(int8_t)(b)) >> 1, n, 8)
8939 #define PFX sh
8940
8941 #include "op_addsub.h"
8942
8943 /* Halved unsigned arithmetic.  */
8944 #define ADD16(a, b, n) \
8945   RESULT(((uint32_t)(uint16_t)(a) + (uint32_t)(uint16_t)(b)) >> 1, n, 16)
8946 #define SUB16(a, b, n) \
8947   RESULT(((uint32_t)(uint16_t)(a) - (uint32_t)(uint16_t)(b)) >> 1, n, 16)
8948 #define ADD8(a, b, n) \
8949   RESULT(((uint32_t)(uint8_t)(a) + (uint32_t)(uint8_t)(b)) >> 1, n, 8)
8950 #define SUB8(a, b, n) \
8951   RESULT(((uint32_t)(uint8_t)(a) - (uint32_t)(uint8_t)(b)) >> 1, n, 8)
8952 #define PFX uh
8953
8954 #include "op_addsub.h"
8955
8956 static inline uint8_t do_usad(uint8_t a, uint8_t b)
8957 {
8958     if (a > b)
8959         return a - b;
8960     else
8961         return b - a;
8962 }
8963
8964 /* Unsigned sum of absolute byte differences.  */
8965 uint32_t HELPER(usad8)(uint32_t a, uint32_t b)
8966 {
8967     uint32_t sum;
8968     sum = do_usad(a, b);
8969     sum += do_usad(a >> 8, b >> 8);
8970     sum += do_usad(a >> 16, b >>16);
8971     sum += do_usad(a >> 24, b >> 24);
8972     return sum;
8973 }
8974
8975 /* For ARMv6 SEL instruction.  */
8976 uint32_t HELPER(sel_flags)(uint32_t flags, uint32_t a, uint32_t b)
8977 {
8978     uint32_t mask;
8979
8980     mask = 0;
8981     if (flags & 1)
8982         mask |= 0xff;
8983     if (flags & 2)
8984         mask |= 0xff00;
8985     if (flags & 4)
8986         mask |= 0xff0000;
8987     if (flags & 8)
8988         mask |= 0xff000000;
8989     return (a & mask) | (b & ~mask);
8990 }
8991
8992 /* VFP support.  We follow the convention used for VFP instructions:
8993    Single precision routines have a "s" suffix, double precision a
8994    "d" suffix.  */
8995
8996 /* Convert host exception flags to vfp form.  */
8997 static inline int vfp_exceptbits_from_host(int host_bits)
8998 {
8999     int target_bits = 0;
9000
9001     if (host_bits & float_flag_invalid)
9002         target_bits |= 1;
9003     if (host_bits & float_flag_divbyzero)
9004         target_bits |= 2;
9005     if (host_bits & float_flag_overflow)
9006         target_bits |= 4;
9007     if (host_bits & (float_flag_underflow | float_flag_output_denormal))
9008         target_bits |= 8;
9009     if (host_bits & float_flag_inexact)
9010         target_bits |= 0x10;
9011     if (host_bits & float_flag_input_denormal)
9012         target_bits |= 0x80;
9013     return target_bits;
9014 }
9015
9016 uint32_t HELPER(vfp_get_fpscr)(CPUARMState *env)
9017 {
9018     int i;
9019     uint32_t fpscr;
9020
9021     fpscr = (env->vfp.xregs[ARM_VFP_FPSCR] & 0xffc8ffff)
9022             | (env->vfp.vec_len << 16)
9023             | (env->vfp.vec_stride << 20);
9024     i = get_float_exception_flags(&env->vfp.fp_status);
9025     i |= get_float_exception_flags(&env->vfp.standard_fp_status);
9026     fpscr |= vfp_exceptbits_from_host(i);
9027     return fpscr;
9028 }
9029
9030 uint32_t vfp_get_fpscr(CPUARMState *env)
9031 {
9032     return HELPER(vfp_get_fpscr)(env);
9033 }
9034
9035 /* Convert vfp exception flags to target form.  */
9036 static inline int vfp_exceptbits_to_host(int target_bits)
9037 {
9038     int host_bits = 0;
9039
9040     if (target_bits & 1)
9041         host_bits |= float_flag_invalid;
9042     if (target_bits & 2)
9043         host_bits |= float_flag_divbyzero;
9044     if (target_bits & 4)
9045         host_bits |= float_flag_overflow;
9046     if (target_bits & 8)
9047         host_bits |= float_flag_underflow;
9048     if (target_bits & 0x10)
9049         host_bits |= float_flag_inexact;
9050     if (target_bits & 0x80)
9051         host_bits |= float_flag_input_denormal;
9052     return host_bits;
9053 }
9054
9055 void HELPER(vfp_set_fpscr)(CPUARMState *env, uint32_t val)
9056 {
9057     int i;
9058     uint32_t changed;
9059
9060     changed = env->vfp.xregs[ARM_VFP_FPSCR];
9061     env->vfp.xregs[ARM_VFP_FPSCR] = (val & 0xffc8ffff);
9062     env->vfp.vec_len = (val >> 16) & 7;
9063     env->vfp.vec_stride = (val >> 20) & 3;
9064
9065     changed ^= val;
9066     if (changed & (3 << 22)) {
9067         i = (val >> 22) & 3;
9068         switch (i) {
9069         case FPROUNDING_TIEEVEN:
9070             i = float_round_nearest_even;
9071             break;
9072         case FPROUNDING_POSINF:
9073             i = float_round_up;
9074             break;
9075         case FPROUNDING_NEGINF:
9076             i = float_round_down;
9077             break;
9078         case FPROUNDING_ZERO:
9079             i = float_round_to_zero;
9080             break;
9081         }
9082         set_float_rounding_mode(i, &env->vfp.fp_status);
9083     }
9084     if (changed & (1 << 24)) {
9085         set_flush_to_zero((val & (1 << 24)) != 0, &env->vfp.fp_status);
9086         set_flush_inputs_to_zero((val & (1 << 24)) != 0, &env->vfp.fp_status);
9087     }
9088     if (changed & (1 << 25))
9089         set_default_nan_mode((val & (1 << 25)) != 0, &env->vfp.fp_status);
9090
9091     i = vfp_exceptbits_to_host(val);
9092     set_float_exception_flags(i, &env->vfp.fp_status);
9093     set_float_exception_flags(0, &env->vfp.standard_fp_status);
9094 }
9095
9096 void vfp_set_fpscr(CPUARMState *env, uint32_t val)
9097 {
9098     HELPER(vfp_set_fpscr)(env, val);
9099 }
9100
9101 #define VFP_HELPER(name, p) HELPER(glue(glue(vfp_,name),p))
9102
9103 #define VFP_BINOP(name) \
9104 float32 VFP_HELPER(name, s)(float32 a, float32 b, void *fpstp) \
9105 { \
9106     float_status *fpst = fpstp; \
9107     return float32_ ## name(a, b, fpst); \
9108 } \
9109 float64 VFP_HELPER(name, d)(float64 a, float64 b, void *fpstp) \
9110 { \
9111     float_status *fpst = fpstp; \
9112     return float64_ ## name(a, b, fpst); \
9113 }
9114 VFP_BINOP(add)
9115 VFP_BINOP(sub)
9116 VFP_BINOP(mul)
9117 VFP_BINOP(div)
9118 VFP_BINOP(min)
9119 VFP_BINOP(max)
9120 VFP_BINOP(minnum)
9121 VFP_BINOP(maxnum)
9122 #undef VFP_BINOP
9123
9124 float32 VFP_HELPER(neg, s)(float32 a)
9125 {
9126     return float32_chs(a);
9127 }
9128
9129 float64 VFP_HELPER(neg, d)(float64 a)
9130 {
9131     return float64_chs(a);
9132 }
9133
9134 float32 VFP_HELPER(abs, s)(float32 a)
9135 {
9136     return float32_abs(a);
9137 }
9138
9139 float64 VFP_HELPER(abs, d)(float64 a)
9140 {
9141     return float64_abs(a);
9142 }
9143
9144 float32 VFP_HELPER(sqrt, s)(float32 a, CPUARMState *env)
9145 {
9146     return float32_sqrt(a, &env->vfp.fp_status);
9147 }
9148
9149 float64 VFP_HELPER(sqrt, d)(float64 a, CPUARMState *env)
9150 {
9151     return float64_sqrt(a, &env->vfp.fp_status);
9152 }
9153
9154 /* XXX: check quiet/signaling case */
9155 #define DO_VFP_cmp(p, type) \
9156 void VFP_HELPER(cmp, p)(type a, type b, CPUARMState *env)  \
9157 { \
9158     uint32_t flags; \
9159     switch(type ## _compare_quiet(a, b, &env->vfp.fp_status)) { \
9160     case 0: flags = 0x6; break; \
9161     case -1: flags = 0x8; break; \
9162     case 1: flags = 0x2; break; \
9163     default: case 2: flags = 0x3; break; \
9164     } \
9165     env->vfp.xregs[ARM_VFP_FPSCR] = (flags << 28) \
9166         | (env->vfp.xregs[ARM_VFP_FPSCR] & 0x0fffffff); \
9167 } \
9168 void VFP_HELPER(cmpe, p)(type a, type b, CPUARMState *env) \
9169 { \
9170     uint32_t flags; \
9171     switch(type ## _compare(a, b, &env->vfp.fp_status)) { \
9172     case 0: flags = 0x6; break; \
9173     case -1: flags = 0x8; break; \
9174     case 1: flags = 0x2; break; \
9175     default: case 2: flags = 0x3; break; \
9176     } \
9177     env->vfp.xregs[ARM_VFP_FPSCR] = (flags << 28) \
9178         | (env->vfp.xregs[ARM_VFP_FPSCR] & 0x0fffffff); \
9179 }
9180 DO_VFP_cmp(s, float32)
9181 DO_VFP_cmp(d, float64)
9182 #undef DO_VFP_cmp
9183
9184 /* Integer to float and float to integer conversions */
9185
9186 #define CONV_ITOF(name, fsz, sign) \
9187     float##fsz HELPER(name)(uint32_t x, void *fpstp) \
9188 { \
9189     float_status *fpst = fpstp; \
9190     return sign##int32_to_##float##fsz((sign##int32_t)x, fpst); \
9191 }
9192
9193 #define CONV_FTOI(name, fsz, sign, round) \
9194 uint32_t HELPER(name)(float##fsz x, void *fpstp) \
9195 { \
9196     float_status *fpst = fpstp; \
9197     if (float##fsz##_is_any_nan(x)) { \
9198         float_raise(float_flag_invalid, fpst); \
9199         return 0; \
9200     } \
9201     return float##fsz##_to_##sign##int32##round(x, fpst); \
9202 }
9203
9204 #define FLOAT_CONVS(name, p, fsz, sign) \
9205 CONV_ITOF(vfp_##name##to##p, fsz, sign) \
9206 CONV_FTOI(vfp_to##name##p, fsz, sign, ) \
9207 CONV_FTOI(vfp_to##name##z##p, fsz, sign, _round_to_zero)
9208
9209 FLOAT_CONVS(si, s, 32, )
9210 FLOAT_CONVS(si, d, 64, )
9211 FLOAT_CONVS(ui, s, 32, u)
9212 FLOAT_CONVS(ui, d, 64, u)
9213
9214 #undef CONV_ITOF
9215 #undef CONV_FTOI
9216 #undef FLOAT_CONVS
9217
9218 /* floating point conversion */
9219 float64 VFP_HELPER(fcvtd, s)(float32 x, CPUARMState *env)
9220 {
9221     float64 r = float32_to_float64(x, &env->vfp.fp_status);
9222     /* ARM requires that S<->D conversion of any kind of NaN generates
9223      * a quiet NaN by forcing the most significant frac bit to 1.
9224      */
9225     return float64_maybe_silence_nan(r, &env->vfp.fp_status);
9226 }
9227
9228 float32 VFP_HELPER(fcvts, d)(float64 x, CPUARMState *env)
9229 {
9230     float32 r =  float64_to_float32(x, &env->vfp.fp_status);
9231     /* ARM requires that S<->D conversion of any kind of NaN generates
9232      * a quiet NaN by forcing the most significant frac bit to 1.
9233      */
9234     return float32_maybe_silence_nan(r, &env->vfp.fp_status);
9235 }
9236
9237 /* VFP3 fixed point conversion.  */
9238 #define VFP_CONV_FIX_FLOAT(name, p, fsz, isz, itype) \
9239 float##fsz HELPER(vfp_##name##to##p)(uint##isz##_t  x, uint32_t shift, \
9240                                      void *fpstp) \
9241 { \
9242     float_status *fpst = fpstp; \
9243     float##fsz tmp; \
9244     tmp = itype##_to_##float##fsz(x, fpst); \
9245     return float##fsz##_scalbn(tmp, -(int)shift, fpst); \
9246 }
9247
9248 /* Notice that we want only input-denormal exception flags from the
9249  * scalbn operation: the other possible flags (overflow+inexact if
9250  * we overflow to infinity, output-denormal) aren't correct for the
9251  * complete scale-and-convert operation.
9252  */
9253 #define VFP_CONV_FLOAT_FIX_ROUND(name, p, fsz, isz, itype, round) \
9254 uint##isz##_t HELPER(vfp_to##name##p##round)(float##fsz x, \
9255                                              uint32_t shift, \
9256                                              void *fpstp) \
9257 { \
9258     float_status *fpst = fpstp; \
9259     int old_exc_flags = get_float_exception_flags(fpst); \
9260     float##fsz tmp; \
9261     if (float##fsz##_is_any_nan(x)) { \
9262         float_raise(float_flag_invalid, fpst); \
9263         return 0; \
9264     } \
9265     tmp = float##fsz##_scalbn(x, shift, fpst); \
9266     old_exc_flags |= get_float_exception_flags(fpst) \
9267         & float_flag_input_denormal; \
9268     set_float_exception_flags(old_exc_flags, fpst); \
9269     return float##fsz##_to_##itype##round(tmp, fpst); \
9270 }
9271
9272 #define VFP_CONV_FIX(name, p, fsz, isz, itype)                   \
9273 VFP_CONV_FIX_FLOAT(name, p, fsz, isz, itype)                     \
9274 VFP_CONV_FLOAT_FIX_ROUND(name, p, fsz, isz, itype, _round_to_zero) \
9275 VFP_CONV_FLOAT_FIX_ROUND(name, p, fsz, isz, itype, )
9276
9277 #define VFP_CONV_FIX_A64(name, p, fsz, isz, itype)               \
9278 VFP_CONV_FIX_FLOAT(name, p, fsz, isz, itype)                     \
9279 VFP_CONV_FLOAT_FIX_ROUND(name, p, fsz, isz, itype, )
9280
9281 VFP_CONV_FIX(sh, d, 64, 64, int16)
9282 VFP_CONV_FIX(sl, d, 64, 64, int32)
9283 VFP_CONV_FIX_A64(sq, d, 64, 64, int64)
9284 VFP_CONV_FIX(uh, d, 64, 64, uint16)
9285 VFP_CONV_FIX(ul, d, 64, 64, uint32)
9286 VFP_CONV_FIX_A64(uq, d, 64, 64, uint64)
9287 VFP_CONV_FIX(sh, s, 32, 32, int16)
9288 VFP_CONV_FIX(sl, s, 32, 32, int32)
9289 VFP_CONV_FIX_A64(sq, s, 32, 64, int64)
9290 VFP_CONV_FIX(uh, s, 32, 32, uint16)
9291 VFP_CONV_FIX(ul, s, 32, 32, uint32)
9292 VFP_CONV_FIX_A64(uq, s, 32, 64, uint64)
9293 #undef VFP_CONV_FIX
9294 #undef VFP_CONV_FIX_FLOAT
9295 #undef VFP_CONV_FLOAT_FIX_ROUND
9296
9297 /* Set the current fp rounding mode and return the old one.
9298  * The argument is a softfloat float_round_ value.
9299  */
9300 uint32_t HELPER(set_rmode)(uint32_t rmode, CPUARMState *env)
9301 {
9302     float_status *fp_status = &env->vfp.fp_status;
9303
9304     uint32_t prev_rmode = get_float_rounding_mode(fp_status);
9305     set_float_rounding_mode(rmode, fp_status);
9306
9307     return prev_rmode;
9308 }
9309
9310 /* Set the current fp rounding mode in the standard fp status and return
9311  * the old one. This is for NEON instructions that need to change the
9312  * rounding mode but wish to use the standard FPSCR values for everything
9313  * else. Always set the rounding mode back to the correct value after
9314  * modifying it.
9315  * The argument is a softfloat float_round_ value.
9316  */
9317 uint32_t HELPER(set_neon_rmode)(uint32_t rmode, CPUARMState *env)
9318 {
9319     float_status *fp_status = &env->vfp.standard_fp_status;
9320
9321     uint32_t prev_rmode = get_float_rounding_mode(fp_status);
9322     set_float_rounding_mode(rmode, fp_status);
9323
9324     return prev_rmode;
9325 }
9326
9327 /* Half precision conversions.  */
9328 static float32 do_fcvt_f16_to_f32(uint32_t a, CPUARMState *env, float_status *s)
9329 {
9330     int ieee = (env->vfp.xregs[ARM_VFP_FPSCR] & (1 << 26)) == 0;
9331     float32 r = float16_to_float32(make_float16(a), ieee, s);
9332     if (ieee) {
9333         return float32_maybe_silence_nan(r, s);
9334     }
9335     return r;
9336 }
9337
9338 static uint32_t do_fcvt_f32_to_f16(float32 a, CPUARMState *env, float_status *s)
9339 {
9340     int ieee = (env->vfp.xregs[ARM_VFP_FPSCR] & (1 << 26)) == 0;
9341     float16 r = float32_to_float16(a, ieee, s);
9342     if (ieee) {
9343         r = float16_maybe_silence_nan(r, s);
9344     }
9345     return float16_val(r);
9346 }
9347
9348 float32 HELPER(neon_fcvt_f16_to_f32)(uint32_t a, CPUARMState *env)
9349 {
9350     return do_fcvt_f16_to_f32(a, env, &env->vfp.standard_fp_status);
9351 }
9352
9353 uint32_t HELPER(neon_fcvt_f32_to_f16)(float32 a, CPUARMState *env)
9354 {
9355     return do_fcvt_f32_to_f16(a, env, &env->vfp.standard_fp_status);
9356 }
9357
9358 float32 HELPER(vfp_fcvt_f16_to_f32)(uint32_t a, CPUARMState *env)
9359 {
9360     return do_fcvt_f16_to_f32(a, env, &env->vfp.fp_status);
9361 }
9362
9363 uint32_t HELPER(vfp_fcvt_f32_to_f16)(float32 a, CPUARMState *env)
9364 {
9365     return do_fcvt_f32_to_f16(a, env, &env->vfp.fp_status);
9366 }
9367
9368 float64 HELPER(vfp_fcvt_f16_to_f64)(uint32_t a, CPUARMState *env)
9369 {
9370     int ieee = (env->vfp.xregs[ARM_VFP_FPSCR] & (1 << 26)) == 0;
9371     float64 r = float16_to_float64(make_float16(a), ieee, &env->vfp.fp_status);
9372     if (ieee) {
9373         return float64_maybe_silence_nan(r, &env->vfp.fp_status);
9374     }
9375     return r;
9376 }
9377
9378 uint32_t HELPER(vfp_fcvt_f64_to_f16)(float64 a, CPUARMState *env)
9379 {
9380     int ieee = (env->vfp.xregs[ARM_VFP_FPSCR] & (1 << 26)) == 0;
9381     float16 r = float64_to_float16(a, ieee, &env->vfp.fp_status);
9382     if (ieee) {
9383         r = float16_maybe_silence_nan(r, &env->vfp.fp_status);
9384     }
9385     return float16_val(r);
9386 }
9387
9388 #define float32_two make_float32(0x40000000)
9389 #define float32_three make_float32(0x40400000)
9390 #define float32_one_point_five make_float32(0x3fc00000)
9391
9392 float32 HELPER(recps_f32)(float32 a, float32 b, CPUARMState *env)
9393 {
9394     float_status *s = &env->vfp.standard_fp_status;
9395     if ((float32_is_infinity(a) && float32_is_zero_or_denormal(b)) ||
9396         (float32_is_infinity(b) && float32_is_zero_or_denormal(a))) {
9397         if (!(float32_is_zero(a) || float32_is_zero(b))) {
9398             float_raise(float_flag_input_denormal, s);
9399         }
9400         return float32_two;
9401     }
9402     return float32_sub(float32_two, float32_mul(a, b, s), s);
9403 }
9404
9405 float32 HELPER(rsqrts_f32)(float32 a, float32 b, CPUARMState *env)
9406 {
9407     float_status *s = &env->vfp.standard_fp_status;
9408     float32 product;
9409     if ((float32_is_infinity(a) && float32_is_zero_or_denormal(b)) ||
9410         (float32_is_infinity(b) && float32_is_zero_or_denormal(a))) {
9411         if (!(float32_is_zero(a) || float32_is_zero(b))) {
9412             float_raise(float_flag_input_denormal, s);
9413         }
9414         return float32_one_point_five;
9415     }
9416     product = float32_mul(a, b, s);
9417     return float32_div(float32_sub(float32_three, product, s), float32_two, s);
9418 }
9419
9420 /* NEON helpers.  */
9421
9422 /* Constants 256 and 512 are used in some helpers; we avoid relying on
9423  * int->float conversions at run-time.  */
9424 #define float64_256 make_float64(0x4070000000000000LL)
9425 #define float64_512 make_float64(0x4080000000000000LL)
9426 #define float32_maxnorm make_float32(0x7f7fffff)
9427 #define float64_maxnorm make_float64(0x7fefffffffffffffLL)
9428
9429 /* Reciprocal functions
9430  *
9431  * The algorithm that must be used to calculate the estimate
9432  * is specified by the ARM ARM, see FPRecipEstimate()
9433  */
9434
9435 static float64 recip_estimate(float64 a, float_status *real_fp_status)
9436 {
9437     /* These calculations mustn't set any fp exception flags,
9438      * so we use a local copy of the fp_status.
9439      */
9440     float_status dummy_status = *real_fp_status;
9441     float_status *s = &dummy_status;
9442     /* q = (int)(a * 512.0) */
9443     float64 q = float64_mul(float64_512, a, s);
9444     int64_t q_int = float64_to_int64_round_to_zero(q, s);
9445
9446     /* r = 1.0 / (((double)q + 0.5) / 512.0) */
9447     q = int64_to_float64(q_int, s);
9448     q = float64_add(q, float64_half, s);
9449     q = float64_div(q, float64_512, s);
9450     q = float64_div(float64_one, q, s);
9451
9452     /* s = (int)(256.0 * r + 0.5) */
9453     q = float64_mul(q, float64_256, s);
9454     q = float64_add(q, float64_half, s);
9455     q_int = float64_to_int64_round_to_zero(q, s);
9456
9457     /* return (double)s / 256.0 */
9458     return float64_div(int64_to_float64(q_int, s), float64_256, s);
9459 }
9460
9461 /* Common wrapper to call recip_estimate */
9462 static float64 call_recip_estimate(float64 num, int off, float_status *fpst)
9463 {
9464     uint64_t val64 = float64_val(num);
9465     uint64_t frac = extract64(val64, 0, 52);
9466     int64_t exp = extract64(val64, 52, 11);
9467     uint64_t sbit;
9468     float64 scaled, estimate;
9469
9470     /* Generate the scaled number for the estimate function */
9471     if (exp == 0) {
9472         if (extract64(frac, 51, 1) == 0) {
9473             exp = -1;
9474             frac = extract64(frac, 0, 50) << 2;
9475         } else {
9476             frac = extract64(frac, 0, 51) << 1;
9477         }
9478     }
9479
9480     /* scaled = '0' : '01111111110' : fraction<51:44> : Zeros(44); */
9481     scaled = make_float64((0x3feULL << 52)
9482                           | extract64(frac, 44, 8) << 44);
9483
9484     estimate = recip_estimate(scaled, fpst);
9485
9486     /* Build new result */
9487     val64 = float64_val(estimate);
9488     sbit = 0x8000000000000000ULL & val64;
9489     exp = off - exp;
9490     frac = extract64(val64, 0, 52);
9491
9492     if (exp == 0) {
9493         frac = 1ULL << 51 | extract64(frac, 1, 51);
9494     } else if (exp == -1) {
9495         frac = 1ULL << 50 | extract64(frac, 2, 50);
9496         exp = 0;
9497     }
9498
9499     return make_float64(sbit | (exp << 52) | frac);
9500 }
9501
9502 static bool round_to_inf(float_status *fpst, bool sign_bit)
9503 {
9504     switch (fpst->float_rounding_mode) {
9505     case float_round_nearest_even: /* Round to Nearest */
9506         return true;
9507     case float_round_up: /* Round to +Inf */
9508         return !sign_bit;
9509     case float_round_down: /* Round to -Inf */
9510         return sign_bit;
9511     case float_round_to_zero: /* Round to Zero */
9512         return false;
9513     }
9514
9515     g_assert_not_reached();
9516 }
9517
9518 float32 HELPER(recpe_f32)(float32 input, void *fpstp)
9519 {
9520     float_status *fpst = fpstp;
9521     float32 f32 = float32_squash_input_denormal(input, fpst);
9522     uint32_t f32_val = float32_val(f32);
9523     uint32_t f32_sbit = 0x80000000ULL & f32_val;
9524     int32_t f32_exp = extract32(f32_val, 23, 8);
9525     uint32_t f32_frac = extract32(f32_val, 0, 23);
9526     float64 f64, r64;
9527     uint64_t r64_val;
9528     int64_t r64_exp;
9529     uint64_t r64_frac;
9530
9531     if (float32_is_any_nan(f32)) {
9532         float32 nan = f32;
9533         if (float32_is_signaling_nan(f32, fpst)) {
9534             float_raise(float_flag_invalid, fpst);
9535             nan = float32_maybe_silence_nan(f32, fpst);
9536         }
9537         if (fpst->default_nan_mode) {
9538             nan =  float32_default_nan(fpst);
9539         }
9540         return nan;
9541     } else if (float32_is_infinity(f32)) {
9542         return float32_set_sign(float32_zero, float32_is_neg(f32));
9543     } else if (float32_is_zero(f32)) {
9544         float_raise(float_flag_divbyzero, fpst);
9545         return float32_set_sign(float32_infinity, float32_is_neg(f32));
9546     } else if ((f32_val & ~(1ULL << 31)) < (1ULL << 21)) {
9547         /* Abs(value) < 2.0^-128 */
9548         float_raise(float_flag_overflow | float_flag_inexact, fpst);
9549         if (round_to_inf(fpst, f32_sbit)) {
9550             return float32_set_sign(float32_infinity, float32_is_neg(f32));
9551         } else {
9552             return float32_set_sign(float32_maxnorm, float32_is_neg(f32));
9553         }
9554     } else if (f32_exp >= 253 && fpst->flush_to_zero) {
9555         float_raise(float_flag_underflow, fpst);
9556         return float32_set_sign(float32_zero, float32_is_neg(f32));
9557     }
9558
9559
9560     f64 = make_float64(((int64_t)(f32_exp) << 52) | (int64_t)(f32_frac) << 29);
9561     r64 = call_recip_estimate(f64, 253, fpst);
9562     r64_val = float64_val(r64);
9563     r64_exp = extract64(r64_val, 52, 11);
9564     r64_frac = extract64(r64_val, 0, 52);
9565
9566     /* result = sign : result_exp<7:0> : fraction<51:29>; */
9567     return make_float32(f32_sbit |
9568                         (r64_exp & 0xff) << 23 |
9569                         extract64(r64_frac, 29, 24));
9570 }
9571
9572 float64 HELPER(recpe_f64)(float64 input, void *fpstp)
9573 {
9574     float_status *fpst = fpstp;
9575     float64 f64 = float64_squash_input_denormal(input, fpst);
9576     uint64_t f64_val = float64_val(f64);
9577     uint64_t f64_sbit = 0x8000000000000000ULL & f64_val;
9578     int64_t f64_exp = extract64(f64_val, 52, 11);
9579     float64 r64;
9580     uint64_t r64_val;
9581     int64_t r64_exp;
9582     uint64_t r64_frac;
9583
9584     /* Deal with any special cases */
9585     if (float64_is_any_nan(f64)) {
9586         float64 nan = f64;
9587         if (float64_is_signaling_nan(f64, fpst)) {
9588             float_raise(float_flag_invalid, fpst);
9589             nan = float64_maybe_silence_nan(f64, fpst);
9590         }
9591         if (fpst->default_nan_mode) {
9592             nan =  float64_default_nan(fpst);
9593         }
9594         return nan;
9595     } else if (float64_is_infinity(f64)) {
9596         return float64_set_sign(float64_zero, float64_is_neg(f64));
9597     } else if (float64_is_zero(f64)) {
9598         float_raise(float_flag_divbyzero, fpst);
9599         return float64_set_sign(float64_infinity, float64_is_neg(f64));
9600     } else if ((f64_val & ~(1ULL << 63)) < (1ULL << 50)) {
9601         /* Abs(value) < 2.0^-1024 */
9602         float_raise(float_flag_overflow | float_flag_inexact, fpst);
9603         if (round_to_inf(fpst, f64_sbit)) {
9604             return float64_set_sign(float64_infinity, float64_is_neg(f64));
9605         } else {
9606             return float64_set_sign(float64_maxnorm, float64_is_neg(f64));
9607         }
9608     } else if (f64_exp >= 2045 && fpst->flush_to_zero) {
9609         float_raise(float_flag_underflow, fpst);
9610         return float64_set_sign(float64_zero, float64_is_neg(f64));
9611     }
9612
9613     r64 = call_recip_estimate(f64, 2045, fpst);
9614     r64_val = float64_val(r64);
9615     r64_exp = extract64(r64_val, 52, 11);
9616     r64_frac = extract64(r64_val, 0, 52);
9617
9618     /* result = sign : result_exp<10:0> : fraction<51:0> */
9619     return make_float64(f64_sbit |
9620                         ((r64_exp & 0x7ff) << 52) |
9621                         r64_frac);
9622 }
9623
9624 /* The algorithm that must be used to calculate the estimate
9625  * is specified by the ARM ARM.
9626  */
9627 static float64 recip_sqrt_estimate(float64 a, float_status *real_fp_status)
9628 {
9629     /* These calculations mustn't set any fp exception flags,
9630      * so we use a local copy of the fp_status.
9631      */
9632     float_status dummy_status = *real_fp_status;
9633     float_status *s = &dummy_status;
9634     float64 q;
9635     int64_t q_int;
9636
9637     if (float64_lt(a, float64_half, s)) {
9638         /* range 0.25 <= a < 0.5 */
9639
9640         /* a in units of 1/512 rounded down */
9641         /* q0 = (int)(a * 512.0);  */
9642         q = float64_mul(float64_512, a, s);
9643         q_int = float64_to_int64_round_to_zero(q, s);
9644
9645         /* reciprocal root r */
9646         /* r = 1.0 / sqrt(((double)q0 + 0.5) / 512.0);  */
9647         q = int64_to_float64(q_int, s);
9648         q = float64_add(q, float64_half, s);
9649         q = float64_div(q, float64_512, s);
9650         q = float64_sqrt(q, s);
9651         q = float64_div(float64_one, q, s);
9652     } else {
9653         /* range 0.5 <= a < 1.0 */
9654
9655         /* a in units of 1/256 rounded down */
9656         /* q1 = (int)(a * 256.0); */
9657         q = float64_mul(float64_256, a, s);
9658         int64_t q_int = float64_to_int64_round_to_zero(q, s);
9659
9660         /* reciprocal root r */
9661         /* r = 1.0 /sqrt(((double)q1 + 0.5) / 256); */
9662         q = int64_to_float64(q_int, s);
9663         q = float64_add(q, float64_half, s);
9664         q = float64_div(q, float64_256, s);
9665         q = float64_sqrt(q, s);
9666         q = float64_div(float64_one, q, s);
9667     }
9668     /* r in units of 1/256 rounded to nearest */
9669     /* s = (int)(256.0 * r + 0.5); */
9670
9671     q = float64_mul(q, float64_256,s );
9672     q = float64_add(q, float64_half, s);
9673     q_int = float64_to_int64_round_to_zero(q, s);
9674
9675     /* return (double)s / 256.0;*/
9676     return float64_div(int64_to_float64(q_int, s), float64_256, s);
9677 }
9678
9679 float32 HELPER(rsqrte_f32)(float32 input, void *fpstp)
9680 {
9681     float_status *s = fpstp;
9682     float32 f32 = float32_squash_input_denormal(input, s);
9683     uint32_t val = float32_val(f32);
9684     uint32_t f32_sbit = 0x80000000 & val;
9685     int32_t f32_exp = extract32(val, 23, 8);
9686     uint32_t f32_frac = extract32(val, 0, 23);
9687     uint64_t f64_frac;
9688     uint64_t val64;
9689     int result_exp;
9690     float64 f64;
9691
9692     if (float32_is_any_nan(f32)) {
9693         float32 nan = f32;
9694         if (float32_is_signaling_nan(f32, s)) {
9695             float_raise(float_flag_invalid, s);
9696             nan = float32_maybe_silence_nan(f32, s);
9697         }
9698         if (s->default_nan_mode) {
9699             nan =  float32_default_nan(s);
9700         }
9701         return nan;
9702     } else if (float32_is_zero(f32)) {
9703         float_raise(float_flag_divbyzero, s);
9704         return float32_set_sign(float32_infinity, float32_is_neg(f32));
9705     } else if (float32_is_neg(f32)) {
9706         float_raise(float_flag_invalid, s);
9707         return float32_default_nan(s);
9708     } else if (float32_is_infinity(f32)) {
9709         return float32_zero;
9710     }
9711
9712     /* Scale and normalize to a double-precision value between 0.25 and 1.0,
9713      * preserving the parity of the exponent.  */
9714
9715     f64_frac = ((uint64_t) f32_frac) << 29;
9716     if (f32_exp == 0) {
9717         while (extract64(f64_frac, 51, 1) == 0) {
9718             f64_frac = f64_frac << 1;
9719             f32_exp = f32_exp-1;
9720         }
9721         f64_frac = extract64(f64_frac, 0, 51) << 1;
9722     }
9723
9724     if (extract64(f32_exp, 0, 1) == 0) {
9725         f64 = make_float64(((uint64_t) f32_sbit) << 32
9726                            | (0x3feULL << 52)
9727                            | f64_frac);
9728     } else {
9729         f64 = make_float64(((uint64_t) f32_sbit) << 32
9730                            | (0x3fdULL << 52)
9731                            | f64_frac);
9732     }
9733
9734     result_exp = (380 - f32_exp) / 2;
9735
9736     f64 = recip_sqrt_estimate(f64, s);
9737
9738     val64 = float64_val(f64);
9739
9740     val = ((result_exp & 0xff) << 23)
9741         | ((val64 >> 29)  & 0x7fffff);
9742     return make_float32(val);
9743 }
9744
9745 float64 HELPER(rsqrte_f64)(float64 input, void *fpstp)
9746 {
9747     float_status *s = fpstp;
9748     float64 f64 = float64_squash_input_denormal(input, s);
9749     uint64_t val = float64_val(f64);
9750     uint64_t f64_sbit = 0x8000000000000000ULL & val;
9751     int64_t f64_exp = extract64(val, 52, 11);
9752     uint64_t f64_frac = extract64(val, 0, 52);
9753     int64_t result_exp;
9754     uint64_t result_frac;
9755
9756     if (float64_is_any_nan(f64)) {
9757         float64 nan = f64;
9758         if (float64_is_signaling_nan(f64, s)) {
9759             float_raise(float_flag_invalid, s);
9760             nan = float64_maybe_silence_nan(f64, s);
9761         }
9762         if (s->default_nan_mode) {
9763             nan =  float64_default_nan(s);
9764         }
9765         return nan;
9766     } else if (float64_is_zero(f64)) {
9767         float_raise(float_flag_divbyzero, s);
9768         return float64_set_sign(float64_infinity, float64_is_neg(f64));
9769     } else if (float64_is_neg(f64)) {
9770         float_raise(float_flag_invalid, s);
9771         return float64_default_nan(s);
9772     } else if (float64_is_infinity(f64)) {
9773         return float64_zero;
9774     }
9775
9776     /* Scale and normalize to a double-precision value between 0.25 and 1.0,
9777      * preserving the parity of the exponent.  */
9778
9779     if (f64_exp == 0) {
9780         while (extract64(f64_frac, 51, 1) == 0) {
9781             f64_frac = f64_frac << 1;
9782             f64_exp = f64_exp - 1;
9783         }
9784         f64_frac = extract64(f64_frac, 0, 51) << 1;
9785     }
9786
9787     if (extract64(f64_exp, 0, 1) == 0) {
9788         f64 = make_float64(f64_sbit
9789                            | (0x3feULL << 52)
9790                            | f64_frac);
9791     } else {
9792         f64 = make_float64(f64_sbit
9793                            | (0x3fdULL << 52)
9794                            | f64_frac);
9795     }
9796
9797     result_exp = (3068 - f64_exp) / 2;
9798
9799     f64 = recip_sqrt_estimate(f64, s);
9800
9801     result_frac = extract64(float64_val(f64), 0, 52);
9802
9803     return make_float64(f64_sbit |
9804                         ((result_exp & 0x7ff) << 52) |
9805                         result_frac);
9806 }
9807
9808 uint32_t HELPER(recpe_u32)(uint32_t a, void *fpstp)
9809 {
9810     float_status *s = fpstp;
9811     float64 f64;
9812
9813     if ((a & 0x80000000) == 0) {
9814         return 0xffffffff;
9815     }
9816
9817     f64 = make_float64((0x3feULL << 52)
9818                        | ((int64_t)(a & 0x7fffffff) << 21));
9819
9820     f64 = recip_estimate(f64, s);
9821
9822     return 0x80000000 | ((float64_val(f64) >> 21) & 0x7fffffff);
9823 }
9824
9825 uint32_t HELPER(rsqrte_u32)(uint32_t a, void *fpstp)
9826 {
9827     float_status *fpst = fpstp;
9828     float64 f64;
9829
9830     if ((a & 0xc0000000) == 0) {
9831         return 0xffffffff;
9832     }
9833
9834     if (a & 0x80000000) {
9835         f64 = make_float64((0x3feULL << 52)
9836                            | ((uint64_t)(a & 0x7fffffff) << 21));
9837     } else { /* bits 31-30 == '01' */
9838         f64 = make_float64((0x3fdULL << 52)
9839                            | ((uint64_t)(a & 0x3fffffff) << 22));
9840     }
9841
9842     f64 = recip_sqrt_estimate(f64, fpst);
9843
9844     return 0x80000000 | ((float64_val(f64) >> 21) & 0x7fffffff);
9845 }
9846
9847 /* VFPv4 fused multiply-accumulate */
9848 float32 VFP_HELPER(muladd, s)(float32 a, float32 b, float32 c, void *fpstp)
9849 {
9850     float_status *fpst = fpstp;
9851     return float32_muladd(a, b, c, 0, fpst);
9852 }
9853
9854 float64 VFP_HELPER(muladd, d)(float64 a, float64 b, float64 c, void *fpstp)
9855 {
9856     float_status *fpst = fpstp;
9857     return float64_muladd(a, b, c, 0, fpst);
9858 }
9859
9860 /* ARMv8 round to integral */
9861 float32 HELPER(rints_exact)(float32 x, void *fp_status)
9862 {
9863     return float32_round_to_int(x, fp_status);
9864 }
9865
9866 float64 HELPER(rintd_exact)(float64 x, void *fp_status)
9867 {
9868     return float64_round_to_int(x, fp_status);
9869 }
9870
9871 float32 HELPER(rints)(float32 x, void *fp_status)
9872 {
9873     int old_flags = get_float_exception_flags(fp_status), new_flags;
9874     float32 ret;
9875
9876     ret = float32_round_to_int(x, fp_status);
9877
9878     /* Suppress any inexact exceptions the conversion produced */
9879     if (!(old_flags & float_flag_inexact)) {
9880         new_flags = get_float_exception_flags(fp_status);
9881         set_float_exception_flags(new_flags & ~float_flag_inexact, fp_status);
9882     }
9883
9884     return ret;
9885 }
9886
9887 float64 HELPER(rintd)(float64 x, void *fp_status)
9888 {
9889     int old_flags = get_float_exception_flags(fp_status), new_flags;
9890     float64 ret;
9891
9892     ret = float64_round_to_int(x, fp_status);
9893
9894     new_flags = get_float_exception_flags(fp_status);
9895
9896     /* Suppress any inexact exceptions the conversion produced */
9897     if (!(old_flags & float_flag_inexact)) {
9898         new_flags = get_float_exception_flags(fp_status);
9899         set_float_exception_flags(new_flags & ~float_flag_inexact, fp_status);
9900     }
9901
9902     return ret;
9903 }
9904
9905 /* Convert ARM rounding mode to softfloat */
9906 int arm_rmode_to_sf(int rmode)
9907 {
9908     switch (rmode) {
9909     case FPROUNDING_TIEAWAY:
9910         rmode = float_round_ties_away;
9911         break;
9912     case FPROUNDING_ODD:
9913         /* FIXME: add support for TIEAWAY and ODD */
9914         qemu_log_mask(LOG_UNIMP, "arm: unimplemented rounding mode: %d\n",
9915                       rmode);
9916     case FPROUNDING_TIEEVEN:
9917     default:
9918         rmode = float_round_nearest_even;
9919         break;
9920     case FPROUNDING_POSINF:
9921         rmode = float_round_up;
9922         break;
9923     case FPROUNDING_NEGINF:
9924         rmode = float_round_down;
9925         break;
9926     case FPROUNDING_ZERO:
9927         rmode = float_round_to_zero;
9928         break;
9929     }
9930     return rmode;
9931 }
9932
9933 /* CRC helpers.
9934  * The upper bytes of val (above the number specified by 'bytes') must have
9935  * been zeroed out by the caller.
9936  */
9937 uint32_t HELPER(crc32)(uint32_t acc, uint32_t val, uint32_t bytes)
9938 {
9939     uint8_t buf[4];
9940
9941     stl_le_p(buf, val);
9942
9943     /* zlib crc32 converts the accumulator and output to one's complement.  */
9944     return crc32(acc ^ 0xffffffff, buf, bytes) ^ 0xffffffff;
9945 }
9946
9947 uint32_t HELPER(crc32c)(uint32_t acc, uint32_t val, uint32_t bytes)
9948 {
9949     uint8_t buf[4];
9950
9951     stl_le_p(buf, val);
9952
9953     /* Linux crc32c converts the output to one's complement.  */
9954     return crc32c(acc, buf, bytes) ^ 0xffffffff;
9955 }