target-i386/cpu.h

   1 /*
   2  * i386 virtual CPU header
   3  *
   4  *  Copyright (c) 2003 Fabrice Bellard
   5  *
   6  * This library is free software; you can redistribute it and/or
   7  * modify it under the terms of the GNU Lesser General Public
   8  * License as published by the Free Software Foundation; either
   9  * version 2 of the License, or (at your option) any later version.
  10  *
  11  * This library is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
  14  * Lesser General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU Lesser General Public
  17  * License along with this library; if not, see <http://www.gnu.org/licenses/>.
  18  */
  19 #ifndef CPU_I386_H
  20 #define CPU_I386_H
  21
  22 #include "config.h"
  23 #include "qemu-common.h"
  24 #include "standard-headers/asm-x86/hyperv.h"
  25
  26 #ifdef TARGET_X86_64
  27 #define TARGET_LONG_BITS 64
  28 #else
  29 #define TARGET_LONG_BITS 32
  30 #endif
  31
  32 /* Maximum instruction code size */
  33 #define TARGET_MAX_INSN_SIZE 16
  34
  35 /* support for self modifying code even if the modified instruction is
  36    close to the modifying instruction */
  37 #define TARGET_HAS_PRECISE_SMC
  38
  39 #ifdef TARGET_X86_64
  40 #define I386_ELF_MACHINE  EM_X86_64
  41 #define ELF_MACHINE_UNAME "x86_64"
  42 #else
  43 #define I386_ELF_MACHINE  EM_386
  44 #define ELF_MACHINE_UNAME "i686"
  45 #endif
  46
  47 #define CPUArchState struct CPUX86State
  48
  49 #include "exec/cpu-defs.h"
  50
  51 #include "fpu/softfloat.h"
  52
  53 #define R_EAX 0
  54 #define R_ECX 1
  55 #define R_EDX 2
  56 #define R_EBX 3
  57 #define R_ESP 4
  58 #define R_EBP 5
  59 #define R_ESI 6
  60 #define R_EDI 7
  61
  62 #define R_AL 0
  63 #define R_CL 1
  64 #define R_DL 2
  65 #define R_BL 3
  66 #define R_AH 4
  67 #define R_CH 5
  68 #define R_DH 6
  69 #define R_BH 7
  70
  71 #define R_ES 0
  72 #define R_CS 1
  73 #define R_SS 2
  74 #define R_DS 3
  75 #define R_FS 4
  76 #define R_GS 5
  77
  78 /* segment descriptor fields */
  79 #define DESC_G_MASK     (1 << 23)
  80 #define DESC_B_SHIFT    22
  81 #define DESC_B_MASK     (1 << DESC_B_SHIFT)
  82 #define DESC_L_SHIFT    21 /* x86_64 only : 64 bit code segment */
  83 #define DESC_L_MASK     (1 << DESC_L_SHIFT)
  84 #define DESC_AVL_MASK   (1 << 20)
  85 #define DESC_P_MASK     (1 << 15)
  86 #define DESC_DPL_SHIFT  13
  87 #define DESC_DPL_MASK   (3 << DESC_DPL_SHIFT)
  88 #define DESC_S_MASK     (1 << 12)
  89 #define DESC_TYPE_SHIFT 8
  90 #define DESC_TYPE_MASK  (15 << DESC_TYPE_SHIFT)
  91 #define DESC_A_MASK     (1 << 8)
  92
  93 #define DESC_CS_MASK    (1 << 11) /* 1=code segment 0=data segment */
  94 #define DESC_C_MASK     (1 << 10) /* code: conforming */
  95 #define DESC_R_MASK     (1 << 9)  /* code: readable */
  96
  97 #define DESC_E_MASK     (1 << 10) /* data: expansion direction */
  98 #define DESC_W_MASK     (1 << 9)  /* data: writable */
  99
 100 #define DESC_TSS_BUSY_MASK (1 << 9)
 101
 102 /* eflags masks */
 103 #define CC_C    0x0001
 104 #define CC_P    0x0004
 105 #define CC_A    0x0010
 106 #define CC_Z    0x0040
 107 #define CC_S    0x0080
 108 #define CC_O    0x0800
 109
 110 #define TF_SHIFT   8
 111 #define IOPL_SHIFT 12
 112 #define VM_SHIFT   17
 113
 114 #define TF_MASK                 0x00000100
 115 #define IF_MASK                 0x00000200
 116 #define DF_MASK                 0x00000400
 117 #define IOPL_MASK               0x00003000
 118 #define NT_MASK                 0x00004000
 119 #define RF_MASK                 0x00010000
 120 #define VM_MASK                 0x00020000
 121 #define AC_MASK                 0x00040000
 122 #define VIF_MASK                0x00080000
 123 #define VIP_MASK                0x00100000
 124 #define ID_MASK                 0x00200000
 125
 126 /* hidden flags - used internally by qemu to represent additional cpu
 127    states. Only the INHIBIT_IRQ, SMM and SVMI are not redundant. We
 128    avoid using the IOPL_MASK, TF_MASK, VM_MASK and AC_MASK bit
 129    positions to ease oring with eflags. */
 130 /* current cpl */
 131 #define HF_CPL_SHIFT         0
 132 /* true if soft mmu is being used */
 133 #define HF_SOFTMMU_SHIFT     2
 134 /* true if hardware interrupts must be disabled for next instruction */
 135 #define HF_INHIBIT_IRQ_SHIFT 3
 136 /* 16 or 32 segments */
 137 #define HF_CS32_SHIFT        4
 138 #define HF_SS32_SHIFT        5
 139 /* zero base for DS, ES and SS : can be '0' only in 32 bit CS segment */
 140 #define HF_ADDSEG_SHIFT      6
 141 /* copy of CR0.PE (protected mode) */
 142 #define HF_PE_SHIFT          7
 143 #define HF_TF_SHIFT          8 /* must be same as eflags */
 144 #define HF_MP_SHIFT          9 /* the order must be MP, EM, TS */
 145 #define HF_EM_SHIFT         10
 146 #define HF_TS_SHIFT         11
 147 #define HF_IOPL_SHIFT       12 /* must be same as eflags */
 148 #define HF_LMA_SHIFT        14 /* only used on x86_64: long mode active */
 149 #define HF_CS64_SHIFT       15 /* only used on x86_64: 64 bit code segment  */
 150 #define HF_RF_SHIFT         16 /* must be same as eflags */
 151 #define HF_VM_SHIFT         17 /* must be same as eflags */
 152 #define HF_AC_SHIFT         18 /* must be same as eflags */
 153 #define HF_SMM_SHIFT        19 /* CPU in SMM mode */
 154 #define HF_SVME_SHIFT       20 /* SVME enabled (copy of EFER.SVME) */
 155 #define HF_SVMI_SHIFT       21 /* SVM intercepts are active */
 156 #define HF_OSFXSR_SHIFT     22 /* CR4.OSFXSR */
 157 #define HF_SMAP_SHIFT       23 /* CR4.SMAP */
 158 #define HF_IOBPT_SHIFT      24 /* an io breakpoint enabled */
 159 #define HF_MPX_EN_SHIFT     25 /* MPX Enabled (CR4+XCR0+BNDCFGx) */
 160 #define HF_MPX_IU_SHIFT     26 /* BND registers in-use */
 161
 162 #define HF_CPL_MASK          (3 << HF_CPL_SHIFT)
 163 #define HF_SOFTMMU_MASK      (1 << HF_SOFTMMU_SHIFT)
 164 #define HF_INHIBIT_IRQ_MASK  (1 << HF_INHIBIT_IRQ_SHIFT)
 165 #define HF_CS32_MASK         (1 << HF_CS32_SHIFT)
 166 #define HF_SS32_MASK         (1 << HF_SS32_SHIFT)
 167 #define HF_ADDSEG_MASK       (1 << HF_ADDSEG_SHIFT)
 168 #define HF_PE_MASK           (1 << HF_PE_SHIFT)
 169 #define HF_TF_MASK           (1 << HF_TF_SHIFT)
 170 #define HF_MP_MASK           (1 << HF_MP_SHIFT)
 171 #define HF_EM_MASK           (1 << HF_EM_SHIFT)
 172 #define HF_TS_MASK           (1 << HF_TS_SHIFT)
 173 #define HF_IOPL_MASK         (3 << HF_IOPL_SHIFT)
 174 #define HF_LMA_MASK          (1 << HF_LMA_SHIFT)
 175 #define HF_CS64_MASK         (1 << HF_CS64_SHIFT)
 176 #define HF_RF_MASK           (1 << HF_RF_SHIFT)
 177 #define HF_VM_MASK           (1 << HF_VM_SHIFT)
 178 #define HF_AC_MASK           (1 << HF_AC_SHIFT)
 179 #define HF_SMM_MASK          (1 << HF_SMM_SHIFT)
 180 #define HF_SVME_MASK         (1 << HF_SVME_SHIFT)
 181 #define HF_SVMI_MASK         (1 << HF_SVMI_SHIFT)
 182 #define HF_OSFXSR_MASK       (1 << HF_OSFXSR_SHIFT)
 183 #define HF_SMAP_MASK         (1 << HF_SMAP_SHIFT)
 184 #define HF_IOBPT_MASK        (1 << HF_IOBPT_SHIFT)
 185 #define HF_MPX_EN_MASK       (1 << HF_MPX_EN_SHIFT)
 186 #define HF_MPX_IU_MASK       (1 << HF_MPX_IU_SHIFT)
 187
 188 /* hflags2 */
 189
 190 #define HF2_GIF_SHIFT            0 /* if set CPU takes interrupts */
 191 #define HF2_HIF_SHIFT            1 /* value of IF_MASK when entering SVM */
 192 #define HF2_NMI_SHIFT            2 /* CPU serving NMI */
 193 #define HF2_VINTR_SHIFT          3 /* value of V_INTR_MASKING bit */
 194 #define HF2_SMM_INSIDE_NMI_SHIFT 4 /* CPU serving SMI nested inside NMI */
 195 #define HF2_MPX_PR_SHIFT         5 /* BNDCFGx.BNDPRESERVE */
 196
 197 #define HF2_GIF_MASK            (1 << HF2_GIF_SHIFT)
 198 #define HF2_HIF_MASK            (1 << HF2_HIF_SHIFT)
 199 #define HF2_NMI_MASK            (1 << HF2_NMI_SHIFT)
 200 #define HF2_VINTR_MASK          (1 << HF2_VINTR_SHIFT)
 201 #define HF2_SMM_INSIDE_NMI_MASK (1 << HF2_SMM_INSIDE_NMI_SHIFT)
 202 #define HF2_MPX_PR_MASK         (1 << HF2_MPX_PR_SHIFT)
 203
 204 #define CR0_PE_SHIFT 0
 205 #define CR0_MP_SHIFT 1
 206
 207 #define CR0_PE_MASK  (1U << 0)
 208 #define CR0_MP_MASK  (1U << 1)
 209 #define CR0_EM_MASK  (1U << 2)
 210 #define CR0_TS_MASK  (1U << 3)
 211 #define CR0_ET_MASK  (1U << 4)
 212 #define CR0_NE_MASK  (1U << 5)
 213 #define CR0_WP_MASK  (1U << 16)
 214 #define CR0_AM_MASK  (1U << 18)
 215 #define CR0_PG_MASK  (1U << 31)
 216
 217 #define CR4_VME_MASK  (1U << 0)
 218 #define CR4_PVI_MASK  (1U << 1)
 219 #define CR4_TSD_MASK  (1U << 2)
 220 #define CR4_DE_MASK   (1U << 3)
 221 #define CR4_PSE_MASK  (1U << 4)
 222 #define CR4_PAE_MASK  (1U << 5)
 223 #define CR4_MCE_MASK  (1U << 6)
 224 #define CR4_PGE_MASK  (1U << 7)
 225 #define CR4_PCE_MASK  (1U << 8)
 226 #define CR4_OSFXSR_SHIFT 9
 227 #define CR4_OSFXSR_MASK (1U << CR4_OSFXSR_SHIFT)
 228 #define CR4_OSXMMEXCPT_MASK  (1U << 10)
 229 #define CR4_VMXE_MASK   (1U << 13)
 230 #define CR4_SMXE_MASK   (1U << 14)
 231 #define CR4_FSGSBASE_MASK (1U << 16)
 232 #define CR4_PCIDE_MASK  (1U << 17)
 233 #define CR4_OSXSAVE_MASK (1U << 18)
 234 #define CR4_SMEP_MASK   (1U << 20)
 235 #define CR4_SMAP_MASK   (1U << 21)
 236
 237 #define DR6_BD          (1 << 13)
 238 #define DR6_BS          (1 << 14)
 239 #define DR6_BT          (1 << 15)
 240 #define DR6_FIXED_1     0xffff0ff0
 241
 242 #define DR7_GD          (1 << 13)
 243 #define DR7_TYPE_SHIFT  16
 244 #define DR7_LEN_SHIFT   18
 245 #define DR7_FIXED_1     0x00000400
 246 #define DR7_GLOBAL_BP_MASK   0xaa
 247 #define DR7_LOCAL_BP_MASK    0x55
 248 #define DR7_MAX_BP           4
 249 #define DR7_TYPE_BP_INST     0x0
 250 #define DR7_TYPE_DATA_WR     0x1
 251 #define DR7_TYPE_IO_RW       0x2
 252 #define DR7_TYPE_DATA_RW     0x3
 253
 254 #define PG_PRESENT_BIT  0
 255 #define PG_RW_BIT       1
 256 #define PG_USER_BIT     2
 257 #define PG_PWT_BIT      3
 258 #define PG_PCD_BIT      4
 259 #define PG_ACCESSED_BIT 5
 260 #define PG_DIRTY_BIT    6
 261 #define PG_PSE_BIT      7
 262 #define PG_GLOBAL_BIT   8
 263 #define PG_PSE_PAT_BIT  12
 264 #define PG_NX_BIT       63
 265
 266 #define PG_PRESENT_MASK  (1 << PG_PRESENT_BIT)
 267 #define PG_RW_MASK       (1 << PG_RW_BIT)
 268 #define PG_USER_MASK     (1 << PG_USER_BIT)
 269 #define PG_PWT_MASK      (1 << PG_PWT_BIT)
 270 #define PG_PCD_MASK      (1 << PG_PCD_BIT)
 271 #define PG_ACCESSED_MASK (1 << PG_ACCESSED_BIT)
 272 #define PG_DIRTY_MASK    (1 << PG_DIRTY_BIT)
 273 #define PG_PSE_MASK      (1 << PG_PSE_BIT)
 274 #define PG_GLOBAL_MASK   (1 << PG_GLOBAL_BIT)
 275 #define PG_PSE_PAT_MASK  (1 << PG_PSE_PAT_BIT)
 276 #define PG_ADDRESS_MASK  0x000ffffffffff000LL
 277 #define PG_HI_RSVD_MASK  (PG_ADDRESS_MASK & ~PHYS_ADDR_MASK)
 278 #define PG_HI_USER_MASK  0x7ff0000000000000LL
 279 #define PG_NX_MASK       (1LL << PG_NX_BIT)
 280
 281 #define PG_ERROR_W_BIT     1
 282
 283 #define PG_ERROR_P_MASK    0x01
 284 #define PG_ERROR_W_MASK    (1 << PG_ERROR_W_BIT)
 285 #define PG_ERROR_U_MASK    0x04
 286 #define PG_ERROR_RSVD_MASK 0x08
 287 #define PG_ERROR_I_D_MASK  0x10
 288
 289 #define MCG_CTL_P       (1ULL<<8)   /* MCG_CAP register available */
 290 #define MCG_SER_P       (1ULL<<24) /* MCA recovery/new status bits */
 291
 292 #define MCE_CAP_DEF     (MCG_CTL_P|MCG_SER_P)
 293 #define MCE_BANKS_DEF   10
 294
 295 #define MCG_CAP_BANKS_MASK 0xff
 296
 297 #define MCG_STATUS_RIPV (1ULL<<0)   /* restart ip valid */
 298 #define MCG_STATUS_EIPV (1ULL<<1)   /* ip points to correct instruction */
 299 #define MCG_STATUS_MCIP (1ULL<<2)   /* machine check in progress */
 300
 301 #define MCI_STATUS_VAL   (1ULL<<63)  /* valid error */
 302 #define MCI_STATUS_OVER  (1ULL<<62)  /* previous errors lost */
 303 #define MCI_STATUS_UC    (1ULL<<61)  /* uncorrected error */
 304 #define MCI_STATUS_EN    (1ULL<<60)  /* error enabled */
 305 #define MCI_STATUS_MISCV (1ULL<<59)  /* misc error reg. valid */
 306 #define MCI_STATUS_ADDRV (1ULL<<58)  /* addr reg. valid */
 307 #define MCI_STATUS_PCC   (1ULL<<57)  /* processor context corrupt */
 308 #define MCI_STATUS_S     (1ULL<<56)  /* Signaled machine check */
 309 #define MCI_STATUS_AR    (1ULL<<55)  /* Action required */
 310
 311 /* MISC register defines */
 312 #define MCM_ADDR_SEGOFF  0      /* segment offset */
 313 #define MCM_ADDR_LINEAR  1      /* linear address */
 314 #define MCM_ADDR_PHYS    2      /* physical address */
 315 #define MCM_ADDR_MEM     3      /* memory address */
 316 #define MCM_ADDR_GENERIC 7      /* generic */
 317
 318 #define MSR_IA32_TSC                    0x10
 319 #define MSR_IA32_APICBASE               0x1b
 320 #define MSR_IA32_APICBASE_BSP           (1<<8)
 321 #define MSR_IA32_APICBASE_ENABLE        (1<<11)
 322 #define MSR_IA32_APICBASE_BASE          (0xfffffU<<12)
 323 #define MSR_IA32_FEATURE_CONTROL        0x0000003a
 324 #define MSR_TSC_ADJUST                  0x0000003b
 325 #define MSR_IA32_TSCDEADLINE            0x6e0
 326
 327 #define MSR_P6_PERFCTR0                 0xc1
 328
 329 #define MSR_IA32_SMBASE                 0x9e
 330 #define MSR_MTRRcap                     0xfe
 331 #define MSR_MTRRcap_VCNT                8
 332 #define MSR_MTRRcap_FIXRANGE_SUPPORT    (1 << 8)
 333 #define MSR_MTRRcap_WC_SUPPORTED        (1 << 10)
 334
 335 #define MSR_IA32_SYSENTER_CS            0x174
 336 #define MSR_IA32_SYSENTER_ESP           0x175
 337 #define MSR_IA32_SYSENTER_EIP           0x176
 338
 339 #define MSR_MCG_CAP                     0x179
 340 #define MSR_MCG_STATUS                  0x17a
 341 #define MSR_MCG_CTL                     0x17b
 342
 343 #define MSR_P6_EVNTSEL0                 0x186
 344
 345 #define MSR_IA32_PERF_STATUS            0x198
 346
 347 #define MSR_IA32_MISC_ENABLE            0x1a0
 348 /* Indicates good rep/movs microcode on some processors: */
 349 #define MSR_IA32_MISC_ENABLE_DEFAULT    1
 350
 351 #define MSR_MTRRphysBase(reg)           (0x200 + 2 * (reg))
 352 #define MSR_MTRRphysMask(reg)           (0x200 + 2 * (reg) + 1)
 353
 354 #define MSR_MTRRphysIndex(addr)         ((((addr) & ~1u) - 0x200) / 2)
 355
 356 #define MSR_MTRRfix64K_00000            0x250
 357 #define MSR_MTRRfix16K_80000            0x258
 358 #define MSR_MTRRfix16K_A0000            0x259
 359 #define MSR_MTRRfix4K_C0000             0x268
 360 #define MSR_MTRRfix4K_C8000             0x269
 361 #define MSR_MTRRfix4K_D0000             0x26a
 362 #define MSR_MTRRfix4K_D8000             0x26b
 363 #define MSR_MTRRfix4K_E0000             0x26c
 364 #define MSR_MTRRfix4K_E8000             0x26d
 365 #define MSR_MTRRfix4K_F0000             0x26e
 366 #define MSR_MTRRfix4K_F8000             0x26f
 367
 368 #define MSR_PAT                         0x277
 369
 370 #define MSR_MTRRdefType                 0x2ff
 371
 372 #define MSR_CORE_PERF_FIXED_CTR0        0x309
 373 #define MSR_CORE_PERF_FIXED_CTR1        0x30a
 374 #define MSR_CORE_PERF_FIXED_CTR2        0x30b
 375 #define MSR_CORE_PERF_FIXED_CTR_CTRL    0x38d
 376 #define MSR_CORE_PERF_GLOBAL_STATUS     0x38e
 377 #define MSR_CORE_PERF_GLOBAL_CTRL       0x38f
 378 #define MSR_CORE_PERF_GLOBAL_OVF_CTRL   0x390
 379
 380 #define MSR_MC0_CTL                     0x400
 381 #define MSR_MC0_STATUS                  0x401
 382 #define MSR_MC0_ADDR                    0x402
 383 #define MSR_MC0_MISC                    0x403
 384
 385 #define MSR_EFER                        0xc0000080
 386
 387 #define MSR_EFER_SCE   (1 << 0)
 388 #define MSR_EFER_LME   (1 << 8)
 389 #define MSR_EFER_LMA   (1 << 10)
 390 #define MSR_EFER_NXE   (1 << 11)
 391 #define MSR_EFER_SVME  (1 << 12)
 392 #define MSR_EFER_FFXSR (1 << 14)
 393
 394 #define MSR_STAR                        0xc0000081
 395 #define MSR_LSTAR                       0xc0000082
 396 #define MSR_CSTAR                       0xc0000083
 397 #define MSR_FMASK                       0xc0000084
 398 #define MSR_FSBASE                      0xc0000100
 399 #define MSR_GSBASE                      0xc0000101
 400 #define MSR_KERNELGSBASE                0xc0000102
 401 #define MSR_TSC_AUX                     0xc0000103
 402
 403 #define MSR_VM_HSAVE_PA                 0xc0010117
 404
 405 #define MSR_IA32_BNDCFGS                0x00000d90
 406 #define MSR_IA32_XSS                    0x00000da0
 407
 408 #define XSTATE_FP                       (1ULL << 0)
 409 #define XSTATE_SSE                      (1ULL << 1)
 410 #define XSTATE_YMM                      (1ULL << 2)
 411 #define XSTATE_BNDREGS                  (1ULL << 3)
 412 #define XSTATE_BNDCSR                   (1ULL << 4)
 413 #define XSTATE_OPMASK                   (1ULL << 5)
 414 #define XSTATE_ZMM_Hi256                (1ULL << 6)
 415 #define XSTATE_Hi16_ZMM                 (1ULL << 7)
 416 #define XSTATE_PKRU                     (1ULL << 9)
 417
 418
 419 /* CPUID feature words */
 420 typedef enum FeatureWord {
 421     FEAT_1_EDX,         /* CPUID[1].EDX */
 422     FEAT_1_ECX,         /* CPUID[1].ECX */
 423     FEAT_7_0_EBX,       /* CPUID[EAX=7,ECX=0].EBX */
 424     FEAT_7_0_ECX,       /* CPUID[EAX=7,ECX=0].ECX */
 425     FEAT_8000_0001_EDX, /* CPUID[8000_0001].EDX */
 426     FEAT_8000_0001_ECX, /* CPUID[8000_0001].ECX */
 427     FEAT_8000_0007_EDX, /* CPUID[8000_0007].EDX */
 428     FEAT_C000_0001_EDX, /* CPUID[C000_0001].EDX */
 429     FEAT_KVM,           /* CPUID[4000_0001].EAX (KVM_CPUID_FEATURES) */
 430     FEAT_SVM,           /* CPUID[8000_000A].EDX */
 431     FEAT_XSAVE,         /* CPUID[EAX=0xd,ECX=1].EAX */
 432     FEAT_6_EAX,         /* CPUID[6].EAX */
 433     FEATURE_WORDS,
 434 } FeatureWord;
 435
 436 typedef uint32_t FeatureWordArray[FEATURE_WORDS];
 437
 438 /* cpuid_features bits */
 439 #define CPUID_FP87 (1U << 0)
 440 #define CPUID_VME  (1U << 1)
 441 #define CPUID_DE   (1U << 2)
 442 #define CPUID_PSE  (1U << 3)
 443 #define CPUID_TSC  (1U << 4)
 444 #define CPUID_MSR  (1U << 5)
 445 #define CPUID_PAE  (1U << 6)
 446 #define CPUID_MCE  (1U << 7)
 447 #define CPUID_CX8  (1U << 8)
 448 #define CPUID_APIC (1U << 9)
 449 #define CPUID_SEP  (1U << 11) /* sysenter/sysexit */
 450 #define CPUID_MTRR (1U << 12)
 451 #define CPUID_PGE  (1U << 13)
 452 #define CPUID_MCA  (1U << 14)
 453 #define CPUID_CMOV (1U << 15)
 454 #define CPUID_PAT  (1U << 16)
 455 #define CPUID_PSE36   (1U << 17)
 456 #define CPUID_PN   (1U << 18)
 457 #define CPUID_CLFLUSH (1U << 19)
 458 #define CPUID_DTS (1U << 21)
 459 #define CPUID_ACPI (1U << 22)
 460 #define CPUID_MMX  (1U << 23)
 461 #define CPUID_FXSR (1U << 24)
 462 #define CPUID_SSE  (1U << 25)
 463 #define CPUID_SSE2 (1U << 26)
 464 #define CPUID_SS (1U << 27)
 465 #define CPUID_HT (1U << 28)
 466 #define CPUID_TM (1U << 29)
 467 #define CPUID_IA64 (1U << 30)
 468 #define CPUID_PBE (1U << 31)
 469
 470 #define CPUID_EXT_SSE3     (1U << 0)
 471 #define CPUID_EXT_PCLMULQDQ (1U << 1)
 472 #define CPUID_EXT_DTES64   (1U << 2)
 473 #define CPUID_EXT_MONITOR  (1U << 3)
 474 #define CPUID_EXT_DSCPL    (1U << 4)
 475 #define CPUID_EXT_VMX      (1U << 5)
 476 #define CPUID_EXT_SMX      (1U << 6)
 477 #define CPUID_EXT_EST      (1U << 7)
 478 #define CPUID_EXT_TM2      (1U << 8)
 479 #define CPUID_EXT_SSSE3    (1U << 9)
 480 #define CPUID_EXT_CID      (1U << 10)
 481 #define CPUID_EXT_FMA      (1U << 12)
 482 #define CPUID_EXT_CX16     (1U << 13)
 483 #define CPUID_EXT_XTPR     (1U << 14)
 484 #define CPUID_EXT_PDCM     (1U << 15)
 485 #define CPUID_EXT_PCID     (1U << 17)
 486 #define CPUID_EXT_DCA      (1U << 18)
 487 #define CPUID_EXT_SSE41    (1U << 19)
 488 #define CPUID_EXT_SSE42    (1U << 20)
 489 #define CPUID_EXT_X2APIC   (1U << 21)
 490 #define CPUID_EXT_MOVBE    (1U << 22)
 491 #define CPUID_EXT_POPCNT   (1U << 23)
 492 #define CPUID_EXT_TSC_DEADLINE_TIMER (1U << 24)
 493 #define CPUID_EXT_AES      (1U << 25)
 494 #define CPUID_EXT_XSAVE    (1U << 26)
 495 #define CPUID_EXT_OSXSAVE  (1U << 27)
 496 #define CPUID_EXT_AVX      (1U << 28)
 497 #define CPUID_EXT_F16C     (1U << 29)
 498 #define CPUID_EXT_RDRAND   (1U << 30)
 499 #define CPUID_EXT_HYPERVISOR  (1U << 31)
 500
 501 #define CPUID_EXT2_FPU     (1U << 0)
 502 #define CPUID_EXT2_VME     (1U << 1)
 503 #define CPUID_EXT2_DE      (1U << 2)
 504 #define CPUID_EXT2_PSE     (1U << 3)
 505 #define CPUID_EXT2_TSC     (1U << 4)
 506 #define CPUID_EXT2_MSR     (1U << 5)
 507 #define CPUID_EXT2_PAE     (1U << 6)
 508 #define CPUID_EXT2_MCE     (1U << 7)
 509 #define CPUID_EXT2_CX8     (1U << 8)
 510 #define CPUID_EXT2_APIC    (1U << 9)
 511 #define CPUID_EXT2_SYSCALL (1U << 11)
 512 #define CPUID_EXT2_MTRR    (1U << 12)
 513 #define CPUID_EXT2_PGE     (1U << 13)
 514 #define CPUID_EXT2_MCA     (1U << 14)
 515 #define CPUID_EXT2_CMOV    (1U << 15)
 516 #define CPUID_EXT2_PAT     (1U << 16)
 517 #define CPUID_EXT2_PSE36   (1U << 17)
 518 #define CPUID_EXT2_MP      (1U << 19)
 519 #define CPUID_EXT2_NX      (1U << 20)
 520 #define CPUID_EXT2_MMXEXT  (1U << 22)
 521 #define CPUID_EXT2_MMX     (1U << 23)
 522 #define CPUID_EXT2_FXSR    (1U << 24)
 523 #define CPUID_EXT2_FFXSR   (1U << 25)
 524 #define CPUID_EXT2_PDPE1GB (1U << 26)
 525 #define CPUID_EXT2_RDTSCP  (1U << 27)
 526 #define CPUID_EXT2_LM      (1U << 29)
 527 #define CPUID_EXT2_3DNOWEXT (1U << 30)
 528 #define CPUID_EXT2_3DNOW   (1U << 31)
 529
 530 /* CPUID[8000_0001].EDX bits that are aliase of CPUID[1].EDX bits on AMD CPUs */
 531 #define CPUID_EXT2_AMD_ALIASES (CPUID_EXT2_FPU | CPUID_EXT2_VME | \
 532                                 CPUID_EXT2_DE | CPUID_EXT2_PSE | \
 533                                 CPUID_EXT2_TSC | CPUID_EXT2_MSR | \
 534                                 CPUID_EXT2_PAE | CPUID_EXT2_MCE | \
 535                                 CPUID_EXT2_CX8 | CPUID_EXT2_APIC | \
 536                                 CPUID_EXT2_MTRR | CPUID_EXT2_PGE | \
 537                                 CPUID_EXT2_MCA | CPUID_EXT2_CMOV | \
 538                                 CPUID_EXT2_PAT | CPUID_EXT2_PSE36 | \
 539                                 CPUID_EXT2_MMX | CPUID_EXT2_FXSR)
 540
 541 #define CPUID_EXT3_LAHF_LM (1U << 0)
 542 #define CPUID_EXT3_CMP_LEG (1U << 1)
 543 #define CPUID_EXT3_SVM     (1U << 2)
 544 #define CPUID_EXT3_EXTAPIC (1U << 3)
 545 #define CPUID_EXT3_CR8LEG  (1U << 4)
 546 #define CPUID_EXT3_ABM     (1U << 5)
 547 #define CPUID_EXT3_SSE4A   (1U << 6)
 548 #define CPUID_EXT3_MISALIGNSSE (1U << 7)
 549 #define CPUID_EXT3_3DNOWPREFETCH (1U << 8)
 550 #define CPUID_EXT3_OSVW    (1U << 9)
 551 #define CPUID_EXT3_IBS     (1U << 10)
 552 #define CPUID_EXT3_XOP     (1U << 11)
 553 #define CPUID_EXT3_SKINIT  (1U << 12)
 554 #define CPUID_EXT3_WDT     (1U << 13)
 555 #define CPUID_EXT3_LWP     (1U << 15)
 556 #define CPUID_EXT3_FMA4    (1U << 16)
 557 #define CPUID_EXT3_TCE     (1U << 17)
 558 #define CPUID_EXT3_NODEID  (1U << 19)
 559 #define CPUID_EXT3_TBM     (1U << 21)
 560 #define CPUID_EXT3_TOPOEXT (1U << 22)
 561 #define CPUID_EXT3_PERFCORE (1U << 23)
 562 #define CPUID_EXT3_PERFNB  (1U << 24)
 563
 564 #define CPUID_SVM_NPT          (1U << 0)
 565 #define CPUID_SVM_LBRV         (1U << 1)
 566 #define CPUID_SVM_SVMLOCK      (1U << 2)
 567 #define CPUID_SVM_NRIPSAVE     (1U << 3)
 568 #define CPUID_SVM_TSCSCALE     (1U << 4)
 569 #define CPUID_SVM_VMCBCLEAN    (1U << 5)
 570 #define CPUID_SVM_FLUSHASID    (1U << 6)
 571 #define CPUID_SVM_DECODEASSIST (1U << 7)
 572 #define CPUID_SVM_PAUSEFILTER  (1U << 10)
 573 #define CPUID_SVM_PFTHRESHOLD  (1U << 12)
 574
 575 #define CPUID_7_0_EBX_FSGSBASE (1U << 0)
 576 #define CPUID_7_0_EBX_BMI1     (1U << 3)
 577 #define CPUID_7_0_EBX_HLE      (1U << 4)
 578 #define CPUID_7_0_EBX_AVX2     (1U << 5)
 579 #define CPUID_7_0_EBX_SMEP     (1U << 7)
 580 #define CPUID_7_0_EBX_BMI2     (1U << 8)
 581 #define CPUID_7_0_EBX_ERMS     (1U << 9)
 582 #define CPUID_7_0_EBX_INVPCID  (1U << 10)
 583 #define CPUID_7_0_EBX_RTM      (1U << 11)
 584 #define CPUID_7_0_EBX_MPX      (1U << 14)
 585 #define CPUID_7_0_EBX_AVX512F  (1U << 16) /* AVX-512 Foundation */
 586 #define CPUID_7_0_EBX_RDSEED   (1U << 18)
 587 #define CPUID_7_0_EBX_ADX      (1U << 19)
 588 #define CPUID_7_0_EBX_SMAP     (1U << 20)
 589 #define CPUID_7_0_EBX_PCOMMIT  (1U << 22) /* Persistent Commit */
 590 #define CPUID_7_0_EBX_CLFLUSHOPT (1U << 23) /* Flush a Cache Line Optimized */
 591 #define CPUID_7_0_EBX_CLWB     (1U << 24) /* Cache Line Write Back */
 592 #define CPUID_7_0_EBX_AVX512PF (1U << 26) /* AVX-512 Prefetch */
 593 #define CPUID_7_0_EBX_AVX512ER (1U << 27) /* AVX-512 Exponential and Reciprocal */
 594 #define CPUID_7_0_EBX_AVX512CD (1U << 28) /* AVX-512 Conflict Detection */
 595
 596 #define CPUID_7_0_ECX_PKU      (1U << 3)
 597 #define CPUID_7_0_ECX_OSPKE    (1U << 4)
 598
 599 #define CPUID_XSAVE_XSAVEOPT   (1U << 0)
 600 #define CPUID_XSAVE_XSAVEC     (1U << 1)
 601 #define CPUID_XSAVE_XGETBV1    (1U << 2)
 602 #define CPUID_XSAVE_XSAVES     (1U << 3)
 603
 604 #define CPUID_6_EAX_ARAT       (1U << 2)
 605
 606 /* CPUID[0x80000007].EDX flags: */
 607 #define CPUID_APM_INVTSC       (1U << 8)
 608
 609 #define CPUID_VENDOR_SZ      12
 610
 611 #define CPUID_VENDOR_INTEL_1 0x756e6547 /* "Genu" */
 612 #define CPUID_VENDOR_INTEL_2 0x49656e69 /* "ineI" */
 613 #define CPUID_VENDOR_INTEL_3 0x6c65746e /* "ntel" */
 614 #define CPUID_VENDOR_INTEL "GenuineIntel"
 615
 616 #define CPUID_VENDOR_AMD_1   0x68747541 /* "Auth" */
 617 #define CPUID_VENDOR_AMD_2   0x69746e65 /* "enti" */
 618 #define CPUID_VENDOR_AMD_3   0x444d4163 /* "cAMD" */
 619 #define CPUID_VENDOR_AMD   "AuthenticAMD"
 620
 621 #define CPUID_VENDOR_VIA   "CentaurHauls"
 622
 623 #define CPUID_MWAIT_IBE     (1U << 1) /* Interrupts can exit capability */
 624 #define CPUID_MWAIT_EMX     (1U << 0) /* enumeration supported */
 625
 626 #ifndef HYPERV_SPINLOCK_NEVER_RETRY
 627 #define HYPERV_SPINLOCK_NEVER_RETRY             0xFFFFFFFF
 628 #endif
 629
 630 #define EXCP00_DIVZ     0
 631 #define EXCP01_DB       1
 632 #define EXCP02_NMI      2
 633 #define EXCP03_INT3     3
 634 #define EXCP04_INTO     4
 635 #define EXCP05_BOUND    5
 636 #define EXCP06_ILLOP    6
 637 #define EXCP07_PREX     7
 638 #define EXCP08_DBLE     8
 639 #define EXCP09_XERR     9
 640 #define EXCP0A_TSS      10
 641 #define EXCP0B_NOSEG    11
 642 #define EXCP0C_STACK    12
 643 #define EXCP0D_GPF      13
 644 #define EXCP0E_PAGE     14
 645 #define EXCP10_COPR     16
 646 #define EXCP11_ALGN     17
 647 #define EXCP12_MCHK     18
 648
 649 #define EXCP_SYSCALL    0x100 /* only happens in user only emulation
 650                                  for syscall instruction */
 651
 652 /* i386-specific interrupt pending bits.  */
 653 #define CPU_INTERRUPT_POLL      CPU_INTERRUPT_TGT_EXT_1
 654 #define CPU_INTERRUPT_SMI       CPU_INTERRUPT_TGT_EXT_2
 655 #define CPU_INTERRUPT_NMI       CPU_INTERRUPT_TGT_EXT_3
 656 #define CPU_INTERRUPT_MCE       CPU_INTERRUPT_TGT_EXT_4
 657 #define CPU_INTERRUPT_VIRQ      CPU_INTERRUPT_TGT_INT_0
 658 #define CPU_INTERRUPT_SIPI      CPU_INTERRUPT_TGT_INT_1
 659 #define CPU_INTERRUPT_TPR       CPU_INTERRUPT_TGT_INT_2
 660
 661 /* Use a clearer name for this.  */
 662 #define CPU_INTERRUPT_INIT      CPU_INTERRUPT_RESET
 663
 664 typedef enum {
 665     CC_OP_DYNAMIC, /* must use dynamic code to get cc_op */
 666     CC_OP_EFLAGS,  /* all cc are explicitly computed, CC_SRC = flags */
 667
 668     CC_OP_MULB, /* modify all flags, C, O = (CC_SRC != 0) */
 669     CC_OP_MULW,
 670     CC_OP_MULL,
 671     CC_OP_MULQ,
 672
 673     CC_OP_ADDB, /* modify all flags, CC_DST = res, CC_SRC = src1 */
 674     CC_OP_ADDW,
 675     CC_OP_ADDL,
 676     CC_OP_ADDQ,
 677
 678     CC_OP_ADCB, /* modify all flags, CC_DST = res, CC_SRC = src1 */
 679     CC_OP_ADCW,
 680     CC_OP_ADCL,
 681     CC_OP_ADCQ,
 682
 683     CC_OP_SUBB, /* modify all flags, CC_DST = res, CC_SRC = src1 */
 684     CC_OP_SUBW,
 685     CC_OP_SUBL,
 686     CC_OP_SUBQ,
 687
 688     CC_OP_SBBB, /* modify all flags, CC_DST = res, CC_SRC = src1 */
 689     CC_OP_SBBW,
 690     CC_OP_SBBL,
 691     CC_OP_SBBQ,
 692
 693     CC_OP_LOGICB, /* modify all flags, CC_DST = res */
 694     CC_OP_LOGICW,
 695     CC_OP_LOGICL,
 696     CC_OP_LOGICQ,
 697
 698     CC_OP_INCB, /* modify all flags except, CC_DST = res, CC_SRC = C */
 699     CC_OP_INCW,
 700     CC_OP_INCL,
 701     CC_OP_INCQ,
 702
 703     CC_OP_DECB, /* modify all flags except, CC_DST = res, CC_SRC = C  */
 704     CC_OP_DECW,
 705     CC_OP_DECL,
 706     CC_OP_DECQ,
 707
 708     CC_OP_SHLB, /* modify all flags, CC_DST = res, CC_SRC.msb = C */
 709     CC_OP_SHLW,
 710     CC_OP_SHLL,
 711     CC_OP_SHLQ,
 712
 713     CC_OP_SARB, /* modify all flags, CC_DST = res, CC_SRC.lsb = C */
 714     CC_OP_SARW,
 715     CC_OP_SARL,
 716     CC_OP_SARQ,
 717
 718     CC_OP_BMILGB, /* Z,S via CC_DST, C = SRC==0; O=0; P,A undefined */
 719     CC_OP_BMILGW,
 720     CC_OP_BMILGL,
 721     CC_OP_BMILGQ,
 722
 723     CC_OP_ADCX, /* CC_DST = C, CC_SRC = rest.  */
 724     CC_OP_ADOX, /* CC_DST = O, CC_SRC = rest.  */
 725     CC_OP_ADCOX, /* CC_DST = C, CC_SRC2 = O, CC_SRC = rest.  */
 726
 727     CC_OP_CLR, /* Z set, all other flags clear.  */
 728
 729     CC_OP_NB,
 730 } CCOp;
 731
 732 typedef struct SegmentCache {
 733     uint32_t selector;
 734     target_ulong base;
 735     uint32_t limit;
 736     uint32_t flags;
 737 } SegmentCache;
 738
 739 #define MMREG_UNION(n, bits)        \
 740     union n {                       \
 741         uint8_t  _b_##n[(bits)/8];  \
 742         uint16_t _w_##n[(bits)/16]; \
 743         uint32_t _l_##n[(bits)/32]; \
 744         uint64_t _q_##n[(bits)/64]; \
 745         float32  _s_##n[(bits)/32]; \
 746         float64  _d_##n[(bits)/64]; \
 747     }
 748
 749 typedef MMREG_UNION(ZMMReg, 512) ZMMReg;
 750 typedef MMREG_UNION(MMXReg, 64)  MMXReg;
 751
 752 typedef struct BNDReg {
 753     uint64_t lb;
 754     uint64_t ub;
 755 } BNDReg;
 756
 757 typedef struct BNDCSReg {
 758     uint64_t cfgu;
 759     uint64_t sts;
 760 } BNDCSReg;
 761
 762 #define BNDCFG_ENABLE       1ULL
 763 #define BNDCFG_BNDPRESERVE  2ULL
 764 #define BNDCFG_BDIR_MASK    TARGET_PAGE_MASK
 765
 766 #ifdef HOST_WORDS_BIGENDIAN
 767 #define ZMM_B(n) _b_ZMMReg[63 - (n)]
 768 #define ZMM_W(n) _w_ZMMReg[31 - (n)]
 769 #define ZMM_L(n) _l_ZMMReg[15 - (n)]
 770 #define ZMM_S(n) _s_ZMMReg[15 - (n)]
 771 #define ZMM_Q(n) _q_ZMMReg[7 - (n)]
 772 #define ZMM_D(n) _d_ZMMReg[7 - (n)]
 773
 774 #define MMX_B(n) _b_MMXReg[7 - (n)]
 775 #define MMX_W(n) _w_MMXReg[3 - (n)]
 776 #define MMX_L(n) _l_MMXReg[1 - (n)]
 777 #define MMX_S(n) _s_MMXReg[1 - (n)]
 778 #else
 779 #define ZMM_B(n) _b_ZMMReg[n]
 780 #define ZMM_W(n) _w_ZMMReg[n]
 781 #define ZMM_L(n) _l_ZMMReg[n]
 782 #define ZMM_S(n) _s_ZMMReg[n]
 783 #define ZMM_Q(n) _q_ZMMReg[n]
 784 #define ZMM_D(n) _d_ZMMReg[n]
 785
 786 #define MMX_B(n) _b_MMXReg[n]
 787 #define MMX_W(n) _w_MMXReg[n]
 788 #define MMX_L(n) _l_MMXReg[n]
 789 #define MMX_S(n) _s_MMXReg[n]
 790 #endif
 791 #define MMX_Q(n) _q_MMXReg[n]
 792
 793 typedef union {
 794     floatx80 d __attribute__((aligned(16)));
 795     MMXReg mmx;
 796 } FPReg;
 797
 798 typedef struct {
 799     uint64_t base;
 800     uint64_t mask;
 801 } MTRRVar;
 802
 803 #define CPU_NB_REGS64 16
 804 #define CPU_NB_REGS32 8
 805
 806 #ifdef TARGET_X86_64
 807 #define CPU_NB_REGS CPU_NB_REGS64
 808 #else
 809 #define CPU_NB_REGS CPU_NB_REGS32
 810 #endif
 811
 812 #define MAX_FIXED_COUNTERS 3
 813 #define MAX_GP_COUNTERS    (MSR_IA32_PERF_STATUS - MSR_P6_EVNTSEL0)
 814
 815 #define NB_MMU_MODES 3
 816 #define TARGET_INSN_START_EXTRA_WORDS 1
 817
 818 #define NB_OPMASK_REGS 8
 819
 820 typedef enum TPRAccess {
 821     TPR_ACCESS_READ,
 822     TPR_ACCESS_WRITE,
 823 } TPRAccess;
 824
 825 typedef struct CPUX86State {
 826     /* standard registers */
 827     target_ulong regs[CPU_NB_REGS];
 828     target_ulong eip;
 829     target_ulong eflags; /* eflags register. During CPU emulation, CC
 830                         flags and DF are set to zero because they are
 831                         stored elsewhere */
 832
 833     /* emulator internal eflags handling */
 834     target_ulong cc_dst;
 835     target_ulong cc_src;
 836     target_ulong cc_src2;
 837     uint32_t cc_op;
 838     int32_t df; /* D flag : 1 if D = 0, -1 if D = 1 */
 839     uint32_t hflags; /* TB flags, see HF_xxx constants. These flags
 840                         are known at translation time. */
 841     uint32_t hflags2; /* various other flags, see HF2_xxx constants. */
 842
 843     /* segments */
 844     SegmentCache segs[6]; /* selector values */
 845     SegmentCache ldt;
 846     SegmentCache tr;
 847     SegmentCache gdt; /* only base and limit are used */
 848     SegmentCache idt; /* only base and limit are used */
 849
 850     target_ulong cr[5]; /* NOTE: cr1 is unused */
 851     int32_t a20_mask;
 852
 853     BNDReg bnd_regs[4];
 854     BNDCSReg bndcs_regs;
 855     uint64_t msr_bndcfgs;
 856     uint64_t efer;
 857
 858     /* Beginning of state preserved by INIT (dummy marker).  */
 859     struct {} start_init_save;
 860
 861     /* FPU state */
 862     unsigned int fpstt; /* top of stack index */
 863     uint16_t fpus;
 864     uint16_t fpuc;
 865     uint8_t fptags[8];   /* 0 = valid, 1 = empty */
 866     FPReg fpregs[8];
 867     /* KVM-only so far */
 868     uint16_t fpop;
 869     uint64_t fpip;
 870     uint64_t fpdp;
 871
 872     /* emulator internal variables */
 873     float_status fp_status;
 874     floatx80 ft0;
 875
 876     float_status mmx_status; /* for 3DNow! float ops */
 877     float_status sse_status;
 878     uint32_t mxcsr;
 879     ZMMReg xmm_regs[CPU_NB_REGS == 8 ? 8 : 32];
 880     ZMMReg xmm_t0;
 881     MMXReg mmx_t0;
 882
 883     uint64_t opmask_regs[NB_OPMASK_REGS];
 884
 885     /* sysenter registers */
 886     uint32_t sysenter_cs;
 887     target_ulong sysenter_esp;
 888     target_ulong sysenter_eip;
 889     uint64_t star;
 890
 891     uint64_t vm_hsave;
 892
 893 #ifdef TARGET_X86_64
 894     target_ulong lstar;
 895     target_ulong cstar;
 896     target_ulong fmask;
 897     target_ulong kernelgsbase;
 898 #endif
 899
 900     uint64_t tsc;
 901     uint64_t tsc_adjust;
 902     uint64_t tsc_deadline;
 903
 904     uint64_t mcg_status;
 905     uint64_t msr_ia32_misc_enable;
 906     uint64_t msr_ia32_feature_control;
 907
 908     uint64_t msr_fixed_ctr_ctrl;
 909     uint64_t msr_global_ctrl;
 910     uint64_t msr_global_status;
 911     uint64_t msr_global_ovf_ctrl;
 912     uint64_t msr_fixed_counters[MAX_FIXED_COUNTERS];
 913     uint64_t msr_gp_counters[MAX_GP_COUNTERS];
 914     uint64_t msr_gp_evtsel[MAX_GP_COUNTERS];
 915
 916     uint64_t pat;
 917     uint32_t smbase;
 918
 919     /* End of state preserved by INIT (dummy marker).  */
 920     struct {} end_init_save;
 921
 922     uint64_t system_time_msr;
 923     uint64_t wall_clock_msr;
 924     uint64_t steal_time_msr;
 925     uint64_t async_pf_en_msr;
 926     uint64_t pv_eoi_en_msr;
 927
 928     uint64_t msr_hv_hypercall;
 929     uint64_t msr_hv_guest_os_id;
 930     uint64_t msr_hv_vapic;
 931     uint64_t msr_hv_tsc;
 932     uint64_t msr_hv_crash_params[HV_X64_MSR_CRASH_PARAMS];
 933     uint64_t msr_hv_runtime;
 934     uint64_t msr_hv_synic_control;
 935     uint64_t msr_hv_synic_version;
 936     uint64_t msr_hv_synic_evt_page;
 937     uint64_t msr_hv_synic_msg_page;
 938     uint64_t msr_hv_synic_sint[HV_SYNIC_SINT_COUNT];
 939     uint64_t msr_hv_stimer_config[HV_SYNIC_STIMER_COUNT];
 940     uint64_t msr_hv_stimer_count[HV_SYNIC_STIMER_COUNT];
 941
 942     /* exception/interrupt handling */
 943     int error_code;
 944     int exception_is_int;
 945     target_ulong exception_next_eip;
 946     target_ulong dr[8]; /* debug registers; note dr4 and dr5 are unused */
 947     union {
 948         struct CPUBreakpoint *cpu_breakpoint[4];
 949         struct CPUWatchpoint *cpu_watchpoint[4];
 950     }; /* break/watchpoints for dr[0..3] */
 951     int old_exception;  /* exception in flight */
 952
 953     uint64_t vm_vmcb;
 954     uint64_t tsc_offset;
 955     uint64_t intercept;
 956     uint16_t intercept_cr_read;
 957     uint16_t intercept_cr_write;
 958     uint16_t intercept_dr_read;
 959     uint16_t intercept_dr_write;
 960     uint32_t intercept_exceptions;
 961     uint8_t v_tpr;
 962
 963     /* KVM states, automatically cleared on reset */
 964     uint8_t nmi_injected;
 965     uint8_t nmi_pending;
 966
 967     CPU_COMMON
 968
 969     /* Fields from here on are preserved across CPU reset. */
 970
 971     /* processor features (e.g. for CPUID insn) */
 972     uint32_t cpuid_level;
 973     uint32_t cpuid_xlevel;
 974     uint32_t cpuid_xlevel2;
 975     uint32_t cpuid_vendor1;
 976     uint32_t cpuid_vendor2;
 977     uint32_t cpuid_vendor3;
 978     uint32_t cpuid_version;
 979     FeatureWordArray features;
 980     uint32_t cpuid_model[12];
 981
 982     /* MTRRs */
 983     uint64_t mtrr_fixed[11];
 984     uint64_t mtrr_deftype;
 985     MTRRVar mtrr_var[MSR_MTRRcap_VCNT];
 986
 987     /* For KVM */
 988     uint32_t mp_state;
 989     int32_t exception_injected;
 990     int32_t interrupt_injected;
 991     uint8_t soft_interrupt;
 992     uint8_t has_error_code;
 993     uint32_t sipi_vector;
 994     bool tsc_valid;
 995     int64_t tsc_khz;
 996     int64_t user_tsc_khz; /* for sanity check only */
 997     void *kvm_xsave_buf;
 998
 999     uint64_t mcg_cap;
1000     uint64_t mcg_ctl;
1001     uint64_t mce_banks[MCE_BANKS_DEF*4];
1002
1003     uint64_t tsc_aux;
1004
1005     /* vmstate */
1006     uint16_t fpus_vmstate;
1007     uint16_t fptag_vmstate;
1008     uint16_t fpregs_format_vmstate;
1009     uint64_t xstate_bv;
1010
1011     uint64_t xcr0;
1012     uint64_t xss;
1013
1014     uint32_t pkru;
1015
1016     TPRAccess tpr_access_type;
1017 } CPUX86State;
1018
1019 #include "cpu-qom.h"
1020
1021 X86CPU *cpu_x86_init(const char *cpu_model);
1022 X86CPU *cpu_x86_create(const char *cpu_model, Error **errp);
1023 int cpu_x86_exec(CPUState *cpu);
1024 void x86_cpu_list(FILE *f, fprintf_function cpu_fprintf);
1025 void x86_cpudef_setup(void);
1026 int cpu_x86_support_mca_broadcast(CPUX86State *env);
1027
1028 int cpu_get_pic_interrupt(CPUX86State *s);
1029 /* MSDOS compatibility mode FPU exception support */
1030 void cpu_set_ferr(CPUX86State *s);
1031
1032 /* this function must always be used to load data in the segment
1033    cache: it synchronizes the hflags with the segment cache values */
1034 static inline void cpu_x86_load_seg_cache(CPUX86State *env,
1035                                           int seg_reg, unsigned int selector,
1036                                           target_ulong base,
1037                                           unsigned int limit,
1038                                           unsigned int flags)
1039 {
1040     SegmentCache *sc;
1041     unsigned int new_hflags;
1042
1043     sc = &env->segs[seg_reg];
1044     sc->selector = selector;
1045     sc->base = base;
1046     sc->limit = limit;
1047     sc->flags = flags;
1048
1049     /* update the hidden flags */
1050     {
1051         if (seg_reg == R_CS) {
1052 #ifdef TARGET_X86_64
1053             if ((env->hflags & HF_LMA_MASK) && (flags & DESC_L_MASK)) {
1054                 /* long mode */
1055                 env->hflags |= HF_CS32_MASK | HF_SS32_MASK | HF_CS64_MASK;
1056                 env->hflags &= ~(HF_ADDSEG_MASK);
1057             } else
1058 #endif
1059             {
1060                 /* legacy / compatibility case */
1061                 new_hflags = (env->segs[R_CS].flags & DESC_B_MASK)
1062                     >> (DESC_B_SHIFT - HF_CS32_SHIFT);
1063                 env->hflags = (env->hflags & ~(HF_CS32_MASK | HF_CS64_MASK)) |
1064                     new_hflags;
1065             }
1066         }
1067         if (seg_reg == R_SS) {
1068             int cpl = (flags >> DESC_DPL_SHIFT) & 3;
1069 #if HF_CPL_MASK != 3
1070 #error HF_CPL_MASK is hardcoded
1071 #endif
1072             env->hflags = (env->hflags & ~HF_CPL_MASK) | cpl;
1073         }
1074         new_hflags = (env->segs[R_SS].flags & DESC_B_MASK)
1075             >> (DESC_B_SHIFT - HF_SS32_SHIFT);
1076         if (env->hflags & HF_CS64_MASK) {
1077             /* zero base assumed for DS, ES and SS in long mode */
1078         } else if (!(env->cr[0] & CR0_PE_MASK) ||
1079                    (env->eflags & VM_MASK) ||
1080                    !(env->hflags & HF_CS32_MASK)) {
1081             /* XXX: try to avoid this test. The problem comes from the
1082                fact that is real mode or vm86 mode we only modify the
1083                'base' and 'selector' fields of the segment cache to go
1084                faster. A solution may be to force addseg to one in
1085                translate-i386.c. */
1086             new_hflags |= HF_ADDSEG_MASK;
1087         } else {
1088             new_hflags |= ((env->segs[R_DS].base |
1089                             env->segs[R_ES].base |
1090                             env->segs[R_SS].base) != 0) <<
1091                 HF_ADDSEG_SHIFT;
1092         }
1093         env->hflags = (env->hflags &
1094                        ~(HF_SS32_MASK | HF_ADDSEG_MASK)) | new_hflags;
1095     }
1096 }
1097
1098 static inline void cpu_x86_load_seg_cache_sipi(X86CPU *cpu,
1099                                                uint8_t sipi_vector)
1100 {
1101     CPUState *cs = CPU(cpu);
1102     CPUX86State *env = &cpu->env;
1103
1104     env->eip = 0;
1105     cpu_x86_load_seg_cache(env, R_CS, sipi_vector << 8,
1106                            sipi_vector << 12,
1107                            env->segs[R_CS].limit,
1108                            env->segs[R_CS].flags);
1109     cs->halted = 0;
1110 }
1111
1112 int cpu_x86_get_descr_debug(CPUX86State *env, unsigned int selector,
1113                             target_ulong *base, unsigned int *limit,
1114                             unsigned int *flags);
1115
1116 /* op_helper.c */
1117 /* used for debug or cpu save/restore */
1118 void cpu_get_fp80(uint64_t *pmant, uint16_t *pexp, floatx80 f);
1119 floatx80 cpu_set_fp80(uint64_t mant, uint16_t upper);
1120
1121 /* cpu-exec.c */
1122 /* the following helpers are only usable in user mode simulation as
1123    they can trigger unexpected exceptions */
1124 void cpu_x86_load_seg(CPUX86State *s, int seg_reg, int selector);
1125 void cpu_x86_fsave(CPUX86State *s, target_ulong ptr, int data32);
1126 void cpu_x86_frstor(CPUX86State *s, target_ulong ptr, int data32);
1127
1128 /* you can call this signal handler from your SIGBUS and SIGSEGV
1129    signal handlers to inform the virtual CPU of exceptions. non zero
1130    is returned if the signal was handled by the virtual CPU.  */
1131 int cpu_x86_signal_handler(int host_signum, void *pinfo,
1132                            void *puc);
1133
1134 /* cpu.c */
1135 typedef struct ExtSaveArea {
1136     uint32_t feature, bits;
1137     uint32_t offset, size;
1138 } ExtSaveArea;
1139
1140 extern const ExtSaveArea x86_ext_save_areas[];
1141
1142 void cpu_x86_cpuid(CPUX86State *env, uint32_t index, uint32_t count,
1143                    uint32_t *eax, uint32_t *ebx,
1144                    uint32_t *ecx, uint32_t *edx);
1145 void cpu_clear_apic_feature(CPUX86State *env);
1146 void host_cpuid(uint32_t function, uint32_t count,
1147                 uint32_t *eax, uint32_t *ebx, uint32_t *ecx, uint32_t *edx);
1148
1149 /* helper.c */
1150 int x86_cpu_handle_mmu_fault(CPUState *cpu, vaddr addr,
1151                              int is_write, int mmu_idx);
1152 void x86_cpu_set_a20(X86CPU *cpu, int a20_state);
1153
1154 #ifndef CONFIG_USER_ONLY
1155 uint8_t x86_ldub_phys(CPUState *cs, hwaddr addr);
1156 uint32_t x86_lduw_phys(CPUState *cs, hwaddr addr);
1157 uint32_t x86_ldl_phys(CPUState *cs, hwaddr addr);
1158 uint64_t x86_ldq_phys(CPUState *cs, hwaddr addr);
1159 void x86_stb_phys(CPUState *cs, hwaddr addr, uint8_t val);
1160 void x86_stl_phys_notdirty(CPUState *cs, hwaddr addr, uint32_t val);
1161 void x86_stw_phys(CPUState *cs, hwaddr addr, uint32_t val);
1162 void x86_stl_phys(CPUState *cs, hwaddr addr, uint32_t val);
1163 void x86_stq_phys(CPUState *cs, hwaddr addr, uint64_t val);
1164 #endif
1165
1166 void breakpoint_handler(CPUState *cs);
1167
1168 /* will be suppressed */
1169 void cpu_x86_update_cr0(CPUX86State *env, uint32_t new_cr0);
1170 void cpu_x86_update_cr3(CPUX86State *env, target_ulong new_cr3);
1171 void cpu_x86_update_cr4(CPUX86State *env, uint32_t new_cr4);
1172 void cpu_x86_update_dr7(CPUX86State *env, uint32_t new_dr7);
1173
1174 /* hw/pc.c */
1175 uint64_t cpu_get_tsc(CPUX86State *env);
1176
1177 #define TARGET_PAGE_BITS 12
1178
1179 #ifdef TARGET_X86_64
1180 #define TARGET_PHYS_ADDR_SPACE_BITS 52
1181 /* ??? This is really 48 bits, sign-extended, but the only thing
1182    accessible to userland with bit 48 set is the VSYSCALL, and that
1183    is handled via other mechanisms.  */
1184 #define TARGET_VIRT_ADDR_SPACE_BITS 47
1185 #else
1186 #define TARGET_PHYS_ADDR_SPACE_BITS 36
1187 #define TARGET_VIRT_ADDR_SPACE_BITS 32
1188 #endif
1189
1190 /* XXX: This value should match the one returned by CPUID
1191  * and in exec.c */
1192 # if defined(TARGET_X86_64)
1193 # define PHYS_ADDR_MASK 0xffffffffffLL
1194 # else
1195 # define PHYS_ADDR_MASK 0xfffffffffLL
1196 # endif
1197
1198 #define cpu_init(cpu_model) CPU(cpu_x86_init(cpu_model))
1199
1200 #define cpu_exec cpu_x86_exec
1201 #define cpu_signal_handler cpu_x86_signal_handler
1202 #define cpu_list x86_cpu_list
1203 #define cpudef_setup x86_cpudef_setup
1204
1205 /* MMU modes definitions */
1206 #define MMU_MODE0_SUFFIX _ksmap
1207 #define MMU_MODE1_SUFFIX _user
1208 #define MMU_MODE2_SUFFIX _knosmap /* SMAP disabled or CPL<3 && AC=1 */
1209 #define MMU_KSMAP_IDX   0
1210 #define MMU_USER_IDX    1
1211 #define MMU_KNOSMAP_IDX 2
1212 static inline int cpu_mmu_index(CPUX86State *env, bool ifetch)
1213 {
1214     return (env->hflags & HF_CPL_MASK) == 3 ? MMU_USER_IDX :
1215         (!(env->hflags & HF_SMAP_MASK) || (env->eflags & AC_MASK))
1216         ? MMU_KNOSMAP_IDX : MMU_KSMAP_IDX;
1217 }
1218
1219 static inline int cpu_mmu_index_kernel(CPUX86State *env)
1220 {
1221     return !(env->hflags & HF_SMAP_MASK) ? MMU_KNOSMAP_IDX :
1222         ((env->hflags & HF_CPL_MASK) < 3 && (env->eflags & AC_MASK))
1223         ? MMU_KNOSMAP_IDX : MMU_KSMAP_IDX;
1224 }
1225
1226 #define CC_DST  (env->cc_dst)
1227 #define CC_SRC  (env->cc_src)
1228 #define CC_SRC2 (env->cc_src2)
1229 #define CC_OP   (env->cc_op)
1230
1231 /* n must be a constant to be efficient */
1232 static inline target_long lshift(target_long x, int n)
1233 {
1234     if (n >= 0) {
1235         return x << n;
1236     } else {
1237         return x >> (-n);
1238     }
1239 }
1240
1241 /* float macros */
1242 #define FT0    (env->ft0)
1243 #define ST0    (env->fpregs[env->fpstt].d)
1244 #define ST(n)  (env->fpregs[(env->fpstt + (n)) & 7].d)
1245 #define ST1    ST(1)
1246
1247 /* translate.c */
1248 void tcg_x86_init(void);
1249
1250 #include "exec/cpu-all.h"
1251 #include "svm.h"
1252
1253 #if !defined(CONFIG_USER_ONLY)
1254 #include "hw/i386/apic.h"
1255 #endif
1256
1257 #include "exec/exec-all.h"
1258
1259 static inline void cpu_get_tb_cpu_state(CPUX86State *env, target_ulong *pc,
1260                                         target_ulong *cs_base, int *flags)
1261 {
1262     *cs_base = env->segs[R_CS].base;
1263     *pc = *cs_base + env->eip;
1264     *flags = env->hflags |
1265         (env->eflags & (IOPL_MASK | TF_MASK | RF_MASK | VM_MASK | AC_MASK));
1266 }
1267
1268 void do_cpu_init(X86CPU *cpu);
1269 void do_cpu_sipi(X86CPU *cpu);
1270
1271 #define MCE_INJECT_BROADCAST    1
1272 #define MCE_INJECT_UNCOND_AO    2
1273
1274 void cpu_x86_inject_mce(Monitor *mon, X86CPU *cpu, int bank,
1275                         uint64_t status, uint64_t mcg_status, uint64_t addr,
1276                         uint64_t misc, int flags);
1277
1278 /* excp_helper.c */
1279 void QEMU_NORETURN raise_exception(CPUX86State *env, int exception_index);
1280 void QEMU_NORETURN raise_exception_ra(CPUX86State *env, int exception_index,
1281                                       uintptr_t retaddr);
1282 void QEMU_NORETURN raise_exception_err(CPUX86State *env, int exception_index,
1283                                        int error_code);
1284 void QEMU_NORETURN raise_exception_err_ra(CPUX86State *env, int exception_index,
1285                                           int error_code, uintptr_t retaddr);
1286 void QEMU_NORETURN raise_interrupt(CPUX86State *nenv, int intno, int is_int,
1287                                    int error_code, int next_eip_addend);
1288
1289 /* cc_helper.c */
1290 extern const uint8_t parity_table[256];
1291 uint32_t cpu_cc_compute_all(CPUX86State *env1, int op);
1292 void update_fp_status(CPUX86State *env);
1293
1294 static inline uint32_t cpu_compute_eflags(CPUX86State *env)
1295 {
1296     return env->eflags | cpu_cc_compute_all(env, CC_OP) | (env->df & DF_MASK);
1297 }
1298
1299 /* NOTE: the translator must set DisasContext.cc_op to CC_OP_EFLAGS
1300  * after generating a call to a helper that uses this.
1301  */
1302 static inline void cpu_load_eflags(CPUX86State *env, int eflags,
1303                                    int update_mask)
1304 {
1305     CC_SRC = eflags & (CC_O | CC_S | CC_Z | CC_A | CC_P | CC_C);
1306     CC_OP = CC_OP_EFLAGS;
1307     env->df = 1 - (2 * ((eflags >> 10) & 1));
1308     env->eflags = (env->eflags & ~update_mask) |
1309         (eflags & update_mask) | 0x2;
1310 }
1311
1312 /* load efer and update the corresponding hflags. XXX: do consistency
1313    checks with cpuid bits? */
1314 static inline void cpu_load_efer(CPUX86State *env, uint64_t val)
1315 {
1316     env->efer = val;
1317     env->hflags &= ~(HF_LMA_MASK | HF_SVME_MASK);
1318     if (env->efer & MSR_EFER_LMA) {
1319         env->hflags |= HF_LMA_MASK;
1320     }
1321     if (env->efer & MSR_EFER_SVME) {
1322         env->hflags |= HF_SVME_MASK;
1323     }
1324 }
1325
1326 static inline MemTxAttrs cpu_get_mem_attrs(CPUX86State *env)
1327 {
1328     return ((MemTxAttrs) { .secure = (env->hflags & HF_SMM_MASK) != 0 });
1329 }
1330
1331 /* fpu_helper.c */
1332 void cpu_set_mxcsr(CPUX86State *env, uint32_t val);
1333 void cpu_set_fpuc(CPUX86State *env, uint16_t val);
1334
1335 /* mem_helper.c */
1336 void helper_lock_init(void);
1337
1338 /* svm_helper.c */
1339 void cpu_svm_check_intercept_param(CPUX86State *env1, uint32_t type,
1340                                    uint64_t param);
1341 void cpu_vmexit(CPUX86State *nenv, uint32_t exit_code, uint64_t exit_info_1);
1342
1343 /* seg_helper.c */
1344 void do_interrupt_x86_hardirq(CPUX86State *env, int intno, int is_hw);
1345
1346 /* smm_helper.c */
1347 void do_smm_enter(X86CPU *cpu);
1348 void cpu_smm_update(X86CPU *cpu);
1349
1350 void cpu_report_tpr_access(CPUX86State *env, TPRAccess access);
1351
1352 /* Change the value of a KVM-specific default
1353  *
1354  * If value is NULL, no default will be set and the original
1355  * value from the CPU model table will be kept.
1356  *
1357  * It is valid to call this funciton only for properties that
1358  * are already present in the kvm_default_props table.
1359  */
1360 void x86_cpu_change_kvm_default(const char *prop, const char *value);
1361
1362 /* mpx_helper.c */
1363 void cpu_sync_bndcs_hflags(CPUX86State *env);
1364
1365 /* Return name of 32-bit register, from a R_* constant */
1366 const char *get_register_name_32(unsigned int reg);
1367
1368 void enable_compat_apic_id_mode(void);
1369
1370 #define APIC_DEFAULT_ADDRESS 0xfee00000
1371 #define APIC_SPACE_SIZE      0x100000
1372
1373 void x86_cpu_dump_local_apic_state(CPUState *cs, FILE *f,
1374                                    fprintf_function cpu_fprintf, int flags);
1375
1376 #endif /* CPU_I386_H */