target-arm/op_helper.c

   1 /*
   2  *  ARM helper routines
   3  *
   4  *  Copyright (c) 2005-2007 CodeSourcery, LLC
   5  *
   6  * This library is free software; you can redistribute it and/or
   7  * modify it under the terms of the GNU Lesser General Public
   8  * License as published by the Free Software Foundation; either
   9  * version 2 of the License, or (at your option) any later version.
  10  *
  11  * This library is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
  14  * Lesser General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU Lesser General Public
  17  * License along with this library; if not, see <http://www.gnu.org/licenses/>.
  18  */
  19 #include "qemu/osdep.h"
  20 #include "cpu.h"
  21 #include "exec/helper-proto.h"
  22 #include "internals.h"
  23 #include "exec/cpu_ldst.h"
  24
  25 #define SIGNBIT (uint32_t)0x80000000
  26 #define SIGNBIT64 ((uint64_t)1 << 63)
  27
  28 static void raise_exception(CPUARMState *env, uint32_t excp,
  29                             uint32_t syndrome, uint32_t target_el)
  30 {
  31     CPUState *cs = CPU(arm_env_get_cpu(env));
  32
  33     assert(!excp_is_internal(excp));
  34     cs->exception_index = excp;
  35     env->exception.syndrome = syndrome;
  36     env->exception.target_el = target_el;
  37     cpu_loop_exit(cs);
  38 }
  39
  40 static int exception_target_el(CPUARMState *env)
  41 {
  42     int target_el = MAX(1, arm_current_el(env));
  43
  44     /* No such thing as secure EL1 if EL3 is aarch32, so update the target EL
  45      * to EL3 in this case.
  46      */
  47     if (arm_is_secure(env) && !arm_el_is_aa64(env, 3) && target_el == 1) {
  48         target_el = 3;
  49     }
  50
  51     return target_el;
  52 }
  53
  54 uint32_t HELPER(neon_tbl)(CPUARMState *env, uint32_t ireg, uint32_t def,
  55                           uint32_t rn, uint32_t maxindex)
  56 {
  57     uint32_t val;
  58     uint32_t tmp;
  59     int index;
  60     int shift;
  61     uint64_t *table;
  62     table = (uint64_t *)&env->vfp.regs[rn];
  63     val = 0;
  64     for (shift = 0; shift < 32; shift += 8) {
  65         index = (ireg >> shift) & 0xff;
  66         if (index < maxindex) {
  67             tmp = (table[index >> 3] >> ((index & 7) << 3)) & 0xff;
  68             val |= tmp << shift;
  69         } else {
  70             val |= def & (0xff << shift);
  71         }
  72     }
  73     return val;
  74 }
  75
  76 #if !defined(CONFIG_USER_ONLY)
  77
  78 /* try to fill the TLB and return an exception if error. If retaddr is
  79  * NULL, it means that the function was called in C code (i.e. not
  80  * from generated code or from helper.c)
  81  */
  82 void tlb_fill(CPUState *cs, target_ulong addr, int is_write, int mmu_idx,
  83               uintptr_t retaddr)
  84 {
  85     bool ret;
  86     uint32_t fsr = 0;
  87     ARMMMUFaultInfo fi = {};
  88
  89     ret = arm_tlb_fill(cs, addr, is_write, mmu_idx, &fsr, &fi);
  90     if (unlikely(ret)) {
  91         ARMCPU *cpu = ARM_CPU(cs);
  92         CPUARMState *env = &cpu->env;
  93         uint32_t syn, exc;
  94         unsigned int target_el;
  95         bool same_el;
  96
  97         if (retaddr) {
  98             /* now we have a real cpu fault */
  99             cpu_restore_state(cs, retaddr);
 100         }
 101
 102         target_el = exception_target_el(env);
 103         if (fi.stage2) {
 104             target_el = 2;
 105             env->cp15.hpfar_el2 = extract64(fi.s2addr, 12, 47) << 4;
 106         }
 107         same_el = arm_current_el(env) == target_el;
 108         /* AArch64 syndrome does not have an LPAE bit */
 109         syn = fsr & ~(1 << 9);
 110
 111         /* For insn and data aborts we assume there is no instruction syndrome
 112          * information; this is always true for exceptions reported to EL1.
 113          */
 114         if (is_write == 2) {
 115             syn = syn_insn_abort(same_el, 0, fi.s1ptw, syn);
 116             exc = EXCP_PREFETCH_ABORT;
 117         } else {
 118             syn = syn_data_abort(same_el, 0, 0, fi.s1ptw, is_write == 1, syn);
 119             if (is_write == 1 && arm_feature(env, ARM_FEATURE_V6)) {
 120                 fsr |= (1 << 11);
 121             }
 122             exc = EXCP_DATA_ABORT;
 123         }
 124
 125         env->exception.vaddress = addr;
 126         env->exception.fsr = fsr;
 127         raise_exception(env, exc, syn, target_el);
 128     }
 129 }
 130
 131 /* Raise a data fault alignment exception for the specified virtual address */
 132 void arm_cpu_do_unaligned_access(CPUState *cs, vaddr vaddr, int is_write,
 133                                  int is_user, uintptr_t retaddr)
 134 {
 135     ARMCPU *cpu = ARM_CPU(cs);
 136     CPUARMState *env = &cpu->env;
 137     int target_el;
 138     bool same_el;
 139
 140     if (retaddr) {
 141         /* now we have a real cpu fault */
 142         cpu_restore_state(cs, retaddr);
 143     }
 144
 145     target_el = exception_target_el(env);
 146     same_el = (arm_current_el(env) == target_el);
 147
 148     env->exception.vaddress = vaddr;
 149
 150     /* the DFSR for an alignment fault depends on whether we're using
 151      * the LPAE long descriptor format, or the short descriptor format
 152      */
 153     if (arm_s1_regime_using_lpae_format(env, cpu_mmu_index(env, false))) {
 154         env->exception.fsr = 0x21;
 155     } else {
 156         env->exception.fsr = 0x1;
 157     }
 158
 159     if (is_write == 1 && arm_feature(env, ARM_FEATURE_V6)) {
 160         env->exception.fsr |= (1 << 11);
 161     }
 162
 163     raise_exception(env, EXCP_DATA_ABORT,
 164                     syn_data_abort(same_el, 0, 0, 0, is_write == 1, 0x21),
 165                     target_el);
 166 }
 167
 168 #endif /* !defined(CONFIG_USER_ONLY) */
 169
 170 uint32_t HELPER(add_setq)(CPUARMState *env, uint32_t a, uint32_t b)
 171 {
 172     uint32_t res = a + b;
 173     if (((res ^ a) & SIGNBIT) && !((a ^ b) & SIGNBIT))
 174         env->QF = 1;
 175     return res;
 176 }
 177
 178 uint32_t HELPER(add_saturate)(CPUARMState *env, uint32_t a, uint32_t b)
 179 {
 180     uint32_t res = a + b;
 181     if (((res ^ a) & SIGNBIT) && !((a ^ b) & SIGNBIT)) {
 182         env->QF = 1;
 183         res = ~(((int32_t)a >> 31) ^ SIGNBIT);
 184     }
 185     return res;
 186 }
 187
 188 uint32_t HELPER(sub_saturate)(CPUARMState *env, uint32_t a, uint32_t b)
 189 {
 190     uint32_t res = a - b;
 191     if (((res ^ a) & SIGNBIT) && ((a ^ b) & SIGNBIT)) {
 192         env->QF = 1;
 193         res = ~(((int32_t)a >> 31) ^ SIGNBIT);
 194     }
 195     return res;
 196 }
 197
 198 uint32_t HELPER(double_saturate)(CPUARMState *env, int32_t val)
 199 {
 200     uint32_t res;
 201     if (val >= 0x40000000) {
 202         res = ~SIGNBIT;
 203         env->QF = 1;
 204     } else if (val <= (int32_t)0xc0000000) {
 205         res = SIGNBIT;
 206         env->QF = 1;
 207     } else {
 208         res = val << 1;
 209     }
 210     return res;
 211 }
 212
 213 uint32_t HELPER(add_usaturate)(CPUARMState *env, uint32_t a, uint32_t b)
 214 {
 215     uint32_t res = a + b;
 216     if (res < a) {
 217         env->QF = 1;
 218         res = ~0;
 219     }
 220     return res;
 221 }
 222
 223 uint32_t HELPER(sub_usaturate)(CPUARMState *env, uint32_t a, uint32_t b)
 224 {
 225     uint32_t res = a - b;
 226     if (res > a) {
 227         env->QF = 1;
 228         res = 0;
 229     }
 230     return res;
 231 }
 232
 233 /* Signed saturation.  */
 234 static inline uint32_t do_ssat(CPUARMState *env, int32_t val, int shift)
 235 {
 236     int32_t top;
 237     uint32_t mask;
 238
 239     top = val >> shift;
 240     mask = (1u << shift) - 1;
 241     if (top > 0) {
 242         env->QF = 1;
 243         return mask;
 244     } else if (top < -1) {
 245         env->QF = 1;
 246         return ~mask;
 247     }
 248     return val;
 249 }
 250
 251 /* Unsigned saturation.  */
 252 static inline uint32_t do_usat(CPUARMState *env, int32_t val, int shift)
 253 {
 254     uint32_t max;
 255
 256     max = (1u << shift) - 1;
 257     if (val < 0) {
 258         env->QF = 1;
 259         return 0;
 260     } else if (val > max) {
 261         env->QF = 1;
 262         return max;
 263     }
 264     return val;
 265 }
 266
 267 /* Signed saturate.  */
 268 uint32_t HELPER(ssat)(CPUARMState *env, uint32_t x, uint32_t shift)
 269 {
 270     return do_ssat(env, x, shift);
 271 }
 272
 273 /* Dual halfword signed saturate.  */
 274 uint32_t HELPER(ssat16)(CPUARMState *env, uint32_t x, uint32_t shift)
 275 {
 276     uint32_t res;
 277
 278     res = (uint16_t)do_ssat(env, (int16_t)x, shift);
 279     res |= do_ssat(env, ((int32_t)x) >> 16, shift) << 16;
 280     return res;
 281 }
 282
 283 /* Unsigned saturate.  */
 284 uint32_t HELPER(usat)(CPUARMState *env, uint32_t x, uint32_t shift)
 285 {
 286     return do_usat(env, x, shift);
 287 }
 288
 289 /* Dual halfword unsigned saturate.  */
 290 uint32_t HELPER(usat16)(CPUARMState *env, uint32_t x, uint32_t shift)
 291 {
 292     uint32_t res;
 293
 294     res = (uint16_t)do_usat(env, (int16_t)x, shift);
 295     res |= do_usat(env, ((int32_t)x) >> 16, shift) << 16;
 296     return res;
 297 }
 298
 299 /* Function checks whether WFx (WFI/WFE) instructions are set up to be trapped.
 300  * The function returns the target EL (1-3) if the instruction is to be trapped;
 301  * otherwise it returns 0 indicating it is not trapped.
 302  */
 303 static inline int check_wfx_trap(CPUARMState *env, bool is_wfe)
 304 {
 305     int cur_el = arm_current_el(env);
 306     uint64_t mask;
 307
 308     /* If we are currently in EL0 then we need to check if SCTLR is set up for
 309      * WFx instructions being trapped to EL1. These trap bits don't exist in v7.
 310      */
 311     if (cur_el < 1 && arm_feature(env, ARM_FEATURE_V8)) {
 312         int target_el;
 313
 314         mask = is_wfe ? SCTLR_nTWE : SCTLR_nTWI;
 315         if (arm_is_secure_below_el3(env) && !arm_el_is_aa64(env, 3)) {
 316             /* Secure EL0 and Secure PL1 is at EL3 */
 317             target_el = 3;
 318         } else {
 319             target_el = 1;
 320         }
 321
 322         if (!(env->cp15.sctlr_el[target_el] & mask)) {
 323             return target_el;
 324         }
 325     }
 326
 327     /* We are not trapping to EL1; trap to EL2 if HCR_EL2 requires it
 328      * No need for ARM_FEATURE check as if HCR_EL2 doesn't exist the
 329      * bits will be zero indicating no trap.
 330      */
 331     if (cur_el < 2 && !arm_is_secure(env)) {
 332         mask = (is_wfe) ? HCR_TWE : HCR_TWI;
 333         if (env->cp15.hcr_el2 & mask) {
 334             return 2;
 335         }
 336     }
 337
 338     /* We are not trapping to EL1 or EL2; trap to EL3 if SCR_EL3 requires it */
 339     if (cur_el < 3) {
 340         mask = (is_wfe) ? SCR_TWE : SCR_TWI;
 341         if (env->cp15.scr_el3 & mask) {
 342             return 3;
 343         }
 344     }
 345
 346     return 0;
 347 }
 348
 349 void HELPER(wfi)(CPUARMState *env)
 350 {
 351     CPUState *cs = CPU(arm_env_get_cpu(env));
 352     int target_el = check_wfx_trap(env, false);
 353
 354     if (cpu_has_work(cs)) {
 355         /* Don't bother to go into our "low power state" if
 356          * we would just wake up immediately.
 357          */
 358         return;
 359     }
 360
 361     if (target_el) {
 362         env->pc -= 4;
 363         raise_exception(env, EXCP_UDEF, syn_wfx(1, 0xe, 0), target_el);
 364     }
 365
 366     cs->exception_index = EXCP_HLT;
 367     cs->halted = 1;
 368     cpu_loop_exit(cs);
 369 }
 370
 371 void HELPER(wfe)(CPUARMState *env)
 372 {
 373     /* This is a hint instruction that is semantically different
 374      * from YIELD even though we currently implement it identically.
 375      * Don't actually halt the CPU, just yield back to top
 376      * level loop. This is not going into a "low power state"
 377      * (ie halting until some event occurs), so we never take
 378      * a configurable trap to a different exception level.
 379      */
 380     HELPER(yield)(env);
 381 }
 382
 383 void HELPER(yield)(CPUARMState *env)
 384 {
 385     ARMCPU *cpu = arm_env_get_cpu(env);
 386     CPUState *cs = CPU(cpu);
 387
 388     /* This is a non-trappable hint instruction that generally indicates
 389      * that the guest is currently busy-looping. Yield control back to the
 390      * top level loop so that a more deserving VCPU has a chance to run.
 391      */
 392     cs->exception_index = EXCP_YIELD;
 393     cpu_loop_exit(cs);
 394 }
 395
 396 /* Raise an internal-to-QEMU exception. This is limited to only
 397  * those EXCP values which are special cases for QEMU to interrupt
 398  * execution and not to be used for exceptions which are passed to
 399  * the guest (those must all have syndrome information and thus should
 400  * use exception_with_syndrome).
 401  */
 402 void HELPER(exception_internal)(CPUARMState *env, uint32_t excp)
 403 {
 404     CPUState *cs = CPU(arm_env_get_cpu(env));
 405
 406     assert(excp_is_internal(excp));
 407     cs->exception_index = excp;
 408     cpu_loop_exit(cs);
 409 }
 410
 411 /* Raise an exception with the specified syndrome register value */
 412 void HELPER(exception_with_syndrome)(CPUARMState *env, uint32_t excp,
 413                                      uint32_t syndrome, uint32_t target_el)
 414 {
 415     raise_exception(env, excp, syndrome, target_el);
 416 }
 417
 418 uint32_t HELPER(cpsr_read)(CPUARMState *env)
 419 {
 420     return cpsr_read(env) & ~(CPSR_EXEC | CPSR_RESERVED);
 421 }
 422
 423 void HELPER(cpsr_write)(CPUARMState *env, uint32_t val, uint32_t mask)
 424 {
 425     cpsr_write(env, val, mask);
 426 }
 427
 428 /* Access to user mode registers from privileged modes.  */
 429 uint32_t HELPER(get_user_reg)(CPUARMState *env, uint32_t regno)
 430 {
 431     uint32_t val;
 432
 433     if (regno == 13) {
 434         val = env->banked_r13[BANK_USRSYS];
 435     } else if (regno == 14) {
 436         val = env->banked_r14[BANK_USRSYS];
 437     } else if (regno >= 8
 438                && (env->uncached_cpsr & 0x1f) == ARM_CPU_MODE_FIQ) {
 439         val = env->usr_regs[regno - 8];
 440     } else {
 441         val = env->regs[regno];
 442     }
 443     return val;
 444 }
 445
 446 void HELPER(set_user_reg)(CPUARMState *env, uint32_t regno, uint32_t val)
 447 {
 448     if (regno == 13) {
 449         env->banked_r13[BANK_USRSYS] = val;
 450     } else if (regno == 14) {
 451         env->banked_r14[BANK_USRSYS] = val;
 452     } else if (regno >= 8
 453                && (env->uncached_cpsr & 0x1f) == ARM_CPU_MODE_FIQ) {
 454         env->usr_regs[regno - 8] = val;
 455     } else {
 456         env->regs[regno] = val;
 457     }
 458 }
 459
 460 void HELPER(access_check_cp_reg)(CPUARMState *env, void *rip, uint32_t syndrome,
 461                                  uint32_t isread)
 462 {
 463     const ARMCPRegInfo *ri = rip;
 464     int target_el;
 465
 466     if (arm_feature(env, ARM_FEATURE_XSCALE) && ri->cp < 14
 467         && extract32(env->cp15.c15_cpar, ri->cp, 1) == 0) {
 468         raise_exception(env, EXCP_UDEF, syndrome, exception_target_el(env));
 469     }
 470
 471     if (!ri->accessfn) {
 472         return;
 473     }
 474
 475     switch (ri->accessfn(env, ri, isread)) {
 476     case CP_ACCESS_OK:
 477         return;
 478     case CP_ACCESS_TRAP:
 479         target_el = exception_target_el(env);
 480         break;
 481     case CP_ACCESS_TRAP_EL2:
 482         /* Requesting a trap to EL2 when we're in EL3 or S-EL0/1 is
 483          * a bug in the access function.
 484          */
 485         assert(!arm_is_secure(env) && arm_current_el(env) != 3);
 486         target_el = 2;
 487         break;
 488     case CP_ACCESS_TRAP_EL3:
 489         target_el = 3;
 490         break;
 491     case CP_ACCESS_TRAP_UNCATEGORIZED:
 492         target_el = exception_target_el(env);
 493         syndrome = syn_uncategorized();
 494         break;
 495     case CP_ACCESS_TRAP_UNCATEGORIZED_EL2:
 496         target_el = 2;
 497         syndrome = syn_uncategorized();
 498         break;
 499     case CP_ACCESS_TRAP_UNCATEGORIZED_EL3:
 500         target_el = 3;
 501         syndrome = syn_uncategorized();
 502         break;
 503     case CP_ACCESS_TRAP_FP_EL2:
 504         target_el = 2;
 505         /* Since we are an implementation that takes exceptions on a trapped
 506          * conditional insn only if the insn has passed its condition code
 507          * check, we take the IMPDEF choice to always report CV=1 COND=0xe
 508          * (which is also the required value for AArch64 traps).
 509          */
 510         syndrome = syn_fp_access_trap(1, 0xe, false);
 511         break;
 512     case CP_ACCESS_TRAP_FP_EL3:
 513         target_el = 3;
 514         syndrome = syn_fp_access_trap(1, 0xe, false);
 515         break;
 516     default:
 517         g_assert_not_reached();
 518     }
 519
 520     raise_exception(env, EXCP_UDEF, syndrome, target_el);
 521 }
 522
 523 void HELPER(set_cp_reg)(CPUARMState *env, void *rip, uint32_t value)
 524 {
 525     const ARMCPRegInfo *ri = rip;
 526
 527     ri->writefn(env, ri, value);
 528 }
 529
 530 uint32_t HELPER(get_cp_reg)(CPUARMState *env, void *rip)
 531 {
 532     const ARMCPRegInfo *ri = rip;
 533
 534     return ri->readfn(env, ri);
 535 }
 536
 537 void HELPER(set_cp_reg64)(CPUARMState *env, void *rip, uint64_t value)
 538 {
 539     const ARMCPRegInfo *ri = rip;
 540
 541     ri->writefn(env, ri, value);
 542 }
 543
 544 uint64_t HELPER(get_cp_reg64)(CPUARMState *env, void *rip)
 545 {
 546     const ARMCPRegInfo *ri = rip;
 547
 548     return ri->readfn(env, ri);
 549 }
 550
 551 void HELPER(msr_i_pstate)(CPUARMState *env, uint32_t op, uint32_t imm)
 552 {
 553     /* MSR_i to update PSTATE. This is OK from EL0 only if UMA is set.
 554      * Note that SPSel is never OK from EL0; we rely on handle_msr_i()
 555      * to catch that case at translate time.
 556      */
 557     if (arm_current_el(env) == 0 && !(env->cp15.sctlr_el[1] & SCTLR_UMA)) {
 558         uint32_t syndrome = syn_aa64_sysregtrap(0, extract32(op, 0, 3),
 559                                                 extract32(op, 3, 3), 4,
 560                                                 imm, 0x1f, 0);
 561         raise_exception(env, EXCP_UDEF, syndrome, exception_target_el(env));
 562     }
 563
 564     switch (op) {
 565     case 0x05: /* SPSel */
 566         update_spsel(env, imm);
 567         break;
 568     case 0x1e: /* DAIFSet */
 569         env->daif |= (imm << 6) & PSTATE_DAIF;
 570         break;
 571     case 0x1f: /* DAIFClear */
 572         env->daif &= ~((imm << 6) & PSTATE_DAIF);
 573         break;
 574     default:
 575         g_assert_not_reached();
 576     }
 577 }
 578
 579 void HELPER(clear_pstate_ss)(CPUARMState *env)
 580 {
 581     env->pstate &= ~PSTATE_SS;
 582 }
 583
 584 void HELPER(pre_hvc)(CPUARMState *env)
 585 {
 586     ARMCPU *cpu = arm_env_get_cpu(env);
 587     int cur_el = arm_current_el(env);
 588     /* FIXME: Use actual secure state.  */
 589     bool secure = false;
 590     bool undef;
 591
 592     if (arm_is_psci_call(cpu, EXCP_HVC)) {
 593         /* If PSCI is enabled and this looks like a valid PSCI call then
 594          * that overrides the architecturally mandated HVC behaviour.
 595          */
 596         return;
 597     }
 598
 599     if (!arm_feature(env, ARM_FEATURE_EL2)) {
 600         /* If EL2 doesn't exist, HVC always UNDEFs */
 601         undef = true;
 602     } else if (arm_feature(env, ARM_FEATURE_EL3)) {
 603         /* EL3.HCE has priority over EL2.HCD. */
 604         undef = !(env->cp15.scr_el3 & SCR_HCE);
 605     } else {
 606         undef = env->cp15.hcr_el2 & HCR_HCD;
 607     }
 608
 609     /* In ARMv7 and ARMv8/AArch32, HVC is undef in secure state.
 610      * For ARMv8/AArch64, HVC is allowed in EL3.
 611      * Note that we've already trapped HVC from EL0 at translation
 612      * time.
 613      */
 614     if (secure && (!is_a64(env) || cur_el == 1)) {
 615         undef = true;
 616     }
 617
 618     if (undef) {
 619         raise_exception(env, EXCP_UDEF, syn_uncategorized(),
 620                         exception_target_el(env));
 621     }
 622 }
 623
 624 void HELPER(pre_smc)(CPUARMState *env, uint32_t syndrome)
 625 {
 626     ARMCPU *cpu = arm_env_get_cpu(env);
 627     int cur_el = arm_current_el(env);
 628     bool secure = arm_is_secure(env);
 629     bool smd = env->cp15.scr_el3 & SCR_SMD;
 630     /* On ARMv8 with EL3 AArch64, SMD applies to both S and NS state.
 631      * On ARMv8 with EL3 AArch32, or ARMv7 with the Virtualization
 632      *  extensions, SMD only applies to NS state.
 633      * On ARMv7 without the Virtualization extensions, the SMD bit
 634      * doesn't exist, but we forbid the guest to set it to 1 in scr_write(),
 635      * so we need not special case this here.
 636      */
 637     bool undef = arm_feature(env, ARM_FEATURE_AARCH64) ? smd : smd && !secure;
 638
 639     if (arm_is_psci_call(cpu, EXCP_SMC)) {
 640         /* If PSCI is enabled and this looks like a valid PSCI call then
 641          * that overrides the architecturally mandated SMC behaviour.
 642          */
 643         return;
 644     }
 645
 646     if (!arm_feature(env, ARM_FEATURE_EL3)) {
 647         /* If we have no EL3 then SMC always UNDEFs */
 648         undef = true;
 649     } else if (!secure && cur_el == 1 && (env->cp15.hcr_el2 & HCR_TSC)) {
 650         /* In NS EL1, HCR controlled routing to EL2 has priority over SMD. */
 651         raise_exception(env, EXCP_HYP_TRAP, syndrome, 2);
 652     }
 653
 654     if (undef) {
 655         raise_exception(env, EXCP_UDEF, syn_uncategorized(),
 656                         exception_target_el(env));
 657     }
 658 }
 659
 660 static int el_from_spsr(uint32_t spsr)
 661 {
 662     /* Return the exception level that this SPSR is requesting a return to,
 663      * or -1 if it is invalid (an illegal return)
 664      */
 665     if (spsr & PSTATE_nRW) {
 666         switch (spsr & CPSR_M) {
 667         case ARM_CPU_MODE_USR:
 668             return 0;
 669         case ARM_CPU_MODE_HYP:
 670             return 2;
 671         case ARM_CPU_MODE_FIQ:
 672         case ARM_CPU_MODE_IRQ:
 673         case ARM_CPU_MODE_SVC:
 674         case ARM_CPU_MODE_ABT:
 675         case ARM_CPU_MODE_UND:
 676         case ARM_CPU_MODE_SYS:
 677             return 1;
 678         case ARM_CPU_MODE_MON:
 679             /* Returning to Mon from AArch64 is never possible,
 680              * so this is an illegal return.
 681              */
 682         default:
 683             return -1;
 684         }
 685     } else {
 686         if (extract32(spsr, 1, 1)) {
 687             /* Return with reserved M[1] bit set */
 688             return -1;
 689         }
 690         if (extract32(spsr, 0, 4) == 1) {
 691             /* return to EL0 with M[0] bit set */
 692             return -1;
 693         }
 694         return extract32(spsr, 2, 2);
 695     }
 696 }
 697
 698 void HELPER(exception_return)(CPUARMState *env)
 699 {
 700     int cur_el = arm_current_el(env);
 701     unsigned int spsr_idx = aarch64_banked_spsr_index(cur_el);
 702     uint32_t spsr = env->banked_spsr[spsr_idx];
 703     int new_el;
 704     bool return_to_aa64 = (spsr & PSTATE_nRW) == 0;
 705
 706     aarch64_save_sp(env, cur_el);
 707
 708     env->exclusive_addr = -1;
 709
 710     /* We must squash the PSTATE.SS bit to zero unless both of the
 711      * following hold:
 712      *  1. debug exceptions are currently disabled
 713      *  2. singlestep will be active in the EL we return to
 714      * We check 1 here and 2 after we've done the pstate/cpsr write() to
 715      * transition to the EL we're going to.
 716      */
 717     if (arm_generate_debug_exceptions(env)) {
 718         spsr &= ~PSTATE_SS;
 719     }
 720
 721     new_el = el_from_spsr(spsr);
 722     if (new_el == -1) {
 723         goto illegal_return;
 724     }
 725     if (new_el > cur_el
 726         || (new_el == 2 && !arm_feature(env, ARM_FEATURE_EL2))) {
 727         /* Disallow return to an EL which is unimplemented or higher
 728          * than the current one.
 729          */
 730         goto illegal_return;
 731     }
 732
 733     if (new_el != 0 && arm_el_is_aa64(env, new_el) != return_to_aa64) {
 734         /* Return to an EL which is configured for a different register width */
 735         goto illegal_return;
 736     }
 737
 738     if (new_el == 2 && arm_is_secure_below_el3(env)) {
 739         /* Return to the non-existent secure-EL2 */
 740         goto illegal_return;
 741     }
 742
 743     if (new_el == 1 && (env->cp15.hcr_el2 & HCR_TGE)
 744         && !arm_is_secure_below_el3(env)) {
 745         goto illegal_return;
 746     }
 747
 748     if (!return_to_aa64) {
 749         env->aarch64 = 0;
 750         env->uncached_cpsr = spsr & CPSR_M;
 751         cpsr_write(env, spsr, ~0);
 752         if (!arm_singlestep_active(env)) {
 753             env->uncached_cpsr &= ~PSTATE_SS;
 754         }
 755         aarch64_sync_64_to_32(env);
 756
 757         if (spsr & CPSR_T) {
 758             env->regs[15] = env->elr_el[cur_el] & ~0x1;
 759         } else {
 760             env->regs[15] = env->elr_el[cur_el] & ~0x3;
 761         }
 762     } else {
 763         env->aarch64 = 1;
 764         pstate_write(env, spsr);
 765         if (!arm_singlestep_active(env)) {
 766             env->pstate &= ~PSTATE_SS;
 767         }
 768         aarch64_restore_sp(env, new_el);
 769         env->pc = env->elr_el[cur_el];
 770     }
 771
 772     return;
 773
 774 illegal_return:
 775     /* Illegal return events of various kinds have architecturally
 776      * mandated behaviour:
 777      * restore NZCV and DAIF from SPSR_ELx
 778      * set PSTATE.IL
 779      * restore PC from ELR_ELx
 780      * no change to exception level, execution state or stack pointer
 781      */
 782     env->pstate |= PSTATE_IL;
 783     env->pc = env->elr_el[cur_el];
 784     spsr &= PSTATE_NZCV | PSTATE_DAIF;
 785     spsr |= pstate_read(env) & ~(PSTATE_NZCV | PSTATE_DAIF);
 786     pstate_write(env, spsr);
 787     if (!arm_singlestep_active(env)) {
 788         env->pstate &= ~PSTATE_SS;
 789     }
 790 }
 791
 792 /* Return true if the linked breakpoint entry lbn passes its checks */
 793 static bool linked_bp_matches(ARMCPU *cpu, int lbn)
 794 {
 795     CPUARMState *env = &cpu->env;
 796     uint64_t bcr = env->cp15.dbgbcr[lbn];
 797     int brps = extract32(cpu->dbgdidr, 24, 4);
 798     int ctx_cmps = extract32(cpu->dbgdidr, 20, 4);
 799     int bt;
 800     uint32_t contextidr;
 801
 802     /* Links to unimplemented or non-context aware breakpoints are
 803      * CONSTRAINED UNPREDICTABLE: either behave as if disabled, or
 804      * as if linked to an UNKNOWN context-aware breakpoint (in which
 805      * case DBGWCR<n>_EL1.LBN must indicate that breakpoint).
 806      * We choose the former.
 807      */
 808     if (lbn > brps || lbn < (brps - ctx_cmps)) {
 809         return false;
 810     }
 811
 812     bcr = env->cp15.dbgbcr[lbn];
 813
 814     if (extract64(bcr, 0, 1) == 0) {
 815         /* Linked breakpoint disabled : generate no events */
 816         return false;
 817     }
 818
 819     bt = extract64(bcr, 20, 4);
 820
 821     /* We match the whole register even if this is AArch32 using the
 822      * short descriptor format (in which case it holds both PROCID and ASID),
 823      * since we don't implement the optional v7 context ID masking.
 824      */
 825     contextidr = extract64(env->cp15.contextidr_el[1], 0, 32);
 826
 827     switch (bt) {
 828     case 3: /* linked context ID match */
 829         if (arm_current_el(env) > 1) {
 830             /* Context matches never fire in EL2 or (AArch64) EL3 */
 831             return false;
 832         }
 833         return (contextidr == extract64(env->cp15.dbgbvr[lbn], 0, 32));
 834     case 5: /* linked address mismatch (reserved in AArch64) */
 835     case 9: /* linked VMID match (reserved if no EL2) */
 836     case 11: /* linked context ID and VMID match (reserved if no EL2) */
 837     default:
 838         /* Links to Unlinked context breakpoints must generate no
 839          * events; we choose to do the same for reserved values too.
 840          */
 841         return false;
 842     }
 843
 844     return false;
 845 }
 846
 847 static bool bp_wp_matches(ARMCPU *cpu, int n, bool is_wp)
 848 {
 849     CPUARMState *env = &cpu->env;
 850     uint64_t cr;
 851     int pac, hmc, ssc, wt, lbn;
 852     /* Note that for watchpoints the check is against the CPU security
 853      * state, not the S/NS attribute on the offending data access.
 854      */
 855     bool is_secure = arm_is_secure(env);
 856     int access_el = arm_current_el(env);
 857
 858     if (is_wp) {
 859         CPUWatchpoint *wp = env->cpu_watchpoint[n];
 860
 861         if (!wp || !(wp->flags & BP_WATCHPOINT_HIT)) {
 862             return false;
 863         }
 864         cr = env->cp15.dbgwcr[n];
 865         if (wp->hitattrs.user) {
 866             /* The LDRT/STRT/LDT/STT "unprivileged access" instructions should
 867              * match watchpoints as if they were accesses done at EL0, even if
 868              * the CPU is at EL1 or higher.
 869              */
 870             access_el = 0;
 871         }
 872     } else {
 873         uint64_t pc = is_a64(env) ? env->pc : env->regs[15];
 874
 875         if (!env->cpu_breakpoint[n] || env->cpu_breakpoint[n]->pc != pc) {
 876             return false;
 877         }
 878         cr = env->cp15.dbgbcr[n];
 879     }
 880     /* The WATCHPOINT_HIT flag guarantees us that the watchpoint is
 881      * enabled and that the address and access type match; for breakpoints
 882      * we know the address matched; check the remaining fields, including
 883      * linked breakpoints. We rely on WCR and BCR having the same layout
 884      * for the LBN, SSC, HMC, PAC/PMC and is-linked fields.
 885      * Note that some combinations of {PAC, HMC, SSC} are reserved and
 886      * must act either like some valid combination or as if the watchpoint
 887      * were disabled. We choose the former, and use this together with
 888      * the fact that EL3 must always be Secure and EL2 must always be
 889      * Non-Secure to simplify the code slightly compared to the full
 890      * table in the ARM ARM.
 891      */
 892     pac = extract64(cr, 1, 2);
 893     hmc = extract64(cr, 13, 1);
 894     ssc = extract64(cr, 14, 2);
 895
 896     switch (ssc) {
 897     case 0:
 898         break;
 899     case 1:
 900     case 3:
 901         if (is_secure) {
 902             return false;
 903         }
 904         break;
 905     case 2:
 906         if (!is_secure) {
 907             return false;
 908         }
 909         break;
 910     }
 911
 912     switch (access_el) {
 913     case 3:
 914     case 2:
 915         if (!hmc) {
 916             return false;
 917         }
 918         break;
 919     case 1:
 920         if (extract32(pac, 0, 1) == 0) {
 921             return false;
 922         }
 923         break;
 924     case 0:
 925         if (extract32(pac, 1, 1) == 0) {
 926             return false;
 927         }
 928         break;
 929     default:
 930         g_assert_not_reached();
 931     }
 932
 933     wt = extract64(cr, 20, 1);
 934     lbn = extract64(cr, 16, 4);
 935
 936     if (wt && !linked_bp_matches(cpu, lbn)) {
 937         return false;
 938     }
 939
 940     return true;
 941 }
 942
 943 static bool check_watchpoints(ARMCPU *cpu)
 944 {
 945     CPUARMState *env = &cpu->env;
 946     int n;
 947
 948     /* If watchpoints are disabled globally or we can't take debug
 949      * exceptions here then watchpoint firings are ignored.
 950      */
 951     if (extract32(env->cp15.mdscr_el1, 15, 1) == 0
 952         || !arm_generate_debug_exceptions(env)) {
 953         return false;
 954     }
 955
 956     for (n = 0; n < ARRAY_SIZE(env->cpu_watchpoint); n++) {
 957         if (bp_wp_matches(cpu, n, true)) {
 958             return true;
 959         }
 960     }
 961     return false;
 962 }
 963
 964 static bool check_breakpoints(ARMCPU *cpu)
 965 {
 966     CPUARMState *env = &cpu->env;
 967     int n;
 968
 969     /* If breakpoints are disabled globally or we can't take debug
 970      * exceptions here then breakpoint firings are ignored.
 971      */
 972     if (extract32(env->cp15.mdscr_el1, 15, 1) == 0
 973         || !arm_generate_debug_exceptions(env)) {
 974         return false;
 975     }
 976
 977     for (n = 0; n < ARRAY_SIZE(env->cpu_breakpoint); n++) {
 978         if (bp_wp_matches(cpu, n, false)) {
 979             return true;
 980         }
 981     }
 982     return false;
 983 }
 984
 985 void HELPER(check_breakpoints)(CPUARMState *env)
 986 {
 987     ARMCPU *cpu = arm_env_get_cpu(env);
 988
 989     if (check_breakpoints(cpu)) {
 990         HELPER(exception_internal(env, EXCP_DEBUG));
 991     }
 992 }
 993
 994 bool arm_debug_check_watchpoint(CPUState *cs, CPUWatchpoint *wp)
 995 {
 996     /* Called by core code when a CPU watchpoint fires; need to check if this
 997      * is also an architectural watchpoint match.
 998      */
 999     ARMCPU *cpu = ARM_CPU(cs);
1000
1001     return check_watchpoints(cpu);
1002 }
1003
1004 void arm_debug_excp_handler(CPUState *cs)
1005 {
1006     /* Called by core code when a watchpoint or breakpoint fires;
1007      * need to check which one and raise the appropriate exception.
1008      */
1009     ARMCPU *cpu = ARM_CPU(cs);
1010     CPUARMState *env = &cpu->env;
1011     CPUWatchpoint *wp_hit = cs->watchpoint_hit;
1012
1013     if (wp_hit) {
1014         if (wp_hit->flags & BP_CPU) {
1015             bool wnr = (wp_hit->flags & BP_WATCHPOINT_HIT_WRITE) != 0;
1016             bool same_el = arm_debug_target_el(env) == arm_current_el(env);
1017
1018             cs->watchpoint_hit = NULL;
1019
1020             if (extended_addresses_enabled(env)) {
1021                 env->exception.fsr = (1 << 9) | 0x22;
1022             } else {
1023                 env->exception.fsr = 0x2;
1024             }
1025             env->exception.vaddress = wp_hit->hitaddr;
1026             raise_exception(env, EXCP_DATA_ABORT,
1027                     syn_watchpoint(same_el, 0, wnr),
1028                     arm_debug_target_el(env));
1029         }
1030     } else {
1031         uint64_t pc = is_a64(env) ? env->pc : env->regs[15];
1032         bool same_el = (arm_debug_target_el(env) == arm_current_el(env));
1033
1034         /* (1) GDB breakpoints should be handled first.
1035          * (2) Do not raise a CPU exception if no CPU breakpoint has fired,
1036          * since singlestep is also done by generating a debug internal
1037          * exception.
1038          */
1039         if (cpu_breakpoint_test(cs, pc, BP_GDB)
1040             || !cpu_breakpoint_test(cs, pc, BP_CPU)) {
1041             return;
1042         }
1043
1044         if (extended_addresses_enabled(env)) {
1045             env->exception.fsr = (1 << 9) | 0x22;
1046         } else {
1047             env->exception.fsr = 0x2;
1048         }
1049         /* FAR is UNKNOWN, so doesn't need setting */
1050         raise_exception(env, EXCP_PREFETCH_ABORT,
1051                         syn_breakpoint(same_el),
1052                         arm_debug_target_el(env));
1053     }
1054 }
1055
1056 /* ??? Flag setting arithmetic is awkward because we need to do comparisons.
1057    The only way to do that in TCG is a conditional branch, which clobbers
1058    all our temporaries.  For now implement these as helper functions.  */
1059
1060 /* Similarly for variable shift instructions.  */
1061
1062 uint32_t HELPER(shl_cc)(CPUARMState *env, uint32_t x, uint32_t i)
1063 {
1064     int shift = i & 0xff;
1065     if (shift >= 32) {
1066         if (shift == 32)
1067             env->CF = x & 1;
1068         else
1069             env->CF = 0;
1070         return 0;
1071     } else if (shift != 0) {
1072         env->CF = (x >> (32 - shift)) & 1;
1073         return x << shift;
1074     }
1075     return x;
1076 }
1077
1078 uint32_t HELPER(shr_cc)(CPUARMState *env, uint32_t x, uint32_t i)
1079 {
1080     int shift = i & 0xff;
1081     if (shift >= 32) {
1082         if (shift == 32)
1083             env->CF = (x >> 31) & 1;
1084         else
1085             env->CF = 0;
1086         return 0;
1087     } else if (shift != 0) {
1088         env->CF = (x >> (shift - 1)) & 1;
1089         return x >> shift;
1090     }
1091     return x;
1092 }
1093
1094 uint32_t HELPER(sar_cc)(CPUARMState *env, uint32_t x, uint32_t i)
1095 {
1096     int shift = i & 0xff;
1097     if (shift >= 32) {
1098         env->CF = (x >> 31) & 1;
1099         return (int32_t)x >> 31;
1100     } else if (shift != 0) {
1101         env->CF = (x >> (shift - 1)) & 1;
1102         return (int32_t)x >> shift;
1103     }
1104     return x;
1105 }
1106
1107 uint32_t HELPER(ror_cc)(CPUARMState *env, uint32_t x, uint32_t i)
1108 {
1109     int shift1, shift;
1110     shift1 = i & 0xff;
1111     shift = shift1 & 0x1f;
1112     if (shift == 0) {
1113         if (shift1 != 0)
1114             env->CF = (x >> 31) & 1;
1115         return x;
1116     } else {
1117         env->CF = (x >> (shift - 1)) & 1;
1118         return ((uint32_t)x >> shift) | (x << (32 - shift));
1119     }
1120 }