]> Git Repo - qemu.git/blob - target-i386/cpu.h
target-i386: Enabling IA32_TSC_ADJUST for QEMU KVM guest VMs
[qemu.git] / target-i386 / cpu.h
1 /*
2  * i386 virtual CPU header
3  *
4  *  Copyright (c) 2003 Fabrice Bellard
5  *
6  * This library is free software; you can redistribute it and/or
7  * modify it under the terms of the GNU Lesser General Public
8  * License as published by the Free Software Foundation; either
9  * version 2 of the License, or (at your option) any later version.
10  *
11  * This library is distributed in the hope that it will be useful,
12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
14  * Lesser General Public License for more details.
15  *
16  * You should have received a copy of the GNU Lesser General Public
17  * License along with this library; if not, see <http://www.gnu.org/licenses/>.
18  */
19 #ifndef CPU_I386_H
20 #define CPU_I386_H
21
22 #include "config.h"
23 #include "qemu-common.h"
24
25 #ifdef TARGET_X86_64
26 #define TARGET_LONG_BITS 64
27 #else
28 #define TARGET_LONG_BITS 32
29 #endif
30
31 /* target supports implicit self modifying code */
32 #define TARGET_HAS_SMC
33 /* support for self modifying code even if the modified instruction is
34    close to the modifying instruction */
35 #define TARGET_HAS_PRECISE_SMC
36
37 #define TARGET_HAS_ICE 1
38
39 #ifdef TARGET_X86_64
40 #define ELF_MACHINE     EM_X86_64
41 #else
42 #define ELF_MACHINE     EM_386
43 #endif
44
45 #define CPUArchState struct CPUX86State
46
47 #include "cpu-defs.h"
48
49 #include "softfloat.h"
50
51 #define R_EAX 0
52 #define R_ECX 1
53 #define R_EDX 2
54 #define R_EBX 3
55 #define R_ESP 4
56 #define R_EBP 5
57 #define R_ESI 6
58 #define R_EDI 7
59
60 #define R_AL 0
61 #define R_CL 1
62 #define R_DL 2
63 #define R_BL 3
64 #define R_AH 4
65 #define R_CH 5
66 #define R_DH 6
67 #define R_BH 7
68
69 #define R_ES 0
70 #define R_CS 1
71 #define R_SS 2
72 #define R_DS 3
73 #define R_FS 4
74 #define R_GS 5
75
76 /* segment descriptor fields */
77 #define DESC_G_MASK     (1 << 23)
78 #define DESC_B_SHIFT    22
79 #define DESC_B_MASK     (1 << DESC_B_SHIFT)
80 #define DESC_L_SHIFT    21 /* x86_64 only : 64 bit code segment */
81 #define DESC_L_MASK     (1 << DESC_L_SHIFT)
82 #define DESC_AVL_MASK   (1 << 20)
83 #define DESC_P_MASK     (1 << 15)
84 #define DESC_DPL_SHIFT  13
85 #define DESC_DPL_MASK   (3 << DESC_DPL_SHIFT)
86 #define DESC_S_MASK     (1 << 12)
87 #define DESC_TYPE_SHIFT 8
88 #define DESC_TYPE_MASK  (15 << DESC_TYPE_SHIFT)
89 #define DESC_A_MASK     (1 << 8)
90
91 #define DESC_CS_MASK    (1 << 11) /* 1=code segment 0=data segment */
92 #define DESC_C_MASK     (1 << 10) /* code: conforming */
93 #define DESC_R_MASK     (1 << 9)  /* code: readable */
94
95 #define DESC_E_MASK     (1 << 10) /* data: expansion direction */
96 #define DESC_W_MASK     (1 << 9)  /* data: writable */
97
98 #define DESC_TSS_BUSY_MASK (1 << 9)
99
100 /* eflags masks */
101 #define CC_C    0x0001
102 #define CC_P    0x0004
103 #define CC_A    0x0010
104 #define CC_Z    0x0040
105 #define CC_S    0x0080
106 #define CC_O    0x0800
107
108 #define TF_SHIFT   8
109 #define IOPL_SHIFT 12
110 #define VM_SHIFT   17
111
112 #define TF_MASK                 0x00000100
113 #define IF_MASK                 0x00000200
114 #define DF_MASK                 0x00000400
115 #define IOPL_MASK               0x00003000
116 #define NT_MASK                 0x00004000
117 #define RF_MASK                 0x00010000
118 #define VM_MASK                 0x00020000
119 #define AC_MASK                 0x00040000
120 #define VIF_MASK                0x00080000
121 #define VIP_MASK                0x00100000
122 #define ID_MASK                 0x00200000
123
124 /* hidden flags - used internally by qemu to represent additional cpu
125    states. Only the CPL, INHIBIT_IRQ, SMM and SVMI are not
126    redundant. We avoid using the IOPL_MASK, TF_MASK, VM_MASK and AC_MASK
127    bit positions to ease oring with eflags. */
128 /* current cpl */
129 #define HF_CPL_SHIFT         0
130 /* true if soft mmu is being used */
131 #define HF_SOFTMMU_SHIFT     2
132 /* true if hardware interrupts must be disabled for next instruction */
133 #define HF_INHIBIT_IRQ_SHIFT 3
134 /* 16 or 32 segments */
135 #define HF_CS32_SHIFT        4
136 #define HF_SS32_SHIFT        5
137 /* zero base for DS, ES and SS : can be '0' only in 32 bit CS segment */
138 #define HF_ADDSEG_SHIFT      6
139 /* copy of CR0.PE (protected mode) */
140 #define HF_PE_SHIFT          7
141 #define HF_TF_SHIFT          8 /* must be same as eflags */
142 #define HF_MP_SHIFT          9 /* the order must be MP, EM, TS */
143 #define HF_EM_SHIFT         10
144 #define HF_TS_SHIFT         11
145 #define HF_IOPL_SHIFT       12 /* must be same as eflags */
146 #define HF_LMA_SHIFT        14 /* only used on x86_64: long mode active */
147 #define HF_CS64_SHIFT       15 /* only used on x86_64: 64 bit code segment  */
148 #define HF_RF_SHIFT         16 /* must be same as eflags */
149 #define HF_VM_SHIFT         17 /* must be same as eflags */
150 #define HF_AC_SHIFT         18 /* must be same as eflags */
151 #define HF_SMM_SHIFT        19 /* CPU in SMM mode */
152 #define HF_SVME_SHIFT       20 /* SVME enabled (copy of EFER.SVME) */
153 #define HF_SVMI_SHIFT       21 /* SVM intercepts are active */
154 #define HF_OSFXSR_SHIFT     22 /* CR4.OSFXSR */
155 #define HF_SMAP_SHIFT       23 /* CR4.SMAP */
156
157 #define HF_CPL_MASK          (3 << HF_CPL_SHIFT)
158 #define HF_SOFTMMU_MASK      (1 << HF_SOFTMMU_SHIFT)
159 #define HF_INHIBIT_IRQ_MASK  (1 << HF_INHIBIT_IRQ_SHIFT)
160 #define HF_CS32_MASK         (1 << HF_CS32_SHIFT)
161 #define HF_SS32_MASK         (1 << HF_SS32_SHIFT)
162 #define HF_ADDSEG_MASK       (1 << HF_ADDSEG_SHIFT)
163 #define HF_PE_MASK           (1 << HF_PE_SHIFT)
164 #define HF_TF_MASK           (1 << HF_TF_SHIFT)
165 #define HF_MP_MASK           (1 << HF_MP_SHIFT)
166 #define HF_EM_MASK           (1 << HF_EM_SHIFT)
167 #define HF_TS_MASK           (1 << HF_TS_SHIFT)
168 #define HF_IOPL_MASK         (3 << HF_IOPL_SHIFT)
169 #define HF_LMA_MASK          (1 << HF_LMA_SHIFT)
170 #define HF_CS64_MASK         (1 << HF_CS64_SHIFT)
171 #define HF_RF_MASK           (1 << HF_RF_SHIFT)
172 #define HF_VM_MASK           (1 << HF_VM_SHIFT)
173 #define HF_AC_MASK           (1 << HF_AC_SHIFT)
174 #define HF_SMM_MASK          (1 << HF_SMM_SHIFT)
175 #define HF_SVME_MASK         (1 << HF_SVME_SHIFT)
176 #define HF_SVMI_MASK         (1 << HF_SVMI_SHIFT)
177 #define HF_OSFXSR_MASK       (1 << HF_OSFXSR_SHIFT)
178 #define HF_SMAP_MASK         (1 << HF_SMAP_SHIFT)
179
180 /* hflags2 */
181
182 #define HF2_GIF_SHIFT        0 /* if set CPU takes interrupts */
183 #define HF2_HIF_SHIFT        1 /* value of IF_MASK when entering SVM */
184 #define HF2_NMI_SHIFT        2 /* CPU serving NMI */
185 #define HF2_VINTR_SHIFT      3 /* value of V_INTR_MASKING bit */
186
187 #define HF2_GIF_MASK          (1 << HF2_GIF_SHIFT)
188 #define HF2_HIF_MASK          (1 << HF2_HIF_SHIFT) 
189 #define HF2_NMI_MASK          (1 << HF2_NMI_SHIFT)
190 #define HF2_VINTR_MASK        (1 << HF2_VINTR_SHIFT)
191
192 #define CR0_PE_SHIFT 0
193 #define CR0_MP_SHIFT 1
194
195 #define CR0_PE_MASK  (1 << 0)
196 #define CR0_MP_MASK  (1 << 1)
197 #define CR0_EM_MASK  (1 << 2)
198 #define CR0_TS_MASK  (1 << 3)
199 #define CR0_ET_MASK  (1 << 4)
200 #define CR0_NE_MASK  (1 << 5)
201 #define CR0_WP_MASK  (1 << 16)
202 #define CR0_AM_MASK  (1 << 18)
203 #define CR0_PG_MASK  (1 << 31)
204
205 #define CR4_VME_MASK  (1 << 0)
206 #define CR4_PVI_MASK  (1 << 1)
207 #define CR4_TSD_MASK  (1 << 2)
208 #define CR4_DE_MASK   (1 << 3)
209 #define CR4_PSE_MASK  (1 << 4)
210 #define CR4_PAE_MASK  (1 << 5)
211 #define CR4_MCE_MASK  (1 << 6)
212 #define CR4_PGE_MASK  (1 << 7)
213 #define CR4_PCE_MASK  (1 << 8)
214 #define CR4_OSFXSR_SHIFT 9
215 #define CR4_OSFXSR_MASK (1 << CR4_OSFXSR_SHIFT)
216 #define CR4_OSXMMEXCPT_MASK  (1 << 10)
217 #define CR4_VMXE_MASK   (1 << 13)
218 #define CR4_SMXE_MASK   (1 << 14)
219 #define CR4_FSGSBASE_MASK (1 << 16)
220 #define CR4_PCIDE_MASK  (1 << 17)
221 #define CR4_OSXSAVE_MASK (1 << 18)
222 #define CR4_SMEP_MASK   (1 << 20)
223 #define CR4_SMAP_MASK   (1 << 21)
224
225 #define DR6_BD          (1 << 13)
226 #define DR6_BS          (1 << 14)
227 #define DR6_BT          (1 << 15)
228 #define DR6_FIXED_1     0xffff0ff0
229
230 #define DR7_GD          (1 << 13)
231 #define DR7_TYPE_SHIFT  16
232 #define DR7_LEN_SHIFT   18
233 #define DR7_FIXED_1     0x00000400
234
235 #define PG_PRESENT_BIT  0
236 #define PG_RW_BIT       1
237 #define PG_USER_BIT     2
238 #define PG_PWT_BIT      3
239 #define PG_PCD_BIT      4
240 #define PG_ACCESSED_BIT 5
241 #define PG_DIRTY_BIT    6
242 #define PG_PSE_BIT      7
243 #define PG_GLOBAL_BIT   8
244 #define PG_NX_BIT       63
245
246 #define PG_PRESENT_MASK  (1 << PG_PRESENT_BIT)
247 #define PG_RW_MASK       (1 << PG_RW_BIT)
248 #define PG_USER_MASK     (1 << PG_USER_BIT)
249 #define PG_PWT_MASK      (1 << PG_PWT_BIT)
250 #define PG_PCD_MASK      (1 << PG_PCD_BIT)
251 #define PG_ACCESSED_MASK (1 << PG_ACCESSED_BIT)
252 #define PG_DIRTY_MASK    (1 << PG_DIRTY_BIT)
253 #define PG_PSE_MASK      (1 << PG_PSE_BIT)
254 #define PG_GLOBAL_MASK   (1 << PG_GLOBAL_BIT)
255 #define PG_HI_USER_MASK  0x7ff0000000000000LL
256 #define PG_NX_MASK       (1LL << PG_NX_BIT)
257
258 #define PG_ERROR_W_BIT     1
259
260 #define PG_ERROR_P_MASK    0x01
261 #define PG_ERROR_W_MASK    (1 << PG_ERROR_W_BIT)
262 #define PG_ERROR_U_MASK    0x04
263 #define PG_ERROR_RSVD_MASK 0x08
264 #define PG_ERROR_I_D_MASK  0x10
265
266 #define MCG_CTL_P       (1ULL<<8)   /* MCG_CAP register available */
267 #define MCG_SER_P       (1ULL<<24) /* MCA recovery/new status bits */
268
269 #define MCE_CAP_DEF     (MCG_CTL_P|MCG_SER_P)
270 #define MCE_BANKS_DEF   10
271
272 #define MCG_STATUS_RIPV (1ULL<<0)   /* restart ip valid */
273 #define MCG_STATUS_EIPV (1ULL<<1)   /* ip points to correct instruction */
274 #define MCG_STATUS_MCIP (1ULL<<2)   /* machine check in progress */
275
276 #define MCI_STATUS_VAL  (1ULL<<63)  /* valid error */
277 #define MCI_STATUS_OVER (1ULL<<62)  /* previous errors lost */
278 #define MCI_STATUS_UC   (1ULL<<61)  /* uncorrected error */
279 #define MCI_STATUS_EN   (1ULL<<60)  /* error enabled */
280 #define MCI_STATUS_MISCV (1ULL<<59) /* misc error reg. valid */
281 #define MCI_STATUS_ADDRV (1ULL<<58) /* addr reg. valid */
282 #define MCI_STATUS_PCC  (1ULL<<57)  /* processor context corrupt */
283 #define MCI_STATUS_S    (1ULL<<56)  /* Signaled machine check */
284 #define MCI_STATUS_AR   (1ULL<<55)  /* Action required */
285
286 /* MISC register defines */
287 #define MCM_ADDR_SEGOFF 0       /* segment offset */
288 #define MCM_ADDR_LINEAR 1       /* linear address */
289 #define MCM_ADDR_PHYS   2       /* physical address */
290 #define MCM_ADDR_MEM    3       /* memory address */
291 #define MCM_ADDR_GENERIC 7      /* generic */
292
293 #define MSR_IA32_TSC                    0x10
294 #define MSR_IA32_APICBASE               0x1b
295 #define MSR_IA32_APICBASE_BSP           (1<<8)
296 #define MSR_IA32_APICBASE_ENABLE        (1<<11)
297 #define MSR_IA32_APICBASE_BASE          (0xfffff<<12)
298 #define MSR_TSC_ADJUST                  0x0000003b
299 #define MSR_IA32_TSCDEADLINE            0x6e0
300
301 #define MSR_MTRRcap                     0xfe
302 #define MSR_MTRRcap_VCNT                8
303 #define MSR_MTRRcap_FIXRANGE_SUPPORT    (1 << 8)
304 #define MSR_MTRRcap_WC_SUPPORTED        (1 << 10)
305
306 #define MSR_IA32_SYSENTER_CS            0x174
307 #define MSR_IA32_SYSENTER_ESP           0x175
308 #define MSR_IA32_SYSENTER_EIP           0x176
309
310 #define MSR_MCG_CAP                     0x179
311 #define MSR_MCG_STATUS                  0x17a
312 #define MSR_MCG_CTL                     0x17b
313
314 #define MSR_IA32_PERF_STATUS            0x198
315
316 #define MSR_IA32_MISC_ENABLE            0x1a0
317 /* Indicates good rep/movs microcode on some processors: */
318 #define MSR_IA32_MISC_ENABLE_DEFAULT    1
319
320 #define MSR_MTRRphysBase(reg)           (0x200 + 2 * (reg))
321 #define MSR_MTRRphysMask(reg)           (0x200 + 2 * (reg) + 1)
322
323 #define MSR_MTRRfix64K_00000            0x250
324 #define MSR_MTRRfix16K_80000            0x258
325 #define MSR_MTRRfix16K_A0000            0x259
326 #define MSR_MTRRfix4K_C0000             0x268
327 #define MSR_MTRRfix4K_C8000             0x269
328 #define MSR_MTRRfix4K_D0000             0x26a
329 #define MSR_MTRRfix4K_D8000             0x26b
330 #define MSR_MTRRfix4K_E0000             0x26c
331 #define MSR_MTRRfix4K_E8000             0x26d
332 #define MSR_MTRRfix4K_F0000             0x26e
333 #define MSR_MTRRfix4K_F8000             0x26f
334
335 #define MSR_PAT                         0x277
336
337 #define MSR_MTRRdefType                 0x2ff
338
339 #define MSR_MC0_CTL                     0x400
340 #define MSR_MC0_STATUS                  0x401
341 #define MSR_MC0_ADDR                    0x402
342 #define MSR_MC0_MISC                    0x403
343
344 #define MSR_EFER                        0xc0000080
345
346 #define MSR_EFER_SCE   (1 << 0)
347 #define MSR_EFER_LME   (1 << 8)
348 #define MSR_EFER_LMA   (1 << 10)
349 #define MSR_EFER_NXE   (1 << 11)
350 #define MSR_EFER_SVME  (1 << 12)
351 #define MSR_EFER_FFXSR (1 << 14)
352
353 #define MSR_STAR                        0xc0000081
354 #define MSR_LSTAR                       0xc0000082
355 #define MSR_CSTAR                       0xc0000083
356 #define MSR_FMASK                       0xc0000084
357 #define MSR_FSBASE                      0xc0000100
358 #define MSR_GSBASE                      0xc0000101
359 #define MSR_KERNELGSBASE                0xc0000102
360 #define MSR_TSC_AUX                     0xc0000103
361
362 #define MSR_VM_HSAVE_PA                 0xc0010117
363
364 /* cpuid_features bits */
365 #define CPUID_FP87 (1 << 0)
366 #define CPUID_VME  (1 << 1)
367 #define CPUID_DE   (1 << 2)
368 #define CPUID_PSE  (1 << 3)
369 #define CPUID_TSC  (1 << 4)
370 #define CPUID_MSR  (1 << 5)
371 #define CPUID_PAE  (1 << 6)
372 #define CPUID_MCE  (1 << 7)
373 #define CPUID_CX8  (1 << 8)
374 #define CPUID_APIC (1 << 9)
375 #define CPUID_SEP  (1 << 11) /* sysenter/sysexit */
376 #define CPUID_MTRR (1 << 12)
377 #define CPUID_PGE  (1 << 13)
378 #define CPUID_MCA  (1 << 14)
379 #define CPUID_CMOV (1 << 15)
380 #define CPUID_PAT  (1 << 16)
381 #define CPUID_PSE36   (1 << 17)
382 #define CPUID_PN   (1 << 18)
383 #define CPUID_CLFLUSH (1 << 19)
384 #define CPUID_DTS (1 << 21)
385 #define CPUID_ACPI (1 << 22)
386 #define CPUID_MMX  (1 << 23)
387 #define CPUID_FXSR (1 << 24)
388 #define CPUID_SSE  (1 << 25)
389 #define CPUID_SSE2 (1 << 26)
390 #define CPUID_SS (1 << 27)
391 #define CPUID_HT (1 << 28)
392 #define CPUID_TM (1 << 29)
393 #define CPUID_IA64 (1 << 30)
394 #define CPUID_PBE (1 << 31)
395
396 #define CPUID_EXT_SSE3     (1 << 0)
397 #define CPUID_EXT_PCLMULQDQ (1 << 1)
398 #define CPUID_EXT_DTES64   (1 << 2)
399 #define CPUID_EXT_MONITOR  (1 << 3)
400 #define CPUID_EXT_DSCPL    (1 << 4)
401 #define CPUID_EXT_VMX      (1 << 5)
402 #define CPUID_EXT_SMX      (1 << 6)
403 #define CPUID_EXT_EST      (1 << 7)
404 #define CPUID_EXT_TM2      (1 << 8)
405 #define CPUID_EXT_SSSE3    (1 << 9)
406 #define CPUID_EXT_CID      (1 << 10)
407 #define CPUID_EXT_FMA      (1 << 12)
408 #define CPUID_EXT_CX16     (1 << 13)
409 #define CPUID_EXT_XTPR     (1 << 14)
410 #define CPUID_EXT_PDCM     (1 << 15)
411 #define CPUID_EXT_PCID     (1 << 17)
412 #define CPUID_EXT_DCA      (1 << 18)
413 #define CPUID_EXT_SSE41    (1 << 19)
414 #define CPUID_EXT_SSE42    (1 << 20)
415 #define CPUID_EXT_X2APIC   (1 << 21)
416 #define CPUID_EXT_MOVBE    (1 << 22)
417 #define CPUID_EXT_POPCNT   (1 << 23)
418 #define CPUID_EXT_TSC_DEADLINE_TIMER (1 << 24)
419 #define CPUID_EXT_AES      (1 << 25)
420 #define CPUID_EXT_XSAVE    (1 << 26)
421 #define CPUID_EXT_OSXSAVE  (1 << 27)
422 #define CPUID_EXT_AVX      (1 << 28)
423 #define CPUID_EXT_F16C     (1 << 29)
424 #define CPUID_EXT_RDRAND   (1 << 30)
425 #define CPUID_EXT_HYPERVISOR  (1 << 31)
426
427 #define CPUID_EXT2_FPU     (1 << 0)
428 #define CPUID_EXT2_VME     (1 << 1)
429 #define CPUID_EXT2_DE      (1 << 2)
430 #define CPUID_EXT2_PSE     (1 << 3)
431 #define CPUID_EXT2_TSC     (1 << 4)
432 #define CPUID_EXT2_MSR     (1 << 5)
433 #define CPUID_EXT2_PAE     (1 << 6)
434 #define CPUID_EXT2_MCE     (1 << 7)
435 #define CPUID_EXT2_CX8     (1 << 8)
436 #define CPUID_EXT2_APIC    (1 << 9)
437 #define CPUID_EXT2_SYSCALL (1 << 11)
438 #define CPUID_EXT2_MTRR    (1 << 12)
439 #define CPUID_EXT2_PGE     (1 << 13)
440 #define CPUID_EXT2_MCA     (1 << 14)
441 #define CPUID_EXT2_CMOV    (1 << 15)
442 #define CPUID_EXT2_PAT     (1 << 16)
443 #define CPUID_EXT2_PSE36   (1 << 17)
444 #define CPUID_EXT2_MP      (1 << 19)
445 #define CPUID_EXT2_NX      (1 << 20)
446 #define CPUID_EXT2_MMXEXT  (1 << 22)
447 #define CPUID_EXT2_MMX     (1 << 23)
448 #define CPUID_EXT2_FXSR    (1 << 24)
449 #define CPUID_EXT2_FFXSR   (1 << 25)
450 #define CPUID_EXT2_PDPE1GB (1 << 26)
451 #define CPUID_EXT2_RDTSCP  (1 << 27)
452 #define CPUID_EXT2_LM      (1 << 29)
453 #define CPUID_EXT2_3DNOWEXT (1 << 30)
454 #define CPUID_EXT2_3DNOW   (1 << 31)
455
456 /* CPUID[8000_0001].EDX bits that are aliase of CPUID[1].EDX bits on AMD CPUs */
457 #define CPUID_EXT2_AMD_ALIASES (CPUID_EXT2_FPU | CPUID_EXT2_VME | \
458                                 CPUID_EXT2_DE | CPUID_EXT2_PSE | \
459                                 CPUID_EXT2_TSC | CPUID_EXT2_MSR | \
460                                 CPUID_EXT2_PAE | CPUID_EXT2_MCE | \
461                                 CPUID_EXT2_CX8 | CPUID_EXT2_APIC | \
462                                 CPUID_EXT2_MTRR | CPUID_EXT2_PGE | \
463                                 CPUID_EXT2_MCA | CPUID_EXT2_CMOV | \
464                                 CPUID_EXT2_PAT | CPUID_EXT2_PSE36 | \
465                                 CPUID_EXT2_MMX | CPUID_EXT2_FXSR)
466
467 #define CPUID_EXT3_LAHF_LM (1 << 0)
468 #define CPUID_EXT3_CMP_LEG (1 << 1)
469 #define CPUID_EXT3_SVM     (1 << 2)
470 #define CPUID_EXT3_EXTAPIC (1 << 3)
471 #define CPUID_EXT3_CR8LEG  (1 << 4)
472 #define CPUID_EXT3_ABM     (1 << 5)
473 #define CPUID_EXT3_SSE4A   (1 << 6)
474 #define CPUID_EXT3_MISALIGNSSE (1 << 7)
475 #define CPUID_EXT3_3DNOWPREFETCH (1 << 8)
476 #define CPUID_EXT3_OSVW    (1 << 9)
477 #define CPUID_EXT3_IBS     (1 << 10)
478 #define CPUID_EXT3_XOP     (1 << 11)
479 #define CPUID_EXT3_SKINIT  (1 << 12)
480 #define CPUID_EXT3_WDT     (1 << 13)
481 #define CPUID_EXT3_LWP     (1 << 15)
482 #define CPUID_EXT3_FMA4    (1 << 16)
483 #define CPUID_EXT3_TCE     (1 << 17)
484 #define CPUID_EXT3_NODEID  (1 << 19)
485 #define CPUID_EXT3_TBM     (1 << 21)
486 #define CPUID_EXT3_TOPOEXT (1 << 22)
487 #define CPUID_EXT3_PERFCORE (1 << 23)
488 #define CPUID_EXT3_PERFNB  (1 << 24)
489
490 #define CPUID_SVM_NPT          (1 << 0)
491 #define CPUID_SVM_LBRV         (1 << 1)
492 #define CPUID_SVM_SVMLOCK      (1 << 2)
493 #define CPUID_SVM_NRIPSAVE     (1 << 3)
494 #define CPUID_SVM_TSCSCALE     (1 << 4)
495 #define CPUID_SVM_VMCBCLEAN    (1 << 5)
496 #define CPUID_SVM_FLUSHASID    (1 << 6)
497 #define CPUID_SVM_DECODEASSIST (1 << 7)
498 #define CPUID_SVM_PAUSEFILTER  (1 << 10)
499 #define CPUID_SVM_PFTHRESHOLD  (1 << 12)
500
501 #define CPUID_7_0_EBX_FSGSBASE (1 << 0)
502 #define CPUID_7_0_EBX_BMI1     (1 << 3)
503 #define CPUID_7_0_EBX_HLE      (1 << 4)
504 #define CPUID_7_0_EBX_AVX2     (1 << 5)
505 #define CPUID_7_0_EBX_SMEP     (1 << 7)
506 #define CPUID_7_0_EBX_BMI2     (1 << 8)
507 #define CPUID_7_0_EBX_ERMS     (1 << 9)
508 #define CPUID_7_0_EBX_INVPCID  (1 << 10)
509 #define CPUID_7_0_EBX_RTM      (1 << 11)
510 #define CPUID_7_0_EBX_RDSEED   (1 << 18)
511 #define CPUID_7_0_EBX_ADX      (1 << 19)
512 #define CPUID_7_0_EBX_SMAP     (1 << 20)
513
514 #define CPUID_VENDOR_SZ      12
515
516 #define CPUID_VENDOR_INTEL_1 0x756e6547 /* "Genu" */
517 #define CPUID_VENDOR_INTEL_2 0x49656e69 /* "ineI" */
518 #define CPUID_VENDOR_INTEL_3 0x6c65746e /* "ntel" */
519
520 #define CPUID_VENDOR_AMD_1   0x68747541 /* "Auth" */
521 #define CPUID_VENDOR_AMD_2   0x69746e65 /* "enti" */
522 #define CPUID_VENDOR_AMD_3   0x444d4163 /* "cAMD" */
523
524 #define CPUID_VENDOR_VIA_1   0x746e6543 /* "Cent" */
525 #define CPUID_VENDOR_VIA_2   0x48727561 /* "aurH" */
526 #define CPUID_VENDOR_VIA_3   0x736c7561 /* "auls" */
527
528 #define CPUID_MWAIT_IBE     (1 << 1) /* Interrupts can exit capability */
529 #define CPUID_MWAIT_EMX     (1 << 0) /* enumeration supported */
530
531 #define EXCP00_DIVZ     0
532 #define EXCP01_DB       1
533 #define EXCP02_NMI      2
534 #define EXCP03_INT3     3
535 #define EXCP04_INTO     4
536 #define EXCP05_BOUND    5
537 #define EXCP06_ILLOP    6
538 #define EXCP07_PREX     7
539 #define EXCP08_DBLE     8
540 #define EXCP09_XERR     9
541 #define EXCP0A_TSS      10
542 #define EXCP0B_NOSEG    11
543 #define EXCP0C_STACK    12
544 #define EXCP0D_GPF      13
545 #define EXCP0E_PAGE     14
546 #define EXCP10_COPR     16
547 #define EXCP11_ALGN     17
548 #define EXCP12_MCHK     18
549
550 #define EXCP_SYSCALL    0x100 /* only happens in user only emulation
551                                  for syscall instruction */
552
553 /* i386-specific interrupt pending bits.  */
554 #define CPU_INTERRUPT_POLL      CPU_INTERRUPT_TGT_EXT_1
555 #define CPU_INTERRUPT_SMI       CPU_INTERRUPT_TGT_EXT_2
556 #define CPU_INTERRUPT_NMI       CPU_INTERRUPT_TGT_EXT_3
557 #define CPU_INTERRUPT_MCE       CPU_INTERRUPT_TGT_EXT_4
558 #define CPU_INTERRUPT_VIRQ      CPU_INTERRUPT_TGT_INT_0
559 #define CPU_INTERRUPT_INIT      CPU_INTERRUPT_TGT_INT_1
560 #define CPU_INTERRUPT_SIPI      CPU_INTERRUPT_TGT_INT_2
561 #define CPU_INTERRUPT_TPR       CPU_INTERRUPT_TGT_INT_3
562
563
564 enum {
565     CC_OP_DYNAMIC, /* must use dynamic code to get cc_op */
566     CC_OP_EFLAGS,  /* all cc are explicitly computed, CC_SRC = flags */
567
568     CC_OP_MULB, /* modify all flags, C, O = (CC_SRC != 0) */
569     CC_OP_MULW,
570     CC_OP_MULL,
571     CC_OP_MULQ,
572
573     CC_OP_ADDB, /* modify all flags, CC_DST = res, CC_SRC = src1 */
574     CC_OP_ADDW,
575     CC_OP_ADDL,
576     CC_OP_ADDQ,
577
578     CC_OP_ADCB, /* modify all flags, CC_DST = res, CC_SRC = src1 */
579     CC_OP_ADCW,
580     CC_OP_ADCL,
581     CC_OP_ADCQ,
582
583     CC_OP_SUBB, /* modify all flags, CC_DST = res, CC_SRC = src1 */
584     CC_OP_SUBW,
585     CC_OP_SUBL,
586     CC_OP_SUBQ,
587
588     CC_OP_SBBB, /* modify all flags, CC_DST = res, CC_SRC = src1 */
589     CC_OP_SBBW,
590     CC_OP_SBBL,
591     CC_OP_SBBQ,
592
593     CC_OP_LOGICB, /* modify all flags, CC_DST = res */
594     CC_OP_LOGICW,
595     CC_OP_LOGICL,
596     CC_OP_LOGICQ,
597
598     CC_OP_INCB, /* modify all flags except, CC_DST = res, CC_SRC = C */
599     CC_OP_INCW,
600     CC_OP_INCL,
601     CC_OP_INCQ,
602
603     CC_OP_DECB, /* modify all flags except, CC_DST = res, CC_SRC = C  */
604     CC_OP_DECW,
605     CC_OP_DECL,
606     CC_OP_DECQ,
607
608     CC_OP_SHLB, /* modify all flags, CC_DST = res, CC_SRC.msb = C */
609     CC_OP_SHLW,
610     CC_OP_SHLL,
611     CC_OP_SHLQ,
612
613     CC_OP_SARB, /* modify all flags, CC_DST = res, CC_SRC.lsb = C */
614     CC_OP_SARW,
615     CC_OP_SARL,
616     CC_OP_SARQ,
617
618     CC_OP_NB,
619 };
620
621 typedef struct SegmentCache {
622     uint32_t selector;
623     target_ulong base;
624     uint32_t limit;
625     uint32_t flags;
626 } SegmentCache;
627
628 typedef union {
629     uint8_t _b[16];
630     uint16_t _w[8];
631     uint32_t _l[4];
632     uint64_t _q[2];
633     float32 _s[4];
634     float64 _d[2];
635 } XMMReg;
636
637 typedef union {
638     uint8_t _b[8];
639     uint16_t _w[4];
640     uint32_t _l[2];
641     float32 _s[2];
642     uint64_t q;
643 } MMXReg;
644
645 #ifdef HOST_WORDS_BIGENDIAN
646 #define XMM_B(n) _b[15 - (n)]
647 #define XMM_W(n) _w[7 - (n)]
648 #define XMM_L(n) _l[3 - (n)]
649 #define XMM_S(n) _s[3 - (n)]
650 #define XMM_Q(n) _q[1 - (n)]
651 #define XMM_D(n) _d[1 - (n)]
652
653 #define MMX_B(n) _b[7 - (n)]
654 #define MMX_W(n) _w[3 - (n)]
655 #define MMX_L(n) _l[1 - (n)]
656 #define MMX_S(n) _s[1 - (n)]
657 #else
658 #define XMM_B(n) _b[n]
659 #define XMM_W(n) _w[n]
660 #define XMM_L(n) _l[n]
661 #define XMM_S(n) _s[n]
662 #define XMM_Q(n) _q[n]
663 #define XMM_D(n) _d[n]
664
665 #define MMX_B(n) _b[n]
666 #define MMX_W(n) _w[n]
667 #define MMX_L(n) _l[n]
668 #define MMX_S(n) _s[n]
669 #endif
670 #define MMX_Q(n) q
671
672 typedef union {
673     floatx80 d __attribute__((aligned(16)));
674     MMXReg mmx;
675 } FPReg;
676
677 typedef struct {
678     uint64_t base;
679     uint64_t mask;
680 } MTRRVar;
681
682 #define CPU_NB_REGS64 16
683 #define CPU_NB_REGS32 8
684
685 #ifdef TARGET_X86_64
686 #define CPU_NB_REGS CPU_NB_REGS64
687 #else
688 #define CPU_NB_REGS CPU_NB_REGS32
689 #endif
690
691 #define NB_MMU_MODES 3
692
693 typedef enum TPRAccess {
694     TPR_ACCESS_READ,
695     TPR_ACCESS_WRITE,
696 } TPRAccess;
697
698 typedef struct CPUX86State {
699     /* standard registers */
700     target_ulong regs[CPU_NB_REGS];
701     target_ulong eip;
702     target_ulong eflags; /* eflags register. During CPU emulation, CC
703                         flags and DF are set to zero because they are
704                         stored elsewhere */
705
706     /* emulator internal eflags handling */
707     target_ulong cc_src;
708     target_ulong cc_dst;
709     uint32_t cc_op;
710     int32_t df; /* D flag : 1 if D = 0, -1 if D = 1 */
711     uint32_t hflags; /* TB flags, see HF_xxx constants. These flags
712                         are known at translation time. */
713     uint32_t hflags2; /* various other flags, see HF2_xxx constants. */
714
715     /* segments */
716     SegmentCache segs[6]; /* selector values */
717     SegmentCache ldt;
718     SegmentCache tr;
719     SegmentCache gdt; /* only base and limit are used */
720     SegmentCache idt; /* only base and limit are used */
721
722     target_ulong cr[5]; /* NOTE: cr1 is unused */
723     int32_t a20_mask;
724
725     /* FPU state */
726     unsigned int fpstt; /* top of stack index */
727     uint16_t fpus;
728     uint16_t fpuc;
729     uint8_t fptags[8];   /* 0 = valid, 1 = empty */
730     FPReg fpregs[8];
731     /* KVM-only so far */
732     uint16_t fpop;
733     uint64_t fpip;
734     uint64_t fpdp;
735
736     /* emulator internal variables */
737     float_status fp_status;
738     floatx80 ft0;
739
740     float_status mmx_status; /* for 3DNow! float ops */
741     float_status sse_status;
742     uint32_t mxcsr;
743     XMMReg xmm_regs[CPU_NB_REGS];
744     XMMReg xmm_t0;
745     MMXReg mmx_t0;
746     target_ulong cc_tmp; /* temporary for rcr/rcl */
747
748     /* sysenter registers */
749     uint32_t sysenter_cs;
750     target_ulong sysenter_esp;
751     target_ulong sysenter_eip;
752     uint64_t efer;
753     uint64_t star;
754
755     uint64_t vm_hsave;
756     uint64_t vm_vmcb;
757     uint64_t tsc_offset;
758     uint64_t intercept;
759     uint16_t intercept_cr_read;
760     uint16_t intercept_cr_write;
761     uint16_t intercept_dr_read;
762     uint16_t intercept_dr_write;
763     uint32_t intercept_exceptions;
764     uint8_t v_tpr;
765
766 #ifdef TARGET_X86_64
767     target_ulong lstar;
768     target_ulong cstar;
769     target_ulong fmask;
770     target_ulong kernelgsbase;
771 #endif
772     uint64_t system_time_msr;
773     uint64_t wall_clock_msr;
774     uint64_t async_pf_en_msr;
775     uint64_t pv_eoi_en_msr;
776
777     uint64_t tsc;
778     uint64_t tsc_adjust;
779     uint64_t tsc_deadline;
780
781     uint64_t mcg_status;
782     uint64_t msr_ia32_misc_enable;
783
784     /* exception/interrupt handling */
785     int error_code;
786     int exception_is_int;
787     target_ulong exception_next_eip;
788     target_ulong dr[8]; /* debug registers */
789     union {
790         CPUBreakpoint *cpu_breakpoint[4];
791         CPUWatchpoint *cpu_watchpoint[4];
792     }; /* break/watchpoints for dr[0..3] */
793     uint32_t smbase;
794     int old_exception;  /* exception in flight */
795
796     /* KVM states, automatically cleared on reset */
797     uint8_t nmi_injected;
798     uint8_t nmi_pending;
799
800     CPU_COMMON
801
802     uint64_t pat;
803
804     /* processor features (e.g. for CPUID insn) */
805     uint32_t cpuid_level;
806     uint32_t cpuid_vendor1;
807     uint32_t cpuid_vendor2;
808     uint32_t cpuid_vendor3;
809     uint32_t cpuid_version;
810     uint32_t cpuid_features;
811     uint32_t cpuid_ext_features;
812     uint32_t cpuid_xlevel;
813     uint32_t cpuid_model[12];
814     uint32_t cpuid_ext2_features;
815     uint32_t cpuid_ext3_features;
816     uint32_t cpuid_apic_id;
817     int cpuid_vendor_override;
818     /* Store the results of Centaur's CPUID instructions */
819     uint32_t cpuid_xlevel2;
820     uint32_t cpuid_ext4_features;
821     /* Flags from CPUID[EAX=7,ECX=0].EBX */
822     uint32_t cpuid_7_0_ebx_features;
823
824     /* MTRRs */
825     uint64_t mtrr_fixed[11];
826     uint64_t mtrr_deftype;
827     MTRRVar mtrr_var[8];
828
829     /* For KVM */
830     uint32_t mp_state;
831     int32_t exception_injected;
832     int32_t interrupt_injected;
833     uint8_t soft_interrupt;
834     uint8_t has_error_code;
835     uint32_t sipi_vector;
836     uint32_t cpuid_kvm_features;
837     uint32_t cpuid_svm_features;
838     bool tsc_valid;
839     int tsc_khz;
840     void *kvm_xsave_buf;
841
842     /* in order to simplify APIC support, we leave this pointer to the
843        user */
844     struct DeviceState *apic_state;
845
846     uint64_t mcg_cap;
847     uint64_t mcg_ctl;
848     uint64_t mce_banks[MCE_BANKS_DEF*4];
849
850     uint64_t tsc_aux;
851
852     /* vmstate */
853     uint16_t fpus_vmstate;
854     uint16_t fptag_vmstate;
855     uint16_t fpregs_format_vmstate;
856
857     uint64_t xstate_bv;
858     XMMReg ymmh_regs[CPU_NB_REGS];
859
860     uint64_t xcr0;
861
862     TPRAccess tpr_access_type;
863 } CPUX86State;
864
865 #include "cpu-qom.h"
866
867 X86CPU *cpu_x86_init(const char *cpu_model);
868 int cpu_x86_exec(CPUX86State *s);
869 void x86_cpu_list(FILE *f, fprintf_function cpu_fprintf);
870 void x86_cpudef_setup(void);
871 int cpu_x86_support_mca_broadcast(CPUX86State *env);
872
873 int cpu_get_pic_interrupt(CPUX86State *s);
874 /* MSDOS compatibility mode FPU exception support */
875 void cpu_set_ferr(CPUX86State *s);
876
877 /* this function must always be used to load data in the segment
878    cache: it synchronizes the hflags with the segment cache values */
879 static inline void cpu_x86_load_seg_cache(CPUX86State *env,
880                                           int seg_reg, unsigned int selector,
881                                           target_ulong base,
882                                           unsigned int limit,
883                                           unsigned int flags)
884 {
885     SegmentCache *sc;
886     unsigned int new_hflags;
887
888     sc = &env->segs[seg_reg];
889     sc->selector = selector;
890     sc->base = base;
891     sc->limit = limit;
892     sc->flags = flags;
893
894     /* update the hidden flags */
895     {
896         if (seg_reg == R_CS) {
897 #ifdef TARGET_X86_64
898             if ((env->hflags & HF_LMA_MASK) && (flags & DESC_L_MASK)) {
899                 /* long mode */
900                 env->hflags |= HF_CS32_MASK | HF_SS32_MASK | HF_CS64_MASK;
901                 env->hflags &= ~(HF_ADDSEG_MASK);
902             } else
903 #endif
904             {
905                 /* legacy / compatibility case */
906                 new_hflags = (env->segs[R_CS].flags & DESC_B_MASK)
907                     >> (DESC_B_SHIFT - HF_CS32_SHIFT);
908                 env->hflags = (env->hflags & ~(HF_CS32_MASK | HF_CS64_MASK)) |
909                     new_hflags;
910             }
911         }
912         new_hflags = (env->segs[R_SS].flags & DESC_B_MASK)
913             >> (DESC_B_SHIFT - HF_SS32_SHIFT);
914         if (env->hflags & HF_CS64_MASK) {
915             /* zero base assumed for DS, ES and SS in long mode */
916         } else if (!(env->cr[0] & CR0_PE_MASK) ||
917                    (env->eflags & VM_MASK) ||
918                    !(env->hflags & HF_CS32_MASK)) {
919             /* XXX: try to avoid this test. The problem comes from the
920                fact that is real mode or vm86 mode we only modify the
921                'base' and 'selector' fields of the segment cache to go
922                faster. A solution may be to force addseg to one in
923                translate-i386.c. */
924             new_hflags |= HF_ADDSEG_MASK;
925         } else {
926             new_hflags |= ((env->segs[R_DS].base |
927                             env->segs[R_ES].base |
928                             env->segs[R_SS].base) != 0) <<
929                 HF_ADDSEG_SHIFT;
930         }
931         env->hflags = (env->hflags &
932                        ~(HF_SS32_MASK | HF_ADDSEG_MASK)) | new_hflags;
933     }
934 }
935
936 static inline void cpu_x86_load_seg_cache_sipi(X86CPU *cpu,
937                                                int sipi_vector)
938 {
939     CPUX86State *env = &cpu->env;
940
941     env->eip = 0;
942     cpu_x86_load_seg_cache(env, R_CS, sipi_vector << 8,
943                            sipi_vector << 12,
944                            env->segs[R_CS].limit,
945                            env->segs[R_CS].flags);
946     env->halted = 0;
947 }
948
949 int cpu_x86_get_descr_debug(CPUX86State *env, unsigned int selector,
950                             target_ulong *base, unsigned int *limit,
951                             unsigned int *flags);
952
953 /* wrapper, just in case memory mappings must be changed */
954 static inline void cpu_x86_set_cpl(CPUX86State *s, int cpl)
955 {
956 #if HF_CPL_MASK == 3
957     s->hflags = (s->hflags & ~HF_CPL_MASK) | cpl;
958 #else
959 #error HF_CPL_MASK is hardcoded
960 #endif
961 }
962
963 /* op_helper.c */
964 /* used for debug or cpu save/restore */
965 void cpu_get_fp80(uint64_t *pmant, uint16_t *pexp, floatx80 f);
966 floatx80 cpu_set_fp80(uint64_t mant, uint16_t upper);
967
968 /* cpu-exec.c */
969 /* the following helpers are only usable in user mode simulation as
970    they can trigger unexpected exceptions */
971 void cpu_x86_load_seg(CPUX86State *s, int seg_reg, int selector);
972 void cpu_x86_fsave(CPUX86State *s, target_ulong ptr, int data32);
973 void cpu_x86_frstor(CPUX86State *s, target_ulong ptr, int data32);
974
975 /* you can call this signal handler from your SIGBUS and SIGSEGV
976    signal handlers to inform the virtual CPU of exceptions. non zero
977    is returned if the signal was handled by the virtual CPU.  */
978 int cpu_x86_signal_handler(int host_signum, void *pinfo,
979                            void *puc);
980
981 /* cpuid.c */
982 void cpu_x86_cpuid(CPUX86State *env, uint32_t index, uint32_t count,
983                    uint32_t *eax, uint32_t *ebx,
984                    uint32_t *ecx, uint32_t *edx);
985 int cpu_x86_register(X86CPU *cpu, const char *cpu_model);
986 void cpu_clear_apic_feature(CPUX86State *env);
987 void host_cpuid(uint32_t function, uint32_t count,
988                 uint32_t *eax, uint32_t *ebx, uint32_t *ecx, uint32_t *edx);
989
990 /* helper.c */
991 int cpu_x86_handle_mmu_fault(CPUX86State *env, target_ulong addr,
992                              int is_write, int mmu_idx);
993 #define cpu_handle_mmu_fault cpu_x86_handle_mmu_fault
994 void cpu_x86_set_a20(CPUX86State *env, int a20_state);
995
996 static inline int hw_breakpoint_enabled(unsigned long dr7, int index)
997 {
998     return (dr7 >> (index * 2)) & 3;
999 }
1000
1001 static inline int hw_breakpoint_type(unsigned long dr7, int index)
1002 {
1003     return (dr7 >> (DR7_TYPE_SHIFT + (index * 4))) & 3;
1004 }
1005
1006 static inline int hw_breakpoint_len(unsigned long dr7, int index)
1007 {
1008     int len = ((dr7 >> (DR7_LEN_SHIFT + (index * 4))) & 3);
1009     return (len == 2) ? 8 : len + 1;
1010 }
1011
1012 void hw_breakpoint_insert(CPUX86State *env, int index);
1013 void hw_breakpoint_remove(CPUX86State *env, int index);
1014 int check_hw_breakpoints(CPUX86State *env, int force_dr6_update);
1015 void breakpoint_handler(CPUX86State *env);
1016
1017 /* will be suppressed */
1018 void cpu_x86_update_cr0(CPUX86State *env, uint32_t new_cr0);
1019 void cpu_x86_update_cr3(CPUX86State *env, target_ulong new_cr3);
1020 void cpu_x86_update_cr4(CPUX86State *env, uint32_t new_cr4);
1021
1022 /* hw/pc.c */
1023 void cpu_smm_update(CPUX86State *env);
1024 uint64_t cpu_get_tsc(CPUX86State *env);
1025
1026 #define TARGET_PAGE_BITS 12
1027
1028 #ifdef TARGET_X86_64
1029 #define TARGET_PHYS_ADDR_SPACE_BITS 52
1030 /* ??? This is really 48 bits, sign-extended, but the only thing
1031    accessible to userland with bit 48 set is the VSYSCALL, and that
1032    is handled via other mechanisms.  */
1033 #define TARGET_VIRT_ADDR_SPACE_BITS 47
1034 #else
1035 #define TARGET_PHYS_ADDR_SPACE_BITS 36
1036 #define TARGET_VIRT_ADDR_SPACE_BITS 32
1037 #endif
1038
1039 static inline CPUX86State *cpu_init(const char *cpu_model)
1040 {
1041     X86CPU *cpu = cpu_x86_init(cpu_model);
1042     if (cpu == NULL) {
1043         return NULL;
1044     }
1045     return &cpu->env;
1046 }
1047
1048 #define cpu_exec cpu_x86_exec
1049 #define cpu_gen_code cpu_x86_gen_code
1050 #define cpu_signal_handler cpu_x86_signal_handler
1051 #define cpu_list x86_cpu_list
1052 #define cpudef_setup    x86_cpudef_setup
1053
1054 #define CPU_SAVE_VERSION 12
1055
1056 /* MMU modes definitions */
1057 #define MMU_MODE0_SUFFIX _kernel
1058 #define MMU_MODE1_SUFFIX _user
1059 #define MMU_MODE2_SUFFIX _ksmap /* Kernel with SMAP override */
1060 #define MMU_KERNEL_IDX  0
1061 #define MMU_USER_IDX    1
1062 #define MMU_KSMAP_IDX   2
1063 static inline int cpu_mmu_index (CPUX86State *env)
1064 {
1065     return (env->hflags & HF_CPL_MASK) == 3 ? MMU_USER_IDX :
1066         ((env->hflags & HF_SMAP_MASK) && (env->eflags & AC_MASK))
1067         ? MMU_KSMAP_IDX : MMU_KERNEL_IDX;
1068 }
1069
1070 #undef EAX
1071 #define EAX (env->regs[R_EAX])
1072 #undef ECX
1073 #define ECX (env->regs[R_ECX])
1074 #undef EDX
1075 #define EDX (env->regs[R_EDX])
1076 #undef EBX
1077 #define EBX (env->regs[R_EBX])
1078 #undef ESP
1079 #define ESP (env->regs[R_ESP])
1080 #undef EBP
1081 #define EBP (env->regs[R_EBP])
1082 #undef ESI
1083 #define ESI (env->regs[R_ESI])
1084 #undef EDI
1085 #define EDI (env->regs[R_EDI])
1086 #undef EIP
1087 #define EIP (env->eip)
1088 #define DF  (env->df)
1089
1090 #define CC_SRC (env->cc_src)
1091 #define CC_DST (env->cc_dst)
1092 #define CC_OP  (env->cc_op)
1093
1094 /* n must be a constant to be efficient */
1095 static inline target_long lshift(target_long x, int n)
1096 {
1097     if (n >= 0) {
1098         return x << n;
1099     } else {
1100         return x >> (-n);
1101     }
1102 }
1103
1104 /* float macros */
1105 #define FT0    (env->ft0)
1106 #define ST0    (env->fpregs[env->fpstt].d)
1107 #define ST(n)  (env->fpregs[(env->fpstt + (n)) & 7].d)
1108 #define ST1    ST(1)
1109
1110 /* translate.c */
1111 void optimize_flags_init(void);
1112
1113 #if defined(CONFIG_USER_ONLY)
1114 static inline void cpu_clone_regs(CPUX86State *env, target_ulong newsp)
1115 {
1116     if (newsp)
1117         env->regs[R_ESP] = newsp;
1118     env->regs[R_EAX] = 0;
1119 }
1120 #endif
1121
1122 #include "cpu-all.h"
1123 #include "svm.h"
1124
1125 #if !defined(CONFIG_USER_ONLY)
1126 #include "hw/apic.h"
1127 #endif
1128
1129 static inline bool cpu_has_work(CPUState *cpu)
1130 {
1131     CPUX86State *env = &X86_CPU(cpu)->env;
1132
1133     return ((env->interrupt_request & (CPU_INTERRUPT_HARD |
1134                                        CPU_INTERRUPT_POLL)) &&
1135             (env->eflags & IF_MASK)) ||
1136            (env->interrupt_request & (CPU_INTERRUPT_NMI |
1137                                       CPU_INTERRUPT_INIT |
1138                                       CPU_INTERRUPT_SIPI |
1139                                       CPU_INTERRUPT_MCE));
1140 }
1141
1142 #include "exec-all.h"
1143
1144 static inline void cpu_pc_from_tb(CPUX86State *env, TranslationBlock *tb)
1145 {
1146     env->eip = tb->pc - tb->cs_base;
1147 }
1148
1149 static inline void cpu_get_tb_cpu_state(CPUX86State *env, target_ulong *pc,
1150                                         target_ulong *cs_base, int *flags)
1151 {
1152     *cs_base = env->segs[R_CS].base;
1153     *pc = *cs_base + env->eip;
1154     *flags = env->hflags |
1155         (env->eflags & (IOPL_MASK | TF_MASK | RF_MASK | VM_MASK | AC_MASK));
1156 }
1157
1158 void do_cpu_init(X86CPU *cpu);
1159 void do_cpu_sipi(X86CPU *cpu);
1160
1161 #define MCE_INJECT_BROADCAST    1
1162 #define MCE_INJECT_UNCOND_AO    2
1163
1164 void cpu_x86_inject_mce(Monitor *mon, X86CPU *cpu, int bank,
1165                         uint64_t status, uint64_t mcg_status, uint64_t addr,
1166                         uint64_t misc, int flags);
1167
1168 /* excp_helper.c */
1169 void QEMU_NORETURN raise_exception(CPUX86State *env, int exception_index);
1170 void QEMU_NORETURN raise_exception_err(CPUX86State *env, int exception_index,
1171                                        int error_code);
1172 void QEMU_NORETURN raise_interrupt(CPUX86State *nenv, int intno, int is_int,
1173                                    int error_code, int next_eip_addend);
1174
1175 /* cc_helper.c */
1176 extern const uint8_t parity_table[256];
1177 uint32_t cpu_cc_compute_all(CPUX86State *env1, int op);
1178
1179 static inline uint32_t cpu_compute_eflags(CPUX86State *env)
1180 {
1181     return env->eflags | cpu_cc_compute_all(env, CC_OP) | (DF & DF_MASK);
1182 }
1183
1184 /* NOTE: CC_OP must be modified manually to CC_OP_EFLAGS */
1185 static inline void cpu_load_eflags(CPUX86State *env, int eflags,
1186                                    int update_mask)
1187 {
1188     CC_SRC = eflags & (CC_O | CC_S | CC_Z | CC_A | CC_P | CC_C);
1189     DF = 1 - (2 * ((eflags >> 10) & 1));
1190     env->eflags = (env->eflags & ~update_mask) |
1191         (eflags & update_mask) | 0x2;
1192 }
1193
1194 /* load efer and update the corresponding hflags. XXX: do consistency
1195    checks with cpuid bits? */
1196 static inline void cpu_load_efer(CPUX86State *env, uint64_t val)
1197 {
1198     env->efer = val;
1199     env->hflags &= ~(HF_LMA_MASK | HF_SVME_MASK);
1200     if (env->efer & MSR_EFER_LMA) {
1201         env->hflags |= HF_LMA_MASK;
1202     }
1203     if (env->efer & MSR_EFER_SVME) {
1204         env->hflags |= HF_SVME_MASK;
1205     }
1206 }
1207
1208 /* svm_helper.c */
1209 void cpu_svm_check_intercept_param(CPUX86State *env1, uint32_t type,
1210                                    uint64_t param);
1211 void cpu_vmexit(CPUX86State *nenv, uint32_t exit_code, uint64_t exit_info_1);
1212
1213 /* op_helper.c */
1214 void do_interrupt(CPUX86State *env);
1215 void do_interrupt_x86_hardirq(CPUX86State *env, int intno, int is_hw);
1216
1217 void do_smm_enter(CPUX86State *env1);
1218
1219 void cpu_report_tpr_access(CPUX86State *env, TPRAccess access);
1220
1221 void enable_kvm_pv_eoi(void);
1222
1223 #endif /* CPU_I386_H */
This page took 0.090176 seconds and 4 git commands to generate.