hw/piix_pci.c

   1 /*
   2  * QEMU i440FX/PIIX3 PCI Bridge Emulation
   3  *
   4  * Copyright (c) 2006 Fabrice Bellard
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a copy
   7  * of this software and associated documentation files (the "Software"), to deal
   8  * in the Software without restriction, including without limitation the rights
   9  * to use, copy, modify, merge, publish, distribute, sublicense, and/or sell
  10  * copies of the Software, and to permit persons to whom the Software is
  11  * furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. IN NO EVENT SHALL
  19  * THE AUTHORS OR COPYRIGHT HOLDERS BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER
  20  * LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM,
  21  * OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN
  22  * THE SOFTWARE.
  23  */
  24
  25 #include "vl.h"
  26 typedef uint32_t pci_addr_t;
  27 #include "pci_host.h"
  28
  29 typedef PCIHostState I440FXState;
  30
  31 static void i440fx_addr_writel(void* opaque, uint32_t addr, uint32_t val)
  32 {
  33     I440FXState *s = opaque;
  34     s->config_reg = val;
  35 }
  36
  37 static uint32_t i440fx_addr_readl(void* opaque, uint32_t addr)
  38 {
  39     I440FXState *s = opaque;
  40     return s->config_reg;
  41 }
  42
  43 static void piix3_set_irq(void *pic, int irq_num, int level);
  44
  45 /* return the global irq number corresponding to a given device irq
  46    pin. We could also use the bus number to have a more precise
  47    mapping. */
  48 static int pci_slot_get_pirq(PCIDevice *pci_dev, int irq_num)
  49 {
  50     int slot_addend;
  51     slot_addend = (pci_dev->devfn >> 3) - 1;
  52     return (irq_num + slot_addend) & 3;
  53 }
  54
  55 static uint32_t isa_page_descs[384 / 4];
  56 static uint8_t smm_enabled;
  57
  58 static const uint32_t mar_addresses[15] = {
  59     0xa0000,
  60     0xc0000,
  61     0xc4000,
  62     0xc8000,
  63     0xcc000,
  64     0xd0000,
  65     0xd4000,
  66     0xd8000,
  67     0xdc000,
  68     0xe0000,
  69     0xe4000,
  70     0xe8000,
  71     0xec000,
  72     0xf0000,
  73     0x100000,
  74 };
  75
  76 static void i440fx_update_memory_mappings(PCIDevice *d)
  77 {
  78     int i, r;
  79     uint32_t start, end, addr;
  80     uint32_t smram, smbase, smsize;
  81
  82     for(i = 0; i < 14; i++) {
  83         r = (d->config[(i >> 1) + 0x61] >> ((i & 1) * 4)) & 3;
  84         start = mar_addresses[i];
  85         end = mar_addresses[i + 1];
  86         //        printf("ISA mapping %08x: %d\n", start, r);
  87         switch(r) {
  88         case 3:
  89             /* RAM */
  90             cpu_register_physical_memory(start, end - start,
  91                                          start);
  92             break;
  93         case 2:
  94             /* ROM (XXX: not quite correct) */
  95             cpu_register_physical_memory(start, end - start,
  96                                          start | IO_MEM_ROM);
  97             break;
  98         case 1:
  99         case 0:
 100             /* XXX: should distinguish read/write cases */
 101             for(addr = start; addr < end; addr += 4096) {
 102                 cpu_register_physical_memory(addr, 4096,
 103                                              isa_page_descs[(addr - 0xa0000) >> 12]);
 104             }
 105             break;
 106         }
 107     }
 108     smram = le32_to_cpu(*(uint32_t *)(d->config + 0x6c));
 109     if ((smm_enabled && (smram & 0x80000000)) || (smram & (1 << 26))) {
 110         /* Note: we assume the SMM area is in the 0xa0000-0x100000 range */
 111         smbase = (smram & 0xffff) << 16;
 112         smsize = (((smram >> 20) & 0xf) + 1) << 16;
 113         if (smbase >= 0xa0000 && (smbase + smsize) <= 0x100000) {
 114             cpu_register_physical_memory(smbase, smsize, smbase);
 115         }
 116     }
 117 }
 118
 119 void i440fx_set_smm(PCIDevice *d, int val)
 120 {
 121     val = (val != 0);
 122     if (smm_enabled != val) {
 123         smm_enabled = val;
 124         i440fx_update_memory_mappings(d);
 125     }
 126 }
 127
 128
 129 /* XXX: suppress when better memory API. We make the assumption that
 130    no device (in particular the VGA) changes the memory mappings in
 131    the 0xa0000-0x100000 range */
 132 void i440fx_init_memory_mappings(PCIDevice *d)
 133 {
 134     int i;
 135     for(i = 0; i < 96; i++) {
 136         isa_page_descs[i] = cpu_get_physical_page_desc(0xa0000 + i * 0x1000);
 137     }
 138 }
 139
 140 static void i440fx_write_config(PCIDevice *d,
 141                                 uint32_t address, uint32_t val, int len)
 142 {
 143     /* XXX: implement SMRAM.D_LOCK */
 144     pci_default_write_config(d, address, val, len);
 145     if ((address >= 0x61 && address <= 0x67) || address == 0x6c)
 146         i440fx_update_memory_mappings(d);
 147 }
 148
 149 static void i440fx_save(QEMUFile* f, void *opaque)
 150 {
 151     PCIDevice *d = opaque;
 152     pci_device_save(d, f);
 153     qemu_put_8s(f, &smm_enabled);
 154 }
 155
 156 static int i440fx_load(QEMUFile* f, void *opaque, int version_id)
 157 {
 158     PCIDevice *d = opaque;
 159     int ret;
 160
 161     if (version_id != 1)
 162         return -EINVAL;
 163     ret = pci_device_load(d, f);
 164     if (ret < 0)
 165         return ret;
 166     i440fx_update_memory_mappings(d);
 167     qemu_get_8s(f, &smm_enabled);
 168     return 0;
 169 }
 170
 171 PCIBus *i440fx_init(PCIDevice **pi440fx_state)
 172 {
 173     PCIBus *b;
 174     PCIDevice *d;
 175     I440FXState *s;
 176
 177     s = qemu_mallocz(sizeof(I440FXState));
 178     b = pci_register_bus(piix3_set_irq, pci_slot_get_pirq, NULL, 0, 4);
 179     s->bus = b;
 180
 181     register_ioport_write(0xcf8, 4, 4, i440fx_addr_writel, s);
 182     register_ioport_read(0xcf8, 4, 4, i440fx_addr_readl, s);
 183
 184     register_ioport_write(0xcfc, 4, 1, pci_host_data_writeb, s);
 185     register_ioport_write(0xcfc, 4, 2, pci_host_data_writew, s);
 186     register_ioport_write(0xcfc, 4, 4, pci_host_data_writel, s);
 187     register_ioport_read(0xcfc, 4, 1, pci_host_data_readb, s);
 188     register_ioport_read(0xcfc, 4, 2, pci_host_data_readw, s);
 189     register_ioport_read(0xcfc, 4, 4, pci_host_data_readl, s);
 190
 191     d = pci_register_device(b, "i440FX", sizeof(PCIDevice), 0,
 192                             NULL, i440fx_write_config);
 193
 194     d->config[0x00] = 0x86; // vendor_id
 195     d->config[0x01] = 0x80;
 196     d->config[0x02] = 0x37; // device_id
 197     d->config[0x03] = 0x12;
 198     d->config[0x08] = 0x02; // revision
 199     d->config[0x0a] = 0x00; // class_sub = host2pci
 200     d->config[0x0b] = 0x06; // class_base = PCI_bridge
 201     d->config[0x0e] = 0x00; // header_type
 202
 203     d->config[0x6c] = 0x0a; /* SMRAM */
 204
 205     register_savevm("I440FX", 0, 1, i440fx_save, i440fx_load, d);
 206     *pi440fx_state = d;
 207     return b;
 208 }
 209
 210 /* PIIX3 PCI to ISA bridge */
 211
 212 static PCIDevice *piix3_dev;
 213
 214 /* just used for simpler irq handling. */
 215 #define PCI_IRQ_WORDS   ((PCI_DEVICES_MAX + 31) / 32)
 216
 217 static int pci_irq_levels[4];
 218
 219 static void piix3_set_irq(void *pic, int irq_num, int level)
 220 {
 221     int i, pic_irq, pic_level;
 222
 223     pci_irq_levels[irq_num] = level;
 224
 225     /* now we change the pic irq level according to the piix irq mappings */
 226     /* XXX: optimize */
 227     pic_irq = piix3_dev->config[0x60 + irq_num];
 228     if (pic_irq < 16) {
 229         /* The pic level is the logical OR of all the PCI irqs mapped
 230            to it */
 231         pic_level = 0;
 232         for (i = 0; i < 4; i++) {
 233             if (pic_irq == piix3_dev->config[0x60 + i])
 234                 pic_level |= pci_irq_levels[i];
 235         }
 236         pic_set_irq(pic_irq, pic_level);
 237     }
 238 }
 239
 240 static void piix3_reset(PCIDevice *d)
 241 {
 242     uint8_t *pci_conf = d->config;
 243
 244     pci_conf[0x04] = 0x07; // master, memory and I/O
 245     pci_conf[0x05] = 0x00;
 246     pci_conf[0x06] = 0x00;
 247     pci_conf[0x07] = 0x02; // PCI_status_devsel_medium
 248     pci_conf[0x4c] = 0x4d;
 249     pci_conf[0x4e] = 0x03;
 250     pci_conf[0x4f] = 0x00;
 251     pci_conf[0x60] = 0x80;
 252     pci_conf[0x69] = 0x02;
 253     pci_conf[0x70] = 0x80;
 254     pci_conf[0x76] = 0x0c;
 255     pci_conf[0x77] = 0x0c;
 256     pci_conf[0x78] = 0x02;
 257     pci_conf[0x79] = 0x00;
 258     pci_conf[0x80] = 0x00;
 259     pci_conf[0x82] = 0x00;
 260     pci_conf[0xa0] = 0x08;
 261     pci_conf[0xa0] = 0x08;
 262     pci_conf[0xa2] = 0x00;
 263     pci_conf[0xa3] = 0x00;
 264     pci_conf[0xa4] = 0x00;
 265     pci_conf[0xa5] = 0x00;
 266     pci_conf[0xa6] = 0x00;
 267     pci_conf[0xa7] = 0x00;
 268     pci_conf[0xa8] = 0x0f;
 269     pci_conf[0xaa] = 0x00;
 270     pci_conf[0xab] = 0x00;
 271     pci_conf[0xac] = 0x00;
 272     pci_conf[0xae] = 0x00;
 273 }
 274
 275 static void piix_save(QEMUFile* f, void *opaque)
 276 {
 277     PCIDevice *d = opaque;
 278     pci_device_save(d, f);
 279 }
 280
 281 static int piix_load(QEMUFile* f, void *opaque, int version_id)
 282 {
 283     PCIDevice *d = opaque;
 284     if (version_id != 2)
 285         return -EINVAL;
 286     return pci_device_load(d, f);
 287 }
 288
 289 int piix3_init(PCIBus *bus)
 290 {
 291     PCIDevice *d;
 292     uint8_t *pci_conf;
 293
 294     d = pci_register_device(bus, "PIIX3", sizeof(PCIDevice),
 295                                     -1, NULL, NULL);
 296     register_savevm("PIIX3", 0, 2, piix_save, piix_load, d);
 297
 298     piix3_dev = d;
 299     pci_conf = d->config;
 300
 301     pci_conf[0x00] = 0x86; // Intel
 302     pci_conf[0x01] = 0x80;
 303     pci_conf[0x02] = 0x00; // 82371SB PIIX3 PCI-to-ISA bridge (Step A1)
 304     pci_conf[0x03] = 0x70;
 305     pci_conf[0x0a] = 0x01; // class_sub = PCI_ISA
 306     pci_conf[0x0b] = 0x06; // class_base = PCI_bridge
 307     pci_conf[0x0e] = 0x80; // header_type = PCI_multifunction, generic
 308
 309     piix3_reset(d);
 310     return d->devfn;
 311 }