hw/sparc/sun4m.c

   1 /*
   2  * QEMU Sun4m & Sun4d & Sun4c System Emulator
   3  *
   4  * Copyright (c) 2003-2005 Fabrice Bellard
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a copy
   7  * of this software and associated documentation files (the "Software"), to deal
   8  * in the Software without restriction, including without limitation the rights
   9  * to use, copy, modify, merge, publish, distribute, sublicense, and/or sell
  10  * copies of the Software, and to permit persons to whom the Software is
  11  * furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. IN NO EVENT SHALL
  19  * THE AUTHORS OR COPYRIGHT HOLDERS BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER
  20  * LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM,
  21  * OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN
  22  * THE SOFTWARE.
  23  */
  24 #include "qemu/osdep.h"
  25 #include "qapi/error.h"
  26 #include "qemu-common.h"
  27 #include "cpu.h"
  28 #include "hw/sysbus.h"
  29 #include "qemu/error-report.h"
  30 #include "qemu/timer.h"
  31 #include "hw/sparc/sun4m.h"
  32 #include "hw/timer/m48t59.h"
  33 #include "hw/sparc/sparc32_dma.h"
  34 #include "hw/block/fdc.h"
  35 #include "sysemu/sysemu.h"
  36 #include "net/net.h"
  37 #include "hw/boards.h"
  38 #include "hw/scsi/esp.h"
  39 #include "hw/i386/pc.h"
  40 #include "hw/isa/isa.h"
  41 #include "hw/nvram/sun_nvram.h"
  42 #include "hw/nvram/chrp_nvram.h"
  43 #include "hw/nvram/fw_cfg.h"
  44 #include "hw/char/escc.h"
  45 #include "hw/empty_slot.h"
  46 #include "hw/loader.h"
  47 #include "elf.h"
  48 #include "sysemu/block-backend.h"
  49 #include "trace.h"
  50 #include "qemu/cutils.h"
  51
  52 /*
  53  * Sun4m architecture was used in the following machines:
  54  *
  55  * SPARCserver 6xxMP/xx
  56  * SPARCclassic (SPARCclassic Server)(SPARCstation LC) (4/15),
  57  * SPARCclassic X (4/10)
  58  * SPARCstation LX/ZX (4/30)
  59  * SPARCstation Voyager
  60  * SPARCstation 10/xx, SPARCserver 10/xx
  61  * SPARCstation 5, SPARCserver 5
  62  * SPARCstation 20/xx, SPARCserver 20
  63  * SPARCstation 4
  64  *
  65  * See for example: http://www.sunhelp.org/faq/sunref1.html
  66  */
  67
  68 #define KERNEL_LOAD_ADDR     0x00004000
  69 #define CMDLINE_ADDR         0x007ff000
  70 #define INITRD_LOAD_ADDR     0x00800000
  71 #define PROM_SIZE_MAX        (1024 * 1024)
  72 #define PROM_VADDR           0xffd00000
  73 #define PROM_FILENAME        "openbios-sparc32"
  74 #define CFG_ADDR             0xd00000510ULL
  75 #define FW_CFG_SUN4M_DEPTH   (FW_CFG_ARCH_LOCAL + 0x00)
  76 #define FW_CFG_SUN4M_WIDTH   (FW_CFG_ARCH_LOCAL + 0x01)
  77 #define FW_CFG_SUN4M_HEIGHT  (FW_CFG_ARCH_LOCAL + 0x02)
  78
  79 #define MAX_CPUS 16
  80 #define MAX_PILS 16
  81 #define MAX_VSIMMS 4
  82
  83 #define ESCC_CLOCK 4915200
  84
  85 struct sun4m_hwdef {
  86     hwaddr iommu_base, iommu_pad_base, iommu_pad_len, slavio_base;
  87     hwaddr intctl_base, counter_base, nvram_base, ms_kb_base;
  88     hwaddr serial_base, fd_base;
  89     hwaddr afx_base, idreg_base, dma_base, esp_base, le_base;
  90     hwaddr tcx_base, cs_base, apc_base, aux1_base, aux2_base;
  91     hwaddr bpp_base, dbri_base, sx_base;
  92     struct {
  93         hwaddr reg_base, vram_base;
  94     } vsimm[MAX_VSIMMS];
  95     hwaddr ecc_base;
  96     uint64_t max_mem;
  97     uint32_t ecc_version;
  98     uint32_t iommu_version;
  99     uint16_t machine_id;
 100     uint8_t nvram_machine_id;
 101 };
 102
 103 void DMA_init(ISABus *bus, int high_page_enable)
 104 {
 105 }
 106
 107 static void fw_cfg_boot_set(void *opaque, const char *boot_device,
 108                             Error **errp)
 109 {
 110     fw_cfg_modify_i16(opaque, FW_CFG_BOOT_DEVICE, boot_device[0]);
 111 }
 112
 113 static void nvram_init(Nvram *nvram, uint8_t *macaddr,
 114                        const char *cmdline, const char *boot_devices,
 115                        ram_addr_t RAM_size, uint32_t kernel_size,
 116                        int width, int height, int depth,
 117                        int nvram_machine_id, const char *arch)
 118 {
 119     unsigned int i;
 120     int sysp_end;
 121     uint8_t image[0x1ff0];
 122     NvramClass *k = NVRAM_GET_CLASS(nvram);
 123
 124     memset(image, '\0', sizeof(image));
 125
 126     /* OpenBIOS nvram variables partition */
 127     sysp_end = chrp_nvram_create_system_partition(image, 0);
 128
 129     /* Free space partition */
 130     chrp_nvram_create_free_partition(&image[sysp_end], 0x1fd0 - sysp_end);
 131
 132     Sun_init_header((struct Sun_nvram *)&image[0x1fd8], macaddr,
 133                     nvram_machine_id);
 134
 135     for (i = 0; i < sizeof(image); i++) {
 136         (k->write)(nvram, i, image[i]);
 137     }
 138 }
 139
 140 void cpu_check_irqs(CPUSPARCState *env)
 141 {
 142     CPUState *cs;
 143
 144     /* We should be holding the BQL before we mess with IRQs */
 145     g_assert(qemu_mutex_iothread_locked());
 146
 147     if (env->pil_in && (env->interrupt_index == 0 ||
 148                         (env->interrupt_index & ~15) == TT_EXTINT)) {
 149         unsigned int i;
 150
 151         for (i = 15; i > 0; i--) {
 152             if (env->pil_in & (1 << i)) {
 153                 int old_interrupt = env->interrupt_index;
 154
 155                 env->interrupt_index = TT_EXTINT | i;
 156                 if (old_interrupt != env->interrupt_index) {
 157                     cs = CPU(sparc_env_get_cpu(env));
 158                     trace_sun4m_cpu_interrupt(i);
 159                     cpu_interrupt(cs, CPU_INTERRUPT_HARD);
 160                 }
 161                 break;
 162             }
 163         }
 164     } else if (!env->pil_in && (env->interrupt_index & ~15) == TT_EXTINT) {
 165         cs = CPU(sparc_env_get_cpu(env));
 166         trace_sun4m_cpu_reset_interrupt(env->interrupt_index & 15);
 167         env->interrupt_index = 0;
 168         cpu_reset_interrupt(cs, CPU_INTERRUPT_HARD);
 169     }
 170 }
 171
 172 static void cpu_kick_irq(SPARCCPU *cpu)
 173 {
 174     CPUSPARCState *env = &cpu->env;
 175     CPUState *cs = CPU(cpu);
 176
 177     cs->halted = 0;
 178     cpu_check_irqs(env);
 179     qemu_cpu_kick(cs);
 180 }
 181
 182 static void cpu_set_irq(void *opaque, int irq, int level)
 183 {
 184     SPARCCPU *cpu = opaque;
 185     CPUSPARCState *env = &cpu->env;
 186
 187     if (level) {
 188         trace_sun4m_cpu_set_irq_raise(irq);
 189         env->pil_in |= 1 << irq;
 190         cpu_kick_irq(cpu);
 191     } else {
 192         trace_sun4m_cpu_set_irq_lower(irq);
 193         env->pil_in &= ~(1 << irq);
 194         cpu_check_irqs(env);
 195     }
 196 }
 197
 198 static void dummy_cpu_set_irq(void *opaque, int irq, int level)
 199 {
 200 }
 201
 202 static void main_cpu_reset(void *opaque)
 203 {
 204     SPARCCPU *cpu = opaque;
 205     CPUState *cs = CPU(cpu);
 206
 207     cpu_reset(cs);
 208     cs->halted = 0;
 209 }
 210
 211 static void secondary_cpu_reset(void *opaque)
 212 {
 213     SPARCCPU *cpu = opaque;
 214     CPUState *cs = CPU(cpu);
 215
 216     cpu_reset(cs);
 217     cs->halted = 1;
 218 }
 219
 220 static void cpu_halt_signal(void *opaque, int irq, int level)
 221 {
 222     if (level && current_cpu) {
 223         cpu_interrupt(current_cpu, CPU_INTERRUPT_HALT);
 224     }
 225 }
 226
 227 static uint64_t translate_kernel_address(void *opaque, uint64_t addr)
 228 {
 229     return addr - 0xf0000000ULL;
 230 }
 231
 232 static unsigned long sun4m_load_kernel(const char *kernel_filename,
 233                                        const char *initrd_filename,
 234                                        ram_addr_t RAM_size)
 235 {
 236     int linux_boot;
 237     unsigned int i;
 238     long initrd_size, kernel_size;
 239     uint8_t *ptr;
 240
 241     linux_boot = (kernel_filename != NULL);
 242
 243     kernel_size = 0;
 244     if (linux_boot) {
 245         int bswap_needed;
 246
 247 #ifdef BSWAP_NEEDED
 248         bswap_needed = 1;
 249 #else
 250         bswap_needed = 0;
 251 #endif
 252         kernel_size = load_elf(kernel_filename, translate_kernel_address, NULL,
 253                                NULL, NULL, NULL, 1, EM_SPARC, 0, 0);
 254         if (kernel_size < 0)
 255             kernel_size = load_aout(kernel_filename, KERNEL_LOAD_ADDR,
 256                                     RAM_size - KERNEL_LOAD_ADDR, bswap_needed,
 257                                     TARGET_PAGE_SIZE);
 258         if (kernel_size < 0)
 259             kernel_size = load_image_targphys(kernel_filename,
 260                                               KERNEL_LOAD_ADDR,
 261                                               RAM_size - KERNEL_LOAD_ADDR);
 262         if (kernel_size < 0) {
 263             fprintf(stderr, "qemu: could not load kernel '%s'\n",
 264                     kernel_filename);
 265             exit(1);
 266         }
 267
 268         /* load initrd */
 269         initrd_size = 0;
 270         if (initrd_filename) {
 271             initrd_size = load_image_targphys(initrd_filename,
 272                                               INITRD_LOAD_ADDR,
 273                                               RAM_size - INITRD_LOAD_ADDR);
 274             if (initrd_size < 0) {
 275                 fprintf(stderr, "qemu: could not load initial ram disk '%s'\n",
 276                         initrd_filename);
 277                 exit(1);
 278             }
 279         }
 280         if (initrd_size > 0) {
 281             for (i = 0; i < 64 * TARGET_PAGE_SIZE; i += TARGET_PAGE_SIZE) {
 282                 ptr = rom_ptr(KERNEL_LOAD_ADDR + i);
 283                 if (ldl_p(ptr) == 0x48647253) { // HdrS
 284                     stl_p(ptr + 16, INITRD_LOAD_ADDR);
 285                     stl_p(ptr + 20, initrd_size);
 286                     break;
 287                 }
 288             }
 289         }
 290     }
 291     return kernel_size;
 292 }
 293
 294 static void *iommu_init(hwaddr addr, uint32_t version, qemu_irq irq)
 295 {
 296     DeviceState *dev;
 297     SysBusDevice *s;
 298
 299     dev = qdev_create(NULL, TYPE_SUN4M_IOMMU);
 300     qdev_prop_set_uint32(dev, "version", version);
 301     qdev_init_nofail(dev);
 302     s = SYS_BUS_DEVICE(dev);
 303     sysbus_connect_irq(s, 0, irq);
 304     sysbus_mmio_map(s, 0, addr);
 305
 306     return s;
 307 }
 308
 309 static void *sparc32_dma_init(hwaddr daddr, void *iommu, int is_ledma)
 310 {
 311     DeviceState *dev;
 312     SysBusDevice *s;
 313
 314     dev = qdev_create(NULL, is_ledma ? "sparc32-ledma" : "sparc32-espdma");
 315     object_property_set_link(OBJECT(dev), OBJECT(iommu), "iommu", &error_abort);
 316     qdev_init_nofail(dev);
 317     s = SYS_BUS_DEVICE(dev);
 318     sysbus_mmio_map(s, 0, daddr);
 319
 320     return s;
 321 }
 322
 323 static DeviceState *slavio_intctl_init(hwaddr addr,
 324                                        hwaddr addrg,
 325                                        qemu_irq **parent_irq)
 326 {
 327     DeviceState *dev;
 328     SysBusDevice *s;
 329     unsigned int i, j;
 330
 331     dev = qdev_create(NULL, "slavio_intctl");
 332     qdev_init_nofail(dev);
 333
 334     s = SYS_BUS_DEVICE(dev);
 335
 336     for (i = 0; i < MAX_CPUS; i++) {
 337         for (j = 0; j < MAX_PILS; j++) {
 338             sysbus_connect_irq(s, i * MAX_PILS + j, parent_irq[i][j]);
 339         }
 340     }
 341     sysbus_mmio_map(s, 0, addrg);
 342     for (i = 0; i < MAX_CPUS; i++) {
 343         sysbus_mmio_map(s, i + 1, addr + i * TARGET_PAGE_SIZE);
 344     }
 345
 346     return dev;
 347 }
 348
 349 #define SYS_TIMER_OFFSET      0x10000ULL
 350 #define CPU_TIMER_OFFSET(cpu) (0x1000ULL * cpu)
 351
 352 static void slavio_timer_init_all(hwaddr addr, qemu_irq master_irq,
 353                                   qemu_irq *cpu_irqs, unsigned int num_cpus)
 354 {
 355     DeviceState *dev;
 356     SysBusDevice *s;
 357     unsigned int i;
 358
 359     dev = qdev_create(NULL, "slavio_timer");
 360     qdev_prop_set_uint32(dev, "num_cpus", num_cpus);
 361     qdev_init_nofail(dev);
 362     s = SYS_BUS_DEVICE(dev);
 363     sysbus_connect_irq(s, 0, master_irq);
 364     sysbus_mmio_map(s, 0, addr + SYS_TIMER_OFFSET);
 365
 366     for (i = 0; i < MAX_CPUS; i++) {
 367         sysbus_mmio_map(s, i + 1, addr + (hwaddr)CPU_TIMER_OFFSET(i));
 368         sysbus_connect_irq(s, i + 1, cpu_irqs[i]);
 369     }
 370 }
 371
 372 static qemu_irq  slavio_system_powerdown;
 373
 374 static void slavio_powerdown_req(Notifier *n, void *opaque)
 375 {
 376     qemu_irq_raise(slavio_system_powerdown);
 377 }
 378
 379 static Notifier slavio_system_powerdown_notifier = {
 380     .notify = slavio_powerdown_req
 381 };
 382
 383 #define MISC_LEDS 0x01600000
 384 #define MISC_CFG  0x01800000
 385 #define MISC_DIAG 0x01a00000
 386 #define MISC_MDM  0x01b00000
 387 #define MISC_SYS  0x01f00000
 388
 389 static void slavio_misc_init(hwaddr base,
 390                              hwaddr aux1_base,
 391                              hwaddr aux2_base, qemu_irq irq,
 392                              qemu_irq fdc_tc)
 393 {
 394     DeviceState *dev;
 395     SysBusDevice *s;
 396
 397     dev = qdev_create(NULL, "slavio_misc");
 398     qdev_init_nofail(dev);
 399     s = SYS_BUS_DEVICE(dev);
 400     if (base) {
 401         /* 8 bit registers */
 402         /* Slavio control */
 403         sysbus_mmio_map(s, 0, base + MISC_CFG);
 404         /* Diagnostics */
 405         sysbus_mmio_map(s, 1, base + MISC_DIAG);
 406         /* Modem control */
 407         sysbus_mmio_map(s, 2, base + MISC_MDM);
 408         /* 16 bit registers */
 409         /* ss600mp diag LEDs */
 410         sysbus_mmio_map(s, 3, base + MISC_LEDS);
 411         /* 32 bit registers */
 412         /* System control */
 413         sysbus_mmio_map(s, 4, base + MISC_SYS);
 414     }
 415     if (aux1_base) {
 416         /* AUX 1 (Misc System Functions) */
 417         sysbus_mmio_map(s, 5, aux1_base);
 418     }
 419     if (aux2_base) {
 420         /* AUX 2 (Software Powerdown Control) */
 421         sysbus_mmio_map(s, 6, aux2_base);
 422     }
 423     sysbus_connect_irq(s, 0, irq);
 424     sysbus_connect_irq(s, 1, fdc_tc);
 425     slavio_system_powerdown = qdev_get_gpio_in(dev, 0);
 426     qemu_register_powerdown_notifier(&slavio_system_powerdown_notifier);
 427 }
 428
 429 static void ecc_init(hwaddr base, qemu_irq irq, uint32_t version)
 430 {
 431     DeviceState *dev;
 432     SysBusDevice *s;
 433
 434     dev = qdev_create(NULL, "eccmemctl");
 435     qdev_prop_set_uint32(dev, "version", version);
 436     qdev_init_nofail(dev);
 437     s = SYS_BUS_DEVICE(dev);
 438     sysbus_connect_irq(s, 0, irq);
 439     sysbus_mmio_map(s, 0, base);
 440     if (version == 0) { // SS-600MP only
 441         sysbus_mmio_map(s, 1, base + 0x1000);
 442     }
 443 }
 444
 445 static void apc_init(hwaddr power_base, qemu_irq cpu_halt)
 446 {
 447     DeviceState *dev;
 448     SysBusDevice *s;
 449
 450     dev = qdev_create(NULL, "apc");
 451     qdev_init_nofail(dev);
 452     s = SYS_BUS_DEVICE(dev);
 453     /* Power management (APC) XXX: not a Slavio device */
 454     sysbus_mmio_map(s, 0, power_base);
 455     sysbus_connect_irq(s, 0, cpu_halt);
 456 }
 457
 458 static void tcx_init(hwaddr addr, qemu_irq irq, int vram_size, int width,
 459                      int height, int depth)
 460 {
 461     DeviceState *dev;
 462     SysBusDevice *s;
 463
 464     dev = qdev_create(NULL, "SUNW,tcx");
 465     qdev_prop_set_uint32(dev, "vram_size", vram_size);
 466     qdev_prop_set_uint16(dev, "width", width);
 467     qdev_prop_set_uint16(dev, "height", height);
 468     qdev_prop_set_uint16(dev, "depth", depth);
 469     qdev_init_nofail(dev);
 470     s = SYS_BUS_DEVICE(dev);
 471
 472     /* 10/ROM : FCode ROM */
 473     sysbus_mmio_map(s, 0, addr);
 474     /* 2/STIP : Stipple */
 475     sysbus_mmio_map(s, 1, addr + 0x04000000ULL);
 476     /* 3/BLIT : Blitter */
 477     sysbus_mmio_map(s, 2, addr + 0x06000000ULL);
 478     /* 5/RSTIP : Raw Stipple */
 479     sysbus_mmio_map(s, 3, addr + 0x0c000000ULL);
 480     /* 6/RBLIT : Raw Blitter */
 481     sysbus_mmio_map(s, 4, addr + 0x0e000000ULL);
 482     /* 7/TEC : Transform Engine */
 483     sysbus_mmio_map(s, 5, addr + 0x00700000ULL);
 484     /* 8/CMAP  : DAC */
 485     sysbus_mmio_map(s, 6, addr + 0x00200000ULL);
 486     /* 9/THC : */
 487     if (depth == 8) {
 488         sysbus_mmio_map(s, 7, addr + 0x00300000ULL);
 489     } else {
 490         sysbus_mmio_map(s, 7, addr + 0x00301000ULL);
 491     }
 492     /* 11/DHC : */
 493     sysbus_mmio_map(s, 8, addr + 0x00240000ULL);
 494     /* 12/ALT : */
 495     sysbus_mmio_map(s, 9, addr + 0x00280000ULL);
 496     /* 0/DFB8 : 8-bit plane */
 497     sysbus_mmio_map(s, 10, addr + 0x00800000ULL);
 498     /* 1/DFB24 : 24bit plane */
 499     sysbus_mmio_map(s, 11, addr + 0x02000000ULL);
 500     /* 4/RDFB32: Raw framebuffer. Control plane */
 501     sysbus_mmio_map(s, 12, addr + 0x0a000000ULL);
 502     /* 9/THC24bits : NetBSD writes here even with 8-bit display: dummy */
 503     if (depth == 8) {
 504         sysbus_mmio_map(s, 13, addr + 0x00301000ULL);
 505     }
 506
 507     sysbus_connect_irq(s, 0, irq);
 508 }
 509
 510 static void cg3_init(hwaddr addr, qemu_irq irq, int vram_size, int width,
 511                      int height, int depth)
 512 {
 513     DeviceState *dev;
 514     SysBusDevice *s;
 515
 516     dev = qdev_create(NULL, "cgthree");
 517     qdev_prop_set_uint32(dev, "vram-size", vram_size);
 518     qdev_prop_set_uint16(dev, "width", width);
 519     qdev_prop_set_uint16(dev, "height", height);
 520     qdev_prop_set_uint16(dev, "depth", depth);
 521     qdev_init_nofail(dev);
 522     s = SYS_BUS_DEVICE(dev);
 523
 524     /* FCode ROM */
 525     sysbus_mmio_map(s, 0, addr);
 526     /* DAC */
 527     sysbus_mmio_map(s, 1, addr + 0x400000ULL);
 528     /* 8-bit plane */
 529     sysbus_mmio_map(s, 2, addr + 0x800000ULL);
 530
 531     sysbus_connect_irq(s, 0, irq);
 532 }
 533
 534 /* NCR89C100/MACIO Internal ID register */
 535
 536 #define TYPE_MACIO_ID_REGISTER "macio_idreg"
 537
 538 static const uint8_t idreg_data[] = { 0xfe, 0x81, 0x01, 0x03 };
 539
 540 static void idreg_init(hwaddr addr)
 541 {
 542     DeviceState *dev;
 543     SysBusDevice *s;
 544
 545     dev = qdev_create(NULL, TYPE_MACIO_ID_REGISTER);
 546     qdev_init_nofail(dev);
 547     s = SYS_BUS_DEVICE(dev);
 548
 549     sysbus_mmio_map(s, 0, addr);
 550     cpu_physical_memory_write_rom(&address_space_memory,
 551                                   addr, idreg_data, sizeof(idreg_data));
 552 }
 553
 554 #define MACIO_ID_REGISTER(obj) \
 555     OBJECT_CHECK(IDRegState, (obj), TYPE_MACIO_ID_REGISTER)
 556
 557 typedef struct IDRegState {
 558     SysBusDevice parent_obj;
 559
 560     MemoryRegion mem;
 561 } IDRegState;
 562
 563 static void idreg_init1(Object *obj)
 564 {
 565     IDRegState *s = MACIO_ID_REGISTER(obj);
 566     SysBusDevice *dev = SYS_BUS_DEVICE(obj);
 567
 568     memory_region_init_ram_nomigrate(&s->mem, obj,
 569                            "sun4m.idreg", sizeof(idreg_data), &error_fatal);
 570     vmstate_register_ram_global(&s->mem);
 571     memory_region_set_readonly(&s->mem, true);
 572     sysbus_init_mmio(dev, &s->mem);
 573 }
 574
 575 static const TypeInfo idreg_info = {
 576     .name          = TYPE_MACIO_ID_REGISTER,
 577     .parent        = TYPE_SYS_BUS_DEVICE,
 578     .instance_size = sizeof(IDRegState),
 579     .instance_init = idreg_init1,
 580 };
 581
 582 #define TYPE_TCX_AFX "tcx_afx"
 583 #define TCX_AFX(obj) OBJECT_CHECK(AFXState, (obj), TYPE_TCX_AFX)
 584
 585 typedef struct AFXState {
 586     SysBusDevice parent_obj;
 587
 588     MemoryRegion mem;
 589 } AFXState;
 590
 591 /* SS-5 TCX AFX register */
 592 static void afx_init(hwaddr addr)
 593 {
 594     DeviceState *dev;
 595     SysBusDevice *s;
 596
 597     dev = qdev_create(NULL, TYPE_TCX_AFX);
 598     qdev_init_nofail(dev);
 599     s = SYS_BUS_DEVICE(dev);
 600
 601     sysbus_mmio_map(s, 0, addr);
 602 }
 603
 604 static void afx_init1(Object *obj)
 605 {
 606     AFXState *s = TCX_AFX(obj);
 607     SysBusDevice *dev = SYS_BUS_DEVICE(obj);
 608
 609     memory_region_init_ram_nomigrate(&s->mem, obj, "sun4m.afx", 4, &error_fatal);
 610     vmstate_register_ram_global(&s->mem);
 611     sysbus_init_mmio(dev, &s->mem);
 612 }
 613
 614 static const TypeInfo afx_info = {
 615     .name          = TYPE_TCX_AFX,
 616     .parent        = TYPE_SYS_BUS_DEVICE,
 617     .instance_size = sizeof(AFXState),
 618     .instance_init = afx_init1,
 619 };
 620
 621 #define TYPE_OPENPROM "openprom"
 622 #define OPENPROM(obj) OBJECT_CHECK(PROMState, (obj), TYPE_OPENPROM)
 623
 624 typedef struct PROMState {
 625     SysBusDevice parent_obj;
 626
 627     MemoryRegion prom;
 628 } PROMState;
 629
 630 /* Boot PROM (OpenBIOS) */
 631 static uint64_t translate_prom_address(void *opaque, uint64_t addr)
 632 {
 633     hwaddr *base_addr = (hwaddr *)opaque;
 634     return addr + *base_addr - PROM_VADDR;
 635 }
 636
 637 static void prom_init(hwaddr addr, const char *bios_name)
 638 {
 639     DeviceState *dev;
 640     SysBusDevice *s;
 641     char *filename;
 642     int ret;
 643
 644     dev = qdev_create(NULL, TYPE_OPENPROM);
 645     qdev_init_nofail(dev);
 646     s = SYS_BUS_DEVICE(dev);
 647
 648     sysbus_mmio_map(s, 0, addr);
 649
 650     /* load boot prom */
 651     if (bios_name == NULL) {
 652         bios_name = PROM_FILENAME;
 653     }
 654     filename = qemu_find_file(QEMU_FILE_TYPE_BIOS, bios_name);
 655     if (filename) {
 656         ret = load_elf(filename, translate_prom_address, &addr, NULL,
 657                        NULL, NULL, 1, EM_SPARC, 0, 0);
 658         if (ret < 0 || ret > PROM_SIZE_MAX) {
 659             ret = load_image_targphys(filename, addr, PROM_SIZE_MAX);
 660         }
 661         g_free(filename);
 662     } else {
 663         ret = -1;
 664     }
 665     if (ret < 0 || ret > PROM_SIZE_MAX) {
 666         fprintf(stderr, "qemu: could not load prom '%s'\n", bios_name);
 667         exit(1);
 668     }
 669 }
 670
 671 static void prom_init1(Object *obj)
 672 {
 673     PROMState *s = OPENPROM(obj);
 674     SysBusDevice *dev = SYS_BUS_DEVICE(obj);
 675
 676     memory_region_init_ram_nomigrate(&s->prom, obj, "sun4m.prom", PROM_SIZE_MAX,
 677                            &error_fatal);
 678     vmstate_register_ram_global(&s->prom);
 679     memory_region_set_readonly(&s->prom, true);
 680     sysbus_init_mmio(dev, &s->prom);
 681 }
 682
 683 static Property prom_properties[] = {
 684     {/* end of property list */},
 685 };
 686
 687 static void prom_class_init(ObjectClass *klass, void *data)
 688 {
 689     DeviceClass *dc = DEVICE_CLASS(klass);
 690
 691     dc->props = prom_properties;
 692 }
 693
 694 static const TypeInfo prom_info = {
 695     .name          = TYPE_OPENPROM,
 696     .parent        = TYPE_SYS_BUS_DEVICE,
 697     .instance_size = sizeof(PROMState),
 698     .class_init    = prom_class_init,
 699     .instance_init = prom_init1,
 700 };
 701
 702 #define TYPE_SUN4M_MEMORY "memory"
 703 #define SUN4M_RAM(obj) OBJECT_CHECK(RamDevice, (obj), TYPE_SUN4M_MEMORY)
 704
 705 typedef struct RamDevice {
 706     SysBusDevice parent_obj;
 707
 708     MemoryRegion ram;
 709     uint64_t size;
 710 } RamDevice;
 711
 712 /* System RAM */
 713 static void ram_realize(DeviceState *dev, Error **errp)
 714 {
 715     RamDevice *d = SUN4M_RAM(dev);
 716     SysBusDevice *sbd = SYS_BUS_DEVICE(dev);
 717
 718     memory_region_allocate_system_memory(&d->ram, OBJECT(d), "sun4m.ram",
 719                                          d->size);
 720     sysbus_init_mmio(sbd, &d->ram);
 721 }
 722
 723 static void ram_init(hwaddr addr, ram_addr_t RAM_size,
 724                      uint64_t max_mem)
 725 {
 726     DeviceState *dev;
 727     SysBusDevice *s;
 728     RamDevice *d;
 729
 730     /* allocate RAM */
 731     if ((uint64_t)RAM_size > max_mem) {
 732         fprintf(stderr,
 733                 "qemu: Too much memory for this machine: %d, maximum %d\n",
 734                 (unsigned int)(RAM_size / (1024 * 1024)),
 735                 (unsigned int)(max_mem / (1024 * 1024)));
 736         exit(1);
 737     }
 738     dev = qdev_create(NULL, "memory");
 739     s = SYS_BUS_DEVICE(dev);
 740
 741     d = SUN4M_RAM(dev);
 742     d->size = RAM_size;
 743     qdev_init_nofail(dev);
 744
 745     sysbus_mmio_map(s, 0, addr);
 746 }
 747
 748 static Property ram_properties[] = {
 749     DEFINE_PROP_UINT64("size", RamDevice, size, 0),
 750     DEFINE_PROP_END_OF_LIST(),
 751 };
 752
 753 static void ram_class_init(ObjectClass *klass, void *data)
 754 {
 755     DeviceClass *dc = DEVICE_CLASS(klass);
 756
 757     dc->realize = ram_realize;
 758     dc->props = ram_properties;
 759 }
 760
 761 static const TypeInfo ram_info = {
 762     .name          = TYPE_SUN4M_MEMORY,
 763     .parent        = TYPE_SYS_BUS_DEVICE,
 764     .instance_size = sizeof(RamDevice),
 765     .class_init    = ram_class_init,
 766 };
 767
 768 static void cpu_devinit(const char *cpu_type, unsigned int id,
 769                         uint64_t prom_addr, qemu_irq **cpu_irqs)
 770 {
 771     CPUState *cs;
 772     SPARCCPU *cpu;
 773     CPUSPARCState *env;
 774
 775     cpu = SPARC_CPU(cpu_create(cpu_type));
 776     env = &cpu->env;
 777
 778     cpu_sparc_set_id(env, id);
 779     if (id == 0) {
 780         qemu_register_reset(main_cpu_reset, cpu);
 781     } else {
 782         qemu_register_reset(secondary_cpu_reset, cpu);
 783         cs = CPU(cpu);
 784         cs->halted = 1;
 785     }
 786     *cpu_irqs = qemu_allocate_irqs(cpu_set_irq, cpu, MAX_PILS);
 787     env->prom_addr = prom_addr;
 788 }
 789
 790 static void dummy_fdc_tc(void *opaque, int irq, int level)
 791 {
 792 }
 793
 794 static void sun4m_hw_init(const struct sun4m_hwdef *hwdef,
 795                           MachineState *machine)
 796 {
 797     DeviceState *slavio_intctl;
 798     unsigned int i;
 799     void *iommu, *nvram;
 800     DeviceState *espdma, *esp, *ledma, *lance;
 801     SysBusDevice *sbd;
 802     qemu_irq *cpu_irqs[MAX_CPUS], slavio_irq[32], slavio_cpu_irq[MAX_CPUS];
 803     qemu_irq fdc_tc;
 804     unsigned long kernel_size;
 805     DriveInfo *fd[MAX_FD];
 806     FWCfgState *fw_cfg;
 807     unsigned int num_vsimms;
 808
 809     /* init CPUs */
 810     for(i = 0; i < smp_cpus; i++) {
 811         cpu_devinit(machine->cpu_type, i, hwdef->slavio_base, &cpu_irqs[i]);
 812     }
 813
 814     for (i = smp_cpus; i < MAX_CPUS; i++)
 815         cpu_irqs[i] = qemu_allocate_irqs(dummy_cpu_set_irq, NULL, MAX_PILS);
 816
 817
 818     /* set up devices */
 819     ram_init(0, machine->ram_size, hwdef->max_mem);
 820     /* models without ECC don't trap when missing ram is accessed */
 821     if (!hwdef->ecc_base) {
 822         empty_slot_init(machine->ram_size, hwdef->max_mem - machine->ram_size);
 823     }
 824
 825     prom_init(hwdef->slavio_base, bios_name);
 826
 827     slavio_intctl = slavio_intctl_init(hwdef->intctl_base,
 828                                        hwdef->intctl_base + 0x10000ULL,
 829                                        cpu_irqs);
 830
 831     for (i = 0; i < 32; i++) {
 832         slavio_irq[i] = qdev_get_gpio_in(slavio_intctl, i);
 833     }
 834     for (i = 0; i < MAX_CPUS; i++) {
 835         slavio_cpu_irq[i] = qdev_get_gpio_in(slavio_intctl, 32 + i);
 836     }
 837
 838     if (hwdef->idreg_base) {
 839         idreg_init(hwdef->idreg_base);
 840     }
 841
 842     if (hwdef->afx_base) {
 843         afx_init(hwdef->afx_base);
 844     }
 845
 846     iommu = iommu_init(hwdef->iommu_base, hwdef->iommu_version,
 847                        slavio_irq[30]);
 848
 849     if (hwdef->iommu_pad_base) {
 850         /* On the real hardware (SS-5, LX) the MMU is not padded, but aliased.
 851            Software shouldn't use aliased addresses, neither should it crash
 852            when does. Using empty_slot instead of aliasing can help with
 853            debugging such accesses */
 854         empty_slot_init(hwdef->iommu_pad_base,hwdef->iommu_pad_len);
 855     }
 856
 857     espdma = sparc32_dma_init(hwdef->dma_base, iommu, 0);
 858     sbd = SYS_BUS_DEVICE(espdma);
 859     sysbus_connect_irq(sbd, 0, slavio_irq[18]);
 860
 861     esp = DEVICE(object_resolve_path_component(OBJECT(espdma), "esp"));
 862     sbd = SYS_BUS_DEVICE(esp);
 863     sysbus_mmio_map(sbd, 0, hwdef->esp_base);
 864     sysbus_connect_irq(sbd, 0, qdev_get_gpio_in(espdma, 0));
 865     qdev_connect_gpio_out(espdma, 0, qdev_get_gpio_in(esp, 0));
 866     qdev_connect_gpio_out(espdma, 1, qdev_get_gpio_in(esp, 1));
 867
 868     ledma = sparc32_dma_init(hwdef->dma_base + 16ULL, iommu, 1);
 869     sbd = SYS_BUS_DEVICE(ledma);
 870     sysbus_connect_irq(sbd, 0, slavio_irq[16]);
 871
 872     lance = DEVICE(object_resolve_path_component(OBJECT(ledma), "lance"));
 873     sbd = SYS_BUS_DEVICE(lance);
 874     sysbus_mmio_map(sbd, 0, hwdef->le_base);
 875     sysbus_connect_irq(sbd, 0, qdev_get_gpio_in(ledma, 0));
 876     qdev_connect_gpio_out(ledma, 0, qdev_get_gpio_in(lance, 0));
 877
 878     if (graphic_depth != 8 && graphic_depth != 24) {
 879         error_report("Unsupported depth: %d", graphic_depth);
 880         exit (1);
 881     }
 882     num_vsimms = 0;
 883     if (num_vsimms == 0) {
 884         if (vga_interface_type == VGA_CG3) {
 885             if (graphic_depth != 8) {
 886                 error_report("Unsupported depth: %d", graphic_depth);
 887                 exit(1);
 888             }
 889
 890             if (!(graphic_width == 1024 && graphic_height == 768) &&
 891                 !(graphic_width == 1152 && graphic_height == 900)) {
 892                 error_report("Unsupported resolution: %d x %d", graphic_width,
 893                              graphic_height);
 894                 exit(1);
 895             }
 896
 897             /* sbus irq 5 */
 898             cg3_init(hwdef->tcx_base, slavio_irq[11], 0x00100000,
 899                      graphic_width, graphic_height, graphic_depth);
 900         } else {
 901             /* If no display specified, default to TCX */
 902             if (graphic_depth != 8 && graphic_depth != 24) {
 903                 error_report("Unsupported depth: %d", graphic_depth);
 904                 exit(1);
 905             }
 906
 907             if (!(graphic_width == 1024 && graphic_height == 768)) {
 908                 error_report("Unsupported resolution: %d x %d",
 909                              graphic_width, graphic_height);
 910                 exit(1);
 911             }
 912
 913             tcx_init(hwdef->tcx_base, slavio_irq[11], 0x00100000,
 914                      graphic_width, graphic_height, graphic_depth);
 915         }
 916     }
 917
 918     for (i = num_vsimms; i < MAX_VSIMMS; i++) {
 919         /* vsimm registers probed by OBP */
 920         if (hwdef->vsimm[i].reg_base) {
 921             empty_slot_init(hwdef->vsimm[i].reg_base, 0x2000);
 922         }
 923     }
 924
 925     if (hwdef->sx_base) {
 926         empty_slot_init(hwdef->sx_base, 0x2000);
 927     }
 928
 929     nvram = m48t59_init(slavio_irq[0], hwdef->nvram_base, 0, 0x2000, 1968, 8);
 930
 931     slavio_timer_init_all(hwdef->counter_base, slavio_irq[19], slavio_cpu_irq, smp_cpus);
 932
 933     slavio_serial_ms_kbd_init(hwdef->ms_kb_base, slavio_irq[14],
 934                               !machine->enable_graphics, ESCC_CLOCK, 1);
 935     /* Slavio TTYA (base+4, Linux ttyS0) is the first QEMU serial device
 936        Slavio TTYB (base+0, Linux ttyS1) is the second QEMU serial device */
 937     escc_init(hwdef->serial_base, slavio_irq[15], slavio_irq[15],
 938               serial_hds[0], serial_hds[1], ESCC_CLOCK, 1);
 939
 940     if (hwdef->apc_base) {
 941         apc_init(hwdef->apc_base, qemu_allocate_irq(cpu_halt_signal, NULL, 0));
 942     }
 943
 944     if (hwdef->fd_base) {
 945         /* there is zero or one floppy drive */
 946         memset(fd, 0, sizeof(fd));
 947         fd[0] = drive_get(IF_FLOPPY, 0, 0);
 948         sun4m_fdctrl_init(slavio_irq[22], hwdef->fd_base, fd,
 949                           &fdc_tc);
 950     } else {
 951         fdc_tc = qemu_allocate_irq(dummy_fdc_tc, NULL, 0);
 952     }
 953
 954     slavio_misc_init(hwdef->slavio_base, hwdef->aux1_base, hwdef->aux2_base,
 955                      slavio_irq[30], fdc_tc);
 956
 957     if (hwdef->cs_base) {
 958         sysbus_create_simple("SUNW,CS4231", hwdef->cs_base,
 959                              slavio_irq[5]);
 960     }
 961
 962     if (hwdef->dbri_base) {
 963         /* ISDN chip with attached CS4215 audio codec */
 964         /* prom space */
 965         empty_slot_init(hwdef->dbri_base+0x1000, 0x30);
 966         /* reg space */
 967         empty_slot_init(hwdef->dbri_base+0x10000, 0x100);
 968     }
 969
 970     if (hwdef->bpp_base) {
 971         /* parallel port */
 972         empty_slot_init(hwdef->bpp_base, 0x20);
 973     }
 974
 975     kernel_size = sun4m_load_kernel(machine->kernel_filename,
 976                                     machine->initrd_filename,
 977                                     machine->ram_size);
 978
 979     nvram_init(nvram, (uint8_t *)&nd_table[0].macaddr, machine->kernel_cmdline,
 980                machine->boot_order, machine->ram_size, kernel_size,
 981                graphic_width, graphic_height, graphic_depth,
 982                hwdef->nvram_machine_id, "Sun4m");
 983
 984     if (hwdef->ecc_base)
 985         ecc_init(hwdef->ecc_base, slavio_irq[28],
 986                  hwdef->ecc_version);
 987
 988     fw_cfg = fw_cfg_init_mem(CFG_ADDR, CFG_ADDR + 2);
 989     fw_cfg_add_i16(fw_cfg, FW_CFG_NB_CPUS, (uint16_t)smp_cpus);
 990     fw_cfg_add_i16(fw_cfg, FW_CFG_MAX_CPUS, (uint16_t)max_cpus);
 991     fw_cfg_add_i64(fw_cfg, FW_CFG_RAM_SIZE, (uint64_t)ram_size);
 992     fw_cfg_add_i16(fw_cfg, FW_CFG_MACHINE_ID, hwdef->machine_id);
 993     fw_cfg_add_i16(fw_cfg, FW_CFG_SUN4M_DEPTH, graphic_depth);
 994     fw_cfg_add_i16(fw_cfg, FW_CFG_SUN4M_WIDTH, graphic_width);
 995     fw_cfg_add_i16(fw_cfg, FW_CFG_SUN4M_HEIGHT, graphic_height);
 996     fw_cfg_add_i32(fw_cfg, FW_CFG_KERNEL_ADDR, KERNEL_LOAD_ADDR);
 997     fw_cfg_add_i32(fw_cfg, FW_CFG_KERNEL_SIZE, kernel_size);
 998     if (machine->kernel_cmdline) {
 999         fw_cfg_add_i32(fw_cfg, FW_CFG_KERNEL_CMDLINE, CMDLINE_ADDR);
1000         pstrcpy_targphys("cmdline", CMDLINE_ADDR, TARGET_PAGE_SIZE,
1001                          machine->kernel_cmdline);
1002         fw_cfg_add_string(fw_cfg, FW_CFG_CMDLINE_DATA, machine->kernel_cmdline);
1003         fw_cfg_add_i32(fw_cfg, FW_CFG_CMDLINE_SIZE,
1004                        strlen(machine->kernel_cmdline) + 1);
1005     } else {
1006         fw_cfg_add_i32(fw_cfg, FW_CFG_KERNEL_CMDLINE, 0);
1007         fw_cfg_add_i32(fw_cfg, FW_CFG_CMDLINE_SIZE, 0);
1008     }
1009     fw_cfg_add_i32(fw_cfg, FW_CFG_INITRD_ADDR, INITRD_LOAD_ADDR);
1010     fw_cfg_add_i32(fw_cfg, FW_CFG_INITRD_SIZE, 0); // not used
1011     fw_cfg_add_i16(fw_cfg, FW_CFG_BOOT_DEVICE, machine->boot_order[0]);
1012     qemu_register_boot_set(fw_cfg_boot_set, fw_cfg);
1013 }
1014
1015 enum {
1016     ss5_id = 32,
1017     vger_id,
1018     lx_id,
1019     ss4_id,
1020     scls_id,
1021     sbook_id,
1022     ss10_id = 64,
1023     ss20_id,
1024     ss600mp_id,
1025 };
1026
1027 static const struct sun4m_hwdef sun4m_hwdefs[] = {
1028     /* SS-5 */
1029     {
1030         .iommu_base   = 0x10000000,
1031         .iommu_pad_base = 0x10004000,
1032         .iommu_pad_len  = 0x0fffb000,
1033         .tcx_base     = 0x50000000,
1034         .cs_base      = 0x6c000000,
1035         .slavio_base  = 0x70000000,
1036         .ms_kb_base   = 0x71000000,
1037         .serial_base  = 0x71100000,
1038         .nvram_base   = 0x71200000,
1039         .fd_base      = 0x71400000,
1040         .counter_base = 0x71d00000,
1041         .intctl_base  = 0x71e00000,
1042         .idreg_base   = 0x78000000,
1043         .dma_base     = 0x78400000,
1044         .esp_base     = 0x78800000,
1045         .le_base      = 0x78c00000,
1046         .apc_base     = 0x6a000000,
1047         .afx_base     = 0x6e000000,
1048         .aux1_base    = 0x71900000,
1049         .aux2_base    = 0x71910000,
1050         .nvram_machine_id = 0x80,
1051         .machine_id = ss5_id,
1052         .iommu_version = 0x05000000,
1053         .max_mem = 0x10000000,
1054     },
1055     /* SS-10 */
1056     {
1057         .iommu_base   = 0xfe0000000ULL,
1058         .tcx_base     = 0xe20000000ULL,
1059         .slavio_base  = 0xff0000000ULL,
1060         .ms_kb_base   = 0xff1000000ULL,
1061         .serial_base  = 0xff1100000ULL,
1062         .nvram_base   = 0xff1200000ULL,
1063         .fd_base      = 0xff1700000ULL,
1064         .counter_base = 0xff1300000ULL,
1065         .intctl_base  = 0xff1400000ULL,
1066         .idreg_base   = 0xef0000000ULL,
1067         .dma_base     = 0xef0400000ULL,
1068         .esp_base     = 0xef0800000ULL,
1069         .le_base      = 0xef0c00000ULL,
1070         .apc_base     = 0xefa000000ULL, // XXX should not exist
1071         .aux1_base    = 0xff1800000ULL,
1072         .aux2_base    = 0xff1a01000ULL,
1073         .ecc_base     = 0xf00000000ULL,
1074         .ecc_version  = 0x10000000, // version 0, implementation 1
1075         .nvram_machine_id = 0x72,
1076         .machine_id = ss10_id,
1077         .iommu_version = 0x03000000,
1078         .max_mem = 0xf00000000ULL,
1079     },
1080     /* SS-600MP */
1081     {
1082         .iommu_base   = 0xfe0000000ULL,
1083         .tcx_base     = 0xe20000000ULL,
1084         .slavio_base  = 0xff0000000ULL,
1085         .ms_kb_base   = 0xff1000000ULL,
1086         .serial_base  = 0xff1100000ULL,
1087         .nvram_base   = 0xff1200000ULL,
1088         .counter_base = 0xff1300000ULL,
1089         .intctl_base  = 0xff1400000ULL,
1090         .dma_base     = 0xef0081000ULL,
1091         .esp_base     = 0xef0080000ULL,
1092         .le_base      = 0xef0060000ULL,
1093         .apc_base     = 0xefa000000ULL, // XXX should not exist
1094         .aux1_base    = 0xff1800000ULL,
1095         .aux2_base    = 0xff1a01000ULL, // XXX should not exist
1096         .ecc_base     = 0xf00000000ULL,
1097         .ecc_version  = 0x00000000, // version 0, implementation 0
1098         .nvram_machine_id = 0x71,
1099         .machine_id = ss600mp_id,
1100         .iommu_version = 0x01000000,
1101         .max_mem = 0xf00000000ULL,
1102     },
1103     /* SS-20 */
1104     {
1105         .iommu_base   = 0xfe0000000ULL,
1106         .tcx_base     = 0xe20000000ULL,
1107         .slavio_base  = 0xff0000000ULL,
1108         .ms_kb_base   = 0xff1000000ULL,
1109         .serial_base  = 0xff1100000ULL,
1110         .nvram_base   = 0xff1200000ULL,
1111         .fd_base      = 0xff1700000ULL,
1112         .counter_base = 0xff1300000ULL,
1113         .intctl_base  = 0xff1400000ULL,
1114         .idreg_base   = 0xef0000000ULL,
1115         .dma_base     = 0xef0400000ULL,
1116         .esp_base     = 0xef0800000ULL,
1117         .le_base      = 0xef0c00000ULL,
1118         .bpp_base     = 0xef4800000ULL,
1119         .apc_base     = 0xefa000000ULL, // XXX should not exist
1120         .aux1_base    = 0xff1800000ULL,
1121         .aux2_base    = 0xff1a01000ULL,
1122         .dbri_base    = 0xee0000000ULL,
1123         .sx_base      = 0xf80000000ULL,
1124         .vsimm        = {
1125             {
1126                 .reg_base  = 0x9c000000ULL,
1127                 .vram_base = 0xfc000000ULL
1128             }, {
1129                 .reg_base  = 0x90000000ULL,
1130                 .vram_base = 0xf0000000ULL
1131             }, {
1132                 .reg_base  = 0x94000000ULL
1133             }, {
1134                 .reg_base  = 0x98000000ULL
1135             }
1136         },
1137         .ecc_base     = 0xf00000000ULL,
1138         .ecc_version  = 0x20000000, // version 0, implementation 2
1139         .nvram_machine_id = 0x72,
1140         .machine_id = ss20_id,
1141         .iommu_version = 0x13000000,
1142         .max_mem = 0xf00000000ULL,
1143     },
1144     /* Voyager */
1145     {
1146         .iommu_base   = 0x10000000,
1147         .tcx_base     = 0x50000000,
1148         .slavio_base  = 0x70000000,
1149         .ms_kb_base   = 0x71000000,
1150         .serial_base  = 0x71100000,
1151         .nvram_base   = 0x71200000,
1152         .fd_base      = 0x71400000,
1153         .counter_base = 0x71d00000,
1154         .intctl_base  = 0x71e00000,
1155         .idreg_base   = 0x78000000,
1156         .dma_base     = 0x78400000,
1157         .esp_base     = 0x78800000,
1158         .le_base      = 0x78c00000,
1159         .apc_base     = 0x71300000, // pmc
1160         .aux1_base    = 0x71900000,
1161         .aux2_base    = 0x71910000,
1162         .nvram_machine_id = 0x80,
1163         .machine_id = vger_id,
1164         .iommu_version = 0x05000000,
1165         .max_mem = 0x10000000,
1166     },
1167     /* LX */
1168     {
1169         .iommu_base   = 0x10000000,
1170         .iommu_pad_base = 0x10004000,
1171         .iommu_pad_len  = 0x0fffb000,
1172         .tcx_base     = 0x50000000,
1173         .slavio_base  = 0x70000000,
1174         .ms_kb_base   = 0x71000000,
1175         .serial_base  = 0x71100000,
1176         .nvram_base   = 0x71200000,
1177         .fd_base      = 0x71400000,
1178         .counter_base = 0x71d00000,
1179         .intctl_base  = 0x71e00000,
1180         .idreg_base   = 0x78000000,
1181         .dma_base     = 0x78400000,
1182         .esp_base     = 0x78800000,
1183         .le_base      = 0x78c00000,
1184         .aux1_base    = 0x71900000,
1185         .aux2_base    = 0x71910000,
1186         .nvram_machine_id = 0x80,
1187         .machine_id = lx_id,
1188         .iommu_version = 0x04000000,
1189         .max_mem = 0x10000000,
1190     },
1191     /* SS-4 */
1192     {
1193         .iommu_base   = 0x10000000,
1194         .tcx_base     = 0x50000000,
1195         .cs_base      = 0x6c000000,
1196         .slavio_base  = 0x70000000,
1197         .ms_kb_base   = 0x71000000,
1198         .serial_base  = 0x71100000,
1199         .nvram_base   = 0x71200000,
1200         .fd_base      = 0x71400000,
1201         .counter_base = 0x71d00000,
1202         .intctl_base  = 0x71e00000,
1203         .idreg_base   = 0x78000000,
1204         .dma_base     = 0x78400000,
1205         .esp_base     = 0x78800000,
1206         .le_base      = 0x78c00000,
1207         .apc_base     = 0x6a000000,
1208         .aux1_base    = 0x71900000,
1209         .aux2_base    = 0x71910000,
1210         .nvram_machine_id = 0x80,
1211         .machine_id = ss4_id,
1212         .iommu_version = 0x05000000,
1213         .max_mem = 0x10000000,
1214     },
1215     /* SPARCClassic */
1216     {
1217         .iommu_base   = 0x10000000,
1218         .tcx_base     = 0x50000000,
1219         .slavio_base  = 0x70000000,
1220         .ms_kb_base   = 0x71000000,
1221         .serial_base  = 0x71100000,
1222         .nvram_base   = 0x71200000,
1223         .fd_base      = 0x71400000,
1224         .counter_base = 0x71d00000,
1225         .intctl_base  = 0x71e00000,
1226         .idreg_base   = 0x78000000,
1227         .dma_base     = 0x78400000,
1228         .esp_base     = 0x78800000,
1229         .le_base      = 0x78c00000,
1230         .apc_base     = 0x6a000000,
1231         .aux1_base    = 0x71900000,
1232         .aux2_base    = 0x71910000,
1233         .nvram_machine_id = 0x80,
1234         .machine_id = scls_id,
1235         .iommu_version = 0x05000000,
1236         .max_mem = 0x10000000,
1237     },
1238     /* SPARCbook */
1239     {
1240         .iommu_base   = 0x10000000,
1241         .tcx_base     = 0x50000000, // XXX
1242         .slavio_base  = 0x70000000,
1243         .ms_kb_base   = 0x71000000,
1244         .serial_base  = 0x71100000,
1245         .nvram_base   = 0x71200000,
1246         .fd_base      = 0x71400000,
1247         .counter_base = 0x71d00000,
1248         .intctl_base  = 0x71e00000,
1249         .idreg_base   = 0x78000000,
1250         .dma_base     = 0x78400000,
1251         .esp_base     = 0x78800000,
1252         .le_base      = 0x78c00000,
1253         .apc_base     = 0x6a000000,
1254         .aux1_base    = 0x71900000,
1255         .aux2_base    = 0x71910000,
1256         .nvram_machine_id = 0x80,
1257         .machine_id = sbook_id,
1258         .iommu_version = 0x05000000,
1259         .max_mem = 0x10000000,
1260     },
1261 };
1262
1263 /* SPARCstation 5 hardware initialisation */
1264 static void ss5_init(MachineState *machine)
1265 {
1266     sun4m_hw_init(&sun4m_hwdefs[0], machine);
1267 }
1268
1269 /* SPARCstation 10 hardware initialisation */
1270 static void ss10_init(MachineState *machine)
1271 {
1272     sun4m_hw_init(&sun4m_hwdefs[1], machine);
1273 }
1274
1275 /* SPARCserver 600MP hardware initialisation */
1276 static void ss600mp_init(MachineState *machine)
1277 {
1278     sun4m_hw_init(&sun4m_hwdefs[2], machine);
1279 }
1280
1281 /* SPARCstation 20 hardware initialisation */
1282 static void ss20_init(MachineState *machine)
1283 {
1284     sun4m_hw_init(&sun4m_hwdefs[3], machine);
1285 }
1286
1287 /* SPARCstation Voyager hardware initialisation */
1288 static void vger_init(MachineState *machine)
1289 {
1290     sun4m_hw_init(&sun4m_hwdefs[4], machine);
1291 }
1292
1293 /* SPARCstation LX hardware initialisation */
1294 static void ss_lx_init(MachineState *machine)
1295 {
1296     sun4m_hw_init(&sun4m_hwdefs[5], machine);
1297 }
1298
1299 /* SPARCstation 4 hardware initialisation */
1300 static void ss4_init(MachineState *machine)
1301 {
1302     sun4m_hw_init(&sun4m_hwdefs[6], machine);
1303 }
1304
1305 /* SPARCClassic hardware initialisation */
1306 static void scls_init(MachineState *machine)
1307 {
1308     sun4m_hw_init(&sun4m_hwdefs[7], machine);
1309 }
1310
1311 /* SPARCbook hardware initialisation */
1312 static void sbook_init(MachineState *machine)
1313 {
1314     sun4m_hw_init(&sun4m_hwdefs[8], machine);
1315 }
1316
1317 static void ss5_class_init(ObjectClass *oc, void *data)
1318 {
1319     MachineClass *mc = MACHINE_CLASS(oc);
1320
1321     mc->desc = "Sun4m platform, SPARCstation 5";
1322     mc->init = ss5_init;
1323     mc->block_default_type = IF_SCSI;
1324     mc->is_default = 1;
1325     mc->default_boot_order = "c";
1326     mc->default_cpu_type = SPARC_CPU_TYPE_NAME("Fujitsu-MB86904");
1327 }
1328
1329 static const TypeInfo ss5_type = {
1330     .name = MACHINE_TYPE_NAME("SS-5"),
1331     .parent = TYPE_MACHINE,
1332     .class_init = ss5_class_init,
1333 };
1334
1335 static void ss10_class_init(ObjectClass *oc, void *data)
1336 {
1337     MachineClass *mc = MACHINE_CLASS(oc);
1338
1339     mc->desc = "Sun4m platform, SPARCstation 10";
1340     mc->init = ss10_init;
1341     mc->block_default_type = IF_SCSI;
1342     mc->max_cpus = 4;
1343     mc->default_boot_order = "c";
1344     mc->default_cpu_type = SPARC_CPU_TYPE_NAME("TI-SuperSparc-II");
1345 }
1346
1347 static const TypeInfo ss10_type = {
1348     .name = MACHINE_TYPE_NAME("SS-10"),
1349     .parent = TYPE_MACHINE,
1350     .class_init = ss10_class_init,
1351 };
1352
1353 static void ss600mp_class_init(ObjectClass *oc, void *data)
1354 {
1355     MachineClass *mc = MACHINE_CLASS(oc);
1356
1357     mc->desc = "Sun4m platform, SPARCserver 600MP";
1358     mc->init = ss600mp_init;
1359     mc->block_default_type = IF_SCSI;
1360     mc->max_cpus = 4;
1361     mc->default_boot_order = "c";
1362     mc->default_cpu_type = SPARC_CPU_TYPE_NAME("TI-SuperSparc-II");
1363 }
1364
1365 static const TypeInfo ss600mp_type = {
1366     .name = MACHINE_TYPE_NAME("SS-600MP"),
1367     .parent = TYPE_MACHINE,
1368     .class_init = ss600mp_class_init,
1369 };
1370
1371 static void ss20_class_init(ObjectClass *oc, void *data)
1372 {
1373     MachineClass *mc = MACHINE_CLASS(oc);
1374
1375     mc->desc = "Sun4m platform, SPARCstation 20";
1376     mc->init = ss20_init;
1377     mc->block_default_type = IF_SCSI;
1378     mc->max_cpus = 4;
1379     mc->default_boot_order = "c";
1380     mc->default_cpu_type = SPARC_CPU_TYPE_NAME("TI-SuperSparc-II");
1381 }
1382
1383 static const TypeInfo ss20_type = {
1384     .name = MACHINE_TYPE_NAME("SS-20"),
1385     .parent = TYPE_MACHINE,
1386     .class_init = ss20_class_init,
1387 };
1388
1389 static void voyager_class_init(ObjectClass *oc, void *data)
1390 {
1391     MachineClass *mc = MACHINE_CLASS(oc);
1392
1393     mc->desc = "Sun4m platform, SPARCstation Voyager";
1394     mc->init = vger_init;
1395     mc->block_default_type = IF_SCSI;
1396     mc->default_boot_order = "c";
1397     mc->default_cpu_type = SPARC_CPU_TYPE_NAME("Fujitsu-MB86904");
1398 }
1399
1400 static const TypeInfo voyager_type = {
1401     .name = MACHINE_TYPE_NAME("Voyager"),
1402     .parent = TYPE_MACHINE,
1403     .class_init = voyager_class_init,
1404 };
1405
1406 static void ss_lx_class_init(ObjectClass *oc, void *data)
1407 {
1408     MachineClass *mc = MACHINE_CLASS(oc);
1409
1410     mc->desc = "Sun4m platform, SPARCstation LX";
1411     mc->init = ss_lx_init;
1412     mc->block_default_type = IF_SCSI;
1413     mc->default_boot_order = "c";
1414     mc->default_cpu_type = SPARC_CPU_TYPE_NAME("TI-MicroSparc-I");
1415 }
1416
1417 static const TypeInfo ss_lx_type = {
1418     .name = MACHINE_TYPE_NAME("LX"),
1419     .parent = TYPE_MACHINE,
1420     .class_init = ss_lx_class_init,
1421 };
1422
1423 static void ss4_class_init(ObjectClass *oc, void *data)
1424 {
1425     MachineClass *mc = MACHINE_CLASS(oc);
1426
1427     mc->desc = "Sun4m platform, SPARCstation 4";
1428     mc->init = ss4_init;
1429     mc->block_default_type = IF_SCSI;
1430     mc->default_boot_order = "c";
1431     mc->default_cpu_type = SPARC_CPU_TYPE_NAME("Fujitsu-MB86904");
1432 }
1433
1434 static const TypeInfo ss4_type = {
1435     .name = MACHINE_TYPE_NAME("SS-4"),
1436     .parent = TYPE_MACHINE,
1437     .class_init = ss4_class_init,
1438 };
1439
1440 static void scls_class_init(ObjectClass *oc, void *data)
1441 {
1442     MachineClass *mc = MACHINE_CLASS(oc);
1443
1444     mc->desc = "Sun4m platform, SPARCClassic";
1445     mc->init = scls_init;
1446     mc->block_default_type = IF_SCSI;
1447     mc->default_boot_order = "c";
1448     mc->default_cpu_type = SPARC_CPU_TYPE_NAME("TI-MicroSparc-I");
1449 }
1450
1451 static const TypeInfo scls_type = {
1452     .name = MACHINE_TYPE_NAME("SPARCClassic"),
1453     .parent = TYPE_MACHINE,
1454     .class_init = scls_class_init,
1455 };
1456
1457 static void sbook_class_init(ObjectClass *oc, void *data)
1458 {
1459     MachineClass *mc = MACHINE_CLASS(oc);
1460
1461     mc->desc = "Sun4m platform, SPARCbook";
1462     mc->init = sbook_init;
1463     mc->block_default_type = IF_SCSI;
1464     mc->default_boot_order = "c";
1465     mc->default_cpu_type = SPARC_CPU_TYPE_NAME("TI-MicroSparc-I");
1466 }
1467
1468 static const TypeInfo sbook_type = {
1469     .name = MACHINE_TYPE_NAME("SPARCbook"),
1470     .parent = TYPE_MACHINE,
1471     .class_init = sbook_class_init,
1472 };
1473
1474 static void sun4m_register_types(void)
1475 {
1476     type_register_static(&idreg_info);
1477     type_register_static(&afx_info);
1478     type_register_static(&prom_info);
1479     type_register_static(&ram_info);
1480
1481     type_register_static(&ss5_type);
1482     type_register_static(&ss10_type);
1483     type_register_static(&ss600mp_type);
1484     type_register_static(&ss20_type);
1485     type_register_static(&voyager_type);
1486     type_register_static(&ss_lx_type);
1487     type_register_static(&ss4_type);
1488     type_register_static(&scls_type);
1489     type_register_static(&sbook_type);
1490 }
1491
1492 type_init(sun4m_register_types)