hw/omap1.c

   1 /*
   2  * TI OMAP processors emulation.
   3  *
   4  * Copyright (C) 2006-2008 Andrzej Zaborowski  <[email protected]>
   5  *
   6  * This program is free software; you can redistribute it and/or
   7  * modify it under the terms of the GNU General Public License as
   8  * published by the Free Software Foundation; either version 2 or
   9  * (at your option) version 3 of the License.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License along
  17  * with this program; if not, see <http://www.gnu.org/licenses/>.
  18  */
  19 #include "hw.h"
  20 #include "arm-misc.h"
  21 #include "omap.h"
  22 #include "sysemu.h"
  23 #include "qemu-timer.h"
  24 #include "qemu-char.h"
  25 #include "soc_dma.h"
  26 /* We use pc-style serial ports.  */
  27 #include "pc.h"
  28 #include "blockdev.h"
  29 #include "range.h"
  30 #include "sysbus.h"
  31
  32 /* Should signal the TCMI/GPMC */
  33 uint32_t omap_badwidth_read8(void *opaque, target_phys_addr_t addr)
  34 {
  35     uint8_t ret;
  36
  37     OMAP_8B_REG(addr);
  38     cpu_physical_memory_read(addr, (void *) &ret, 1);
  39     return ret;
  40 }
  41
  42 void omap_badwidth_write8(void *opaque, target_phys_addr_t addr,
  43                 uint32_t value)
  44 {
  45     uint8_t val8 = value;
  46
  47     OMAP_8B_REG(addr);
  48     cpu_physical_memory_write(addr, (void *) &val8, 1);
  49 }
  50
  51 uint32_t omap_badwidth_read16(void *opaque, target_phys_addr_t addr)
  52 {
  53     uint16_t ret;
  54
  55     OMAP_16B_REG(addr);
  56     cpu_physical_memory_read(addr, (void *) &ret, 2);
  57     return ret;
  58 }
  59
  60 void omap_badwidth_write16(void *opaque, target_phys_addr_t addr,
  61                 uint32_t value)
  62 {
  63     uint16_t val16 = value;
  64
  65     OMAP_16B_REG(addr);
  66     cpu_physical_memory_write(addr, (void *) &val16, 2);
  67 }
  68
  69 uint32_t omap_badwidth_read32(void *opaque, target_phys_addr_t addr)
  70 {
  71     uint32_t ret;
  72
  73     OMAP_32B_REG(addr);
  74     cpu_physical_memory_read(addr, (void *) &ret, 4);
  75     return ret;
  76 }
  77
  78 void omap_badwidth_write32(void *opaque, target_phys_addr_t addr,
  79                 uint32_t value)
  80 {
  81     OMAP_32B_REG(addr);
  82     cpu_physical_memory_write(addr, (void *) &value, 4);
  83 }
  84
  85 /* MPU OS timers */
  86 struct omap_mpu_timer_s {
  87     MemoryRegion iomem;
  88     qemu_irq irq;
  89     omap_clk clk;
  90     uint32_t val;
  91     int64_t time;
  92     QEMUTimer *timer;
  93     QEMUBH *tick;
  94     int64_t rate;
  95     int it_ena;
  96
  97     int enable;
  98     int ptv;
  99     int ar;
 100     int st;
 101     uint32_t reset_val;
 102 };
 103
 104 static inline uint32_t omap_timer_read(struct omap_mpu_timer_s *timer)
 105 {
 106     uint64_t distance = qemu_get_clock_ns(vm_clock) - timer->time;
 107
 108     if (timer->st && timer->enable && timer->rate)
 109         return timer->val - muldiv64(distance >> (timer->ptv + 1),
 110                                      timer->rate, get_ticks_per_sec());
 111     else
 112         return timer->val;
 113 }
 114
 115 static inline void omap_timer_sync(struct omap_mpu_timer_s *timer)
 116 {
 117     timer->val = omap_timer_read(timer);
 118     timer->time = qemu_get_clock_ns(vm_clock);
 119 }
 120
 121 static inline void omap_timer_update(struct omap_mpu_timer_s *timer)
 122 {
 123     int64_t expires;
 124
 125     if (timer->enable && timer->st && timer->rate) {
 126         timer->val = timer->reset_val;  /* Should skip this on clk enable */
 127         expires = muldiv64((uint64_t) timer->val << (timer->ptv + 1),
 128                            get_ticks_per_sec(), timer->rate);
 129
 130         /* If timer expiry would be sooner than in about 1 ms and
 131          * auto-reload isn't set, then fire immediately.  This is a hack
 132          * to make systems like PalmOS run in acceptable time.  PalmOS
 133          * sets the interval to a very low value and polls the status bit
 134          * in a busy loop when it wants to sleep just a couple of CPU
 135          * ticks.  */
 136         if (expires > (get_ticks_per_sec() >> 10) || timer->ar)
 137             qemu_mod_timer(timer->timer, timer->time + expires);
 138         else
 139             qemu_bh_schedule(timer->tick);
 140     } else
 141         qemu_del_timer(timer->timer);
 142 }
 143
 144 static void omap_timer_fire(void *opaque)
 145 {
 146     struct omap_mpu_timer_s *timer = opaque;
 147
 148     if (!timer->ar) {
 149         timer->val = 0;
 150         timer->st = 0;
 151     }
 152
 153     if (timer->it_ena)
 154         /* Edge-triggered irq */
 155         qemu_irq_pulse(timer->irq);
 156 }
 157
 158 static void omap_timer_tick(void *opaque)
 159 {
 160     struct omap_mpu_timer_s *timer = (struct omap_mpu_timer_s *) opaque;
 161
 162     omap_timer_sync(timer);
 163     omap_timer_fire(timer);
 164     omap_timer_update(timer);
 165 }
 166
 167 static void omap_timer_clk_update(void *opaque, int line, int on)
 168 {
 169     struct omap_mpu_timer_s *timer = (struct omap_mpu_timer_s *) opaque;
 170
 171     omap_timer_sync(timer);
 172     timer->rate = on ? omap_clk_getrate(timer->clk) : 0;
 173     omap_timer_update(timer);
 174 }
 175
 176 static void omap_timer_clk_setup(struct omap_mpu_timer_s *timer)
 177 {
 178     omap_clk_adduser(timer->clk,
 179                     qemu_allocate_irqs(omap_timer_clk_update, timer, 1)[0]);
 180     timer->rate = omap_clk_getrate(timer->clk);
 181 }
 182
 183 static uint64_t omap_mpu_timer_read(void *opaque, target_phys_addr_t addr,
 184                                     unsigned size)
 185 {
 186     struct omap_mpu_timer_s *s = (struct omap_mpu_timer_s *) opaque;
 187
 188     if (size != 4) {
 189         return omap_badwidth_read32(opaque, addr);
 190     }
 191
 192     switch (addr) {
 193     case 0x00:  /* CNTL_TIMER */
 194         return (s->enable << 5) | (s->ptv << 2) | (s->ar << 1) | s->st;
 195
 196     case 0x04:  /* LOAD_TIM */
 197         break;
 198
 199     case 0x08:  /* READ_TIM */
 200         return omap_timer_read(s);
 201     }
 202
 203     OMAP_BAD_REG(addr);
 204     return 0;
 205 }
 206
 207 static void omap_mpu_timer_write(void *opaque, target_phys_addr_t addr,
 208                                  uint64_t value, unsigned size)
 209 {
 210     struct omap_mpu_timer_s *s = (struct omap_mpu_timer_s *) opaque;
 211
 212     if (size != 4) {
 213         return omap_badwidth_write32(opaque, addr, value);
 214     }
 215
 216     switch (addr) {
 217     case 0x00:  /* CNTL_TIMER */
 218         omap_timer_sync(s);
 219         s->enable = (value >> 5) & 1;
 220         s->ptv = (value >> 2) & 7;
 221         s->ar = (value >> 1) & 1;
 222         s->st = value & 1;
 223         omap_timer_update(s);
 224         return;
 225
 226     case 0x04:  /* LOAD_TIM */
 227         s->reset_val = value;
 228         return;
 229
 230     case 0x08:  /* READ_TIM */
 231         OMAP_RO_REG(addr);
 232         break;
 233
 234     default:
 235         OMAP_BAD_REG(addr);
 236     }
 237 }
 238
 239 static const MemoryRegionOps omap_mpu_timer_ops = {
 240     .read = omap_mpu_timer_read,
 241     .write = omap_mpu_timer_write,
 242     .endianness = DEVICE_LITTLE_ENDIAN,
 243 };
 244
 245 static void omap_mpu_timer_reset(struct omap_mpu_timer_s *s)
 246 {
 247     qemu_del_timer(s->timer);
 248     s->enable = 0;
 249     s->reset_val = 31337;
 250     s->val = 0;
 251     s->ptv = 0;
 252     s->ar = 0;
 253     s->st = 0;
 254     s->it_ena = 1;
 255 }
 256
 257 static struct omap_mpu_timer_s *omap_mpu_timer_init(MemoryRegion *system_memory,
 258                 target_phys_addr_t base,
 259                 qemu_irq irq, omap_clk clk)
 260 {
 261     struct omap_mpu_timer_s *s = (struct omap_mpu_timer_s *)
 262             g_malloc0(sizeof(struct omap_mpu_timer_s));
 263
 264     s->irq = irq;
 265     s->clk = clk;
 266     s->timer = qemu_new_timer_ns(vm_clock, omap_timer_tick, s);
 267     s->tick = qemu_bh_new(omap_timer_fire, s);
 268     omap_mpu_timer_reset(s);
 269     omap_timer_clk_setup(s);
 270
 271     memory_region_init_io(&s->iomem, &omap_mpu_timer_ops, s,
 272                           "omap-mpu-timer", 0x100);
 273
 274     memory_region_add_subregion(system_memory, base, &s->iomem);
 275
 276     return s;
 277 }
 278
 279 /* Watchdog timer */
 280 struct omap_watchdog_timer_s {
 281     struct omap_mpu_timer_s timer;
 282     MemoryRegion iomem;
 283     uint8_t last_wr;
 284     int mode;
 285     int free;
 286     int reset;
 287 };
 288
 289 static uint64_t omap_wd_timer_read(void *opaque, target_phys_addr_t addr,
 290                                    unsigned size)
 291 {
 292     struct omap_watchdog_timer_s *s = (struct omap_watchdog_timer_s *) opaque;
 293
 294     if (size != 2) {
 295         return omap_badwidth_read16(opaque, addr);
 296     }
 297
 298     switch (addr) {
 299     case 0x00:  /* CNTL_TIMER */
 300         return (s->timer.ptv << 9) | (s->timer.ar << 8) |
 301                 (s->timer.st << 7) | (s->free << 1);
 302
 303     case 0x04:  /* READ_TIMER */
 304         return omap_timer_read(&s->timer);
 305
 306     case 0x08:  /* TIMER_MODE */
 307         return s->mode << 15;
 308     }
 309
 310     OMAP_BAD_REG(addr);
 311     return 0;
 312 }
 313
 314 static void omap_wd_timer_write(void *opaque, target_phys_addr_t addr,
 315                                 uint64_t value, unsigned size)
 316 {
 317     struct omap_watchdog_timer_s *s = (struct omap_watchdog_timer_s *) opaque;
 318
 319     if (size != 2) {
 320         return omap_badwidth_write16(opaque, addr, value);
 321     }
 322
 323     switch (addr) {
 324     case 0x00:  /* CNTL_TIMER */
 325         omap_timer_sync(&s->timer);
 326         s->timer.ptv = (value >> 9) & 7;
 327         s->timer.ar = (value >> 8) & 1;
 328         s->timer.st = (value >> 7) & 1;
 329         s->free = (value >> 1) & 1;
 330         omap_timer_update(&s->timer);
 331         break;
 332
 333     case 0x04:  /* LOAD_TIMER */
 334         s->timer.reset_val = value & 0xffff;
 335         break;
 336
 337     case 0x08:  /* TIMER_MODE */
 338         if (!s->mode && ((value >> 15) & 1))
 339             omap_clk_get(s->timer.clk);
 340         s->mode |= (value >> 15) & 1;
 341         if (s->last_wr == 0xf5) {
 342             if ((value & 0xff) == 0xa0) {
 343                 if (s->mode) {
 344                     s->mode = 0;
 345                     omap_clk_put(s->timer.clk);
 346                 }
 347             } else {
 348                 /* XXX: on T|E hardware somehow this has no effect,
 349                  * on Zire 71 it works as specified.  */
 350                 s->reset = 1;
 351                 qemu_system_reset_request();
 352             }
 353         }
 354         s->last_wr = value & 0xff;
 355         break;
 356
 357     default:
 358         OMAP_BAD_REG(addr);
 359     }
 360 }
 361
 362 static const MemoryRegionOps omap_wd_timer_ops = {
 363     .read = omap_wd_timer_read,
 364     .write = omap_wd_timer_write,
 365     .endianness = DEVICE_NATIVE_ENDIAN,
 366 };
 367
 368 static void omap_wd_timer_reset(struct omap_watchdog_timer_s *s)
 369 {
 370     qemu_del_timer(s->timer.timer);
 371     if (!s->mode)
 372         omap_clk_get(s->timer.clk);
 373     s->mode = 1;
 374     s->free = 1;
 375     s->reset = 0;
 376     s->timer.enable = 1;
 377     s->timer.it_ena = 1;
 378     s->timer.reset_val = 0xffff;
 379     s->timer.val = 0;
 380     s->timer.st = 0;
 381     s->timer.ptv = 0;
 382     s->timer.ar = 0;
 383     omap_timer_update(&s->timer);
 384 }
 385
 386 static struct omap_watchdog_timer_s *omap_wd_timer_init(MemoryRegion *memory,
 387                 target_phys_addr_t base,
 388                 qemu_irq irq, omap_clk clk)
 389 {
 390     struct omap_watchdog_timer_s *s = (struct omap_watchdog_timer_s *)
 391             g_malloc0(sizeof(struct omap_watchdog_timer_s));
 392
 393     s->timer.irq = irq;
 394     s->timer.clk = clk;
 395     s->timer.timer = qemu_new_timer_ns(vm_clock, omap_timer_tick, &s->timer);
 396     omap_wd_timer_reset(s);
 397     omap_timer_clk_setup(&s->timer);
 398
 399     memory_region_init_io(&s->iomem, &omap_wd_timer_ops, s,
 400                           "omap-wd-timer", 0x100);
 401     memory_region_add_subregion(memory, base, &s->iomem);
 402
 403     return s;
 404 }
 405
 406 /* 32-kHz timer */
 407 struct omap_32khz_timer_s {
 408     struct omap_mpu_timer_s timer;
 409     MemoryRegion iomem;
 410 };
 411
 412 static uint64_t omap_os_timer_read(void *opaque, target_phys_addr_t addr,
 413                                    unsigned size)
 414 {
 415     struct omap_32khz_timer_s *s = (struct omap_32khz_timer_s *) opaque;
 416     int offset = addr & OMAP_MPUI_REG_MASK;
 417
 418     if (size != 4) {
 419         return omap_badwidth_read32(opaque, addr);
 420     }
 421
 422     switch (offset) {
 423     case 0x00:  /* TVR */
 424         return s->timer.reset_val;
 425
 426     case 0x04:  /* TCR */
 427         return omap_timer_read(&s->timer);
 428
 429     case 0x08:  /* CR */
 430         return (s->timer.ar << 3) | (s->timer.it_ena << 2) | s->timer.st;
 431
 432     default:
 433         break;
 434     }
 435     OMAP_BAD_REG(addr);
 436     return 0;
 437 }
 438
 439 static void omap_os_timer_write(void *opaque, target_phys_addr_t addr,
 440                                 uint64_t value, unsigned size)
 441 {
 442     struct omap_32khz_timer_s *s = (struct omap_32khz_timer_s *) opaque;
 443     int offset = addr & OMAP_MPUI_REG_MASK;
 444
 445     if (size != 4) {
 446         return omap_badwidth_write32(opaque, addr, value);
 447     }
 448
 449     switch (offset) {
 450     case 0x00:  /* TVR */
 451         s->timer.reset_val = value & 0x00ffffff;
 452         break;
 453
 454     case 0x04:  /* TCR */
 455         OMAP_RO_REG(addr);
 456         break;
 457
 458     case 0x08:  /* CR */
 459         s->timer.ar = (value >> 3) & 1;
 460         s->timer.it_ena = (value >> 2) & 1;
 461         if (s->timer.st != (value & 1) || (value & 2)) {
 462             omap_timer_sync(&s->timer);
 463             s->timer.enable = value & 1;
 464             s->timer.st = value & 1;
 465             omap_timer_update(&s->timer);
 466         }
 467         break;
 468
 469     default:
 470         OMAP_BAD_REG(addr);
 471     }
 472 }
 473
 474 static const MemoryRegionOps omap_os_timer_ops = {
 475     .read = omap_os_timer_read,
 476     .write = omap_os_timer_write,
 477     .endianness = DEVICE_NATIVE_ENDIAN,
 478 };
 479
 480 static void omap_os_timer_reset(struct omap_32khz_timer_s *s)
 481 {
 482     qemu_del_timer(s->timer.timer);
 483     s->timer.enable = 0;
 484     s->timer.it_ena = 0;
 485     s->timer.reset_val = 0x00ffffff;
 486     s->timer.val = 0;
 487     s->timer.st = 0;
 488     s->timer.ptv = 0;
 489     s->timer.ar = 1;
 490 }
 491
 492 static struct omap_32khz_timer_s *omap_os_timer_init(MemoryRegion *memory,
 493                 target_phys_addr_t base,
 494                 qemu_irq irq, omap_clk clk)
 495 {
 496     struct omap_32khz_timer_s *s = (struct omap_32khz_timer_s *)
 497             g_malloc0(sizeof(struct omap_32khz_timer_s));
 498
 499     s->timer.irq = irq;
 500     s->timer.clk = clk;
 501     s->timer.timer = qemu_new_timer_ns(vm_clock, omap_timer_tick, &s->timer);
 502     omap_os_timer_reset(s);
 503     omap_timer_clk_setup(&s->timer);
 504
 505     memory_region_init_io(&s->iomem, &omap_os_timer_ops, s,
 506                           "omap-os-timer", 0x800);
 507     memory_region_add_subregion(memory, base, &s->iomem);
 508
 509     return s;
 510 }
 511
 512 /* Ultra Low-Power Device Module */
 513 static uint64_t omap_ulpd_pm_read(void *opaque, target_phys_addr_t addr,
 514                                   unsigned size)
 515 {
 516     struct omap_mpu_state_s *s = (struct omap_mpu_state_s *) opaque;
 517     uint16_t ret;
 518
 519     if (size != 2) {
 520         return omap_badwidth_read16(opaque, addr);
 521     }
 522
 523     switch (addr) {
 524     case 0x14:  /* IT_STATUS */
 525         ret = s->ulpd_pm_regs[addr >> 2];
 526         s->ulpd_pm_regs[addr >> 2] = 0;
 527         qemu_irq_lower(qdev_get_gpio_in(s->ih[1], OMAP_INT_GAUGE_32K));
 528         return ret;
 529
 530     case 0x18:  /* Reserved */
 531     case 0x1c:  /* Reserved */
 532     case 0x20:  /* Reserved */
 533     case 0x28:  /* Reserved */
 534     case 0x2c:  /* Reserved */
 535         OMAP_BAD_REG(addr);
 536     case 0x00:  /* COUNTER_32_LSB */
 537     case 0x04:  /* COUNTER_32_MSB */
 538     case 0x08:  /* COUNTER_HIGH_FREQ_LSB */
 539     case 0x0c:  /* COUNTER_HIGH_FREQ_MSB */
 540     case 0x10:  /* GAUGING_CTRL */
 541     case 0x24:  /* SETUP_ANALOG_CELL3_ULPD1 */
 542     case 0x30:  /* CLOCK_CTRL */
 543     case 0x34:  /* SOFT_REQ */
 544     case 0x38:  /* COUNTER_32_FIQ */
 545     case 0x3c:  /* DPLL_CTRL */
 546     case 0x40:  /* STATUS_REQ */
 547         /* XXX: check clk::usecount state for every clock */
 548     case 0x48:  /* LOCL_TIME */
 549     case 0x4c:  /* APLL_CTRL */
 550     case 0x50:  /* POWER_CTRL */
 551         return s->ulpd_pm_regs[addr >> 2];
 552     }
 553
 554     OMAP_BAD_REG(addr);
 555     return 0;
 556 }
 557
 558 static inline void omap_ulpd_clk_update(struct omap_mpu_state_s *s,
 559                 uint16_t diff, uint16_t value)
 560 {
 561     if (diff & (1 << 4))                                /* USB_MCLK_EN */
 562         omap_clk_onoff(omap_findclk(s, "usb_clk0"), (value >> 4) & 1);
 563     if (diff & (1 << 5))                                /* DIS_USB_PVCI_CLK */
 564         omap_clk_onoff(omap_findclk(s, "usb_w2fc_ck"), (~value >> 5) & 1);
 565 }
 566
 567 static inline void omap_ulpd_req_update(struct omap_mpu_state_s *s,
 568                 uint16_t diff, uint16_t value)
 569 {
 570     if (diff & (1 << 0))                                /* SOFT_DPLL_REQ */
 571         omap_clk_canidle(omap_findclk(s, "dpll4"), (~value >> 0) & 1);
 572     if (diff & (1 << 1))                                /* SOFT_COM_REQ */
 573         omap_clk_canidle(omap_findclk(s, "com_mclk_out"), (~value >> 1) & 1);
 574     if (diff & (1 << 2))                                /* SOFT_SDW_REQ */
 575         omap_clk_canidle(omap_findclk(s, "bt_mclk_out"), (~value >> 2) & 1);
 576     if (diff & (1 << 3))                                /* SOFT_USB_REQ */
 577         omap_clk_canidle(omap_findclk(s, "usb_clk0"), (~value >> 3) & 1);
 578 }
 579
 580 static void omap_ulpd_pm_write(void *opaque, target_phys_addr_t addr,
 581                                uint64_t value, unsigned size)
 582 {
 583     struct omap_mpu_state_s *s = (struct omap_mpu_state_s *) opaque;
 584     int64_t now, ticks;
 585     int div, mult;
 586     static const int bypass_div[4] = { 1, 2, 4, 4 };
 587     uint16_t diff;
 588
 589     if (size != 2) {
 590         return omap_badwidth_write16(opaque, addr, value);
 591     }
 592
 593     switch (addr) {
 594     case 0x00:  /* COUNTER_32_LSB */
 595     case 0x04:  /* COUNTER_32_MSB */
 596     case 0x08:  /* COUNTER_HIGH_FREQ_LSB */
 597     case 0x0c:  /* COUNTER_HIGH_FREQ_MSB */
 598     case 0x14:  /* IT_STATUS */
 599     case 0x40:  /* STATUS_REQ */
 600         OMAP_RO_REG(addr);
 601         break;
 602
 603     case 0x10:  /* GAUGING_CTRL */
 604         /* Bits 0 and 1 seem to be confused in the OMAP 310 TRM */
 605         if ((s->ulpd_pm_regs[addr >> 2] ^ value) & 1) {
 606             now = qemu_get_clock_ns(vm_clock);
 607
 608             if (value & 1)
 609                 s->ulpd_gauge_start = now;
 610             else {
 611                 now -= s->ulpd_gauge_start;
 612
 613                 /* 32-kHz ticks */
 614                 ticks = muldiv64(now, 32768, get_ticks_per_sec());
 615                 s->ulpd_pm_regs[0x00 >> 2] = (ticks >>  0) & 0xffff;
 616                 s->ulpd_pm_regs[0x04 >> 2] = (ticks >> 16) & 0xffff;
 617                 if (ticks >> 32)        /* OVERFLOW_32K */
 618                     s->ulpd_pm_regs[0x14 >> 2] |= 1 << 2;
 619
 620                 /* High frequency ticks */
 621                 ticks = muldiv64(now, 12000000, get_ticks_per_sec());
 622                 s->ulpd_pm_regs[0x08 >> 2] = (ticks >>  0) & 0xffff;
 623                 s->ulpd_pm_regs[0x0c >> 2] = (ticks >> 16) & 0xffff;
 624                 if (ticks >> 32)        /* OVERFLOW_HI_FREQ */
 625                     s->ulpd_pm_regs[0x14 >> 2] |= 1 << 1;
 626
 627                 s->ulpd_pm_regs[0x14 >> 2] |= 1 << 0;   /* IT_GAUGING */
 628                 qemu_irq_raise(qdev_get_gpio_in(s->ih[1], OMAP_INT_GAUGE_32K));
 629             }
 630         }
 631         s->ulpd_pm_regs[addr >> 2] = value;
 632         break;
 633
 634     case 0x18:  /* Reserved */
 635     case 0x1c:  /* Reserved */
 636     case 0x20:  /* Reserved */
 637     case 0x28:  /* Reserved */
 638     case 0x2c:  /* Reserved */
 639         OMAP_BAD_REG(addr);
 640     case 0x24:  /* SETUP_ANALOG_CELL3_ULPD1 */
 641     case 0x38:  /* COUNTER_32_FIQ */
 642     case 0x48:  /* LOCL_TIME */
 643     case 0x50:  /* POWER_CTRL */
 644         s->ulpd_pm_regs[addr >> 2] = value;
 645         break;
 646
 647     case 0x30:  /* CLOCK_CTRL */
 648         diff = s->ulpd_pm_regs[addr >> 2] ^ value;
 649         s->ulpd_pm_regs[addr >> 2] = value & 0x3f;
 650         omap_ulpd_clk_update(s, diff, value);
 651         break;
 652
 653     case 0x34:  /* SOFT_REQ */
 654         diff = s->ulpd_pm_regs[addr >> 2] ^ value;
 655         s->ulpd_pm_regs[addr >> 2] = value & 0x1f;
 656         omap_ulpd_req_update(s, diff, value);
 657         break;
 658
 659     case 0x3c:  /* DPLL_CTRL */
 660         /* XXX: OMAP310 TRM claims bit 3 is PLL_ENABLE, and bit 4 is
 661          * omitted altogether, probably a typo.  */
 662         /* This register has identical semantics with DPLL(1:3) control
 663          * registers, see omap_dpll_write() */
 664         diff = s->ulpd_pm_regs[addr >> 2] & value;
 665         s->ulpd_pm_regs[addr >> 2] = value & 0x2fff;
 666         if (diff & (0x3ff << 2)) {
 667             if (value & (1 << 4)) {                     /* PLL_ENABLE */
 668                 div = ((value >> 5) & 3) + 1;           /* PLL_DIV */
 669                 mult = MIN((value >> 7) & 0x1f, 1);     /* PLL_MULT */
 670             } else {
 671                 div = bypass_div[((value >> 2) & 3)];   /* BYPASS_DIV */
 672                 mult = 1;
 673             }
 674             omap_clk_setrate(omap_findclk(s, "dpll4"), div, mult);
 675         }
 676
 677         /* Enter the desired mode.  */
 678         s->ulpd_pm_regs[addr >> 2] =
 679                 (s->ulpd_pm_regs[addr >> 2] & 0xfffe) |
 680                 ((s->ulpd_pm_regs[addr >> 2] >> 4) & 1);
 681
 682         /* Act as if the lock is restored.  */
 683         s->ulpd_pm_regs[addr >> 2] |= 2;
 684         break;
 685
 686     case 0x4c:  /* APLL_CTRL */
 687         diff = s->ulpd_pm_regs[addr >> 2] & value;
 688         s->ulpd_pm_regs[addr >> 2] = value & 0xf;
 689         if (diff & (1 << 0))                            /* APLL_NDPLL_SWITCH */
 690             omap_clk_reparent(omap_findclk(s, "ck_48m"), omap_findclk(s,
 691                                     (value & (1 << 0)) ? "apll" : "dpll4"));
 692         break;
 693
 694     default:
 695         OMAP_BAD_REG(addr);
 696     }
 697 }
 698
 699 static const MemoryRegionOps omap_ulpd_pm_ops = {
 700     .read = omap_ulpd_pm_read,
 701     .write = omap_ulpd_pm_write,
 702     .endianness = DEVICE_NATIVE_ENDIAN,
 703 };
 704
 705 static void omap_ulpd_pm_reset(struct omap_mpu_state_s *mpu)
 706 {
 707     mpu->ulpd_pm_regs[0x00 >> 2] = 0x0001;
 708     mpu->ulpd_pm_regs[0x04 >> 2] = 0x0000;
 709     mpu->ulpd_pm_regs[0x08 >> 2] = 0x0001;
 710     mpu->ulpd_pm_regs[0x0c >> 2] = 0x0000;
 711     mpu->ulpd_pm_regs[0x10 >> 2] = 0x0000;
 712     mpu->ulpd_pm_regs[0x18 >> 2] = 0x01;
 713     mpu->ulpd_pm_regs[0x1c >> 2] = 0x01;
 714     mpu->ulpd_pm_regs[0x20 >> 2] = 0x01;
 715     mpu->ulpd_pm_regs[0x24 >> 2] = 0x03ff;
 716     mpu->ulpd_pm_regs[0x28 >> 2] = 0x01;
 717     mpu->ulpd_pm_regs[0x2c >> 2] = 0x01;
 718     omap_ulpd_clk_update(mpu, mpu->ulpd_pm_regs[0x30 >> 2], 0x0000);
 719     mpu->ulpd_pm_regs[0x30 >> 2] = 0x0000;
 720     omap_ulpd_req_update(mpu, mpu->ulpd_pm_regs[0x34 >> 2], 0x0000);
 721     mpu->ulpd_pm_regs[0x34 >> 2] = 0x0000;
 722     mpu->ulpd_pm_regs[0x38 >> 2] = 0x0001;
 723     mpu->ulpd_pm_regs[0x3c >> 2] = 0x2211;
 724     mpu->ulpd_pm_regs[0x40 >> 2] = 0x0000; /* FIXME: dump a real STATUS_REQ */
 725     mpu->ulpd_pm_regs[0x48 >> 2] = 0x960;
 726     mpu->ulpd_pm_regs[0x4c >> 2] = 0x08;
 727     mpu->ulpd_pm_regs[0x50 >> 2] = 0x08;
 728     omap_clk_setrate(omap_findclk(mpu, "dpll4"), 1, 4);
 729     omap_clk_reparent(omap_findclk(mpu, "ck_48m"), omap_findclk(mpu, "dpll4"));
 730 }
 731
 732 static void omap_ulpd_pm_init(MemoryRegion *system_memory,
 733                 target_phys_addr_t base,
 734                 struct omap_mpu_state_s *mpu)
 735 {
 736     memory_region_init_io(&mpu->ulpd_pm_iomem, &omap_ulpd_pm_ops, mpu,
 737                           "omap-ulpd-pm", 0x800);
 738     memory_region_add_subregion(system_memory, base, &mpu->ulpd_pm_iomem);
 739     omap_ulpd_pm_reset(mpu);
 740 }
 741
 742 /* OMAP Pin Configuration */
 743 static uint64_t omap_pin_cfg_read(void *opaque, target_phys_addr_t addr,
 744                                   unsigned size)
 745 {
 746     struct omap_mpu_state_s *s = (struct omap_mpu_state_s *) opaque;
 747
 748     if (size != 4) {
 749         return omap_badwidth_read32(opaque, addr);
 750     }
 751
 752     switch (addr) {
 753     case 0x00:  /* FUNC_MUX_CTRL_0 */
 754     case 0x04:  /* FUNC_MUX_CTRL_1 */
 755     case 0x08:  /* FUNC_MUX_CTRL_2 */
 756         return s->func_mux_ctrl[addr >> 2];
 757
 758     case 0x0c:  /* COMP_MODE_CTRL_0 */
 759         return s->comp_mode_ctrl[0];
 760
 761     case 0x10:  /* FUNC_MUX_CTRL_3 */
 762     case 0x14:  /* FUNC_MUX_CTRL_4 */
 763     case 0x18:  /* FUNC_MUX_CTRL_5 */
 764     case 0x1c:  /* FUNC_MUX_CTRL_6 */
 765     case 0x20:  /* FUNC_MUX_CTRL_7 */
 766     case 0x24:  /* FUNC_MUX_CTRL_8 */
 767     case 0x28:  /* FUNC_MUX_CTRL_9 */
 768     case 0x2c:  /* FUNC_MUX_CTRL_A */
 769     case 0x30:  /* FUNC_MUX_CTRL_B */
 770     case 0x34:  /* FUNC_MUX_CTRL_C */
 771     case 0x38:  /* FUNC_MUX_CTRL_D */
 772         return s->func_mux_ctrl[(addr >> 2) - 1];
 773
 774     case 0x40:  /* PULL_DWN_CTRL_0 */
 775     case 0x44:  /* PULL_DWN_CTRL_1 */
 776     case 0x48:  /* PULL_DWN_CTRL_2 */
 777     case 0x4c:  /* PULL_DWN_CTRL_3 */
 778         return s->pull_dwn_ctrl[(addr & 0xf) >> 2];
 779
 780     case 0x50:  /* GATE_INH_CTRL_0 */
 781         return s->gate_inh_ctrl[0];
 782
 783     case 0x60:  /* VOLTAGE_CTRL_0 */
 784         return s->voltage_ctrl[0];
 785
 786     case 0x70:  /* TEST_DBG_CTRL_0 */
 787         return s->test_dbg_ctrl[0];
 788
 789     case 0x80:  /* MOD_CONF_CTRL_0 */
 790         return s->mod_conf_ctrl[0];
 791     }
 792
 793     OMAP_BAD_REG(addr);
 794     return 0;
 795 }
 796
 797 static inline void omap_pin_funcmux0_update(struct omap_mpu_state_s *s,
 798                 uint32_t diff, uint32_t value)
 799 {
 800     if (s->compat1509) {
 801         if (diff & (1 << 9))                    /* BLUETOOTH */
 802             omap_clk_onoff(omap_findclk(s, "bt_mclk_out"),
 803                             (~value >> 9) & 1);
 804         if (diff & (1 << 7))                    /* USB.CLKO */
 805             omap_clk_onoff(omap_findclk(s, "usb.clko"),
 806                             (value >> 7) & 1);
 807     }
 808 }
 809
 810 static inline void omap_pin_funcmux1_update(struct omap_mpu_state_s *s,
 811                 uint32_t diff, uint32_t value)
 812 {
 813     if (s->compat1509) {
 814         if (diff & (1 << 31))                   /* MCBSP3_CLK_HIZ_DI */
 815             omap_clk_onoff(omap_findclk(s, "mcbsp3.clkx"),
 816                             (value >> 31) & 1);
 817         if (diff & (1 << 1))                    /* CLK32K */
 818             omap_clk_onoff(omap_findclk(s, "clk32k_out"),
 819                             (~value >> 1) & 1);
 820     }
 821 }
 822
 823 static inline void omap_pin_modconf1_update(struct omap_mpu_state_s *s,
 824                 uint32_t diff, uint32_t value)
 825 {
 826     if (diff & (1 << 31))                       /* CONF_MOD_UART3_CLK_MODE_R */
 827          omap_clk_reparent(omap_findclk(s, "uart3_ck"),
 828                          omap_findclk(s, ((value >> 31) & 1) ?
 829                                  "ck_48m" : "armper_ck"));
 830     if (diff & (1 << 30))                       /* CONF_MOD_UART2_CLK_MODE_R */
 831          omap_clk_reparent(omap_findclk(s, "uart2_ck"),
 832                          omap_findclk(s, ((value >> 30) & 1) ?
 833                                  "ck_48m" : "armper_ck"));
 834     if (diff & (1 << 29))                       /* CONF_MOD_UART1_CLK_MODE_R */
 835          omap_clk_reparent(omap_findclk(s, "uart1_ck"),
 836                          omap_findclk(s, ((value >> 29) & 1) ?
 837                                  "ck_48m" : "armper_ck"));
 838     if (diff & (1 << 23))                       /* CONF_MOD_MMC_SD_CLK_REQ_R */
 839          omap_clk_reparent(omap_findclk(s, "mmc_ck"),
 840                          omap_findclk(s, ((value >> 23) & 1) ?
 841                                  "ck_48m" : "armper_ck"));
 842     if (diff & (1 << 12))                       /* CONF_MOD_COM_MCLK_12_48_S */
 843          omap_clk_reparent(omap_findclk(s, "com_mclk_out"),
 844                          omap_findclk(s, ((value >> 12) & 1) ?
 845                                  "ck_48m" : "armper_ck"));
 846     if (diff & (1 << 9))                        /* CONF_MOD_USB_HOST_HHC_UHO */
 847          omap_clk_onoff(omap_findclk(s, "usb_hhc_ck"), (value >> 9) & 1);
 848 }
 849
 850 static void omap_pin_cfg_write(void *opaque, target_phys_addr_t addr,
 851                                uint64_t value, unsigned size)
 852 {
 853     struct omap_mpu_state_s *s = (struct omap_mpu_state_s *) opaque;
 854     uint32_t diff;
 855
 856     if (size != 4) {
 857         return omap_badwidth_write32(opaque, addr, value);
 858     }
 859
 860     switch (addr) {
 861     case 0x00:  /* FUNC_MUX_CTRL_0 */
 862         diff = s->func_mux_ctrl[addr >> 2] ^ value;
 863         s->func_mux_ctrl[addr >> 2] = value;
 864         omap_pin_funcmux0_update(s, diff, value);
 865         return;
 866
 867     case 0x04:  /* FUNC_MUX_CTRL_1 */
 868         diff = s->func_mux_ctrl[addr >> 2] ^ value;
 869         s->func_mux_ctrl[addr >> 2] = value;
 870         omap_pin_funcmux1_update(s, diff, value);
 871         return;
 872
 873     case 0x08:  /* FUNC_MUX_CTRL_2 */
 874         s->func_mux_ctrl[addr >> 2] = value;
 875         return;
 876
 877     case 0x0c:  /* COMP_MODE_CTRL_0 */
 878         s->comp_mode_ctrl[0] = value;
 879         s->compat1509 = (value != 0x0000eaef);
 880         omap_pin_funcmux0_update(s, ~0, s->func_mux_ctrl[0]);
 881         omap_pin_funcmux1_update(s, ~0, s->func_mux_ctrl[1]);
 882         return;
 883
 884     case 0x10:  /* FUNC_MUX_CTRL_3 */
 885     case 0x14:  /* FUNC_MUX_CTRL_4 */
 886     case 0x18:  /* FUNC_MUX_CTRL_5 */
 887     case 0x1c:  /* FUNC_MUX_CTRL_6 */
 888     case 0x20:  /* FUNC_MUX_CTRL_7 */
 889     case 0x24:  /* FUNC_MUX_CTRL_8 */
 890     case 0x28:  /* FUNC_MUX_CTRL_9 */
 891     case 0x2c:  /* FUNC_MUX_CTRL_A */
 892     case 0x30:  /* FUNC_MUX_CTRL_B */
 893     case 0x34:  /* FUNC_MUX_CTRL_C */
 894     case 0x38:  /* FUNC_MUX_CTRL_D */
 895         s->func_mux_ctrl[(addr >> 2) - 1] = value;
 896         return;
 897
 898     case 0x40:  /* PULL_DWN_CTRL_0 */
 899     case 0x44:  /* PULL_DWN_CTRL_1 */
 900     case 0x48:  /* PULL_DWN_CTRL_2 */
 901     case 0x4c:  /* PULL_DWN_CTRL_3 */
 902         s->pull_dwn_ctrl[(addr & 0xf) >> 2] = value;
 903         return;
 904
 905     case 0x50:  /* GATE_INH_CTRL_0 */
 906         s->gate_inh_ctrl[0] = value;
 907         return;
 908
 909     case 0x60:  /* VOLTAGE_CTRL_0 */
 910         s->voltage_ctrl[0] = value;
 911         return;
 912
 913     case 0x70:  /* TEST_DBG_CTRL_0 */
 914         s->test_dbg_ctrl[0] = value;
 915         return;
 916
 917     case 0x80:  /* MOD_CONF_CTRL_0 */
 918         diff = s->mod_conf_ctrl[0] ^ value;
 919         s->mod_conf_ctrl[0] = value;
 920         omap_pin_modconf1_update(s, diff, value);
 921         return;
 922
 923     default:
 924         OMAP_BAD_REG(addr);
 925     }
 926 }
 927
 928 static const MemoryRegionOps omap_pin_cfg_ops = {
 929     .read = omap_pin_cfg_read,
 930     .write = omap_pin_cfg_write,
 931     .endianness = DEVICE_NATIVE_ENDIAN,
 932 };
 933
 934 static void omap_pin_cfg_reset(struct omap_mpu_state_s *mpu)
 935 {
 936     /* Start in Compatibility Mode.  */
 937     mpu->compat1509 = 1;
 938     omap_pin_funcmux0_update(mpu, mpu->func_mux_ctrl[0], 0);
 939     omap_pin_funcmux1_update(mpu, mpu->func_mux_ctrl[1], 0);
 940     omap_pin_modconf1_update(mpu, mpu->mod_conf_ctrl[0], 0);
 941     memset(mpu->func_mux_ctrl, 0, sizeof(mpu->func_mux_ctrl));
 942     memset(mpu->comp_mode_ctrl, 0, sizeof(mpu->comp_mode_ctrl));
 943     memset(mpu->pull_dwn_ctrl, 0, sizeof(mpu->pull_dwn_ctrl));
 944     memset(mpu->gate_inh_ctrl, 0, sizeof(mpu->gate_inh_ctrl));
 945     memset(mpu->voltage_ctrl, 0, sizeof(mpu->voltage_ctrl));
 946     memset(mpu->test_dbg_ctrl, 0, sizeof(mpu->test_dbg_ctrl));
 947     memset(mpu->mod_conf_ctrl, 0, sizeof(mpu->mod_conf_ctrl));
 948 }
 949
 950 static void omap_pin_cfg_init(MemoryRegion *system_memory,
 951                 target_phys_addr_t base,
 952                 struct omap_mpu_state_s *mpu)
 953 {
 954     memory_region_init_io(&mpu->pin_cfg_iomem, &omap_pin_cfg_ops, mpu,
 955                           "omap-pin-cfg", 0x800);
 956     memory_region_add_subregion(system_memory, base, &mpu->pin_cfg_iomem);
 957     omap_pin_cfg_reset(mpu);
 958 }
 959
 960 /* Device Identification, Die Identification */
 961 static uint64_t omap_id_read(void *opaque, target_phys_addr_t addr,
 962                              unsigned size)
 963 {
 964     struct omap_mpu_state_s *s = (struct omap_mpu_state_s *) opaque;
 965
 966     if (size != 4) {
 967         return omap_badwidth_read32(opaque, addr);
 968     }
 969
 970     switch (addr) {
 971     case 0xfffe1800:    /* DIE_ID_LSB */
 972         return 0xc9581f0e;
 973     case 0xfffe1804:    /* DIE_ID_MSB */
 974         return 0xa8858bfa;
 975
 976     case 0xfffe2000:    /* PRODUCT_ID_LSB */
 977         return 0x00aaaafc;
 978     case 0xfffe2004:    /* PRODUCT_ID_MSB */
 979         return 0xcafeb574;
 980
 981     case 0xfffed400:    /* JTAG_ID_LSB */
 982         switch (s->mpu_model) {
 983         case omap310:
 984             return 0x03310315;
 985         case omap1510:
 986             return 0x03310115;
 987         default:
 988             hw_error("%s: bad mpu model\n", __FUNCTION__);
 989         }
 990         break;
 991
 992     case 0xfffed404:    /* JTAG_ID_MSB */
 993         switch (s->mpu_model) {
 994         case omap310:
 995             return 0xfb57402f;
 996         case omap1510:
 997             return 0xfb47002f;
 998         default:
 999             hw_error("%s: bad mpu model\n", __FUNCTION__);
1000         }
1001         break;
1002     }
1003
1004     OMAP_BAD_REG(addr);
1005     return 0;
1006 }
1007
1008 static void omap_id_write(void *opaque, target_phys_addr_t addr,
1009                           uint64_t value, unsigned size)
1010 {
1011     if (size != 4) {
1012         return omap_badwidth_write32(opaque, addr, value);
1013     }
1014
1015     OMAP_BAD_REG(addr);
1016 }
1017
1018 static const MemoryRegionOps omap_id_ops = {
1019     .read = omap_id_read,
1020     .write = omap_id_write,
1021     .endianness = DEVICE_NATIVE_ENDIAN,
1022 };
1023
1024 static void omap_id_init(MemoryRegion *memory, struct omap_mpu_state_s *mpu)
1025 {
1026     memory_region_init_io(&mpu->id_iomem, &omap_id_ops, mpu,
1027                           "omap-id", 0x100000000ULL);
1028     memory_region_init_alias(&mpu->id_iomem_e18, "omap-id-e18", &mpu->id_iomem,
1029                              0xfffe1800, 0x800);
1030     memory_region_add_subregion(memory, 0xfffe1800, &mpu->id_iomem_e18);
1031     memory_region_init_alias(&mpu->id_iomem_ed4, "omap-id-ed4", &mpu->id_iomem,
1032                              0xfffed400, 0x100);
1033     memory_region_add_subregion(memory, 0xfffed400, &mpu->id_iomem_ed4);
1034     if (!cpu_is_omap15xx(mpu)) {
1035         memory_region_init_alias(&mpu->id_iomem_ed4, "omap-id-e20",
1036                                  &mpu->id_iomem, 0xfffe2000, 0x800);
1037         memory_region_add_subregion(memory, 0xfffe2000, &mpu->id_iomem_e20);
1038     }
1039 }
1040
1041 /* MPUI Control (Dummy) */
1042 static uint64_t omap_mpui_read(void *opaque, target_phys_addr_t addr,
1043                                unsigned size)
1044 {
1045     struct omap_mpu_state_s *s = (struct omap_mpu_state_s *) opaque;
1046
1047     if (size != 4) {
1048         return omap_badwidth_read32(opaque, addr);
1049     }
1050
1051     switch (addr) {
1052     case 0x00:  /* CTRL */
1053         return s->mpui_ctrl;
1054     case 0x04:  /* DEBUG_ADDR */
1055         return 0x01ffffff;
1056     case 0x08:  /* DEBUG_DATA */
1057         return 0xffffffff;
1058     case 0x0c:  /* DEBUG_FLAG */
1059         return 0x00000800;
1060     case 0x10:  /* STATUS */
1061         return 0x00000000;
1062
1063     /* Not in OMAP310 */
1064     case 0x14:  /* DSP_STATUS */
1065     case 0x18:  /* DSP_BOOT_CONFIG */
1066         return 0x00000000;
1067     case 0x1c:  /* DSP_MPUI_CONFIG */
1068         return 0x0000ffff;
1069     }
1070
1071     OMAP_BAD_REG(addr);
1072     return 0;
1073 }
1074
1075 static void omap_mpui_write(void *opaque, target_phys_addr_t addr,
1076                             uint64_t value, unsigned size)
1077 {
1078     struct omap_mpu_state_s *s = (struct omap_mpu_state_s *) opaque;
1079
1080     if (size != 4) {
1081         return omap_badwidth_write32(opaque, addr, value);
1082     }
1083
1084     switch (addr) {
1085     case 0x00:  /* CTRL */
1086         s->mpui_ctrl = value & 0x007fffff;
1087         break;
1088
1089     case 0x04:  /* DEBUG_ADDR */
1090     case 0x08:  /* DEBUG_DATA */
1091     case 0x0c:  /* DEBUG_FLAG */
1092     case 0x10:  /* STATUS */
1093     /* Not in OMAP310 */
1094     case 0x14:  /* DSP_STATUS */
1095         OMAP_RO_REG(addr);
1096     case 0x18:  /* DSP_BOOT_CONFIG */
1097     case 0x1c:  /* DSP_MPUI_CONFIG */
1098         break;
1099
1100     default:
1101         OMAP_BAD_REG(addr);
1102     }
1103 }
1104
1105 static const MemoryRegionOps omap_mpui_ops = {
1106     .read = omap_mpui_read,
1107     .write = omap_mpui_write,
1108     .endianness = DEVICE_NATIVE_ENDIAN,
1109 };
1110
1111 static void omap_mpui_reset(struct omap_mpu_state_s *s)
1112 {
1113     s->mpui_ctrl = 0x0003ff1b;
1114 }
1115
1116 static void omap_mpui_init(MemoryRegion *memory, target_phys_addr_t base,
1117                 struct omap_mpu_state_s *mpu)
1118 {
1119     memory_region_init_io(&mpu->mpui_iomem, &omap_mpui_ops, mpu,
1120                           "omap-mpui", 0x100);
1121     memory_region_add_subregion(memory, base, &mpu->mpui_iomem);
1122
1123     omap_mpui_reset(mpu);
1124 }
1125
1126 /* TIPB Bridges */
1127 struct omap_tipb_bridge_s {
1128     qemu_irq abort;
1129     MemoryRegion iomem;
1130
1131     int width_intr;
1132     uint16_t control;
1133     uint16_t alloc;
1134     uint16_t buffer;
1135     uint16_t enh_control;
1136 };
1137
1138 static uint64_t omap_tipb_bridge_read(void *opaque, target_phys_addr_t addr,
1139                                       unsigned size)
1140 {
1141     struct omap_tipb_bridge_s *s = (struct omap_tipb_bridge_s *) opaque;
1142
1143     if (size < 2) {
1144         return omap_badwidth_read16(opaque, addr);
1145     }
1146
1147     switch (addr) {
1148     case 0x00:  /* TIPB_CNTL */
1149         return s->control;
1150     case 0x04:  /* TIPB_BUS_ALLOC */
1151         return s->alloc;
1152     case 0x08:  /* MPU_TIPB_CNTL */
1153         return s->buffer;
1154     case 0x0c:  /* ENHANCED_TIPB_CNTL */
1155         return s->enh_control;
1156     case 0x10:  /* ADDRESS_DBG */
1157     case 0x14:  /* DATA_DEBUG_LOW */
1158     case 0x18:  /* DATA_DEBUG_HIGH */
1159         return 0xffff;
1160     case 0x1c:  /* DEBUG_CNTR_SIG */
1161         return 0x00f8;
1162     }
1163
1164     OMAP_BAD_REG(addr);
1165     return 0;
1166 }
1167
1168 static void omap_tipb_bridge_write(void *opaque, target_phys_addr_t addr,
1169                                    uint64_t value, unsigned size)
1170 {
1171     struct omap_tipb_bridge_s *s = (struct omap_tipb_bridge_s *) opaque;
1172
1173     if (size < 2) {
1174         return omap_badwidth_write16(opaque, addr, value);
1175     }
1176
1177     switch (addr) {
1178     case 0x00:  /* TIPB_CNTL */
1179         s->control = value & 0xffff;
1180         break;
1181
1182     case 0x04:  /* TIPB_BUS_ALLOC */
1183         s->alloc = value & 0x003f;
1184         break;
1185
1186     case 0x08:  /* MPU_TIPB_CNTL */
1187         s->buffer = value & 0x0003;
1188         break;
1189
1190     case 0x0c:  /* ENHANCED_TIPB_CNTL */
1191         s->width_intr = !(value & 2);
1192         s->enh_control = value & 0x000f;
1193         break;
1194
1195     case 0x10:  /* ADDRESS_DBG */
1196     case 0x14:  /* DATA_DEBUG_LOW */
1197     case 0x18:  /* DATA_DEBUG_HIGH */
1198     case 0x1c:  /* DEBUG_CNTR_SIG */
1199         OMAP_RO_REG(addr);
1200         break;
1201
1202     default:
1203         OMAP_BAD_REG(addr);
1204     }
1205 }
1206
1207 static const MemoryRegionOps omap_tipb_bridge_ops = {
1208     .read = omap_tipb_bridge_read,
1209     .write = omap_tipb_bridge_write,
1210     .endianness = DEVICE_NATIVE_ENDIAN,
1211 };
1212
1213 static void omap_tipb_bridge_reset(struct omap_tipb_bridge_s *s)
1214 {
1215     s->control = 0xffff;
1216     s->alloc = 0x0009;
1217     s->buffer = 0x0000;
1218     s->enh_control = 0x000f;
1219 }
1220
1221 static struct omap_tipb_bridge_s *omap_tipb_bridge_init(
1222     MemoryRegion *memory, target_phys_addr_t base,
1223     qemu_irq abort_irq, omap_clk clk)
1224 {
1225     struct omap_tipb_bridge_s *s = (struct omap_tipb_bridge_s *)
1226             g_malloc0(sizeof(struct omap_tipb_bridge_s));
1227
1228     s->abort = abort_irq;
1229     omap_tipb_bridge_reset(s);
1230
1231     memory_region_init_io(&s->iomem, &omap_tipb_bridge_ops, s,
1232                           "omap-tipb-bridge", 0x100);
1233     memory_region_add_subregion(memory, base, &s->iomem);
1234
1235     return s;
1236 }
1237
1238 /* Dummy Traffic Controller's Memory Interface */
1239 static uint64_t omap_tcmi_read(void *opaque, target_phys_addr_t addr,
1240                                unsigned size)
1241 {
1242     struct omap_mpu_state_s *s = (struct omap_mpu_state_s *) opaque;
1243     uint32_t ret;
1244
1245     if (size != 4) {
1246         return omap_badwidth_read32(opaque, addr);
1247     }
1248
1249     switch (addr) {
1250     case 0x00:  /* IMIF_PRIO */
1251     case 0x04:  /* EMIFS_PRIO */
1252     case 0x08:  /* EMIFF_PRIO */
1253     case 0x0c:  /* EMIFS_CONFIG */
1254     case 0x10:  /* EMIFS_CS0_CONFIG */
1255     case 0x14:  /* EMIFS_CS1_CONFIG */
1256     case 0x18:  /* EMIFS_CS2_CONFIG */
1257     case 0x1c:  /* EMIFS_CS3_CONFIG */
1258     case 0x24:  /* EMIFF_MRS */
1259     case 0x28:  /* TIMEOUT1 */
1260     case 0x2c:  /* TIMEOUT2 */
1261     case 0x30:  /* TIMEOUT3 */
1262     case 0x3c:  /* EMIFF_SDRAM_CONFIG_2 */
1263     case 0x40:  /* EMIFS_CFG_DYN_WAIT */
1264         return s->tcmi_regs[addr >> 2];
1265
1266     case 0x20:  /* EMIFF_SDRAM_CONFIG */
1267         ret = s->tcmi_regs[addr >> 2];
1268         s->tcmi_regs[addr >> 2] &= ~1; /* XXX: Clear SLRF on SDRAM access */
1269         /* XXX: We can try using the VGA_DIRTY flag for this */
1270         return ret;
1271     }
1272
1273     OMAP_BAD_REG(addr);
1274     return 0;
1275 }
1276
1277 static void omap_tcmi_write(void *opaque, target_phys_addr_t addr,
1278                             uint64_t value, unsigned size)
1279 {
1280     struct omap_mpu_state_s *s = (struct omap_mpu_state_s *) opaque;
1281
1282     if (size != 4) {
1283         return omap_badwidth_write32(opaque, addr, value);
1284     }
1285
1286     switch (addr) {
1287     case 0x00:  /* IMIF_PRIO */
1288     case 0x04:  /* EMIFS_PRIO */
1289     case 0x08:  /* EMIFF_PRIO */
1290     case 0x10:  /* EMIFS_CS0_CONFIG */
1291     case 0x14:  /* EMIFS_CS1_CONFIG */
1292     case 0x18:  /* EMIFS_CS2_CONFIG */
1293     case 0x1c:  /* EMIFS_CS3_CONFIG */
1294     case 0x20:  /* EMIFF_SDRAM_CONFIG */
1295     case 0x24:  /* EMIFF_MRS */
1296     case 0x28:  /* TIMEOUT1 */
1297     case 0x2c:  /* TIMEOUT2 */
1298     case 0x30:  /* TIMEOUT3 */
1299     case 0x3c:  /* EMIFF_SDRAM_CONFIG_2 */
1300     case 0x40:  /* EMIFS_CFG_DYN_WAIT */
1301         s->tcmi_regs[addr >> 2] = value;
1302         break;
1303     case 0x0c:  /* EMIFS_CONFIG */
1304         s->tcmi_regs[addr >> 2] = (value & 0xf) | (1 << 4);
1305         break;
1306
1307     default:
1308         OMAP_BAD_REG(addr);
1309     }
1310 }
1311
1312 static const MemoryRegionOps omap_tcmi_ops = {
1313     .read = omap_tcmi_read,
1314     .write = omap_tcmi_write,
1315     .endianness = DEVICE_NATIVE_ENDIAN,
1316 };
1317
1318 static void omap_tcmi_reset(struct omap_mpu_state_s *mpu)
1319 {
1320     mpu->tcmi_regs[0x00 >> 2] = 0x00000000;
1321     mpu->tcmi_regs[0x04 >> 2] = 0x00000000;
1322     mpu->tcmi_regs[0x08 >> 2] = 0x00000000;
1323     mpu->tcmi_regs[0x0c >> 2] = 0x00000010;
1324     mpu->tcmi_regs[0x10 >> 2] = 0x0010fffb;
1325     mpu->tcmi_regs[0x14 >> 2] = 0x0010fffb;
1326     mpu->tcmi_regs[0x18 >> 2] = 0x0010fffb;
1327     mpu->tcmi_regs[0x1c >> 2] = 0x0010fffb;
1328     mpu->tcmi_regs[0x20 >> 2] = 0x00618800;
1329     mpu->tcmi_regs[0x24 >> 2] = 0x00000037;
1330     mpu->tcmi_regs[0x28 >> 2] = 0x00000000;
1331     mpu->tcmi_regs[0x2c >> 2] = 0x00000000;
1332     mpu->tcmi_regs[0x30 >> 2] = 0x00000000;
1333     mpu->tcmi_regs[0x3c >> 2] = 0x00000003;
1334     mpu->tcmi_regs[0x40 >> 2] = 0x00000000;
1335 }
1336
1337 static void omap_tcmi_init(MemoryRegion *memory, target_phys_addr_t base,
1338                 struct omap_mpu_state_s *mpu)
1339 {
1340     memory_region_init_io(&mpu->tcmi_iomem, &omap_tcmi_ops, mpu,
1341                           "omap-tcmi", 0x100);
1342     memory_region_add_subregion(memory, base, &mpu->tcmi_iomem);
1343     omap_tcmi_reset(mpu);
1344 }
1345
1346 /* Digital phase-locked loops control */
1347 struct dpll_ctl_s {
1348     MemoryRegion iomem;
1349     uint16_t mode;
1350     omap_clk dpll;
1351 };
1352
1353 static uint64_t omap_dpll_read(void *opaque, target_phys_addr_t addr,
1354                                unsigned size)
1355 {
1356     struct dpll_ctl_s *s = (struct dpll_ctl_s *) opaque;
1357
1358     if (size != 2) {
1359         return omap_badwidth_read16(opaque, addr);
1360     }
1361
1362     if (addr == 0x00)   /* CTL_REG */
1363         return s->mode;
1364
1365     OMAP_BAD_REG(addr);
1366     return 0;
1367 }
1368
1369 static void omap_dpll_write(void *opaque, target_phys_addr_t addr,
1370                             uint64_t value, unsigned size)
1371 {
1372     struct dpll_ctl_s *s = (struct dpll_ctl_s *) opaque;
1373     uint16_t diff;
1374     static const int bypass_div[4] = { 1, 2, 4, 4 };
1375     int div, mult;
1376
1377     if (size != 2) {
1378         return omap_badwidth_write16(opaque, addr, value);
1379     }
1380
1381     if (addr == 0x00) { /* CTL_REG */
1382         /* See omap_ulpd_pm_write() too */
1383         diff = s->mode & value;
1384         s->mode = value & 0x2fff;
1385         if (diff & (0x3ff << 2)) {
1386             if (value & (1 << 4)) {                     /* PLL_ENABLE */
1387                 div = ((value >> 5) & 3) + 1;           /* PLL_DIV */
1388                 mult = MIN((value >> 7) & 0x1f, 1);     /* PLL_MULT */
1389             } else {
1390                 div = bypass_div[((value >> 2) & 3)];   /* BYPASS_DIV */
1391                 mult = 1;
1392             }
1393             omap_clk_setrate(s->dpll, div, mult);
1394         }
1395
1396         /* Enter the desired mode.  */
1397         s->mode = (s->mode & 0xfffe) | ((s->mode >> 4) & 1);
1398
1399         /* Act as if the lock is restored.  */
1400         s->mode |= 2;
1401     } else {
1402         OMAP_BAD_REG(addr);
1403     }
1404 }
1405
1406 static const MemoryRegionOps omap_dpll_ops = {
1407     .read = omap_dpll_read,
1408     .write = omap_dpll_write,
1409     .endianness = DEVICE_NATIVE_ENDIAN,
1410 };
1411
1412 static void omap_dpll_reset(struct dpll_ctl_s *s)
1413 {
1414     s->mode = 0x2002;
1415     omap_clk_setrate(s->dpll, 1, 1);
1416 }
1417
1418 static struct dpll_ctl_s  *omap_dpll_init(MemoryRegion *memory,
1419                            target_phys_addr_t base, omap_clk clk)
1420 {
1421     struct dpll_ctl_s *s = g_malloc0(sizeof(*s));
1422     memory_region_init_io(&s->iomem, &omap_dpll_ops, s, "omap-dpll", 0x100);
1423
1424     s->dpll = clk;
1425     omap_dpll_reset(s);
1426
1427     memory_region_add_subregion(memory, base, &s->iomem);
1428     return s;
1429 }
1430
1431 /* MPU Clock/Reset/Power Mode Control */
1432 static uint64_t omap_clkm_read(void *opaque, target_phys_addr_t addr,
1433                                unsigned size)
1434 {
1435     struct omap_mpu_state_s *s = (struct omap_mpu_state_s *) opaque;
1436
1437     if (size != 2) {
1438         return omap_badwidth_read16(opaque, addr);
1439     }
1440
1441     switch (addr) {
1442     case 0x00:  /* ARM_CKCTL */
1443         return s->clkm.arm_ckctl;
1444
1445     case 0x04:  /* ARM_IDLECT1 */
1446         return s->clkm.arm_idlect1;
1447
1448     case 0x08:  /* ARM_IDLECT2 */
1449         return s->clkm.arm_idlect2;
1450
1451     case 0x0c:  /* ARM_EWUPCT */
1452         return s->clkm.arm_ewupct;
1453
1454     case 0x10:  /* ARM_RSTCT1 */
1455         return s->clkm.arm_rstct1;
1456
1457     case 0x14:  /* ARM_RSTCT2 */
1458         return s->clkm.arm_rstct2;
1459
1460     case 0x18:  /* ARM_SYSST */
1461         return (s->clkm.clocking_scheme << 11) | s->clkm.cold_start;
1462
1463     case 0x1c:  /* ARM_CKOUT1 */
1464         return s->clkm.arm_ckout1;
1465
1466     case 0x20:  /* ARM_CKOUT2 */
1467         break;
1468     }
1469
1470     OMAP_BAD_REG(addr);
1471     return 0;
1472 }
1473
1474 static inline void omap_clkm_ckctl_update(struct omap_mpu_state_s *s,
1475                 uint16_t diff, uint16_t value)
1476 {
1477     omap_clk clk;
1478
1479     if (diff & (1 << 14)) {                             /* ARM_INTHCK_SEL */
1480         if (value & (1 << 14))
1481             /* Reserved */;
1482         else {
1483             clk = omap_findclk(s, "arminth_ck");
1484             omap_clk_reparent(clk, omap_findclk(s, "tc_ck"));
1485         }
1486     }
1487     if (diff & (1 << 12)) {                             /* ARM_TIMXO */
1488         clk = omap_findclk(s, "armtim_ck");
1489         if (value & (1 << 12))
1490             omap_clk_reparent(clk, omap_findclk(s, "clkin"));
1491         else
1492             omap_clk_reparent(clk, omap_findclk(s, "ck_gen1"));
1493     }
1494     /* XXX: en_dspck */
1495     if (diff & (3 << 10)) {                             /* DSPMMUDIV */
1496         clk = omap_findclk(s, "dspmmu_ck");
1497         omap_clk_setrate(clk, 1 << ((value >> 10) & 3), 1);
1498     }
1499     if (diff & (3 << 8)) {                              /* TCDIV */
1500         clk = omap_findclk(s, "tc_ck");
1501         omap_clk_setrate(clk, 1 << ((value >> 8) & 3), 1);
1502     }
1503     if (diff & (3 << 6)) {                              /* DSPDIV */
1504         clk = omap_findclk(s, "dsp_ck");
1505         omap_clk_setrate(clk, 1 << ((value >> 6) & 3), 1);
1506     }
1507     if (diff & (3 << 4)) {                              /* ARMDIV */
1508         clk = omap_findclk(s, "arm_ck");
1509         omap_clk_setrate(clk, 1 << ((value >> 4) & 3), 1);
1510     }
1511     if (diff & (3 << 2)) {                              /* LCDDIV */
1512         clk = omap_findclk(s, "lcd_ck");
1513         omap_clk_setrate(clk, 1 << ((value >> 2) & 3), 1);
1514     }
1515     if (diff & (3 << 0)) {                              /* PERDIV */
1516         clk = omap_findclk(s, "armper_ck");
1517         omap_clk_setrate(clk, 1 << ((value >> 0) & 3), 1);
1518     }
1519 }
1520
1521 static inline void omap_clkm_idlect1_update(struct omap_mpu_state_s *s,
1522                 uint16_t diff, uint16_t value)
1523 {
1524     omap_clk clk;
1525
1526     if (value & (1 << 11))                              /* SETARM_IDLE */
1527         cpu_interrupt(s->env, CPU_INTERRUPT_HALT);
1528     if (!(value & (1 << 10)))                           /* WKUP_MODE */
1529         qemu_system_shutdown_request(); /* XXX: disable wakeup from IRQ */
1530
1531 #define SET_CANIDLE(clock, bit)                         \
1532     if (diff & (1 << bit)) {                            \
1533         clk = omap_findclk(s, clock);                   \
1534         omap_clk_canidle(clk, (value >> bit) & 1);      \
1535     }
1536     SET_CANIDLE("mpuwd_ck", 0)                          /* IDLWDT_ARM */
1537     SET_CANIDLE("armxor_ck", 1)                         /* IDLXORP_ARM */
1538     SET_CANIDLE("mpuper_ck", 2)                         /* IDLPER_ARM */
1539     SET_CANIDLE("lcd_ck", 3)                            /* IDLLCD_ARM */
1540     SET_CANIDLE("lb_ck", 4)                             /* IDLLB_ARM */
1541     SET_CANIDLE("hsab_ck", 5)                           /* IDLHSAB_ARM */
1542     SET_CANIDLE("tipb_ck", 6)                           /* IDLIF_ARM */
1543     SET_CANIDLE("dma_ck", 6)                            /* IDLIF_ARM */
1544     SET_CANIDLE("tc_ck", 6)                             /* IDLIF_ARM */
1545     SET_CANIDLE("dpll1", 7)                             /* IDLDPLL_ARM */
1546     SET_CANIDLE("dpll2", 7)                             /* IDLDPLL_ARM */
1547     SET_CANIDLE("dpll3", 7)                             /* IDLDPLL_ARM */
1548     SET_CANIDLE("mpui_ck", 8)                           /* IDLAPI_ARM */
1549     SET_CANIDLE("armtim_ck", 9)                         /* IDLTIM_ARM */
1550 }
1551
1552 static inline void omap_clkm_idlect2_update(struct omap_mpu_state_s *s,
1553                 uint16_t diff, uint16_t value)
1554 {
1555     omap_clk clk;
1556
1557 #define SET_ONOFF(clock, bit)                           \
1558     if (diff & (1 << bit)) {                            \
1559         clk = omap_findclk(s, clock);                   \
1560         omap_clk_onoff(clk, (value >> bit) & 1);        \
1561     }
1562     SET_ONOFF("mpuwd_ck", 0)                            /* EN_WDTCK */
1563     SET_ONOFF("armxor_ck", 1)                           /* EN_XORPCK */
1564     SET_ONOFF("mpuper_ck", 2)                           /* EN_PERCK */
1565     SET_ONOFF("lcd_ck", 3)                              /* EN_LCDCK */
1566     SET_ONOFF("lb_ck", 4)                               /* EN_LBCK */
1567     SET_ONOFF("hsab_ck", 5)                             /* EN_HSABCK */
1568     SET_ONOFF("mpui_ck", 6)                             /* EN_APICK */
1569     SET_ONOFF("armtim_ck", 7)                           /* EN_TIMCK */
1570     SET_CANIDLE("dma_ck", 8)                            /* DMACK_REQ */
1571     SET_ONOFF("arm_gpio_ck", 9)                         /* EN_GPIOCK */
1572     SET_ONOFF("lbfree_ck", 10)                          /* EN_LBFREECK */
1573 }
1574
1575 static inline void omap_clkm_ckout1_update(struct omap_mpu_state_s *s,
1576                 uint16_t diff, uint16_t value)
1577 {
1578     omap_clk clk;
1579
1580     if (diff & (3 << 4)) {                              /* TCLKOUT */
1581         clk = omap_findclk(s, "tclk_out");
1582         switch ((value >> 4) & 3) {
1583         case 1:
1584             omap_clk_reparent(clk, omap_findclk(s, "ck_gen3"));
1585             omap_clk_onoff(clk, 1);
1586             break;
1587         case 2:
1588             omap_clk_reparent(clk, omap_findclk(s, "tc_ck"));
1589             omap_clk_onoff(clk, 1);
1590             break;
1591         default:
1592             omap_clk_onoff(clk, 0);
1593         }
1594     }
1595     if (diff & (3 << 2)) {                              /* DCLKOUT */
1596         clk = omap_findclk(s, "dclk_out");
1597         switch ((value >> 2) & 3) {
1598         case 0:
1599             omap_clk_reparent(clk, omap_findclk(s, "dspmmu_ck"));
1600             break;
1601         case 1:
1602             omap_clk_reparent(clk, omap_findclk(s, "ck_gen2"));
1603             break;
1604         case 2:
1605             omap_clk_reparent(clk, omap_findclk(s, "dsp_ck"));
1606             break;
1607         case 3:
1608             omap_clk_reparent(clk, omap_findclk(s, "ck_ref14"));
1609             break;
1610         }
1611     }
1612     if (diff & (3 << 0)) {                              /* ACLKOUT */
1613         clk = omap_findclk(s, "aclk_out");
1614         switch ((value >> 0) & 3) {
1615         case 1:
1616             omap_clk_reparent(clk, omap_findclk(s, "ck_gen1"));
1617             omap_clk_onoff(clk, 1);
1618             break;
1619         case 2:
1620             omap_clk_reparent(clk, omap_findclk(s, "arm_ck"));
1621             omap_clk_onoff(clk, 1);
1622             break;
1623         case 3:
1624             omap_clk_reparent(clk, omap_findclk(s, "ck_ref14"));
1625             omap_clk_onoff(clk, 1);
1626             break;
1627         default:
1628             omap_clk_onoff(clk, 0);
1629         }
1630     }
1631 }
1632
1633 static void omap_clkm_write(void *opaque, target_phys_addr_t addr,
1634                             uint64_t value, unsigned size)
1635 {
1636     struct omap_mpu_state_s *s = (struct omap_mpu_state_s *) opaque;
1637     uint16_t diff;
1638     omap_clk clk;
1639     static const char *clkschemename[8] = {
1640         "fully synchronous", "fully asynchronous", "synchronous scalable",
1641         "mix mode 1", "mix mode 2", "bypass mode", "mix mode 3", "mix mode 4",
1642     };
1643
1644     if (size != 2) {
1645         return omap_badwidth_write16(opaque, addr, value);
1646     }
1647
1648     switch (addr) {
1649     case 0x00:  /* ARM_CKCTL */
1650         diff = s->clkm.arm_ckctl ^ value;
1651         s->clkm.arm_ckctl = value & 0x7fff;
1652         omap_clkm_ckctl_update(s, diff, value);
1653         return;
1654
1655     case 0x04:  /* ARM_IDLECT1 */
1656         diff = s->clkm.arm_idlect1 ^ value;
1657         s->clkm.arm_idlect1 = value & 0x0fff;
1658         omap_clkm_idlect1_update(s, diff, value);
1659         return;
1660
1661     case 0x08:  /* ARM_IDLECT2 */
1662         diff = s->clkm.arm_idlect2 ^ value;
1663         s->clkm.arm_idlect2 = value & 0x07ff;
1664         omap_clkm_idlect2_update(s, diff, value);
1665         return;
1666
1667     case 0x0c:  /* ARM_EWUPCT */
1668         s->clkm.arm_ewupct = value & 0x003f;
1669         return;
1670
1671     case 0x10:  /* ARM_RSTCT1 */
1672         diff = s->clkm.arm_rstct1 ^ value;
1673         s->clkm.arm_rstct1 = value & 0x0007;
1674         if (value & 9) {
1675             qemu_system_reset_request();
1676             s->clkm.cold_start = 0xa;
1677         }
1678         if (diff & ~value & 4) {                                /* DSP_RST */
1679             omap_mpui_reset(s);
1680             omap_tipb_bridge_reset(s->private_tipb);
1681             omap_tipb_bridge_reset(s->public_tipb);
1682         }
1683         if (diff & 2) {                                         /* DSP_EN */
1684             clk = omap_findclk(s, "dsp_ck");
1685             omap_clk_canidle(clk, (~value >> 1) & 1);
1686         }
1687         return;
1688
1689     case 0x14:  /* ARM_RSTCT2 */
1690         s->clkm.arm_rstct2 = value & 0x0001;
1691         return;
1692
1693     case 0x18:  /* ARM_SYSST */
1694         if ((s->clkm.clocking_scheme ^ (value >> 11)) & 7) {
1695             s->clkm.clocking_scheme = (value >> 11) & 7;
1696             printf("%s: clocking scheme set to %s\n", __FUNCTION__,
1697                             clkschemename[s->clkm.clocking_scheme]);
1698         }
1699         s->clkm.cold_start &= value & 0x3f;
1700         return;
1701
1702     case 0x1c:  /* ARM_CKOUT1 */
1703         diff = s->clkm.arm_ckout1 ^ value;
1704         s->clkm.arm_ckout1 = value & 0x003f;
1705         omap_clkm_ckout1_update(s, diff, value);
1706         return;
1707
1708     case 0x20:  /* ARM_CKOUT2 */
1709     default:
1710         OMAP_BAD_REG(addr);
1711     }
1712 }
1713
1714 static const MemoryRegionOps omap_clkm_ops = {
1715     .read = omap_clkm_read,
1716     .write = omap_clkm_write,
1717     .endianness = DEVICE_NATIVE_ENDIAN,
1718 };
1719
1720 static uint64_t omap_clkdsp_read(void *opaque, target_phys_addr_t addr,
1721                                  unsigned size)
1722 {
1723     struct omap_mpu_state_s *s = (struct omap_mpu_state_s *) opaque;
1724
1725     if (size != 2) {
1726         return omap_badwidth_read16(opaque, addr);
1727     }
1728
1729     switch (addr) {
1730     case 0x04:  /* DSP_IDLECT1 */
1731         return s->clkm.dsp_idlect1;
1732
1733     case 0x08:  /* DSP_IDLECT2 */
1734         return s->clkm.dsp_idlect2;
1735
1736     case 0x14:  /* DSP_RSTCT2 */
1737         return s->clkm.dsp_rstct2;
1738
1739     case 0x18:  /* DSP_SYSST */
1740         return (s->clkm.clocking_scheme << 11) | s->clkm.cold_start |
1741                 (s->env->halted << 6);  /* Quite useless... */
1742     }
1743
1744     OMAP_BAD_REG(addr);
1745     return 0;
1746 }
1747
1748 static inline void omap_clkdsp_idlect1_update(struct omap_mpu_state_s *s,
1749                 uint16_t diff, uint16_t value)
1750 {
1751     omap_clk clk;
1752
1753     SET_CANIDLE("dspxor_ck", 1);                        /* IDLXORP_DSP */
1754 }
1755
1756 static inline void omap_clkdsp_idlect2_update(struct omap_mpu_state_s *s,
1757                 uint16_t diff, uint16_t value)
1758 {
1759     omap_clk clk;
1760
1761     SET_ONOFF("dspxor_ck", 1);                          /* EN_XORPCK */
1762 }
1763
1764 static void omap_clkdsp_write(void *opaque, target_phys_addr_t addr,
1765                               uint64_t value, unsigned size)
1766 {
1767     struct omap_mpu_state_s *s = (struct omap_mpu_state_s *) opaque;
1768     uint16_t diff;
1769
1770     if (size != 2) {
1771         return omap_badwidth_write16(opaque, addr, value);
1772     }
1773
1774     switch (addr) {
1775     case 0x04:  /* DSP_IDLECT1 */
1776         diff = s->clkm.dsp_idlect1 ^ value;
1777         s->clkm.dsp_idlect1 = value & 0x01f7;
1778         omap_clkdsp_idlect1_update(s, diff, value);
1779         break;
1780
1781     case 0x08:  /* DSP_IDLECT2 */
1782         s->clkm.dsp_idlect2 = value & 0x0037;
1783         diff = s->clkm.dsp_idlect1 ^ value;
1784         omap_clkdsp_idlect2_update(s, diff, value);
1785         break;
1786
1787     case 0x14:  /* DSP_RSTCT2 */
1788         s->clkm.dsp_rstct2 = value & 0x0001;
1789         break;
1790
1791     case 0x18:  /* DSP_SYSST */
1792         s->clkm.cold_start &= value & 0x3f;
1793         break;
1794
1795     default:
1796         OMAP_BAD_REG(addr);
1797     }
1798 }
1799
1800 static const MemoryRegionOps omap_clkdsp_ops = {
1801     .read = omap_clkdsp_read,
1802     .write = omap_clkdsp_write,
1803     .endianness = DEVICE_NATIVE_ENDIAN,
1804 };
1805
1806 static void omap_clkm_reset(struct omap_mpu_state_s *s)
1807 {
1808     if (s->wdt && s->wdt->reset)
1809         s->clkm.cold_start = 0x6;
1810     s->clkm.clocking_scheme = 0;
1811     omap_clkm_ckctl_update(s, ~0, 0x3000);
1812     s->clkm.arm_ckctl = 0x3000;
1813     omap_clkm_idlect1_update(s, s->clkm.arm_idlect1 ^ 0x0400, 0x0400);
1814     s->clkm.arm_idlect1 = 0x0400;
1815     omap_clkm_idlect2_update(s, s->clkm.arm_idlect2 ^ 0x0100, 0x0100);
1816     s->clkm.arm_idlect2 = 0x0100;
1817     s->clkm.arm_ewupct = 0x003f;
1818     s->clkm.arm_rstct1 = 0x0000;
1819     s->clkm.arm_rstct2 = 0x0000;
1820     s->clkm.arm_ckout1 = 0x0015;
1821     s->clkm.dpll1_mode = 0x2002;
1822     omap_clkdsp_idlect1_update(s, s->clkm.dsp_idlect1 ^ 0x0040, 0x0040);
1823     s->clkm.dsp_idlect1 = 0x0040;
1824     omap_clkdsp_idlect2_update(s, ~0, 0x0000);
1825     s->clkm.dsp_idlect2 = 0x0000;
1826     s->clkm.dsp_rstct2 = 0x0000;
1827 }
1828
1829 static void omap_clkm_init(MemoryRegion *memory, target_phys_addr_t mpu_base,
1830                 target_phys_addr_t dsp_base, struct omap_mpu_state_s *s)
1831 {
1832     memory_region_init_io(&s->clkm_iomem, &omap_clkm_ops, s,
1833                           "omap-clkm", 0x100);
1834     memory_region_init_io(&s->clkdsp_iomem, &omap_clkdsp_ops, s,
1835                           "omap-clkdsp", 0x1000);
1836
1837     s->clkm.arm_idlect1 = 0x03ff;
1838     s->clkm.arm_idlect2 = 0x0100;
1839     s->clkm.dsp_idlect1 = 0x0002;
1840     omap_clkm_reset(s);
1841     s->clkm.cold_start = 0x3a;
1842
1843     memory_region_add_subregion(memory, mpu_base, &s->clkm_iomem);
1844     memory_region_add_subregion(memory, dsp_base, &s->clkdsp_iomem);
1845 }
1846
1847 /* MPU I/O */
1848 struct omap_mpuio_s {
1849     qemu_irq irq;
1850     qemu_irq kbd_irq;
1851     qemu_irq *in;
1852     qemu_irq handler[16];
1853     qemu_irq wakeup;
1854     MemoryRegion iomem;
1855
1856     uint16_t inputs;
1857     uint16_t outputs;
1858     uint16_t dir;
1859     uint16_t edge;
1860     uint16_t mask;
1861     uint16_t ints;
1862
1863     uint16_t debounce;
1864     uint16_t latch;
1865     uint8_t event;
1866
1867     uint8_t buttons[5];
1868     uint8_t row_latch;
1869     uint8_t cols;
1870     int kbd_mask;
1871     int clk;
1872 };
1873
1874 static void omap_mpuio_set(void *opaque, int line, int level)
1875 {
1876     struct omap_mpuio_s *s = (struct omap_mpuio_s *) opaque;
1877     uint16_t prev = s->inputs;
1878
1879     if (level)
1880         s->inputs |= 1 << line;
1881     else
1882         s->inputs &= ~(1 << line);
1883
1884     if (((1 << line) & s->dir & ~s->mask) && s->clk) {
1885         if ((s->edge & s->inputs & ~prev) | (~s->edge & ~s->inputs & prev)) {
1886             s->ints |= 1 << line;
1887             qemu_irq_raise(s->irq);
1888             /* TODO: wakeup */
1889         }
1890         if ((s->event & (1 << 0)) &&            /* SET_GPIO_EVENT_MODE */
1891                 (s->event >> 1) == line)        /* PIN_SELECT */
1892             s->latch = s->inputs;
1893     }
1894 }
1895
1896 static void omap_mpuio_kbd_update(struct omap_mpuio_s *s)
1897 {
1898     int i;
1899     uint8_t *row, rows = 0, cols = ~s->cols;
1900
1901     for (row = s->buttons + 4, i = 1 << 4; i; row --, i >>= 1)
1902         if (*row & cols)
1903             rows |= i;
1904
1905     qemu_set_irq(s->kbd_irq, rows && !s->kbd_mask && s->clk);
1906     s->row_latch = ~rows;
1907 }
1908
1909 static uint64_t omap_mpuio_read(void *opaque, target_phys_addr_t addr,
1910                                 unsigned size)
1911 {
1912     struct omap_mpuio_s *s = (struct omap_mpuio_s *) opaque;
1913     int offset = addr & OMAP_MPUI_REG_MASK;
1914     uint16_t ret;
1915
1916     if (size != 2) {
1917         return omap_badwidth_read16(opaque, addr);
1918     }
1919
1920     switch (offset) {
1921     case 0x00:  /* INPUT_LATCH */
1922         return s->inputs;
1923
1924     case 0x04:  /* OUTPUT_REG */
1925         return s->outputs;
1926
1927     case 0x08:  /* IO_CNTL */
1928         return s->dir;
1929
1930     case 0x10:  /* KBR_LATCH */
1931         return s->row_latch;
1932
1933     case 0x14:  /* KBC_REG */
1934         return s->cols;
1935
1936     case 0x18:  /* GPIO_EVENT_MODE_REG */
1937         return s->event;
1938
1939     case 0x1c:  /* GPIO_INT_EDGE_REG */
1940         return s->edge;
1941
1942     case 0x20:  /* KBD_INT */
1943         return (~s->row_latch & 0x1f) && !s->kbd_mask;
1944
1945     case 0x24:  /* GPIO_INT */
1946         ret = s->ints;
1947         s->ints &= s->mask;
1948         if (ret)
1949             qemu_irq_lower(s->irq);
1950         return ret;
1951
1952     case 0x28:  /* KBD_MASKIT */
1953         return s->kbd_mask;
1954
1955     case 0x2c:  /* GPIO_MASKIT */
1956         return s->mask;
1957
1958     case 0x30:  /* GPIO_DEBOUNCING_REG */
1959         return s->debounce;
1960
1961     case 0x34:  /* GPIO_LATCH_REG */
1962         return s->latch;
1963     }
1964
1965     OMAP_BAD_REG(addr);
1966     return 0;
1967 }
1968
1969 static void omap_mpuio_write(void *opaque, target_phys_addr_t addr,
1970                              uint64_t value, unsigned size)
1971 {
1972     struct omap_mpuio_s *s = (struct omap_mpuio_s *) opaque;
1973     int offset = addr & OMAP_MPUI_REG_MASK;
1974     uint16_t diff;
1975     int ln;
1976
1977     if (size != 2) {
1978         return omap_badwidth_write16(opaque, addr, value);
1979     }
1980
1981     switch (offset) {
1982     case 0x04:  /* OUTPUT_REG */
1983         diff = (s->outputs ^ value) & ~s->dir;
1984         s->outputs = value;
1985         while ((ln = ffs(diff))) {
1986             ln --;
1987             if (s->handler[ln])
1988                 qemu_set_irq(s->handler[ln], (value >> ln) & 1);
1989             diff &= ~(1 << ln);
1990         }
1991         break;
1992
1993     case 0x08:  /* IO_CNTL */
1994         diff = s->outputs & (s->dir ^ value);
1995         s->dir = value;
1996
1997         value = s->outputs & ~s->dir;
1998         while ((ln = ffs(diff))) {
1999             ln --;
2000             if (s->handler[ln])
2001                 qemu_set_irq(s->handler[ln], (value >> ln) & 1);
2002             diff &= ~(1 << ln);
2003         }
2004         break;
2005
2006     case 0x14:  /* KBC_REG */
2007         s->cols = value;
2008         omap_mpuio_kbd_update(s);
2009         break;
2010
2011     case 0x18:  /* GPIO_EVENT_MODE_REG */
2012         s->event = value & 0x1f;
2013         break;
2014
2015     case 0x1c:  /* GPIO_INT_EDGE_REG */
2016         s->edge = value;
2017         break;
2018
2019     case 0x28:  /* KBD_MASKIT */
2020         s->kbd_mask = value & 1;
2021         omap_mpuio_kbd_update(s);
2022         break;
2023
2024     case 0x2c:  /* GPIO_MASKIT */
2025         s->mask = value;
2026         break;
2027
2028     case 0x30:  /* GPIO_DEBOUNCING_REG */
2029         s->debounce = value & 0x1ff;
2030         break;
2031
2032     case 0x00:  /* INPUT_LATCH */
2033     case 0x10:  /* KBR_LATCH */
2034     case 0x20:  /* KBD_INT */
2035     case 0x24:  /* GPIO_INT */
2036     case 0x34:  /* GPIO_LATCH_REG */
2037         OMAP_RO_REG(addr);
2038         return;
2039
2040     default:
2041         OMAP_BAD_REG(addr);
2042         return;
2043     }
2044 }
2045
2046 static const MemoryRegionOps omap_mpuio_ops  = {
2047     .read = omap_mpuio_read,
2048     .write = omap_mpuio_write,
2049     .endianness = DEVICE_NATIVE_ENDIAN,
2050 };
2051
2052 static void omap_mpuio_reset(struct omap_mpuio_s *s)
2053 {
2054     s->inputs = 0;
2055     s->outputs = 0;
2056     s->dir = ~0;
2057     s->event = 0;
2058     s->edge = 0;
2059     s->kbd_mask = 0;
2060     s->mask = 0;
2061     s->debounce = 0;
2062     s->latch = 0;
2063     s->ints = 0;
2064     s->row_latch = 0x1f;
2065     s->clk = 1;
2066 }
2067
2068 static void omap_mpuio_onoff(void *opaque, int line, int on)
2069 {
2070     struct omap_mpuio_s *s = (struct omap_mpuio_s *) opaque;
2071
2072     s->clk = on;
2073     if (on)
2074         omap_mpuio_kbd_update(s);
2075 }
2076
2077 static struct omap_mpuio_s *omap_mpuio_init(MemoryRegion *memory,
2078                 target_phys_addr_t base,
2079                 qemu_irq kbd_int, qemu_irq gpio_int, qemu_irq wakeup,
2080                 omap_clk clk)
2081 {
2082     struct omap_mpuio_s *s = (struct omap_mpuio_s *)
2083             g_malloc0(sizeof(struct omap_mpuio_s));
2084
2085     s->irq = gpio_int;
2086     s->kbd_irq = kbd_int;
2087     s->wakeup = wakeup;
2088     s->in = qemu_allocate_irqs(omap_mpuio_set, s, 16);
2089     omap_mpuio_reset(s);
2090
2091     memory_region_init_io(&s->iomem, &omap_mpuio_ops, s,
2092                           "omap-mpuio", 0x800);
2093     memory_region_add_subregion(memory, base, &s->iomem);
2094
2095     omap_clk_adduser(clk, qemu_allocate_irqs(omap_mpuio_onoff, s, 1)[0]);
2096
2097     return s;
2098 }
2099
2100 qemu_irq *omap_mpuio_in_get(struct omap_mpuio_s *s)
2101 {
2102     return s->in;
2103 }
2104
2105 void omap_mpuio_out_set(struct omap_mpuio_s *s, int line, qemu_irq handler)
2106 {
2107     if (line >= 16 || line < 0)
2108         hw_error("%s: No GPIO line %i\n", __FUNCTION__, line);
2109     s->handler[line] = handler;
2110 }
2111
2112 void omap_mpuio_key(struct omap_mpuio_s *s, int row, int col, int down)
2113 {
2114     if (row >= 5 || row < 0)
2115         hw_error("%s: No key %i-%i\n", __FUNCTION__, col, row);
2116
2117     if (down)
2118         s->buttons[row] |= 1 << col;
2119     else
2120         s->buttons[row] &= ~(1 << col);
2121
2122     omap_mpuio_kbd_update(s);
2123 }
2124
2125 /* MicroWire Interface */
2126 struct omap_uwire_s {
2127     MemoryRegion iomem;
2128     qemu_irq txirq;
2129     qemu_irq rxirq;
2130     qemu_irq txdrq;
2131
2132     uint16_t txbuf;
2133     uint16_t rxbuf;
2134     uint16_t control;
2135     uint16_t setup[5];
2136
2137     uWireSlave *chip[4];
2138 };
2139
2140 static void omap_uwire_transfer_start(struct omap_uwire_s *s)
2141 {
2142     int chipselect = (s->control >> 10) & 3;            /* INDEX */
2143     uWireSlave *slave = s->chip[chipselect];
2144
2145     if ((s->control >> 5) & 0x1f) {                     /* NB_BITS_WR */
2146         if (s->control & (1 << 12))                     /* CS_CMD */
2147             if (slave && slave->send)
2148                 slave->send(slave->opaque,
2149                                 s->txbuf >> (16 - ((s->control >> 5) & 0x1f)));
2150         s->control &= ~(1 << 14);                       /* CSRB */
2151         /* TODO: depending on s->setup[4] bits [1:0] assert an IRQ or
2152          * a DRQ.  When is the level IRQ supposed to be reset?  */
2153     }
2154
2155     if ((s->control >> 0) & 0x1f) {                     /* NB_BITS_RD */
2156         if (s->control & (1 << 12))                     /* CS_CMD */
2157             if (slave && slave->receive)
2158                 s->rxbuf = slave->receive(slave->opaque);
2159         s->control |= 1 << 15;                          /* RDRB */
2160         /* TODO: depending on s->setup[4] bits [1:0] assert an IRQ or
2161          * a DRQ.  When is the level IRQ supposed to be reset?  */
2162     }
2163 }
2164
2165 static uint64_t omap_uwire_read(void *opaque, target_phys_addr_t addr,
2166                                 unsigned size)
2167 {
2168     struct omap_uwire_s *s = (struct omap_uwire_s *) opaque;
2169     int offset = addr & OMAP_MPUI_REG_MASK;
2170
2171     if (size != 2) {
2172         return omap_badwidth_read16(opaque, addr);
2173     }
2174
2175     switch (offset) {
2176     case 0x00:  /* RDR */
2177         s->control &= ~(1 << 15);                       /* RDRB */
2178         return s->rxbuf;
2179
2180     case 0x04:  /* CSR */
2181         return s->control;
2182
2183     case 0x08:  /* SR1 */
2184         return s->setup[0];
2185     case 0x0c:  /* SR2 */
2186         return s->setup[1];
2187     case 0x10:  /* SR3 */
2188         return s->setup[2];
2189     case 0x14:  /* SR4 */
2190         return s->setup[3];
2191     case 0x18:  /* SR5 */
2192         return s->setup[4];
2193     }
2194
2195     OMAP_BAD_REG(addr);
2196     return 0;
2197 }
2198
2199 static void omap_uwire_write(void *opaque, target_phys_addr_t addr,
2200                              uint64_t value, unsigned size)
2201 {
2202     struct omap_uwire_s *s = (struct omap_uwire_s *) opaque;
2203     int offset = addr & OMAP_MPUI_REG_MASK;
2204
2205     if (size != 2) {
2206         return omap_badwidth_write16(opaque, addr, value);
2207     }
2208
2209     switch (offset) {
2210     case 0x00:  /* TDR */
2211         s->txbuf = value;                               /* TD */
2212         if ((s->setup[4] & (1 << 2)) &&                 /* AUTO_TX_EN */
2213                         ((s->setup[4] & (1 << 3)) ||    /* CS_TOGGLE_TX_EN */
2214                          (s->control & (1 << 12)))) {   /* CS_CMD */
2215             s->control |= 1 << 14;                      /* CSRB */
2216             omap_uwire_transfer_start(s);
2217         }
2218         break;
2219
2220     case 0x04:  /* CSR */
2221         s->control = value & 0x1fff;
2222         if (value & (1 << 13))                          /* START */
2223             omap_uwire_transfer_start(s);
2224         break;
2225
2226     case 0x08:  /* SR1 */
2227         s->setup[0] = value & 0x003f;
2228         break;
2229
2230     case 0x0c:  /* SR2 */
2231         s->setup[1] = value & 0x0fc0;
2232         break;
2233
2234     case 0x10:  /* SR3 */
2235         s->setup[2] = value & 0x0003;
2236         break;
2237
2238     case 0x14:  /* SR4 */
2239         s->setup[3] = value & 0x0001;
2240         break;
2241
2242     case 0x18:  /* SR5 */
2243         s->setup[4] = value & 0x000f;
2244         break;
2245
2246     default:
2247         OMAP_BAD_REG(addr);
2248         return;
2249     }
2250 }
2251
2252 static const MemoryRegionOps omap_uwire_ops = {
2253     .read = omap_uwire_read,
2254     .write = omap_uwire_write,
2255     .endianness = DEVICE_NATIVE_ENDIAN,
2256 };
2257
2258 static void omap_uwire_reset(struct omap_uwire_s *s)
2259 {
2260     s->control = 0;
2261     s->setup[0] = 0;
2262     s->setup[1] = 0;
2263     s->setup[2] = 0;
2264     s->setup[3] = 0;
2265     s->setup[4] = 0;
2266 }
2267
2268 static struct omap_uwire_s *omap_uwire_init(MemoryRegion *system_memory,
2269                                             target_phys_addr_t base,
2270                                             qemu_irq txirq, qemu_irq rxirq,
2271                                             qemu_irq dma,
2272                                             omap_clk clk)
2273 {
2274     struct omap_uwire_s *s = (struct omap_uwire_s *)
2275             g_malloc0(sizeof(struct omap_uwire_s));
2276
2277     s->txirq = txirq;
2278     s->rxirq = rxirq;
2279     s->txdrq = dma;
2280     omap_uwire_reset(s);
2281
2282     memory_region_init_io(&s->iomem, &omap_uwire_ops, s, "omap-uwire", 0x800);
2283     memory_region_add_subregion(system_memory, base, &s->iomem);
2284
2285     return s;
2286 }
2287
2288 void omap_uwire_attach(struct omap_uwire_s *s,
2289                 uWireSlave *slave, int chipselect)
2290 {
2291     if (chipselect < 0 || chipselect > 3) {
2292         fprintf(stderr, "%s: Bad chipselect %i\n", __FUNCTION__, chipselect);
2293         exit(-1);
2294     }
2295
2296     s->chip[chipselect] = slave;
2297 }
2298
2299 /* Pseudonoise Pulse-Width Light Modulator */
2300 struct omap_pwl_s {
2301     MemoryRegion iomem;
2302     uint8_t output;
2303     uint8_t level;
2304     uint8_t enable;
2305     int clk;
2306 };
2307
2308 static void omap_pwl_update(struct omap_pwl_s *s)
2309 {
2310     int output = (s->clk && s->enable) ? s->level : 0;
2311
2312     if (output != s->output) {
2313         s->output = output;
2314         printf("%s: Backlight now at %i/256\n", __FUNCTION__, output);
2315     }
2316 }
2317
2318 static uint64_t omap_pwl_read(void *opaque, target_phys_addr_t addr,
2319                               unsigned size)
2320 {
2321     struct omap_pwl_s *s = (struct omap_pwl_s *) opaque;
2322     int offset = addr & OMAP_MPUI_REG_MASK;
2323
2324     if (size != 1) {
2325         return omap_badwidth_read8(opaque, addr);
2326     }
2327
2328     switch (offset) {
2329     case 0x00:  /* PWL_LEVEL */
2330         return s->level;
2331     case 0x04:  /* PWL_CTRL */
2332         return s->enable;
2333     }
2334     OMAP_BAD_REG(addr);
2335     return 0;
2336 }
2337
2338 static void omap_pwl_write(void *opaque, target_phys_addr_t addr,
2339                            uint64_t value, unsigned size)
2340 {
2341     struct omap_pwl_s *s = (struct omap_pwl_s *) opaque;
2342     int offset = addr & OMAP_MPUI_REG_MASK;
2343
2344     if (size != 1) {
2345         return omap_badwidth_write8(opaque, addr, value);
2346     }
2347
2348     switch (offset) {
2349     case 0x00:  /* PWL_LEVEL */
2350         s->level = value;
2351         omap_pwl_update(s);
2352         break;
2353     case 0x04:  /* PWL_CTRL */
2354         s->enable = value & 1;
2355         omap_pwl_update(s);
2356         break;
2357     default:
2358         OMAP_BAD_REG(addr);
2359         return;
2360     }
2361 }
2362
2363 static const MemoryRegionOps omap_pwl_ops = {
2364     .read = omap_pwl_read,
2365     .write = omap_pwl_write,
2366     .endianness = DEVICE_NATIVE_ENDIAN,
2367 };
2368
2369 static void omap_pwl_reset(struct omap_pwl_s *s)
2370 {
2371     s->output = 0;
2372     s->level = 0;
2373     s->enable = 0;
2374     s->clk = 1;
2375     omap_pwl_update(s);
2376 }
2377
2378 static void omap_pwl_clk_update(void *opaque, int line, int on)
2379 {
2380     struct omap_pwl_s *s = (struct omap_pwl_s *) opaque;
2381
2382     s->clk = on;
2383     omap_pwl_update(s);
2384 }
2385
2386 static struct omap_pwl_s *omap_pwl_init(MemoryRegion *system_memory,
2387                                         target_phys_addr_t base,
2388                                         omap_clk clk)
2389 {
2390     struct omap_pwl_s *s = g_malloc0(sizeof(*s));
2391
2392     omap_pwl_reset(s);
2393
2394     memory_region_init_io(&s->iomem, &omap_pwl_ops, s,
2395                           "omap-pwl", 0x800);
2396     memory_region_add_subregion(system_memory, base, &s->iomem);
2397
2398     omap_clk_adduser(clk, qemu_allocate_irqs(omap_pwl_clk_update, s, 1)[0]);
2399     return s;
2400 }
2401
2402 /* Pulse-Width Tone module */
2403 struct omap_pwt_s {
2404     MemoryRegion iomem;
2405     uint8_t frc;
2406     uint8_t vrc;
2407     uint8_t gcr;
2408     omap_clk clk;
2409 };
2410
2411 static uint64_t omap_pwt_read(void *opaque, target_phys_addr_t addr,
2412                               unsigned size)
2413 {
2414     struct omap_pwt_s *s = (struct omap_pwt_s *) opaque;
2415     int offset = addr & OMAP_MPUI_REG_MASK;
2416
2417     if (size != 1) {
2418         return omap_badwidth_read8(opaque, addr);
2419     }
2420
2421     switch (offset) {
2422     case 0x00:  /* FRC */
2423         return s->frc;
2424     case 0x04:  /* VCR */
2425         return s->vrc;
2426     case 0x08:  /* GCR */
2427         return s->gcr;
2428     }
2429     OMAP_BAD_REG(addr);
2430     return 0;
2431 }
2432
2433 static void omap_pwt_write(void *opaque, target_phys_addr_t addr,
2434                            uint64_t value, unsigned size)
2435 {
2436     struct omap_pwt_s *s = (struct omap_pwt_s *) opaque;
2437     int offset = addr & OMAP_MPUI_REG_MASK;
2438
2439     if (size != 1) {
2440         return omap_badwidth_write8(opaque, addr, value);
2441     }
2442
2443     switch (offset) {
2444     case 0x00:  /* FRC */
2445         s->frc = value & 0x3f;
2446         break;
2447     case 0x04:  /* VRC */
2448         if ((value ^ s->vrc) & 1) {
2449             if (value & 1)
2450                 printf("%s: %iHz buzz on\n", __FUNCTION__, (int)
2451                                 /* 1.5 MHz from a 12-MHz or 13-MHz PWT_CLK */
2452                                 ((omap_clk_getrate(s->clk) >> 3) /
2453                                  /* Pre-multiplexer divider */
2454                                  ((s->gcr & 2) ? 1 : 154) /
2455                                  /* Octave multiplexer */
2456                                  (2 << (value & 3)) *
2457                                  /* 101/107 divider */
2458                                  ((value & (1 << 2)) ? 101 : 107) *
2459                                  /*  49/55 divider */
2460                                  ((value & (1 << 3)) ?  49 : 55) *
2461                                  /*  50/63 divider */
2462                                  ((value & (1 << 4)) ?  50 : 63) *
2463                                  /*  80/127 divider */
2464                                  ((value & (1 << 5)) ?  80 : 127) /
2465                                  (107 * 55 * 63 * 127)));
2466             else
2467                 printf("%s: silence!\n", __FUNCTION__);
2468         }
2469         s->vrc = value & 0x7f;
2470         break;
2471     case 0x08:  /* GCR */
2472         s->gcr = value & 3;
2473         break;
2474     default:
2475         OMAP_BAD_REG(addr);
2476         return;
2477     }
2478 }
2479
2480 static const MemoryRegionOps omap_pwt_ops = {
2481     .read =omap_pwt_read,
2482     .write = omap_pwt_write,
2483     .endianness = DEVICE_NATIVE_ENDIAN,
2484 };
2485
2486 static void omap_pwt_reset(struct omap_pwt_s *s)
2487 {
2488     s->frc = 0;
2489     s->vrc = 0;
2490     s->gcr = 0;
2491 }
2492
2493 static struct omap_pwt_s *omap_pwt_init(MemoryRegion *system_memory,
2494                                         target_phys_addr_t base,
2495                                         omap_clk clk)
2496 {
2497     struct omap_pwt_s *s = g_malloc0(sizeof(*s));
2498     s->clk = clk;
2499     omap_pwt_reset(s);
2500
2501     memory_region_init_io(&s->iomem, &omap_pwt_ops, s,
2502                           "omap-pwt", 0x800);
2503     memory_region_add_subregion(system_memory, base, &s->iomem);
2504     return s;
2505 }
2506
2507 /* Real-time Clock module */
2508 struct omap_rtc_s {
2509     MemoryRegion iomem;
2510     qemu_irq irq;
2511     qemu_irq alarm;
2512     QEMUTimer *clk;
2513
2514     uint8_t interrupts;
2515     uint8_t status;
2516     int16_t comp_reg;
2517     int running;
2518     int pm_am;
2519     int auto_comp;
2520     int round;
2521     struct tm alarm_tm;
2522     time_t alarm_ti;
2523
2524     struct tm current_tm;
2525     time_t ti;
2526     uint64_t tick;
2527 };
2528
2529 static void omap_rtc_interrupts_update(struct omap_rtc_s *s)
2530 {
2531     /* s->alarm is level-triggered */
2532     qemu_set_irq(s->alarm, (s->status >> 6) & 1);
2533 }
2534
2535 static void omap_rtc_alarm_update(struct omap_rtc_s *s)
2536 {
2537     s->alarm_ti = mktimegm(&s->alarm_tm);
2538     if (s->alarm_ti == -1)
2539         printf("%s: conversion failed\n", __FUNCTION__);
2540 }
2541
2542 static uint64_t omap_rtc_read(void *opaque, target_phys_addr_t addr,
2543                               unsigned size)
2544 {
2545     struct omap_rtc_s *s = (struct omap_rtc_s *) opaque;
2546     int offset = addr & OMAP_MPUI_REG_MASK;
2547     uint8_t i;
2548
2549     if (size != 1) {
2550         return omap_badwidth_read8(opaque, addr);
2551     }
2552
2553     switch (offset) {
2554     case 0x00:  /* SECONDS_REG */
2555         return to_bcd(s->current_tm.tm_sec);
2556
2557     case 0x04:  /* MINUTES_REG */
2558         return to_bcd(s->current_tm.tm_min);
2559
2560     case 0x08:  /* HOURS_REG */
2561         if (s->pm_am)
2562             return ((s->current_tm.tm_hour > 11) << 7) |
2563                     to_bcd(((s->current_tm.tm_hour - 1) % 12) + 1);
2564         else
2565             return to_bcd(s->current_tm.tm_hour);
2566
2567     case 0x0c:  /* DAYS_REG */
2568         return to_bcd(s->current_tm.tm_mday);
2569
2570     case 0x10:  /* MONTHS_REG */
2571         return to_bcd(s->current_tm.tm_mon + 1);
2572
2573     case 0x14:  /* YEARS_REG */
2574         return to_bcd(s->current_tm.tm_year % 100);
2575
2576     case 0x18:  /* WEEK_REG */
2577         return s->current_tm.tm_wday;
2578
2579     case 0x20:  /* ALARM_SECONDS_REG */
2580         return to_bcd(s->alarm_tm.tm_sec);
2581
2582     case 0x24:  /* ALARM_MINUTES_REG */
2583         return to_bcd(s->alarm_tm.tm_min);
2584
2585     case 0x28:  /* ALARM_HOURS_REG */
2586         if (s->pm_am)
2587             return ((s->alarm_tm.tm_hour > 11) << 7) |
2588                     to_bcd(((s->alarm_tm.tm_hour - 1) % 12) + 1);
2589         else
2590             return to_bcd(s->alarm_tm.tm_hour);
2591
2592     case 0x2c:  /* ALARM_DAYS_REG */
2593         return to_bcd(s->alarm_tm.tm_mday);
2594
2595     case 0x30:  /* ALARM_MONTHS_REG */
2596         return to_bcd(s->alarm_tm.tm_mon + 1);
2597
2598     case 0x34:  /* ALARM_YEARS_REG */
2599         return to_bcd(s->alarm_tm.tm_year % 100);
2600
2601     case 0x40:  /* RTC_CTRL_REG */
2602         return (s->pm_am << 3) | (s->auto_comp << 2) |
2603                 (s->round << 1) | s->running;
2604
2605     case 0x44:  /* RTC_STATUS_REG */
2606         i = s->status;
2607         s->status &= ~0x3d;
2608         return i;
2609
2610     case 0x48:  /* RTC_INTERRUPTS_REG */
2611         return s->interrupts;
2612
2613     case 0x4c:  /* RTC_COMP_LSB_REG */
2614         return ((uint16_t) s->comp_reg) & 0xff;
2615
2616     case 0x50:  /* RTC_COMP_MSB_REG */
2617         return ((uint16_t) s->comp_reg) >> 8;
2618     }
2619
2620     OMAP_BAD_REG(addr);
2621     return 0;
2622 }
2623
2624 static void omap_rtc_write(void *opaque, target_phys_addr_t addr,
2625                            uint64_t value, unsigned size)
2626 {
2627     struct omap_rtc_s *s = (struct omap_rtc_s *) opaque;
2628     int offset = addr & OMAP_MPUI_REG_MASK;
2629     struct tm new_tm;
2630     time_t ti[2];
2631
2632     if (size != 1) {
2633         return omap_badwidth_write8(opaque, addr, value);
2634     }
2635
2636     switch (offset) {
2637     case 0x00:  /* SECONDS_REG */
2638 #ifdef ALMDEBUG
2639         printf("RTC SEC_REG <-- %02x\n", value);
2640 #endif
2641         s->ti -= s->current_tm.tm_sec;
2642         s->ti += from_bcd(value);
2643         return;
2644
2645     case 0x04:  /* MINUTES_REG */
2646 #ifdef ALMDEBUG
2647         printf("RTC MIN_REG <-- %02x\n", value);
2648 #endif
2649         s->ti -= s->current_tm.tm_min * 60;
2650         s->ti += from_bcd(value) * 60;
2651         return;
2652
2653     case 0x08:  /* HOURS_REG */
2654 #ifdef ALMDEBUG
2655         printf("RTC HRS_REG <-- %02x\n", value);
2656 #endif
2657         s->ti -= s->current_tm.tm_hour * 3600;
2658         if (s->pm_am) {
2659             s->ti += (from_bcd(value & 0x3f) & 12) * 3600;
2660             s->ti += ((value >> 7) & 1) * 43200;
2661         } else
2662             s->ti += from_bcd(value & 0x3f) * 3600;
2663         return;
2664
2665     case 0x0c:  /* DAYS_REG */
2666 #ifdef ALMDEBUG
2667         printf("RTC DAY_REG <-- %02x\n", value);
2668 #endif
2669         s->ti -= s->current_tm.tm_mday * 86400;
2670         s->ti += from_bcd(value) * 86400;
2671         return;
2672
2673     case 0x10:  /* MONTHS_REG */
2674 #ifdef ALMDEBUG
2675         printf("RTC MTH_REG <-- %02x\n", value);
2676 #endif
2677         memcpy(&new_tm, &s->current_tm, sizeof(new_tm));
2678         new_tm.tm_mon = from_bcd(value);
2679         ti[0] = mktimegm(&s->current_tm);
2680         ti[1] = mktimegm(&new_tm);
2681
2682         if (ti[0] != -1 && ti[1] != -1) {
2683             s->ti -= ti[0];
2684             s->ti += ti[1];
2685         } else {
2686             /* A less accurate version */
2687             s->ti -= s->current_tm.tm_mon * 2592000;
2688             s->ti += from_bcd(value) * 2592000;
2689         }
2690         return;
2691
2692     case 0x14:  /* YEARS_REG */
2693 #ifdef ALMDEBUG
2694         printf("RTC YRS_REG <-- %02x\n", value);
2695 #endif
2696         memcpy(&new_tm, &s->current_tm, sizeof(new_tm));
2697         new_tm.tm_year += from_bcd(value) - (new_tm.tm_year % 100);
2698         ti[0] = mktimegm(&s->current_tm);
2699         ti[1] = mktimegm(&new_tm);
2700
2701         if (ti[0] != -1 && ti[1] != -1) {
2702             s->ti -= ti[0];
2703             s->ti += ti[1];
2704         } else {
2705             /* A less accurate version */
2706             s->ti -= (s->current_tm.tm_year % 100) * 31536000;
2707             s->ti += from_bcd(value) * 31536000;
2708         }
2709         return;
2710
2711     case 0x18:  /* WEEK_REG */
2712         return; /* Ignored */
2713
2714     case 0x20:  /* ALARM_SECONDS_REG */
2715 #ifdef ALMDEBUG
2716         printf("ALM SEC_REG <-- %02x\n", value);
2717 #endif
2718         s->alarm_tm.tm_sec = from_bcd(value);
2719         omap_rtc_alarm_update(s);
2720         return;
2721
2722     case 0x24:  /* ALARM_MINUTES_REG */
2723 #ifdef ALMDEBUG
2724         printf("ALM MIN_REG <-- %02x\n", value);
2725 #endif
2726         s->alarm_tm.tm_min = from_bcd(value);
2727         omap_rtc_alarm_update(s);
2728         return;
2729
2730     case 0x28:  /* ALARM_HOURS_REG */
2731 #ifdef ALMDEBUG
2732         printf("ALM HRS_REG <-- %02x\n", value);
2733 #endif
2734         if (s->pm_am)
2735             s->alarm_tm.tm_hour =
2736                     ((from_bcd(value & 0x3f)) % 12) +
2737                     ((value >> 7) & 1) * 12;
2738         else
2739             s->alarm_tm.tm_hour = from_bcd(value);
2740         omap_rtc_alarm_update(s);
2741         return;
2742
2743     case 0x2c:  /* ALARM_DAYS_REG */
2744 #ifdef ALMDEBUG
2745         printf("ALM DAY_REG <-- %02x\n", value);
2746 #endif
2747         s->alarm_tm.tm_mday = from_bcd(value);
2748         omap_rtc_alarm_update(s);
2749         return;
2750
2751     case 0x30:  /* ALARM_MONTHS_REG */
2752 #ifdef ALMDEBUG
2753         printf("ALM MON_REG <-- %02x\n", value);
2754 #endif
2755         s->alarm_tm.tm_mon = from_bcd(value);
2756         omap_rtc_alarm_update(s);
2757         return;
2758
2759     case 0x34:  /* ALARM_YEARS_REG */
2760 #ifdef ALMDEBUG
2761         printf("ALM YRS_REG <-- %02x\n", value);
2762 #endif
2763         s->alarm_tm.tm_year = from_bcd(value);
2764         omap_rtc_alarm_update(s);
2765         return;
2766
2767     case 0x40:  /* RTC_CTRL_REG */
2768 #ifdef ALMDEBUG
2769         printf("RTC CONTROL <-- %02x\n", value);
2770 #endif
2771         s->pm_am = (value >> 3) & 1;
2772         s->auto_comp = (value >> 2) & 1;
2773         s->round = (value >> 1) & 1;
2774         s->running = value & 1;
2775         s->status &= 0xfd;
2776         s->status |= s->running << 1;
2777         return;
2778
2779     case 0x44:  /* RTC_STATUS_REG */
2780 #ifdef ALMDEBUG
2781         printf("RTC STATUSL <-- %02x\n", value);
2782 #endif
2783         s->status &= ~((value & 0xc0) ^ 0x80);
2784         omap_rtc_interrupts_update(s);
2785         return;
2786
2787     case 0x48:  /* RTC_INTERRUPTS_REG */
2788 #ifdef ALMDEBUG
2789         printf("RTC INTRS <-- %02x\n", value);
2790 #endif
2791         s->interrupts = value;
2792         return;
2793
2794     case 0x4c:  /* RTC_COMP_LSB_REG */
2795 #ifdef ALMDEBUG
2796         printf("RTC COMPLSB <-- %02x\n", value);
2797 #endif
2798         s->comp_reg &= 0xff00;
2799         s->comp_reg |= 0x00ff & value;
2800         return;
2801
2802     case 0x50:  /* RTC_COMP_MSB_REG */
2803 #ifdef ALMDEBUG
2804         printf("RTC COMPMSB <-- %02x\n", value);
2805 #endif
2806         s->comp_reg &= 0x00ff;
2807         s->comp_reg |= 0xff00 & (value << 8);
2808         return;
2809
2810     default:
2811         OMAP_BAD_REG(addr);
2812         return;
2813     }
2814 }
2815
2816 static const MemoryRegionOps omap_rtc_ops = {
2817     .read = omap_rtc_read,
2818     .write = omap_rtc_write,
2819     .endianness = DEVICE_NATIVE_ENDIAN,
2820 };
2821
2822 static void omap_rtc_tick(void *opaque)
2823 {
2824     struct omap_rtc_s *s = opaque;
2825
2826     if (s->round) {
2827         /* Round to nearest full minute.  */
2828         if (s->current_tm.tm_sec < 30)
2829             s->ti -= s->current_tm.tm_sec;
2830         else
2831             s->ti += 60 - s->current_tm.tm_sec;
2832
2833         s->round = 0;
2834     }
2835
2836     memcpy(&s->current_tm, localtime(&s->ti), sizeof(s->current_tm));
2837
2838     if ((s->interrupts & 0x08) && s->ti == s->alarm_ti) {
2839         s->status |= 0x40;
2840         omap_rtc_interrupts_update(s);
2841     }
2842
2843     if (s->interrupts & 0x04)
2844         switch (s->interrupts & 3) {
2845         case 0:
2846             s->status |= 0x04;
2847             qemu_irq_pulse(s->irq);
2848             break;
2849         case 1:
2850             if (s->current_tm.tm_sec)
2851                 break;
2852             s->status |= 0x08;
2853             qemu_irq_pulse(s->irq);
2854             break;
2855         case 2:
2856             if (s->current_tm.tm_sec || s->current_tm.tm_min)
2857                 break;
2858             s->status |= 0x10;
2859             qemu_irq_pulse(s->irq);
2860             break;
2861         case 3:
2862             if (s->current_tm.tm_sec ||
2863                             s->current_tm.tm_min || s->current_tm.tm_hour)
2864                 break;
2865             s->status |= 0x20;
2866             qemu_irq_pulse(s->irq);
2867             break;
2868         }
2869
2870     /* Move on */
2871     if (s->running)
2872         s->ti ++;
2873     s->tick += 1000;
2874
2875     /*
2876      * Every full hour add a rough approximation of the compensation
2877      * register to the 32kHz Timer (which drives the RTC) value.
2878      */
2879     if (s->auto_comp && !s->current_tm.tm_sec && !s->current_tm.tm_min)
2880         s->tick += s->comp_reg * 1000 / 32768;
2881
2882     qemu_mod_timer(s->clk, s->tick);
2883 }
2884
2885 static void omap_rtc_reset(struct omap_rtc_s *s)
2886 {
2887     struct tm tm;
2888
2889     s->interrupts = 0;
2890     s->comp_reg = 0;
2891     s->running = 0;
2892     s->pm_am = 0;
2893     s->auto_comp = 0;
2894     s->round = 0;
2895     s->tick = qemu_get_clock_ms(rt_clock);
2896     memset(&s->alarm_tm, 0, sizeof(s->alarm_tm));
2897     s->alarm_tm.tm_mday = 0x01;
2898     s->status = 1 << 7;
2899     qemu_get_timedate(&tm, 0);
2900     s->ti = mktimegm(&tm);
2901
2902     omap_rtc_alarm_update(s);
2903     omap_rtc_tick(s);
2904 }
2905
2906 static struct omap_rtc_s *omap_rtc_init(MemoryRegion *system_memory,
2907                                         target_phys_addr_t base,
2908                                         qemu_irq timerirq, qemu_irq alarmirq,
2909                                         omap_clk clk)
2910 {
2911     struct omap_rtc_s *s = (struct omap_rtc_s *)
2912             g_malloc0(sizeof(struct omap_rtc_s));
2913
2914     s->irq = timerirq;
2915     s->alarm = alarmirq;
2916     s->clk = qemu_new_timer_ms(rt_clock, omap_rtc_tick, s);
2917
2918     omap_rtc_reset(s);
2919
2920     memory_region_init_io(&s->iomem, &omap_rtc_ops, s,
2921                           "omap-rtc", 0x800);
2922     memory_region_add_subregion(system_memory, base, &s->iomem);
2923
2924     return s;
2925 }
2926
2927 /* Multi-channel Buffered Serial Port interfaces */
2928 struct omap_mcbsp_s {
2929     MemoryRegion iomem;
2930     qemu_irq txirq;
2931     qemu_irq rxirq;
2932     qemu_irq txdrq;
2933     qemu_irq rxdrq;
2934
2935     uint16_t spcr[2];
2936     uint16_t rcr[2];
2937     uint16_t xcr[2];
2938     uint16_t srgr[2];
2939     uint16_t mcr[2];
2940     uint16_t pcr;
2941     uint16_t rcer[8];
2942     uint16_t xcer[8];
2943     int tx_rate;
2944     int rx_rate;
2945     int tx_req;
2946     int rx_req;
2947
2948     I2SCodec *codec;
2949     QEMUTimer *source_timer;
2950     QEMUTimer *sink_timer;
2951 };
2952
2953 static void omap_mcbsp_intr_update(struct omap_mcbsp_s *s)
2954 {
2955     int irq;
2956
2957     switch ((s->spcr[0] >> 4) & 3) {                    /* RINTM */
2958     case 0:
2959         irq = (s->spcr[0] >> 1) & 1;                    /* RRDY */
2960         break;
2961     case 3:
2962         irq = (s->spcr[0] >> 3) & 1;                    /* RSYNCERR */
2963         break;
2964     default:
2965         irq = 0;
2966         break;
2967     }
2968
2969     if (irq)
2970         qemu_irq_pulse(s->rxirq);
2971
2972     switch ((s->spcr[1] >> 4) & 3) {                    /* XINTM */
2973     case 0:
2974         irq = (s->spcr[1] >> 1) & 1;                    /* XRDY */
2975         break;
2976     case 3:
2977         irq = (s->spcr[1] >> 3) & 1;                    /* XSYNCERR */
2978         break;
2979     default:
2980         irq = 0;
2981         break;
2982     }
2983
2984     if (irq)
2985         qemu_irq_pulse(s->txirq);
2986 }
2987
2988 static void omap_mcbsp_rx_newdata(struct omap_mcbsp_s *s)
2989 {
2990     if ((s->spcr[0] >> 1) & 1)                          /* RRDY */
2991         s->spcr[0] |= 1 << 2;                           /* RFULL */
2992     s->spcr[0] |= 1 << 1;                               /* RRDY */
2993     qemu_irq_raise(s->rxdrq);
2994     omap_mcbsp_intr_update(s);
2995 }
2996
2997 static void omap_mcbsp_source_tick(void *opaque)
2998 {
2999     struct omap_mcbsp_s *s = (struct omap_mcbsp_s *) opaque;
3000     static const int bps[8] = { 0, 1, 1, 2, 2, 2, -255, -255 };
3001
3002     if (!s->rx_rate)
3003         return;
3004     if (s->rx_req)
3005         printf("%s: Rx FIFO overrun\n", __FUNCTION__);
3006
3007     s->rx_req = s->rx_rate << bps[(s->rcr[0] >> 5) & 7];
3008
3009     omap_mcbsp_rx_newdata(s);
3010     qemu_mod_timer(s->source_timer, qemu_get_clock_ns(vm_clock) +
3011                    get_ticks_per_sec());
3012 }
3013
3014 static void omap_mcbsp_rx_start(struct omap_mcbsp_s *s)
3015 {
3016     if (!s->codec || !s->codec->rts)
3017         omap_mcbsp_source_tick(s);
3018     else if (s->codec->in.len) {
3019         s->rx_req = s->codec->in.len;
3020         omap_mcbsp_rx_newdata(s);
3021     }
3022 }
3023
3024 static void omap_mcbsp_rx_stop(struct omap_mcbsp_s *s)
3025 {
3026     qemu_del_timer(s->source_timer);
3027 }
3028
3029 static void omap_mcbsp_rx_done(struct omap_mcbsp_s *s)
3030 {
3031     s->spcr[0] &= ~(1 << 1);                            /* RRDY */
3032     qemu_irq_lower(s->rxdrq);
3033     omap_mcbsp_intr_update(s);
3034 }
3035
3036 static void omap_mcbsp_tx_newdata(struct omap_mcbsp_s *s)
3037 {
3038     s->spcr[1] |= 1 << 1;                               /* XRDY */
3039     qemu_irq_raise(s->txdrq);
3040     omap_mcbsp_intr_update(s);
3041 }
3042
3043 static void omap_mcbsp_sink_tick(void *opaque)
3044 {
3045     struct omap_mcbsp_s *s = (struct omap_mcbsp_s *) opaque;
3046     static const int bps[8] = { 0, 1, 1, 2, 2, 2, -255, -255 };
3047
3048     if (!s->tx_rate)
3049         return;
3050     if (s->tx_req)
3051         printf("%s: Tx FIFO underrun\n", __FUNCTION__);
3052
3053     s->tx_req = s->tx_rate << bps[(s->xcr[0] >> 5) & 7];
3054
3055     omap_mcbsp_tx_newdata(s);
3056     qemu_mod_timer(s->sink_timer, qemu_get_clock_ns(vm_clock) +
3057                    get_ticks_per_sec());
3058 }
3059
3060 static void omap_mcbsp_tx_start(struct omap_mcbsp_s *s)
3061 {
3062     if (!s->codec || !s->codec->cts)
3063         omap_mcbsp_sink_tick(s);
3064     else if (s->codec->out.size) {
3065         s->tx_req = s->codec->out.size;
3066         omap_mcbsp_tx_newdata(s);
3067     }
3068 }
3069
3070 static void omap_mcbsp_tx_done(struct omap_mcbsp_s *s)
3071 {
3072     s->spcr[1] &= ~(1 << 1);                            /* XRDY */
3073     qemu_irq_lower(s->txdrq);
3074     omap_mcbsp_intr_update(s);
3075     if (s->codec && s->codec->cts)
3076         s->codec->tx_swallow(s->codec->opaque);
3077 }
3078
3079 static void omap_mcbsp_tx_stop(struct omap_mcbsp_s *s)
3080 {
3081     s->tx_req = 0;
3082     omap_mcbsp_tx_done(s);
3083     qemu_del_timer(s->sink_timer);
3084 }
3085
3086 static void omap_mcbsp_req_update(struct omap_mcbsp_s *s)
3087 {
3088     int prev_rx_rate, prev_tx_rate;
3089     int rx_rate = 0, tx_rate = 0;
3090     int cpu_rate = 1500000;     /* XXX */
3091
3092     /* TODO: check CLKSTP bit */
3093     if (s->spcr[1] & (1 << 6)) {                        /* GRST */
3094         if (s->spcr[0] & (1 << 0)) {                    /* RRST */
3095             if ((s->srgr[1] & (1 << 13)) &&             /* CLKSM */
3096                             (s->pcr & (1 << 8))) {      /* CLKRM */
3097                 if (~s->pcr & (1 << 7))                 /* SCLKME */
3098                     rx_rate = cpu_rate /
3099                             ((s->srgr[0] & 0xff) + 1);  /* CLKGDV */
3100             } else
3101                 if (s->codec)
3102                     rx_rate = s->codec->rx_rate;
3103         }
3104
3105         if (s->spcr[1] & (1 << 0)) {                    /* XRST */
3106             if ((s->srgr[1] & (1 << 13)) &&             /* CLKSM */
3107                             (s->pcr & (1 << 9))) {      /* CLKXM */
3108                 if (~s->pcr & (1 << 7))                 /* SCLKME */
3109                     tx_rate = cpu_rate /
3110                             ((s->srgr[0] & 0xff) + 1);  /* CLKGDV */
3111             } else
3112                 if (s->codec)
3113                     tx_rate = s->codec->tx_rate;
3114         }
3115     }
3116     prev_tx_rate = s->tx_rate;
3117     prev_rx_rate = s->rx_rate;
3118     s->tx_rate = tx_rate;
3119     s->rx_rate = rx_rate;
3120
3121     if (s->codec)
3122         s->codec->set_rate(s->codec->opaque, rx_rate, tx_rate);
3123
3124     if (!prev_tx_rate && tx_rate)
3125         omap_mcbsp_tx_start(s);
3126     else if (s->tx_rate && !tx_rate)
3127         omap_mcbsp_tx_stop(s);
3128
3129     if (!prev_rx_rate && rx_rate)
3130         omap_mcbsp_rx_start(s);
3131     else if (prev_tx_rate && !tx_rate)
3132         omap_mcbsp_rx_stop(s);
3133 }
3134
3135 static uint64_t omap_mcbsp_read(void *opaque, target_phys_addr_t addr,
3136                                 unsigned size)
3137 {
3138     struct omap_mcbsp_s *s = (struct omap_mcbsp_s *) opaque;
3139     int offset = addr & OMAP_MPUI_REG_MASK;
3140     uint16_t ret;
3141
3142     if (size != 2) {
3143         return omap_badwidth_read16(opaque, addr);
3144     }
3145
3146     switch (offset) {
3147     case 0x00:  /* DRR2 */
3148         if (((s->rcr[0] >> 5) & 7) < 3)                 /* RWDLEN1 */
3149             return 0x0000;
3150         /* Fall through.  */
3151     case 0x02:  /* DRR1 */
3152         if (s->rx_req < 2) {
3153             printf("%s: Rx FIFO underrun\n", __FUNCTION__);
3154             omap_mcbsp_rx_done(s);
3155         } else {
3156             s->tx_req -= 2;
3157             if (s->codec && s->codec->in.len >= 2) {
3158                 ret = s->codec->in.fifo[s->codec->in.start ++] << 8;
3159                 ret |= s->codec->in.fifo[s->codec->in.start ++];
3160                 s->codec->in.len -= 2;
3161             } else
3162                 ret = 0x0000;
3163             if (!s->tx_req)
3164                 omap_mcbsp_rx_done(s);
3165             return ret;
3166         }
3167         return 0x0000;
3168
3169     case 0x04:  /* DXR2 */
3170     case 0x06:  /* DXR1 */
3171         return 0x0000;
3172
3173     case 0x08:  /* SPCR2 */
3174         return s->spcr[1];
3175     case 0x0a:  /* SPCR1 */
3176         return s->spcr[0];
3177     case 0x0c:  /* RCR2 */
3178         return s->rcr[1];
3179     case 0x0e:  /* RCR1 */
3180         return s->rcr[0];
3181     case 0x10:  /* XCR2 */
3182         return s->xcr[1];
3183     case 0x12:  /* XCR1 */
3184         return s->xcr[0];
3185     case 0x14:  /* SRGR2 */
3186         return s->srgr[1];
3187     case 0x16:  /* SRGR1 */
3188         return s->srgr[0];
3189     case 0x18:  /* MCR2 */
3190         return s->mcr[1];
3191     case 0x1a:  /* MCR1 */
3192         return s->mcr[0];
3193     case 0x1c:  /* RCERA */
3194         return s->rcer[0];
3195     case 0x1e:  /* RCERB */
3196         return s->rcer[1];
3197     case 0x20:  /* XCERA */
3198         return s->xcer[0];
3199     case 0x22:  /* XCERB */
3200         return s->xcer[1];
3201     case 0x24:  /* PCR0 */
3202         return s->pcr;
3203     case 0x26:  /* RCERC */
3204         return s->rcer[2];
3205     case 0x28:  /* RCERD */
3206         return s->rcer[3];
3207     case 0x2a:  /* XCERC */
3208         return s->xcer[2];
3209     case 0x2c:  /* XCERD */
3210         return s->xcer[3];
3211     case 0x2e:  /* RCERE */
3212         return s->rcer[4];
3213     case 0x30:  /* RCERF */
3214         return s->rcer[5];
3215     case 0x32:  /* XCERE */
3216         return s->xcer[4];
3217     case 0x34:  /* XCERF */
3218         return s->xcer[5];
3219     case 0x36:  /* RCERG */
3220         return s->rcer[6];
3221     case 0x38:  /* RCERH */
3222         return s->rcer[7];
3223     case 0x3a:  /* XCERG */
3224         return s->xcer[6];
3225     case 0x3c:  /* XCERH */
3226         return s->xcer[7];
3227     }
3228
3229     OMAP_BAD_REG(addr);
3230     return 0;
3231 }
3232
3233 static void omap_mcbsp_writeh(void *opaque, target_phys_addr_t addr,
3234                 uint32_t value)
3235 {
3236     struct omap_mcbsp_s *s = (struct omap_mcbsp_s *) opaque;
3237     int offset = addr & OMAP_MPUI_REG_MASK;
3238
3239     switch (offset) {
3240     case 0x00:  /* DRR2 */
3241     case 0x02:  /* DRR1 */
3242         OMAP_RO_REG(addr);
3243         return;
3244
3245     case 0x04:  /* DXR2 */
3246         if (((s->xcr[0] >> 5) & 7) < 3)                 /* XWDLEN1 */
3247             return;
3248         /* Fall through.  */
3249     case 0x06:  /* DXR1 */
3250         if (s->tx_req > 1) {
3251             s->tx_req -= 2;
3252             if (s->codec && s->codec->cts) {
3253                 s->codec->out.fifo[s->codec->out.len ++] = (value >> 8) & 0xff;
3254                 s->codec->out.fifo[s->codec->out.len ++] = (value >> 0) & 0xff;
3255             }
3256             if (s->tx_req < 2)
3257                 omap_mcbsp_tx_done(s);
3258         } else
3259             printf("%s: Tx FIFO overrun\n", __FUNCTION__);
3260         return;
3261
3262     case 0x08:  /* SPCR2 */
3263         s->spcr[1] &= 0x0002;
3264         s->spcr[1] |= 0x03f9 & value;
3265         s->spcr[1] |= 0x0004 & (value << 2);            /* XEMPTY := XRST */
3266         if (~value & 1)                                 /* XRST */
3267             s->spcr[1] &= ~6;
3268         omap_mcbsp_req_update(s);
3269         return;
3270     case 0x0a:  /* SPCR1 */
3271         s->spcr[0] &= 0x0006;
3272         s->spcr[0] |= 0xf8f9 & value;
3273         if (value & (1 << 15))                          /* DLB */
3274             printf("%s: Digital Loopback mode enable attempt\n", __FUNCTION__);
3275         if (~value & 1) {                               /* RRST */
3276             s->spcr[0] &= ~6;
3277             s->rx_req = 0;
3278             omap_mcbsp_rx_done(s);
3279         }
3280         omap_mcbsp_req_update(s);
3281         return;
3282
3283     case 0x0c:  /* RCR2 */
3284         s->rcr[1] = value & 0xffff;
3285         return;
3286     case 0x0e:  /* RCR1 */
3287         s->rcr[0] = value & 0x7fe0;
3288         return;
3289     case 0x10:  /* XCR2 */
3290         s->xcr[1] = value & 0xffff;
3291         return;
3292     case 0x12:  /* XCR1 */
3293         s->xcr[0] = value & 0x7fe0;
3294         return;
3295     case 0x14:  /* SRGR2 */
3296         s->srgr[1] = value & 0xffff;
3297         omap_mcbsp_req_update(s);
3298         return;
3299     case 0x16:  /* SRGR1 */
3300         s->srgr[0] = value & 0xffff;
3301         omap_mcbsp_req_update(s);
3302         return;
3303     case 0x18:  /* MCR2 */
3304         s->mcr[1] = value & 0x03e3;
3305         if (value & 3)                                  /* XMCM */
3306             printf("%s: Tx channel selection mode enable attempt\n",
3307                             __FUNCTION__);
3308         return;
3309     case 0x1a:  /* MCR1 */
3310         s->mcr[0] = value & 0x03e1;
3311         if (value & 1)                                  /* RMCM */
3312             printf("%s: Rx channel selection mode enable attempt\n",
3313                             __FUNCTION__);
3314         return;
3315     case 0x1c:  /* RCERA */
3316         s->rcer[0] = value & 0xffff;
3317         return;
3318     case 0x1e:  /* RCERB */
3319         s->rcer[1] = value & 0xffff;
3320         return;
3321     case 0x20:  /* XCERA */
3322         s->xcer[0] = value & 0xffff;
3323         return;
3324     case 0x22:  /* XCERB */
3325         s->xcer[1] = value & 0xffff;
3326         return;
3327     case 0x24:  /* PCR0 */
3328         s->pcr = value & 0x7faf;
3329         return;
3330     case 0x26:  /* RCERC */
3331         s->rcer[2] = value & 0xffff;
3332         return;
3333     case 0x28:  /* RCERD */
3334         s->rcer[3] = value & 0xffff;
3335         return;
3336     case 0x2a:  /* XCERC */
3337         s->xcer[2] = value & 0xffff;
3338         return;
3339     case 0x2c:  /* XCERD */
3340         s->xcer[3] = value & 0xffff;
3341         return;
3342     case 0x2e:  /* RCERE */
3343         s->rcer[4] = value & 0xffff;
3344         return;
3345     case 0x30:  /* RCERF */
3346         s->rcer[5] = value & 0xffff;
3347         return;
3348     case 0x32:  /* XCERE */
3349         s->xcer[4] = value & 0xffff;
3350         return;
3351     case 0x34:  /* XCERF */
3352         s->xcer[5] = value & 0xffff;
3353         return;
3354     case 0x36:  /* RCERG */
3355         s->rcer[6] = value & 0xffff;
3356         return;
3357     case 0x38:  /* RCERH */
3358         s->rcer[7] = value & 0xffff;
3359         return;
3360     case 0x3a:  /* XCERG */
3361         s->xcer[6] = value & 0xffff;
3362         return;
3363     case 0x3c:  /* XCERH */
3364         s->xcer[7] = value & 0xffff;
3365         return;
3366     }
3367
3368     OMAP_BAD_REG(addr);
3369 }
3370
3371 static void omap_mcbsp_writew(void *opaque, target_phys_addr_t addr,
3372                 uint32_t value)
3373 {
3374     struct omap_mcbsp_s *s = (struct omap_mcbsp_s *) opaque;
3375     int offset = addr & OMAP_MPUI_REG_MASK;
3376
3377     if (offset == 0x04) {                               /* DXR */
3378         if (((s->xcr[0] >> 5) & 7) < 3)                 /* XWDLEN1 */
3379             return;
3380         if (s->tx_req > 3) {
3381             s->tx_req -= 4;
3382             if (s->codec && s->codec->cts) {
3383                 s->codec->out.fifo[s->codec->out.len ++] =
3384                         (value >> 24) & 0xff;
3385                 s->codec->out.fifo[s->codec->out.len ++] =
3386                         (value >> 16) & 0xff;
3387                 s->codec->out.fifo[s->codec->out.len ++] =
3388                         (value >> 8) & 0xff;
3389                 s->codec->out.fifo[s->codec->out.len ++] =
3390                         (value >> 0) & 0xff;
3391             }
3392             if (s->tx_req < 4)
3393                 omap_mcbsp_tx_done(s);
3394         } else
3395             printf("%s: Tx FIFO overrun\n", __FUNCTION__);
3396         return;
3397     }
3398
3399     omap_badwidth_write16(opaque, addr, value);
3400 }
3401
3402 static void omap_mcbsp_write(void *opaque, target_phys_addr_t addr,
3403                              uint64_t value, unsigned size)
3404 {
3405     switch (size) {
3406     case 2: return omap_mcbsp_writeh(opaque, addr, value);
3407     case 4: return omap_mcbsp_writew(opaque, addr, value);
3408     default: return omap_badwidth_write16(opaque, addr, value);
3409     }
3410 }
3411
3412 static const MemoryRegionOps omap_mcbsp_ops = {
3413     .read = omap_mcbsp_read,
3414     .write = omap_mcbsp_write,
3415     .endianness = DEVICE_NATIVE_ENDIAN,
3416 };
3417
3418 static void omap_mcbsp_reset(struct omap_mcbsp_s *s)
3419 {
3420     memset(&s->spcr, 0, sizeof(s->spcr));
3421     memset(&s->rcr, 0, sizeof(s->rcr));
3422     memset(&s->xcr, 0, sizeof(s->xcr));
3423     s->srgr[0] = 0x0001;
3424     s->srgr[1] = 0x2000;
3425     memset(&s->mcr, 0, sizeof(s->mcr));
3426     memset(&s->pcr, 0, sizeof(s->pcr));
3427     memset(&s->rcer, 0, sizeof(s->rcer));
3428     memset(&s->xcer, 0, sizeof(s->xcer));
3429     s->tx_req = 0;
3430     s->rx_req = 0;
3431     s->tx_rate = 0;
3432     s->rx_rate = 0;
3433     qemu_del_timer(s->source_timer);
3434     qemu_del_timer(s->sink_timer);
3435 }
3436
3437 static struct omap_mcbsp_s *omap_mcbsp_init(MemoryRegion *system_memory,
3438                                             target_phys_addr_t base,
3439                                             qemu_irq txirq, qemu_irq rxirq,
3440                                             qemu_irq *dma, omap_clk clk)
3441 {
3442     struct omap_mcbsp_s *s = (struct omap_mcbsp_s *)
3443             g_malloc0(sizeof(struct omap_mcbsp_s));
3444
3445     s->txirq = txirq;
3446     s->rxirq = rxirq;
3447     s->txdrq = dma[0];
3448     s->rxdrq = dma[1];
3449     s->sink_timer = qemu_new_timer_ns(vm_clock, omap_mcbsp_sink_tick, s);
3450     s->source_timer = qemu_new_timer_ns(vm_clock, omap_mcbsp_source_tick, s);
3451     omap_mcbsp_reset(s);
3452
3453     memory_region_init_io(&s->iomem, &omap_mcbsp_ops, s, "omap-mcbsp", 0x800);
3454     memory_region_add_subregion(system_memory, base, &s->iomem);
3455
3456     return s;
3457 }
3458
3459 static void omap_mcbsp_i2s_swallow(void *opaque, int line, int level)
3460 {
3461     struct omap_mcbsp_s *s = (struct omap_mcbsp_s *) opaque;
3462
3463     if (s->rx_rate) {
3464         s->rx_req = s->codec->in.len;
3465         omap_mcbsp_rx_newdata(s);
3466     }
3467 }
3468
3469 static void omap_mcbsp_i2s_start(void *opaque, int line, int level)
3470 {
3471     struct omap_mcbsp_s *s = (struct omap_mcbsp_s *) opaque;
3472
3473     if (s->tx_rate) {
3474         s->tx_req = s->codec->out.size;
3475         omap_mcbsp_tx_newdata(s);
3476     }
3477 }
3478
3479 void omap_mcbsp_i2s_attach(struct omap_mcbsp_s *s, I2SCodec *slave)
3480 {
3481     s->codec = slave;
3482     slave->rx_swallow = qemu_allocate_irqs(omap_mcbsp_i2s_swallow, s, 1)[0];
3483     slave->tx_start = qemu_allocate_irqs(omap_mcbsp_i2s_start, s, 1)[0];
3484 }
3485
3486 /* LED Pulse Generators */
3487 struct omap_lpg_s {
3488     MemoryRegion iomem;
3489     QEMUTimer *tm;
3490
3491     uint8_t control;
3492     uint8_t power;
3493     int64_t on;
3494     int64_t period;
3495     int clk;
3496     int cycle;
3497 };
3498
3499 static void omap_lpg_tick(void *opaque)
3500 {
3501     struct omap_lpg_s *s = opaque;
3502
3503     if (s->cycle)
3504         qemu_mod_timer(s->tm, qemu_get_clock_ms(rt_clock) + s->period - s->on);
3505     else
3506         qemu_mod_timer(s->tm, qemu_get_clock_ms(rt_clock) + s->on);
3507
3508     s->cycle = !s->cycle;
3509     printf("%s: LED is %s\n", __FUNCTION__, s->cycle ? "on" : "off");
3510 }
3511
3512 static void omap_lpg_update(struct omap_lpg_s *s)
3513 {
3514     int64_t on, period = 1, ticks = 1000;
3515     static const int per[8] = { 1, 2, 4, 8, 12, 16, 20, 24 };
3516
3517     if (~s->control & (1 << 6))                                 /* LPGRES */
3518         on = 0;
3519     else if (s->control & (1 << 7))                             /* PERM_ON */
3520         on = period;
3521     else {
3522         period = muldiv64(ticks, per[s->control & 7],           /* PERCTRL */
3523                         256 / 32);
3524         on = (s->clk && s->power) ? muldiv64(ticks,
3525                         per[(s->control >> 3) & 7], 256) : 0;   /* ONCTRL */
3526     }
3527
3528     qemu_del_timer(s->tm);
3529     if (on == period && s->on < s->period)
3530         printf("%s: LED is on\n", __FUNCTION__);
3531     else if (on == 0 && s->on)
3532         printf("%s: LED is off\n", __FUNCTION__);
3533     else if (on && (on != s->on || period != s->period)) {
3534         s->cycle = 0;
3535         s->on = on;
3536         s->period = period;
3537         omap_lpg_tick(s);
3538         return;
3539     }
3540
3541     s->on = on;
3542     s->period = period;
3543 }
3544
3545 static void omap_lpg_reset(struct omap_lpg_s *s)
3546 {
3547     s->control = 0x00;
3548     s->power = 0x00;
3549     s->clk = 1;
3550     omap_lpg_update(s);
3551 }
3552
3553 static uint64_t omap_lpg_read(void *opaque, target_phys_addr_t addr,
3554                               unsigned size)
3555 {
3556     struct omap_lpg_s *s = (struct omap_lpg_s *) opaque;
3557     int offset = addr & OMAP_MPUI_REG_MASK;
3558
3559     if (size != 1) {
3560         return omap_badwidth_read8(opaque, addr);
3561     }
3562
3563     switch (offset) {
3564     case 0x00:  /* LCR */
3565         return s->control;
3566
3567     case 0x04:  /* PMR */
3568         return s->power;
3569     }
3570
3571     OMAP_BAD_REG(addr);
3572     return 0;
3573 }
3574
3575 static void omap_lpg_write(void *opaque, target_phys_addr_t addr,
3576                            uint64_t value, unsigned size)
3577 {
3578     struct omap_lpg_s *s = (struct omap_lpg_s *) opaque;
3579     int offset = addr & OMAP_MPUI_REG_MASK;
3580
3581     if (size != 1) {
3582         return omap_badwidth_write8(opaque, addr, value);
3583     }
3584
3585     switch (offset) {
3586     case 0x00:  /* LCR */
3587         if (~value & (1 << 6))                                  /* LPGRES */
3588             omap_lpg_reset(s);
3589         s->control = value & 0xff;
3590         omap_lpg_update(s);
3591         return;
3592
3593     case 0x04:  /* PMR */
3594         s->power = value & 0x01;
3595         omap_lpg_update(s);
3596         return;
3597
3598     default:
3599         OMAP_BAD_REG(addr);
3600         return;
3601     }
3602 }
3603
3604 static const MemoryRegionOps omap_lpg_ops = {
3605     .read = omap_lpg_read,
3606     .write = omap_lpg_write,
3607     .endianness = DEVICE_NATIVE_ENDIAN,
3608 };
3609
3610 static void omap_lpg_clk_update(void *opaque, int line, int on)
3611 {
3612     struct omap_lpg_s *s = (struct omap_lpg_s *) opaque;
3613
3614     s->clk = on;
3615     omap_lpg_update(s);
3616 }
3617
3618 static struct omap_lpg_s *omap_lpg_init(MemoryRegion *system_memory,
3619                                         target_phys_addr_t base, omap_clk clk)
3620 {
3621     struct omap_lpg_s *s = (struct omap_lpg_s *)
3622             g_malloc0(sizeof(struct omap_lpg_s));
3623
3624     s->tm = qemu_new_timer_ms(rt_clock, omap_lpg_tick, s);
3625
3626     omap_lpg_reset(s);
3627
3628     memory_region_init_io(&s->iomem, &omap_lpg_ops, s, "omap-lpg", 0x800);
3629     memory_region_add_subregion(system_memory, base, &s->iomem);
3630
3631     omap_clk_adduser(clk, qemu_allocate_irqs(omap_lpg_clk_update, s, 1)[0]);
3632
3633     return s;
3634 }
3635
3636 /* MPUI Peripheral Bridge configuration */
3637 static uint64_t omap_mpui_io_read(void *opaque, target_phys_addr_t addr,
3638                                   unsigned size)
3639 {
3640     if (size != 2) {
3641         return omap_badwidth_read16(opaque, addr);
3642     }
3643
3644     if (addr == OMAP_MPUI_BASE) /* CMR */
3645         return 0xfe4d;
3646
3647     OMAP_BAD_REG(addr);
3648     return 0;
3649 }
3650
3651 static void omap_mpui_io_write(void *opaque, target_phys_addr_t addr,
3652                                uint64_t value, unsigned size)
3653 {
3654     /* FIXME: infinite loop */
3655     omap_badwidth_write16(opaque, addr, value);
3656 }
3657
3658 static const MemoryRegionOps omap_mpui_io_ops = {
3659     .read = omap_mpui_io_read,
3660     .write = omap_mpui_io_write,
3661     .endianness = DEVICE_NATIVE_ENDIAN,
3662 };
3663
3664 static void omap_setup_mpui_io(MemoryRegion *system_memory,
3665                                struct omap_mpu_state_s *mpu)
3666 {
3667     memory_region_init_io(&mpu->mpui_io_iomem, &omap_mpui_io_ops, mpu,
3668                           "omap-mpui-io", 0x7fff);
3669     memory_region_add_subregion(system_memory, OMAP_MPUI_BASE,
3670                                 &mpu->mpui_io_iomem);
3671 }
3672
3673 /* General chip reset */
3674 static void omap1_mpu_reset(void *opaque)
3675 {
3676     struct omap_mpu_state_s *mpu = (struct omap_mpu_state_s *) opaque;
3677
3678     omap_dma_reset(mpu->dma);
3679     omap_mpu_timer_reset(mpu->timer[0]);
3680     omap_mpu_timer_reset(mpu->timer[1]);
3681     omap_mpu_timer_reset(mpu->timer[2]);
3682     omap_wd_timer_reset(mpu->wdt);
3683     omap_os_timer_reset(mpu->os_timer);
3684     omap_lcdc_reset(mpu->lcd);
3685     omap_ulpd_pm_reset(mpu);
3686     omap_pin_cfg_reset(mpu);
3687     omap_mpui_reset(mpu);
3688     omap_tipb_bridge_reset(mpu->private_tipb);
3689     omap_tipb_bridge_reset(mpu->public_tipb);
3690     omap_dpll_reset(mpu->dpll[0]);
3691     omap_dpll_reset(mpu->dpll[1]);
3692     omap_dpll_reset(mpu->dpll[2]);
3693     omap_uart_reset(mpu->uart[0]);
3694     omap_uart_reset(mpu->uart[1]);
3695     omap_uart_reset(mpu->uart[2]);
3696     omap_mmc_reset(mpu->mmc);
3697     omap_mpuio_reset(mpu->mpuio);
3698     omap_uwire_reset(mpu->microwire);
3699     omap_pwl_reset(mpu->pwl);
3700     omap_pwt_reset(mpu->pwt);
3701     omap_i2c_reset(mpu->i2c[0]);
3702     omap_rtc_reset(mpu->rtc);
3703     omap_mcbsp_reset(mpu->mcbsp1);
3704     omap_mcbsp_reset(mpu->mcbsp2);
3705     omap_mcbsp_reset(mpu->mcbsp3);
3706     omap_lpg_reset(mpu->led[0]);
3707     omap_lpg_reset(mpu->led[1]);
3708     omap_clkm_reset(mpu);
3709     cpu_reset(mpu->env);
3710 }
3711
3712 static const struct omap_map_s {
3713     target_phys_addr_t phys_dsp;
3714     target_phys_addr_t phys_mpu;
3715     uint32_t size;
3716     const char *name;
3717 } omap15xx_dsp_mm[] = {
3718     /* Strobe 0 */
3719     { 0xe1010000, 0xfffb0000, 0x800, "UART1 BT" },              /* CS0 */
3720     { 0xe1010800, 0xfffb0800, 0x800, "UART2 COM" },             /* CS1 */
3721     { 0xe1011800, 0xfffb1800, 0x800, "McBSP1 audio" },          /* CS3 */
3722     { 0xe1012000, 0xfffb2000, 0x800, "MCSI2 communication" },   /* CS4 */
3723     { 0xe1012800, 0xfffb2800, 0x800, "MCSI1 BT u-Law" },        /* CS5 */
3724     { 0xe1013000, 0xfffb3000, 0x800, "uWire" },                 /* CS6 */
3725     { 0xe1013800, 0xfffb3800, 0x800, "I^2C" },                  /* CS7 */
3726     { 0xe1014000, 0xfffb4000, 0x800, "USB W2FC" },              /* CS8 */
3727     { 0xe1014800, 0xfffb4800, 0x800, "RTC" },                   /* CS9 */
3728     { 0xe1015000, 0xfffb5000, 0x800, "MPUIO" },                 /* CS10 */
3729     { 0xe1015800, 0xfffb5800, 0x800, "PWL" },                   /* CS11 */
3730     { 0xe1016000, 0xfffb6000, 0x800, "PWT" },                   /* CS12 */
3731     { 0xe1017000, 0xfffb7000, 0x800, "McBSP3" },                /* CS14 */
3732     { 0xe1017800, 0xfffb7800, 0x800, "MMC" },                   /* CS15 */
3733     { 0xe1019000, 0xfffb9000, 0x800, "32-kHz timer" },          /* CS18 */
3734     { 0xe1019800, 0xfffb9800, 0x800, "UART3" },                 /* CS19 */
3735     { 0xe101c800, 0xfffbc800, 0x800, "TIPB switches" },         /* CS25 */
3736     /* Strobe 1 */
3737     { 0xe101e000, 0xfffce000, 0x800, "GPIOs" },                 /* CS28 */
3738
3739     { 0 }
3740 };
3741
3742 static void omap_setup_dsp_mapping(MemoryRegion *system_memory,
3743                                    const struct omap_map_s *map)
3744 {
3745     MemoryRegion *io;
3746
3747     for (; map->phys_dsp; map ++) {
3748         io = g_new(MemoryRegion, 1);
3749         memory_region_init_alias(io, map->name,
3750                                  system_memory, map->phys_mpu, map->size);
3751         memory_region_add_subregion(system_memory, map->phys_dsp, io);
3752     }
3753 }
3754
3755 void omap_mpu_wakeup(void *opaque, int irq, int req)
3756 {
3757     struct omap_mpu_state_s *mpu = (struct omap_mpu_state_s *) opaque;
3758
3759     if (mpu->env->halted)
3760         cpu_interrupt(mpu->env, CPU_INTERRUPT_EXITTB);
3761 }
3762
3763 static const struct dma_irq_map omap1_dma_irq_map[] = {
3764     { 0, OMAP_INT_DMA_CH0_6 },
3765     { 0, OMAP_INT_DMA_CH1_7 },
3766     { 0, OMAP_INT_DMA_CH2_8 },
3767     { 0, OMAP_INT_DMA_CH3 },
3768     { 0, OMAP_INT_DMA_CH4 },
3769     { 0, OMAP_INT_DMA_CH5 },
3770     { 1, OMAP_INT_1610_DMA_CH6 },
3771     { 1, OMAP_INT_1610_DMA_CH7 },
3772     { 1, OMAP_INT_1610_DMA_CH8 },
3773     { 1, OMAP_INT_1610_DMA_CH9 },
3774     { 1, OMAP_INT_1610_DMA_CH10 },
3775     { 1, OMAP_INT_1610_DMA_CH11 },
3776     { 1, OMAP_INT_1610_DMA_CH12 },
3777     { 1, OMAP_INT_1610_DMA_CH13 },
3778     { 1, OMAP_INT_1610_DMA_CH14 },
3779     { 1, OMAP_INT_1610_DMA_CH15 }
3780 };
3781
3782 /* DMA ports for OMAP1 */
3783 static int omap_validate_emiff_addr(struct omap_mpu_state_s *s,
3784                 target_phys_addr_t addr)
3785 {
3786     return range_covers_byte(OMAP_EMIFF_BASE, s->sdram_size, addr);
3787 }
3788
3789 static int omap_validate_emifs_addr(struct omap_mpu_state_s *s,
3790                 target_phys_addr_t addr)
3791 {
3792     return range_covers_byte(OMAP_EMIFS_BASE, OMAP_EMIFF_BASE - OMAP_EMIFS_BASE,
3793                              addr);
3794 }
3795
3796 static int omap_validate_imif_addr(struct omap_mpu_state_s *s,
3797                 target_phys_addr_t addr)
3798 {
3799     return range_covers_byte(OMAP_IMIF_BASE, s->sram_size, addr);
3800 }
3801
3802 static int omap_validate_tipb_addr(struct omap_mpu_state_s *s,
3803                 target_phys_addr_t addr)
3804 {
3805     return range_covers_byte(0xfffb0000, 0xffff0000 - 0xfffb0000, addr);
3806 }
3807
3808 static int omap_validate_local_addr(struct omap_mpu_state_s *s,
3809                 target_phys_addr_t addr)
3810 {
3811     return range_covers_byte(OMAP_LOCALBUS_BASE, 0x1000000, addr);
3812 }
3813
3814 static int omap_validate_tipb_mpui_addr(struct omap_mpu_state_s *s,
3815                 target_phys_addr_t addr)
3816 {
3817     return range_covers_byte(0xe1010000, 0xe1020004 - 0xe1010000, addr);
3818 }
3819
3820 struct omap_mpu_state_s *omap310_mpu_init(MemoryRegion *system_memory,
3821                 unsigned long sdram_size,
3822                 const char *core)
3823 {
3824     int i;
3825     struct omap_mpu_state_s *s = (struct omap_mpu_state_s *)
3826             g_malloc0(sizeof(struct omap_mpu_state_s));
3827     qemu_irq *cpu_irq;
3828     qemu_irq dma_irqs[6];
3829     DriveInfo *dinfo;
3830     SysBusDevice *busdev;
3831
3832     if (!core)
3833         core = "ti925t";
3834
3835     /* Core */
3836     s->mpu_model = omap310;
3837     s->env = cpu_init(core);
3838     if (!s->env) {
3839         fprintf(stderr, "Unable to find CPU definition\n");
3840         exit(1);
3841     }
3842     s->sdram_size = sdram_size;
3843     s->sram_size = OMAP15XX_SRAM_SIZE;
3844
3845     s->wakeup = qemu_allocate_irqs(omap_mpu_wakeup, s, 1)[0];
3846
3847     /* Clocks */
3848     omap_clk_init(s);
3849
3850     /* Memory-mapped stuff */
3851     memory_region_init_ram(&s->emiff_ram, NULL, "omap1.dram", s->sdram_size);
3852     memory_region_add_subregion(system_memory, OMAP_EMIFF_BASE, &s->emiff_ram);
3853     memory_region_init_ram(&s->imif_ram, NULL, "omap1.sram", s->sram_size);
3854     memory_region_add_subregion(system_memory, OMAP_IMIF_BASE, &s->imif_ram);
3855
3856     omap_clkm_init(system_memory, 0xfffece00, 0xe1008000, s);
3857
3858     cpu_irq = arm_pic_init_cpu(s->env);
3859     s->ih[0] = qdev_create(NULL, "omap-intc");
3860     qdev_prop_set_uint32(s->ih[0], "size", 0x100);
3861     qdev_prop_set_ptr(s->ih[0], "clk", omap_findclk(s, "arminth_ck"));
3862     qdev_init_nofail(s->ih[0]);
3863     busdev = sysbus_from_qdev(s->ih[0]);
3864     sysbus_connect_irq(busdev, 0, cpu_irq[ARM_PIC_CPU_IRQ]);
3865     sysbus_connect_irq(busdev, 1, cpu_irq[ARM_PIC_CPU_FIQ]);
3866     sysbus_mmio_map(busdev, 0, 0xfffecb00);
3867     s->ih[1] = qdev_create(NULL, "omap-intc");
3868     qdev_prop_set_uint32(s->ih[1], "size", 0x800);
3869     qdev_prop_set_ptr(s->ih[1], "clk", omap_findclk(s, "arminth_ck"));
3870     qdev_init_nofail(s->ih[1]);
3871     busdev = sysbus_from_qdev(s->ih[1]);
3872     sysbus_connect_irq(busdev, 0,
3873                        qdev_get_gpio_in(s->ih[0], OMAP_INT_15XX_IH2_IRQ));
3874     /* The second interrupt controller's FIQ output is not wired up */
3875     sysbus_mmio_map(busdev, 0, 0xfffe0000);
3876
3877     for (i = 0; i < 6; i++) {
3878         dma_irqs[i] = qdev_get_gpio_in(s->ih[omap1_dma_irq_map[i].ih],
3879                                        omap1_dma_irq_map[i].intr);
3880     }
3881     s->dma = omap_dma_init(0xfffed800, dma_irqs, system_memory,
3882                            qdev_get_gpio_in(s->ih[0], OMAP_INT_DMA_LCD),
3883                            s, omap_findclk(s, "dma_ck"), omap_dma_3_1);
3884
3885     s->port[emiff    ].addr_valid = omap_validate_emiff_addr;
3886     s->port[emifs    ].addr_valid = omap_validate_emifs_addr;
3887     s->port[imif     ].addr_valid = omap_validate_imif_addr;
3888     s->port[tipb     ].addr_valid = omap_validate_tipb_addr;
3889     s->port[local    ].addr_valid = omap_validate_local_addr;
3890     s->port[tipb_mpui].addr_valid = omap_validate_tipb_mpui_addr;
3891
3892     /* Register SDRAM and SRAM DMA ports for fast transfers.  */
3893     soc_dma_port_add_mem(s->dma, memory_region_get_ram_ptr(&s->emiff_ram),
3894                          OMAP_EMIFF_BASE, s->sdram_size);
3895     soc_dma_port_add_mem(s->dma, memory_region_get_ram_ptr(&s->imif_ram),
3896                          OMAP_IMIF_BASE, s->sram_size);
3897
3898     s->timer[0] = omap_mpu_timer_init(system_memory, 0xfffec500,
3899                     qdev_get_gpio_in(s->ih[0], OMAP_INT_TIMER1),
3900                     omap_findclk(s, "mputim_ck"));
3901     s->timer[1] = omap_mpu_timer_init(system_memory, 0xfffec600,
3902                     qdev_get_gpio_in(s->ih[0], OMAP_INT_TIMER2),
3903                     omap_findclk(s, "mputim_ck"));
3904     s->timer[2] = omap_mpu_timer_init(system_memory, 0xfffec700,
3905                     qdev_get_gpio_in(s->ih[0], OMAP_INT_TIMER3),
3906                     omap_findclk(s, "mputim_ck"));
3907
3908     s->wdt = omap_wd_timer_init(system_memory, 0xfffec800,
3909                     qdev_get_gpio_in(s->ih[0], OMAP_INT_WD_TIMER),
3910                     omap_findclk(s, "armwdt_ck"));
3911
3912     s->os_timer = omap_os_timer_init(system_memory, 0xfffb9000,
3913                     qdev_get_gpio_in(s->ih[1], OMAP_INT_OS_TIMER),
3914                     omap_findclk(s, "clk32-kHz"));
3915
3916     s->lcd = omap_lcdc_init(system_memory, 0xfffec000,
3917                             qdev_get_gpio_in(s->ih[0], OMAP_INT_LCD_CTRL),
3918                             omap_dma_get_lcdch(s->dma),
3919                             omap_findclk(s, "lcd_ck"));
3920
3921     omap_ulpd_pm_init(system_memory, 0xfffe0800, s);
3922     omap_pin_cfg_init(system_memory, 0xfffe1000, s);
3923     omap_id_init(system_memory, s);
3924
3925     omap_mpui_init(system_memory, 0xfffec900, s);
3926
3927     s->private_tipb = omap_tipb_bridge_init(system_memory, 0xfffeca00,
3928                     qdev_get_gpio_in(s->ih[0], OMAP_INT_BRIDGE_PRIV),
3929                     omap_findclk(s, "tipb_ck"));
3930     s->public_tipb = omap_tipb_bridge_init(system_memory, 0xfffed300,
3931                     qdev_get_gpio_in(s->ih[0], OMAP_INT_BRIDGE_PUB),
3932                     omap_findclk(s, "tipb_ck"));
3933
3934     omap_tcmi_init(system_memory, 0xfffecc00, s);
3935
3936     s->uart[0] = omap_uart_init(0xfffb0000,
3937                                 qdev_get_gpio_in(s->ih[1], OMAP_INT_UART1),
3938                     omap_findclk(s, "uart1_ck"),
3939                     omap_findclk(s, "uart1_ck"),
3940                     s->drq[OMAP_DMA_UART1_TX], s->drq[OMAP_DMA_UART1_RX],
3941                     "uart1",
3942                     serial_hds[0]);
3943     s->uart[1] = omap_uart_init(0xfffb0800,
3944                                 qdev_get_gpio_in(s->ih[1], OMAP_INT_UART2),
3945                     omap_findclk(s, "uart2_ck"),
3946                     omap_findclk(s, "uart2_ck"),
3947                     s->drq[OMAP_DMA_UART2_TX], s->drq[OMAP_DMA_UART2_RX],
3948                     "uart2",
3949                     serial_hds[0] ? serial_hds[1] : NULL);
3950     s->uart[2] = omap_uart_init(0xfffb9800,
3951                                 qdev_get_gpio_in(s->ih[0], OMAP_INT_UART3),
3952                     omap_findclk(s, "uart3_ck"),
3953                     omap_findclk(s, "uart3_ck"),
3954                     s->drq[OMAP_DMA_UART3_TX], s->drq[OMAP_DMA_UART3_RX],
3955                     "uart3",
3956                     serial_hds[0] && serial_hds[1] ? serial_hds[2] : NULL);
3957
3958     s->dpll[0] = omap_dpll_init(system_memory, 0xfffecf00,
3959                                 omap_findclk(s, "dpll1"));
3960     s->dpll[1] = omap_dpll_init(system_memory, 0xfffed000,
3961                                 omap_findclk(s, "dpll2"));
3962     s->dpll[2] = omap_dpll_init(system_memory, 0xfffed100,
3963                                 omap_findclk(s, "dpll3"));
3964
3965     dinfo = drive_get(IF_SD, 0, 0);
3966     if (!dinfo) {
3967         fprintf(stderr, "qemu: missing SecureDigital device\n");
3968         exit(1);
3969     }
3970     s->mmc = omap_mmc_init(0xfffb7800, system_memory, dinfo->bdrv,
3971                            qdev_get_gpio_in(s->ih[1], OMAP_INT_OQN),
3972                            &s->drq[OMAP_DMA_MMC_TX],
3973                     omap_findclk(s, "mmc_ck"));
3974
3975     s->mpuio = omap_mpuio_init(system_memory, 0xfffb5000,
3976                                qdev_get_gpio_in(s->ih[1], OMAP_INT_KEYBOARD),
3977                                qdev_get_gpio_in(s->ih[1], OMAP_INT_MPUIO),
3978                                s->wakeup, omap_findclk(s, "clk32-kHz"));
3979
3980     s->gpio = qdev_create(NULL, "omap-gpio");
3981     qdev_prop_set_int32(s->gpio, "mpu_model", s->mpu_model);
3982     qdev_prop_set_ptr(s->gpio, "clk", omap_findclk(s, "arm_gpio_ck"));
3983     qdev_init_nofail(s->gpio);
3984     sysbus_connect_irq(sysbus_from_qdev(s->gpio), 0,
3985                        qdev_get_gpio_in(s->ih[0], OMAP_INT_GPIO_BANK1));
3986     sysbus_mmio_map(sysbus_from_qdev(s->gpio), 0, 0xfffce000);
3987
3988     s->microwire = omap_uwire_init(system_memory, 0xfffb3000,
3989                                    qdev_get_gpio_in(s->ih[1], OMAP_INT_uWireTX),
3990                                    qdev_get_gpio_in(s->ih[1], OMAP_INT_uWireRX),
3991                     s->drq[OMAP_DMA_UWIRE_TX], omap_findclk(s, "mpuper_ck"));
3992
3993     s->pwl = omap_pwl_init(system_memory, 0xfffb5800,
3994                            omap_findclk(s, "armxor_ck"));
3995     s->pwt = omap_pwt_init(system_memory, 0xfffb6000,
3996                            omap_findclk(s, "armxor_ck"));
3997
3998     s->i2c[0] = omap_i2c_init(system_memory, 0xfffb3800,
3999                               qdev_get_gpio_in(s->ih[1], OMAP_INT_I2C),
4000                     &s->drq[OMAP_DMA_I2C_RX], omap_findclk(s, "mpuper_ck"));
4001
4002     s->rtc = omap_rtc_init(system_memory, 0xfffb4800,
4003                            qdev_get_gpio_in(s->ih[1], OMAP_INT_RTC_TIMER),
4004                            qdev_get_gpio_in(s->ih[1], OMAP_INT_RTC_ALARM),
4005                     omap_findclk(s, "clk32-kHz"));
4006
4007     s->mcbsp1 = omap_mcbsp_init(system_memory, 0xfffb1800,
4008                                 qdev_get_gpio_in(s->ih[1], OMAP_INT_McBSP1TX),
4009                                 qdev_get_gpio_in(s->ih[1], OMAP_INT_McBSP1RX),
4010                     &s->drq[OMAP_DMA_MCBSP1_TX], omap_findclk(s, "dspxor_ck"));
4011     s->mcbsp2 = omap_mcbsp_init(system_memory, 0xfffb1000,
4012                                 qdev_get_gpio_in(s->ih[0],
4013                                                  OMAP_INT_310_McBSP2_TX),
4014                                 qdev_get_gpio_in(s->ih[0],
4015                                                  OMAP_INT_310_McBSP2_RX),
4016                     &s->drq[OMAP_DMA_MCBSP2_TX], omap_findclk(s, "mpuper_ck"));
4017     s->mcbsp3 = omap_mcbsp_init(system_memory, 0xfffb7000,
4018                                 qdev_get_gpio_in(s->ih[1], OMAP_INT_McBSP3TX),
4019                                 qdev_get_gpio_in(s->ih[1], OMAP_INT_McBSP3RX),
4020                     &s->drq[OMAP_DMA_MCBSP3_TX], omap_findclk(s, "dspxor_ck"));
4021
4022     s->led[0] = omap_lpg_init(system_memory,
4023                               0xfffbd000, omap_findclk(s, "clk32-kHz"));
4024     s->led[1] = omap_lpg_init(system_memory,
4025                               0xfffbd800, omap_findclk(s, "clk32-kHz"));
4026
4027     /* Register mappings not currenlty implemented:
4028      * MCSI2 Comm       fffb2000 - fffb27ff (not mapped on OMAP310)
4029      * MCSI1 Bluetooth  fffb2800 - fffb2fff (not mapped on OMAP310)
4030      * USB W2FC         fffb4000 - fffb47ff
4031      * Camera Interface fffb6800 - fffb6fff
4032      * USB Host         fffba000 - fffba7ff
4033      * FAC              fffba800 - fffbafff
4034      * HDQ/1-Wire       fffbc000 - fffbc7ff
4035      * TIPB switches    fffbc800 - fffbcfff
4036      * Mailbox          fffcf000 - fffcf7ff
4037      * Local bus IF     fffec100 - fffec1ff
4038      * Local bus MMU    fffec200 - fffec2ff
4039      * DSP MMU          fffed200 - fffed2ff
4040      */
4041
4042     omap_setup_dsp_mapping(system_memory, omap15xx_dsp_mm);
4043     omap_setup_mpui_io(system_memory, s);
4044
4045     qemu_register_reset(omap1_mpu_reset, s);
4046
4047     return s;
4048 }