target/arm/kvm64.c

   1 /*
   2  * ARM implementation of KVM hooks, 64 bit specific code
   3  *
   4  * Copyright Mian-M. Hamayun 2013, Virtual Open Systems
   5  * Copyright Alex Bennée 2014, Linaro
   6  *
   7  * This work is licensed under the terms of the GNU GPL, version 2 or later.
   8  * See the COPYING file in the top-level directory.
   9  *
  10  */
  11
  12 #include "qemu/osdep.h"
  13 #include <sys/ioctl.h>
  14 #include <sys/ptrace.h>
  15
  16 #include <linux/elf.h>
  17 #include <linux/kvm.h>
  18
  19 #include "qemu-common.h"
  20 #include "cpu.h"
  21 #include "qemu/timer.h"
  22 #include "qemu/error-report.h"
  23 #include "qemu/host-utils.h"
  24 #include "exec/gdbstub.h"
  25 #include "sysemu/sysemu.h"
  26 #include "sysemu/kvm.h"
  27 #include "kvm_arm.h"
  28 #include "internals.h"
  29 #include "hw/arm/arm.h"
  30
  31 static bool have_guest_debug;
  32
  33 /*
  34  * Although the ARM implementation of hardware assisted debugging
  35  * allows for different breakpoints per-core, the current GDB
  36  * interface treats them as a global pool of registers (which seems to
  37  * be the case for x86, ppc and s390). As a result we store one copy
  38  * of registers which is used for all active cores.
  39  *
  40  * Write access is serialised by virtue of the GDB protocol which
  41  * updates things. Read access (i.e. when the values are copied to the
  42  * vCPU) is also gated by GDB's run control.
  43  *
  44  * This is not unreasonable as most of the time debugging kernels you
  45  * never know which core will eventually execute your function.
  46  */
  47
  48 typedef struct {
  49     uint64_t bcr;
  50     uint64_t bvr;
  51 } HWBreakpoint;
  52
  53 /* The watchpoint registers can cover more area than the requested
  54  * watchpoint so we need to store the additional information
  55  * somewhere. We also need to supply a CPUWatchpoint to the GDB stub
  56  * when the watchpoint is hit.
  57  */
  58 typedef struct {
  59     uint64_t wcr;
  60     uint64_t wvr;
  61     CPUWatchpoint details;
  62 } HWWatchpoint;
  63
  64 /* Maximum and current break/watch point counts */
  65 int max_hw_bps, max_hw_wps;
  66 GArray *hw_breakpoints, *hw_watchpoints;
  67
  68 #define cur_hw_wps      (hw_watchpoints->len)
  69 #define cur_hw_bps      (hw_breakpoints->len)
  70 #define get_hw_bp(i)    (&g_array_index(hw_breakpoints, HWBreakpoint, i))
  71 #define get_hw_wp(i)    (&g_array_index(hw_watchpoints, HWWatchpoint, i))
  72
  73 /**
  74  * kvm_arm_init_debug() - check for guest debug capabilities
  75  * @cs: CPUState
  76  *
  77  * kvm_check_extension returns the number of debug registers we have
  78  * or 0 if we have none.
  79  *
  80  */
  81 static void kvm_arm_init_debug(CPUState *cs)
  82 {
  83     have_guest_debug = kvm_check_extension(cs->kvm_state,
  84                                            KVM_CAP_SET_GUEST_DEBUG);
  85
  86     max_hw_wps = kvm_check_extension(cs->kvm_state, KVM_CAP_GUEST_DEBUG_HW_WPS);
  87     hw_watchpoints = g_array_sized_new(true, true,
  88                                        sizeof(HWWatchpoint), max_hw_wps);
  89
  90     max_hw_bps = kvm_check_extension(cs->kvm_state, KVM_CAP_GUEST_DEBUG_HW_BPS);
  91     hw_breakpoints = g_array_sized_new(true, true,
  92                                        sizeof(HWBreakpoint), max_hw_bps);
  93     return;
  94 }
  95
  96 /**
  97  * insert_hw_breakpoint()
  98  * @addr: address of breakpoint
  99  *
 100  * See ARM ARM D2.9.1 for details but here we are only going to create
 101  * simple un-linked breakpoints (i.e. we don't chain breakpoints
 102  * together to match address and context or vmid). The hardware is
 103  * capable of fancier matching but that will require exposing that
 104  * fanciness to GDB's interface
 105  *
 106  * D7.3.2 DBGBCR<n>_EL1, Debug Breakpoint Control Registers
 107  *
 108  *  31  24 23  20 19   16 15 14  13  12   9 8   5 4    3 2   1  0
 109  * +------+------+-------+-----+----+------+-----+------+-----+---+
 110  * | RES0 |  BT  |  LBN  | SSC | HMC| RES0 | BAS | RES0 | PMC | E |
 111  * +------+------+-------+-----+----+------+-----+------+-----+---+
 112  *
 113  * BT: Breakpoint type (0 = unlinked address match)
 114  * LBN: Linked BP number (0 = unused)
 115  * SSC/HMC/PMC: Security, Higher and Priv access control (Table D-12)
 116  * BAS: Byte Address Select (RES1 for AArch64)
 117  * E: Enable bit
 118  */
 119 static int insert_hw_breakpoint(target_ulong addr)
 120 {
 121     HWBreakpoint brk = {
 122         .bcr = 0x1,                             /* BCR E=1, enable */
 123         .bvr = addr
 124     };
 125
 126     if (cur_hw_bps >= max_hw_bps) {
 127         return -ENOBUFS;
 128     }
 129
 130     brk.bcr = deposit32(brk.bcr, 1, 2, 0x3);   /* PMC = 11 */
 131     brk.bcr = deposit32(brk.bcr, 5, 4, 0xf);   /* BAS = RES1 */
 132
 133     g_array_append_val(hw_breakpoints, brk);
 134
 135     return 0;
 136 }
 137
 138 /**
 139  * delete_hw_breakpoint()
 140  * @pc: address of breakpoint
 141  *
 142  * Delete a breakpoint and shuffle any above down
 143  */
 144
 145 static int delete_hw_breakpoint(target_ulong pc)
 146 {
 147     int i;
 148     for (i = 0; i < hw_breakpoints->len; i++) {
 149         HWBreakpoint *brk = get_hw_bp(i);
 150         if (brk->bvr == pc) {
 151             g_array_remove_index(hw_breakpoints, i);
 152             return 0;
 153         }
 154     }
 155     return -ENOENT;
 156 }
 157
 158 /**
 159  * insert_hw_watchpoint()
 160  * @addr: address of watch point
 161  * @len: size of area
 162  * @type: type of watch point
 163  *
 164  * See ARM ARM D2.10. As with the breakpoints we can do some advanced
 165  * stuff if we want to. The watch points can be linked with the break
 166  * points above to make them context aware. However for simplicity
 167  * currently we only deal with simple read/write watch points.
 168  *
 169  * D7.3.11 DBGWCR<n>_EL1, Debug Watchpoint Control Registers
 170  *
 171  *  31  29 28   24 23  21  20  19 16 15 14  13   12  5 4   3 2   1  0
 172  * +------+-------+------+----+-----+-----+-----+-----+-----+-----+---+
 173  * | RES0 |  MASK | RES0 | WT | LBN | SSC | HMC | BAS | LSC | PAC | E |
 174  * +------+-------+------+----+-----+-----+-----+-----+-----+-----+---+
 175  *
 176  * MASK: num bits addr mask (0=none,01/10=res,11=3 bits (8 bytes))
 177  * WT: 0 - unlinked, 1 - linked (not currently used)
 178  * LBN: Linked BP number (not currently used)
 179  * SSC/HMC/PAC: Security, Higher and Priv access control (Table D2-11)
 180  * BAS: Byte Address Select
 181  * LSC: Load/Store control (01: load, 10: store, 11: both)
 182  * E: Enable
 183  *
 184  * The bottom 2 bits of the value register are masked. Therefore to
 185  * break on any sizes smaller than an unaligned word you need to set
 186  * MASK=0, BAS=bit per byte in question. For larger regions (^2) you
 187  * need to ensure you mask the address as required and set BAS=0xff
 188  */
 189
 190 static int insert_hw_watchpoint(target_ulong addr,
 191                                 target_ulong len, int type)
 192 {
 193     HWWatchpoint wp = {
 194         .wcr = 1, /* E=1, enable */
 195         .wvr = addr & (~0x7ULL),
 196         .details = { .vaddr = addr, .len = len }
 197     };
 198
 199     if (cur_hw_wps >= max_hw_wps) {
 200         return -ENOBUFS;
 201     }
 202
 203     /*
 204      * HMC=0 SSC=0 PAC=3 will hit EL0 or EL1, any security state,
 205      * valid whether EL3 is implemented or not
 206      */
 207     wp.wcr = deposit32(wp.wcr, 1, 2, 3);
 208
 209     switch (type) {
 210     case GDB_WATCHPOINT_READ:
 211         wp.wcr = deposit32(wp.wcr, 3, 2, 1);
 212         wp.details.flags = BP_MEM_READ;
 213         break;
 214     case GDB_WATCHPOINT_WRITE:
 215         wp.wcr = deposit32(wp.wcr, 3, 2, 2);
 216         wp.details.flags = BP_MEM_WRITE;
 217         break;
 218     case GDB_WATCHPOINT_ACCESS:
 219         wp.wcr = deposit32(wp.wcr, 3, 2, 3);
 220         wp.details.flags = BP_MEM_ACCESS;
 221         break;
 222     default:
 223         g_assert_not_reached();
 224         break;
 225     }
 226     if (len <= 8) {
 227         /* we align the address and set the bits in BAS */
 228         int off = addr & 0x7;
 229         int bas = (1 << len) - 1;
 230
 231         wp.wcr = deposit32(wp.wcr, 5 + off, 8 - off, bas);
 232     } else {
 233         /* For ranges above 8 bytes we need to be a power of 2 */
 234         if (is_power_of_2(len)) {
 235             int bits = ctz64(len);
 236
 237             wp.wvr &= ~((1 << bits) - 1);
 238             wp.wcr = deposit32(wp.wcr, 24, 4, bits);
 239             wp.wcr = deposit32(wp.wcr, 5, 8, 0xff);
 240         } else {
 241             return -ENOBUFS;
 242         }
 243     }
 244
 245     g_array_append_val(hw_watchpoints, wp);
 246     return 0;
 247 }
 248
 249
 250 static bool check_watchpoint_in_range(int i, target_ulong addr)
 251 {
 252     HWWatchpoint *wp = get_hw_wp(i);
 253     uint64_t addr_top, addr_bottom = wp->wvr;
 254     int bas = extract32(wp->wcr, 5, 8);
 255     int mask = extract32(wp->wcr, 24, 4);
 256
 257     if (mask) {
 258         addr_top = addr_bottom + (1 << mask);
 259     } else {
 260         /* BAS must be contiguous but can offset against the base
 261          * address in DBGWVR */
 262         addr_bottom = addr_bottom + ctz32(bas);
 263         addr_top = addr_bottom + clo32(bas);
 264     }
 265
 266     if (addr >= addr_bottom && addr <= addr_top) {
 267         return true;
 268     }
 269
 270     return false;
 271 }
 272
 273 /**
 274  * delete_hw_watchpoint()
 275  * @addr: address of breakpoint
 276  *
 277  * Delete a breakpoint and shuffle any above down
 278  */
 279
 280 static int delete_hw_watchpoint(target_ulong addr,
 281                                 target_ulong len, int type)
 282 {
 283     int i;
 284     for (i = 0; i < cur_hw_wps; i++) {
 285         if (check_watchpoint_in_range(i, addr)) {
 286             g_array_remove_index(hw_watchpoints, i);
 287             return 0;
 288         }
 289     }
 290     return -ENOENT;
 291 }
 292
 293
 294 int kvm_arch_insert_hw_breakpoint(target_ulong addr,
 295                                   target_ulong len, int type)
 296 {
 297     switch (type) {
 298     case GDB_BREAKPOINT_HW:
 299         return insert_hw_breakpoint(addr);
 300         break;
 301     case GDB_WATCHPOINT_READ:
 302     case GDB_WATCHPOINT_WRITE:
 303     case GDB_WATCHPOINT_ACCESS:
 304         return insert_hw_watchpoint(addr, len, type);
 305     default:
 306         return -ENOSYS;
 307     }
 308 }
 309
 310 int kvm_arch_remove_hw_breakpoint(target_ulong addr,
 311                                   target_ulong len, int type)
 312 {
 313     switch (type) {
 314     case GDB_BREAKPOINT_HW:
 315         return delete_hw_breakpoint(addr);
 316         break;
 317     case GDB_WATCHPOINT_READ:
 318     case GDB_WATCHPOINT_WRITE:
 319     case GDB_WATCHPOINT_ACCESS:
 320         return delete_hw_watchpoint(addr, len, type);
 321     default:
 322         return -ENOSYS;
 323     }
 324 }
 325
 326
 327 void kvm_arch_remove_all_hw_breakpoints(void)
 328 {
 329     if (cur_hw_wps > 0) {
 330         g_array_remove_range(hw_watchpoints, 0, cur_hw_wps);
 331     }
 332     if (cur_hw_bps > 0) {
 333         g_array_remove_range(hw_breakpoints, 0, cur_hw_bps);
 334     }
 335 }
 336
 337 void kvm_arm_copy_hw_debug_data(struct kvm_guest_debug_arch *ptr)
 338 {
 339     int i;
 340     memset(ptr, 0, sizeof(struct kvm_guest_debug_arch));
 341
 342     for (i = 0; i < max_hw_wps; i++) {
 343         HWWatchpoint *wp = get_hw_wp(i);
 344         ptr->dbg_wcr[i] = wp->wcr;
 345         ptr->dbg_wvr[i] = wp->wvr;
 346     }
 347     for (i = 0; i < max_hw_bps; i++) {
 348         HWBreakpoint *bp = get_hw_bp(i);
 349         ptr->dbg_bcr[i] = bp->bcr;
 350         ptr->dbg_bvr[i] = bp->bvr;
 351     }
 352 }
 353
 354 bool kvm_arm_hw_debug_active(CPUState *cs)
 355 {
 356     return ((cur_hw_wps > 0) || (cur_hw_bps > 0));
 357 }
 358
 359 static bool find_hw_breakpoint(CPUState *cpu, target_ulong pc)
 360 {
 361     int i;
 362
 363     for (i = 0; i < cur_hw_bps; i++) {
 364         HWBreakpoint *bp = get_hw_bp(i);
 365         if (bp->bvr == pc) {
 366             return true;
 367         }
 368     }
 369     return false;
 370 }
 371
 372 static CPUWatchpoint *find_hw_watchpoint(CPUState *cpu, target_ulong addr)
 373 {
 374     int i;
 375
 376     for (i = 0; i < cur_hw_wps; i++) {
 377         if (check_watchpoint_in_range(i, addr)) {
 378             return &get_hw_wp(i)->details;
 379         }
 380     }
 381     return NULL;
 382 }
 383
 384 static bool kvm_arm_pmu_set_attr(CPUState *cs, struct kvm_device_attr *attr)
 385 {
 386     int err;
 387
 388     err = kvm_vcpu_ioctl(cs, KVM_HAS_DEVICE_ATTR, attr);
 389     if (err != 0) {
 390         return false;
 391     }
 392
 393     err = kvm_vcpu_ioctl(cs, KVM_SET_DEVICE_ATTR, attr);
 394     if (err < 0) {
 395         fprintf(stderr, "KVM_SET_DEVICE_ATTR failed: %s\n",
 396                 strerror(-err));
 397         abort();
 398     }
 399
 400     return true;
 401 }
 402
 403 int kvm_arm_pmu_init(CPUState *cs)
 404 {
 405     struct kvm_device_attr attr = {
 406         .group = KVM_ARM_VCPU_PMU_V3_CTRL,
 407         .attr = KVM_ARM_VCPU_PMU_V3_INIT,
 408     };
 409
 410     return kvm_arm_pmu_set_attr(cs, &attr);
 411 }
 412
 413 int kvm_arm_pmu_set_irq(CPUState *cs, int irq)
 414 {
 415     struct kvm_device_attr attr = {
 416         .group = KVM_ARM_VCPU_PMU_V3_CTRL,
 417         .addr = (intptr_t)&irq,
 418         .attr = KVM_ARM_VCPU_PMU_V3_IRQ,
 419     };
 420
 421     return kvm_arm_pmu_set_attr(cs, &attr);
 422 }
 423
 424 static inline void set_feature(uint64_t *features, int feature)
 425 {
 426     *features |= 1ULL << feature;
 427 }
 428
 429 static inline void unset_feature(uint64_t *features, int feature)
 430 {
 431     *features &= ~(1ULL << feature);
 432 }
 433
 434 bool kvm_arm_get_host_cpu_features(ARMHostCPUClass *ahcc)
 435 {
 436     /* Identify the feature bits corresponding to the host CPU, and
 437      * fill out the ARMHostCPUClass fields accordingly. To do this
 438      * we have to create a scratch VM, create a single CPU inside it,
 439      * and then query that CPU for the relevant ID registers.
 440      * For AArch64 we currently don't care about ID registers at
 441      * all; we just want to know the CPU type.
 442      */
 443     int fdarray[3];
 444     uint64_t features = 0;
 445     /* Old kernels may not know about the PREFERRED_TARGET ioctl: however
 446      * we know these will only support creating one kind of guest CPU,
 447      * which is its preferred CPU type. Fortunately these old kernels
 448      * support only a very limited number of CPUs.
 449      */
 450     static const uint32_t cpus_to_try[] = {
 451         KVM_ARM_TARGET_AEM_V8,
 452         KVM_ARM_TARGET_FOUNDATION_V8,
 453         KVM_ARM_TARGET_CORTEX_A57,
 454         QEMU_KVM_ARM_TARGET_NONE
 455     };
 456     struct kvm_vcpu_init init;
 457
 458     if (!kvm_arm_create_scratch_host_vcpu(cpus_to_try, fdarray, &init)) {
 459         return false;
 460     }
 461
 462     ahcc->target = init.target;
 463     ahcc->dtb_compatible = "arm,arm-v8";
 464
 465     kvm_arm_destroy_scratch_host_vcpu(fdarray);
 466
 467    /* We can assume any KVM supporting CPU is at least a v8
 468      * with VFPv4+Neon; this in turn implies most of the other
 469      * feature bits.
 470      */
 471     set_feature(&features, ARM_FEATURE_V8);
 472     set_feature(&features, ARM_FEATURE_VFP4);
 473     set_feature(&features, ARM_FEATURE_NEON);
 474     set_feature(&features, ARM_FEATURE_AARCH64);
 475     set_feature(&features, ARM_FEATURE_PMU);
 476
 477     ahcc->features = features;
 478
 479     return true;
 480 }
 481
 482 #define ARM_CPU_ID_MPIDR       3, 0, 0, 0, 5
 483
 484 int kvm_arch_init_vcpu(CPUState *cs)
 485 {
 486     int ret;
 487     uint64_t mpidr;
 488     ARMCPU *cpu = ARM_CPU(cs);
 489     CPUARMState *env = &cpu->env;
 490
 491     if (cpu->kvm_target == QEMU_KVM_ARM_TARGET_NONE ||
 492         !object_dynamic_cast(OBJECT(cpu), TYPE_AARCH64_CPU)) {
 493         fprintf(stderr, "KVM is not supported for this guest CPU type\n");
 494         return -EINVAL;
 495     }
 496
 497     /* Determine init features for this CPU */
 498     memset(cpu->kvm_init_features, 0, sizeof(cpu->kvm_init_features));
 499     if (cpu->start_powered_off) {
 500         cpu->kvm_init_features[0] |= 1 << KVM_ARM_VCPU_POWER_OFF;
 501     }
 502     if (kvm_check_extension(cs->kvm_state, KVM_CAP_ARM_PSCI_0_2)) {
 503         cpu->psci_version = 2;
 504         cpu->kvm_init_features[0] |= 1 << KVM_ARM_VCPU_PSCI_0_2;
 505     }
 506     if (!arm_feature(&cpu->env, ARM_FEATURE_AARCH64)) {
 507         cpu->kvm_init_features[0] |= 1 << KVM_ARM_VCPU_EL1_32BIT;
 508     }
 509     if (!kvm_check_extension(cs->kvm_state, KVM_CAP_ARM_PMU_V3)) {
 510             cpu->has_pmu = false;
 511     }
 512     if (cpu->has_pmu) {
 513         cpu->kvm_init_features[0] |= 1 << KVM_ARM_VCPU_PMU_V3;
 514     } else {
 515         unset_feature(&env->features, ARM_FEATURE_PMU);
 516     }
 517
 518     /* Do KVM_ARM_VCPU_INIT ioctl */
 519     ret = kvm_arm_vcpu_init(cs);
 520     if (ret) {
 521         return ret;
 522     }
 523
 524     /*
 525      * When KVM is in use, PSCI is emulated in-kernel and not by qemu.
 526      * Currently KVM has its own idea about MPIDR assignment, so we
 527      * override our defaults with what we get from KVM.
 528      */
 529     ret = kvm_get_one_reg(cs, ARM64_SYS_REG(ARM_CPU_ID_MPIDR), &mpidr);
 530     if (ret) {
 531         return ret;
 532     }
 533     cpu->mp_affinity = mpidr & ARM64_AFFINITY_MASK;
 534
 535     kvm_arm_init_debug(cs);
 536
 537     return kvm_arm_init_cpreg_list(cpu);
 538 }
 539
 540 bool kvm_arm_reg_syncs_via_cpreg_list(uint64_t regidx)
 541 {
 542     /* Return true if the regidx is a register we should synchronize
 543      * via the cpreg_tuples array (ie is not a core reg we sync by
 544      * hand in kvm_arch_get/put_registers())
 545      */
 546     switch (regidx & KVM_REG_ARM_COPROC_MASK) {
 547     case KVM_REG_ARM_CORE:
 548         return false;
 549     default:
 550         return true;
 551     }
 552 }
 553
 554 typedef struct CPRegStateLevel {
 555     uint64_t regidx;
 556     int level;
 557 } CPRegStateLevel;
 558
 559 /* All system registers not listed in the following table are assumed to be
 560  * of the level KVM_PUT_RUNTIME_STATE. If a register should be written less
 561  * often, you must add it to this table with a state of either
 562  * KVM_PUT_RESET_STATE or KVM_PUT_FULL_STATE.
 563  */
 564 static const CPRegStateLevel non_runtime_cpregs[] = {
 565     { KVM_REG_ARM_TIMER_CNT, KVM_PUT_FULL_STATE },
 566 };
 567
 568 int kvm_arm_cpreg_level(uint64_t regidx)
 569 {
 570     int i;
 571
 572     for (i = 0; i < ARRAY_SIZE(non_runtime_cpregs); i++) {
 573         const CPRegStateLevel *l = &non_runtime_cpregs[i];
 574         if (l->regidx == regidx) {
 575             return l->level;
 576         }
 577     }
 578
 579     return KVM_PUT_RUNTIME_STATE;
 580 }
 581
 582 #define AARCH64_CORE_REG(x)   (KVM_REG_ARM64 | KVM_REG_SIZE_U64 | \
 583                  KVM_REG_ARM_CORE | KVM_REG_ARM_CORE_REG(x))
 584
 585 #define AARCH64_SIMD_CORE_REG(x)   (KVM_REG_ARM64 | KVM_REG_SIZE_U128 | \
 586                  KVM_REG_ARM_CORE | KVM_REG_ARM_CORE_REG(x))
 587
 588 #define AARCH64_SIMD_CTRL_REG(x)   (KVM_REG_ARM64 | KVM_REG_SIZE_U32 | \
 589                  KVM_REG_ARM_CORE | KVM_REG_ARM_CORE_REG(x))
 590
 591 int kvm_arch_put_registers(CPUState *cs, int level)
 592 {
 593     struct kvm_one_reg reg;
 594     uint32_t fpr;
 595     uint64_t val;
 596     int i;
 597     int ret;
 598     unsigned int el;
 599
 600     ARMCPU *cpu = ARM_CPU(cs);
 601     CPUARMState *env = &cpu->env;
 602
 603     /* If we are in AArch32 mode then we need to copy the AArch32 regs to the
 604      * AArch64 registers before pushing them out to 64-bit KVM.
 605      */
 606     if (!is_a64(env)) {
 607         aarch64_sync_32_to_64(env);
 608     }
 609
 610     for (i = 0; i < 31; i++) {
 611         reg.id = AARCH64_CORE_REG(regs.regs[i]);
 612         reg.addr = (uintptr_t) &env->xregs[i];
 613         ret = kvm_vcpu_ioctl(cs, KVM_SET_ONE_REG, &reg);
 614         if (ret) {
 615             return ret;
 616         }
 617     }
 618
 619     /* KVM puts SP_EL0 in regs.sp and SP_EL1 in regs.sp_el1. On the
 620      * QEMU side we keep the current SP in xregs[31] as well.
 621      */
 622     aarch64_save_sp(env, 1);
 623
 624     reg.id = AARCH64_CORE_REG(regs.sp);
 625     reg.addr = (uintptr_t) &env->sp_el[0];
 626     ret = kvm_vcpu_ioctl(cs, KVM_SET_ONE_REG, &reg);
 627     if (ret) {
 628         return ret;
 629     }
 630
 631     reg.id = AARCH64_CORE_REG(sp_el1);
 632     reg.addr = (uintptr_t) &env->sp_el[1];
 633     ret = kvm_vcpu_ioctl(cs, KVM_SET_ONE_REG, &reg);
 634     if (ret) {
 635         return ret;
 636     }
 637
 638     /* Note that KVM thinks pstate is 64 bit but we use a uint32_t */
 639     if (is_a64(env)) {
 640         val = pstate_read(env);
 641     } else {
 642         val = cpsr_read(env);
 643     }
 644     reg.id = AARCH64_CORE_REG(regs.pstate);
 645     reg.addr = (uintptr_t) &val;
 646     ret = kvm_vcpu_ioctl(cs, KVM_SET_ONE_REG, &reg);
 647     if (ret) {
 648         return ret;
 649     }
 650
 651     reg.id = AARCH64_CORE_REG(regs.pc);
 652     reg.addr = (uintptr_t) &env->pc;
 653     ret = kvm_vcpu_ioctl(cs, KVM_SET_ONE_REG, &reg);
 654     if (ret) {
 655         return ret;
 656     }
 657
 658     reg.id = AARCH64_CORE_REG(elr_el1);
 659     reg.addr = (uintptr_t) &env->elr_el[1];
 660     ret = kvm_vcpu_ioctl(cs, KVM_SET_ONE_REG, &reg);
 661     if (ret) {
 662         return ret;
 663     }
 664
 665     /* Saved Program State Registers
 666      *
 667      * Before we restore from the banked_spsr[] array we need to
 668      * ensure that any modifications to env->spsr are correctly
 669      * reflected in the banks.
 670      */
 671     el = arm_current_el(env);
 672     if (el > 0 && !is_a64(env)) {
 673         i = bank_number(env->uncached_cpsr & CPSR_M);
 674         env->banked_spsr[i] = env->spsr;
 675     }
 676
 677     /* KVM 0-4 map to QEMU banks 1-5 */
 678     for (i = 0; i < KVM_NR_SPSR; i++) {
 679         reg.id = AARCH64_CORE_REG(spsr[i]);
 680         reg.addr = (uintptr_t) &env->banked_spsr[i + 1];
 681         ret = kvm_vcpu_ioctl(cs, KVM_SET_ONE_REG, &reg);
 682         if (ret) {
 683             return ret;
 684         }
 685     }
 686
 687     /* Advanced SIMD and FP registers
 688      * We map Qn = regs[2n+1]:regs[2n]
 689      */
 690     for (i = 0; i < 32; i++) {
 691         int rd = i << 1;
 692         uint64_t fp_val[2];
 693 #ifdef HOST_WORDS_BIGENDIAN
 694         fp_val[0] = env->vfp.regs[rd + 1];
 695         fp_val[1] = env->vfp.regs[rd];
 696 #else
 697         fp_val[1] = env->vfp.regs[rd + 1];
 698         fp_val[0] = env->vfp.regs[rd];
 699 #endif
 700         reg.id = AARCH64_SIMD_CORE_REG(fp_regs.vregs[i]);
 701         reg.addr = (uintptr_t)(&fp_val);
 702         ret = kvm_vcpu_ioctl(cs, KVM_SET_ONE_REG, &reg);
 703         if (ret) {
 704             return ret;
 705         }
 706     }
 707
 708     reg.addr = (uintptr_t)(&fpr);
 709     fpr = vfp_get_fpsr(env);
 710     reg.id = AARCH64_SIMD_CTRL_REG(fp_regs.fpsr);
 711     ret = kvm_vcpu_ioctl(cs, KVM_SET_ONE_REG, &reg);
 712     if (ret) {
 713         return ret;
 714     }
 715
 716     fpr = vfp_get_fpcr(env);
 717     reg.id = AARCH64_SIMD_CTRL_REG(fp_regs.fpcr);
 718     ret = kvm_vcpu_ioctl(cs, KVM_SET_ONE_REG, &reg);
 719     if (ret) {
 720         return ret;
 721     }
 722
 723     if (!write_list_to_kvmstate(cpu, level)) {
 724         return EINVAL;
 725     }
 726
 727     kvm_arm_sync_mpstate_to_kvm(cpu);
 728
 729     return ret;
 730 }
 731
 732 int kvm_arch_get_registers(CPUState *cs)
 733 {
 734     struct kvm_one_reg reg;
 735     uint64_t val;
 736     uint32_t fpr;
 737     unsigned int el;
 738     int i;
 739     int ret;
 740
 741     ARMCPU *cpu = ARM_CPU(cs);
 742     CPUARMState *env = &cpu->env;
 743
 744     for (i = 0; i < 31; i++) {
 745         reg.id = AARCH64_CORE_REG(regs.regs[i]);
 746         reg.addr = (uintptr_t) &env->xregs[i];
 747         ret = kvm_vcpu_ioctl(cs, KVM_GET_ONE_REG, &reg);
 748         if (ret) {
 749             return ret;
 750         }
 751     }
 752
 753     reg.id = AARCH64_CORE_REG(regs.sp);
 754     reg.addr = (uintptr_t) &env->sp_el[0];
 755     ret = kvm_vcpu_ioctl(cs, KVM_GET_ONE_REG, &reg);
 756     if (ret) {
 757         return ret;
 758     }
 759
 760     reg.id = AARCH64_CORE_REG(sp_el1);
 761     reg.addr = (uintptr_t) &env->sp_el[1];
 762     ret = kvm_vcpu_ioctl(cs, KVM_GET_ONE_REG, &reg);
 763     if (ret) {
 764         return ret;
 765     }
 766
 767     reg.id = AARCH64_CORE_REG(regs.pstate);
 768     reg.addr = (uintptr_t) &val;
 769     ret = kvm_vcpu_ioctl(cs, KVM_GET_ONE_REG, &reg);
 770     if (ret) {
 771         return ret;
 772     }
 773
 774     env->aarch64 = ((val & PSTATE_nRW) == 0);
 775     if (is_a64(env)) {
 776         pstate_write(env, val);
 777     } else {
 778         cpsr_write(env, val, 0xffffffff, CPSRWriteRaw);
 779     }
 780
 781     /* KVM puts SP_EL0 in regs.sp and SP_EL1 in regs.sp_el1. On the
 782      * QEMU side we keep the current SP in xregs[31] as well.
 783      */
 784     aarch64_restore_sp(env, 1);
 785
 786     reg.id = AARCH64_CORE_REG(regs.pc);
 787     reg.addr = (uintptr_t) &env->pc;
 788     ret = kvm_vcpu_ioctl(cs, KVM_GET_ONE_REG, &reg);
 789     if (ret) {
 790         return ret;
 791     }
 792
 793     /* If we are in AArch32 mode then we need to sync the AArch32 regs with the
 794      * incoming AArch64 regs received from 64-bit KVM.
 795      * We must perform this after all of the registers have been acquired from
 796      * the kernel.
 797      */
 798     if (!is_a64(env)) {
 799         aarch64_sync_64_to_32(env);
 800     }
 801
 802     reg.id = AARCH64_CORE_REG(elr_el1);
 803     reg.addr = (uintptr_t) &env->elr_el[1];
 804     ret = kvm_vcpu_ioctl(cs, KVM_GET_ONE_REG, &reg);
 805     if (ret) {
 806         return ret;
 807     }
 808
 809     /* Fetch the SPSR registers
 810      *
 811      * KVM SPSRs 0-4 map to QEMU banks 1-5
 812      */
 813     for (i = 0; i < KVM_NR_SPSR; i++) {
 814         reg.id = AARCH64_CORE_REG(spsr[i]);
 815         reg.addr = (uintptr_t) &env->banked_spsr[i + 1];
 816         ret = kvm_vcpu_ioctl(cs, KVM_GET_ONE_REG, &reg);
 817         if (ret) {
 818             return ret;
 819         }
 820     }
 821
 822     el = arm_current_el(env);
 823     if (el > 0 && !is_a64(env)) {
 824         i = bank_number(env->uncached_cpsr & CPSR_M);
 825         env->spsr = env->banked_spsr[i];
 826     }
 827
 828     /* Advanced SIMD and FP registers
 829      * We map Qn = regs[2n+1]:regs[2n]
 830      */
 831     for (i = 0; i < 32; i++) {
 832         uint64_t fp_val[2];
 833         reg.id = AARCH64_SIMD_CORE_REG(fp_regs.vregs[i]);
 834         reg.addr = (uintptr_t)(&fp_val);
 835         ret = kvm_vcpu_ioctl(cs, KVM_GET_ONE_REG, &reg);
 836         if (ret) {
 837             return ret;
 838         } else {
 839             int rd = i << 1;
 840 #ifdef HOST_WORDS_BIGENDIAN
 841             env->vfp.regs[rd + 1] = fp_val[0];
 842             env->vfp.regs[rd] = fp_val[1];
 843 #else
 844             env->vfp.regs[rd + 1] = fp_val[1];
 845             env->vfp.regs[rd] = fp_val[0];
 846 #endif
 847         }
 848     }
 849
 850     reg.addr = (uintptr_t)(&fpr);
 851     reg.id = AARCH64_SIMD_CTRL_REG(fp_regs.fpsr);
 852     ret = kvm_vcpu_ioctl(cs, KVM_GET_ONE_REG, &reg);
 853     if (ret) {
 854         return ret;
 855     }
 856     vfp_set_fpsr(env, fpr);
 857
 858     reg.id = AARCH64_SIMD_CTRL_REG(fp_regs.fpcr);
 859     ret = kvm_vcpu_ioctl(cs, KVM_GET_ONE_REG, &reg);
 860     if (ret) {
 861         return ret;
 862     }
 863     vfp_set_fpcr(env, fpr);
 864
 865     if (!write_kvmstate_to_list(cpu)) {
 866         return EINVAL;
 867     }
 868     /* Note that it's OK to have registers which aren't in CPUState,
 869      * so we can ignore a failure return here.
 870      */
 871     write_list_to_cpustate(cpu);
 872
 873     kvm_arm_sync_mpstate_to_qemu(cpu);
 874
 875     /* TODO: other registers */
 876     return ret;
 877 }
 878
 879 /* C6.6.29 BRK instruction */
 880 static const uint32_t brk_insn = 0xd4200000;
 881
 882 int kvm_arch_insert_sw_breakpoint(CPUState *cs, struct kvm_sw_breakpoint *bp)
 883 {
 884     if (have_guest_debug) {
 885         if (cpu_memory_rw_debug(cs, bp->pc, (uint8_t *)&bp->saved_insn, 4, 0) ||
 886             cpu_memory_rw_debug(cs, bp->pc, (uint8_t *)&brk_insn, 4, 1)) {
 887             return -EINVAL;
 888         }
 889         return 0;
 890     } else {
 891         error_report("guest debug not supported on this kernel");
 892         return -EINVAL;
 893     }
 894 }
 895
 896 int kvm_arch_remove_sw_breakpoint(CPUState *cs, struct kvm_sw_breakpoint *bp)
 897 {
 898     static uint32_t brk;
 899
 900     if (have_guest_debug) {
 901         if (cpu_memory_rw_debug(cs, bp->pc, (uint8_t *)&brk, 4, 0) ||
 902             brk != brk_insn ||
 903             cpu_memory_rw_debug(cs, bp->pc, (uint8_t *)&bp->saved_insn, 4, 1)) {
 904             return -EINVAL;
 905         }
 906         return 0;
 907     } else {
 908         error_report("guest debug not supported on this kernel");
 909         return -EINVAL;
 910     }
 911 }
 912
 913 /* See v8 ARM ARM D7.2.27 ESR_ELx, Exception Syndrome Register
 914  *
 915  * To minimise translating between kernel and user-space the kernel
 916  * ABI just provides user-space with the full exception syndrome
 917  * register value to be decoded in QEMU.
 918  */
 919
 920 bool kvm_arm_handle_debug(CPUState *cs, struct kvm_debug_exit_arch *debug_exit)
 921 {
 922     int hsr_ec = debug_exit->hsr >> ARM_EL_EC_SHIFT;
 923     ARMCPU *cpu = ARM_CPU(cs);
 924     CPUClass *cc = CPU_GET_CLASS(cs);
 925     CPUARMState *env = &cpu->env;
 926
 927     /* Ensure PC is synchronised */
 928     kvm_cpu_synchronize_state(cs);
 929
 930     switch (hsr_ec) {
 931     case EC_SOFTWARESTEP:
 932         if (cs->singlestep_enabled) {
 933             return true;
 934         } else {
 935             /*
 936              * The kernel should have suppressed the guest's ability to
 937              * single step at this point so something has gone wrong.
 938              */
 939             error_report("%s: guest single-step while debugging unsupported"
 940                          " (%"PRIx64", %"PRIx32")",
 941                          __func__, env->pc, debug_exit->hsr);
 942             return false;
 943         }
 944         break;
 945     case EC_AA64_BKPT:
 946         if (kvm_find_sw_breakpoint(cs, env->pc)) {
 947             return true;
 948         }
 949         break;
 950     case EC_BREAKPOINT:
 951         if (find_hw_breakpoint(cs, env->pc)) {
 952             return true;
 953         }
 954         break;
 955     case EC_WATCHPOINT:
 956     {
 957         CPUWatchpoint *wp = find_hw_watchpoint(cs, debug_exit->far);
 958         if (wp) {
 959             cs->watchpoint_hit = wp;
 960             return true;
 961         }
 962         break;
 963     }
 964     default:
 965         error_report("%s: unhandled debug exit (%"PRIx32", %"PRIx64")",
 966                      __func__, debug_exit->hsr, env->pc);
 967     }
 968
 969     /* If we are not handling the debug exception it must belong to
 970      * the guest. Let's re-use the existing TCG interrupt code to set
 971      * everything up properly.
 972      */
 973     cs->exception_index = EXCP_BKPT;
 974     env->exception.syndrome = debug_exit->hsr;
 975     env->exception.vaddress = debug_exit->far;
 976     cc->do_interrupt(cs);
 977
 978     return false;
 979 }