hw/net/cadence_gem.c

   1 /*
   2  * QEMU Xilinx GEM emulation
   3  *
   4  * Copyright (c) 2011 Xilinx, Inc.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a copy
   7  * of this software and associated documentation files (the "Software"), to deal
   8  * in the Software without restriction, including without limitation the rights
   9  * to use, copy, modify, merge, publish, distribute, sublicense, and/or sell
  10  * copies of the Software, and to permit persons to whom the Software is
  11  * furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. IN NO EVENT SHALL
  19  * THE AUTHORS OR COPYRIGHT HOLDERS BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER
  20  * LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM,
  21  * OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN
  22  * THE SOFTWARE.
  23  */
  24
  25 #include <zlib.h> /* For crc32 */
  26
  27 #include "hw/sysbus.h"
  28 #include "net/net.h"
  29 #include "net/checksum.h"
  30
  31 #ifdef CADENCE_GEM_ERR_DEBUG
  32 #define DB_PRINT(...) do { \
  33     fprintf(stderr,  ": %s: ", __func__); \
  34     fprintf(stderr, ## __VA_ARGS__); \
  35     } while (0);
  36 #else
  37     #define DB_PRINT(...)
  38 #endif
  39
  40 #define GEM_NWCTRL        (0x00000000/4) /* Network Control reg */
  41 #define GEM_NWCFG         (0x00000004/4) /* Network Config reg */
  42 #define GEM_NWSTATUS      (0x00000008/4) /* Network Status reg */
  43 #define GEM_USERIO        (0x0000000C/4) /* User IO reg */
  44 #define GEM_DMACFG        (0x00000010/4) /* DMA Control reg */
  45 #define GEM_TXSTATUS      (0x00000014/4) /* TX Status reg */
  46 #define GEM_RXQBASE       (0x00000018/4) /* RX Q Base address reg */
  47 #define GEM_TXQBASE       (0x0000001C/4) /* TX Q Base address reg */
  48 #define GEM_RXSTATUS      (0x00000020/4) /* RX Status reg */
  49 #define GEM_ISR           (0x00000024/4) /* Interrupt Status reg */
  50 #define GEM_IER           (0x00000028/4) /* Interrupt Enable reg */
  51 #define GEM_IDR           (0x0000002C/4) /* Interrupt Disable reg */
  52 #define GEM_IMR           (0x00000030/4) /* Interrupt Mask reg */
  53 #define GEM_PHYMNTNC      (0x00000034/4) /* Phy Maintaince reg */
  54 #define GEM_RXPAUSE       (0x00000038/4) /* RX Pause Time reg */
  55 #define GEM_TXPAUSE       (0x0000003C/4) /* TX Pause Time reg */
  56 #define GEM_TXPARTIALSF   (0x00000040/4) /* TX Partial Store and Forward */
  57 #define GEM_RXPARTIALSF   (0x00000044/4) /* RX Partial Store and Forward */
  58 #define GEM_HASHLO        (0x00000080/4) /* Hash Low address reg */
  59 #define GEM_HASHHI        (0x00000084/4) /* Hash High address reg */
  60 #define GEM_SPADDR1LO     (0x00000088/4) /* Specific addr 1 low reg */
  61 #define GEM_SPADDR1HI     (0x0000008C/4) /* Specific addr 1 high reg */
  62 #define GEM_SPADDR2LO     (0x00000090/4) /* Specific addr 2 low reg */
  63 #define GEM_SPADDR2HI     (0x00000094/4) /* Specific addr 2 high reg */
  64 #define GEM_SPADDR3LO     (0x00000098/4) /* Specific addr 3 low reg */
  65 #define GEM_SPADDR3HI     (0x0000009C/4) /* Specific addr 3 high reg */
  66 #define GEM_SPADDR4LO     (0x000000A0/4) /* Specific addr 4 low reg */
  67 #define GEM_SPADDR4HI     (0x000000A4/4) /* Specific addr 4 high reg */
  68 #define GEM_TIDMATCH1     (0x000000A8/4) /* Type ID1 Match reg */
  69 #define GEM_TIDMATCH2     (0x000000AC/4) /* Type ID2 Match reg */
  70 #define GEM_TIDMATCH3     (0x000000B0/4) /* Type ID3 Match reg */
  71 #define GEM_TIDMATCH4     (0x000000B4/4) /* Type ID4 Match reg */
  72 #define GEM_WOLAN         (0x000000B8/4) /* Wake on LAN reg */
  73 #define GEM_IPGSTRETCH    (0x000000BC/4) /* IPG Stretch reg */
  74 #define GEM_SVLAN         (0x000000C0/4) /* Stacked VLAN reg */
  75 #define GEM_MODID         (0x000000FC/4) /* Module ID reg */
  76 #define GEM_OCTTXLO       (0x00000100/4) /* Octects transmitted Low reg */
  77 #define GEM_OCTTXHI       (0x00000104/4) /* Octects transmitted High reg */
  78 #define GEM_TXCNT         (0x00000108/4) /* Error-free Frames transmitted */
  79 #define GEM_TXBCNT        (0x0000010C/4) /* Error-free Broadcast Frames */
  80 #define GEM_TXMCNT        (0x00000110/4) /* Error-free Multicast Frame */
  81 #define GEM_TXPAUSECNT    (0x00000114/4) /* Pause Frames Transmitted */
  82 #define GEM_TX64CNT       (0x00000118/4) /* Error-free 64 TX */
  83 #define GEM_TX65CNT       (0x0000011C/4) /* Error-free 65-127 TX */
  84 #define GEM_TX128CNT      (0x00000120/4) /* Error-free 128-255 TX */
  85 #define GEM_TX256CNT      (0x00000124/4) /* Error-free 256-511 */
  86 #define GEM_TX512CNT      (0x00000128/4) /* Error-free 512-1023 TX */
  87 #define GEM_TX1024CNT     (0x0000012C/4) /* Error-free 1024-1518 TX */
  88 #define GEM_TX1519CNT     (0x00000130/4) /* Error-free larger than 1519 TX */
  89 #define GEM_TXURUNCNT     (0x00000134/4) /* TX under run error counter */
  90 #define GEM_SINGLECOLLCNT (0x00000138/4) /* Single Collision Frames */
  91 #define GEM_MULTCOLLCNT   (0x0000013C/4) /* Multiple Collision Frames */
  92 #define GEM_EXCESSCOLLCNT (0x00000140/4) /* Excessive Collision Frames */
  93 #define GEM_LATECOLLCNT   (0x00000144/4) /* Late Collision Frames */
  94 #define GEM_DEFERTXCNT    (0x00000148/4) /* Deferred Transmission Frames */
  95 #define GEM_CSENSECNT     (0x0000014C/4) /* Carrier Sense Error Counter */
  96 #define GEM_OCTRXLO       (0x00000150/4) /* Octects Received register Low */
  97 #define GEM_OCTRXHI       (0x00000154/4) /* Octects Received register High */
  98 #define GEM_RXCNT         (0x00000158/4) /* Error-free Frames Received */
  99 #define GEM_RXBROADCNT    (0x0000015C/4) /* Error-free Broadcast Frames RX */
 100 #define GEM_RXMULTICNT    (0x00000160/4) /* Error-free Multicast Frames RX */
 101 #define GEM_RXPAUSECNT    (0x00000164/4) /* Pause Frames Received Counter */
 102 #define GEM_RX64CNT       (0x00000168/4) /* Error-free 64 byte Frames RX */
 103 #define GEM_RX65CNT       (0x0000016C/4) /* Error-free 65-127B Frames RX */
 104 #define GEM_RX128CNT      (0x00000170/4) /* Error-free 128-255B Frames RX */
 105 #define GEM_RX256CNT      (0x00000174/4) /* Error-free 256-512B Frames RX */
 106 #define GEM_RX512CNT      (0x00000178/4) /* Error-free 512-1023B Frames RX */
 107 #define GEM_RX1024CNT     (0x0000017C/4) /* Error-free 1024-1518B Frames RX */
 108 #define GEM_RX1519CNT     (0x00000180/4) /* Error-free 1519-max Frames RX */
 109 #define GEM_RXUNDERCNT    (0x00000184/4) /* Undersize Frames Received */
 110 #define GEM_RXOVERCNT     (0x00000188/4) /* Oversize Frames Received */
 111 #define GEM_RXJABCNT      (0x0000018C/4) /* Jabbers Received Counter */
 112 #define GEM_RXFCSCNT      (0x00000190/4) /* Frame Check seq. Error Counter */
 113 #define GEM_RXLENERRCNT   (0x00000194/4) /* Length Field Error Counter */
 114 #define GEM_RXSYMERRCNT   (0x00000198/4) /* Symbol Error Counter */
 115 #define GEM_RXALIGNERRCNT (0x0000019C/4) /* Alignment Error Counter */
 116 #define GEM_RXRSCERRCNT   (0x000001A0/4) /* Receive Resource Error Counter */
 117 #define GEM_RXORUNCNT     (0x000001A4/4) /* Receive Overrun Counter */
 118 #define GEM_RXIPCSERRCNT  (0x000001A8/4) /* IP header Checksum Error Counter */
 119 #define GEM_RXTCPCCNT     (0x000001AC/4) /* TCP Checksum Error Counter */
 120 #define GEM_RXUDPCCNT     (0x000001B0/4) /* UDP Checksum Error Counter */
 121
 122 #define GEM_1588S         (0x000001D0/4) /* 1588 Timer Seconds */
 123 #define GEM_1588NS        (0x000001D4/4) /* 1588 Timer Nanoseconds */
 124 #define GEM_1588ADJ       (0x000001D8/4) /* 1588 Timer Adjust */
 125 #define GEM_1588INC       (0x000001DC/4) /* 1588 Timer Increment */
 126 #define GEM_PTPETXS       (0x000001E0/4) /* PTP Event Frame Transmitted (s) */
 127 #define GEM_PTPETXNS      (0x000001E4/4) /* PTP Event Frame Transmitted (ns) */
 128 #define GEM_PTPERXS       (0x000001E8/4) /* PTP Event Frame Received (s) */
 129 #define GEM_PTPERXNS      (0x000001EC/4) /* PTP Event Frame Received (ns) */
 130 #define GEM_PTPPTXS       (0x000001E0/4) /* PTP Peer Frame Transmitted (s) */
 131 #define GEM_PTPPTXNS      (0x000001E4/4) /* PTP Peer Frame Transmitted (ns) */
 132 #define GEM_PTPPRXS       (0x000001E8/4) /* PTP Peer Frame Received (s) */
 133 #define GEM_PTPPRXNS      (0x000001EC/4) /* PTP Peer Frame Received (ns) */
 134
 135 /* Design Configuration Registers */
 136 #define GEM_DESCONF       (0x00000280/4)
 137 #define GEM_DESCONF2      (0x00000284/4)
 138 #define GEM_DESCONF3      (0x00000288/4)
 139 #define GEM_DESCONF4      (0x0000028C/4)
 140 #define GEM_DESCONF5      (0x00000290/4)
 141 #define GEM_DESCONF6      (0x00000294/4)
 142 #define GEM_DESCONF7      (0x00000298/4)
 143
 144 #define GEM_MAXREG        (0x00000640/4) /* Last valid GEM address */
 145
 146 /*****************************************/
 147 #define GEM_NWCTRL_TXSTART     0x00000200 /* Transmit Enable */
 148 #define GEM_NWCTRL_TXENA       0x00000008 /* Transmit Enable */
 149 #define GEM_NWCTRL_RXENA       0x00000004 /* Receive Enable */
 150 #define GEM_NWCTRL_LOCALLOOP   0x00000002 /* Local Loopback */
 151
 152 #define GEM_NWCFG_STRIP_FCS    0x00020000 /* Strip FCS field */
 153 #define GEM_NWCFG_LERR_DISC    0x00010000 /* Discard RX frames with lenth err */
 154 #define GEM_NWCFG_BUFF_OFST_M  0x0000C000 /* Receive buffer offset mask */
 155 #define GEM_NWCFG_BUFF_OFST_S  14         /* Receive buffer offset shift */
 156 #define GEM_NWCFG_UCAST_HASH   0x00000080 /* accept unicast if hash match */
 157 #define GEM_NWCFG_MCAST_HASH   0x00000040 /* accept multicast if hash match */
 158 #define GEM_NWCFG_BCAST_REJ    0x00000020 /* Reject broadcast packets */
 159 #define GEM_NWCFG_PROMISC      0x00000010 /* Accept all packets */
 160
 161 #define GEM_DMACFG_RBUFSZ_M    0x007F0000 /* DMA RX Buffer Size mask */
 162 #define GEM_DMACFG_RBUFSZ_S    16         /* DMA RX Buffer Size shift */
 163 #define GEM_DMACFG_RBUFSZ_MUL  64         /* DMA RX Buffer Size multiplier */
 164 #define GEM_DMACFG_TXCSUM_OFFL 0x00000800 /* Transmit checksum offload */
 165
 166 #define GEM_TXSTATUS_TXCMPL    0x00000020 /* Transmit Complete */
 167 #define GEM_TXSTATUS_USED      0x00000001 /* sw owned descriptor encountered */
 168
 169 #define GEM_RXSTATUS_FRMRCVD   0x00000002 /* Frame received */
 170 #define GEM_RXSTATUS_NOBUF     0x00000001 /* Buffer unavailable */
 171
 172 /* GEM_ISR GEM_IER GEM_IDR GEM_IMR */
 173 #define GEM_INT_TXCMPL        0x00000080 /* Transmit Complete */
 174 #define GEM_INT_TXUSED         0x00000008
 175 #define GEM_INT_RXUSED         0x00000004
 176 #define GEM_INT_RXCMPL        0x00000002
 177
 178 #define GEM_PHYMNTNC_OP_R      0x20000000 /* read operation */
 179 #define GEM_PHYMNTNC_OP_W      0x10000000 /* write operation */
 180 #define GEM_PHYMNTNC_ADDR      0x0F800000 /* Address bits */
 181 #define GEM_PHYMNTNC_ADDR_SHFT 23
 182 #define GEM_PHYMNTNC_REG       0x007C0000 /* register bits */
 183 #define GEM_PHYMNTNC_REG_SHIFT 18
 184
 185 /* Marvell PHY definitions */
 186 #define BOARD_PHY_ADDRESS    23 /* PHY address we will emulate a device at */
 187
 188 #define PHY_REG_CONTROL      0
 189 #define PHY_REG_STATUS       1
 190 #define PHY_REG_PHYID1       2
 191 #define PHY_REG_PHYID2       3
 192 #define PHY_REG_ANEGADV      4
 193 #define PHY_REG_LINKPABIL    5
 194 #define PHY_REG_ANEGEXP      6
 195 #define PHY_REG_NEXTP        7
 196 #define PHY_REG_LINKPNEXTP   8
 197 #define PHY_REG_100BTCTRL    9
 198 #define PHY_REG_1000BTSTAT   10
 199 #define PHY_REG_EXTSTAT      15
 200 #define PHY_REG_PHYSPCFC_CTL 16
 201 #define PHY_REG_PHYSPCFC_ST  17
 202 #define PHY_REG_INT_EN       18
 203 #define PHY_REG_INT_ST       19
 204 #define PHY_REG_EXT_PHYSPCFC_CTL  20
 205 #define PHY_REG_RXERR        21
 206 #define PHY_REG_EACD         22
 207 #define PHY_REG_LED          24
 208 #define PHY_REG_LED_OVRD     25
 209 #define PHY_REG_EXT_PHYSPCFC_CTL2 26
 210 #define PHY_REG_EXT_PHYSPCFC_ST   27
 211 #define PHY_REG_CABLE_DIAG   28
 212
 213 #define PHY_REG_CONTROL_RST  0x8000
 214 #define PHY_REG_CONTROL_LOOP 0x4000
 215 #define PHY_REG_CONTROL_ANEG 0x1000
 216
 217 #define PHY_REG_STATUS_LINK     0x0004
 218 #define PHY_REG_STATUS_ANEGCMPL 0x0020
 219
 220 #define PHY_REG_INT_ST_ANEGCMPL 0x0800
 221 #define PHY_REG_INT_ST_LINKC    0x0400
 222 #define PHY_REG_INT_ST_ENERGY   0x0010
 223
 224 /***********************************************************************/
 225 #define GEM_RX_REJECT                   (-1)
 226 #define GEM_RX_PROMISCUOUS_ACCEPT       (-2)
 227 #define GEM_RX_BROADCAST_ACCEPT         (-3)
 228 #define GEM_RX_MULTICAST_HASH_ACCEPT    (-4)
 229 #define GEM_RX_UNICAST_HASH_ACCEPT      (-5)
 230
 231 #define GEM_RX_SAR_ACCEPT               0
 232
 233 /***********************************************************************/
 234
 235 #define DESC_1_USED 0x80000000
 236 #define DESC_1_LENGTH 0x00001FFF
 237
 238 #define DESC_1_TX_WRAP 0x40000000
 239 #define DESC_1_TX_LAST 0x00008000
 240
 241 #define DESC_0_RX_WRAP 0x00000002
 242 #define DESC_0_RX_OWNERSHIP 0x00000001
 243
 244 #define R_DESC_1_RX_SAR_SHIFT           25
 245 #define R_DESC_1_RX_SAR_LENGTH          2
 246 #define R_DESC_1_RX_SAR_MATCH           (1 << 27)
 247 #define R_DESC_1_RX_UNICAST_HASH        (1 << 29)
 248 #define R_DESC_1_RX_MULTICAST_HASH      (1 << 30)
 249 #define R_DESC_1_RX_BROADCAST           (1 << 31)
 250
 251 #define DESC_1_RX_SOF 0x00004000
 252 #define DESC_1_RX_EOF 0x00008000
 253
 254 static inline unsigned tx_desc_get_buffer(unsigned *desc)
 255 {
 256     return desc[0];
 257 }
 258
 259 static inline unsigned tx_desc_get_used(unsigned *desc)
 260 {
 261     return (desc[1] & DESC_1_USED) ? 1 : 0;
 262 }
 263
 264 static inline void tx_desc_set_used(unsigned *desc)
 265 {
 266     desc[1] |= DESC_1_USED;
 267 }
 268
 269 static inline unsigned tx_desc_get_wrap(unsigned *desc)
 270 {
 271     return (desc[1] & DESC_1_TX_WRAP) ? 1 : 0;
 272 }
 273
 274 static inline unsigned tx_desc_get_last(unsigned *desc)
 275 {
 276     return (desc[1] & DESC_1_TX_LAST) ? 1 : 0;
 277 }
 278
 279 static inline unsigned tx_desc_get_length(unsigned *desc)
 280 {
 281     return desc[1] & DESC_1_LENGTH;
 282 }
 283
 284 static inline void print_gem_tx_desc(unsigned *desc)
 285 {
 286     DB_PRINT("TXDESC:\n");
 287     DB_PRINT("bufaddr: 0x%08x\n", *desc);
 288     DB_PRINT("used_hw: %d\n", tx_desc_get_used(desc));
 289     DB_PRINT("wrap:    %d\n", tx_desc_get_wrap(desc));
 290     DB_PRINT("last:    %d\n", tx_desc_get_last(desc));
 291     DB_PRINT("length:  %d\n", tx_desc_get_length(desc));
 292 }
 293
 294 static inline unsigned rx_desc_get_buffer(unsigned *desc)
 295 {
 296     return desc[0] & ~0x3UL;
 297 }
 298
 299 static inline unsigned rx_desc_get_wrap(unsigned *desc)
 300 {
 301     return desc[0] & DESC_0_RX_WRAP ? 1 : 0;
 302 }
 303
 304 static inline unsigned rx_desc_get_ownership(unsigned *desc)
 305 {
 306     return desc[0] & DESC_0_RX_OWNERSHIP ? 1 : 0;
 307 }
 308
 309 static inline void rx_desc_set_ownership(unsigned *desc)
 310 {
 311     desc[0] |= DESC_0_RX_OWNERSHIP;
 312 }
 313
 314 static inline void rx_desc_set_sof(unsigned *desc)
 315 {
 316     desc[1] |= DESC_1_RX_SOF;
 317 }
 318
 319 static inline void rx_desc_set_eof(unsigned *desc)
 320 {
 321     desc[1] |= DESC_1_RX_EOF;
 322 }
 323
 324 static inline void rx_desc_set_length(unsigned *desc, unsigned len)
 325 {
 326     desc[1] &= ~DESC_1_LENGTH;
 327     desc[1] |= len;
 328 }
 329
 330 static inline void rx_desc_set_broadcast(unsigned *desc)
 331 {
 332     desc[1] |= R_DESC_1_RX_BROADCAST;
 333 }
 334
 335 static inline void rx_desc_set_unicast_hash(unsigned *desc)
 336 {
 337     desc[1] |= R_DESC_1_RX_UNICAST_HASH;
 338 }
 339
 340 static inline void rx_desc_set_multicast_hash(unsigned *desc)
 341 {
 342     desc[1] |= R_DESC_1_RX_MULTICAST_HASH;
 343 }
 344
 345 static inline void rx_desc_set_sar(unsigned *desc, int sar_idx)
 346 {
 347     desc[1] = deposit32(desc[1], R_DESC_1_RX_SAR_SHIFT, R_DESC_1_RX_SAR_LENGTH,
 348                         sar_idx);
 349     desc[1] |= R_DESC_1_RX_SAR_MATCH;
 350 }
 351
 352 #define TYPE_CADENCE_GEM "cadence_gem"
 353 #define GEM(obj) OBJECT_CHECK(GemState, (obj), TYPE_CADENCE_GEM)
 354
 355 typedef struct GemState {
 356     SysBusDevice parent_obj;
 357
 358     MemoryRegion iomem;
 359     NICState *nic;
 360     NICConf conf;
 361     qemu_irq irq;
 362
 363     /* GEM registers backing store */
 364     uint32_t regs[GEM_MAXREG];
 365     /* Mask of register bits which are write only */
 366     uint32_t regs_wo[GEM_MAXREG];
 367     /* Mask of register bits which are read only */
 368     uint32_t regs_ro[GEM_MAXREG];
 369     /* Mask of register bits which are clear on read */
 370     uint32_t regs_rtc[GEM_MAXREG];
 371     /* Mask of register bits which are write 1 to clear */
 372     uint32_t regs_w1c[GEM_MAXREG];
 373
 374     /* PHY registers backing store */
 375     uint16_t phy_regs[32];
 376
 377     uint8_t phy_loop; /* Are we in phy loopback? */
 378
 379     /* The current DMA descriptor pointers */
 380     uint32_t rx_desc_addr;
 381     uint32_t tx_desc_addr;
 382
 383     unsigned rx_desc[2];
 384
 385 } GemState;
 386
 387 /* The broadcast MAC address: 0xFFFFFFFFFFFF */
 388 const uint8_t broadcast_addr[] = { 0xFF, 0xFF, 0xFF, 0xFF, 0xFF, 0xFF };
 389
 390 /*
 391  * gem_init_register_masks:
 392  * One time initialization.
 393  * Set masks to identify which register bits have magical clear properties
 394  */
 395 static void gem_init_register_masks(GemState *s)
 396 {
 397     /* Mask of register bits which are read only*/
 398     memset(&s->regs_ro[0], 0, sizeof(s->regs_ro));
 399     s->regs_ro[GEM_NWCTRL]   = 0xFFF80000;
 400     s->regs_ro[GEM_NWSTATUS] = 0xFFFFFFFF;
 401     s->regs_ro[GEM_DMACFG]   = 0xFE00F000;
 402     s->regs_ro[GEM_TXSTATUS] = 0xFFFFFE08;
 403     s->regs_ro[GEM_RXQBASE]  = 0x00000003;
 404     s->regs_ro[GEM_TXQBASE]  = 0x00000003;
 405     s->regs_ro[GEM_RXSTATUS] = 0xFFFFFFF0;
 406     s->regs_ro[GEM_ISR]      = 0xFFFFFFFF;
 407     s->regs_ro[GEM_IMR]      = 0xFFFFFFFF;
 408     s->regs_ro[GEM_MODID]    = 0xFFFFFFFF;
 409
 410     /* Mask of register bits which are clear on read */
 411     memset(&s->regs_rtc[0], 0, sizeof(s->regs_rtc));
 412     s->regs_rtc[GEM_ISR]      = 0xFFFFFFFF;
 413
 414     /* Mask of register bits which are write 1 to clear */
 415     memset(&s->regs_w1c[0], 0, sizeof(s->regs_w1c));
 416     s->regs_w1c[GEM_TXSTATUS] = 0x000001F7;
 417     s->regs_w1c[GEM_RXSTATUS] = 0x0000000F;
 418
 419     /* Mask of register bits which are write only */
 420     memset(&s->regs_wo[0], 0, sizeof(s->regs_wo));
 421     s->regs_wo[GEM_NWCTRL]   = 0x00073E60;
 422     s->regs_wo[GEM_IER]      = 0x07FFFFFF;
 423     s->regs_wo[GEM_IDR]      = 0x07FFFFFF;
 424 }
 425
 426 /*
 427  * phy_update_link:
 428  * Make the emulated PHY link state match the QEMU "interface" state.
 429  */
 430 static void phy_update_link(GemState *s)
 431 {
 432     DB_PRINT("down %d\n", qemu_get_queue(s->nic)->link_down);
 433
 434     /* Autonegotiation status mirrors link status.  */
 435     if (qemu_get_queue(s->nic)->link_down) {
 436         s->phy_regs[PHY_REG_STATUS] &= ~(PHY_REG_STATUS_ANEGCMPL |
 437                                          PHY_REG_STATUS_LINK);
 438         s->phy_regs[PHY_REG_INT_ST] |= PHY_REG_INT_ST_LINKC;
 439     } else {
 440         s->phy_regs[PHY_REG_STATUS] |= (PHY_REG_STATUS_ANEGCMPL |
 441                                          PHY_REG_STATUS_LINK);
 442         s->phy_regs[PHY_REG_INT_ST] |= (PHY_REG_INT_ST_LINKC |
 443                                         PHY_REG_INT_ST_ANEGCMPL |
 444                                         PHY_REG_INT_ST_ENERGY);
 445     }
 446 }
 447
 448 static int gem_can_receive(NetClientState *nc)
 449 {
 450     GemState *s;
 451
 452     s = qemu_get_nic_opaque(nc);
 453
 454     DB_PRINT("\n");
 455
 456     /* Do nothing if receive is not enabled. */
 457     if (!(s->regs[GEM_NWCTRL] & GEM_NWCTRL_RXENA)) {
 458         return 0;
 459     }
 460
 461     return 1;
 462 }
 463
 464 /*
 465  * gem_update_int_status:
 466  * Raise or lower interrupt based on current status.
 467  */
 468 static void gem_update_int_status(GemState *s)
 469 {
 470     if (s->regs[GEM_ISR]) {
 471         DB_PRINT("asserting int. (0x%08x)\n", s->regs[GEM_ISR]);
 472         qemu_set_irq(s->irq, 1);
 473     }
 474 }
 475
 476 /*
 477  * gem_receive_updatestats:
 478  * Increment receive statistics.
 479  */
 480 static void gem_receive_updatestats(GemState *s, const uint8_t *packet,
 481                                     unsigned bytes)
 482 {
 483     uint64_t octets;
 484
 485     /* Total octets (bytes) received */
 486     octets = ((uint64_t)(s->regs[GEM_OCTRXLO]) << 32) |
 487              s->regs[GEM_OCTRXHI];
 488     octets += bytes;
 489     s->regs[GEM_OCTRXLO] = octets >> 32;
 490     s->regs[GEM_OCTRXHI] = octets;
 491
 492     /* Error-free Frames received */
 493     s->regs[GEM_RXCNT]++;
 494
 495     /* Error-free Broadcast Frames counter */
 496     if (!memcmp(packet, broadcast_addr, 6)) {
 497         s->regs[GEM_RXBROADCNT]++;
 498     }
 499
 500     /* Error-free Multicast Frames counter */
 501     if (packet[0] == 0x01) {
 502         s->regs[GEM_RXMULTICNT]++;
 503     }
 504
 505     if (bytes <= 64) {
 506         s->regs[GEM_RX64CNT]++;
 507     } else if (bytes <= 127) {
 508         s->regs[GEM_RX65CNT]++;
 509     } else if (bytes <= 255) {
 510         s->regs[GEM_RX128CNT]++;
 511     } else if (bytes <= 511) {
 512         s->regs[GEM_RX256CNT]++;
 513     } else if (bytes <= 1023) {
 514         s->regs[GEM_RX512CNT]++;
 515     } else if (bytes <= 1518) {
 516         s->regs[GEM_RX1024CNT]++;
 517     } else {
 518         s->regs[GEM_RX1519CNT]++;
 519     }
 520 }
 521
 522 /*
 523  * Get the MAC Address bit from the specified position
 524  */
 525 static unsigned get_bit(const uint8_t *mac, unsigned bit)
 526 {
 527     unsigned byte;
 528
 529     byte = mac[bit / 8];
 530     byte >>= (bit & 0x7);
 531     byte &= 1;
 532
 533     return byte;
 534 }
 535
 536 /*
 537  * Calculate a GEM MAC Address hash index
 538  */
 539 static unsigned calc_mac_hash(const uint8_t *mac)
 540 {
 541     int index_bit, mac_bit;
 542     unsigned hash_index;
 543
 544     hash_index = 0;
 545     mac_bit = 5;
 546     for (index_bit = 5; index_bit >= 0; index_bit--) {
 547         hash_index |= (get_bit(mac,  mac_bit) ^
 548                                get_bit(mac, mac_bit + 6) ^
 549                                get_bit(mac, mac_bit + 12) ^
 550                                get_bit(mac, mac_bit + 18) ^
 551                                get_bit(mac, mac_bit + 24) ^
 552                                get_bit(mac, mac_bit + 30) ^
 553                                get_bit(mac, mac_bit + 36) ^
 554                                get_bit(mac, mac_bit + 42)) << index_bit;
 555         mac_bit--;
 556     }
 557
 558     return hash_index;
 559 }
 560
 561 /*
 562  * gem_mac_address_filter:
 563  * Accept or reject this destination address?
 564  * Returns:
 565  * GEM_RX_REJECT: reject
 566  * >= 0: Specific address accept (which matched SAR is returned)
 567  * others for various other modes of accept:
 568  * GEM_RM_PROMISCUOUS_ACCEPT, GEM_RX_BROADCAST_ACCEPT,
 569  * GEM_RX_MULTICAST_HASH_ACCEPT or GEM_RX_UNICAST_HASH_ACCEPT
 570  */
 571 static int gem_mac_address_filter(GemState *s, const uint8_t *packet)
 572 {
 573     uint8_t *gem_spaddr;
 574     int i;
 575
 576     /* Promiscuous mode? */
 577     if (s->regs[GEM_NWCFG] & GEM_NWCFG_PROMISC) {
 578         return GEM_RX_PROMISCUOUS_ACCEPT;
 579     }
 580
 581     if (!memcmp(packet, broadcast_addr, 6)) {
 582         /* Reject broadcast packets? */
 583         if (s->regs[GEM_NWCFG] & GEM_NWCFG_BCAST_REJ) {
 584             return GEM_RX_REJECT;
 585         }
 586         return GEM_RX_BROADCAST_ACCEPT;
 587     }
 588
 589     /* Accept packets -w- hash match? */
 590     if ((packet[0] == 0x01 && (s->regs[GEM_NWCFG] & GEM_NWCFG_MCAST_HASH)) ||
 591         (packet[0] != 0x01 && (s->regs[GEM_NWCFG] & GEM_NWCFG_UCAST_HASH))) {
 592         unsigned hash_index;
 593
 594         hash_index = calc_mac_hash(packet);
 595         if (hash_index < 32) {
 596             if (s->regs[GEM_HASHLO] & (1<<hash_index)) {
 597                 return packet[0] == 0x01 ? GEM_RX_MULTICAST_HASH_ACCEPT :
 598                                            GEM_RX_UNICAST_HASH_ACCEPT;
 599             }
 600         } else {
 601             hash_index -= 32;
 602             if (s->regs[GEM_HASHHI] & (1<<hash_index)) {
 603                 return packet[0] == 0x01 ? GEM_RX_MULTICAST_HASH_ACCEPT :
 604                                            GEM_RX_UNICAST_HASH_ACCEPT;
 605             }
 606         }
 607     }
 608
 609     /* Check all 4 specific addresses */
 610     gem_spaddr = (uint8_t *)&(s->regs[GEM_SPADDR1LO]);
 611     for (i = 3; i >= 0; i--) {
 612         if (!memcmp(packet, gem_spaddr + 8 * i, 6)) {
 613             return GEM_RX_SAR_ACCEPT + i;
 614         }
 615     }
 616
 617     /* No address match; reject the packet */
 618     return GEM_RX_REJECT;
 619 }
 620
 621 static void gem_get_rx_desc(GemState *s)
 622 {
 623     DB_PRINT("read descriptor 0x%x\n", (unsigned)s->rx_desc_addr);
 624     /* read current descriptor */
 625     cpu_physical_memory_read(s->rx_desc_addr,
 626                              (uint8_t *)s->rx_desc, sizeof(s->rx_desc));
 627
 628     /* Descriptor owned by software ? */
 629     if (rx_desc_get_ownership(s->rx_desc) == 1) {
 630         DB_PRINT("descriptor 0x%x owned by sw.\n",
 631                  (unsigned)s->rx_desc_addr);
 632         s->regs[GEM_RXSTATUS] |= GEM_RXSTATUS_NOBUF;
 633         s->regs[GEM_ISR] |= GEM_INT_RXUSED & ~(s->regs[GEM_IMR]);
 634         /* Handle interrupt consequences */
 635         gem_update_int_status(s);
 636     }
 637 }
 638
 639 /*
 640  * gem_receive:
 641  * Fit a packet handed to us by QEMU into the receive descriptor ring.
 642  */
 643 static ssize_t gem_receive(NetClientState *nc, const uint8_t *buf, size_t size)
 644 {
 645     GemState *s;
 646     unsigned   rxbufsize, bytes_to_copy;
 647     unsigned   rxbuf_offset;
 648     uint8_t    rxbuf[2048];
 649     uint8_t   *rxbuf_ptr;
 650     bool first_desc = true;
 651     int maf;
 652
 653     s = qemu_get_nic_opaque(nc);
 654
 655     /* Is this destination MAC address "for us" ? */
 656     maf = gem_mac_address_filter(s, buf);
 657     if (maf == GEM_RX_REJECT) {
 658         return -1;
 659     }
 660
 661     /* Discard packets with receive length error enabled ? */
 662     if (s->regs[GEM_NWCFG] & GEM_NWCFG_LERR_DISC) {
 663         unsigned type_len;
 664
 665         /* Fish the ethertype / length field out of the RX packet */
 666         type_len = buf[12] << 8 | buf[13];
 667         /* It is a length field, not an ethertype */
 668         if (type_len < 0x600) {
 669             if (size < type_len) {
 670                 /* discard */
 671                 return -1;
 672             }
 673         }
 674     }
 675
 676     /*
 677      * Determine configured receive buffer offset (probably 0)
 678      */
 679     rxbuf_offset = (s->regs[GEM_NWCFG] & GEM_NWCFG_BUFF_OFST_M) >>
 680                    GEM_NWCFG_BUFF_OFST_S;
 681
 682     /* The configure size of each receive buffer.  Determines how many
 683      * buffers needed to hold this packet.
 684      */
 685     rxbufsize = ((s->regs[GEM_DMACFG] & GEM_DMACFG_RBUFSZ_M) >>
 686                  GEM_DMACFG_RBUFSZ_S) * GEM_DMACFG_RBUFSZ_MUL;
 687     bytes_to_copy = size;
 688
 689     /* Strip of FCS field ? (usually yes) */
 690     if (s->regs[GEM_NWCFG] & GEM_NWCFG_STRIP_FCS) {
 691         rxbuf_ptr = (void *)buf;
 692     } else {
 693         unsigned crc_val;
 694         int      crc_offset;
 695
 696         /* The application wants the FCS field, which QEMU does not provide.
 697          * We must try and caclculate one.
 698          */
 699
 700         memcpy(rxbuf, buf, size);
 701         memset(rxbuf + size, 0, sizeof(rxbuf) - size);
 702         rxbuf_ptr = rxbuf;
 703         crc_val = cpu_to_le32(crc32(0, rxbuf, MAX(size, 60)));
 704         if (size < 60) {
 705             crc_offset = 60;
 706         } else {
 707             crc_offset = size;
 708         }
 709         memcpy(rxbuf + crc_offset, &crc_val, sizeof(crc_val));
 710
 711         bytes_to_copy += 4;
 712         size += 4;
 713     }
 714
 715     /* Pad to minimum length */
 716     if (size < 64) {
 717         size = 64;
 718     }
 719
 720     DB_PRINT("config bufsize: %d packet size: %ld\n", rxbufsize, size);
 721
 722     while (bytes_to_copy) {
 723         /* Do nothing if receive is not enabled. */
 724         if (!gem_can_receive(nc)) {
 725             assert(!first_desc);
 726             return -1;
 727         }
 728
 729         DB_PRINT("copy %d bytes to 0x%x\n", MIN(bytes_to_copy, rxbufsize),
 730                 rx_desc_get_buffer(s->rx_desc));
 731
 732         /* Copy packet data to emulated DMA buffer */
 733         cpu_physical_memory_write(rx_desc_get_buffer(s->rx_desc) + rxbuf_offset,
 734                                   rxbuf_ptr, MIN(bytes_to_copy, rxbufsize));
 735         bytes_to_copy -= MIN(bytes_to_copy, rxbufsize);
 736         rxbuf_ptr += MIN(bytes_to_copy, rxbufsize);
 737
 738         /* Update the descriptor.  */
 739         if (first_desc) {
 740             rx_desc_set_sof(s->rx_desc);
 741             first_desc = false;
 742         }
 743         if (bytes_to_copy == 0) {
 744             rx_desc_set_eof(s->rx_desc);
 745             rx_desc_set_length(s->rx_desc, size);
 746         }
 747         rx_desc_set_ownership(s->rx_desc);
 748
 749         switch (maf) {
 750         case GEM_RX_PROMISCUOUS_ACCEPT:
 751             break;
 752         case GEM_RX_BROADCAST_ACCEPT:
 753             rx_desc_set_broadcast(s->rx_desc);
 754             break;
 755         case GEM_RX_UNICAST_HASH_ACCEPT:
 756             rx_desc_set_unicast_hash(s->rx_desc);
 757             break;
 758         case GEM_RX_MULTICAST_HASH_ACCEPT:
 759             rx_desc_set_multicast_hash(s->rx_desc);
 760             break;
 761         case GEM_RX_REJECT:
 762             abort();
 763         default: /* SAR */
 764             rx_desc_set_sar(s->rx_desc, maf);
 765         }
 766
 767         /* Descriptor write-back.  */
 768         cpu_physical_memory_write(s->rx_desc_addr,
 769                                   (uint8_t *)s->rx_desc, sizeof(s->rx_desc));
 770
 771         /* Next descriptor */
 772         if (rx_desc_get_wrap(s->rx_desc)) {
 773             DB_PRINT("wrapping RX descriptor list\n");
 774             s->rx_desc_addr = s->regs[GEM_RXQBASE];
 775         } else {
 776             DB_PRINT("incrementing RX descriptor list\n");
 777             s->rx_desc_addr += 8;
 778         }
 779         gem_get_rx_desc(s);
 780     }
 781
 782     /* Count it */
 783     gem_receive_updatestats(s, buf, size);
 784
 785     s->regs[GEM_RXSTATUS] |= GEM_RXSTATUS_FRMRCVD;
 786     s->regs[GEM_ISR] |= GEM_INT_RXCMPL & ~(s->regs[GEM_IMR]);
 787
 788     /* Handle interrupt consequences */
 789     gem_update_int_status(s);
 790
 791     return size;
 792 }
 793
 794 /*
 795  * gem_transmit_updatestats:
 796  * Increment transmit statistics.
 797  */
 798 static void gem_transmit_updatestats(GemState *s, const uint8_t *packet,
 799                                      unsigned bytes)
 800 {
 801     uint64_t octets;
 802
 803     /* Total octets (bytes) transmitted */
 804     octets = ((uint64_t)(s->regs[GEM_OCTTXLO]) << 32) |
 805              s->regs[GEM_OCTTXHI];
 806     octets += bytes;
 807     s->regs[GEM_OCTTXLO] = octets >> 32;
 808     s->regs[GEM_OCTTXHI] = octets;
 809
 810     /* Error-free Frames transmitted */
 811     s->regs[GEM_TXCNT]++;
 812
 813     /* Error-free Broadcast Frames counter */
 814     if (!memcmp(packet, broadcast_addr, 6)) {
 815         s->regs[GEM_TXBCNT]++;
 816     }
 817
 818     /* Error-free Multicast Frames counter */
 819     if (packet[0] == 0x01) {
 820         s->regs[GEM_TXMCNT]++;
 821     }
 822
 823     if (bytes <= 64) {
 824         s->regs[GEM_TX64CNT]++;
 825     } else if (bytes <= 127) {
 826         s->regs[GEM_TX65CNT]++;
 827     } else if (bytes <= 255) {
 828         s->regs[GEM_TX128CNT]++;
 829     } else if (bytes <= 511) {
 830         s->regs[GEM_TX256CNT]++;
 831     } else if (bytes <= 1023) {
 832         s->regs[GEM_TX512CNT]++;
 833     } else if (bytes <= 1518) {
 834         s->regs[GEM_TX1024CNT]++;
 835     } else {
 836         s->regs[GEM_TX1519CNT]++;
 837     }
 838 }
 839
 840 /*
 841  * gem_transmit:
 842  * Fish packets out of the descriptor ring and feed them to QEMU
 843  */
 844 static void gem_transmit(GemState *s)
 845 {
 846     unsigned    desc[2];
 847     hwaddr packet_desc_addr;
 848     uint8_t     tx_packet[2048];
 849     uint8_t     *p;
 850     unsigned    total_bytes;
 851
 852     /* Do nothing if transmit is not enabled. */
 853     if (!(s->regs[GEM_NWCTRL] & GEM_NWCTRL_TXENA)) {
 854         return;
 855     }
 856
 857     DB_PRINT("\n");
 858
 859     /* The packet we will hand off to qemu.
 860      * Packets scattered across multiple descriptors are gathered to this
 861      * one contiguous buffer first.
 862      */
 863     p = tx_packet;
 864     total_bytes = 0;
 865
 866     /* read current descriptor */
 867     packet_desc_addr = s->tx_desc_addr;
 868     cpu_physical_memory_read(packet_desc_addr,
 869                              (uint8_t *)&desc[0], sizeof(desc));
 870     /* Handle all descriptors owned by hardware */
 871     while (tx_desc_get_used(desc) == 0) {
 872
 873         /* Do nothing if transmit is not enabled. */
 874         if (!(s->regs[GEM_NWCTRL] & GEM_NWCTRL_TXENA)) {
 875             return;
 876         }
 877         print_gem_tx_desc(desc);
 878
 879         /* The real hardware would eat this (and possibly crash).
 880          * For QEMU let's lend a helping hand.
 881          */
 882         if ((tx_desc_get_buffer(desc) == 0) ||
 883             (tx_desc_get_length(desc) == 0)) {
 884             DB_PRINT("Invalid TX descriptor @ 0x%x\n",
 885                      (unsigned)packet_desc_addr);
 886             break;
 887         }
 888
 889         /* Gather this fragment of the packet from "dma memory" to our contig.
 890          * buffer.
 891          */
 892         cpu_physical_memory_read(tx_desc_get_buffer(desc), p,
 893                                  tx_desc_get_length(desc));
 894         p += tx_desc_get_length(desc);
 895         total_bytes += tx_desc_get_length(desc);
 896
 897         /* Last descriptor for this packet; hand the whole thing off */
 898         if (tx_desc_get_last(desc)) {
 899             /* Modify the 1st descriptor of this packet to be owned by
 900              * the processor.
 901              */
 902             cpu_physical_memory_read(s->tx_desc_addr,
 903                                      (uint8_t *)&desc[0], sizeof(desc));
 904             tx_desc_set_used(desc);
 905             cpu_physical_memory_write(s->tx_desc_addr,
 906                                       (uint8_t *)&desc[0], sizeof(desc));
 907             /* Advance the hardare current descriptor past this packet */
 908             if (tx_desc_get_wrap(desc)) {
 909                 s->tx_desc_addr = s->regs[GEM_TXQBASE];
 910             } else {
 911                 s->tx_desc_addr = packet_desc_addr + 8;
 912             }
 913             DB_PRINT("TX descriptor next: 0x%08x\n", s->tx_desc_addr);
 914
 915             s->regs[GEM_TXSTATUS] |= GEM_TXSTATUS_TXCMPL;
 916             s->regs[GEM_ISR] |= GEM_INT_TXCMPL & ~(s->regs[GEM_IMR]);
 917
 918             /* Handle interrupt consequences */
 919             gem_update_int_status(s);
 920
 921             /* Is checksum offload enabled? */
 922             if (s->regs[GEM_DMACFG] & GEM_DMACFG_TXCSUM_OFFL) {
 923                 net_checksum_calculate(tx_packet, total_bytes);
 924             }
 925
 926             /* Update MAC statistics */
 927             gem_transmit_updatestats(s, tx_packet, total_bytes);
 928
 929             /* Send the packet somewhere */
 930             if (s->phy_loop || (s->regs[GEM_NWCTRL] & GEM_NWCTRL_LOCALLOOP)) {
 931                 gem_receive(qemu_get_queue(s->nic), tx_packet, total_bytes);
 932             } else {
 933                 qemu_send_packet(qemu_get_queue(s->nic), tx_packet,
 934                                  total_bytes);
 935             }
 936
 937             /* Prepare for next packet */
 938             p = tx_packet;
 939             total_bytes = 0;
 940         }
 941
 942         /* read next descriptor */
 943         if (tx_desc_get_wrap(desc)) {
 944             packet_desc_addr = s->regs[GEM_TXQBASE];
 945         } else {
 946             packet_desc_addr += 8;
 947         }
 948         cpu_physical_memory_read(packet_desc_addr,
 949                                  (uint8_t *)&desc[0], sizeof(desc));
 950     }
 951
 952     if (tx_desc_get_used(desc)) {
 953         s->regs[GEM_TXSTATUS] |= GEM_TXSTATUS_USED;
 954         s->regs[GEM_ISR] |= GEM_INT_TXUSED & ~(s->regs[GEM_IMR]);
 955         gem_update_int_status(s);
 956     }
 957 }
 958
 959 static void gem_phy_reset(GemState *s)
 960 {
 961     memset(&s->phy_regs[0], 0, sizeof(s->phy_regs));
 962     s->phy_regs[PHY_REG_CONTROL] = 0x1140;
 963     s->phy_regs[PHY_REG_STATUS] = 0x7969;
 964     s->phy_regs[PHY_REG_PHYID1] = 0x0141;
 965     s->phy_regs[PHY_REG_PHYID2] = 0x0CC2;
 966     s->phy_regs[PHY_REG_ANEGADV] = 0x01E1;
 967     s->phy_regs[PHY_REG_LINKPABIL] = 0xCDE1;
 968     s->phy_regs[PHY_REG_ANEGEXP] = 0x000F;
 969     s->phy_regs[PHY_REG_NEXTP] = 0x2001;
 970     s->phy_regs[PHY_REG_LINKPNEXTP] = 0x40E6;
 971     s->phy_regs[PHY_REG_100BTCTRL] = 0x0300;
 972     s->phy_regs[PHY_REG_1000BTSTAT] = 0x7C00;
 973     s->phy_regs[PHY_REG_EXTSTAT] = 0x3000;
 974     s->phy_regs[PHY_REG_PHYSPCFC_CTL] = 0x0078;
 975     s->phy_regs[PHY_REG_PHYSPCFC_ST] = 0xBC00;
 976     s->phy_regs[PHY_REG_EXT_PHYSPCFC_CTL] = 0x0C60;
 977     s->phy_regs[PHY_REG_LED] = 0x4100;
 978     s->phy_regs[PHY_REG_EXT_PHYSPCFC_CTL2] = 0x000A;
 979     s->phy_regs[PHY_REG_EXT_PHYSPCFC_ST] = 0x848B;
 980
 981     phy_update_link(s);
 982 }
 983
 984 static void gem_reset(DeviceState *d)
 985 {
 986     GemState *s = GEM(d);
 987
 988     DB_PRINT("\n");
 989
 990     /* Set post reset register values */
 991     memset(&s->regs[0], 0, sizeof(s->regs));
 992     s->regs[GEM_NWCFG] = 0x00080000;
 993     s->regs[GEM_NWSTATUS] = 0x00000006;
 994     s->regs[GEM_DMACFG] = 0x00020784;
 995     s->regs[GEM_IMR] = 0x07ffffff;
 996     s->regs[GEM_TXPAUSE] = 0x0000ffff;
 997     s->regs[GEM_TXPARTIALSF] = 0x000003ff;
 998     s->regs[GEM_RXPARTIALSF] = 0x000003ff;
 999     s->regs[GEM_MODID] = 0x00020118;
1000     s->regs[GEM_DESCONF] = 0x02500111;
1001     s->regs[GEM_DESCONF2] = 0x2ab13fff;
1002     s->regs[GEM_DESCONF5] = 0x002f2145;
1003     s->regs[GEM_DESCONF6] = 0x00000200;
1004
1005     gem_phy_reset(s);
1006
1007     gem_update_int_status(s);
1008 }
1009
1010 static uint16_t gem_phy_read(GemState *s, unsigned reg_num)
1011 {
1012     DB_PRINT("reg: %d value: 0x%04x\n", reg_num, s->phy_regs[reg_num]);
1013     return s->phy_regs[reg_num];
1014 }
1015
1016 static void gem_phy_write(GemState *s, unsigned reg_num, uint16_t val)
1017 {
1018     DB_PRINT("reg: %d value: 0x%04x\n", reg_num, val);
1019
1020     switch (reg_num) {
1021     case PHY_REG_CONTROL:
1022         if (val & PHY_REG_CONTROL_RST) {
1023             /* Phy reset */
1024             gem_phy_reset(s);
1025             val &= ~(PHY_REG_CONTROL_RST | PHY_REG_CONTROL_LOOP);
1026             s->phy_loop = 0;
1027         }
1028         if (val & PHY_REG_CONTROL_ANEG) {
1029             /* Complete autonegotiation immediately */
1030             val &= ~PHY_REG_CONTROL_ANEG;
1031             s->phy_regs[PHY_REG_STATUS] |= PHY_REG_STATUS_ANEGCMPL;
1032         }
1033         if (val & PHY_REG_CONTROL_LOOP) {
1034             DB_PRINT("PHY placed in loopback\n");
1035             s->phy_loop = 1;
1036         } else {
1037             s->phy_loop = 0;
1038         }
1039         break;
1040     }
1041     s->phy_regs[reg_num] = val;
1042 }
1043
1044 /*
1045  * gem_read32:
1046  * Read a GEM register.
1047  */
1048 static uint64_t gem_read(void *opaque, hwaddr offset, unsigned size)
1049 {
1050     GemState *s;
1051     uint32_t retval;
1052
1053     s = (GemState *)opaque;
1054
1055     offset >>= 2;
1056     retval = s->regs[offset];
1057
1058     DB_PRINT("offset: 0x%04x read: 0x%08x\n", (unsigned)offset*4, retval);
1059
1060     switch (offset) {
1061     case GEM_ISR:
1062         DB_PRINT("lowering irq on ISR read\n");
1063         qemu_set_irq(s->irq, 0);
1064         break;
1065     case GEM_PHYMNTNC:
1066         if (retval & GEM_PHYMNTNC_OP_R) {
1067             uint32_t phy_addr, reg_num;
1068
1069             phy_addr = (retval & GEM_PHYMNTNC_ADDR) >> GEM_PHYMNTNC_ADDR_SHFT;
1070             if (phy_addr == BOARD_PHY_ADDRESS) {
1071                 reg_num = (retval & GEM_PHYMNTNC_REG) >> GEM_PHYMNTNC_REG_SHIFT;
1072                 retval &= 0xFFFF0000;
1073                 retval |= gem_phy_read(s, reg_num);
1074             } else {
1075                 retval |= 0xFFFF; /* No device at this address */
1076             }
1077         }
1078         break;
1079     }
1080
1081     /* Squash read to clear bits */
1082     s->regs[offset] &= ~(s->regs_rtc[offset]);
1083
1084     /* Do not provide write only bits */
1085     retval &= ~(s->regs_wo[offset]);
1086
1087     DB_PRINT("0x%08x\n", retval);
1088     return retval;
1089 }
1090
1091 /*
1092  * gem_write32:
1093  * Write a GEM register.
1094  */
1095 static void gem_write(void *opaque, hwaddr offset, uint64_t val,
1096         unsigned size)
1097 {
1098     GemState *s = (GemState *)opaque;
1099     uint32_t readonly;
1100
1101     DB_PRINT("offset: 0x%04x write: 0x%08x ", (unsigned)offset, (unsigned)val);
1102     offset >>= 2;
1103
1104     /* Squash bits which are read only in write value */
1105     val &= ~(s->regs_ro[offset]);
1106     /* Preserve (only) bits which are read only in register */
1107     readonly = s->regs[offset];
1108     readonly &= s->regs_ro[offset];
1109
1110     /* Squash bits which are write 1 to clear */
1111     val &= ~(s->regs_w1c[offset] & val);
1112
1113     /* Copy register write to backing store */
1114     s->regs[offset] = val | readonly;
1115
1116     /* Handle register write side effects */
1117     switch (offset) {
1118     case GEM_NWCTRL:
1119         if (val & GEM_NWCTRL_RXENA) {
1120             gem_get_rx_desc(s);
1121         }
1122         if (val & GEM_NWCTRL_TXSTART) {
1123             gem_transmit(s);
1124         }
1125         if (!(val & GEM_NWCTRL_TXENA)) {
1126             /* Reset to start of Q when transmit disabled. */
1127             s->tx_desc_addr = s->regs[GEM_TXQBASE];
1128         }
1129         if (val & GEM_NWCTRL_RXENA) {
1130             qemu_flush_queued_packets(qemu_get_queue(s->nic));
1131         }
1132         break;
1133
1134     case GEM_TXSTATUS:
1135         gem_update_int_status(s);
1136         break;
1137     case GEM_RXQBASE:
1138         s->rx_desc_addr = val;
1139         break;
1140     case GEM_TXQBASE:
1141         s->tx_desc_addr = val;
1142         break;
1143     case GEM_RXSTATUS:
1144         gem_update_int_status(s);
1145         break;
1146     case GEM_IER:
1147         s->regs[GEM_IMR] &= ~val;
1148         gem_update_int_status(s);
1149         break;
1150     case GEM_IDR:
1151         s->regs[GEM_IMR] |= val;
1152         gem_update_int_status(s);
1153         break;
1154     case GEM_PHYMNTNC:
1155         if (val & GEM_PHYMNTNC_OP_W) {
1156             uint32_t phy_addr, reg_num;
1157
1158             phy_addr = (val & GEM_PHYMNTNC_ADDR) >> GEM_PHYMNTNC_ADDR_SHFT;
1159             if (phy_addr == BOARD_PHY_ADDRESS) {
1160                 reg_num = (val & GEM_PHYMNTNC_REG) >> GEM_PHYMNTNC_REG_SHIFT;
1161                 gem_phy_write(s, reg_num, val);
1162             }
1163         }
1164         break;
1165     }
1166
1167     DB_PRINT("newval: 0x%08x\n", s->regs[offset]);
1168 }
1169
1170 static const MemoryRegionOps gem_ops = {
1171     .read = gem_read,
1172     .write = gem_write,
1173     .endianness = DEVICE_LITTLE_ENDIAN,
1174 };
1175
1176 static void gem_cleanup(NetClientState *nc)
1177 {
1178     GemState *s = qemu_get_nic_opaque(nc);
1179
1180     DB_PRINT("\n");
1181     s->nic = NULL;
1182 }
1183
1184 static void gem_set_link(NetClientState *nc)
1185 {
1186     DB_PRINT("\n");
1187     phy_update_link(qemu_get_nic_opaque(nc));
1188 }
1189
1190 static NetClientInfo net_gem_info = {
1191     .type = NET_CLIENT_OPTIONS_KIND_NIC,
1192     .size = sizeof(NICState),
1193     .can_receive = gem_can_receive,
1194     .receive = gem_receive,
1195     .cleanup = gem_cleanup,
1196     .link_status_changed = gem_set_link,
1197 };
1198
1199 static int gem_init(SysBusDevice *sbd)
1200 {
1201     DeviceState *dev = DEVICE(sbd);
1202     GemState *s = GEM(dev);
1203
1204     DB_PRINT("\n");
1205
1206     gem_init_register_masks(s);
1207     memory_region_init_io(&s->iomem, OBJECT(s), &gem_ops, s,
1208                           "enet", sizeof(s->regs));
1209     sysbus_init_mmio(sbd, &s->iomem);
1210     sysbus_init_irq(sbd, &s->irq);
1211     qemu_macaddr_default_if_unset(&s->conf.macaddr);
1212
1213     s->nic = qemu_new_nic(&net_gem_info, &s->conf,
1214             object_get_typename(OBJECT(dev)), dev->id, s);
1215
1216     return 0;
1217 }
1218
1219 static const VMStateDescription vmstate_cadence_gem = {
1220     .name = "cadence_gem",
1221     .version_id = 1,
1222     .minimum_version_id = 1,
1223     .minimum_version_id_old = 1,
1224     .fields      = (VMStateField[]) {
1225         VMSTATE_UINT32_ARRAY(regs, GemState, GEM_MAXREG),
1226         VMSTATE_UINT16_ARRAY(phy_regs, GemState, 32),
1227         VMSTATE_UINT8(phy_loop, GemState),
1228         VMSTATE_UINT32(rx_desc_addr, GemState),
1229         VMSTATE_UINT32(tx_desc_addr, GemState),
1230     }
1231 };
1232
1233 static Property gem_properties[] = {
1234     DEFINE_NIC_PROPERTIES(GemState, conf),
1235     DEFINE_PROP_END_OF_LIST(),
1236 };
1237
1238 static void gem_class_init(ObjectClass *klass, void *data)
1239 {
1240     DeviceClass *dc = DEVICE_CLASS(klass);
1241     SysBusDeviceClass *sdc = SYS_BUS_DEVICE_CLASS(klass);
1242
1243     sdc->init = gem_init;
1244     dc->props = gem_properties;
1245     dc->vmsd = &vmstate_cadence_gem;
1246     dc->reset = gem_reset;
1247 }
1248
1249 static const TypeInfo gem_info = {
1250     .name  = TYPE_CADENCE_GEM,
1251     .parent = TYPE_SYS_BUS_DEVICE,
1252     .instance_size  = sizeof(GemState),
1253     .class_init = gem_class_init,
1254 };
1255
1256 static void gem_register_types(void)
1257 {
1258     type_register_static(&gem_info);
1259 }
1260
1261 type_init(gem_register_types)