target/arm/helper.c

   1 #include "qemu/osdep.h"
   2 #include "trace.h"
   3 #include "cpu.h"
   4 #include "internals.h"
   5 #include "exec/gdbstub.h"
   6 #include "exec/helper-proto.h"
   7 #include "qemu/host-utils.h"
   8 #include "sysemu/arch_init.h"
   9 #include "sysemu/sysemu.h"
  10 #include "qemu/bitops.h"
  11 #include "qemu/crc32c.h"
  12 #include "exec/exec-all.h"
  13 #include "exec/cpu_ldst.h"
  14 #include "arm_ldst.h"
  15 #include <zlib.h> /* For crc32 */
  16 #include "exec/semihost.h"
  17 #include "sysemu/kvm.h"
  18
  19 #define ARM_CPU_FREQ 1000000000 /* FIXME: 1 GHz, should be configurable */
  20
  21 #ifndef CONFIG_USER_ONLY
  22 static bool get_phys_addr(CPUARMState *env, target_ulong address,
  23                           MMUAccessType access_type, ARMMMUIdx mmu_idx,
  24                           hwaddr *phys_ptr, MemTxAttrs *attrs, int *prot,
  25                           target_ulong *page_size, uint32_t *fsr,
  26                           ARMMMUFaultInfo *fi);
  27
  28 static bool get_phys_addr_lpae(CPUARMState *env, target_ulong address,
  29                                MMUAccessType access_type, ARMMMUIdx mmu_idx,
  30                                hwaddr *phys_ptr, MemTxAttrs *txattrs, int *prot,
  31                                target_ulong *page_size_ptr, uint32_t *fsr,
  32                                ARMMMUFaultInfo *fi);
  33
  34 /* Definitions for the PMCCNTR and PMCR registers */
  35 #define PMCRD   0x8
  36 #define PMCRC   0x4
  37 #define PMCRE   0x1
  38 #endif
  39
  40 static int vfp_gdb_get_reg(CPUARMState *env, uint8_t *buf, int reg)
  41 {
  42     int nregs;
  43
  44     /* VFP data registers are always little-endian.  */
  45     nregs = arm_feature(env, ARM_FEATURE_VFP3) ? 32 : 16;
  46     if (reg < nregs) {
  47         stfq_le_p(buf, env->vfp.regs[reg]);
  48         return 8;
  49     }
  50     if (arm_feature(env, ARM_FEATURE_NEON)) {
  51         /* Aliases for Q regs.  */
  52         nregs += 16;
  53         if (reg < nregs) {
  54             stfq_le_p(buf, env->vfp.regs[(reg - 32) * 2]);
  55             stfq_le_p(buf + 8, env->vfp.regs[(reg - 32) * 2 + 1]);
  56             return 16;
  57         }
  58     }
  59     switch (reg - nregs) {
  60     case 0: stl_p(buf, env->vfp.xregs[ARM_VFP_FPSID]); return 4;
  61     case 1: stl_p(buf, env->vfp.xregs[ARM_VFP_FPSCR]); return 4;
  62     case 2: stl_p(buf, env->vfp.xregs[ARM_VFP_FPEXC]); return 4;
  63     }
  64     return 0;
  65 }
  66
  67 static int vfp_gdb_set_reg(CPUARMState *env, uint8_t *buf, int reg)
  68 {
  69     int nregs;
  70
  71     nregs = arm_feature(env, ARM_FEATURE_VFP3) ? 32 : 16;
  72     if (reg < nregs) {
  73         env->vfp.regs[reg] = ldfq_le_p(buf);
  74         return 8;
  75     }
  76     if (arm_feature(env, ARM_FEATURE_NEON)) {
  77         nregs += 16;
  78         if (reg < nregs) {
  79             env->vfp.regs[(reg - 32) * 2] = ldfq_le_p(buf);
  80             env->vfp.regs[(reg - 32) * 2 + 1] = ldfq_le_p(buf + 8);
  81             return 16;
  82         }
  83     }
  84     switch (reg - nregs) {
  85     case 0: env->vfp.xregs[ARM_VFP_FPSID] = ldl_p(buf); return 4;
  86     case 1: env->vfp.xregs[ARM_VFP_FPSCR] = ldl_p(buf); return 4;
  87     case 2: env->vfp.xregs[ARM_VFP_FPEXC] = ldl_p(buf) & (1 << 30); return 4;
  88     }
  89     return 0;
  90 }
  91
  92 static int aarch64_fpu_gdb_get_reg(CPUARMState *env, uint8_t *buf, int reg)
  93 {
  94     switch (reg) {
  95     case 0 ... 31:
  96         /* 128 bit FP register */
  97         stfq_le_p(buf, env->vfp.regs[reg * 2]);
  98         stfq_le_p(buf + 8, env->vfp.regs[reg * 2 + 1]);
  99         return 16;
 100     case 32:
 101         /* FPSR */
 102         stl_p(buf, vfp_get_fpsr(env));
 103         return 4;
 104     case 33:
 105         /* FPCR */
 106         stl_p(buf, vfp_get_fpcr(env));
 107         return 4;
 108     default:
 109         return 0;
 110     }
 111 }
 112
 113 static int aarch64_fpu_gdb_set_reg(CPUARMState *env, uint8_t *buf, int reg)
 114 {
 115     switch (reg) {
 116     case 0 ... 31:
 117         /* 128 bit FP register */
 118         env->vfp.regs[reg * 2] = ldfq_le_p(buf);
 119         env->vfp.regs[reg * 2 + 1] = ldfq_le_p(buf + 8);
 120         return 16;
 121     case 32:
 122         /* FPSR */
 123         vfp_set_fpsr(env, ldl_p(buf));
 124         return 4;
 125     case 33:
 126         /* FPCR */
 127         vfp_set_fpcr(env, ldl_p(buf));
 128         return 4;
 129     default:
 130         return 0;
 131     }
 132 }
 133
 134 static uint64_t raw_read(CPUARMState *env, const ARMCPRegInfo *ri)
 135 {
 136     assert(ri->fieldoffset);
 137     if (cpreg_field_is_64bit(ri)) {
 138         return CPREG_FIELD64(env, ri);
 139     } else {
 140         return CPREG_FIELD32(env, ri);
 141     }
 142 }
 143
 144 static void raw_write(CPUARMState *env, const ARMCPRegInfo *ri,
 145                       uint64_t value)
 146 {
 147     assert(ri->fieldoffset);
 148     if (cpreg_field_is_64bit(ri)) {
 149         CPREG_FIELD64(env, ri) = value;
 150     } else {
 151         CPREG_FIELD32(env, ri) = value;
 152     }
 153 }
 154
 155 static void *raw_ptr(CPUARMState *env, const ARMCPRegInfo *ri)
 156 {
 157     return (char *)env + ri->fieldoffset;
 158 }
 159
 160 uint64_t read_raw_cp_reg(CPUARMState *env, const ARMCPRegInfo *ri)
 161 {
 162     /* Raw read of a coprocessor register (as needed for migration, etc). */
 163     if (ri->type & ARM_CP_CONST) {
 164         return ri->resetvalue;
 165     } else if (ri->raw_readfn) {
 166         return ri->raw_readfn(env, ri);
 167     } else if (ri->readfn) {
 168         return ri->readfn(env, ri);
 169     } else {
 170         return raw_read(env, ri);
 171     }
 172 }
 173
 174 static void write_raw_cp_reg(CPUARMState *env, const ARMCPRegInfo *ri,
 175                              uint64_t v)
 176 {
 177     /* Raw write of a coprocessor register (as needed for migration, etc).
 178      * Note that constant registers are treated as write-ignored; the
 179      * caller should check for success by whether a readback gives the
 180      * value written.
 181      */
 182     if (ri->type & ARM_CP_CONST) {
 183         return;
 184     } else if (ri->raw_writefn) {
 185         ri->raw_writefn(env, ri, v);
 186     } else if (ri->writefn) {
 187         ri->writefn(env, ri, v);
 188     } else {
 189         raw_write(env, ri, v);
 190     }
 191 }
 192
 193 static bool raw_accessors_invalid(const ARMCPRegInfo *ri)
 194 {
 195    /* Return true if the regdef would cause an assertion if you called
 196     * read_raw_cp_reg() or write_raw_cp_reg() on it (ie if it is a
 197     * program bug for it not to have the NO_RAW flag).
 198     * NB that returning false here doesn't necessarily mean that calling
 199     * read/write_raw_cp_reg() is safe, because we can't distinguish "has
 200     * read/write access functions which are safe for raw use" from "has
 201     * read/write access functions which have side effects but has forgotten
 202     * to provide raw access functions".
 203     * The tests here line up with the conditions in read/write_raw_cp_reg()
 204     * and assertions in raw_read()/raw_write().
 205     */
 206     if ((ri->type & ARM_CP_CONST) ||
 207         ri->fieldoffset ||
 208         ((ri->raw_writefn || ri->writefn) && (ri->raw_readfn || ri->readfn))) {
 209         return false;
 210     }
 211     return true;
 212 }
 213
 214 bool write_cpustate_to_list(ARMCPU *cpu)
 215 {
 216     /* Write the coprocessor state from cpu->env to the (index,value) list. */
 217     int i;
 218     bool ok = true;
 219
 220     for (i = 0; i < cpu->cpreg_array_len; i++) {
 221         uint32_t regidx = kvm_to_cpreg_id(cpu->cpreg_indexes[i]);
 222         const ARMCPRegInfo *ri;
 223
 224         ri = get_arm_cp_reginfo(cpu->cp_regs, regidx);
 225         if (!ri) {
 226             ok = false;
 227             continue;
 228         }
 229         if (ri->type & ARM_CP_NO_RAW) {
 230             continue;
 231         }
 232         cpu->cpreg_values[i] = read_raw_cp_reg(&cpu->env, ri);
 233     }
 234     return ok;
 235 }
 236
 237 bool write_list_to_cpustate(ARMCPU *cpu)
 238 {
 239     int i;
 240     bool ok = true;
 241
 242     for (i = 0; i < cpu->cpreg_array_len; i++) {
 243         uint32_t regidx = kvm_to_cpreg_id(cpu->cpreg_indexes[i]);
 244         uint64_t v = cpu->cpreg_values[i];
 245         const ARMCPRegInfo *ri;
 246
 247         ri = get_arm_cp_reginfo(cpu->cp_regs, regidx);
 248         if (!ri) {
 249             ok = false;
 250             continue;
 251         }
 252         if (ri->type & ARM_CP_NO_RAW) {
 253             continue;
 254         }
 255         /* Write value and confirm it reads back as written
 256          * (to catch read-only registers and partially read-only
 257          * registers where the incoming migration value doesn't match)
 258          */
 259         write_raw_cp_reg(&cpu->env, ri, v);
 260         if (read_raw_cp_reg(&cpu->env, ri) != v) {
 261             ok = false;
 262         }
 263     }
 264     return ok;
 265 }
 266
 267 static void add_cpreg_to_list(gpointer key, gpointer opaque)
 268 {
 269     ARMCPU *cpu = opaque;
 270     uint64_t regidx;
 271     const ARMCPRegInfo *ri;
 272
 273     regidx = *(uint32_t *)key;
 274     ri = get_arm_cp_reginfo(cpu->cp_regs, regidx);
 275
 276     if (!(ri->type & (ARM_CP_NO_RAW|ARM_CP_ALIAS))) {
 277         cpu->cpreg_indexes[cpu->cpreg_array_len] = cpreg_to_kvm_id(regidx);
 278         /* The value array need not be initialized at this point */
 279         cpu->cpreg_array_len++;
 280     }
 281 }
 282
 283 static void count_cpreg(gpointer key, gpointer opaque)
 284 {
 285     ARMCPU *cpu = opaque;
 286     uint64_t regidx;
 287     const ARMCPRegInfo *ri;
 288
 289     regidx = *(uint32_t *)key;
 290     ri = get_arm_cp_reginfo(cpu->cp_regs, regidx);
 291
 292     if (!(ri->type & (ARM_CP_NO_RAW|ARM_CP_ALIAS))) {
 293         cpu->cpreg_array_len++;
 294     }
 295 }
 296
 297 static gint cpreg_key_compare(gconstpointer a, gconstpointer b)
 298 {
 299     uint64_t aidx = cpreg_to_kvm_id(*(uint32_t *)a);
 300     uint64_t bidx = cpreg_to_kvm_id(*(uint32_t *)b);
 301
 302     if (aidx > bidx) {
 303         return 1;
 304     }
 305     if (aidx < bidx) {
 306         return -1;
 307     }
 308     return 0;
 309 }
 310
 311 void init_cpreg_list(ARMCPU *cpu)
 312 {
 313     /* Initialise the cpreg_tuples[] array based on the cp_regs hash.
 314      * Note that we require cpreg_tuples[] to be sorted by key ID.
 315      */
 316     GList *keys;
 317     int arraylen;
 318
 319     keys = g_hash_table_get_keys(cpu->cp_regs);
 320     keys = g_list_sort(keys, cpreg_key_compare);
 321
 322     cpu->cpreg_array_len = 0;
 323
 324     g_list_foreach(keys, count_cpreg, cpu);
 325
 326     arraylen = cpu->cpreg_array_len;
 327     cpu->cpreg_indexes = g_new(uint64_t, arraylen);
 328     cpu->cpreg_values = g_new(uint64_t, arraylen);
 329     cpu->cpreg_vmstate_indexes = g_new(uint64_t, arraylen);
 330     cpu->cpreg_vmstate_values = g_new(uint64_t, arraylen);
 331     cpu->cpreg_vmstate_array_len = cpu->cpreg_array_len;
 332     cpu->cpreg_array_len = 0;
 333
 334     g_list_foreach(keys, add_cpreg_to_list, cpu);
 335
 336     assert(cpu->cpreg_array_len == arraylen);
 337
 338     g_list_free(keys);
 339 }
 340
 341 /*
 342  * Some registers are not accessible if EL3.NS=0 and EL3 is using AArch32 but
 343  * they are accessible when EL3 is using AArch64 regardless of EL3.NS.
 344  *
 345  * access_el3_aa32ns: Used to check AArch32 register views.
 346  * access_el3_aa32ns_aa64any: Used to check both AArch32/64 register views.
 347  */
 348 static CPAccessResult access_el3_aa32ns(CPUARMState *env,
 349                                         const ARMCPRegInfo *ri,
 350                                         bool isread)
 351 {
 352     bool secure = arm_is_secure_below_el3(env);
 353
 354     assert(!arm_el_is_aa64(env, 3));
 355     if (secure) {
 356         return CP_ACCESS_TRAP_UNCATEGORIZED;
 357     }
 358     return CP_ACCESS_OK;
 359 }
 360
 361 static CPAccessResult access_el3_aa32ns_aa64any(CPUARMState *env,
 362                                                 const ARMCPRegInfo *ri,
 363                                                 bool isread)
 364 {
 365     if (!arm_el_is_aa64(env, 3)) {
 366         return access_el3_aa32ns(env, ri, isread);
 367     }
 368     return CP_ACCESS_OK;
 369 }
 370
 371 /* Some secure-only AArch32 registers trap to EL3 if used from
 372  * Secure EL1 (but are just ordinary UNDEF in other non-EL3 contexts).
 373  * Note that an access from Secure EL1 can only happen if EL3 is AArch64.
 374  * We assume that the .access field is set to PL1_RW.
 375  */
 376 static CPAccessResult access_trap_aa32s_el1(CPUARMState *env,
 377                                             const ARMCPRegInfo *ri,
 378                                             bool isread)
 379 {
 380     if (arm_current_el(env) == 3) {
 381         return CP_ACCESS_OK;
 382     }
 383     if (arm_is_secure_below_el3(env)) {
 384         return CP_ACCESS_TRAP_EL3;
 385     }
 386     /* This will be EL1 NS and EL2 NS, which just UNDEF */
 387     return CP_ACCESS_TRAP_UNCATEGORIZED;
 388 }
 389
 390 /* Check for traps to "powerdown debug" registers, which are controlled
 391  * by MDCR.TDOSA
 392  */
 393 static CPAccessResult access_tdosa(CPUARMState *env, const ARMCPRegInfo *ri,
 394                                    bool isread)
 395 {
 396     int el = arm_current_el(env);
 397
 398     if (el < 2 && (env->cp15.mdcr_el2 & MDCR_TDOSA)
 399         && !arm_is_secure_below_el3(env)) {
 400         return CP_ACCESS_TRAP_EL2;
 401     }
 402     if (el < 3 && (env->cp15.mdcr_el3 & MDCR_TDOSA)) {
 403         return CP_ACCESS_TRAP_EL3;
 404     }
 405     return CP_ACCESS_OK;
 406 }
 407
 408 /* Check for traps to "debug ROM" registers, which are controlled
 409  * by MDCR_EL2.TDRA for EL2 but by the more general MDCR_EL3.TDA for EL3.
 410  */
 411 static CPAccessResult access_tdra(CPUARMState *env, const ARMCPRegInfo *ri,
 412                                   bool isread)
 413 {
 414     int el = arm_current_el(env);
 415
 416     if (el < 2 && (env->cp15.mdcr_el2 & MDCR_TDRA)
 417         && !arm_is_secure_below_el3(env)) {
 418         return CP_ACCESS_TRAP_EL2;
 419     }
 420     if (el < 3 && (env->cp15.mdcr_el3 & MDCR_TDA)) {
 421         return CP_ACCESS_TRAP_EL3;
 422     }
 423     return CP_ACCESS_OK;
 424 }
 425
 426 /* Check for traps to general debug registers, which are controlled
 427  * by MDCR_EL2.TDA for EL2 and MDCR_EL3.TDA for EL3.
 428  */
 429 static CPAccessResult access_tda(CPUARMState *env, const ARMCPRegInfo *ri,
 430                                   bool isread)
 431 {
 432     int el = arm_current_el(env);
 433
 434     if (el < 2 && (env->cp15.mdcr_el2 & MDCR_TDA)
 435         && !arm_is_secure_below_el3(env)) {
 436         return CP_ACCESS_TRAP_EL2;
 437     }
 438     if (el < 3 && (env->cp15.mdcr_el3 & MDCR_TDA)) {
 439         return CP_ACCESS_TRAP_EL3;
 440     }
 441     return CP_ACCESS_OK;
 442 }
 443
 444 /* Check for traps to performance monitor registers, which are controlled
 445  * by MDCR_EL2.TPM for EL2 and MDCR_EL3.TPM for EL3.
 446  */
 447 static CPAccessResult access_tpm(CPUARMState *env, const ARMCPRegInfo *ri,
 448                                  bool isread)
 449 {
 450     int el = arm_current_el(env);
 451
 452     if (el < 2 && (env->cp15.mdcr_el2 & MDCR_TPM)
 453         && !arm_is_secure_below_el3(env)) {
 454         return CP_ACCESS_TRAP_EL2;
 455     }
 456     if (el < 3 && (env->cp15.mdcr_el3 & MDCR_TPM)) {
 457         return CP_ACCESS_TRAP_EL3;
 458     }
 459     return CP_ACCESS_OK;
 460 }
 461
 462 static void dacr_write(CPUARMState *env, const ARMCPRegInfo *ri, uint64_t value)
 463 {
 464     ARMCPU *cpu = arm_env_get_cpu(env);
 465
 466     raw_write(env, ri, value);
 467     tlb_flush(CPU(cpu)); /* Flush TLB as domain not tracked in TLB */
 468 }
 469
 470 static void fcse_write(CPUARMState *env, const ARMCPRegInfo *ri, uint64_t value)
 471 {
 472     ARMCPU *cpu = arm_env_get_cpu(env);
 473
 474     if (raw_read(env, ri) != value) {
 475         /* Unlike real hardware the qemu TLB uses virtual addresses,
 476          * not modified virtual addresses, so this causes a TLB flush.
 477          */
 478         tlb_flush(CPU(cpu));
 479         raw_write(env, ri, value);
 480     }
 481 }
 482
 483 static void contextidr_write(CPUARMState *env, const ARMCPRegInfo *ri,
 484                              uint64_t value)
 485 {
 486     ARMCPU *cpu = arm_env_get_cpu(env);
 487
 488     if (raw_read(env, ri) != value && !arm_feature(env, ARM_FEATURE_PMSA)
 489         && !extended_addresses_enabled(env)) {
 490         /* For VMSA (when not using the LPAE long descriptor page table
 491          * format) this register includes the ASID, so do a TLB flush.
 492          * For PMSA it is purely a process ID and no action is needed.
 493          */
 494         tlb_flush(CPU(cpu));
 495     }
 496     raw_write(env, ri, value);
 497 }
 498
 499 static void tlbiall_write(CPUARMState *env, const ARMCPRegInfo *ri,
 500                           uint64_t value)
 501 {
 502     /* Invalidate all (TLBIALL) */
 503     ARMCPU *cpu = arm_env_get_cpu(env);
 504
 505     tlb_flush(CPU(cpu));
 506 }
 507
 508 static void tlbimva_write(CPUARMState *env, const ARMCPRegInfo *ri,
 509                           uint64_t value)
 510 {
 511     /* Invalidate single TLB entry by MVA and ASID (TLBIMVA) */
 512     ARMCPU *cpu = arm_env_get_cpu(env);
 513
 514     tlb_flush_page(CPU(cpu), value & TARGET_PAGE_MASK);
 515 }
 516
 517 static void tlbiasid_write(CPUARMState *env, const ARMCPRegInfo *ri,
 518                            uint64_t value)
 519 {
 520     /* Invalidate by ASID (TLBIASID) */
 521     ARMCPU *cpu = arm_env_get_cpu(env);
 522
 523     tlb_flush(CPU(cpu));
 524 }
 525
 526 static void tlbimvaa_write(CPUARMState *env, const ARMCPRegInfo *ri,
 527                            uint64_t value)
 528 {
 529     /* Invalidate single entry by MVA, all ASIDs (TLBIMVAA) */
 530     ARMCPU *cpu = arm_env_get_cpu(env);
 531
 532     tlb_flush_page(CPU(cpu), value & TARGET_PAGE_MASK);
 533 }
 534
 535 /* IS variants of TLB operations must affect all cores */
 536 static void tlbiall_is_write(CPUARMState *env, const ARMCPRegInfo *ri,
 537                              uint64_t value)
 538 {
 539     CPUState *cs = ENV_GET_CPU(env);
 540
 541     tlb_flush_all_cpus_synced(cs);
 542 }
 543
 544 static void tlbiasid_is_write(CPUARMState *env, const ARMCPRegInfo *ri,
 545                              uint64_t value)
 546 {
 547     CPUState *cs = ENV_GET_CPU(env);
 548
 549     tlb_flush_all_cpus_synced(cs);
 550 }
 551
 552 static void tlbimva_is_write(CPUARMState *env, const ARMCPRegInfo *ri,
 553                              uint64_t value)
 554 {
 555     CPUState *cs = ENV_GET_CPU(env);
 556
 557     tlb_flush_page_all_cpus_synced(cs, value & TARGET_PAGE_MASK);
 558 }
 559
 560 static void tlbimvaa_is_write(CPUARMState *env, const ARMCPRegInfo *ri,
 561                              uint64_t value)
 562 {
 563     CPUState *cs = ENV_GET_CPU(env);
 564
 565     tlb_flush_page_all_cpus_synced(cs, value & TARGET_PAGE_MASK);
 566 }
 567
 568 static void tlbiall_nsnh_write(CPUARMState *env, const ARMCPRegInfo *ri,
 569                                uint64_t value)
 570 {
 571     CPUState *cs = ENV_GET_CPU(env);
 572
 573     tlb_flush_by_mmuidx(cs,
 574                         ARMMMUIdxBit_S12NSE1 |
 575                         ARMMMUIdxBit_S12NSE0 |
 576                         ARMMMUIdxBit_S2NS);
 577 }
 578
 579 static void tlbiall_nsnh_is_write(CPUARMState *env, const ARMCPRegInfo *ri,
 580                                   uint64_t value)
 581 {
 582     CPUState *cs = ENV_GET_CPU(env);
 583
 584     tlb_flush_by_mmuidx_all_cpus_synced(cs,
 585                                         ARMMMUIdxBit_S12NSE1 |
 586                                         ARMMMUIdxBit_S12NSE0 |
 587                                         ARMMMUIdxBit_S2NS);
 588 }
 589
 590 static void tlbiipas2_write(CPUARMState *env, const ARMCPRegInfo *ri,
 591                             uint64_t value)
 592 {
 593     /* Invalidate by IPA. This has to invalidate any structures that
 594      * contain only stage 2 translation information, but does not need
 595      * to apply to structures that contain combined stage 1 and stage 2
 596      * translation information.
 597      * This must NOP if EL2 isn't implemented or SCR_EL3.NS is zero.
 598      */
 599     CPUState *cs = ENV_GET_CPU(env);
 600     uint64_t pageaddr;
 601
 602     if (!arm_feature(env, ARM_FEATURE_EL2) || !(env->cp15.scr_el3 & SCR_NS)) {
 603         return;
 604     }
 605
 606     pageaddr = sextract64(value << 12, 0, 40);
 607
 608     tlb_flush_page_by_mmuidx(cs, pageaddr, ARMMMUIdxBit_S2NS);
 609 }
 610
 611 static void tlbiipas2_is_write(CPUARMState *env, const ARMCPRegInfo *ri,
 612                                uint64_t value)
 613 {
 614     CPUState *cs = ENV_GET_CPU(env);
 615     uint64_t pageaddr;
 616
 617     if (!arm_feature(env, ARM_FEATURE_EL2) || !(env->cp15.scr_el3 & SCR_NS)) {
 618         return;
 619     }
 620
 621     pageaddr = sextract64(value << 12, 0, 40);
 622
 623     tlb_flush_page_by_mmuidx_all_cpus_synced(cs, pageaddr,
 624                                              ARMMMUIdxBit_S2NS);
 625 }
 626
 627 static void tlbiall_hyp_write(CPUARMState *env, const ARMCPRegInfo *ri,
 628                               uint64_t value)
 629 {
 630     CPUState *cs = ENV_GET_CPU(env);
 631
 632     tlb_flush_by_mmuidx(cs, ARMMMUIdxBit_S1E2);
 633 }
 634
 635 static void tlbiall_hyp_is_write(CPUARMState *env, const ARMCPRegInfo *ri,
 636                                  uint64_t value)
 637 {
 638     CPUState *cs = ENV_GET_CPU(env);
 639
 640     tlb_flush_by_mmuidx_all_cpus_synced(cs, ARMMMUIdxBit_S1E2);
 641 }
 642
 643 static void tlbimva_hyp_write(CPUARMState *env, const ARMCPRegInfo *ri,
 644                               uint64_t value)
 645 {
 646     CPUState *cs = ENV_GET_CPU(env);
 647     uint64_t pageaddr = value & ~MAKE_64BIT_MASK(0, 12);
 648
 649     tlb_flush_page_by_mmuidx(cs, pageaddr, ARMMMUIdxBit_S1E2);
 650 }
 651
 652 static void tlbimva_hyp_is_write(CPUARMState *env, const ARMCPRegInfo *ri,
 653                                  uint64_t value)
 654 {
 655     CPUState *cs = ENV_GET_CPU(env);
 656     uint64_t pageaddr = value & ~MAKE_64BIT_MASK(0, 12);
 657
 658     tlb_flush_page_by_mmuidx_all_cpus_synced(cs, pageaddr,
 659                                              ARMMMUIdxBit_S1E2);
 660 }
 661
 662 static const ARMCPRegInfo cp_reginfo[] = {
 663     /* Define the secure and non-secure FCSE identifier CP registers
 664      * separately because there is no secure bank in V8 (no _EL3).  This allows
 665      * the secure register to be properly reset and migrated. There is also no
 666      * v8 EL1 version of the register so the non-secure instance stands alone.
 667      */
 668     { .name = "FCSEIDR(NS)",
 669       .cp = 15, .opc1 = 0, .crn = 13, .crm = 0, .opc2 = 0,
 670       .access = PL1_RW, .secure = ARM_CP_SECSTATE_NS,
 671       .fieldoffset = offsetof(CPUARMState, cp15.fcseidr_ns),
 672       .resetvalue = 0, .writefn = fcse_write, .raw_writefn = raw_write, },
 673     { .name = "FCSEIDR(S)",
 674       .cp = 15, .opc1 = 0, .crn = 13, .crm = 0, .opc2 = 0,
 675       .access = PL1_RW, .secure = ARM_CP_SECSTATE_S,
 676       .fieldoffset = offsetof(CPUARMState, cp15.fcseidr_s),
 677       .resetvalue = 0, .writefn = fcse_write, .raw_writefn = raw_write, },
 678     /* Define the secure and non-secure context identifier CP registers
 679      * separately because there is no secure bank in V8 (no _EL3).  This allows
 680      * the secure register to be properly reset and migrated.  In the
 681      * non-secure case, the 32-bit register will have reset and migration
 682      * disabled during registration as it is handled by the 64-bit instance.
 683      */
 684     { .name = "CONTEXTIDR_EL1", .state = ARM_CP_STATE_BOTH,
 685       .opc0 = 3, .opc1 = 0, .crn = 13, .crm = 0, .opc2 = 1,
 686       .access = PL1_RW, .secure = ARM_CP_SECSTATE_NS,
 687       .fieldoffset = offsetof(CPUARMState, cp15.contextidr_el[1]),
 688       .resetvalue = 0, .writefn = contextidr_write, .raw_writefn = raw_write, },
 689     { .name = "CONTEXTIDR(S)", .state = ARM_CP_STATE_AA32,
 690       .cp = 15, .opc1 = 0, .crn = 13, .crm = 0, .opc2 = 1,
 691       .access = PL1_RW, .secure = ARM_CP_SECSTATE_S,
 692       .fieldoffset = offsetof(CPUARMState, cp15.contextidr_s),
 693       .resetvalue = 0, .writefn = contextidr_write, .raw_writefn = raw_write, },
 694     REGINFO_SENTINEL
 695 };
 696
 697 static const ARMCPRegInfo not_v8_cp_reginfo[] = {
 698     /* NB: Some of these registers exist in v8 but with more precise
 699      * definitions that don't use CP_ANY wildcards (mostly in v8_cp_reginfo[]).
 700      */
 701     /* MMU Domain access control / MPU write buffer control */
 702     { .name = "DACR",
 703       .cp = 15, .opc1 = CP_ANY, .crn = 3, .crm = CP_ANY, .opc2 = CP_ANY,
 704       .access = PL1_RW, .resetvalue = 0,
 705       .writefn = dacr_write, .raw_writefn = raw_write,
 706       .bank_fieldoffsets = { offsetoflow32(CPUARMState, cp15.dacr_s),
 707                              offsetoflow32(CPUARMState, cp15.dacr_ns) } },
 708     /* ARMv7 allocates a range of implementation defined TLB LOCKDOWN regs.
 709      * For v6 and v5, these mappings are overly broad.
 710      */
 711     { .name = "TLB_LOCKDOWN", .cp = 15, .crn = 10, .crm = 0,
 712       .opc1 = CP_ANY, .opc2 = CP_ANY, .access = PL1_RW, .type = ARM_CP_NOP },
 713     { .name = "TLB_LOCKDOWN", .cp = 15, .crn = 10, .crm = 1,
 714       .opc1 = CP_ANY, .opc2 = CP_ANY, .access = PL1_RW, .type = ARM_CP_NOP },
 715     { .name = "TLB_LOCKDOWN", .cp = 15, .crn = 10, .crm = 4,
 716       .opc1 = CP_ANY, .opc2 = CP_ANY, .access = PL1_RW, .type = ARM_CP_NOP },
 717     { .name = "TLB_LOCKDOWN", .cp = 15, .crn = 10, .crm = 8,
 718       .opc1 = CP_ANY, .opc2 = CP_ANY, .access = PL1_RW, .type = ARM_CP_NOP },
 719     /* Cache maintenance ops; some of this space may be overridden later. */
 720     { .name = "CACHEMAINT", .cp = 15, .crn = 7, .crm = CP_ANY,
 721       .opc1 = 0, .opc2 = CP_ANY, .access = PL1_W,
 722       .type = ARM_CP_NOP | ARM_CP_OVERRIDE },
 723     REGINFO_SENTINEL
 724 };
 725
 726 static const ARMCPRegInfo not_v6_cp_reginfo[] = {
 727     /* Not all pre-v6 cores implemented this WFI, so this is slightly
 728      * over-broad.
 729      */
 730     { .name = "WFI_v5", .cp = 15, .crn = 7, .crm = 8, .opc1 = 0, .opc2 = 2,
 731       .access = PL1_W, .type = ARM_CP_WFI },
 732     REGINFO_SENTINEL
 733 };
 734
 735 static const ARMCPRegInfo not_v7_cp_reginfo[] = {
 736     /* Standard v6 WFI (also used in some pre-v6 cores); not in v7 (which
 737      * is UNPREDICTABLE; we choose to NOP as most implementations do).
 738      */
 739     { .name = "WFI_v6", .cp = 15, .crn = 7, .crm = 0, .opc1 = 0, .opc2 = 4,
 740       .access = PL1_W, .type = ARM_CP_WFI },
 741     /* L1 cache lockdown. Not architectural in v6 and earlier but in practice
 742      * implemented in 926, 946, 1026, 1136, 1176 and 11MPCore. StrongARM and
 743      * OMAPCP will override this space.
 744      */
 745     { .name = "DLOCKDOWN", .cp = 15, .crn = 9, .crm = 0, .opc1 = 0, .opc2 = 0,
 746       .access = PL1_RW, .fieldoffset = offsetof(CPUARMState, cp15.c9_data),
 747       .resetvalue = 0 },
 748     { .name = "ILOCKDOWN", .cp = 15, .crn = 9, .crm = 0, .opc1 = 0, .opc2 = 1,
 749       .access = PL1_RW, .fieldoffset = offsetof(CPUARMState, cp15.c9_insn),
 750       .resetvalue = 0 },
 751     /* v6 doesn't have the cache ID registers but Linux reads them anyway */
 752     { .name = "DUMMY", .cp = 15, .crn = 0, .crm = 0, .opc1 = 1, .opc2 = CP_ANY,
 753       .access = PL1_R, .type = ARM_CP_CONST | ARM_CP_NO_RAW,
 754       .resetvalue = 0 },
 755     /* We don't implement pre-v7 debug but most CPUs had at least a DBGDIDR;
 756      * implementing it as RAZ means the "debug architecture version" bits
 757      * will read as a reserved value, which should cause Linux to not try
 758      * to use the debug hardware.
 759      */
 760     { .name = "DBGDIDR", .cp = 14, .crn = 0, .crm = 0, .opc1 = 0, .opc2 = 0,
 761       .access = PL0_R, .type = ARM_CP_CONST, .resetvalue = 0 },
 762     /* MMU TLB control. Note that the wildcarding means we cover not just
 763      * the unified TLB ops but also the dside/iside/inner-shareable variants.
 764      */
 765     { .name = "TLBIALL", .cp = 15, .crn = 8, .crm = CP_ANY,
 766       .opc1 = CP_ANY, .opc2 = 0, .access = PL1_W, .writefn = tlbiall_write,
 767       .type = ARM_CP_NO_RAW },
 768     { .name = "TLBIMVA", .cp = 15, .crn = 8, .crm = CP_ANY,
 769       .opc1 = CP_ANY, .opc2 = 1, .access = PL1_W, .writefn = tlbimva_write,
 770       .type = ARM_CP_NO_RAW },
 771     { .name = "TLBIASID", .cp = 15, .crn = 8, .crm = CP_ANY,
 772       .opc1 = CP_ANY, .opc2 = 2, .access = PL1_W, .writefn = tlbiasid_write,
 773       .type = ARM_CP_NO_RAW },
 774     { .name = "TLBIMVAA", .cp = 15, .crn = 8, .crm = CP_ANY,
 775       .opc1 = CP_ANY, .opc2 = 3, .access = PL1_W, .writefn = tlbimvaa_write,
 776       .type = ARM_CP_NO_RAW },
 777     { .name = "PRRR", .cp = 15, .crn = 10, .crm = 2,
 778       .opc1 = 0, .opc2 = 0, .access = PL1_RW, .type = ARM_CP_NOP },
 779     { .name = "NMRR", .cp = 15, .crn = 10, .crm = 2,
 780       .opc1 = 0, .opc2 = 1, .access = PL1_RW, .type = ARM_CP_NOP },
 781     REGINFO_SENTINEL
 782 };
 783
 784 static void cpacr_write(CPUARMState *env, const ARMCPRegInfo *ri,
 785                         uint64_t value)
 786 {
 787     uint32_t mask = 0;
 788
 789     /* In ARMv8 most bits of CPACR_EL1 are RES0. */
 790     if (!arm_feature(env, ARM_FEATURE_V8)) {
 791         /* ARMv7 defines bits for unimplemented coprocessors as RAZ/WI.
 792          * ASEDIS [31] and D32DIS [30] are both UNK/SBZP without VFP.
 793          * TRCDIS [28] is RAZ/WI since we do not implement a trace macrocell.
 794          */
 795         if (arm_feature(env, ARM_FEATURE_VFP)) {
 796             /* VFP coprocessor: cp10 & cp11 [23:20] */
 797             mask |= (1 << 31) | (1 << 30) | (0xf << 20);
 798
 799             if (!arm_feature(env, ARM_FEATURE_NEON)) {
 800                 /* ASEDIS [31] bit is RAO/WI */
 801                 value |= (1 << 31);
 802             }
 803
 804             /* VFPv3 and upwards with NEON implement 32 double precision
 805              * registers (D0-D31).
 806              */
 807             if (!arm_feature(env, ARM_FEATURE_NEON) ||
 808                     !arm_feature(env, ARM_FEATURE_VFP3)) {
 809                 /* D32DIS [30] is RAO/WI if D16-31 are not implemented. */
 810                 value |= (1 << 30);
 811             }
 812         }
 813         value &= mask;
 814     }
 815     env->cp15.cpacr_el1 = value;
 816 }
 817
 818 static CPAccessResult cpacr_access(CPUARMState *env, const ARMCPRegInfo *ri,
 819                                    bool isread)
 820 {
 821     if (arm_feature(env, ARM_FEATURE_V8)) {
 822         /* Check if CPACR accesses are to be trapped to EL2 */
 823         if (arm_current_el(env) == 1 &&
 824             (env->cp15.cptr_el[2] & CPTR_TCPAC) && !arm_is_secure(env)) {
 825             return CP_ACCESS_TRAP_EL2;
 826         /* Check if CPACR accesses are to be trapped to EL3 */
 827         } else if (arm_current_el(env) < 3 &&
 828                    (env->cp15.cptr_el[3] & CPTR_TCPAC)) {
 829             return CP_ACCESS_TRAP_EL3;
 830         }
 831     }
 832
 833     return CP_ACCESS_OK;
 834 }
 835
 836 static CPAccessResult cptr_access(CPUARMState *env, const ARMCPRegInfo *ri,
 837                                   bool isread)
 838 {
 839     /* Check if CPTR accesses are set to trap to EL3 */
 840     if (arm_current_el(env) == 2 && (env->cp15.cptr_el[3] & CPTR_TCPAC)) {
 841         return CP_ACCESS_TRAP_EL3;
 842     }
 843
 844     return CP_ACCESS_OK;
 845 }
 846
 847 static const ARMCPRegInfo v6_cp_reginfo[] = {
 848     /* prefetch by MVA in v6, NOP in v7 */
 849     { .name = "MVA_prefetch",
 850       .cp = 15, .crn = 7, .crm = 13, .opc1 = 0, .opc2 = 1,
 851       .access = PL1_W, .type = ARM_CP_NOP },
 852     /* We need to break the TB after ISB to execute self-modifying code
 853      * correctly and also to take any pending interrupts immediately.
 854      * So use arm_cp_write_ignore() function instead of ARM_CP_NOP flag.
 855      */
 856     { .name = "ISB", .cp = 15, .crn = 7, .crm = 5, .opc1 = 0, .opc2 = 4,
 857       .access = PL0_W, .type = ARM_CP_NO_RAW, .writefn = arm_cp_write_ignore },
 858     { .name = "DSB", .cp = 15, .crn = 7, .crm = 10, .opc1 = 0, .opc2 = 4,
 859       .access = PL0_W, .type = ARM_CP_NOP },
 860     { .name = "DMB", .cp = 15, .crn = 7, .crm = 10, .opc1 = 0, .opc2 = 5,
 861       .access = PL0_W, .type = ARM_CP_NOP },
 862     { .name = "IFAR", .cp = 15, .crn = 6, .crm = 0, .opc1 = 0, .opc2 = 2,
 863       .access = PL1_RW,
 864       .bank_fieldoffsets = { offsetof(CPUARMState, cp15.ifar_s),
 865                              offsetof(CPUARMState, cp15.ifar_ns) },
 866       .resetvalue = 0, },
 867     /* Watchpoint Fault Address Register : should actually only be present
 868      * for 1136, 1176, 11MPCore.
 869      */
 870     { .name = "WFAR", .cp = 15, .crn = 6, .crm = 0, .opc1 = 0, .opc2 = 1,
 871       .access = PL1_RW, .type = ARM_CP_CONST, .resetvalue = 0, },
 872     { .name = "CPACR", .state = ARM_CP_STATE_BOTH, .opc0 = 3,
 873       .crn = 1, .crm = 0, .opc1 = 0, .opc2 = 2, .accessfn = cpacr_access,
 874       .access = PL1_RW, .fieldoffset = offsetof(CPUARMState, cp15.cpacr_el1),
 875       .resetvalue = 0, .writefn = cpacr_write },
 876     REGINFO_SENTINEL
 877 };
 878
 879 static CPAccessResult pmreg_access(CPUARMState *env, const ARMCPRegInfo *ri,
 880                                    bool isread)
 881 {
 882     /* Performance monitor registers user accessibility is controlled
 883      * by PMUSERENR. MDCR_EL2.TPM and MDCR_EL3.TPM allow configurable
 884      * trapping to EL2 or EL3 for other accesses.
 885      */
 886     int el = arm_current_el(env);
 887
 888     if (el == 0 && !(env->cp15.c9_pmuserenr & 1)) {
 889         return CP_ACCESS_TRAP;
 890     }
 891     if (el < 2 && (env->cp15.mdcr_el2 & MDCR_TPM)
 892         && !arm_is_secure_below_el3(env)) {
 893         return CP_ACCESS_TRAP_EL2;
 894     }
 895     if (el < 3 && (env->cp15.mdcr_el3 & MDCR_TPM)) {
 896         return CP_ACCESS_TRAP_EL3;
 897     }
 898
 899     return CP_ACCESS_OK;
 900 }
 901
 902 static CPAccessResult pmreg_access_xevcntr(CPUARMState *env,
 903                                            const ARMCPRegInfo *ri,
 904                                            bool isread)
 905 {
 906     /* ER: event counter read trap control */
 907     if (arm_feature(env, ARM_FEATURE_V8)
 908         && arm_current_el(env) == 0
 909         && (env->cp15.c9_pmuserenr & (1 << 3)) != 0
 910         && isread) {
 911         return CP_ACCESS_OK;
 912     }
 913
 914     return pmreg_access(env, ri, isread);
 915 }
 916
 917 static CPAccessResult pmreg_access_swinc(CPUARMState *env,
 918                                          const ARMCPRegInfo *ri,
 919                                          bool isread)
 920 {
 921     /* SW: software increment write trap control */
 922     if (arm_feature(env, ARM_FEATURE_V8)
 923         && arm_current_el(env) == 0
 924         && (env->cp15.c9_pmuserenr & (1 << 1)) != 0
 925         && !isread) {
 926         return CP_ACCESS_OK;
 927     }
 928
 929     return pmreg_access(env, ri, isread);
 930 }
 931
 932 #ifndef CONFIG_USER_ONLY
 933
 934 static CPAccessResult pmreg_access_selr(CPUARMState *env,
 935                                         const ARMCPRegInfo *ri,
 936                                         bool isread)
 937 {
 938     /* ER: event counter read trap control */
 939     if (arm_feature(env, ARM_FEATURE_V8)
 940         && arm_current_el(env) == 0
 941         && (env->cp15.c9_pmuserenr & (1 << 3)) != 0) {
 942         return CP_ACCESS_OK;
 943     }
 944
 945     return pmreg_access(env, ri, isread);
 946 }
 947
 948 static CPAccessResult pmreg_access_ccntr(CPUARMState *env,
 949                                          const ARMCPRegInfo *ri,
 950                                          bool isread)
 951 {
 952     /* CR: cycle counter read trap control */
 953     if (arm_feature(env, ARM_FEATURE_V8)
 954         && arm_current_el(env) == 0
 955         && (env->cp15.c9_pmuserenr & (1 << 2)) != 0
 956         && isread) {
 957         return CP_ACCESS_OK;
 958     }
 959
 960     return pmreg_access(env, ri, isread);
 961 }
 962
 963 static inline bool arm_ccnt_enabled(CPUARMState *env)
 964 {
 965     /* This does not support checking PMCCFILTR_EL0 register */
 966
 967     if (!(env->cp15.c9_pmcr & PMCRE)) {
 968         return false;
 969     }
 970
 971     return true;
 972 }
 973
 974 void pmccntr_sync(CPUARMState *env)
 975 {
 976     uint64_t temp_ticks;
 977
 978     temp_ticks = muldiv64(qemu_clock_get_ns(QEMU_CLOCK_VIRTUAL),
 979                           ARM_CPU_FREQ, NANOSECONDS_PER_SECOND);
 980
 981     if (env->cp15.c9_pmcr & PMCRD) {
 982         /* Increment once every 64 processor clock cycles */
 983         temp_ticks /= 64;
 984     }
 985
 986     if (arm_ccnt_enabled(env)) {
 987         env->cp15.c15_ccnt = temp_ticks - env->cp15.c15_ccnt;
 988     }
 989 }
 990
 991 static void pmcr_write(CPUARMState *env, const ARMCPRegInfo *ri,
 992                        uint64_t value)
 993 {
 994     pmccntr_sync(env);
 995
 996     if (value & PMCRC) {
 997         /* The counter has been reset */
 998         env->cp15.c15_ccnt = 0;
 999     }
1000
1001     /* only the DP, X, D and E bits are writable */
1002     env->cp15.c9_pmcr &= ~0x39;
1003     env->cp15.c9_pmcr |= (value & 0x39);
1004
1005     pmccntr_sync(env);
1006 }
1007
1008 static uint64_t pmccntr_read(CPUARMState *env, const ARMCPRegInfo *ri)
1009 {
1010     uint64_t total_ticks;
1011
1012     if (!arm_ccnt_enabled(env)) {
1013         /* Counter is disabled, do not change value */
1014         return env->cp15.c15_ccnt;
1015     }
1016
1017     total_ticks = muldiv64(qemu_clock_get_ns(QEMU_CLOCK_VIRTUAL),
1018                            ARM_CPU_FREQ, NANOSECONDS_PER_SECOND);
1019
1020     if (env->cp15.c9_pmcr & PMCRD) {
1021         /* Increment once every 64 processor clock cycles */
1022         total_ticks /= 64;
1023     }
1024     return total_ticks - env->cp15.c15_ccnt;
1025 }
1026
1027 static void pmselr_write(CPUARMState *env, const ARMCPRegInfo *ri,
1028                          uint64_t value)
1029 {
1030     /* The value of PMSELR.SEL affects the behavior of PMXEVTYPER and
1031      * PMXEVCNTR. We allow [0..31] to be written to PMSELR here; in the
1032      * meanwhile, we check PMSELR.SEL when PMXEVTYPER and PMXEVCNTR are
1033      * accessed.
1034      */
1035     env->cp15.c9_pmselr = value & 0x1f;
1036 }
1037
1038 static void pmccntr_write(CPUARMState *env, const ARMCPRegInfo *ri,
1039                         uint64_t value)
1040 {
1041     uint64_t total_ticks;
1042
1043     if (!arm_ccnt_enabled(env)) {
1044         /* Counter is disabled, set the absolute value */
1045         env->cp15.c15_ccnt = value;
1046         return;
1047     }
1048
1049     total_ticks = muldiv64(qemu_clock_get_ns(QEMU_CLOCK_VIRTUAL),
1050                            ARM_CPU_FREQ, NANOSECONDS_PER_SECOND);
1051
1052     if (env->cp15.c9_pmcr & PMCRD) {
1053         /* Increment once every 64 processor clock cycles */
1054         total_ticks /= 64;
1055     }
1056     env->cp15.c15_ccnt = total_ticks - value;
1057 }
1058
1059 static void pmccntr_write32(CPUARMState *env, const ARMCPRegInfo *ri,
1060                             uint64_t value)
1061 {
1062     uint64_t cur_val = pmccntr_read(env, NULL);
1063
1064     pmccntr_write(env, ri, deposit64(cur_val, 0, 32, value));
1065 }
1066
1067 #else /* CONFIG_USER_ONLY */
1068
1069 void pmccntr_sync(CPUARMState *env)
1070 {
1071 }
1072
1073 #endif
1074
1075 static void pmccfiltr_write(CPUARMState *env, const ARMCPRegInfo *ri,
1076                             uint64_t value)
1077 {
1078     pmccntr_sync(env);
1079     env->cp15.pmccfiltr_el0 = value & 0x7E000000;
1080     pmccntr_sync(env);
1081 }
1082
1083 static void pmcntenset_write(CPUARMState *env, const ARMCPRegInfo *ri,
1084                             uint64_t value)
1085 {
1086     value &= (1 << 31);
1087     env->cp15.c9_pmcnten |= value;
1088 }
1089
1090 static void pmcntenclr_write(CPUARMState *env, const ARMCPRegInfo *ri,
1091                              uint64_t value)
1092 {
1093     value &= (1 << 31);
1094     env->cp15.c9_pmcnten &= ~value;
1095 }
1096
1097 static void pmovsr_write(CPUARMState *env, const ARMCPRegInfo *ri,
1098                          uint64_t value)
1099 {
1100     env->cp15.c9_pmovsr &= ~value;
1101 }
1102
1103 static void pmxevtyper_write(CPUARMState *env, const ARMCPRegInfo *ri,
1104                              uint64_t value)
1105 {
1106     /* Attempts to access PMXEVTYPER are CONSTRAINED UNPREDICTABLE when
1107      * PMSELR value is equal to or greater than the number of implemented
1108      * counters, but not equal to 0x1f. We opt to behave as a RAZ/WI.
1109      */
1110     if (env->cp15.c9_pmselr == 0x1f) {
1111         pmccfiltr_write(env, ri, value);
1112     }
1113 }
1114
1115 static uint64_t pmxevtyper_read(CPUARMState *env, const ARMCPRegInfo *ri)
1116 {
1117     /* We opt to behave as a RAZ/WI when attempts to access PMXEVTYPER
1118      * are CONSTRAINED UNPREDICTABLE. See comments in pmxevtyper_write().
1119      */
1120     if (env->cp15.c9_pmselr == 0x1f) {
1121         return env->cp15.pmccfiltr_el0;
1122     } else {
1123         return 0;
1124     }
1125 }
1126
1127 static void pmuserenr_write(CPUARMState *env, const ARMCPRegInfo *ri,
1128                             uint64_t value)
1129 {
1130     if (arm_feature(env, ARM_FEATURE_V8)) {
1131         env->cp15.c9_pmuserenr = value & 0xf;
1132     } else {
1133         env->cp15.c9_pmuserenr = value & 1;
1134     }
1135 }
1136
1137 static void pmintenset_write(CPUARMState *env, const ARMCPRegInfo *ri,
1138                              uint64_t value)
1139 {
1140     /* We have no event counters so only the C bit can be changed */
1141     value &= (1 << 31);
1142     env->cp15.c9_pminten |= value;
1143 }
1144
1145 static void pmintenclr_write(CPUARMState *env, const ARMCPRegInfo *ri,
1146                              uint64_t value)
1147 {
1148     value &= (1 << 31);
1149     env->cp15.c9_pminten &= ~value;
1150 }
1151
1152 static void vbar_write(CPUARMState *env, const ARMCPRegInfo *ri,
1153                        uint64_t value)
1154 {
1155     /* Note that even though the AArch64 view of this register has bits
1156      * [10:0] all RES0 we can only mask the bottom 5, to comply with the
1157      * architectural requirements for bits which are RES0 only in some
1158      * contexts. (ARMv8 would permit us to do no masking at all, but ARMv7
1159      * requires the bottom five bits to be RAZ/WI because they're UNK/SBZP.)
1160      */
1161     raw_write(env, ri, value & ~0x1FULL);
1162 }
1163
1164 static void scr_write(CPUARMState *env, const ARMCPRegInfo *ri, uint64_t value)
1165 {
1166     /* We only mask off bits that are RES0 both for AArch64 and AArch32.
1167      * For bits that vary between AArch32/64, code needs to check the
1168      * current execution mode before directly using the feature bit.
1169      */
1170     uint32_t valid_mask = SCR_AARCH64_MASK | SCR_AARCH32_MASK;
1171
1172     if (!arm_feature(env, ARM_FEATURE_EL2)) {
1173         valid_mask &= ~SCR_HCE;
1174
1175         /* On ARMv7, SMD (or SCD as it is called in v7) is only
1176          * supported if EL2 exists. The bit is UNK/SBZP when
1177          * EL2 is unavailable. In QEMU ARMv7, we force it to always zero
1178          * when EL2 is unavailable.
1179          * On ARMv8, this bit is always available.
1180          */
1181         if (arm_feature(env, ARM_FEATURE_V7) &&
1182             !arm_feature(env, ARM_FEATURE_V8)) {
1183             valid_mask &= ~SCR_SMD;
1184         }
1185     }
1186
1187     /* Clear all-context RES0 bits.  */
1188     value &= valid_mask;
1189     raw_write(env, ri, value);
1190 }
1191
1192 static uint64_t ccsidr_read(CPUARMState *env, const ARMCPRegInfo *ri)
1193 {
1194     ARMCPU *cpu = arm_env_get_cpu(env);
1195
1196     /* Acquire the CSSELR index from the bank corresponding to the CCSIDR
1197      * bank
1198      */
1199     uint32_t index = A32_BANKED_REG_GET(env, csselr,
1200                                         ri->secure & ARM_CP_SECSTATE_S);
1201
1202     return cpu->ccsidr[index];
1203 }
1204
1205 static void csselr_write(CPUARMState *env, const ARMCPRegInfo *ri,
1206                          uint64_t value)
1207 {
1208     raw_write(env, ri, value & 0xf);
1209 }
1210
1211 static uint64_t isr_read(CPUARMState *env, const ARMCPRegInfo *ri)
1212 {
1213     CPUState *cs = ENV_GET_CPU(env);
1214     uint64_t ret = 0;
1215
1216     if (cs->interrupt_request & CPU_INTERRUPT_HARD) {
1217         ret |= CPSR_I;
1218     }
1219     if (cs->interrupt_request & CPU_INTERRUPT_FIQ) {
1220         ret |= CPSR_F;
1221     }
1222     /* External aborts are not possible in QEMU so A bit is always clear */
1223     return ret;
1224 }
1225
1226 static const ARMCPRegInfo v7_cp_reginfo[] = {
1227     /* the old v6 WFI, UNPREDICTABLE in v7 but we choose to NOP */
1228     { .name = "NOP", .cp = 15, .crn = 7, .crm = 0, .opc1 = 0, .opc2 = 4,
1229       .access = PL1_W, .type = ARM_CP_NOP },
1230     /* Performance monitors are implementation defined in v7,
1231      * but with an ARM recommended set of registers, which we
1232      * follow (although we don't actually implement any counters)
1233      *
1234      * Performance registers fall into three categories:
1235      *  (a) always UNDEF in PL0, RW in PL1 (PMINTENSET, PMINTENCLR)
1236      *  (b) RO in PL0 (ie UNDEF on write), RW in PL1 (PMUSERENR)
1237      *  (c) UNDEF in PL0 if PMUSERENR.EN==0, otherwise accessible (all others)
1238      * For the cases controlled by PMUSERENR we must set .access to PL0_RW
1239      * or PL0_RO as appropriate and then check PMUSERENR in the helper fn.
1240      */
1241     { .name = "PMCNTENSET", .cp = 15, .crn = 9, .crm = 12, .opc1 = 0, .opc2 = 1,
1242       .access = PL0_RW, .type = ARM_CP_ALIAS,
1243       .fieldoffset = offsetoflow32(CPUARMState, cp15.c9_pmcnten),
1244       .writefn = pmcntenset_write,
1245       .accessfn = pmreg_access,
1246       .raw_writefn = raw_write },
1247     { .name = "PMCNTENSET_EL0", .state = ARM_CP_STATE_AA64,
1248       .opc0 = 3, .opc1 = 3, .crn = 9, .crm = 12, .opc2 = 1,
1249       .access = PL0_RW, .accessfn = pmreg_access,
1250       .fieldoffset = offsetof(CPUARMState, cp15.c9_pmcnten), .resetvalue = 0,
1251       .writefn = pmcntenset_write, .raw_writefn = raw_write },
1252     { .name = "PMCNTENCLR", .cp = 15, .crn = 9, .crm = 12, .opc1 = 0, .opc2 = 2,
1253       .access = PL0_RW,
1254       .fieldoffset = offsetoflow32(CPUARMState, cp15.c9_pmcnten),
1255       .accessfn = pmreg_access,
1256       .writefn = pmcntenclr_write,
1257       .type = ARM_CP_ALIAS },
1258     { .name = "PMCNTENCLR_EL0", .state = ARM_CP_STATE_AA64,
1259       .opc0 = 3, .opc1 = 3, .crn = 9, .crm = 12, .opc2 = 2,
1260       .access = PL0_RW, .accessfn = pmreg_access,
1261       .type = ARM_CP_ALIAS,
1262       .fieldoffset = offsetof(CPUARMState, cp15.c9_pmcnten),
1263       .writefn = pmcntenclr_write },
1264     { .name = "PMOVSR", .cp = 15, .crn = 9, .crm = 12, .opc1 = 0, .opc2 = 3,
1265       .access = PL0_RW, .fieldoffset = offsetof(CPUARMState, cp15.c9_pmovsr),
1266       .accessfn = pmreg_access,
1267       .writefn = pmovsr_write,
1268       .raw_writefn = raw_write },
1269     { .name = "PMOVSCLR_EL0", .state = ARM_CP_STATE_AA64,
1270       .opc0 = 3, .opc1 = 3, .crn = 9, .crm = 12, .opc2 = 3,
1271       .access = PL0_RW, .accessfn = pmreg_access,
1272       .type = ARM_CP_ALIAS,
1273       .fieldoffset = offsetof(CPUARMState, cp15.c9_pmovsr),
1274       .writefn = pmovsr_write,
1275       .raw_writefn = raw_write },
1276     /* Unimplemented so WI. */
1277     { .name = "PMSWINC", .cp = 15, .crn = 9, .crm = 12, .opc1 = 0, .opc2 = 4,
1278       .access = PL0_W, .accessfn = pmreg_access_swinc, .type = ARM_CP_NOP },
1279 #ifndef CONFIG_USER_ONLY
1280     { .name = "PMSELR", .cp = 15, .crn = 9, .crm = 12, .opc1 = 0, .opc2 = 5,
1281       .access = PL0_RW, .type = ARM_CP_ALIAS,
1282       .fieldoffset = offsetoflow32(CPUARMState, cp15.c9_pmselr),
1283       .accessfn = pmreg_access_selr, .writefn = pmselr_write,
1284       .raw_writefn = raw_write},
1285     { .name = "PMSELR_EL0", .state = ARM_CP_STATE_AA64,
1286       .opc0 = 3, .opc1 = 3, .crn = 9, .crm = 12, .opc2 = 5,
1287       .access = PL0_RW, .accessfn = pmreg_access_selr,
1288       .fieldoffset = offsetof(CPUARMState, cp15.c9_pmselr),
1289       .writefn = pmselr_write, .raw_writefn = raw_write, },
1290     { .name = "PMCCNTR", .cp = 15, .crn = 9, .crm = 13, .opc1 = 0, .opc2 = 0,
1291       .access = PL0_RW, .resetvalue = 0, .type = ARM_CP_IO,
1292       .readfn = pmccntr_read, .writefn = pmccntr_write32,
1293       .accessfn = pmreg_access_ccntr },
1294     { .name = "PMCCNTR_EL0", .state = ARM_CP_STATE_AA64,
1295       .opc0 = 3, .opc1 = 3, .crn = 9, .crm = 13, .opc2 = 0,
1296       .access = PL0_RW, .accessfn = pmreg_access_ccntr,
1297       .type = ARM_CP_IO,
1298       .readfn = pmccntr_read, .writefn = pmccntr_write, },
1299 #endif
1300     { .name = "PMCCFILTR_EL0", .state = ARM_CP_STATE_AA64,
1301       .opc0 = 3, .opc1 = 3, .crn = 14, .crm = 15, .opc2 = 7,
1302       .writefn = pmccfiltr_write,
1303       .access = PL0_RW, .accessfn = pmreg_access,
1304       .type = ARM_CP_IO,
1305       .fieldoffset = offsetof(CPUARMState, cp15.pmccfiltr_el0),
1306       .resetvalue = 0, },
1307     { .name = "PMXEVTYPER", .cp = 15, .crn = 9, .crm = 13, .opc1 = 0, .opc2 = 1,
1308       .access = PL0_RW, .type = ARM_CP_NO_RAW, .accessfn = pmreg_access,
1309       .writefn = pmxevtyper_write, .readfn = pmxevtyper_read },
1310     { .name = "PMXEVTYPER_EL0", .state = ARM_CP_STATE_AA64,
1311       .opc0 = 3, .opc1 = 3, .crn = 9, .crm = 13, .opc2 = 1,
1312       .access = PL0_RW, .type = ARM_CP_NO_RAW, .accessfn = pmreg_access,
1313       .writefn = pmxevtyper_write, .readfn = pmxevtyper_read },
1314     /* Unimplemented, RAZ/WI. */
1315     { .name = "PMXEVCNTR", .cp = 15, .crn = 9, .crm = 13, .opc1 = 0, .opc2 = 2,
1316       .access = PL0_RW, .type = ARM_CP_CONST, .resetvalue = 0,
1317       .accessfn = pmreg_access_xevcntr },
1318     { .name = "PMUSERENR", .cp = 15, .crn = 9, .crm = 14, .opc1 = 0, .opc2 = 0,
1319       .access = PL0_R | PL1_RW, .accessfn = access_tpm,
1320       .fieldoffset = offsetof(CPUARMState, cp15.c9_pmuserenr),
1321       .resetvalue = 0,
1322       .writefn = pmuserenr_write, .raw_writefn = raw_write },
1323     { .name = "PMUSERENR_EL0", .state = ARM_CP_STATE_AA64,
1324       .opc0 = 3, .opc1 = 3, .crn = 9, .crm = 14, .opc2 = 0,
1325       .access = PL0_R | PL1_RW, .accessfn = access_tpm, .type = ARM_CP_ALIAS,
1326       .fieldoffset = offsetof(CPUARMState, cp15.c9_pmuserenr),
1327       .resetvalue = 0,
1328       .writefn = pmuserenr_write, .raw_writefn = raw_write },
1329     { .name = "PMINTENSET", .cp = 15, .crn = 9, .crm = 14, .opc1 = 0, .opc2 = 1,
1330       .access = PL1_RW, .accessfn = access_tpm,
1331       .type = ARM_CP_ALIAS,
1332       .fieldoffset = offsetoflow32(CPUARMState, cp15.c9_pminten),
1333       .resetvalue = 0,
1334       .writefn = pmintenset_write, .raw_writefn = raw_write },
1335     { .name = "PMINTENSET_EL1", .state = ARM_CP_STATE_AA64,
1336       .opc0 = 3, .opc1 = 0, .crn = 9, .crm = 14, .opc2 = 1,
1337       .access = PL1_RW, .accessfn = access_tpm,
1338       .type = ARM_CP_IO,
1339       .fieldoffset = offsetof(CPUARMState, cp15.c9_pminten),
1340       .writefn = pmintenset_write, .raw_writefn = raw_write,
1341       .resetvalue = 0x0 },
1342     { .name = "PMINTENCLR", .cp = 15, .crn = 9, .crm = 14, .opc1 = 0, .opc2 = 2,
1343       .access = PL1_RW, .accessfn = access_tpm, .type = ARM_CP_ALIAS,
1344       .fieldoffset = offsetof(CPUARMState, cp15.c9_pminten),
1345       .writefn = pmintenclr_write, },
1346     { .name = "PMINTENCLR_EL1", .state = ARM_CP_STATE_AA64,
1347       .opc0 = 3, .opc1 = 0, .crn = 9, .crm = 14, .opc2 = 2,
1348       .access = PL1_RW, .accessfn = access_tpm, .type = ARM_CP_ALIAS,
1349       .fieldoffset = offsetof(CPUARMState, cp15.c9_pminten),
1350       .writefn = pmintenclr_write },
1351     { .name = "CCSIDR", .state = ARM_CP_STATE_BOTH,
1352       .opc0 = 3, .crn = 0, .crm = 0, .opc1 = 1, .opc2 = 0,
1353       .access = PL1_R, .readfn = ccsidr_read, .type = ARM_CP_NO_RAW },
1354     { .name = "CSSELR", .state = ARM_CP_STATE_BOTH,
1355       .opc0 = 3, .crn = 0, .crm = 0, .opc1 = 2, .opc2 = 0,
1356       .access = PL1_RW, .writefn = csselr_write, .resetvalue = 0,
1357       .bank_fieldoffsets = { offsetof(CPUARMState, cp15.csselr_s),
1358                              offsetof(CPUARMState, cp15.csselr_ns) } },
1359     /* Auxiliary ID register: this actually has an IMPDEF value but for now
1360      * just RAZ for all cores:
1361      */
1362     { .name = "AIDR", .state = ARM_CP_STATE_BOTH,
1363       .opc0 = 3, .opc1 = 1, .crn = 0, .crm = 0, .opc2 = 7,
1364       .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = 0 },
1365     /* Auxiliary fault status registers: these also are IMPDEF, and we
1366      * choose to RAZ/WI for all cores.
1367      */
1368     { .name = "AFSR0_EL1", .state = ARM_CP_STATE_BOTH,
1369       .opc0 = 3, .opc1 = 0, .crn = 5, .crm = 1, .opc2 = 0,
1370       .access = PL1_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
1371     { .name = "AFSR1_EL1", .state = ARM_CP_STATE_BOTH,
1372       .opc0 = 3, .opc1 = 0, .crn = 5, .crm = 1, .opc2 = 1,
1373       .access = PL1_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
1374     /* MAIR can just read-as-written because we don't implement caches
1375      * and so don't need to care about memory attributes.
1376      */
1377     { .name = "MAIR_EL1", .state = ARM_CP_STATE_AA64,
1378       .opc0 = 3, .opc1 = 0, .crn = 10, .crm = 2, .opc2 = 0,
1379       .access = PL1_RW, .fieldoffset = offsetof(CPUARMState, cp15.mair_el[1]),
1380       .resetvalue = 0 },
1381     { .name = "MAIR_EL3", .state = ARM_CP_STATE_AA64,
1382       .opc0 = 3, .opc1 = 6, .crn = 10, .crm = 2, .opc2 = 0,
1383       .access = PL3_RW, .fieldoffset = offsetof(CPUARMState, cp15.mair_el[3]),
1384       .resetvalue = 0 },
1385     /* For non-long-descriptor page tables these are PRRR and NMRR;
1386      * regardless they still act as reads-as-written for QEMU.
1387      */
1388      /* MAIR0/1 are defined separately from their 64-bit counterpart which
1389       * allows them to assign the correct fieldoffset based on the endianness
1390       * handled in the field definitions.
1391       */
1392     { .name = "MAIR0", .state = ARM_CP_STATE_AA32,
1393       .cp = 15, .opc1 = 0, .crn = 10, .crm = 2, .opc2 = 0, .access = PL1_RW,
1394       .bank_fieldoffsets = { offsetof(CPUARMState, cp15.mair0_s),
1395                              offsetof(CPUARMState, cp15.mair0_ns) },
1396       .resetfn = arm_cp_reset_ignore },
1397     { .name = "MAIR1", .state = ARM_CP_STATE_AA32,
1398       .cp = 15, .opc1 = 0, .crn = 10, .crm = 2, .opc2 = 1, .access = PL1_RW,
1399       .bank_fieldoffsets = { offsetof(CPUARMState, cp15.mair1_s),
1400                              offsetof(CPUARMState, cp15.mair1_ns) },
1401       .resetfn = arm_cp_reset_ignore },
1402     { .name = "ISR_EL1", .state = ARM_CP_STATE_BOTH,
1403       .opc0 = 3, .opc1 = 0, .crn = 12, .crm = 1, .opc2 = 0,
1404       .type = ARM_CP_NO_RAW, .access = PL1_R, .readfn = isr_read },
1405     /* 32 bit ITLB invalidates */
1406     { .name = "ITLBIALL", .cp = 15, .opc1 = 0, .crn = 8, .crm = 5, .opc2 = 0,
1407       .type = ARM_CP_NO_RAW, .access = PL1_W, .writefn = tlbiall_write },
1408     { .name = "ITLBIMVA", .cp = 15, .opc1 = 0, .crn = 8, .crm = 5, .opc2 = 1,
1409       .type = ARM_CP_NO_RAW, .access = PL1_W, .writefn = tlbimva_write },
1410     { .name = "ITLBIASID", .cp = 15, .opc1 = 0, .crn = 8, .crm = 5, .opc2 = 2,
1411       .type = ARM_CP_NO_RAW, .access = PL1_W, .writefn = tlbiasid_write },
1412     /* 32 bit DTLB invalidates */
1413     { .name = "DTLBIALL", .cp = 15, .opc1 = 0, .crn = 8, .crm = 6, .opc2 = 0,
1414       .type = ARM_CP_NO_RAW, .access = PL1_W, .writefn = tlbiall_write },
1415     { .name = "DTLBIMVA", .cp = 15, .opc1 = 0, .crn = 8, .crm = 6, .opc2 = 1,
1416       .type = ARM_CP_NO_RAW, .access = PL1_W, .writefn = tlbimva_write },
1417     { .name = "DTLBIASID", .cp = 15, .opc1 = 0, .crn = 8, .crm = 6, .opc2 = 2,
1418       .type = ARM_CP_NO_RAW, .access = PL1_W, .writefn = tlbiasid_write },
1419     /* 32 bit TLB invalidates */
1420     { .name = "TLBIALL", .cp = 15, .opc1 = 0, .crn = 8, .crm = 7, .opc2 = 0,
1421       .type = ARM_CP_NO_RAW, .access = PL1_W, .writefn = tlbiall_write },
1422     { .name = "TLBIMVA", .cp = 15, .opc1 = 0, .crn = 8, .crm = 7, .opc2 = 1,
1423       .type = ARM_CP_NO_RAW, .access = PL1_W, .writefn = tlbimva_write },
1424     { .name = "TLBIASID", .cp = 15, .opc1 = 0, .crn = 8, .crm = 7, .opc2 = 2,
1425       .type = ARM_CP_NO_RAW, .access = PL1_W, .writefn = tlbiasid_write },
1426     { .name = "TLBIMVAA", .cp = 15, .opc1 = 0, .crn = 8, .crm = 7, .opc2 = 3,
1427       .type = ARM_CP_NO_RAW, .access = PL1_W, .writefn = tlbimvaa_write },
1428     REGINFO_SENTINEL
1429 };
1430
1431 static const ARMCPRegInfo v7mp_cp_reginfo[] = {
1432     /* 32 bit TLB invalidates, Inner Shareable */
1433     { .name = "TLBIALLIS", .cp = 15, .opc1 = 0, .crn = 8, .crm = 3, .opc2 = 0,
1434       .type = ARM_CP_NO_RAW, .access = PL1_W, .writefn = tlbiall_is_write },
1435     { .name = "TLBIMVAIS", .cp = 15, .opc1 = 0, .crn = 8, .crm = 3, .opc2 = 1,
1436       .type = ARM_CP_NO_RAW, .access = PL1_W, .writefn = tlbimva_is_write },
1437     { .name = "TLBIASIDIS", .cp = 15, .opc1 = 0, .crn = 8, .crm = 3, .opc2 = 2,
1438       .type = ARM_CP_NO_RAW, .access = PL1_W,
1439       .writefn = tlbiasid_is_write },
1440     { .name = "TLBIMVAAIS", .cp = 15, .opc1 = 0, .crn = 8, .crm = 3, .opc2 = 3,
1441       .type = ARM_CP_NO_RAW, .access = PL1_W,
1442       .writefn = tlbimvaa_is_write },
1443     REGINFO_SENTINEL
1444 };
1445
1446 static void teecr_write(CPUARMState *env, const ARMCPRegInfo *ri,
1447                         uint64_t value)
1448 {
1449     value &= 1;
1450     env->teecr = value;
1451 }
1452
1453 static CPAccessResult teehbr_access(CPUARMState *env, const ARMCPRegInfo *ri,
1454                                     bool isread)
1455 {
1456     if (arm_current_el(env) == 0 && (env->teecr & 1)) {
1457         return CP_ACCESS_TRAP;
1458     }
1459     return CP_ACCESS_OK;
1460 }
1461
1462 static const ARMCPRegInfo t2ee_cp_reginfo[] = {
1463     { .name = "TEECR", .cp = 14, .crn = 0, .crm = 0, .opc1 = 6, .opc2 = 0,
1464       .access = PL1_RW, .fieldoffset = offsetof(CPUARMState, teecr),
1465       .resetvalue = 0,
1466       .writefn = teecr_write },
1467     { .name = "TEEHBR", .cp = 14, .crn = 1, .crm = 0, .opc1 = 6, .opc2 = 0,
1468       .access = PL0_RW, .fieldoffset = offsetof(CPUARMState, teehbr),
1469       .accessfn = teehbr_access, .resetvalue = 0 },
1470     REGINFO_SENTINEL
1471 };
1472
1473 static const ARMCPRegInfo v6k_cp_reginfo[] = {
1474     { .name = "TPIDR_EL0", .state = ARM_CP_STATE_AA64,
1475       .opc0 = 3, .opc1 = 3, .opc2 = 2, .crn = 13, .crm = 0,
1476       .access = PL0_RW,
1477       .fieldoffset = offsetof(CPUARMState, cp15.tpidr_el[0]), .resetvalue = 0 },
1478     { .name = "TPIDRURW", .cp = 15, .crn = 13, .crm = 0, .opc1 = 0, .opc2 = 2,
1479       .access = PL0_RW,
1480       .bank_fieldoffsets = { offsetoflow32(CPUARMState, cp15.tpidrurw_s),
1481                              offsetoflow32(CPUARMState, cp15.tpidrurw_ns) },
1482       .resetfn = arm_cp_reset_ignore },
1483     { .name = "TPIDRRO_EL0", .state = ARM_CP_STATE_AA64,
1484       .opc0 = 3, .opc1 = 3, .opc2 = 3, .crn = 13, .crm = 0,
1485       .access = PL0_R|PL1_W,
1486       .fieldoffset = offsetof(CPUARMState, cp15.tpidrro_el[0]),
1487       .resetvalue = 0},
1488     { .name = "TPIDRURO", .cp = 15, .crn = 13, .crm = 0, .opc1 = 0, .opc2 = 3,
1489       .access = PL0_R|PL1_W,
1490       .bank_fieldoffsets = { offsetoflow32(CPUARMState, cp15.tpidruro_s),
1491                              offsetoflow32(CPUARMState, cp15.tpidruro_ns) },
1492       .resetfn = arm_cp_reset_ignore },
1493     { .name = "TPIDR_EL1", .state = ARM_CP_STATE_AA64,
1494       .opc0 = 3, .opc1 = 0, .opc2 = 4, .crn = 13, .crm = 0,
1495       .access = PL1_RW,
1496       .fieldoffset = offsetof(CPUARMState, cp15.tpidr_el[1]), .resetvalue = 0 },
1497     { .name = "TPIDRPRW", .opc1 = 0, .cp = 15, .crn = 13, .crm = 0, .opc2 = 4,
1498       .access = PL1_RW,
1499       .bank_fieldoffsets = { offsetoflow32(CPUARMState, cp15.tpidrprw_s),
1500                              offsetoflow32(CPUARMState, cp15.tpidrprw_ns) },
1501       .resetvalue = 0 },
1502     REGINFO_SENTINEL
1503 };
1504
1505 #ifndef CONFIG_USER_ONLY
1506
1507 static CPAccessResult gt_cntfrq_access(CPUARMState *env, const ARMCPRegInfo *ri,
1508                                        bool isread)
1509 {
1510     /* CNTFRQ: not visible from PL0 if both PL0PCTEN and PL0VCTEN are zero.
1511      * Writable only at the highest implemented exception level.
1512      */
1513     int el = arm_current_el(env);
1514
1515     switch (el) {
1516     case 0:
1517         if (!extract32(env->cp15.c14_cntkctl, 0, 2)) {
1518             return CP_ACCESS_TRAP;
1519         }
1520         break;
1521     case 1:
1522         if (!isread && ri->state == ARM_CP_STATE_AA32 &&
1523             arm_is_secure_below_el3(env)) {
1524             /* Accesses from 32-bit Secure EL1 UNDEF (*not* trap to EL3!) */
1525             return CP_ACCESS_TRAP_UNCATEGORIZED;
1526         }
1527         break;
1528     case 2:
1529     case 3:
1530         break;
1531     }
1532
1533     if (!isread && el < arm_highest_el(env)) {
1534         return CP_ACCESS_TRAP_UNCATEGORIZED;
1535     }
1536
1537     return CP_ACCESS_OK;
1538 }
1539
1540 static CPAccessResult gt_counter_access(CPUARMState *env, int timeridx,
1541                                         bool isread)
1542 {
1543     unsigned int cur_el = arm_current_el(env);
1544     bool secure = arm_is_secure(env);
1545
1546     /* CNT[PV]CT: not visible from PL0 if ELO[PV]CTEN is zero */
1547     if (cur_el == 0 &&
1548         !extract32(env->cp15.c14_cntkctl, timeridx, 1)) {
1549         return CP_ACCESS_TRAP;
1550     }
1551
1552     if (arm_feature(env, ARM_FEATURE_EL2) &&
1553         timeridx == GTIMER_PHYS && !secure && cur_el < 2 &&
1554         !extract32(env->cp15.cnthctl_el2, 0, 1)) {
1555         return CP_ACCESS_TRAP_EL2;
1556     }
1557     return CP_ACCESS_OK;
1558 }
1559
1560 static CPAccessResult gt_timer_access(CPUARMState *env, int timeridx,
1561                                       bool isread)
1562 {
1563     unsigned int cur_el = arm_current_el(env);
1564     bool secure = arm_is_secure(env);
1565
1566     /* CNT[PV]_CVAL, CNT[PV]_CTL, CNT[PV]_TVAL: not visible from PL0 if
1567      * EL0[PV]TEN is zero.
1568      */
1569     if (cur_el == 0 &&
1570         !extract32(env->cp15.c14_cntkctl, 9 - timeridx, 1)) {
1571         return CP_ACCESS_TRAP;
1572     }
1573
1574     if (arm_feature(env, ARM_FEATURE_EL2) &&
1575         timeridx == GTIMER_PHYS && !secure && cur_el < 2 &&
1576         !extract32(env->cp15.cnthctl_el2, 1, 1)) {
1577         return CP_ACCESS_TRAP_EL2;
1578     }
1579     return CP_ACCESS_OK;
1580 }
1581
1582 static CPAccessResult gt_pct_access(CPUARMState *env,
1583                                     const ARMCPRegInfo *ri,
1584                                     bool isread)
1585 {
1586     return gt_counter_access(env, GTIMER_PHYS, isread);
1587 }
1588
1589 static CPAccessResult gt_vct_access(CPUARMState *env,
1590                                     const ARMCPRegInfo *ri,
1591                                     bool isread)
1592 {
1593     return gt_counter_access(env, GTIMER_VIRT, isread);
1594 }
1595
1596 static CPAccessResult gt_ptimer_access(CPUARMState *env, const ARMCPRegInfo *ri,
1597                                        bool isread)
1598 {
1599     return gt_timer_access(env, GTIMER_PHYS, isread);
1600 }
1601
1602 static CPAccessResult gt_vtimer_access(CPUARMState *env, const ARMCPRegInfo *ri,
1603                                        bool isread)
1604 {
1605     return gt_timer_access(env, GTIMER_VIRT, isread);
1606 }
1607
1608 static CPAccessResult gt_stimer_access(CPUARMState *env,
1609                                        const ARMCPRegInfo *ri,
1610                                        bool isread)
1611 {
1612     /* The AArch64 register view of the secure physical timer is
1613      * always accessible from EL3, and configurably accessible from
1614      * Secure EL1.
1615      */
1616     switch (arm_current_el(env)) {
1617     case 1:
1618         if (!arm_is_secure(env)) {
1619             return CP_ACCESS_TRAP;
1620         }
1621         if (!(env->cp15.scr_el3 & SCR_ST)) {
1622             return CP_ACCESS_TRAP_EL3;
1623         }
1624         return CP_ACCESS_OK;
1625     case 0:
1626     case 2:
1627         return CP_ACCESS_TRAP;
1628     case 3:
1629         return CP_ACCESS_OK;
1630     default:
1631         g_assert_not_reached();
1632     }
1633 }
1634
1635 static uint64_t gt_get_countervalue(CPUARMState *env)
1636 {
1637     return qemu_clock_get_ns(QEMU_CLOCK_VIRTUAL) / GTIMER_SCALE;
1638 }
1639
1640 static void gt_recalc_timer(ARMCPU *cpu, int timeridx)
1641 {
1642     ARMGenericTimer *gt = &cpu->env.cp15.c14_timer[timeridx];
1643
1644     if (gt->ctl & 1) {
1645         /* Timer enabled: calculate and set current ISTATUS, irq, and
1646          * reset timer to when ISTATUS next has to change
1647          */
1648         uint64_t offset = timeridx == GTIMER_VIRT ?
1649                                       cpu->env.cp15.cntvoff_el2 : 0;
1650         uint64_t count = gt_get_countervalue(&cpu->env);
1651         /* Note that this must be unsigned 64 bit arithmetic: */
1652         int istatus = count - offset >= gt->cval;
1653         uint64_t nexttick;
1654         int irqstate;
1655
1656         gt->ctl = deposit32(gt->ctl, 2, 1, istatus);
1657
1658         irqstate = (istatus && !(gt->ctl & 2));
1659         qemu_set_irq(cpu->gt_timer_outputs[timeridx], irqstate);
1660
1661         if (istatus) {
1662             /* Next transition is when count rolls back over to zero */
1663             nexttick = UINT64_MAX;
1664         } else {
1665             /* Next transition is when we hit cval */
1666             nexttick = gt->cval + offset;
1667         }
1668         /* Note that the desired next expiry time might be beyond the
1669          * signed-64-bit range of a QEMUTimer -- in this case we just
1670          * set the timer for as far in the future as possible. When the
1671          * timer expires we will reset the timer for any remaining period.
1672          */
1673         if (nexttick > INT64_MAX / GTIMER_SCALE) {
1674             nexttick = INT64_MAX / GTIMER_SCALE;
1675         }
1676         timer_mod(cpu->gt_timer[timeridx], nexttick);
1677         trace_arm_gt_recalc(timeridx, irqstate, nexttick);
1678     } else {
1679         /* Timer disabled: ISTATUS and timer output always clear */
1680         gt->ctl &= ~4;
1681         qemu_set_irq(cpu->gt_timer_outputs[timeridx], 0);
1682         timer_del(cpu->gt_timer[timeridx]);
1683         trace_arm_gt_recalc_disabled(timeridx);
1684     }
1685 }
1686
1687 static void gt_timer_reset(CPUARMState *env, const ARMCPRegInfo *ri,
1688                            int timeridx)
1689 {
1690     ARMCPU *cpu = arm_env_get_cpu(env);
1691
1692     timer_del(cpu->gt_timer[timeridx]);
1693 }
1694
1695 static uint64_t gt_cnt_read(CPUARMState *env, const ARMCPRegInfo *ri)
1696 {
1697     return gt_get_countervalue(env);
1698 }
1699
1700 static uint64_t gt_virt_cnt_read(CPUARMState *env, const ARMCPRegInfo *ri)
1701 {
1702     return gt_get_countervalue(env) - env->cp15.cntvoff_el2;
1703 }
1704
1705 static void gt_cval_write(CPUARMState *env, const ARMCPRegInfo *ri,
1706                           int timeridx,
1707                           uint64_t value)
1708 {
1709     trace_arm_gt_cval_write(timeridx, value);
1710     env->cp15.c14_timer[timeridx].cval = value;
1711     gt_recalc_timer(arm_env_get_cpu(env), timeridx);
1712 }
1713
1714 static uint64_t gt_tval_read(CPUARMState *env, const ARMCPRegInfo *ri,
1715                              int timeridx)
1716 {
1717     uint64_t offset = timeridx == GTIMER_VIRT ? env->cp15.cntvoff_el2 : 0;
1718
1719     return (uint32_t)(env->cp15.c14_timer[timeridx].cval -
1720                       (gt_get_countervalue(env) - offset));
1721 }
1722
1723 static void gt_tval_write(CPUARMState *env, const ARMCPRegInfo *ri,
1724                           int timeridx,
1725                           uint64_t value)
1726 {
1727     uint64_t offset = timeridx == GTIMER_VIRT ? env->cp15.cntvoff_el2 : 0;
1728
1729     trace_arm_gt_tval_write(timeridx, value);
1730     env->cp15.c14_timer[timeridx].cval = gt_get_countervalue(env) - offset +
1731                                          sextract64(value, 0, 32);
1732     gt_recalc_timer(arm_env_get_cpu(env), timeridx);
1733 }
1734
1735 static void gt_ctl_write(CPUARMState *env, const ARMCPRegInfo *ri,
1736                          int timeridx,
1737                          uint64_t value)
1738 {
1739     ARMCPU *cpu = arm_env_get_cpu(env);
1740     uint32_t oldval = env->cp15.c14_timer[timeridx].ctl;
1741
1742     trace_arm_gt_ctl_write(timeridx, value);
1743     env->cp15.c14_timer[timeridx].ctl = deposit64(oldval, 0, 2, value);
1744     if ((oldval ^ value) & 1) {
1745         /* Enable toggled */
1746         gt_recalc_timer(cpu, timeridx);
1747     } else if ((oldval ^ value) & 2) {
1748         /* IMASK toggled: don't need to recalculate,
1749          * just set the interrupt line based on ISTATUS
1750          */
1751         int irqstate = (oldval & 4) && !(value & 2);
1752
1753         trace_arm_gt_imask_toggle(timeridx, irqstate);
1754         qemu_set_irq(cpu->gt_timer_outputs[timeridx], irqstate);
1755     }
1756 }
1757
1758 static void gt_phys_timer_reset(CPUARMState *env, const ARMCPRegInfo *ri)
1759 {
1760     gt_timer_reset(env, ri, GTIMER_PHYS);
1761 }
1762
1763 static void gt_phys_cval_write(CPUARMState *env, const ARMCPRegInfo *ri,
1764                                uint64_t value)
1765 {
1766     gt_cval_write(env, ri, GTIMER_PHYS, value);
1767 }
1768
1769 static uint64_t gt_phys_tval_read(CPUARMState *env, const ARMCPRegInfo *ri)
1770 {
1771     return gt_tval_read(env, ri, GTIMER_PHYS);
1772 }
1773
1774 static void gt_phys_tval_write(CPUARMState *env, const ARMCPRegInfo *ri,
1775                                uint64_t value)
1776 {
1777     gt_tval_write(env, ri, GTIMER_PHYS, value);
1778 }
1779
1780 static void gt_phys_ctl_write(CPUARMState *env, const ARMCPRegInfo *ri,
1781                               uint64_t value)
1782 {
1783     gt_ctl_write(env, ri, GTIMER_PHYS, value);
1784 }
1785
1786 static void gt_virt_timer_reset(CPUARMState *env, const ARMCPRegInfo *ri)
1787 {
1788     gt_timer_reset(env, ri, GTIMER_VIRT);
1789 }
1790
1791 static void gt_virt_cval_write(CPUARMState *env, const ARMCPRegInfo *ri,
1792                                uint64_t value)
1793 {
1794     gt_cval_write(env, ri, GTIMER_VIRT, value);
1795 }
1796
1797 static uint64_t gt_virt_tval_read(CPUARMState *env, const ARMCPRegInfo *ri)
1798 {
1799     return gt_tval_read(env, ri, GTIMER_VIRT);
1800 }
1801
1802 static void gt_virt_tval_write(CPUARMState *env, const ARMCPRegInfo *ri,
1803                                uint64_t value)
1804 {
1805     gt_tval_write(env, ri, GTIMER_VIRT, value);
1806 }
1807
1808 static void gt_virt_ctl_write(CPUARMState *env, const ARMCPRegInfo *ri,
1809                               uint64_t value)
1810 {
1811     gt_ctl_write(env, ri, GTIMER_VIRT, value);
1812 }
1813
1814 static void gt_cntvoff_write(CPUARMState *env, const ARMCPRegInfo *ri,
1815                               uint64_t value)
1816 {
1817     ARMCPU *cpu = arm_env_get_cpu(env);
1818
1819     trace_arm_gt_cntvoff_write(value);
1820     raw_write(env, ri, value);
1821     gt_recalc_timer(cpu, GTIMER_VIRT);
1822 }
1823
1824 static void gt_hyp_timer_reset(CPUARMState *env, const ARMCPRegInfo *ri)
1825 {
1826     gt_timer_reset(env, ri, GTIMER_HYP);
1827 }
1828
1829 static void gt_hyp_cval_write(CPUARMState *env, const ARMCPRegInfo *ri,
1830                               uint64_t value)
1831 {
1832     gt_cval_write(env, ri, GTIMER_HYP, value);
1833 }
1834
1835 static uint64_t gt_hyp_tval_read(CPUARMState *env, const ARMCPRegInfo *ri)
1836 {
1837     return gt_tval_read(env, ri, GTIMER_HYP);
1838 }
1839
1840 static void gt_hyp_tval_write(CPUARMState *env, const ARMCPRegInfo *ri,
1841                               uint64_t value)
1842 {
1843     gt_tval_write(env, ri, GTIMER_HYP, value);
1844 }
1845
1846 static void gt_hyp_ctl_write(CPUARMState *env, const ARMCPRegInfo *ri,
1847                               uint64_t value)
1848 {
1849     gt_ctl_write(env, ri, GTIMER_HYP, value);
1850 }
1851
1852 static void gt_sec_timer_reset(CPUARMState *env, const ARMCPRegInfo *ri)
1853 {
1854     gt_timer_reset(env, ri, GTIMER_SEC);
1855 }
1856
1857 static void gt_sec_cval_write(CPUARMState *env, const ARMCPRegInfo *ri,
1858                               uint64_t value)
1859 {
1860     gt_cval_write(env, ri, GTIMER_SEC, value);
1861 }
1862
1863 static uint64_t gt_sec_tval_read(CPUARMState *env, const ARMCPRegInfo *ri)
1864 {
1865     return gt_tval_read(env, ri, GTIMER_SEC);
1866 }
1867
1868 static void gt_sec_tval_write(CPUARMState *env, const ARMCPRegInfo *ri,
1869                               uint64_t value)
1870 {
1871     gt_tval_write(env, ri, GTIMER_SEC, value);
1872 }
1873
1874 static void gt_sec_ctl_write(CPUARMState *env, const ARMCPRegInfo *ri,
1875                               uint64_t value)
1876 {
1877     gt_ctl_write(env, ri, GTIMER_SEC, value);
1878 }
1879
1880 void arm_gt_ptimer_cb(void *opaque)
1881 {
1882     ARMCPU *cpu = opaque;
1883
1884     gt_recalc_timer(cpu, GTIMER_PHYS);
1885 }
1886
1887 void arm_gt_vtimer_cb(void *opaque)
1888 {
1889     ARMCPU *cpu = opaque;
1890
1891     gt_recalc_timer(cpu, GTIMER_VIRT);
1892 }
1893
1894 void arm_gt_htimer_cb(void *opaque)
1895 {
1896     ARMCPU *cpu = opaque;
1897
1898     gt_recalc_timer(cpu, GTIMER_HYP);
1899 }
1900
1901 void arm_gt_stimer_cb(void *opaque)
1902 {
1903     ARMCPU *cpu = opaque;
1904
1905     gt_recalc_timer(cpu, GTIMER_SEC);
1906 }
1907
1908 static const ARMCPRegInfo generic_timer_cp_reginfo[] = {
1909     /* Note that CNTFRQ is purely reads-as-written for the benefit
1910      * of software; writing it doesn't actually change the timer frequency.
1911      * Our reset value matches the fixed frequency we implement the timer at.
1912      */
1913     { .name = "CNTFRQ", .cp = 15, .crn = 14, .crm = 0, .opc1 = 0, .opc2 = 0,
1914       .type = ARM_CP_ALIAS,
1915       .access = PL1_RW | PL0_R, .accessfn = gt_cntfrq_access,
1916       .fieldoffset = offsetoflow32(CPUARMState, cp15.c14_cntfrq),
1917     },
1918     { .name = "CNTFRQ_EL0", .state = ARM_CP_STATE_AA64,
1919       .opc0 = 3, .opc1 = 3, .crn = 14, .crm = 0, .opc2 = 0,
1920       .access = PL1_RW | PL0_R, .accessfn = gt_cntfrq_access,
1921       .fieldoffset = offsetof(CPUARMState, cp15.c14_cntfrq),
1922       .resetvalue = (1000 * 1000 * 1000) / GTIMER_SCALE,
1923     },
1924     /* overall control: mostly access permissions */
1925     { .name = "CNTKCTL", .state = ARM_CP_STATE_BOTH,
1926       .opc0 = 3, .opc1 = 0, .crn = 14, .crm = 1, .opc2 = 0,
1927       .access = PL1_RW,
1928       .fieldoffset = offsetof(CPUARMState, cp15.c14_cntkctl),
1929       .resetvalue = 0,
1930     },
1931     /* per-timer control */
1932     { .name = "CNTP_CTL", .cp = 15, .crn = 14, .crm = 2, .opc1 = 0, .opc2 = 1,
1933       .secure = ARM_CP_SECSTATE_NS,
1934       .type = ARM_CP_IO | ARM_CP_ALIAS, .access = PL1_RW | PL0_R,
1935       .accessfn = gt_ptimer_access,
1936       .fieldoffset = offsetoflow32(CPUARMState,
1937                                    cp15.c14_timer[GTIMER_PHYS].ctl),
1938       .writefn = gt_phys_ctl_write, .raw_writefn = raw_write,
1939     },
1940     { .name = "CNTP_CTL(S)",
1941       .cp = 15, .crn = 14, .crm = 2, .opc1 = 0, .opc2 = 1,
1942       .secure = ARM_CP_SECSTATE_S,
1943       .type = ARM_CP_IO | ARM_CP_ALIAS, .access = PL1_RW | PL0_R,
1944       .accessfn = gt_ptimer_access,
1945       .fieldoffset = offsetoflow32(CPUARMState,
1946                                    cp15.c14_timer[GTIMER_SEC].ctl),
1947       .writefn = gt_sec_ctl_write, .raw_writefn = raw_write,
1948     },
1949     { .name = "CNTP_CTL_EL0", .state = ARM_CP_STATE_AA64,
1950       .opc0 = 3, .opc1 = 3, .crn = 14, .crm = 2, .opc2 = 1,
1951       .type = ARM_CP_IO, .access = PL1_RW | PL0_R,
1952       .accessfn = gt_ptimer_access,
1953       .fieldoffset = offsetof(CPUARMState, cp15.c14_timer[GTIMER_PHYS].ctl),
1954       .resetvalue = 0,
1955       .writefn = gt_phys_ctl_write, .raw_writefn = raw_write,
1956     },
1957     { .name = "CNTV_CTL", .cp = 15, .crn = 14, .crm = 3, .opc1 = 0, .opc2 = 1,
1958       .type = ARM_CP_IO | ARM_CP_ALIAS, .access = PL1_RW | PL0_R,
1959       .accessfn = gt_vtimer_access,
1960       .fieldoffset = offsetoflow32(CPUARMState,
1961                                    cp15.c14_timer[GTIMER_VIRT].ctl),
1962       .writefn = gt_virt_ctl_write, .raw_writefn = raw_write,
1963     },
1964     { .name = "CNTV_CTL_EL0", .state = ARM_CP_STATE_AA64,
1965       .opc0 = 3, .opc1 = 3, .crn = 14, .crm = 3, .opc2 = 1,
1966       .type = ARM_CP_IO, .access = PL1_RW | PL0_R,
1967       .accessfn = gt_vtimer_access,
1968       .fieldoffset = offsetof(CPUARMState, cp15.c14_timer[GTIMER_VIRT].ctl),
1969       .resetvalue = 0,
1970       .writefn = gt_virt_ctl_write, .raw_writefn = raw_write,
1971     },
1972     /* TimerValue views: a 32 bit downcounting view of the underlying state */
1973     { .name = "CNTP_TVAL", .cp = 15, .crn = 14, .crm = 2, .opc1 = 0, .opc2 = 0,
1974       .secure = ARM_CP_SECSTATE_NS,
1975       .type = ARM_CP_NO_RAW | ARM_CP_IO, .access = PL1_RW | PL0_R,
1976       .accessfn = gt_ptimer_access,
1977       .readfn = gt_phys_tval_read, .writefn = gt_phys_tval_write,
1978     },
1979     { .name = "CNTP_TVAL(S)",
1980       .cp = 15, .crn = 14, .crm = 2, .opc1 = 0, .opc2 = 0,
1981       .secure = ARM_CP_SECSTATE_S,
1982       .type = ARM_CP_NO_RAW | ARM_CP_IO, .access = PL1_RW | PL0_R,
1983       .accessfn = gt_ptimer_access,
1984       .readfn = gt_sec_tval_read, .writefn = gt_sec_tval_write,
1985     },
1986     { .name = "CNTP_TVAL_EL0", .state = ARM_CP_STATE_AA64,
1987       .opc0 = 3, .opc1 = 3, .crn = 14, .crm = 2, .opc2 = 0,
1988       .type = ARM_CP_NO_RAW | ARM_CP_IO, .access = PL1_RW | PL0_R,
1989       .accessfn = gt_ptimer_access, .resetfn = gt_phys_timer_reset,
1990       .readfn = gt_phys_tval_read, .writefn = gt_phys_tval_write,
1991     },
1992     { .name = "CNTV_TVAL", .cp = 15, .crn = 14, .crm = 3, .opc1 = 0, .opc2 = 0,
1993       .type = ARM_CP_NO_RAW | ARM_CP_IO, .access = PL1_RW | PL0_R,
1994       .accessfn = gt_vtimer_access,
1995       .readfn = gt_virt_tval_read, .writefn = gt_virt_tval_write,
1996     },
1997     { .name = "CNTV_TVAL_EL0", .state = ARM_CP_STATE_AA64,
1998       .opc0 = 3, .opc1 = 3, .crn = 14, .crm = 3, .opc2 = 0,
1999       .type = ARM_CP_NO_RAW | ARM_CP_IO, .access = PL1_RW | PL0_R,
2000       .accessfn = gt_vtimer_access, .resetfn = gt_virt_timer_reset,
2001       .readfn = gt_virt_tval_read, .writefn = gt_virt_tval_write,
2002     },
2003     /* The counter itself */
2004     { .name = "CNTPCT", .cp = 15, .crm = 14, .opc1 = 0,
2005       .access = PL0_R, .type = ARM_CP_64BIT | ARM_CP_NO_RAW | ARM_CP_IO,
2006       .accessfn = gt_pct_access,
2007       .readfn = gt_cnt_read, .resetfn = arm_cp_reset_ignore,
2008     },
2009     { .name = "CNTPCT_EL0", .state = ARM_CP_STATE_AA64,
2010       .opc0 = 3, .opc1 = 3, .crn = 14, .crm = 0, .opc2 = 1,
2011       .access = PL0_R, .type = ARM_CP_NO_RAW | ARM_CP_IO,
2012       .accessfn = gt_pct_access, .readfn = gt_cnt_read,
2013     },
2014     { .name = "CNTVCT", .cp = 15, .crm = 14, .opc1 = 1,
2015       .access = PL0_R, .type = ARM_CP_64BIT | ARM_CP_NO_RAW | ARM_CP_IO,
2016       .accessfn = gt_vct_access,
2017       .readfn = gt_virt_cnt_read, .resetfn = arm_cp_reset_ignore,
2018     },
2019     { .name = "CNTVCT_EL0", .state = ARM_CP_STATE_AA64,
2020       .opc0 = 3, .opc1 = 3, .crn = 14, .crm = 0, .opc2 = 2,
2021       .access = PL0_R, .type = ARM_CP_NO_RAW | ARM_CP_IO,
2022       .accessfn = gt_vct_access, .readfn = gt_virt_cnt_read,
2023     },
2024     /* Comparison value, indicating when the timer goes off */
2025     { .name = "CNTP_CVAL", .cp = 15, .crm = 14, .opc1 = 2,
2026       .secure = ARM_CP_SECSTATE_NS,
2027       .access = PL1_RW | PL0_R,
2028       .type = ARM_CP_64BIT | ARM_CP_IO | ARM_CP_ALIAS,
2029       .fieldoffset = offsetof(CPUARMState, cp15.c14_timer[GTIMER_PHYS].cval),
2030       .accessfn = gt_ptimer_access,
2031       .writefn = gt_phys_cval_write, .raw_writefn = raw_write,
2032     },
2033     { .name = "CNTP_CVAL(S)", .cp = 15, .crm = 14, .opc1 = 2,
2034       .secure = ARM_CP_SECSTATE_S,
2035       .access = PL1_RW | PL0_R,
2036       .type = ARM_CP_64BIT | ARM_CP_IO | ARM_CP_ALIAS,
2037       .fieldoffset = offsetof(CPUARMState, cp15.c14_timer[GTIMER_SEC].cval),
2038       .accessfn = gt_ptimer_access,
2039       .writefn = gt_sec_cval_write, .raw_writefn = raw_write,
2040     },
2041     { .name = "CNTP_CVAL_EL0", .state = ARM_CP_STATE_AA64,
2042       .opc0 = 3, .opc1 = 3, .crn = 14, .crm = 2, .opc2 = 2,
2043       .access = PL1_RW | PL0_R,
2044       .type = ARM_CP_IO,
2045       .fieldoffset = offsetof(CPUARMState, cp15.c14_timer[GTIMER_PHYS].cval),
2046       .resetvalue = 0, .accessfn = gt_ptimer_access,
2047       .writefn = gt_phys_cval_write, .raw_writefn = raw_write,
2048     },
2049     { .name = "CNTV_CVAL", .cp = 15, .crm = 14, .opc1 = 3,
2050       .access = PL1_RW | PL0_R,
2051       .type = ARM_CP_64BIT | ARM_CP_IO | ARM_CP_ALIAS,
2052       .fieldoffset = offsetof(CPUARMState, cp15.c14_timer[GTIMER_VIRT].cval),
2053       .accessfn = gt_vtimer_access,
2054       .writefn = gt_virt_cval_write, .raw_writefn = raw_write,
2055     },
2056     { .name = "CNTV_CVAL_EL0", .state = ARM_CP_STATE_AA64,
2057       .opc0 = 3, .opc1 = 3, .crn = 14, .crm = 3, .opc2 = 2,
2058       .access = PL1_RW | PL0_R,
2059       .type = ARM_CP_IO,
2060       .fieldoffset = offsetof(CPUARMState, cp15.c14_timer[GTIMER_VIRT].cval),
2061       .resetvalue = 0, .accessfn = gt_vtimer_access,
2062       .writefn = gt_virt_cval_write, .raw_writefn = raw_write,
2063     },
2064     /* Secure timer -- this is actually restricted to only EL3
2065      * and configurably Secure-EL1 via the accessfn.
2066      */
2067     { .name = "CNTPS_TVAL_EL1", .state = ARM_CP_STATE_AA64,
2068       .opc0 = 3, .opc1 = 7, .crn = 14, .crm = 2, .opc2 = 0,
2069       .type = ARM_CP_NO_RAW | ARM_CP_IO, .access = PL1_RW,
2070       .accessfn = gt_stimer_access,
2071       .readfn = gt_sec_tval_read,
2072       .writefn = gt_sec_tval_write,
2073       .resetfn = gt_sec_timer_reset,
2074     },
2075     { .name = "CNTPS_CTL_EL1", .state = ARM_CP_STATE_AA64,
2076       .opc0 = 3, .opc1 = 7, .crn = 14, .crm = 2, .opc2 = 1,
2077       .type = ARM_CP_IO, .access = PL1_RW,
2078       .accessfn = gt_stimer_access,
2079       .fieldoffset = offsetof(CPUARMState, cp15.c14_timer[GTIMER_SEC].ctl),
2080       .resetvalue = 0,
2081       .writefn = gt_sec_ctl_write, .raw_writefn = raw_write,
2082     },
2083     { .name = "CNTPS_CVAL_EL1", .state = ARM_CP_STATE_AA64,
2084       .opc0 = 3, .opc1 = 7, .crn = 14, .crm = 2, .opc2 = 2,
2085       .type = ARM_CP_IO, .access = PL1_RW,
2086       .accessfn = gt_stimer_access,
2087       .fieldoffset = offsetof(CPUARMState, cp15.c14_timer[GTIMER_SEC].cval),
2088       .writefn = gt_sec_cval_write, .raw_writefn = raw_write,
2089     },
2090     REGINFO_SENTINEL
2091 };
2092
2093 #else
2094 /* In user-mode none of the generic timer registers are accessible,
2095  * and their implementation depends on QEMU_CLOCK_VIRTUAL and qdev gpio outputs,
2096  * so instead just don't register any of them.
2097  */
2098 static const ARMCPRegInfo generic_timer_cp_reginfo[] = {
2099     REGINFO_SENTINEL
2100 };
2101
2102 #endif
2103
2104 static void par_write(CPUARMState *env, const ARMCPRegInfo *ri, uint64_t value)
2105 {
2106     if (arm_feature(env, ARM_FEATURE_LPAE)) {
2107         raw_write(env, ri, value);
2108     } else if (arm_feature(env, ARM_FEATURE_V7)) {
2109         raw_write(env, ri, value & 0xfffff6ff);
2110     } else {
2111         raw_write(env, ri, value & 0xfffff1ff);
2112     }
2113 }
2114
2115 #ifndef CONFIG_USER_ONLY
2116 /* get_phys_addr() isn't present for user-mode-only targets */
2117
2118 static CPAccessResult ats_access(CPUARMState *env, const ARMCPRegInfo *ri,
2119                                  bool isread)
2120 {
2121     if (ri->opc2 & 4) {
2122         /* The ATS12NSO* operations must trap to EL3 if executed in
2123          * Secure EL1 (which can only happen if EL3 is AArch64).
2124          * They are simply UNDEF if executed from NS EL1.
2125          * They function normally from EL2 or EL3.
2126          */
2127         if (arm_current_el(env) == 1) {
2128             if (arm_is_secure_below_el3(env)) {
2129                 return CP_ACCESS_TRAP_UNCATEGORIZED_EL3;
2130             }
2131             return CP_ACCESS_TRAP_UNCATEGORIZED;
2132         }
2133     }
2134     return CP_ACCESS_OK;
2135 }
2136
2137 static uint64_t do_ats_write(CPUARMState *env, uint64_t value,
2138                              MMUAccessType access_type, ARMMMUIdx mmu_idx)
2139 {
2140     hwaddr phys_addr;
2141     target_ulong page_size;
2142     int prot;
2143     uint32_t fsr;
2144     bool ret;
2145     uint64_t par64;
2146     MemTxAttrs attrs = {};
2147     ARMMMUFaultInfo fi = {};
2148
2149     ret = get_phys_addr(env, value, access_type, mmu_idx,
2150                         &phys_addr, &attrs, &prot, &page_size, &fsr, &fi);
2151     if (extended_addresses_enabled(env)) {
2152         /* fsr is a DFSR/IFSR value for the long descriptor
2153          * translation table format, but with WnR always clear.
2154          * Convert it to a 64-bit PAR.
2155          */
2156         par64 = (1 << 11); /* LPAE bit always set */
2157         if (!ret) {
2158             par64 |= phys_addr & ~0xfffULL;
2159             if (!attrs.secure) {
2160                 par64 |= (1 << 9); /* NS */
2161             }
2162             /* We don't set the ATTR or SH fields in the PAR. */
2163         } else {
2164             par64 |= 1; /* F */
2165             par64 |= (fsr & 0x3f) << 1; /* FS */
2166             /* Note that S2WLK and FSTAGE are always zero, because we don't
2167              * implement virtualization and therefore there can't be a stage 2
2168              * fault.
2169              */
2170         }
2171     } else {
2172         /* fsr is a DFSR/IFSR value for the short descriptor
2173          * translation table format (with WnR always clear).
2174          * Convert it to a 32-bit PAR.
2175          */
2176         if (!ret) {
2177             /* We do not set any attribute bits in the PAR */
2178             if (page_size == (1 << 24)
2179                 && arm_feature(env, ARM_FEATURE_V7)) {
2180                 par64 = (phys_addr & 0xff000000) | (1 << 1);
2181             } else {
2182                 par64 = phys_addr & 0xfffff000;
2183             }
2184             if (!attrs.secure) {
2185                 par64 |= (1 << 9); /* NS */
2186             }
2187         } else {
2188             par64 = ((fsr & (1 << 10)) >> 5) | ((fsr & (1 << 12)) >> 6) |
2189                     ((fsr & 0xf) << 1) | 1;
2190         }
2191     }
2192     return par64;
2193 }
2194
2195 static void ats_write(CPUARMState *env, const ARMCPRegInfo *ri, uint64_t value)
2196 {
2197     MMUAccessType access_type = ri->opc2 & 1 ? MMU_DATA_STORE : MMU_DATA_LOAD;
2198     uint64_t par64;
2199     ARMMMUIdx mmu_idx;
2200     int el = arm_current_el(env);
2201     bool secure = arm_is_secure_below_el3(env);
2202
2203     switch (ri->opc2 & 6) {
2204     case 0:
2205         /* stage 1 current state PL1: ATS1CPR, ATS1CPW */
2206         switch (el) {
2207         case 3:
2208             mmu_idx = ARMMMUIdx_S1E3;
2209             break;
2210         case 2:
2211             mmu_idx = ARMMMUIdx_S1NSE1;
2212             break;
2213         case 1:
2214             mmu_idx = secure ? ARMMMUIdx_S1SE1 : ARMMMUIdx_S1NSE1;
2215             break;
2216         default:
2217             g_assert_not_reached();
2218         }
2219         break;
2220     case 2:
2221         /* stage 1 current state PL0: ATS1CUR, ATS1CUW */
2222         switch (el) {
2223         case 3:
2224             mmu_idx = ARMMMUIdx_S1SE0;
2225             break;
2226         case 2:
2227             mmu_idx = ARMMMUIdx_S1NSE0;
2228             break;
2229         case 1:
2230             mmu_idx = secure ? ARMMMUIdx_S1SE0 : ARMMMUIdx_S1NSE0;
2231             break;
2232         default:
2233             g_assert_not_reached();
2234         }
2235         break;
2236     case 4:
2237         /* stage 1+2 NonSecure PL1: ATS12NSOPR, ATS12NSOPW */
2238         mmu_idx = ARMMMUIdx_S12NSE1;
2239         break;
2240     case 6:
2241         /* stage 1+2 NonSecure PL0: ATS12NSOUR, ATS12NSOUW */
2242         mmu_idx = ARMMMUIdx_S12NSE0;
2243         break;
2244     default:
2245         g_assert_not_reached();
2246     }
2247
2248     par64 = do_ats_write(env, value, access_type, mmu_idx);
2249
2250     A32_BANKED_CURRENT_REG_SET(env, par, par64);
2251 }
2252
2253 static void ats1h_write(CPUARMState *env, const ARMCPRegInfo *ri,
2254                         uint64_t value)
2255 {
2256     MMUAccessType access_type = ri->opc2 & 1 ? MMU_DATA_STORE : MMU_DATA_LOAD;
2257     uint64_t par64;
2258
2259     par64 = do_ats_write(env, value, access_type, ARMMMUIdx_S2NS);
2260
2261     A32_BANKED_CURRENT_REG_SET(env, par, par64);
2262 }
2263
2264 static CPAccessResult at_s1e2_access(CPUARMState *env, const ARMCPRegInfo *ri,
2265                                      bool isread)
2266 {
2267     if (arm_current_el(env) == 3 && !(env->cp15.scr_el3 & SCR_NS)) {
2268         return CP_ACCESS_TRAP;
2269     }
2270     return CP_ACCESS_OK;
2271 }
2272
2273 static void ats_write64(CPUARMState *env, const ARMCPRegInfo *ri,
2274                         uint64_t value)
2275 {
2276     MMUAccessType access_type = ri->opc2 & 1 ? MMU_DATA_STORE : MMU_DATA_LOAD;
2277     ARMMMUIdx mmu_idx;
2278     int secure = arm_is_secure_below_el3(env);
2279
2280     switch (ri->opc2 & 6) {
2281     case 0:
2282         switch (ri->opc1) {
2283         case 0: /* AT S1E1R, AT S1E1W */
2284             mmu_idx = secure ? ARMMMUIdx_S1SE1 : ARMMMUIdx_S1NSE1;
2285             break;
2286         case 4: /* AT S1E2R, AT S1E2W */
2287             mmu_idx = ARMMMUIdx_S1E2;
2288             break;
2289         case 6: /* AT S1E3R, AT S1E3W */
2290             mmu_idx = ARMMMUIdx_S1E3;
2291             break;
2292         default:
2293             g_assert_not_reached();
2294         }
2295         break;
2296     case 2: /* AT S1E0R, AT S1E0W */
2297         mmu_idx = secure ? ARMMMUIdx_S1SE0 : ARMMMUIdx_S1NSE0;
2298         break;
2299     case 4: /* AT S12E1R, AT S12E1W */
2300         mmu_idx = secure ? ARMMMUIdx_S1SE1 : ARMMMUIdx_S12NSE1;
2301         break;
2302     case 6: /* AT S12E0R, AT S12E0W */
2303         mmu_idx = secure ? ARMMMUIdx_S1SE0 : ARMMMUIdx_S12NSE0;
2304         break;
2305     default:
2306         g_assert_not_reached();
2307     }
2308
2309     env->cp15.par_el[1] = do_ats_write(env, value, access_type, mmu_idx);
2310 }
2311 #endif
2312
2313 static const ARMCPRegInfo vapa_cp_reginfo[] = {
2314     { .name = "PAR", .cp = 15, .crn = 7, .crm = 4, .opc1 = 0, .opc2 = 0,
2315       .access = PL1_RW, .resetvalue = 0,
2316       .bank_fieldoffsets = { offsetoflow32(CPUARMState, cp15.par_s),
2317                              offsetoflow32(CPUARMState, cp15.par_ns) },
2318       .writefn = par_write },
2319 #ifndef CONFIG_USER_ONLY
2320     /* This underdecoding is safe because the reginfo is NO_RAW. */
2321     { .name = "ATS", .cp = 15, .crn = 7, .crm = 8, .opc1 = 0, .opc2 = CP_ANY,
2322       .access = PL1_W, .accessfn = ats_access,
2323       .writefn = ats_write, .type = ARM_CP_NO_RAW },
2324 #endif
2325     REGINFO_SENTINEL
2326 };
2327
2328 /* Return basic MPU access permission bits.  */
2329 static uint32_t simple_mpu_ap_bits(uint32_t val)
2330 {
2331     uint32_t ret;
2332     uint32_t mask;
2333     int i;
2334     ret = 0;
2335     mask = 3;
2336     for (i = 0; i < 16; i += 2) {
2337         ret |= (val >> i) & mask;
2338         mask <<= 2;
2339     }
2340     return ret;
2341 }
2342
2343 /* Pad basic MPU access permission bits to extended format.  */
2344 static uint32_t extended_mpu_ap_bits(uint32_t val)
2345 {
2346     uint32_t ret;
2347     uint32_t mask;
2348     int i;
2349     ret = 0;
2350     mask = 3;
2351     for (i = 0; i < 16; i += 2) {
2352         ret |= (val & mask) << i;
2353         mask <<= 2;
2354     }
2355     return ret;
2356 }
2357
2358 static void pmsav5_data_ap_write(CPUARMState *env, const ARMCPRegInfo *ri,
2359                                  uint64_t value)
2360 {
2361     env->cp15.pmsav5_data_ap = extended_mpu_ap_bits(value);
2362 }
2363
2364 static uint64_t pmsav5_data_ap_read(CPUARMState *env, const ARMCPRegInfo *ri)
2365 {
2366     return simple_mpu_ap_bits(env->cp15.pmsav5_data_ap);
2367 }
2368
2369 static void pmsav5_insn_ap_write(CPUARMState *env, const ARMCPRegInfo *ri,
2370                                  uint64_t value)
2371 {
2372     env->cp15.pmsav5_insn_ap = extended_mpu_ap_bits(value);
2373 }
2374
2375 static uint64_t pmsav5_insn_ap_read(CPUARMState *env, const ARMCPRegInfo *ri)
2376 {
2377     return simple_mpu_ap_bits(env->cp15.pmsav5_insn_ap);
2378 }
2379
2380 static uint64_t pmsav7_read(CPUARMState *env, const ARMCPRegInfo *ri)
2381 {
2382     uint32_t *u32p = *(uint32_t **)raw_ptr(env, ri);
2383
2384     if (!u32p) {
2385         return 0;
2386     }
2387
2388     u32p += env->pmsav7.rnr;
2389     return *u32p;
2390 }
2391
2392 static void pmsav7_write(CPUARMState *env, const ARMCPRegInfo *ri,
2393                          uint64_t value)
2394 {
2395     ARMCPU *cpu = arm_env_get_cpu(env);
2396     uint32_t *u32p = *(uint32_t **)raw_ptr(env, ri);
2397
2398     if (!u32p) {
2399         return;
2400     }
2401
2402     u32p += env->pmsav7.rnr;
2403     tlb_flush(CPU(cpu)); /* Mappings may have changed - purge! */
2404     *u32p = value;
2405 }
2406
2407 static void pmsav7_rgnr_write(CPUARMState *env, const ARMCPRegInfo *ri,
2408                               uint64_t value)
2409 {
2410     ARMCPU *cpu = arm_env_get_cpu(env);
2411     uint32_t nrgs = cpu->pmsav7_dregion;
2412
2413     if (value >= nrgs) {
2414         qemu_log_mask(LOG_GUEST_ERROR,
2415                       "PMSAv7 RGNR write >= # supported regions, %" PRIu32
2416                       " > %" PRIu32 "\n", (uint32_t)value, nrgs);
2417         return;
2418     }
2419
2420     raw_write(env, ri, value);
2421 }
2422
2423 static const ARMCPRegInfo pmsav7_cp_reginfo[] = {
2424     /* Reset for all these registers is handled in arm_cpu_reset(),
2425      * because the PMSAv7 is also used by M-profile CPUs, which do
2426      * not register cpregs but still need the state to be reset.
2427      */
2428     { .name = "DRBAR", .cp = 15, .crn = 6, .opc1 = 0, .crm = 1, .opc2 = 0,
2429       .access = PL1_RW, .type = ARM_CP_NO_RAW,
2430       .fieldoffset = offsetof(CPUARMState, pmsav7.drbar),
2431       .readfn = pmsav7_read, .writefn = pmsav7_write,
2432       .resetfn = arm_cp_reset_ignore },
2433     { .name = "DRSR", .cp = 15, .crn = 6, .opc1 = 0, .crm = 1, .opc2 = 2,
2434       .access = PL1_RW, .type = ARM_CP_NO_RAW,
2435       .fieldoffset = offsetof(CPUARMState, pmsav7.drsr),
2436       .readfn = pmsav7_read, .writefn = pmsav7_write,
2437       .resetfn = arm_cp_reset_ignore },
2438     { .name = "DRACR", .cp = 15, .crn = 6, .opc1 = 0, .crm = 1, .opc2 = 4,
2439       .access = PL1_RW, .type = ARM_CP_NO_RAW,
2440       .fieldoffset = offsetof(CPUARMState, pmsav7.dracr),
2441       .readfn = pmsav7_read, .writefn = pmsav7_write,
2442       .resetfn = arm_cp_reset_ignore },
2443     { .name = "RGNR", .cp = 15, .crn = 6, .opc1 = 0, .crm = 2, .opc2 = 0,
2444       .access = PL1_RW,
2445       .fieldoffset = offsetof(CPUARMState, pmsav7.rnr),
2446       .writefn = pmsav7_rgnr_write,
2447       .resetfn = arm_cp_reset_ignore },
2448     REGINFO_SENTINEL
2449 };
2450
2451 static const ARMCPRegInfo pmsav5_cp_reginfo[] = {
2452     { .name = "DATA_AP", .cp = 15, .crn = 5, .crm = 0, .opc1 = 0, .opc2 = 0,
2453       .access = PL1_RW, .type = ARM_CP_ALIAS,
2454       .fieldoffset = offsetof(CPUARMState, cp15.pmsav5_data_ap),
2455       .readfn = pmsav5_data_ap_read, .writefn = pmsav5_data_ap_write, },
2456     { .name = "INSN_AP", .cp = 15, .crn = 5, .crm = 0, .opc1 = 0, .opc2 = 1,
2457       .access = PL1_RW, .type = ARM_CP_ALIAS,
2458       .fieldoffset = offsetof(CPUARMState, cp15.pmsav5_insn_ap),
2459       .readfn = pmsav5_insn_ap_read, .writefn = pmsav5_insn_ap_write, },
2460     { .name = "DATA_EXT_AP", .cp = 15, .crn = 5, .crm = 0, .opc1 = 0, .opc2 = 2,
2461       .access = PL1_RW,
2462       .fieldoffset = offsetof(CPUARMState, cp15.pmsav5_data_ap),
2463       .resetvalue = 0, },
2464     { .name = "INSN_EXT_AP", .cp = 15, .crn = 5, .crm = 0, .opc1 = 0, .opc2 = 3,
2465       .access = PL1_RW,
2466       .fieldoffset = offsetof(CPUARMState, cp15.pmsav5_insn_ap),
2467       .resetvalue = 0, },
2468     { .name = "DCACHE_CFG", .cp = 15, .crn = 2, .crm = 0, .opc1 = 0, .opc2 = 0,
2469       .access = PL1_RW,
2470       .fieldoffset = offsetof(CPUARMState, cp15.c2_data), .resetvalue = 0, },
2471     { .name = "ICACHE_CFG", .cp = 15, .crn = 2, .crm = 0, .opc1 = 0, .opc2 = 1,
2472       .access = PL1_RW,
2473       .fieldoffset = offsetof(CPUARMState, cp15.c2_insn), .resetvalue = 0, },
2474     /* Protection region base and size registers */
2475     { .name = "946_PRBS0", .cp = 15, .crn = 6, .crm = 0, .opc1 = 0,
2476       .opc2 = CP_ANY, .access = PL1_RW, .resetvalue = 0,
2477       .fieldoffset = offsetof(CPUARMState, cp15.c6_region[0]) },
2478     { .name = "946_PRBS1", .cp = 15, .crn = 6, .crm = 1, .opc1 = 0,
2479       .opc2 = CP_ANY, .access = PL1_RW, .resetvalue = 0,
2480       .fieldoffset = offsetof(CPUARMState, cp15.c6_region[1]) },
2481     { .name = "946_PRBS2", .cp = 15, .crn = 6, .crm = 2, .opc1 = 0,
2482       .opc2 = CP_ANY, .access = PL1_RW, .resetvalue = 0,
2483       .fieldoffset = offsetof(CPUARMState, cp15.c6_region[2]) },
2484     { .name = "946_PRBS3", .cp = 15, .crn = 6, .crm = 3, .opc1 = 0,
2485       .opc2 = CP_ANY, .access = PL1_RW, .resetvalue = 0,
2486       .fieldoffset = offsetof(CPUARMState, cp15.c6_region[3]) },
2487     { .name = "946_PRBS4", .cp = 15, .crn = 6, .crm = 4, .opc1 = 0,
2488       .opc2 = CP_ANY, .access = PL1_RW, .resetvalue = 0,
2489       .fieldoffset = offsetof(CPUARMState, cp15.c6_region[4]) },
2490     { .name = "946_PRBS5", .cp = 15, .crn = 6, .crm = 5, .opc1 = 0,
2491       .opc2 = CP_ANY, .access = PL1_RW, .resetvalue = 0,
2492       .fieldoffset = offsetof(CPUARMState, cp15.c6_region[5]) },
2493     { .name = "946_PRBS6", .cp = 15, .crn = 6, .crm = 6, .opc1 = 0,
2494       .opc2 = CP_ANY, .access = PL1_RW, .resetvalue = 0,
2495       .fieldoffset = offsetof(CPUARMState, cp15.c6_region[6]) },
2496     { .name = "946_PRBS7", .cp = 15, .crn = 6, .crm = 7, .opc1 = 0,
2497       .opc2 = CP_ANY, .access = PL1_RW, .resetvalue = 0,
2498       .fieldoffset = offsetof(CPUARMState, cp15.c6_region[7]) },
2499     REGINFO_SENTINEL
2500 };
2501
2502 static void vmsa_ttbcr_raw_write(CPUARMState *env, const ARMCPRegInfo *ri,
2503                                  uint64_t value)
2504 {
2505     TCR *tcr = raw_ptr(env, ri);
2506     int maskshift = extract32(value, 0, 3);
2507
2508     if (!arm_feature(env, ARM_FEATURE_V8)) {
2509         if (arm_feature(env, ARM_FEATURE_LPAE) && (value & TTBCR_EAE)) {
2510             /* Pre ARMv8 bits [21:19], [15:14] and [6:3] are UNK/SBZP when
2511              * using Long-desciptor translation table format */
2512             value &= ~((7 << 19) | (3 << 14) | (0xf << 3));
2513         } else if (arm_feature(env, ARM_FEATURE_EL3)) {
2514             /* In an implementation that includes the Security Extensions
2515              * TTBCR has additional fields PD0 [4] and PD1 [5] for
2516              * Short-descriptor translation table format.
2517              */
2518             value &= TTBCR_PD1 | TTBCR_PD0 | TTBCR_N;
2519         } else {
2520             value &= TTBCR_N;
2521         }
2522     }
2523
2524     /* Update the masks corresponding to the TCR bank being written
2525      * Note that we always calculate mask and base_mask, but
2526      * they are only used for short-descriptor tables (ie if EAE is 0);
2527      * for long-descriptor tables the TCR fields are used differently
2528      * and the mask and base_mask values are meaningless.
2529      */
2530     tcr->raw_tcr = value;
2531     tcr->mask = ~(((uint32_t)0xffffffffu) >> maskshift);
2532     tcr->base_mask = ~((uint32_t)0x3fffu >> maskshift);
2533 }
2534
2535 static void vmsa_ttbcr_write(CPUARMState *env, const ARMCPRegInfo *ri,
2536                              uint64_t value)
2537 {
2538     ARMCPU *cpu = arm_env_get_cpu(env);
2539
2540     if (arm_feature(env, ARM_FEATURE_LPAE)) {
2541         /* With LPAE the TTBCR could result in a change of ASID
2542          * via the TTBCR.A1 bit, so do a TLB flush.
2543          */
2544         tlb_flush(CPU(cpu));
2545     }
2546     vmsa_ttbcr_raw_write(env, ri, value);
2547 }
2548
2549 static void vmsa_ttbcr_reset(CPUARMState *env, const ARMCPRegInfo *ri)
2550 {
2551     TCR *tcr = raw_ptr(env, ri);
2552
2553     /* Reset both the TCR as well as the masks corresponding to the bank of
2554      * the TCR being reset.
2555      */
2556     tcr->raw_tcr = 0;
2557     tcr->mask = 0;
2558     tcr->base_mask = 0xffffc000u;
2559 }
2560
2561 static void vmsa_tcr_el1_write(CPUARMState *env, const ARMCPRegInfo *ri,
2562                                uint64_t value)
2563 {
2564     ARMCPU *cpu = arm_env_get_cpu(env);
2565     TCR *tcr = raw_ptr(env, ri);
2566
2567     /* For AArch64 the A1 bit could result in a change of ASID, so TLB flush. */
2568     tlb_flush(CPU(cpu));
2569     tcr->raw_tcr = value;
2570 }
2571
2572 static void vmsa_ttbr_write(CPUARMState *env, const ARMCPRegInfo *ri,
2573                             uint64_t value)
2574 {
2575     /* 64 bit accesses to the TTBRs can change the ASID and so we
2576      * must flush the TLB.
2577      */
2578     if (cpreg_field_is_64bit(ri)) {
2579         ARMCPU *cpu = arm_env_get_cpu(env);
2580
2581         tlb_flush(CPU(cpu));
2582     }
2583     raw_write(env, ri, value);
2584 }
2585
2586 static void vttbr_write(CPUARMState *env, const ARMCPRegInfo *ri,
2587                         uint64_t value)
2588 {
2589     ARMCPU *cpu = arm_env_get_cpu(env);
2590     CPUState *cs = CPU(cpu);
2591
2592     /* Accesses to VTTBR may change the VMID so we must flush the TLB.  */
2593     if (raw_read(env, ri) != value) {
2594         tlb_flush_by_mmuidx(cs,
2595                             ARMMMUIdxBit_S12NSE1 |
2596                             ARMMMUIdxBit_S12NSE0 |
2597                             ARMMMUIdxBit_S2NS);
2598         raw_write(env, ri, value);
2599     }
2600 }
2601
2602 static const ARMCPRegInfo vmsa_pmsa_cp_reginfo[] = {
2603     { .name = "DFSR", .cp = 15, .crn = 5, .crm = 0, .opc1 = 0, .opc2 = 0,
2604       .access = PL1_RW, .type = ARM_CP_ALIAS,
2605       .bank_fieldoffsets = { offsetoflow32(CPUARMState, cp15.dfsr_s),
2606                              offsetoflow32(CPUARMState, cp15.dfsr_ns) }, },
2607     { .name = "IFSR", .cp = 15, .crn = 5, .crm = 0, .opc1 = 0, .opc2 = 1,
2608       .access = PL1_RW, .resetvalue = 0,
2609       .bank_fieldoffsets = { offsetoflow32(CPUARMState, cp15.ifsr_s),
2610                              offsetoflow32(CPUARMState, cp15.ifsr_ns) } },
2611     { .name = "DFAR", .cp = 15, .opc1 = 0, .crn = 6, .crm = 0, .opc2 = 0,
2612       .access = PL1_RW, .resetvalue = 0,
2613       .bank_fieldoffsets = { offsetof(CPUARMState, cp15.dfar_s),
2614                              offsetof(CPUARMState, cp15.dfar_ns) } },
2615     { .name = "FAR_EL1", .state = ARM_CP_STATE_AA64,
2616       .opc0 = 3, .crn = 6, .crm = 0, .opc1 = 0, .opc2 = 0,
2617       .access = PL1_RW, .fieldoffset = offsetof(CPUARMState, cp15.far_el[1]),
2618       .resetvalue = 0, },
2619     REGINFO_SENTINEL
2620 };
2621
2622 static const ARMCPRegInfo vmsa_cp_reginfo[] = {
2623     { .name = "ESR_EL1", .state = ARM_CP_STATE_AA64,
2624       .opc0 = 3, .crn = 5, .crm = 2, .opc1 = 0, .opc2 = 0,
2625       .access = PL1_RW,
2626       .fieldoffset = offsetof(CPUARMState, cp15.esr_el[1]), .resetvalue = 0, },
2627     { .name = "TTBR0_EL1", .state = ARM_CP_STATE_BOTH,
2628       .opc0 = 3, .opc1 = 0, .crn = 2, .crm = 0, .opc2 = 0,
2629       .access = PL1_RW, .writefn = vmsa_ttbr_write, .resetvalue = 0,
2630       .bank_fieldoffsets = { offsetof(CPUARMState, cp15.ttbr0_s),
2631                              offsetof(CPUARMState, cp15.ttbr0_ns) } },
2632     { .name = "TTBR1_EL1", .state = ARM_CP_STATE_BOTH,
2633       .opc0 = 3, .opc1 = 0, .crn = 2, .crm = 0, .opc2 = 1,
2634       .access = PL1_RW, .writefn = vmsa_ttbr_write, .resetvalue = 0,
2635       .bank_fieldoffsets = { offsetof(CPUARMState, cp15.ttbr1_s),
2636                              offsetof(CPUARMState, cp15.ttbr1_ns) } },
2637     { .name = "TCR_EL1", .state = ARM_CP_STATE_AA64,
2638       .opc0 = 3, .crn = 2, .crm = 0, .opc1 = 0, .opc2 = 2,
2639       .access = PL1_RW, .writefn = vmsa_tcr_el1_write,
2640       .resetfn = vmsa_ttbcr_reset, .raw_writefn = raw_write,
2641       .fieldoffset = offsetof(CPUARMState, cp15.tcr_el[1]) },
2642     { .name = "TTBCR", .cp = 15, .crn = 2, .crm = 0, .opc1 = 0, .opc2 = 2,
2643       .access = PL1_RW, .type = ARM_CP_ALIAS, .writefn = vmsa_ttbcr_write,
2644       .raw_writefn = vmsa_ttbcr_raw_write,
2645       .bank_fieldoffsets = { offsetoflow32(CPUARMState, cp15.tcr_el[3]),
2646                              offsetoflow32(CPUARMState, cp15.tcr_el[1])} },
2647     REGINFO_SENTINEL
2648 };
2649
2650 static void omap_ticonfig_write(CPUARMState *env, const ARMCPRegInfo *ri,
2651                                 uint64_t value)
2652 {
2653     env->cp15.c15_ticonfig = value & 0xe7;
2654     /* The OS_TYPE bit in this register changes the reported CPUID! */
2655     env->cp15.c0_cpuid = (value & (1 << 5)) ?
2656         ARM_CPUID_TI915T : ARM_CPUID_TI925T;
2657 }
2658
2659 static void omap_threadid_write(CPUARMState *env, const ARMCPRegInfo *ri,
2660                                 uint64_t value)
2661 {
2662     env->cp15.c15_threadid = value & 0xffff;
2663 }
2664
2665 static void omap_wfi_write(CPUARMState *env, const ARMCPRegInfo *ri,
2666                            uint64_t value)
2667 {
2668     /* Wait-for-interrupt (deprecated) */
2669     cpu_interrupt(CPU(arm_env_get_cpu(env)), CPU_INTERRUPT_HALT);
2670 }
2671
2672 static void omap_cachemaint_write(CPUARMState *env, const ARMCPRegInfo *ri,
2673                                   uint64_t value)
2674 {
2675     /* On OMAP there are registers indicating the max/min index of dcache lines
2676      * containing a dirty line; cache flush operations have to reset these.
2677      */
2678     env->cp15.c15_i_max = 0x000;
2679     env->cp15.c15_i_min = 0xff0;
2680 }
2681
2682 static const ARMCPRegInfo omap_cp_reginfo[] = {
2683     { .name = "DFSR", .cp = 15, .crn = 5, .crm = CP_ANY,
2684       .opc1 = CP_ANY, .opc2 = CP_ANY, .access = PL1_RW, .type = ARM_CP_OVERRIDE,
2685       .fieldoffset = offsetoflow32(CPUARMState, cp15.esr_el[1]),
2686       .resetvalue = 0, },
2687     { .name = "", .cp = 15, .crn = 15, .crm = 0, .opc1 = 0, .opc2 = 0,
2688       .access = PL1_RW, .type = ARM_CP_NOP },
2689     { .name = "TICONFIG", .cp = 15, .crn = 15, .crm = 1, .opc1 = 0, .opc2 = 0,
2690       .access = PL1_RW,
2691       .fieldoffset = offsetof(CPUARMState, cp15.c15_ticonfig), .resetvalue = 0,
2692       .writefn = omap_ticonfig_write },
2693     { .name = "IMAX", .cp = 15, .crn = 15, .crm = 2, .opc1 = 0, .opc2 = 0,
2694       .access = PL1_RW,
2695       .fieldoffset = offsetof(CPUARMState, cp15.c15_i_max), .resetvalue = 0, },
2696     { .name = "IMIN", .cp = 15, .crn = 15, .crm = 3, .opc1 = 0, .opc2 = 0,
2697       .access = PL1_RW, .resetvalue = 0xff0,
2698       .fieldoffset = offsetof(CPUARMState, cp15.c15_i_min) },
2699     { .name = "THREADID", .cp = 15, .crn = 15, .crm = 4, .opc1 = 0, .opc2 = 0,
2700       .access = PL1_RW,
2701       .fieldoffset = offsetof(CPUARMState, cp15.c15_threadid), .resetvalue = 0,
2702       .writefn = omap_threadid_write },
2703     { .name = "TI925T_STATUS", .cp = 15, .crn = 15,
2704       .crm = 8, .opc1 = 0, .opc2 = 0, .access = PL1_RW,
2705       .type = ARM_CP_NO_RAW,
2706       .readfn = arm_cp_read_zero, .writefn = omap_wfi_write, },
2707     /* TODO: Peripheral port remap register:
2708      * On OMAP2 mcr p15, 0, rn, c15, c2, 4 sets up the interrupt controller
2709      * base address at $rn & ~0xfff and map size of 0x200 << ($rn & 0xfff),
2710      * when MMU is off.
2711      */
2712     { .name = "OMAP_CACHEMAINT", .cp = 15, .crn = 7, .crm = CP_ANY,
2713       .opc1 = 0, .opc2 = CP_ANY, .access = PL1_W,
2714       .type = ARM_CP_OVERRIDE | ARM_CP_NO_RAW,
2715       .writefn = omap_cachemaint_write },
2716     { .name = "C9", .cp = 15, .crn = 9,
2717       .crm = CP_ANY, .opc1 = CP_ANY, .opc2 = CP_ANY, .access = PL1_RW,
2718       .type = ARM_CP_CONST | ARM_CP_OVERRIDE, .resetvalue = 0 },
2719     REGINFO_SENTINEL
2720 };
2721
2722 static void xscale_cpar_write(CPUARMState *env, const ARMCPRegInfo *ri,
2723                               uint64_t value)
2724 {
2725     env->cp15.c15_cpar = value & 0x3fff;
2726 }
2727
2728 static const ARMCPRegInfo xscale_cp_reginfo[] = {
2729     { .name = "XSCALE_CPAR",
2730       .cp = 15, .crn = 15, .crm = 1, .opc1 = 0, .opc2 = 0, .access = PL1_RW,
2731       .fieldoffset = offsetof(CPUARMState, cp15.c15_cpar), .resetvalue = 0,
2732       .writefn = xscale_cpar_write, },
2733     { .name = "XSCALE_AUXCR",
2734       .cp = 15, .crn = 1, .crm = 0, .opc1 = 0, .opc2 = 1, .access = PL1_RW,
2735       .fieldoffset = offsetof(CPUARMState, cp15.c1_xscaleauxcr),
2736       .resetvalue = 0, },
2737     /* XScale specific cache-lockdown: since we have no cache we NOP these
2738      * and hope the guest does not really rely on cache behaviour.
2739      */
2740     { .name = "XSCALE_LOCK_ICACHE_LINE",
2741       .cp = 15, .opc1 = 0, .crn = 9, .crm = 1, .opc2 = 0,
2742       .access = PL1_W, .type = ARM_CP_NOP },
2743     { .name = "XSCALE_UNLOCK_ICACHE",
2744       .cp = 15, .opc1 = 0, .crn = 9, .crm = 1, .opc2 = 1,
2745       .access = PL1_W, .type = ARM_CP_NOP },
2746     { .name = "XSCALE_DCACHE_LOCK",
2747       .cp = 15, .opc1 = 0, .crn = 9, .crm = 2, .opc2 = 0,
2748       .access = PL1_RW, .type = ARM_CP_NOP },
2749     { .name = "XSCALE_UNLOCK_DCACHE",
2750       .cp = 15, .opc1 = 0, .crn = 9, .crm = 2, .opc2 = 1,
2751       .access = PL1_W, .type = ARM_CP_NOP },
2752     REGINFO_SENTINEL
2753 };
2754
2755 static const ARMCPRegInfo dummy_c15_cp_reginfo[] = {
2756     /* RAZ/WI the whole crn=15 space, when we don't have a more specific
2757      * implementation of this implementation-defined space.
2758      * Ideally this should eventually disappear in favour of actually
2759      * implementing the correct behaviour for all cores.
2760      */
2761     { .name = "C15_IMPDEF", .cp = 15, .crn = 15,
2762       .crm = CP_ANY, .opc1 = CP_ANY, .opc2 = CP_ANY,
2763       .access = PL1_RW,
2764       .type = ARM_CP_CONST | ARM_CP_NO_RAW | ARM_CP_OVERRIDE,
2765       .resetvalue = 0 },
2766     REGINFO_SENTINEL
2767 };
2768
2769 static const ARMCPRegInfo cache_dirty_status_cp_reginfo[] = {
2770     /* Cache status: RAZ because we have no cache so it's always clean */
2771     { .name = "CDSR", .cp = 15, .crn = 7, .crm = 10, .opc1 = 0, .opc2 = 6,
2772       .access = PL1_R, .type = ARM_CP_CONST | ARM_CP_NO_RAW,
2773       .resetvalue = 0 },
2774     REGINFO_SENTINEL
2775 };
2776
2777 static const ARMCPRegInfo cache_block_ops_cp_reginfo[] = {
2778     /* We never have a a block transfer operation in progress */
2779     { .name = "BXSR", .cp = 15, .crn = 7, .crm = 12, .opc1 = 0, .opc2 = 4,
2780       .access = PL0_R, .type = ARM_CP_CONST | ARM_CP_NO_RAW,
2781       .resetvalue = 0 },
2782     /* The cache ops themselves: these all NOP for QEMU */
2783     { .name = "IICR", .cp = 15, .crm = 5, .opc1 = 0,
2784       .access = PL1_W, .type = ARM_CP_NOP|ARM_CP_64BIT },
2785     { .name = "IDCR", .cp = 15, .crm = 6, .opc1 = 0,
2786       .access = PL1_W, .type = ARM_CP_NOP|ARM_CP_64BIT },
2787     { .name = "CDCR", .cp = 15, .crm = 12, .opc1 = 0,
2788       .access = PL0_W, .type = ARM_CP_NOP|ARM_CP_64BIT },
2789     { .name = "PIR", .cp = 15, .crm = 12, .opc1 = 1,
2790       .access = PL0_W, .type = ARM_CP_NOP|ARM_CP_64BIT },
2791     { .name = "PDR", .cp = 15, .crm = 12, .opc1 = 2,
2792       .access = PL0_W, .type = ARM_CP_NOP|ARM_CP_64BIT },
2793     { .name = "CIDCR", .cp = 15, .crm = 14, .opc1 = 0,
2794       .access = PL1_W, .type = ARM_CP_NOP|ARM_CP_64BIT },
2795     REGINFO_SENTINEL
2796 };
2797
2798 static const ARMCPRegInfo cache_test_clean_cp_reginfo[] = {
2799     /* The cache test-and-clean instructions always return (1 << 30)
2800      * to indicate that there are no dirty cache lines.
2801      */
2802     { .name = "TC_DCACHE", .cp = 15, .crn = 7, .crm = 10, .opc1 = 0, .opc2 = 3,
2803       .access = PL0_R, .type = ARM_CP_CONST | ARM_CP_NO_RAW,
2804       .resetvalue = (1 << 30) },
2805     { .name = "TCI_DCACHE", .cp = 15, .crn = 7, .crm = 14, .opc1 = 0, .opc2 = 3,
2806       .access = PL0_R, .type = ARM_CP_CONST | ARM_CP_NO_RAW,
2807       .resetvalue = (1 << 30) },
2808     REGINFO_SENTINEL
2809 };
2810
2811 static const ARMCPRegInfo strongarm_cp_reginfo[] = {
2812     /* Ignore ReadBuffer accesses */
2813     { .name = "C9_READBUFFER", .cp = 15, .crn = 9,
2814       .crm = CP_ANY, .opc1 = CP_ANY, .opc2 = CP_ANY,
2815       .access = PL1_RW, .resetvalue = 0,
2816       .type = ARM_CP_CONST | ARM_CP_OVERRIDE | ARM_CP_NO_RAW },
2817     REGINFO_SENTINEL
2818 };
2819
2820 static uint64_t midr_read(CPUARMState *env, const ARMCPRegInfo *ri)
2821 {
2822     ARMCPU *cpu = arm_env_get_cpu(env);
2823     unsigned int cur_el = arm_current_el(env);
2824     bool secure = arm_is_secure(env);
2825
2826     if (arm_feature(&cpu->env, ARM_FEATURE_EL2) && !secure && cur_el == 1) {
2827         return env->cp15.vpidr_el2;
2828     }
2829     return raw_read(env, ri);
2830 }
2831
2832 static uint64_t mpidr_read_val(CPUARMState *env)
2833 {
2834     ARMCPU *cpu = ARM_CPU(arm_env_get_cpu(env));
2835     uint64_t mpidr = cpu->mp_affinity;
2836
2837     if (arm_feature(env, ARM_FEATURE_V7MP)) {
2838         mpidr |= (1U << 31);
2839         /* Cores which are uniprocessor (non-coherent)
2840          * but still implement the MP extensions set
2841          * bit 30. (For instance, Cortex-R5).
2842          */
2843         if (cpu->mp_is_up) {
2844             mpidr |= (1u << 30);
2845         }
2846     }
2847     return mpidr;
2848 }
2849
2850 static uint64_t mpidr_read(CPUARMState *env, const ARMCPRegInfo *ri)
2851 {
2852     unsigned int cur_el = arm_current_el(env);
2853     bool secure = arm_is_secure(env);
2854
2855     if (arm_feature(env, ARM_FEATURE_EL2) && !secure && cur_el == 1) {
2856         return env->cp15.vmpidr_el2;
2857     }
2858     return mpidr_read_val(env);
2859 }
2860
2861 static const ARMCPRegInfo mpidr_cp_reginfo[] = {
2862     { .name = "MPIDR", .state = ARM_CP_STATE_BOTH,
2863       .opc0 = 3, .crn = 0, .crm = 0, .opc1 = 0, .opc2 = 5,
2864       .access = PL1_R, .readfn = mpidr_read, .type = ARM_CP_NO_RAW },
2865     REGINFO_SENTINEL
2866 };
2867
2868 static const ARMCPRegInfo lpae_cp_reginfo[] = {
2869     /* NOP AMAIR0/1 */
2870     { .name = "AMAIR0", .state = ARM_CP_STATE_BOTH,
2871       .opc0 = 3, .crn = 10, .crm = 3, .opc1 = 0, .opc2 = 0,
2872       .access = PL1_RW, .type = ARM_CP_CONST,
2873       .resetvalue = 0 },
2874     /* AMAIR1 is mapped to AMAIR_EL1[63:32] */
2875     { .name = "AMAIR1", .cp = 15, .crn = 10, .crm = 3, .opc1 = 0, .opc2 = 1,
2876       .access = PL1_RW, .type = ARM_CP_CONST,
2877       .resetvalue = 0 },
2878     { .name = "PAR", .cp = 15, .crm = 7, .opc1 = 0,
2879       .access = PL1_RW, .type = ARM_CP_64BIT, .resetvalue = 0,
2880       .bank_fieldoffsets = { offsetof(CPUARMState, cp15.par_s),
2881                              offsetof(CPUARMState, cp15.par_ns)} },
2882     { .name = "TTBR0", .cp = 15, .crm = 2, .opc1 = 0,
2883       .access = PL1_RW, .type = ARM_CP_64BIT | ARM_CP_ALIAS,
2884       .bank_fieldoffsets = { offsetof(CPUARMState, cp15.ttbr0_s),
2885                              offsetof(CPUARMState, cp15.ttbr0_ns) },
2886       .writefn = vmsa_ttbr_write, },
2887     { .name = "TTBR1", .cp = 15, .crm = 2, .opc1 = 1,
2888       .access = PL1_RW, .type = ARM_CP_64BIT | ARM_CP_ALIAS,
2889       .bank_fieldoffsets = { offsetof(CPUARMState, cp15.ttbr1_s),
2890                              offsetof(CPUARMState, cp15.ttbr1_ns) },
2891       .writefn = vmsa_ttbr_write, },
2892     REGINFO_SENTINEL
2893 };
2894
2895 static uint64_t aa64_fpcr_read(CPUARMState *env, const ARMCPRegInfo *ri)
2896 {
2897     return vfp_get_fpcr(env);
2898 }
2899
2900 static void aa64_fpcr_write(CPUARMState *env, const ARMCPRegInfo *ri,
2901                             uint64_t value)
2902 {
2903     vfp_set_fpcr(env, value);
2904 }
2905
2906 static uint64_t aa64_fpsr_read(CPUARMState *env, const ARMCPRegInfo *ri)
2907 {
2908     return vfp_get_fpsr(env);
2909 }
2910
2911 static void aa64_fpsr_write(CPUARMState *env, const ARMCPRegInfo *ri,
2912                             uint64_t value)
2913 {
2914     vfp_set_fpsr(env, value);
2915 }
2916
2917 static CPAccessResult aa64_daif_access(CPUARMState *env, const ARMCPRegInfo *ri,
2918                                        bool isread)
2919 {
2920     if (arm_current_el(env) == 0 && !(env->cp15.sctlr_el[1] & SCTLR_UMA)) {
2921         return CP_ACCESS_TRAP;
2922     }
2923     return CP_ACCESS_OK;
2924 }
2925
2926 static void aa64_daif_write(CPUARMState *env, const ARMCPRegInfo *ri,
2927                             uint64_t value)
2928 {
2929     env->daif = value & PSTATE_DAIF;
2930 }
2931
2932 static CPAccessResult aa64_cacheop_access(CPUARMState *env,
2933                                           const ARMCPRegInfo *ri,
2934                                           bool isread)
2935 {
2936     /* Cache invalidate/clean: NOP, but EL0 must UNDEF unless
2937      * SCTLR_EL1.UCI is set.
2938      */
2939     if (arm_current_el(env) == 0 && !(env->cp15.sctlr_el[1] & SCTLR_UCI)) {
2940         return CP_ACCESS_TRAP;
2941     }
2942     return CP_ACCESS_OK;
2943 }
2944
2945 /* See: D4.7.2 TLB maintenance requirements and the TLB maintenance instructions
2946  * Page D4-1736 (DDI0487A.b)
2947  */
2948
2949 static void tlbi_aa64_vmalle1_write(CPUARMState *env, const ARMCPRegInfo *ri,
2950                                     uint64_t value)
2951 {
2952     CPUState *cs = ENV_GET_CPU(env);
2953
2954     if (arm_is_secure_below_el3(env)) {
2955         tlb_flush_by_mmuidx(cs,
2956                             ARMMMUIdxBit_S1SE1 |
2957                             ARMMMUIdxBit_S1SE0);
2958     } else {
2959         tlb_flush_by_mmuidx(cs,
2960                             ARMMMUIdxBit_S12NSE1 |
2961                             ARMMMUIdxBit_S12NSE0);
2962     }
2963 }
2964
2965 static void tlbi_aa64_vmalle1is_write(CPUARMState *env, const ARMCPRegInfo *ri,
2966                                       uint64_t value)
2967 {
2968     CPUState *cs = ENV_GET_CPU(env);
2969     bool sec = arm_is_secure_below_el3(env);
2970
2971     if (sec) {
2972         tlb_flush_by_mmuidx_all_cpus_synced(cs,
2973                                             ARMMMUIdxBit_S1SE1 |
2974                                             ARMMMUIdxBit_S1SE0);
2975     } else {
2976         tlb_flush_by_mmuidx_all_cpus_synced(cs,
2977                                             ARMMMUIdxBit_S12NSE1 |
2978                                             ARMMMUIdxBit_S12NSE0);
2979     }
2980 }
2981
2982 static void tlbi_aa64_alle1_write(CPUARMState *env, const ARMCPRegInfo *ri,
2983                                   uint64_t value)
2984 {
2985     /* Note that the 'ALL' scope must invalidate both stage 1 and
2986      * stage 2 translations, whereas most other scopes only invalidate
2987      * stage 1 translations.
2988      */
2989     ARMCPU *cpu = arm_env_get_cpu(env);
2990     CPUState *cs = CPU(cpu);
2991
2992     if (arm_is_secure_below_el3(env)) {
2993         tlb_flush_by_mmuidx(cs,
2994                             ARMMMUIdxBit_S1SE1 |
2995                             ARMMMUIdxBit_S1SE0);
2996     } else {
2997         if (arm_feature(env, ARM_FEATURE_EL2)) {
2998             tlb_flush_by_mmuidx(cs,
2999                                 ARMMMUIdxBit_S12NSE1 |
3000                                 ARMMMUIdxBit_S12NSE0 |
3001                                 ARMMMUIdxBit_S2NS);
3002         } else {
3003             tlb_flush_by_mmuidx(cs,
3004                                 ARMMMUIdxBit_S12NSE1 |
3005                                 ARMMMUIdxBit_S12NSE0);
3006         }
3007     }
3008 }
3009
3010 static void tlbi_aa64_alle2_write(CPUARMState *env, const ARMCPRegInfo *ri,
3011                                   uint64_t value)
3012 {
3013     ARMCPU *cpu = arm_env_get_cpu(env);
3014     CPUState *cs = CPU(cpu);
3015
3016     tlb_flush_by_mmuidx(cs, ARMMMUIdxBit_S1E2);
3017 }
3018
3019 static void tlbi_aa64_alle3_write(CPUARMState *env, const ARMCPRegInfo *ri,
3020                                   uint64_t value)
3021 {
3022     ARMCPU *cpu = arm_env_get_cpu(env);
3023     CPUState *cs = CPU(cpu);
3024
3025     tlb_flush_by_mmuidx(cs, ARMMMUIdxBit_S1E3);
3026 }
3027
3028 static void tlbi_aa64_alle1is_write(CPUARMState *env, const ARMCPRegInfo *ri,
3029                                     uint64_t value)
3030 {
3031     /* Note that the 'ALL' scope must invalidate both stage 1 and
3032      * stage 2 translations, whereas most other scopes only invalidate
3033      * stage 1 translations.
3034      */
3035     CPUState *cs = ENV_GET_CPU(env);
3036     bool sec = arm_is_secure_below_el3(env);
3037     bool has_el2 = arm_feature(env, ARM_FEATURE_EL2);
3038
3039     if (sec) {
3040         tlb_flush_by_mmuidx_all_cpus_synced(cs,
3041                                             ARMMMUIdxBit_S1SE1 |
3042                                             ARMMMUIdxBit_S1SE0);
3043     } else if (has_el2) {
3044         tlb_flush_by_mmuidx_all_cpus_synced(cs,
3045                                             ARMMMUIdxBit_S12NSE1 |
3046                                             ARMMMUIdxBit_S12NSE0 |
3047                                             ARMMMUIdxBit_S2NS);
3048     } else {
3049           tlb_flush_by_mmuidx_all_cpus_synced(cs,
3050                                               ARMMMUIdxBit_S12NSE1 |
3051                                               ARMMMUIdxBit_S12NSE0);
3052     }
3053 }
3054
3055 static void tlbi_aa64_alle2is_write(CPUARMState *env, const ARMCPRegInfo *ri,
3056                                     uint64_t value)
3057 {
3058     CPUState *cs = ENV_GET_CPU(env);
3059
3060     tlb_flush_by_mmuidx_all_cpus_synced(cs, ARMMMUIdxBit_S1E2);
3061 }
3062
3063 static void tlbi_aa64_alle3is_write(CPUARMState *env, const ARMCPRegInfo *ri,
3064                                     uint64_t value)
3065 {
3066     CPUState *cs = ENV_GET_CPU(env);
3067
3068     tlb_flush_by_mmuidx_all_cpus_synced(cs, ARMMMUIdxBit_S1E3);
3069 }
3070
3071 static void tlbi_aa64_vae1_write(CPUARMState *env, const ARMCPRegInfo *ri,
3072                                  uint64_t value)
3073 {
3074     /* Invalidate by VA, EL1&0 (AArch64 version).
3075      * Currently handles all of VAE1, VAAE1, VAALE1 and VALE1,
3076      * since we don't support flush-for-specific-ASID-only or
3077      * flush-last-level-only.
3078      */
3079     ARMCPU *cpu = arm_env_get_cpu(env);
3080     CPUState *cs = CPU(cpu);
3081     uint64_t pageaddr = sextract64(value << 12, 0, 56);
3082
3083     if (arm_is_secure_below_el3(env)) {
3084         tlb_flush_page_by_mmuidx(cs, pageaddr,
3085                                  ARMMMUIdxBit_S1SE1 |
3086                                  ARMMMUIdxBit_S1SE0);
3087     } else {
3088         tlb_flush_page_by_mmuidx(cs, pageaddr,
3089                                  ARMMMUIdxBit_S12NSE1 |
3090                                  ARMMMUIdxBit_S12NSE0);
3091     }
3092 }
3093
3094 static void tlbi_aa64_vae2_write(CPUARMState *env, const ARMCPRegInfo *ri,
3095                                  uint64_t value)
3096 {
3097     /* Invalidate by VA, EL2
3098      * Currently handles both VAE2 and VALE2, since we don't support
3099      * flush-last-level-only.
3100      */
3101     ARMCPU *cpu = arm_env_get_cpu(env);
3102     CPUState *cs = CPU(cpu);
3103     uint64_t pageaddr = sextract64(value << 12, 0, 56);
3104
3105     tlb_flush_page_by_mmuidx(cs, pageaddr, ARMMMUIdxBit_S1E2);
3106 }
3107
3108 static void tlbi_aa64_vae3_write(CPUARMState *env, const ARMCPRegInfo *ri,
3109                                  uint64_t value)
3110 {
3111     /* Invalidate by VA, EL3
3112      * Currently handles both VAE3 and VALE3, since we don't support
3113      * flush-last-level-only.
3114      */
3115     ARMCPU *cpu = arm_env_get_cpu(env);
3116     CPUState *cs = CPU(cpu);
3117     uint64_t pageaddr = sextract64(value << 12, 0, 56);
3118
3119     tlb_flush_page_by_mmuidx(cs, pageaddr, ARMMMUIdxBit_S1E3);
3120 }
3121
3122 static void tlbi_aa64_vae1is_write(CPUARMState *env, const ARMCPRegInfo *ri,
3123                                    uint64_t value)
3124 {
3125     ARMCPU *cpu = arm_env_get_cpu(env);
3126     CPUState *cs = CPU(cpu);
3127     bool sec = arm_is_secure_below_el3(env);
3128     uint64_t pageaddr = sextract64(value << 12, 0, 56);
3129
3130     if (sec) {
3131         tlb_flush_page_by_mmuidx_all_cpus_synced(cs, pageaddr,
3132                                                  ARMMMUIdxBit_S1SE1 |
3133                                                  ARMMMUIdxBit_S1SE0);
3134     } else {
3135         tlb_flush_page_by_mmuidx_all_cpus_synced(cs, pageaddr,
3136                                                  ARMMMUIdxBit_S12NSE1 |
3137                                                  ARMMMUIdxBit_S12NSE0);
3138     }
3139 }
3140
3141 static void tlbi_aa64_vae2is_write(CPUARMState *env, const ARMCPRegInfo *ri,
3142                                    uint64_t value)
3143 {
3144     CPUState *cs = ENV_GET_CPU(env);
3145     uint64_t pageaddr = sextract64(value << 12, 0, 56);
3146
3147     tlb_flush_page_by_mmuidx_all_cpus_synced(cs, pageaddr,
3148                                              ARMMMUIdxBit_S1E2);
3149 }
3150
3151 static void tlbi_aa64_vae3is_write(CPUARMState *env, const ARMCPRegInfo *ri,
3152                                    uint64_t value)
3153 {
3154     CPUState *cs = ENV_GET_CPU(env);
3155     uint64_t pageaddr = sextract64(value << 12, 0, 56);
3156
3157     tlb_flush_page_by_mmuidx_all_cpus_synced(cs, pageaddr,
3158                                              ARMMMUIdxBit_S1E3);
3159 }
3160
3161 static void tlbi_aa64_ipas2e1_write(CPUARMState *env, const ARMCPRegInfo *ri,
3162                                     uint64_t value)
3163 {
3164     /* Invalidate by IPA. This has to invalidate any structures that
3165      * contain only stage 2 translation information, but does not need
3166      * to apply to structures that contain combined stage 1 and stage 2
3167      * translation information.
3168      * This must NOP if EL2 isn't implemented or SCR_EL3.NS is zero.
3169      */
3170     ARMCPU *cpu = arm_env_get_cpu(env);
3171     CPUState *cs = CPU(cpu);
3172     uint64_t pageaddr;
3173
3174     if (!arm_feature(env, ARM_FEATURE_EL2) || !(env->cp15.scr_el3 & SCR_NS)) {
3175         return;
3176     }
3177
3178     pageaddr = sextract64(value << 12, 0, 48);
3179
3180     tlb_flush_page_by_mmuidx(cs, pageaddr, ARMMMUIdxBit_S2NS);
3181 }
3182
3183 static void tlbi_aa64_ipas2e1is_write(CPUARMState *env, const ARMCPRegInfo *ri,
3184                                       uint64_t value)
3185 {
3186     CPUState *cs = ENV_GET_CPU(env);
3187     uint64_t pageaddr;
3188
3189     if (!arm_feature(env, ARM_FEATURE_EL2) || !(env->cp15.scr_el3 & SCR_NS)) {
3190         return;
3191     }
3192
3193     pageaddr = sextract64(value << 12, 0, 48);
3194
3195     tlb_flush_page_by_mmuidx_all_cpus_synced(cs, pageaddr,
3196                                              ARMMMUIdxBit_S2NS);
3197 }
3198
3199 static CPAccessResult aa64_zva_access(CPUARMState *env, const ARMCPRegInfo *ri,
3200                                       bool isread)
3201 {
3202     /* We don't implement EL2, so the only control on DC ZVA is the
3203      * bit in the SCTLR which can prohibit access for EL0.
3204      */
3205     if (arm_current_el(env) == 0 && !(env->cp15.sctlr_el[1] & SCTLR_DZE)) {
3206         return CP_ACCESS_TRAP;
3207     }
3208     return CP_ACCESS_OK;
3209 }
3210
3211 static uint64_t aa64_dczid_read(CPUARMState *env, const ARMCPRegInfo *ri)
3212 {
3213     ARMCPU *cpu = arm_env_get_cpu(env);
3214     int dzp_bit = 1 << 4;
3215
3216     /* DZP indicates whether DC ZVA access is allowed */
3217     if (aa64_zva_access(env, NULL, false) == CP_ACCESS_OK) {
3218         dzp_bit = 0;
3219     }
3220     return cpu->dcz_blocksize | dzp_bit;
3221 }
3222
3223 static CPAccessResult sp_el0_access(CPUARMState *env, const ARMCPRegInfo *ri,
3224                                     bool isread)
3225 {
3226     if (!(env->pstate & PSTATE_SP)) {
3227         /* Access to SP_EL0 is undefined if it's being used as
3228          * the stack pointer.
3229          */
3230         return CP_ACCESS_TRAP_UNCATEGORIZED;
3231     }
3232     return CP_ACCESS_OK;
3233 }
3234
3235 static uint64_t spsel_read(CPUARMState *env, const ARMCPRegInfo *ri)
3236 {
3237     return env->pstate & PSTATE_SP;
3238 }
3239
3240 static void spsel_write(CPUARMState *env, const ARMCPRegInfo *ri, uint64_t val)
3241 {
3242     update_spsel(env, val);
3243 }
3244
3245 static void sctlr_write(CPUARMState *env, const ARMCPRegInfo *ri,
3246                         uint64_t value)
3247 {
3248     ARMCPU *cpu = arm_env_get_cpu(env);
3249
3250     if (raw_read(env, ri) == value) {
3251         /* Skip the TLB flush if nothing actually changed; Linux likes
3252          * to do a lot of pointless SCTLR writes.
3253          */
3254         return;
3255     }
3256
3257     if (arm_feature(env, ARM_FEATURE_PMSA) && !cpu->has_mpu) {
3258         /* M bit is RAZ/WI for PMSA with no MPU implemented */
3259         value &= ~SCTLR_M;
3260     }
3261
3262     raw_write(env, ri, value);
3263     /* ??? Lots of these bits are not implemented.  */
3264     /* This may enable/disable the MMU, so do a TLB flush.  */
3265     tlb_flush(CPU(cpu));
3266 }
3267
3268 static CPAccessResult fpexc32_access(CPUARMState *env, const ARMCPRegInfo *ri,
3269                                      bool isread)
3270 {
3271     if ((env->cp15.cptr_el[2] & CPTR_TFP) && arm_current_el(env) == 2) {
3272         return CP_ACCESS_TRAP_FP_EL2;
3273     }
3274     if (env->cp15.cptr_el[3] & CPTR_TFP) {
3275         return CP_ACCESS_TRAP_FP_EL3;
3276     }
3277     return CP_ACCESS_OK;
3278 }
3279
3280 static void sdcr_write(CPUARMState *env, const ARMCPRegInfo *ri,
3281                        uint64_t value)
3282 {
3283     env->cp15.mdcr_el3 = value & SDCR_VALID_MASK;
3284 }
3285
3286 static const ARMCPRegInfo v8_cp_reginfo[] = {
3287     /* Minimal set of EL0-visible registers. This will need to be expanded
3288      * significantly for system emulation of AArch64 CPUs.
3289      */
3290     { .name = "NZCV", .state = ARM_CP_STATE_AA64,
3291       .opc0 = 3, .opc1 = 3, .opc2 = 0, .crn = 4, .crm = 2,
3292       .access = PL0_RW, .type = ARM_CP_NZCV },
3293     { .name = "DAIF", .state = ARM_CP_STATE_AA64,
3294       .opc0 = 3, .opc1 = 3, .opc2 = 1, .crn = 4, .crm = 2,
3295       .type = ARM_CP_NO_RAW,
3296       .access = PL0_RW, .accessfn = aa64_daif_access,
3297       .fieldoffset = offsetof(CPUARMState, daif),
3298       .writefn = aa64_daif_write, .resetfn = arm_cp_reset_ignore },
3299     { .name = "FPCR", .state = ARM_CP_STATE_AA64,
3300       .opc0 = 3, .opc1 = 3, .opc2 = 0, .crn = 4, .crm = 4,
3301       .access = PL0_RW, .readfn = aa64_fpcr_read, .writefn = aa64_fpcr_write },
3302     { .name = "FPSR", .state = ARM_CP_STATE_AA64,
3303       .opc0 = 3, .opc1 = 3, .opc2 = 1, .crn = 4, .crm = 4,
3304       .access = PL0_RW, .readfn = aa64_fpsr_read, .writefn = aa64_fpsr_write },
3305     { .name = "DCZID_EL0", .state = ARM_CP_STATE_AA64,
3306       .opc0 = 3, .opc1 = 3, .opc2 = 7, .crn = 0, .crm = 0,
3307       .access = PL0_R, .type = ARM_CP_NO_RAW,
3308       .readfn = aa64_dczid_read },
3309     { .name = "DC_ZVA", .state = ARM_CP_STATE_AA64,
3310       .opc0 = 1, .opc1 = 3, .crn = 7, .crm = 4, .opc2 = 1,
3311       .access = PL0_W, .type = ARM_CP_DC_ZVA,
3312 #ifndef CONFIG_USER_ONLY
3313       /* Avoid overhead of an access check that always passes in user-mode */
3314       .accessfn = aa64_zva_access,
3315 #endif
3316     },
3317     { .name = "CURRENTEL", .state = ARM_CP_STATE_AA64,
3318       .opc0 = 3, .opc1 = 0, .opc2 = 2, .crn = 4, .crm = 2,
3319       .access = PL1_R, .type = ARM_CP_CURRENTEL },
3320     /* Cache ops: all NOPs since we don't emulate caches */
3321     { .name = "IC_IALLUIS", .state = ARM_CP_STATE_AA64,
3322       .opc0 = 1, .opc1 = 0, .crn = 7, .crm = 1, .opc2 = 0,
3323       .access = PL1_W, .type = ARM_CP_NOP },
3324     { .name = "IC_IALLU", .state = ARM_CP_STATE_AA64,
3325       .opc0 = 1, .opc1 = 0, .crn = 7, .crm = 5, .opc2 = 0,
3326       .access = PL1_W, .type = ARM_CP_NOP },
3327     { .name = "IC_IVAU", .state = ARM_CP_STATE_AA64,
3328       .opc0 = 1, .opc1 = 3, .crn = 7, .crm = 5, .opc2 = 1,
3329       .access = PL0_W, .type = ARM_CP_NOP,
3330       .accessfn = aa64_cacheop_access },
3331     { .name = "DC_IVAC", .state = ARM_CP_STATE_AA64,
3332       .opc0 = 1, .opc1 = 0, .crn = 7, .crm = 6, .opc2 = 1,
3333       .access = PL1_W, .type = ARM_CP_NOP },
3334     { .name = "DC_ISW", .state = ARM_CP_STATE_AA64,
3335       .opc0 = 1, .opc1 = 0, .crn = 7, .crm = 6, .opc2 = 2,
3336       .access = PL1_W, .type = ARM_CP_NOP },
3337     { .name = "DC_CVAC", .state = ARM_CP_STATE_AA64,
3338       .opc0 = 1, .opc1 = 3, .crn = 7, .crm = 10, .opc2 = 1,
3339       .access = PL0_W, .type = ARM_CP_NOP,
3340       .accessfn = aa64_cacheop_access },
3341     { .name = "DC_CSW", .state = ARM_CP_STATE_AA64,
3342       .opc0 = 1, .opc1 = 0, .crn = 7, .crm = 10, .opc2 = 2,
3343       .access = PL1_W, .type = ARM_CP_NOP },
3344     { .name = "DC_CVAU", .state = ARM_CP_STATE_AA64,
3345       .opc0 = 1, .opc1 = 3, .crn = 7, .crm = 11, .opc2 = 1,
3346       .access = PL0_W, .type = ARM_CP_NOP,
3347       .accessfn = aa64_cacheop_access },
3348     { .name = "DC_CIVAC", .state = ARM_CP_STATE_AA64,
3349       .opc0 = 1, .opc1 = 3, .crn = 7, .crm = 14, .opc2 = 1,
3350       .access = PL0_W, .type = ARM_CP_NOP,
3351       .accessfn = aa64_cacheop_access },
3352     { .name = "DC_CISW", .state = ARM_CP_STATE_AA64,
3353       .opc0 = 1, .opc1 = 0, .crn = 7, .crm = 14, .opc2 = 2,
3354       .access = PL1_W, .type = ARM_CP_NOP },
3355     /* TLBI operations */
3356     { .name = "TLBI_VMALLE1IS", .state = ARM_CP_STATE_AA64,
3357       .opc0 = 1, .opc1 = 0, .crn = 8, .crm = 3, .opc2 = 0,
3358       .access = PL1_W, .type = ARM_CP_NO_RAW,
3359       .writefn = tlbi_aa64_vmalle1is_write },
3360     { .name = "TLBI_VAE1IS", .state = ARM_CP_STATE_AA64,
3361       .opc0 = 1, .opc1 = 0, .crn = 8, .crm = 3, .opc2 = 1,
3362       .access = PL1_W, .type = ARM_CP_NO_RAW,
3363       .writefn = tlbi_aa64_vae1is_write },
3364     { .name = "TLBI_ASIDE1IS", .state = ARM_CP_STATE_AA64,
3365       .opc0 = 1, .opc1 = 0, .crn = 8, .crm = 3, .opc2 = 2,
3366       .access = PL1_W, .type = ARM_CP_NO_RAW,
3367       .writefn = tlbi_aa64_vmalle1is_write },
3368     { .name = "TLBI_VAAE1IS", .state = ARM_CP_STATE_AA64,
3369       .opc0 = 1, .opc1 = 0, .crn = 8, .crm = 3, .opc2 = 3,
3370       .access = PL1_W, .type = ARM_CP_NO_RAW,
3371       .writefn = tlbi_aa64_vae1is_write },
3372     { .name = "TLBI_VALE1IS", .state = ARM_CP_STATE_AA64,
3373       .opc0 = 1, .opc1 = 0, .crn = 8, .crm = 3, .opc2 = 5,
3374       .access = PL1_W, .type = ARM_CP_NO_RAW,
3375       .writefn = tlbi_aa64_vae1is_write },
3376     { .name = "TLBI_VAALE1IS", .state = ARM_CP_STATE_AA64,
3377       .opc0 = 1, .opc1 = 0, .crn = 8, .crm = 3, .opc2 = 7,
3378       .access = PL1_W, .type = ARM_CP_NO_RAW,
3379       .writefn = tlbi_aa64_vae1is_write },
3380     { .name = "TLBI_VMALLE1", .state = ARM_CP_STATE_AA64,
3381       .opc0 = 1, .opc1 = 0, .crn = 8, .crm = 7, .opc2 = 0,
3382       .access = PL1_W, .type = ARM_CP_NO_RAW,
3383       .writefn = tlbi_aa64_vmalle1_write },
3384     { .name = "TLBI_VAE1", .state = ARM_CP_STATE_AA64,
3385       .opc0 = 1, .opc1 = 0, .crn = 8, .crm = 7, .opc2 = 1,
3386       .access = PL1_W, .type = ARM_CP_NO_RAW,
3387       .writefn = tlbi_aa64_vae1_write },
3388     { .name = "TLBI_ASIDE1", .state = ARM_CP_STATE_AA64,
3389       .opc0 = 1, .opc1 = 0, .crn = 8, .crm = 7, .opc2 = 2,
3390       .access = PL1_W, .type = ARM_CP_NO_RAW,
3391       .writefn = tlbi_aa64_vmalle1_write },
3392     { .name = "TLBI_VAAE1", .state = ARM_CP_STATE_AA64,
3393       .opc0 = 1, .opc1 = 0, .crn = 8, .crm = 7, .opc2 = 3,
3394       .access = PL1_W, .type = ARM_CP_NO_RAW,
3395       .writefn = tlbi_aa64_vae1_write },
3396     { .name = "TLBI_VALE1", .state = ARM_CP_STATE_AA64,
3397       .opc0 = 1, .opc1 = 0, .crn = 8, .crm = 7, .opc2 = 5,
3398       .access = PL1_W, .type = ARM_CP_NO_RAW,
3399       .writefn = tlbi_aa64_vae1_write },
3400     { .name = "TLBI_VAALE1", .state = ARM_CP_STATE_AA64,
3401       .opc0 = 1, .opc1 = 0, .crn = 8, .crm = 7, .opc2 = 7,
3402       .access = PL1_W, .type = ARM_CP_NO_RAW,
3403       .writefn = tlbi_aa64_vae1_write },
3404     { .name = "TLBI_IPAS2E1IS", .state = ARM_CP_STATE_AA64,
3405       .opc0 = 1, .opc1 = 4, .crn = 8, .crm = 0, .opc2 = 1,
3406       .access = PL2_W, .type = ARM_CP_NO_RAW,
3407       .writefn = tlbi_aa64_ipas2e1is_write },
3408     { .name = "TLBI_IPAS2LE1IS", .state = ARM_CP_STATE_AA64,
3409       .opc0 = 1, .opc1 = 4, .crn = 8, .crm = 0, .opc2 = 5,
3410       .access = PL2_W, .type = ARM_CP_NO_RAW,
3411       .writefn = tlbi_aa64_ipas2e1is_write },
3412     { .name = "TLBI_ALLE1IS", .state = ARM_CP_STATE_AA64,
3413       .opc0 = 1, .opc1 = 4, .crn = 8, .crm = 3, .opc2 = 4,
3414       .access = PL2_W, .type = ARM_CP_NO_RAW,
3415       .writefn = tlbi_aa64_alle1is_write },
3416     { .name = "TLBI_VMALLS12E1IS", .state = ARM_CP_STATE_AA64,
3417       .opc0 = 1, .opc1 = 4, .crn = 8, .crm = 3, .opc2 = 6,
3418       .access = PL2_W, .type = ARM_CP_NO_RAW,
3419       .writefn = tlbi_aa64_alle1is_write },
3420     { .name = "TLBI_IPAS2E1", .state = ARM_CP_STATE_AA64,
3421       .opc0 = 1, .opc1 = 4, .crn = 8, .crm = 4, .opc2 = 1,
3422       .access = PL2_W, .type = ARM_CP_NO_RAW,
3423       .writefn = tlbi_aa64_ipas2e1_write },
3424     { .name = "TLBI_IPAS2LE1", .state = ARM_CP_STATE_AA64,
3425       .opc0 = 1, .opc1 = 4, .crn = 8, .crm = 4, .opc2 = 5,
3426       .access = PL2_W, .type = ARM_CP_NO_RAW,
3427       .writefn = tlbi_aa64_ipas2e1_write },
3428     { .name = "TLBI_ALLE1", .state = ARM_CP_STATE_AA64,
3429       .opc0 = 1, .opc1 = 4, .crn = 8, .crm = 7, .opc2 = 4,
3430       .access = PL2_W, .type = ARM_CP_NO_RAW,
3431       .writefn = tlbi_aa64_alle1_write },
3432     { .name = "TLBI_VMALLS12E1", .state = ARM_CP_STATE_AA64,
3433       .opc0 = 1, .opc1 = 4, .crn = 8, .crm = 7, .opc2 = 6,
3434       .access = PL2_W, .type = ARM_CP_NO_RAW,
3435       .writefn = tlbi_aa64_alle1is_write },
3436 #ifndef CONFIG_USER_ONLY
3437     /* 64 bit address translation operations */
3438     { .name = "AT_S1E1R", .state = ARM_CP_STATE_AA64,
3439       .opc0 = 1, .opc1 = 0, .crn = 7, .crm = 8, .opc2 = 0,
3440       .access = PL1_W, .type = ARM_CP_NO_RAW, .writefn = ats_write64 },
3441     { .name = "AT_S1E1W", .state = ARM_CP_STATE_AA64,
3442       .opc0 = 1, .opc1 = 0, .crn = 7, .crm = 8, .opc2 = 1,
3443       .access = PL1_W, .type = ARM_CP_NO_RAW, .writefn = ats_write64 },
3444     { .name = "AT_S1E0R", .state = ARM_CP_STATE_AA64,
3445       .opc0 = 1, .opc1 = 0, .crn = 7, .crm = 8, .opc2 = 2,
3446       .access = PL1_W, .type = ARM_CP_NO_RAW, .writefn = ats_write64 },
3447     { .name = "AT_S1E0W", .state = ARM_CP_STATE_AA64,
3448       .opc0 = 1, .opc1 = 0, .crn = 7, .crm = 8, .opc2 = 3,
3449       .access = PL1_W, .type = ARM_CP_NO_RAW, .writefn = ats_write64 },
3450     { .name = "AT_S12E1R", .state = ARM_CP_STATE_AA64,
3451       .opc0 = 1, .opc1 = 4, .crn = 7, .crm = 8, .opc2 = 4,
3452       .access = PL2_W, .type = ARM_CP_NO_RAW, .writefn = ats_write64 },
3453     { .name = "AT_S12E1W", .state = ARM_CP_STATE_AA64,
3454       .opc0 = 1, .opc1 = 4, .crn = 7, .crm = 8, .opc2 = 5,
3455       .access = PL2_W, .type = ARM_CP_NO_RAW, .writefn = ats_write64 },
3456     { .name = "AT_S12E0R", .state = ARM_CP_STATE_AA64,
3457       .opc0 = 1, .opc1 = 4, .crn = 7, .crm = 8, .opc2 = 6,
3458       .access = PL2_W, .type = ARM_CP_NO_RAW, .writefn = ats_write64 },
3459     { .name = "AT_S12E0W", .state = ARM_CP_STATE_AA64,
3460       .opc0 = 1, .opc1 = 4, .crn = 7, .crm = 8, .opc2 = 7,
3461       .access = PL2_W, .type = ARM_CP_NO_RAW, .writefn = ats_write64 },
3462     /* AT S1E2* are elsewhere as they UNDEF from EL3 if EL2 is not present */
3463     { .name = "AT_S1E3R", .state = ARM_CP_STATE_AA64,
3464       .opc0 = 1, .opc1 = 6, .crn = 7, .crm = 8, .opc2 = 0,
3465       .access = PL3_W, .type = ARM_CP_NO_RAW, .writefn = ats_write64 },
3466     { .name = "AT_S1E3W", .state = ARM_CP_STATE_AA64,
3467       .opc0 = 1, .opc1 = 6, .crn = 7, .crm = 8, .opc2 = 1,
3468       .access = PL3_W, .type = ARM_CP_NO_RAW, .writefn = ats_write64 },
3469     { .name = "PAR_EL1", .state = ARM_CP_STATE_AA64,
3470       .type = ARM_CP_ALIAS,
3471       .opc0 = 3, .opc1 = 0, .crn = 7, .crm = 4, .opc2 = 0,
3472       .access = PL1_RW, .resetvalue = 0,
3473       .fieldoffset = offsetof(CPUARMState, cp15.par_el[1]),
3474       .writefn = par_write },
3475 #endif
3476     /* TLB invalidate last level of translation table walk */
3477     { .name = "TLBIMVALIS", .cp = 15, .opc1 = 0, .crn = 8, .crm = 3, .opc2 = 5,
3478       .type = ARM_CP_NO_RAW, .access = PL1_W, .writefn = tlbimva_is_write },
3479     { .name = "TLBIMVAALIS", .cp = 15, .opc1 = 0, .crn = 8, .crm = 3, .opc2 = 7,
3480       .type = ARM_CP_NO_RAW, .access = PL1_W,
3481       .writefn = tlbimvaa_is_write },
3482     { .name = "TLBIMVAL", .cp = 15, .opc1 = 0, .crn = 8, .crm = 7, .opc2 = 5,
3483       .type = ARM_CP_NO_RAW, .access = PL1_W, .writefn = tlbimva_write },
3484     { .name = "TLBIMVAAL", .cp = 15, .opc1 = 0, .crn = 8, .crm = 7, .opc2 = 7,
3485       .type = ARM_CP_NO_RAW, .access = PL1_W, .writefn = tlbimvaa_write },
3486     { .name = "TLBIMVALH", .cp = 15, .opc1 = 4, .crn = 8, .crm = 7, .opc2 = 5,
3487       .type = ARM_CP_NO_RAW, .access = PL2_W,
3488       .writefn = tlbimva_hyp_write },
3489     { .name = "TLBIMVALHIS",
3490       .cp = 15, .opc1 = 4, .crn = 8, .crm = 3, .opc2 = 5,
3491       .type = ARM_CP_NO_RAW, .access = PL2_W,
3492       .writefn = tlbimva_hyp_is_write },
3493     { .name = "TLBIIPAS2",
3494       .cp = 15, .opc1 = 4, .crn = 8, .crm = 4, .opc2 = 1,
3495       .type = ARM_CP_NO_RAW, .access = PL2_W,
3496       .writefn = tlbiipas2_write },
3497     { .name = "TLBIIPAS2IS",
3498       .cp = 15, .opc1 = 4, .crn = 8, .crm = 0, .opc2 = 1,
3499       .type = ARM_CP_NO_RAW, .access = PL2_W,
3500       .writefn = tlbiipas2_is_write },
3501     { .name = "TLBIIPAS2L",
3502       .cp = 15, .opc1 = 4, .crn = 8, .crm = 4, .opc2 = 5,
3503       .type = ARM_CP_NO_RAW, .access = PL2_W,
3504       .writefn = tlbiipas2_write },
3505     { .name = "TLBIIPAS2LIS",
3506       .cp = 15, .opc1 = 4, .crn = 8, .crm = 0, .opc2 = 5,
3507       .type = ARM_CP_NO_RAW, .access = PL2_W,
3508       .writefn = tlbiipas2_is_write },
3509     /* 32 bit cache operations */
3510     { .name = "ICIALLUIS", .cp = 15, .opc1 = 0, .crn = 7, .crm = 1, .opc2 = 0,
3511       .type = ARM_CP_NOP, .access = PL1_W },
3512     { .name = "BPIALLUIS", .cp = 15, .opc1 = 0, .crn = 7, .crm = 1, .opc2 = 6,
3513       .type = ARM_CP_NOP, .access = PL1_W },
3514     { .name = "ICIALLU", .cp = 15, .opc1 = 0, .crn = 7, .crm = 5, .opc2 = 0,
3515       .type = ARM_CP_NOP, .access = PL1_W },
3516     { .name = "ICIMVAU", .cp = 15, .opc1 = 0, .crn = 7, .crm = 5, .opc2 = 1,
3517       .type = ARM_CP_NOP, .access = PL1_W },
3518     { .name = "BPIALL", .cp = 15, .opc1 = 0, .crn = 7, .crm = 5, .opc2 = 6,
3519       .type = ARM_CP_NOP, .access = PL1_W },
3520     { .name = "BPIMVA", .cp = 15, .opc1 = 0, .crn = 7, .crm = 5, .opc2 = 7,
3521       .type = ARM_CP_NOP, .access = PL1_W },
3522     { .name = "DCIMVAC", .cp = 15, .opc1 = 0, .crn = 7, .crm = 6, .opc2 = 1,
3523       .type = ARM_CP_NOP, .access = PL1_W },
3524     { .name = "DCISW", .cp = 15, .opc1 = 0, .crn = 7, .crm = 6, .opc2 = 2,
3525       .type = ARM_CP_NOP, .access = PL1_W },
3526     { .name = "DCCMVAC", .cp = 15, .opc1 = 0, .crn = 7, .crm = 10, .opc2 = 1,
3527       .type = ARM_CP_NOP, .access = PL1_W },
3528     { .name = "DCCSW", .cp = 15, .opc1 = 0, .crn = 7, .crm = 10, .opc2 = 2,
3529       .type = ARM_CP_NOP, .access = PL1_W },
3530     { .name = "DCCMVAU", .cp = 15, .opc1 = 0, .crn = 7, .crm = 11, .opc2 = 1,
3531       .type = ARM_CP_NOP, .access = PL1_W },
3532     { .name = "DCCIMVAC", .cp = 15, .opc1 = 0, .crn = 7, .crm = 14, .opc2 = 1,
3533       .type = ARM_CP_NOP, .access = PL1_W },
3534     { .name = "DCCISW", .cp = 15, .opc1 = 0, .crn = 7, .crm = 14, .opc2 = 2,
3535       .type = ARM_CP_NOP, .access = PL1_W },
3536     /* MMU Domain access control / MPU write buffer control */
3537     { .name = "DACR", .cp = 15, .opc1 = 0, .crn = 3, .crm = 0, .opc2 = 0,
3538       .access = PL1_RW, .resetvalue = 0,
3539       .writefn = dacr_write, .raw_writefn = raw_write,
3540       .bank_fieldoffsets = { offsetoflow32(CPUARMState, cp15.dacr_s),
3541                              offsetoflow32(CPUARMState, cp15.dacr_ns) } },
3542     { .name = "ELR_EL1", .state = ARM_CP_STATE_AA64,
3543       .type = ARM_CP_ALIAS,
3544       .opc0 = 3, .opc1 = 0, .crn = 4, .crm = 0, .opc2 = 1,
3545       .access = PL1_RW,
3546       .fieldoffset = offsetof(CPUARMState, elr_el[1]) },
3547     { .name = "SPSR_EL1", .state = ARM_CP_STATE_AA64,
3548       .type = ARM_CP_ALIAS,
3549       .opc0 = 3, .opc1 = 0, .crn = 4, .crm = 0, .opc2 = 0,
3550       .access = PL1_RW,
3551       .fieldoffset = offsetof(CPUARMState, banked_spsr[BANK_SVC]) },
3552     /* We rely on the access checks not allowing the guest to write to the
3553      * state field when SPSel indicates that it's being used as the stack
3554      * pointer.
3555      */
3556     { .name = "SP_EL0", .state = ARM_CP_STATE_AA64,
3557       .opc0 = 3, .opc1 = 0, .crn = 4, .crm = 1, .opc2 = 0,
3558       .access = PL1_RW, .accessfn = sp_el0_access,
3559       .type = ARM_CP_ALIAS,
3560       .fieldoffset = offsetof(CPUARMState, sp_el[0]) },
3561     { .name = "SP_EL1", .state = ARM_CP_STATE_AA64,
3562       .opc0 = 3, .opc1 = 4, .crn = 4, .crm = 1, .opc2 = 0,
3563       .access = PL2_RW, .type = ARM_CP_ALIAS,
3564       .fieldoffset = offsetof(CPUARMState, sp_el[1]) },
3565     { .name = "SPSel", .state = ARM_CP_STATE_AA64,
3566       .opc0 = 3, .opc1 = 0, .crn = 4, .crm = 2, .opc2 = 0,
3567       .type = ARM_CP_NO_RAW,
3568       .access = PL1_RW, .readfn = spsel_read, .writefn = spsel_write },
3569     { .name = "FPEXC32_EL2", .state = ARM_CP_STATE_AA64,
3570       .opc0 = 3, .opc1 = 4, .crn = 5, .crm = 3, .opc2 = 0,
3571       .type = ARM_CP_ALIAS,
3572       .fieldoffset = offsetof(CPUARMState, vfp.xregs[ARM_VFP_FPEXC]),
3573       .access = PL2_RW, .accessfn = fpexc32_access },
3574     { .name = "DACR32_EL2", .state = ARM_CP_STATE_AA64,
3575       .opc0 = 3, .opc1 = 4, .crn = 3, .crm = 0, .opc2 = 0,
3576       .access = PL2_RW, .resetvalue = 0,
3577       .writefn = dacr_write, .raw_writefn = raw_write,
3578       .fieldoffset = offsetof(CPUARMState, cp15.dacr32_el2) },
3579     { .name = "IFSR32_EL2", .state = ARM_CP_STATE_AA64,
3580       .opc0 = 3, .opc1 = 4, .crn = 5, .crm = 0, .opc2 = 1,
3581       .access = PL2_RW, .resetvalue = 0,
3582       .fieldoffset = offsetof(CPUARMState, cp15.ifsr32_el2) },
3583     { .name = "SPSR_IRQ", .state = ARM_CP_STATE_AA64,
3584       .type = ARM_CP_ALIAS,
3585       .opc0 = 3, .opc1 = 4, .crn = 4, .crm = 3, .opc2 = 0,
3586       .access = PL2_RW,
3587       .fieldoffset = offsetof(CPUARMState, banked_spsr[BANK_IRQ]) },
3588     { .name = "SPSR_ABT", .state = ARM_CP_STATE_AA64,
3589       .type = ARM_CP_ALIAS,
3590       .opc0 = 3, .opc1 = 4, .crn = 4, .crm = 3, .opc2 = 1,
3591       .access = PL2_RW,
3592       .fieldoffset = offsetof(CPUARMState, banked_spsr[BANK_ABT]) },
3593     { .name = "SPSR_UND", .state = ARM_CP_STATE_AA64,
3594       .type = ARM_CP_ALIAS,
3595       .opc0 = 3, .opc1 = 4, .crn = 4, .crm = 3, .opc2 = 2,
3596       .access = PL2_RW,
3597       .fieldoffset = offsetof(CPUARMState, banked_spsr[BANK_UND]) },
3598     { .name = "SPSR_FIQ", .state = ARM_CP_STATE_AA64,
3599       .type = ARM_CP_ALIAS,
3600       .opc0 = 3, .opc1 = 4, .crn = 4, .crm = 3, .opc2 = 3,
3601       .access = PL2_RW,
3602       .fieldoffset = offsetof(CPUARMState, banked_spsr[BANK_FIQ]) },
3603     { .name = "MDCR_EL3", .state = ARM_CP_STATE_AA64,
3604       .opc0 = 3, .opc1 = 6, .crn = 1, .crm = 3, .opc2 = 1,
3605       .resetvalue = 0,
3606       .access = PL3_RW, .fieldoffset = offsetof(CPUARMState, cp15.mdcr_el3) },
3607     { .name = "SDCR", .type = ARM_CP_ALIAS,
3608       .cp = 15, .opc1 = 0, .crn = 1, .crm = 3, .opc2 = 1,
3609       .access = PL1_RW, .accessfn = access_trap_aa32s_el1,
3610       .writefn = sdcr_write,
3611       .fieldoffset = offsetoflow32(CPUARMState, cp15.mdcr_el3) },
3612     REGINFO_SENTINEL
3613 };
3614
3615 /* Used to describe the behaviour of EL2 regs when EL2 does not exist.  */
3616 static const ARMCPRegInfo el3_no_el2_cp_reginfo[] = {
3617     { .name = "VBAR_EL2", .state = ARM_CP_STATE_AA64,
3618       .opc0 = 3, .opc1 = 4, .crn = 12, .crm = 0, .opc2 = 0,
3619       .access = PL2_RW,
3620       .readfn = arm_cp_read_zero, .writefn = arm_cp_write_ignore },
3621     { .name = "HCR_EL2", .state = ARM_CP_STATE_AA64,
3622       .type = ARM_CP_NO_RAW,
3623       .opc0 = 3, .opc1 = 4, .crn = 1, .crm = 1, .opc2 = 0,
3624       .access = PL2_RW,
3625       .readfn = arm_cp_read_zero, .writefn = arm_cp_write_ignore },
3626     { .name = "CPTR_EL2", .state = ARM_CP_STATE_BOTH,
3627       .opc0 = 3, .opc1 = 4, .crn = 1, .crm = 1, .opc2 = 2,
3628       .access = PL2_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
3629     { .name = "MAIR_EL2", .state = ARM_CP_STATE_BOTH,
3630       .opc0 = 3, .opc1 = 4, .crn = 10, .crm = 2, .opc2 = 0,
3631       .access = PL2_RW, .type = ARM_CP_CONST,
3632       .resetvalue = 0 },
3633     { .name = "HMAIR1", .state = ARM_CP_STATE_AA32,
3634       .opc1 = 4, .crn = 10, .crm = 2, .opc2 = 1,
3635       .access = PL2_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
3636     { .name = "AMAIR_EL2", .state = ARM_CP_STATE_BOTH,
3637       .opc0 = 3, .opc1 = 4, .crn = 10, .crm = 3, .opc2 = 0,
3638       .access = PL2_RW, .type = ARM_CP_CONST,
3639       .resetvalue = 0 },
3640     { .name = "HMAIR1", .state = ARM_CP_STATE_AA32,
3641       .opc1 = 4, .crn = 10, .crm = 3, .opc2 = 1,
3642       .access = PL2_RW, .type = ARM_CP_CONST,
3643       .resetvalue = 0 },
3644     { .name = "AFSR0_EL2", .state = ARM_CP_STATE_BOTH,
3645       .opc0 = 3, .opc1 = 4, .crn = 5, .crm = 1, .opc2 = 0,
3646       .access = PL2_RW, .type = ARM_CP_CONST,
3647       .resetvalue = 0 },
3648     { .name = "AFSR1_EL2", .state = ARM_CP_STATE_BOTH,
3649       .opc0 = 3, .opc1 = 4, .crn = 5, .crm = 1, .opc2 = 1,
3650       .access = PL2_RW, .type = ARM_CP_CONST,
3651       .resetvalue = 0 },
3652     { .name = "TCR_EL2", .state = ARM_CP_STATE_BOTH,
3653       .opc0 = 3, .opc1 = 4, .crn = 2, .crm = 0, .opc2 = 2,
3654       .access = PL2_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
3655     { .name = "VTCR_EL2", .state = ARM_CP_STATE_BOTH,
3656       .opc0 = 3, .opc1 = 4, .crn = 2, .crm = 1, .opc2 = 2,
3657       .access = PL2_RW, .accessfn = access_el3_aa32ns_aa64any,
3658       .type = ARM_CP_CONST, .resetvalue = 0 },
3659     { .name = "VTTBR", .state = ARM_CP_STATE_AA32,
3660       .cp = 15, .opc1 = 6, .crm = 2,
3661       .access = PL2_RW, .accessfn = access_el3_aa32ns,
3662       .type = ARM_CP_CONST | ARM_CP_64BIT, .resetvalue = 0 },
3663     { .name = "VTTBR_EL2", .state = ARM_CP_STATE_AA64,
3664       .opc0 = 3, .opc1 = 4, .crn = 2, .crm = 1, .opc2 = 0,
3665       .access = PL2_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
3666     { .name = "SCTLR_EL2", .state = ARM_CP_STATE_BOTH,
3667       .opc0 = 3, .opc1 = 4, .crn = 1, .crm = 0, .opc2 = 0,
3668       .access = PL2_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
3669     { .name = "TPIDR_EL2", .state = ARM_CP_STATE_BOTH,
3670       .opc0 = 3, .opc1 = 4, .crn = 13, .crm = 0, .opc2 = 2,
3671       .access = PL2_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
3672     { .name = "TTBR0_EL2", .state = ARM_CP_STATE_AA64,
3673       .opc0 = 3, .opc1 = 4, .crn = 2, .crm = 0, .opc2 = 0,
3674       .access = PL2_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
3675     { .name = "HTTBR", .cp = 15, .opc1 = 4, .crm = 2,
3676       .access = PL2_RW, .type = ARM_CP_64BIT | ARM_CP_CONST,
3677       .resetvalue = 0 },
3678     { .name = "CNTHCTL_EL2", .state = ARM_CP_STATE_BOTH,
3679       .opc0 = 3, .opc1 = 4, .crn = 14, .crm = 1, .opc2 = 0,
3680       .access = PL2_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
3681     { .name = "CNTVOFF_EL2", .state = ARM_CP_STATE_AA64,
3682       .opc0 = 3, .opc1 = 4, .crn = 14, .crm = 0, .opc2 = 3,
3683       .access = PL2_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
3684     { .name = "CNTVOFF", .cp = 15, .opc1 = 4, .crm = 14,
3685       .access = PL2_RW, .type = ARM_CP_64BIT | ARM_CP_CONST,
3686       .resetvalue = 0 },
3687     { .name = "CNTHP_CVAL_EL2", .state = ARM_CP_STATE_AA64,
3688       .opc0 = 3, .opc1 = 4, .crn = 14, .crm = 2, .opc2 = 2,
3689       .access = PL2_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
3690     { .name = "CNTHP_CVAL", .cp = 15, .opc1 = 6, .crm = 14,
3691       .access = PL2_RW, .type = ARM_CP_64BIT | ARM_CP_CONST,
3692       .resetvalue = 0 },
3693     { .name = "CNTHP_TVAL_EL2", .state = ARM_CP_STATE_BOTH,
3694       .opc0 = 3, .opc1 = 4, .crn = 14, .crm = 2, .opc2 = 0,
3695       .access = PL2_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
3696     { .name = "CNTHP_CTL_EL2", .state = ARM_CP_STATE_BOTH,
3697       .opc0 = 3, .opc1 = 4, .crn = 14, .crm = 2, .opc2 = 1,
3698       .access = PL2_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
3699     { .name = "MDCR_EL2", .state = ARM_CP_STATE_BOTH,
3700       .opc0 = 3, .opc1 = 4, .crn = 1, .crm = 1, .opc2 = 1,
3701       .access = PL2_RW, .accessfn = access_tda,
3702       .type = ARM_CP_CONST, .resetvalue = 0 },
3703     { .name = "HPFAR_EL2", .state = ARM_CP_STATE_BOTH,
3704       .opc0 = 3, .opc1 = 4, .crn = 6, .crm = 0, .opc2 = 4,
3705       .access = PL2_RW, .accessfn = access_el3_aa32ns_aa64any,
3706       .type = ARM_CP_CONST, .resetvalue = 0 },
3707     { .name = "HSTR_EL2", .state = ARM_CP_STATE_BOTH,
3708       .opc0 = 3, .opc1 = 4, .crn = 1, .crm = 1, .opc2 = 3,
3709       .access = PL2_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
3710     REGINFO_SENTINEL
3711 };
3712
3713 static void hcr_write(CPUARMState *env, const ARMCPRegInfo *ri, uint64_t value)
3714 {
3715     ARMCPU *cpu = arm_env_get_cpu(env);
3716     uint64_t valid_mask = HCR_MASK;
3717
3718     if (arm_feature(env, ARM_FEATURE_EL3)) {
3719         valid_mask &= ~HCR_HCD;
3720     } else {
3721         valid_mask &= ~HCR_TSC;
3722     }
3723
3724     /* Clear RES0 bits.  */
3725     value &= valid_mask;
3726
3727     /* These bits change the MMU setup:
3728      * HCR_VM enables stage 2 translation
3729      * HCR_PTW forbids certain page-table setups
3730      * HCR_DC Disables stage1 and enables stage2 translation
3731      */
3732     if ((raw_read(env, ri) ^ value) & (HCR_VM | HCR_PTW | HCR_DC)) {
3733         tlb_flush(CPU(cpu));
3734     }
3735     raw_write(env, ri, value);
3736 }
3737
3738 static const ARMCPRegInfo el2_cp_reginfo[] = {
3739     { .name = "HCR_EL2", .state = ARM_CP_STATE_AA64,
3740       .opc0 = 3, .opc1 = 4, .crn = 1, .crm = 1, .opc2 = 0,
3741       .access = PL2_RW, .fieldoffset = offsetof(CPUARMState, cp15.hcr_el2),
3742       .writefn = hcr_write },
3743     { .name = "ELR_EL2", .state = ARM_CP_STATE_AA64,
3744       .type = ARM_CP_ALIAS,
3745       .opc0 = 3, .opc1 = 4, .crn = 4, .crm = 0, .opc2 = 1,
3746       .access = PL2_RW,
3747       .fieldoffset = offsetof(CPUARMState, elr_el[2]) },
3748     { .name = "ESR_EL2", .state = ARM_CP_STATE_AA64,
3749       .opc0 = 3, .opc1 = 4, .crn = 5, .crm = 2, .opc2 = 0,
3750       .access = PL2_RW, .fieldoffset = offsetof(CPUARMState, cp15.esr_el[2]) },
3751     { .name = "FAR_EL2", .state = ARM_CP_STATE_AA64,
3752       .opc0 = 3, .opc1 = 4, .crn = 6, .crm = 0, .opc2 = 0,
3753       .access = PL2_RW, .fieldoffset = offsetof(CPUARMState, cp15.far_el[2]) },
3754     { .name = "SPSR_EL2", .state = ARM_CP_STATE_AA64,
3755       .type = ARM_CP_ALIAS,
3756       .opc0 = 3, .opc1 = 4, .crn = 4, .crm = 0, .opc2 = 0,
3757       .access = PL2_RW,
3758       .fieldoffset = offsetof(CPUARMState, banked_spsr[BANK_HYP]) },
3759     { .name = "VBAR_EL2", .state = ARM_CP_STATE_AA64,
3760       .opc0 = 3, .opc1 = 4, .crn = 12, .crm = 0, .opc2 = 0,
3761       .access = PL2_RW, .writefn = vbar_write,
3762       .fieldoffset = offsetof(CPUARMState, cp15.vbar_el[2]),
3763       .resetvalue = 0 },
3764     { .name = "SP_EL2", .state = ARM_CP_STATE_AA64,
3765       .opc0 = 3, .opc1 = 6, .crn = 4, .crm = 1, .opc2 = 0,
3766       .access = PL3_RW, .type = ARM_CP_ALIAS,
3767       .fieldoffset = offsetof(CPUARMState, sp_el[2]) },
3768     { .name = "CPTR_EL2", .state = ARM_CP_STATE_BOTH,
3769       .opc0 = 3, .opc1 = 4, .crn = 1, .crm = 1, .opc2 = 2,
3770       .access = PL2_RW, .accessfn = cptr_access, .resetvalue = 0,
3771       .fieldoffset = offsetof(CPUARMState, cp15.cptr_el[2]) },
3772     { .name = "MAIR_EL2", .state = ARM_CP_STATE_BOTH,
3773       .opc0 = 3, .opc1 = 4, .crn = 10, .crm = 2, .opc2 = 0,
3774       .access = PL2_RW, .fieldoffset = offsetof(CPUARMState, cp15.mair_el[2]),
3775       .resetvalue = 0 },
3776     { .name = "HMAIR1", .state = ARM_CP_STATE_AA32,
3777       .opc1 = 4, .crn = 10, .crm = 2, .opc2 = 1,
3778       .access = PL2_RW, .type = ARM_CP_ALIAS,
3779       .fieldoffset = offsetofhigh32(CPUARMState, cp15.mair_el[2]) },
3780     { .name = "AMAIR_EL2", .state = ARM_CP_STATE_BOTH,
3781       .opc0 = 3, .opc1 = 4, .crn = 10, .crm = 3, .opc2 = 0,
3782       .access = PL2_RW, .type = ARM_CP_CONST,
3783       .resetvalue = 0 },
3784     /* HAMAIR1 is mapped to AMAIR_EL2[63:32] */
3785     { .name = "HMAIR1", .state = ARM_CP_STATE_AA32,
3786       .opc1 = 4, .crn = 10, .crm = 3, .opc2 = 1,
3787       .access = PL2_RW, .type = ARM_CP_CONST,
3788       .resetvalue = 0 },
3789     { .name = "AFSR0_EL2", .state = ARM_CP_STATE_BOTH,
3790       .opc0 = 3, .opc1 = 4, .crn = 5, .crm = 1, .opc2 = 0,
3791       .access = PL2_RW, .type = ARM_CP_CONST,
3792       .resetvalue = 0 },
3793     { .name = "AFSR1_EL2", .state = ARM_CP_STATE_BOTH,
3794       .opc0 = 3, .opc1 = 4, .crn = 5, .crm = 1, .opc2 = 1,
3795       .access = PL2_RW, .type = ARM_CP_CONST,
3796       .resetvalue = 0 },
3797     { .name = "TCR_EL2", .state = ARM_CP_STATE_BOTH,
3798       .opc0 = 3, .opc1 = 4, .crn = 2, .crm = 0, .opc2 = 2,
3799       .access = PL2_RW,
3800       /* no .writefn needed as this can't cause an ASID change;
3801        * no .raw_writefn or .resetfn needed as we never use mask/base_mask
3802        */
3803       .fieldoffset = offsetof(CPUARMState, cp15.tcr_el[2]) },
3804     { .name = "VTCR", .state = ARM_CP_STATE_AA32,
3805       .cp = 15, .opc1 = 4, .crn = 2, .crm = 1, .opc2 = 2,
3806       .type = ARM_CP_ALIAS,
3807       .access = PL2_RW, .accessfn = access_el3_aa32ns,
3808       .fieldoffset = offsetof(CPUARMState, cp15.vtcr_el2) },
3809     { .name = "VTCR_EL2", .state = ARM_CP_STATE_AA64,
3810       .opc0 = 3, .opc1 = 4, .crn = 2, .crm = 1, .opc2 = 2,
3811       .access = PL2_RW,
3812       /* no .writefn needed as this can't cause an ASID change;
3813        * no .raw_writefn or .resetfn needed as we never use mask/base_mask
3814        */
3815       .fieldoffset = offsetof(CPUARMState, cp15.vtcr_el2) },
3816     { .name = "VTTBR", .state = ARM_CP_STATE_AA32,
3817       .cp = 15, .opc1 = 6, .crm = 2,
3818       .type = ARM_CP_64BIT | ARM_CP_ALIAS,
3819       .access = PL2_RW, .accessfn = access_el3_aa32ns,
3820       .fieldoffset = offsetof(CPUARMState, cp15.vttbr_el2),
3821       .writefn = vttbr_write },
3822     { .name = "VTTBR_EL2", .state = ARM_CP_STATE_AA64,
3823       .opc0 = 3, .opc1 = 4, .crn = 2, .crm = 1, .opc2 = 0,
3824       .access = PL2_RW, .writefn = vttbr_write,
3825       .fieldoffset = offsetof(CPUARMState, cp15.vttbr_el2) },
3826     { .name = "SCTLR_EL2", .state = ARM_CP_STATE_BOTH,
3827       .opc0 = 3, .opc1 = 4, .crn = 1, .crm = 0, .opc2 = 0,
3828       .access = PL2_RW, .raw_writefn = raw_write, .writefn = sctlr_write,
3829       .fieldoffset = offsetof(CPUARMState, cp15.sctlr_el[2]) },
3830     { .name = "TPIDR_EL2", .state = ARM_CP_STATE_BOTH,
3831       .opc0 = 3, .opc1 = 4, .crn = 13, .crm = 0, .opc2 = 2,
3832       .access = PL2_RW, .resetvalue = 0,
3833       .fieldoffset = offsetof(CPUARMState, cp15.tpidr_el[2]) },
3834     { .name = "TTBR0_EL2", .state = ARM_CP_STATE_AA64,
3835       .opc0 = 3, .opc1 = 4, .crn = 2, .crm = 0, .opc2 = 0,
3836       .access = PL2_RW, .resetvalue = 0,
3837       .fieldoffset = offsetof(CPUARMState, cp15.ttbr0_el[2]) },
3838     { .name = "HTTBR", .cp = 15, .opc1 = 4, .crm = 2,
3839       .access = PL2_RW, .type = ARM_CP_64BIT | ARM_CP_ALIAS,
3840       .fieldoffset = offsetof(CPUARMState, cp15.ttbr0_el[2]) },
3841     { .name = "TLBIALLNSNH",
3842       .cp = 15, .opc1 = 4, .crn = 8, .crm = 7, .opc2 = 4,
3843       .type = ARM_CP_NO_RAW, .access = PL2_W,
3844       .writefn = tlbiall_nsnh_write },
3845     { .name = "TLBIALLNSNHIS",
3846       .cp = 15, .opc1 = 4, .crn = 8, .crm = 3, .opc2 = 4,
3847       .type = ARM_CP_NO_RAW, .access = PL2_W,
3848       .writefn = tlbiall_nsnh_is_write },
3849     { .name = "TLBIALLH", .cp = 15, .opc1 = 4, .crn = 8, .crm = 7, .opc2 = 0,
3850       .type = ARM_CP_NO_RAW, .access = PL2_W,
3851       .writefn = tlbiall_hyp_write },
3852     { .name = "TLBIALLHIS", .cp = 15, .opc1 = 4, .crn = 8, .crm = 3, .opc2 = 0,
3853       .type = ARM_CP_NO_RAW, .access = PL2_W,
3854       .writefn = tlbiall_hyp_is_write },
3855     { .name = "TLBIMVAH", .cp = 15, .opc1 = 4, .crn = 8, .crm = 7, .opc2 = 1,
3856       .type = ARM_CP_NO_RAW, .access = PL2_W,
3857       .writefn = tlbimva_hyp_write },
3858     { .name = "TLBIMVAHIS", .cp = 15, .opc1 = 4, .crn = 8, .crm = 3, .opc2 = 1,
3859       .type = ARM_CP_NO_RAW, .access = PL2_W,
3860       .writefn = tlbimva_hyp_is_write },
3861     { .name = "TLBI_ALLE2", .state = ARM_CP_STATE_AA64,
3862       .opc0 = 1, .opc1 = 4, .crn = 8, .crm = 7, .opc2 = 0,
3863       .type = ARM_CP_NO_RAW, .access = PL2_W,
3864       .writefn = tlbi_aa64_alle2_write },
3865     { .name = "TLBI_VAE2", .state = ARM_CP_STATE_AA64,
3866       .opc0 = 1, .opc1 = 4, .crn = 8, .crm = 7, .opc2 = 1,
3867       .type = ARM_CP_NO_RAW, .access = PL2_W,
3868       .writefn = tlbi_aa64_vae2_write },
3869     { .name = "TLBI_VALE2", .state = ARM_CP_STATE_AA64,
3870       .opc0 = 1, .opc1 = 4, .crn = 8, .crm = 7, .opc2 = 5,
3871       .access = PL2_W, .type = ARM_CP_NO_RAW,
3872       .writefn = tlbi_aa64_vae2_write },
3873     { .name = "TLBI_ALLE2IS", .state = ARM_CP_STATE_AA64,
3874       .opc0 = 1, .opc1 = 4, .crn = 8, .crm = 3, .opc2 = 0,
3875       .access = PL2_W, .type = ARM_CP_NO_RAW,
3876       .writefn = tlbi_aa64_alle2is_write },
3877     { .name = "TLBI_VAE2IS", .state = ARM_CP_STATE_AA64,
3878       .opc0 = 1, .opc1 = 4, .crn = 8, .crm = 3, .opc2 = 1,
3879       .type = ARM_CP_NO_RAW, .access = PL2_W,
3880       .writefn = tlbi_aa64_vae2is_write },
3881     { .name = "TLBI_VALE2IS", .state = ARM_CP_STATE_AA64,
3882       .opc0 = 1, .opc1 = 4, .crn = 8, .crm = 3, .opc2 = 5,
3883       .access = PL2_W, .type = ARM_CP_NO_RAW,
3884       .writefn = tlbi_aa64_vae2is_write },
3885 #ifndef CONFIG_USER_ONLY
3886     /* Unlike the other EL2-related AT operations, these must
3887      * UNDEF from EL3 if EL2 is not implemented, which is why we
3888      * define them here rather than with the rest of the AT ops.
3889      */
3890     { .name = "AT_S1E2R", .state = ARM_CP_STATE_AA64,
3891       .opc0 = 1, .opc1 = 4, .crn = 7, .crm = 8, .opc2 = 0,
3892       .access = PL2_W, .accessfn = at_s1e2_access,
3893       .type = ARM_CP_NO_RAW, .writefn = ats_write64 },
3894     { .name = "AT_S1E2W", .state = ARM_CP_STATE_AA64,
3895       .opc0 = 1, .opc1 = 4, .crn = 7, .crm = 8, .opc2 = 1,
3896       .access = PL2_W, .accessfn = at_s1e2_access,
3897       .type = ARM_CP_NO_RAW, .writefn = ats_write64 },
3898     /* The AArch32 ATS1H* operations are CONSTRAINED UNPREDICTABLE
3899      * if EL2 is not implemented; we choose to UNDEF. Behaviour at EL3
3900      * with SCR.NS == 0 outside Monitor mode is UNPREDICTABLE; we choose
3901      * to behave as if SCR.NS was 1.
3902      */
3903     { .name = "ATS1HR", .cp = 15, .opc1 = 4, .crn = 7, .crm = 8, .opc2 = 0,
3904       .access = PL2_W,
3905       .writefn = ats1h_write, .type = ARM_CP_NO_RAW },
3906     { .name = "ATS1HW", .cp = 15, .opc1 = 4, .crn = 7, .crm = 8, .opc2 = 1,
3907       .access = PL2_W,
3908       .writefn = ats1h_write, .type = ARM_CP_NO_RAW },
3909     { .name = "CNTHCTL_EL2", .state = ARM_CP_STATE_BOTH,
3910       .opc0 = 3, .opc1 = 4, .crn = 14, .crm = 1, .opc2 = 0,
3911       /* ARMv7 requires bit 0 and 1 to reset to 1. ARMv8 defines the
3912        * reset values as IMPDEF. We choose to reset to 3 to comply with
3913        * both ARMv7 and ARMv8.
3914        */
3915       .access = PL2_RW, .resetvalue = 3,
3916       .fieldoffset = offsetof(CPUARMState, cp15.cnthctl_el2) },
3917     { .name = "CNTVOFF_EL2", .state = ARM_CP_STATE_AA64,
3918       .opc0 = 3, .opc1 = 4, .crn = 14, .crm = 0, .opc2 = 3,
3919       .access = PL2_RW, .type = ARM_CP_IO, .resetvalue = 0,
3920       .writefn = gt_cntvoff_write,
3921       .fieldoffset = offsetof(CPUARMState, cp15.cntvoff_el2) },
3922     { .name = "CNTVOFF", .cp = 15, .opc1 = 4, .crm = 14,
3923       .access = PL2_RW, .type = ARM_CP_64BIT | ARM_CP_ALIAS | ARM_CP_IO,
3924       .writefn = gt_cntvoff_write,
3925       .fieldoffset = offsetof(CPUARMState, cp15.cntvoff_el2) },
3926     { .name = "CNTHP_CVAL_EL2", .state = ARM_CP_STATE_AA64,
3927       .opc0 = 3, .opc1 = 4, .crn = 14, .crm = 2, .opc2 = 2,
3928       .fieldoffset = offsetof(CPUARMState, cp15.c14_timer[GTIMER_HYP].cval),
3929       .type = ARM_CP_IO, .access = PL2_RW,
3930       .writefn = gt_hyp_cval_write, .raw_writefn = raw_write },
3931     { .name = "CNTHP_CVAL", .cp = 15, .opc1 = 6, .crm = 14,
3932       .fieldoffset = offsetof(CPUARMState, cp15.c14_timer[GTIMER_HYP].cval),
3933       .access = PL2_RW, .type = ARM_CP_64BIT | ARM_CP_IO,
3934       .writefn = gt_hyp_cval_write, .raw_writefn = raw_write },
3935     { .name = "CNTHP_TVAL_EL2", .state = ARM_CP_STATE_BOTH,
3936       .opc0 = 3, .opc1 = 4, .crn = 14, .crm = 2, .opc2 = 0,
3937       .type = ARM_CP_NO_RAW | ARM_CP_IO, .access = PL2_RW,
3938       .resetfn = gt_hyp_timer_reset,
3939       .readfn = gt_hyp_tval_read, .writefn = gt_hyp_tval_write },
3940     { .name = "CNTHP_CTL_EL2", .state = ARM_CP_STATE_BOTH,
3941       .type = ARM_CP_IO,
3942       .opc0 = 3, .opc1 = 4, .crn = 14, .crm = 2, .opc2 = 1,
3943       .access = PL2_RW,
3944       .fieldoffset = offsetof(CPUARMState, cp15.c14_timer[GTIMER_HYP].ctl),
3945       .resetvalue = 0,
3946       .writefn = gt_hyp_ctl_write, .raw_writefn = raw_write },
3947 #endif
3948     /* The only field of MDCR_EL2 that has a defined architectural reset value
3949      * is MDCR_EL2.HPMN which should reset to the value of PMCR_EL0.N; but we
3950      * don't impelment any PMU event counters, so using zero as a reset
3951      * value for MDCR_EL2 is okay
3952      */
3953     { .name = "MDCR_EL2", .state = ARM_CP_STATE_BOTH,
3954       .opc0 = 3, .opc1 = 4, .crn = 1, .crm = 1, .opc2 = 1,
3955       .access = PL2_RW, .resetvalue = 0,
3956       .fieldoffset = offsetof(CPUARMState, cp15.mdcr_el2), },
3957     { .name = "HPFAR", .state = ARM_CP_STATE_AA32,
3958       .cp = 15, .opc1 = 4, .crn = 6, .crm = 0, .opc2 = 4,
3959       .access = PL2_RW, .accessfn = access_el3_aa32ns,
3960       .fieldoffset = offsetof(CPUARMState, cp15.hpfar_el2) },
3961     { .name = "HPFAR_EL2", .state = ARM_CP_STATE_AA64,
3962       .opc0 = 3, .opc1 = 4, .crn = 6, .crm = 0, .opc2 = 4,
3963       .access = PL2_RW,
3964       .fieldoffset = offsetof(CPUARMState, cp15.hpfar_el2) },
3965     { .name = "HSTR_EL2", .state = ARM_CP_STATE_BOTH,
3966       .cp = 15, .opc0 = 3, .opc1 = 4, .crn = 1, .crm = 1, .opc2 = 3,
3967       .access = PL2_RW,
3968       .fieldoffset = offsetof(CPUARMState, cp15.hstr_el2) },
3969     REGINFO_SENTINEL
3970 };
3971
3972 static CPAccessResult nsacr_access(CPUARMState *env, const ARMCPRegInfo *ri,
3973                                    bool isread)
3974 {
3975     /* The NSACR is RW at EL3, and RO for NS EL1 and NS EL2.
3976      * At Secure EL1 it traps to EL3.
3977      */
3978     if (arm_current_el(env) == 3) {
3979         return CP_ACCESS_OK;
3980     }
3981     if (arm_is_secure_below_el3(env)) {
3982         return CP_ACCESS_TRAP_EL3;
3983     }
3984     /* Accesses from EL1 NS and EL2 NS are UNDEF for write but allow reads. */
3985     if (isread) {
3986         return CP_ACCESS_OK;
3987     }
3988     return CP_ACCESS_TRAP_UNCATEGORIZED;
3989 }
3990
3991 static const ARMCPRegInfo el3_cp_reginfo[] = {
3992     { .name = "SCR_EL3", .state = ARM_CP_STATE_AA64,
3993       .opc0 = 3, .opc1 = 6, .crn = 1, .crm = 1, .opc2 = 0,
3994       .access = PL3_RW, .fieldoffset = offsetof(CPUARMState, cp15.scr_el3),
3995       .resetvalue = 0, .writefn = scr_write },
3996     { .name = "SCR",  .type = ARM_CP_ALIAS,
3997       .cp = 15, .opc1 = 0, .crn = 1, .crm = 1, .opc2 = 0,
3998       .access = PL1_RW, .accessfn = access_trap_aa32s_el1,
3999       .fieldoffset = offsetoflow32(CPUARMState, cp15.scr_el3),
4000       .writefn = scr_write },
4001     { .name = "SDER32_EL3", .state = ARM_CP_STATE_AA64,
4002       .opc0 = 3, .opc1 = 6, .crn = 1, .crm = 1, .opc2 = 1,
4003       .access = PL3_RW, .resetvalue = 0,
4004       .fieldoffset = offsetof(CPUARMState, cp15.sder) },
4005     { .name = "SDER",
4006       .cp = 15, .opc1 = 0, .crn = 1, .crm = 1, .opc2 = 1,
4007       .access = PL3_RW, .resetvalue = 0,
4008       .fieldoffset = offsetoflow32(CPUARMState, cp15.sder) },
4009     { .name = "MVBAR", .cp = 15, .opc1 = 0, .crn = 12, .crm = 0, .opc2 = 1,
4010       .access = PL1_RW, .accessfn = access_trap_aa32s_el1,
4011       .writefn = vbar_write, .resetvalue = 0,
4012       .fieldoffset = offsetof(CPUARMState, cp15.mvbar) },
4013     { .name = "TTBR0_EL3", .state = ARM_CP_STATE_AA64,
4014       .opc0 = 3, .opc1 = 6, .crn = 2, .crm = 0, .opc2 = 0,
4015       .access = PL3_RW, .writefn = vmsa_ttbr_write, .resetvalue = 0,
4016       .fieldoffset = offsetof(CPUARMState, cp15.ttbr0_el[3]) },
4017     { .name = "TCR_EL3", .state = ARM_CP_STATE_AA64,
4018       .opc0 = 3, .opc1 = 6, .crn = 2, .crm = 0, .opc2 = 2,
4019       .access = PL3_RW,
4020       /* no .writefn needed as this can't cause an ASID change;
4021        * we must provide a .raw_writefn and .resetfn because we handle
4022        * reset and migration for the AArch32 TTBCR(S), which might be
4023        * using mask and base_mask.
4024        */
4025       .resetfn = vmsa_ttbcr_reset, .raw_writefn = vmsa_ttbcr_raw_write,
4026       .fieldoffset = offsetof(CPUARMState, cp15.tcr_el[3]) },
4027     { .name = "ELR_EL3", .state = ARM_CP_STATE_AA64,
4028       .type = ARM_CP_ALIAS,
4029       .opc0 = 3, .opc1 = 6, .crn = 4, .crm = 0, .opc2 = 1,
4030       .access = PL3_RW,
4031       .fieldoffset = offsetof(CPUARMState, elr_el[3]) },
4032     { .name = "ESR_EL3", .state = ARM_CP_STATE_AA64,
4033       .opc0 = 3, .opc1 = 6, .crn = 5, .crm = 2, .opc2 = 0,
4034       .access = PL3_RW, .fieldoffset = offsetof(CPUARMState, cp15.esr_el[3]) },
4035     { .name = "FAR_EL3", .state = ARM_CP_STATE_AA64,
4036       .opc0 = 3, .opc1 = 6, .crn = 6, .crm = 0, .opc2 = 0,
4037       .access = PL3_RW, .fieldoffset = offsetof(CPUARMState, cp15.far_el[3]) },
4038     { .name = "SPSR_EL3", .state = ARM_CP_STATE_AA64,
4039       .type = ARM_CP_ALIAS,
4040       .opc0 = 3, .opc1 = 6, .crn = 4, .crm = 0, .opc2 = 0,
4041       .access = PL3_RW,
4042       .fieldoffset = offsetof(CPUARMState, banked_spsr[BANK_MON]) },
4043     { .name = "VBAR_EL3", .state = ARM_CP_STATE_AA64,
4044       .opc0 = 3, .opc1 = 6, .crn = 12, .crm = 0, .opc2 = 0,
4045       .access = PL3_RW, .writefn = vbar_write,
4046       .fieldoffset = offsetof(CPUARMState, cp15.vbar_el[3]),
4047       .resetvalue = 0 },
4048     { .name = "CPTR_EL3", .state = ARM_CP_STATE_AA64,
4049       .opc0 = 3, .opc1 = 6, .crn = 1, .crm = 1, .opc2 = 2,
4050       .access = PL3_RW, .accessfn = cptr_access, .resetvalue = 0,
4051       .fieldoffset = offsetof(CPUARMState, cp15.cptr_el[3]) },
4052     { .name = "TPIDR_EL3", .state = ARM_CP_STATE_AA64,
4053       .opc0 = 3, .opc1 = 6, .crn = 13, .crm = 0, .opc2 = 2,
4054       .access = PL3_RW, .resetvalue = 0,
4055       .fieldoffset = offsetof(CPUARMState, cp15.tpidr_el[3]) },
4056     { .name = "AMAIR_EL3", .state = ARM_CP_STATE_AA64,
4057       .opc0 = 3, .opc1 = 6, .crn = 10, .crm = 3, .opc2 = 0,
4058       .access = PL3_RW, .type = ARM_CP_CONST,
4059       .resetvalue = 0 },
4060     { .name = "AFSR0_EL3", .state = ARM_CP_STATE_BOTH,
4061       .opc0 = 3, .opc1 = 6, .crn = 5, .crm = 1, .opc2 = 0,
4062       .access = PL3_RW, .type = ARM_CP_CONST,
4063       .resetvalue = 0 },
4064     { .name = "AFSR1_EL3", .state = ARM_CP_STATE_BOTH,
4065       .opc0 = 3, .opc1 = 6, .crn = 5, .crm = 1, .opc2 = 1,
4066       .access = PL3_RW, .type = ARM_CP_CONST,
4067       .resetvalue = 0 },
4068     { .name = "TLBI_ALLE3IS", .state = ARM_CP_STATE_AA64,
4069       .opc0 = 1, .opc1 = 6, .crn = 8, .crm = 3, .opc2 = 0,
4070       .access = PL3_W, .type = ARM_CP_NO_RAW,
4071       .writefn = tlbi_aa64_alle3is_write },
4072     { .name = "TLBI_VAE3IS", .state = ARM_CP_STATE_AA64,
4073       .opc0 = 1, .opc1 = 6, .crn = 8, .crm = 3, .opc2 = 1,
4074       .access = PL3_W, .type = ARM_CP_NO_RAW,
4075       .writefn = tlbi_aa64_vae3is_write },
4076     { .name = "TLBI_VALE3IS", .state = ARM_CP_STATE_AA64,
4077       .opc0 = 1, .opc1 = 6, .crn = 8, .crm = 3, .opc2 = 5,
4078       .access = PL3_W, .type = ARM_CP_NO_RAW,
4079       .writefn = tlbi_aa64_vae3is_write },
4080     { .name = "TLBI_ALLE3", .state = ARM_CP_STATE_AA64,
4081       .opc0 = 1, .opc1 = 6, .crn = 8, .crm = 7, .opc2 = 0,
4082       .access = PL3_W, .type = ARM_CP_NO_RAW,
4083       .writefn = tlbi_aa64_alle3_write },
4084     { .name = "TLBI_VAE3", .state = ARM_CP_STATE_AA64,
4085       .opc0 = 1, .opc1 = 6, .crn = 8, .crm = 7, .opc2 = 1,
4086       .access = PL3_W, .type = ARM_CP_NO_RAW,
4087       .writefn = tlbi_aa64_vae3_write },
4088     { .name = "TLBI_VALE3", .state = ARM_CP_STATE_AA64,
4089       .opc0 = 1, .opc1 = 6, .crn = 8, .crm = 7, .opc2 = 5,
4090       .access = PL3_W, .type = ARM_CP_NO_RAW,
4091       .writefn = tlbi_aa64_vae3_write },
4092     REGINFO_SENTINEL
4093 };
4094
4095 static CPAccessResult ctr_el0_access(CPUARMState *env, const ARMCPRegInfo *ri,
4096                                      bool isread)
4097 {
4098     /* Only accessible in EL0 if SCTLR.UCT is set (and only in AArch64,
4099      * but the AArch32 CTR has its own reginfo struct)
4100      */
4101     if (arm_current_el(env) == 0 && !(env->cp15.sctlr_el[1] & SCTLR_UCT)) {
4102         return CP_ACCESS_TRAP;
4103     }
4104     return CP_ACCESS_OK;
4105 }
4106
4107 static void oslar_write(CPUARMState *env, const ARMCPRegInfo *ri,
4108                         uint64_t value)
4109 {
4110     /* Writes to OSLAR_EL1 may update the OS lock status, which can be
4111      * read via a bit in OSLSR_EL1.
4112      */
4113     int oslock;
4114
4115     if (ri->state == ARM_CP_STATE_AA32) {
4116         oslock = (value == 0xC5ACCE55);
4117     } else {
4118         oslock = value & 1;
4119     }
4120
4121     env->cp15.oslsr_el1 = deposit32(env->cp15.oslsr_el1, 1, 1, oslock);
4122 }
4123
4124 static const ARMCPRegInfo debug_cp_reginfo[] = {
4125     /* DBGDRAR, DBGDSAR: always RAZ since we don't implement memory mapped
4126      * debug components. The AArch64 version of DBGDRAR is named MDRAR_EL1;
4127      * unlike DBGDRAR it is never accessible from EL0.
4128      * DBGDSAR is deprecated and must RAZ from v8 anyway, so it has no AArch64
4129      * accessor.
4130      */
4131     { .name = "DBGDRAR", .cp = 14, .crn = 1, .crm = 0, .opc1 = 0, .opc2 = 0,
4132       .access = PL0_R, .accessfn = access_tdra,
4133       .type = ARM_CP_CONST, .resetvalue = 0 },
4134     { .name = "MDRAR_EL1", .state = ARM_CP_STATE_AA64,
4135       .opc0 = 2, .opc1 = 0, .crn = 1, .crm = 0, .opc2 = 0,
4136       .access = PL1_R, .accessfn = access_tdra,
4137       .type = ARM_CP_CONST, .resetvalue = 0 },
4138     { .name = "DBGDSAR", .cp = 14, .crn = 2, .crm = 0, .opc1 = 0, .opc2 = 0,
4139       .access = PL0_R, .accessfn = access_tdra,
4140       .type = ARM_CP_CONST, .resetvalue = 0 },
4141     /* Monitor debug system control register; the 32-bit alias is DBGDSCRext. */
4142     { .name = "MDSCR_EL1", .state = ARM_CP_STATE_BOTH,
4143       .cp = 14, .opc0 = 2, .opc1 = 0, .crn = 0, .crm = 2, .opc2 = 2,
4144       .access = PL1_RW, .accessfn = access_tda,
4145       .fieldoffset = offsetof(CPUARMState, cp15.mdscr_el1),
4146       .resetvalue = 0 },
4147     /* MDCCSR_EL0, aka DBGDSCRint. This is a read-only mirror of MDSCR_EL1.
4148      * We don't implement the configurable EL0 access.
4149      */
4150     { .name = "MDCCSR_EL0", .state = ARM_CP_STATE_BOTH,
4151       .cp = 14, .opc0 = 2, .opc1 = 0, .crn = 0, .crm = 1, .opc2 = 0,
4152       .type = ARM_CP_ALIAS,
4153       .access = PL1_R, .accessfn = access_tda,
4154       .fieldoffset = offsetof(CPUARMState, cp15.mdscr_el1), },
4155     { .name = "OSLAR_EL1", .state = ARM_CP_STATE_BOTH,
4156       .cp = 14, .opc0 = 2, .opc1 = 0, .crn = 1, .crm = 0, .opc2 = 4,
4157       .access = PL1_W, .type = ARM_CP_NO_RAW,
4158       .accessfn = access_tdosa,
4159       .writefn = oslar_write },
4160     { .name = "OSLSR_EL1", .state = ARM_CP_STATE_BOTH,
4161       .cp = 14, .opc0 = 2, .opc1 = 0, .crn = 1, .crm = 1, .opc2 = 4,
4162       .access = PL1_R, .resetvalue = 10,
4163       .accessfn = access_tdosa,
4164       .fieldoffset = offsetof(CPUARMState, cp15.oslsr_el1) },
4165     /* Dummy OSDLR_EL1: 32-bit Linux will read this */
4166     { .name = "OSDLR_EL1", .state = ARM_CP_STATE_BOTH,
4167       .cp = 14, .opc0 = 2, .opc1 = 0, .crn = 1, .crm = 3, .opc2 = 4,
4168       .access = PL1_RW, .accessfn = access_tdosa,
4169       .type = ARM_CP_NOP },
4170     /* Dummy DBGVCR: Linux wants to clear this on startup, but we don't
4171      * implement vector catch debug events yet.
4172      */
4173     { .name = "DBGVCR",
4174       .cp = 14, .opc1 = 0, .crn = 0, .crm = 7, .opc2 = 0,
4175       .access = PL1_RW, .accessfn = access_tda,
4176       .type = ARM_CP_NOP },
4177     /* Dummy DBGVCR32_EL2 (which is only for a 64-bit hypervisor
4178      * to save and restore a 32-bit guest's DBGVCR)
4179      */
4180     { .name = "DBGVCR32_EL2", .state = ARM_CP_STATE_AA64,
4181       .opc0 = 2, .opc1 = 4, .crn = 0, .crm = 7, .opc2 = 0,
4182       .access = PL2_RW, .accessfn = access_tda,
4183       .type = ARM_CP_NOP },
4184     /* Dummy MDCCINT_EL1, since we don't implement the Debug Communications
4185      * Channel but Linux may try to access this register. The 32-bit
4186      * alias is DBGDCCINT.
4187      */
4188     { .name = "MDCCINT_EL1", .state = ARM_CP_STATE_BOTH,
4189       .cp = 14, .opc0 = 2, .opc1 = 0, .crn = 0, .crm = 2, .opc2 = 0,
4190       .access = PL1_RW, .accessfn = access_tda,
4191       .type = ARM_CP_NOP },
4192     REGINFO_SENTINEL
4193 };
4194
4195 static const ARMCPRegInfo debug_lpae_cp_reginfo[] = {
4196     /* 64 bit access versions of the (dummy) debug registers */
4197     { .name = "DBGDRAR", .cp = 14, .crm = 1, .opc1 = 0,
4198       .access = PL0_R, .type = ARM_CP_CONST|ARM_CP_64BIT, .resetvalue = 0 },
4199     { .name = "DBGDSAR", .cp = 14, .crm = 2, .opc1 = 0,
4200       .access = PL0_R, .type = ARM_CP_CONST|ARM_CP_64BIT, .resetvalue = 0 },
4201     REGINFO_SENTINEL
4202 };
4203
4204 void hw_watchpoint_update(ARMCPU *cpu, int n)
4205 {
4206     CPUARMState *env = &cpu->env;
4207     vaddr len = 0;
4208     vaddr wvr = env->cp15.dbgwvr[n];
4209     uint64_t wcr = env->cp15.dbgwcr[n];
4210     int mask;
4211     int flags = BP_CPU | BP_STOP_BEFORE_ACCESS;
4212
4213     if (env->cpu_watchpoint[n]) {
4214         cpu_watchpoint_remove_by_ref(CPU(cpu), env->cpu_watchpoint[n]);
4215         env->cpu_watchpoint[n] = NULL;
4216     }
4217
4218     if (!extract64(wcr, 0, 1)) {
4219         /* E bit clear : watchpoint disabled */
4220         return;
4221     }
4222
4223     switch (extract64(wcr, 3, 2)) {
4224     case 0:
4225         /* LSC 00 is reserved and must behave as if the wp is disabled */
4226         return;
4227     case 1:
4228         flags |= BP_MEM_READ;
4229         break;
4230     case 2:
4231         flags |= BP_MEM_WRITE;
4232         break;
4233     case 3:
4234         flags |= BP_MEM_ACCESS;
4235         break;
4236     }
4237
4238     /* Attempts to use both MASK and BAS fields simultaneously are
4239      * CONSTRAINED UNPREDICTABLE; we opt to ignore BAS in this case,
4240      * thus generating a watchpoint for every byte in the masked region.
4241      */
4242     mask = extract64(wcr, 24, 4);
4243     if (mask == 1 || mask == 2) {
4244         /* Reserved values of MASK; we must act as if the mask value was
4245          * some non-reserved value, or as if the watchpoint were disabled.
4246          * We choose the latter.
4247          */
4248         return;
4249     } else if (mask) {
4250         /* Watchpoint covers an aligned area up to 2GB in size */
4251         len = 1ULL << mask;
4252         /* If masked bits in WVR are not zero it's CONSTRAINED UNPREDICTABLE
4253          * whether the watchpoint fires when the unmasked bits match; we opt
4254          * to generate the exceptions.
4255          */
4256         wvr &= ~(len - 1);
4257     } else {
4258         /* Watchpoint covers bytes defined by the byte address select bits */
4259         int bas = extract64(wcr, 5, 8);
4260         int basstart;
4261
4262         if (bas == 0) {
4263             /* This must act as if the watchpoint is disabled */
4264             return;
4265         }
4266
4267         if (extract64(wvr, 2, 1)) {
4268             /* Deprecated case of an only 4-aligned address. BAS[7:4] are
4269              * ignored, and BAS[3:0] define which bytes to watch.
4270              */
4271             bas &= 0xf;
4272         }
4273         /* The BAS bits are supposed to be programmed to indicate a contiguous
4274          * range of bytes. Otherwise it is CONSTRAINED UNPREDICTABLE whether
4275          * we fire for each byte in the word/doubleword addressed by the WVR.
4276          * We choose to ignore any non-zero bits after the first range of 1s.
4277          */
4278         basstart = ctz32(bas);
4279         len = cto32(bas >> basstart);
4280         wvr += basstart;
4281     }
4282
4283     cpu_watchpoint_insert(CPU(cpu), wvr, len, flags,
4284                           &env->cpu_watchpoint[n]);
4285 }
4286
4287 void hw_watchpoint_update_all(ARMCPU *cpu)
4288 {
4289     int i;
4290     CPUARMState *env = &cpu->env;
4291
4292     /* Completely clear out existing QEMU watchpoints and our array, to
4293      * avoid possible stale entries following migration load.
4294      */
4295     cpu_watchpoint_remove_all(CPU(cpu), BP_CPU);
4296     memset(env->cpu_watchpoint, 0, sizeof(env->cpu_watchpoint));
4297
4298     for (i = 0; i < ARRAY_SIZE(cpu->env.cpu_watchpoint); i++) {
4299         hw_watchpoint_update(cpu, i);
4300     }
4301 }
4302
4303 static void dbgwvr_write(CPUARMState *env, const ARMCPRegInfo *ri,
4304                          uint64_t value)
4305 {
4306     ARMCPU *cpu = arm_env_get_cpu(env);
4307     int i = ri->crm;
4308
4309     /* Bits [63:49] are hardwired to the value of bit [48]; that is, the
4310      * register reads and behaves as if values written are sign extended.
4311      * Bits [1:0] are RES0.
4312      */
4313     value = sextract64(value, 0, 49) & ~3ULL;
4314
4315     raw_write(env, ri, value);
4316     hw_watchpoint_update(cpu, i);
4317 }
4318
4319 static void dbgwcr_write(CPUARMState *env, const ARMCPRegInfo *ri,
4320                          uint64_t value)
4321 {
4322     ARMCPU *cpu = arm_env_get_cpu(env);
4323     int i = ri->crm;
4324
4325     raw_write(env, ri, value);
4326     hw_watchpoint_update(cpu, i);
4327 }
4328
4329 void hw_breakpoint_update(ARMCPU *cpu, int n)
4330 {
4331     CPUARMState *env = &cpu->env;
4332     uint64_t bvr = env->cp15.dbgbvr[n];
4333     uint64_t bcr = env->cp15.dbgbcr[n];
4334     vaddr addr;
4335     int bt;
4336     int flags = BP_CPU;
4337
4338     if (env->cpu_breakpoint[n]) {
4339         cpu_breakpoint_remove_by_ref(CPU(cpu), env->cpu_breakpoint[n]);
4340         env->cpu_breakpoint[n] = NULL;
4341     }
4342
4343     if (!extract64(bcr, 0, 1)) {
4344         /* E bit clear : watchpoint disabled */
4345         return;
4346     }
4347
4348     bt = extract64(bcr, 20, 4);
4349
4350     switch (bt) {
4351     case 4: /* unlinked address mismatch (reserved if AArch64) */
4352     case 5: /* linked address mismatch (reserved if AArch64) */
4353         qemu_log_mask(LOG_UNIMP,
4354                       "arm: address mismatch breakpoint types not implemented");
4355         return;
4356     case 0: /* unlinked address match */
4357     case 1: /* linked address match */
4358     {
4359         /* Bits [63:49] are hardwired to the value of bit [48]; that is,
4360          * we behave as if the register was sign extended. Bits [1:0] are
4361          * RES0. The BAS field is used to allow setting breakpoints on 16
4362          * bit wide instructions; it is CONSTRAINED UNPREDICTABLE whether
4363          * a bp will fire if the addresses covered by the bp and the addresses
4364          * covered by the insn overlap but the insn doesn't start at the
4365          * start of the bp address range. We choose to require the insn and
4366          * the bp to have the same address. The constraints on writing to
4367          * BAS enforced in dbgbcr_write mean we have only four cases:
4368          *  0b0000  => no breakpoint
4369          *  0b0011  => breakpoint on addr
4370          *  0b1100  => breakpoint on addr + 2
4371          *  0b1111  => breakpoint on addr
4372          * See also figure D2-3 in the v8 ARM ARM (DDI0487A.c).
4373          */
4374         int bas = extract64(bcr, 5, 4);
4375         addr = sextract64(bvr, 0, 49) & ~3ULL;
4376         if (bas == 0) {
4377             return;
4378         }
4379         if (bas == 0xc) {
4380             addr += 2;
4381         }
4382         break;
4383     }
4384     case 2: /* unlinked context ID match */
4385     case 8: /* unlinked VMID match (reserved if no EL2) */
4386     case 10: /* unlinked context ID and VMID match (reserved if no EL2) */
4387         qemu_log_mask(LOG_UNIMP,
4388                       "arm: unlinked context breakpoint types not implemented");
4389         return;
4390     case 9: /* linked VMID match (reserved if no EL2) */
4391     case 11: /* linked context ID and VMID match (reserved if no EL2) */
4392     case 3: /* linked context ID match */
4393     default:
4394         /* We must generate no events for Linked context matches (unless
4395          * they are linked to by some other bp/wp, which is handled in
4396          * updates for the linking bp/wp). We choose to also generate no events
4397          * for reserved values.
4398          */
4399         return;
4400     }
4401
4402     cpu_breakpoint_insert(CPU(cpu), addr, flags, &env->cpu_breakpoint[n]);
4403 }
4404
4405 void hw_breakpoint_update_all(ARMCPU *cpu)
4406 {
4407     int i;
4408     CPUARMState *env = &cpu->env;
4409
4410     /* Completely clear out existing QEMU breakpoints and our array, to
4411      * avoid possible stale entries following migration load.
4412      */
4413     cpu_breakpoint_remove_all(CPU(cpu), BP_CPU);
4414     memset(env->cpu_breakpoint, 0, sizeof(env->cpu_breakpoint));
4415
4416     for (i = 0; i < ARRAY_SIZE(cpu->env.cpu_breakpoint); i++) {
4417         hw_breakpoint_update(cpu, i);
4418     }
4419 }
4420
4421 static void dbgbvr_write(CPUARMState *env, const ARMCPRegInfo *ri,
4422                          uint64_t value)
4423 {
4424     ARMCPU *cpu = arm_env_get_cpu(env);
4425     int i = ri->crm;
4426
4427     raw_write(env, ri, value);
4428     hw_breakpoint_update(cpu, i);
4429 }
4430
4431 static void dbgbcr_write(CPUARMState *env, const ARMCPRegInfo *ri,
4432                          uint64_t value)
4433 {
4434     ARMCPU *cpu = arm_env_get_cpu(env);
4435     int i = ri->crm;
4436
4437     /* BAS[3] is a read-only copy of BAS[2], and BAS[1] a read-only
4438      * copy of BAS[0].
4439      */
4440     value = deposit64(value, 6, 1, extract64(value, 5, 1));
4441     value = deposit64(value, 8, 1, extract64(value, 7, 1));
4442
4443     raw_write(env, ri, value);
4444     hw_breakpoint_update(cpu, i);
4445 }
4446
4447 static void define_debug_regs(ARMCPU *cpu)
4448 {
4449     /* Define v7 and v8 architectural debug registers.
4450      * These are just dummy implementations for now.
4451      */
4452     int i;
4453     int wrps, brps, ctx_cmps;
4454     ARMCPRegInfo dbgdidr = {
4455         .name = "DBGDIDR", .cp = 14, .crn = 0, .crm = 0, .opc1 = 0, .opc2 = 0,
4456         .access = PL0_R, .accessfn = access_tda,
4457         .type = ARM_CP_CONST, .resetvalue = cpu->dbgdidr,
4458     };
4459
4460     /* Note that all these register fields hold "number of Xs minus 1". */
4461     brps = extract32(cpu->dbgdidr, 24, 4);
4462     wrps = extract32(cpu->dbgdidr, 28, 4);
4463     ctx_cmps = extract32(cpu->dbgdidr, 20, 4);
4464
4465     assert(ctx_cmps <= brps);
4466
4467     /* The DBGDIDR and ID_AA64DFR0_EL1 define various properties
4468      * of the debug registers such as number of breakpoints;
4469      * check that if they both exist then they agree.
4470      */
4471     if (arm_feature(&cpu->env, ARM_FEATURE_AARCH64)) {
4472         assert(extract32(cpu->id_aa64dfr0, 12, 4) == brps);
4473         assert(extract32(cpu->id_aa64dfr0, 20, 4) == wrps);
4474         assert(extract32(cpu->id_aa64dfr0, 28, 4) == ctx_cmps);
4475     }
4476
4477     define_one_arm_cp_reg(cpu, &dbgdidr);
4478     define_arm_cp_regs(cpu, debug_cp_reginfo);
4479
4480     if (arm_feature(&cpu->env, ARM_FEATURE_LPAE)) {
4481         define_arm_cp_regs(cpu, debug_lpae_cp_reginfo);
4482     }
4483
4484     for (i = 0; i < brps + 1; i++) {
4485         ARMCPRegInfo dbgregs[] = {
4486             { .name = "DBGBVR", .state = ARM_CP_STATE_BOTH,
4487               .cp = 14, .opc0 = 2, .opc1 = 0, .crn = 0, .crm = i, .opc2 = 4,
4488               .access = PL1_RW, .accessfn = access_tda,
4489               .fieldoffset = offsetof(CPUARMState, cp15.dbgbvr[i]),
4490               .writefn = dbgbvr_write, .raw_writefn = raw_write
4491             },
4492             { .name = "DBGBCR", .state = ARM_CP_STATE_BOTH,
4493               .cp = 14, .opc0 = 2, .opc1 = 0, .crn = 0, .crm = i, .opc2 = 5,
4494               .access = PL1_RW, .accessfn = access_tda,
4495               .fieldoffset = offsetof(CPUARMState, cp15.dbgbcr[i]),
4496               .writefn = dbgbcr_write, .raw_writefn = raw_write
4497             },
4498             REGINFO_SENTINEL
4499         };
4500         define_arm_cp_regs(cpu, dbgregs);
4501     }
4502
4503     for (i = 0; i < wrps + 1; i++) {
4504         ARMCPRegInfo dbgregs[] = {
4505             { .name = "DBGWVR", .state = ARM_CP_STATE_BOTH,
4506               .cp = 14, .opc0 = 2, .opc1 = 0, .crn = 0, .crm = i, .opc2 = 6,
4507               .access = PL1_RW, .accessfn = access_tda,
4508               .fieldoffset = offsetof(CPUARMState, cp15.dbgwvr[i]),
4509               .writefn = dbgwvr_write, .raw_writefn = raw_write
4510             },
4511             { .name = "DBGWCR", .state = ARM_CP_STATE_BOTH,
4512               .cp = 14, .opc0 = 2, .opc1 = 0, .crn = 0, .crm = i, .opc2 = 7,
4513               .access = PL1_RW, .accessfn = access_tda,
4514               .fieldoffset = offsetof(CPUARMState, cp15.dbgwcr[i]),
4515               .writefn = dbgwcr_write, .raw_writefn = raw_write
4516             },
4517             REGINFO_SENTINEL
4518         };
4519         define_arm_cp_regs(cpu, dbgregs);
4520     }
4521 }
4522
4523 void register_cp_regs_for_features(ARMCPU *cpu)
4524 {
4525     /* Register all the coprocessor registers based on feature bits */
4526     CPUARMState *env = &cpu->env;
4527     if (arm_feature(env, ARM_FEATURE_M)) {
4528         /* M profile has no coprocessor registers */
4529         return;
4530     }
4531
4532     define_arm_cp_regs(cpu, cp_reginfo);
4533     if (!arm_feature(env, ARM_FEATURE_V8)) {
4534         /* Must go early as it is full of wildcards that may be
4535          * overridden by later definitions.
4536          */
4537         define_arm_cp_regs(cpu, not_v8_cp_reginfo);
4538     }
4539
4540     if (arm_feature(env, ARM_FEATURE_V6)) {
4541         /* The ID registers all have impdef reset values */
4542         ARMCPRegInfo v6_idregs[] = {
4543             { .name = "ID_PFR0", .state = ARM_CP_STATE_BOTH,
4544               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 1, .opc2 = 0,
4545               .access = PL1_R, .type = ARM_CP_CONST,
4546               .resetvalue = cpu->id_pfr0 },
4547             { .name = "ID_PFR1", .state = ARM_CP_STATE_BOTH,
4548               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 1, .opc2 = 1,
4549               .access = PL1_R, .type = ARM_CP_CONST,
4550               .resetvalue = cpu->id_pfr1 },
4551             { .name = "ID_DFR0", .state = ARM_CP_STATE_BOTH,
4552               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 1, .opc2 = 2,
4553               .access = PL1_R, .type = ARM_CP_CONST,
4554               .resetvalue = cpu->id_dfr0 },
4555             { .name = "ID_AFR0", .state = ARM_CP_STATE_BOTH,
4556               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 1, .opc2 = 3,
4557               .access = PL1_R, .type = ARM_CP_CONST,
4558               .resetvalue = cpu->id_afr0 },
4559             { .name = "ID_MMFR0", .state = ARM_CP_STATE_BOTH,
4560               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 1, .opc2 = 4,
4561               .access = PL1_R, .type = ARM_CP_CONST,
4562               .resetvalue = cpu->id_mmfr0 },
4563             { .name = "ID_MMFR1", .state = ARM_CP_STATE_BOTH,
4564               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 1, .opc2 = 5,
4565               .access = PL1_R, .type = ARM_CP_CONST,
4566               .resetvalue = cpu->id_mmfr1 },
4567             { .name = "ID_MMFR2", .state = ARM_CP_STATE_BOTH,
4568               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 1, .opc2 = 6,
4569               .access = PL1_R, .type = ARM_CP_CONST,
4570               .resetvalue = cpu->id_mmfr2 },
4571             { .name = "ID_MMFR3", .state = ARM_CP_STATE_BOTH,
4572               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 1, .opc2 = 7,
4573               .access = PL1_R, .type = ARM_CP_CONST,
4574               .resetvalue = cpu->id_mmfr3 },
4575             { .name = "ID_ISAR0", .state = ARM_CP_STATE_BOTH,
4576               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 2, .opc2 = 0,
4577               .access = PL1_R, .type = ARM_CP_CONST,
4578               .resetvalue = cpu->id_isar0 },
4579             { .name = "ID_ISAR1", .state = ARM_CP_STATE_BOTH,
4580               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 2, .opc2 = 1,
4581               .access = PL1_R, .type = ARM_CP_CONST,
4582               .resetvalue = cpu->id_isar1 },
4583             { .name = "ID_ISAR2", .state = ARM_CP_STATE_BOTH,
4584               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 2, .opc2 = 2,
4585               .access = PL1_R, .type = ARM_CP_CONST,
4586               .resetvalue = cpu->id_isar2 },
4587             { .name = "ID_ISAR3", .state = ARM_CP_STATE_BOTH,
4588               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 2, .opc2 = 3,
4589               .access = PL1_R, .type = ARM_CP_CONST,
4590               .resetvalue = cpu->id_isar3 },
4591             { .name = "ID_ISAR4", .state = ARM_CP_STATE_BOTH,
4592               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 2, .opc2 = 4,
4593               .access = PL1_R, .type = ARM_CP_CONST,
4594               .resetvalue = cpu->id_isar4 },
4595             { .name = "ID_ISAR5", .state = ARM_CP_STATE_BOTH,
4596               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 2, .opc2 = 5,
4597               .access = PL1_R, .type = ARM_CP_CONST,
4598               .resetvalue = cpu->id_isar5 },
4599             { .name = "ID_MMFR4", .state = ARM_CP_STATE_BOTH,
4600               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 2, .opc2 = 6,
4601               .access = PL1_R, .type = ARM_CP_CONST,
4602               .resetvalue = cpu->id_mmfr4 },
4603             /* 7 is as yet unallocated and must RAZ */
4604             { .name = "ID_ISAR7_RESERVED", .state = ARM_CP_STATE_BOTH,
4605               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 2, .opc2 = 7,
4606               .access = PL1_R, .type = ARM_CP_CONST,
4607               .resetvalue = 0 },
4608             REGINFO_SENTINEL
4609         };
4610         define_arm_cp_regs(cpu, v6_idregs);
4611         define_arm_cp_regs(cpu, v6_cp_reginfo);
4612     } else {
4613         define_arm_cp_regs(cpu, not_v6_cp_reginfo);
4614     }
4615     if (arm_feature(env, ARM_FEATURE_V6K)) {
4616         define_arm_cp_regs(cpu, v6k_cp_reginfo);
4617     }
4618     if (arm_feature(env, ARM_FEATURE_V7MP) &&
4619         !arm_feature(env, ARM_FEATURE_PMSA)) {
4620         define_arm_cp_regs(cpu, v7mp_cp_reginfo);
4621     }
4622     if (arm_feature(env, ARM_FEATURE_V7)) {
4623         /* v7 performance monitor control register: same implementor
4624          * field as main ID register, and we implement only the cycle
4625          * count register.
4626          */
4627 #ifndef CONFIG_USER_ONLY
4628         ARMCPRegInfo pmcr = {
4629             .name = "PMCR", .cp = 15, .crn = 9, .crm = 12, .opc1 = 0, .opc2 = 0,
4630             .access = PL0_RW,
4631             .type = ARM_CP_IO | ARM_CP_ALIAS,
4632             .fieldoffset = offsetoflow32(CPUARMState, cp15.c9_pmcr),
4633             .accessfn = pmreg_access, .writefn = pmcr_write,
4634             .raw_writefn = raw_write,
4635         };
4636         ARMCPRegInfo pmcr64 = {
4637             .name = "PMCR_EL0", .state = ARM_CP_STATE_AA64,
4638             .opc0 = 3, .opc1 = 3, .crn = 9, .crm = 12, .opc2 = 0,
4639             .access = PL0_RW, .accessfn = pmreg_access,
4640             .type = ARM_CP_IO,
4641             .fieldoffset = offsetof(CPUARMState, cp15.c9_pmcr),
4642             .resetvalue = cpu->midr & 0xff000000,
4643             .writefn = pmcr_write, .raw_writefn = raw_write,
4644         };
4645         define_one_arm_cp_reg(cpu, &pmcr);
4646         define_one_arm_cp_reg(cpu, &pmcr64);
4647 #endif
4648         ARMCPRegInfo clidr = {
4649             .name = "CLIDR", .state = ARM_CP_STATE_BOTH,
4650             .opc0 = 3, .crn = 0, .crm = 0, .opc1 = 1, .opc2 = 1,
4651             .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = cpu->clidr
4652         };
4653         define_one_arm_cp_reg(cpu, &clidr);
4654         define_arm_cp_regs(cpu, v7_cp_reginfo);
4655         define_debug_regs(cpu);
4656     } else {
4657         define_arm_cp_regs(cpu, not_v7_cp_reginfo);
4658     }
4659     if (arm_feature(env, ARM_FEATURE_V8)) {
4660         /* AArch64 ID registers, which all have impdef reset values.
4661          * Note that within the ID register ranges the unused slots
4662          * must all RAZ, not UNDEF; future architecture versions may
4663          * define new registers here.
4664          */
4665         ARMCPRegInfo v8_idregs[] = {
4666             { .name = "ID_AA64PFR0_EL1", .state = ARM_CP_STATE_AA64,
4667               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 4, .opc2 = 0,
4668               .access = PL1_R, .type = ARM_CP_CONST,
4669               .resetvalue = cpu->id_aa64pfr0 },
4670             { .name = "ID_AA64PFR1_EL1", .state = ARM_CP_STATE_AA64,
4671               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 4, .opc2 = 1,
4672               .access = PL1_R, .type = ARM_CP_CONST,
4673               .resetvalue = cpu->id_aa64pfr1},
4674             { .name = "ID_AA64PFR2_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
4675               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 4, .opc2 = 2,
4676               .access = PL1_R, .type = ARM_CP_CONST,
4677               .resetvalue = 0 },
4678             { .name = "ID_AA64PFR3_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
4679               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 4, .opc2 = 3,
4680               .access = PL1_R, .type = ARM_CP_CONST,
4681               .resetvalue = 0 },
4682             { .name = "ID_AA64PFR4_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
4683               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 4, .opc2 = 4,
4684               .access = PL1_R, .type = ARM_CP_CONST,
4685               .resetvalue = 0 },
4686             { .name = "ID_AA64PFR5_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
4687               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 4, .opc2 = 5,
4688               .access = PL1_R, .type = ARM_CP_CONST,
4689               .resetvalue = 0 },
4690             { .name = "ID_AA64PFR6_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
4691               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 4, .opc2 = 6,
4692               .access = PL1_R, .type = ARM_CP_CONST,
4693               .resetvalue = 0 },
4694             { .name = "ID_AA64PFR7_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
4695               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 4, .opc2 = 7,
4696               .access = PL1_R, .type = ARM_CP_CONST,
4697               .resetvalue = 0 },
4698             { .name = "ID_AA64DFR0_EL1", .state = ARM_CP_STATE_AA64,
4699               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 5, .opc2 = 0,
4700               .access = PL1_R, .type = ARM_CP_CONST,
4701               .resetvalue = cpu->id_aa64dfr0 },
4702             { .name = "ID_AA64DFR1_EL1", .state = ARM_CP_STATE_AA64,
4703               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 5, .opc2 = 1,
4704               .access = PL1_R, .type = ARM_CP_CONST,
4705               .resetvalue = cpu->id_aa64dfr1 },
4706             { .name = "ID_AA64DFR2_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
4707               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 5, .opc2 = 2,
4708               .access = PL1_R, .type = ARM_CP_CONST,
4709               .resetvalue = 0 },
4710             { .name = "ID_AA64DFR3_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
4711               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 5, .opc2 = 3,
4712               .access = PL1_R, .type = ARM_CP_CONST,
4713               .resetvalue = 0 },
4714             { .name = "ID_AA64AFR0_EL1", .state = ARM_CP_STATE_AA64,
4715               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 5, .opc2 = 4,
4716               .access = PL1_R, .type = ARM_CP_CONST,
4717               .resetvalue = cpu->id_aa64afr0 },
4718             { .name = "ID_AA64AFR1_EL1", .state = ARM_CP_STATE_AA64,
4719               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 5, .opc2 = 5,
4720               .access = PL1_R, .type = ARM_CP_CONST,
4721               .resetvalue = cpu->id_aa64afr1 },
4722             { .name = "ID_AA64AFR2_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
4723               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 5, .opc2 = 6,
4724               .access = PL1_R, .type = ARM_CP_CONST,
4725               .resetvalue = 0 },
4726             { .name = "ID_AA64AFR3_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
4727               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 5, .opc2 = 7,
4728               .access = PL1_R, .type = ARM_CP_CONST,
4729               .resetvalue = 0 },
4730             { .name = "ID_AA64ISAR0_EL1", .state = ARM_CP_STATE_AA64,
4731               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 6, .opc2 = 0,
4732               .access = PL1_R, .type = ARM_CP_CONST,
4733               .resetvalue = cpu->id_aa64isar0 },
4734             { .name = "ID_AA64ISAR1_EL1", .state = ARM_CP_STATE_AA64,
4735               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 6, .opc2 = 1,
4736               .access = PL1_R, .type = ARM_CP_CONST,
4737               .resetvalue = cpu->id_aa64isar1 },
4738             { .name = "ID_AA64ISAR2_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
4739               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 6, .opc2 = 2,
4740               .access = PL1_R, .type = ARM_CP_CONST,
4741               .resetvalue = 0 },
4742             { .name = "ID_AA64ISAR3_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
4743               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 6, .opc2 = 3,
4744               .access = PL1_R, .type = ARM_CP_CONST,
4745               .resetvalue = 0 },
4746             { .name = "ID_AA64ISAR4_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
4747               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 6, .opc2 = 4,
4748               .access = PL1_R, .type = ARM_CP_CONST,
4749               .resetvalue = 0 },
4750             { .name = "ID_AA64ISAR5_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
4751               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 6, .opc2 = 5,
4752               .access = PL1_R, .type = ARM_CP_CONST,
4753               .resetvalue = 0 },
4754             { .name = "ID_AA64ISAR6_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
4755               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 6, .opc2 = 6,
4756               .access = PL1_R, .type = ARM_CP_CONST,
4757               .resetvalue = 0 },
4758             { .name = "ID_AA64ISAR7_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
4759               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 6, .opc2 = 7,
4760               .access = PL1_R, .type = ARM_CP_CONST,
4761               .resetvalue = 0 },
4762             { .name = "ID_AA64MMFR0_EL1", .state = ARM_CP_STATE_AA64,
4763               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 7, .opc2 = 0,
4764               .access = PL1_R, .type = ARM_CP_CONST,
4765               .resetvalue = cpu->id_aa64mmfr0 },
4766             { .name = "ID_AA64MMFR1_EL1", .state = ARM_CP_STATE_AA64,
4767               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 7, .opc2 = 1,
4768               .access = PL1_R, .type = ARM_CP_CONST,
4769               .resetvalue = cpu->id_aa64mmfr1 },
4770             { .name = "ID_AA64MMFR2_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
4771               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 7, .opc2 = 2,
4772               .access = PL1_R, .type = ARM_CP_CONST,
4773               .resetvalue = 0 },
4774             { .name = "ID_AA64MMFR3_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
4775               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 7, .opc2 = 3,
4776               .access = PL1_R, .type = ARM_CP_CONST,
4777               .resetvalue = 0 },
4778             { .name = "ID_AA64MMFR4_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
4779               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 7, .opc2 = 4,
4780               .access = PL1_R, .type = ARM_CP_CONST,
4781               .resetvalue = 0 },
4782             { .name = "ID_AA64MMFR5_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
4783               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 7, .opc2 = 5,
4784               .access = PL1_R, .type = ARM_CP_CONST,
4785               .resetvalue = 0 },
4786             { .name = "ID_AA64MMFR6_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
4787               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 7, .opc2 = 6,
4788               .access = PL1_R, .type = ARM_CP_CONST,
4789               .resetvalue = 0 },
4790             { .name = "ID_AA64MMFR7_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
4791               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 7, .opc2 = 7,
4792               .access = PL1_R, .type = ARM_CP_CONST,
4793               .resetvalue = 0 },
4794             { .name = "MVFR0_EL1", .state = ARM_CP_STATE_AA64,
4795               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 3, .opc2 = 0,
4796               .access = PL1_R, .type = ARM_CP_CONST,
4797               .resetvalue = cpu->mvfr0 },
4798             { .name = "MVFR1_EL1", .state = ARM_CP_STATE_AA64,
4799               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 3, .opc2 = 1,
4800               .access = PL1_R, .type = ARM_CP_CONST,
4801               .resetvalue = cpu->mvfr1 },
4802             { .name = "MVFR2_EL1", .state = ARM_CP_STATE_AA64,
4803               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 3, .opc2 = 2,
4804               .access = PL1_R, .type = ARM_CP_CONST,
4805               .resetvalue = cpu->mvfr2 },
4806             { .name = "MVFR3_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
4807               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 3, .opc2 = 3,
4808               .access = PL1_R, .type = ARM_CP_CONST,
4809               .resetvalue = 0 },
4810             { .name = "MVFR4_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
4811               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 3, .opc2 = 4,
4812               .access = PL1_R, .type = ARM_CP_CONST,
4813               .resetvalue = 0 },
4814             { .name = "MVFR5_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
4815               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 3, .opc2 = 5,
4816               .access = PL1_R, .type = ARM_CP_CONST,
4817               .resetvalue = 0 },
4818             { .name = "MVFR6_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
4819               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 3, .opc2 = 6,
4820               .access = PL1_R, .type = ARM_CP_CONST,
4821               .resetvalue = 0 },
4822             { .name = "MVFR7_EL1_RESERVED", .state = ARM_CP_STATE_AA64,
4823               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 3, .opc2 = 7,
4824               .access = PL1_R, .type = ARM_CP_CONST,
4825               .resetvalue = 0 },
4826             { .name = "PMCEID0", .state = ARM_CP_STATE_AA32,
4827               .cp = 15, .opc1 = 0, .crn = 9, .crm = 12, .opc2 = 6,
4828               .access = PL0_R, .accessfn = pmreg_access, .type = ARM_CP_CONST,
4829               .resetvalue = cpu->pmceid0 },
4830             { .name = "PMCEID0_EL0", .state = ARM_CP_STATE_AA64,
4831               .opc0 = 3, .opc1 = 3, .crn = 9, .crm = 12, .opc2 = 6,
4832               .access = PL0_R, .accessfn = pmreg_access, .type = ARM_CP_CONST,
4833               .resetvalue = cpu->pmceid0 },
4834             { .name = "PMCEID1", .state = ARM_CP_STATE_AA32,
4835               .cp = 15, .opc1 = 0, .crn = 9, .crm = 12, .opc2 = 7,
4836               .access = PL0_R, .accessfn = pmreg_access, .type = ARM_CP_CONST,
4837               .resetvalue = cpu->pmceid1 },
4838             { .name = "PMCEID1_EL0", .state = ARM_CP_STATE_AA64,
4839               .opc0 = 3, .opc1 = 3, .crn = 9, .crm = 12, .opc2 = 7,
4840               .access = PL0_R, .accessfn = pmreg_access, .type = ARM_CP_CONST,
4841               .resetvalue = cpu->pmceid1 },
4842             REGINFO_SENTINEL
4843         };
4844         /* RVBAR_EL1 is only implemented if EL1 is the highest EL */
4845         if (!arm_feature(env, ARM_FEATURE_EL3) &&
4846             !arm_feature(env, ARM_FEATURE_EL2)) {
4847             ARMCPRegInfo rvbar = {
4848                 .name = "RVBAR_EL1", .state = ARM_CP_STATE_AA64,
4849                 .opc0 = 3, .opc1 = 0, .crn = 12, .crm = 0, .opc2 = 1,
4850                 .type = ARM_CP_CONST, .access = PL1_R, .resetvalue = cpu->rvbar
4851             };
4852             define_one_arm_cp_reg(cpu, &rvbar);
4853         }
4854         define_arm_cp_regs(cpu, v8_idregs);
4855         define_arm_cp_regs(cpu, v8_cp_reginfo);
4856     }
4857     if (arm_feature(env, ARM_FEATURE_EL2)) {
4858         uint64_t vmpidr_def = mpidr_read_val(env);
4859         ARMCPRegInfo vpidr_regs[] = {
4860             { .name = "VPIDR", .state = ARM_CP_STATE_AA32,
4861               .cp = 15, .opc1 = 4, .crn = 0, .crm = 0, .opc2 = 0,
4862               .access = PL2_RW, .accessfn = access_el3_aa32ns,
4863               .resetvalue = cpu->midr,
4864               .fieldoffset = offsetof(CPUARMState, cp15.vpidr_el2) },
4865             { .name = "VPIDR_EL2", .state = ARM_CP_STATE_AA64,
4866               .opc0 = 3, .opc1 = 4, .crn = 0, .crm = 0, .opc2 = 0,
4867               .access = PL2_RW, .resetvalue = cpu->midr,
4868               .fieldoffset = offsetof(CPUARMState, cp15.vpidr_el2) },
4869             { .name = "VMPIDR", .state = ARM_CP_STATE_AA32,
4870               .cp = 15, .opc1 = 4, .crn = 0, .crm = 0, .opc2 = 5,
4871               .access = PL2_RW, .accessfn = access_el3_aa32ns,
4872               .resetvalue = vmpidr_def,
4873               .fieldoffset = offsetof(CPUARMState, cp15.vmpidr_el2) },
4874             { .name = "VMPIDR_EL2", .state = ARM_CP_STATE_AA64,
4875               .opc0 = 3, .opc1 = 4, .crn = 0, .crm = 0, .opc2 = 5,
4876               .access = PL2_RW,
4877               .resetvalue = vmpidr_def,
4878               .fieldoffset = offsetof(CPUARMState, cp15.vmpidr_el2) },
4879             REGINFO_SENTINEL
4880         };
4881         define_arm_cp_regs(cpu, vpidr_regs);
4882         define_arm_cp_regs(cpu, el2_cp_reginfo);
4883         /* RVBAR_EL2 is only implemented if EL2 is the highest EL */
4884         if (!arm_feature(env, ARM_FEATURE_EL3)) {
4885             ARMCPRegInfo rvbar = {
4886                 .name = "RVBAR_EL2", .state = ARM_CP_STATE_AA64,
4887                 .opc0 = 3, .opc1 = 4, .crn = 12, .crm = 0, .opc2 = 1,
4888                 .type = ARM_CP_CONST, .access = PL2_R, .resetvalue = cpu->rvbar
4889             };
4890             define_one_arm_cp_reg(cpu, &rvbar);
4891         }
4892     } else {
4893         /* If EL2 is missing but higher ELs are enabled, we need to
4894          * register the no_el2 reginfos.
4895          */
4896         if (arm_feature(env, ARM_FEATURE_EL3)) {
4897             /* When EL3 exists but not EL2, VPIDR and VMPIDR take the value
4898              * of MIDR_EL1 and MPIDR_EL1.
4899              */
4900             ARMCPRegInfo vpidr_regs[] = {
4901                 { .name = "VPIDR_EL2", .state = ARM_CP_STATE_BOTH,
4902                   .opc0 = 3, .opc1 = 4, .crn = 0, .crm = 0, .opc2 = 0,
4903                   .access = PL2_RW, .accessfn = access_el3_aa32ns_aa64any,
4904                   .type = ARM_CP_CONST, .resetvalue = cpu->midr,
4905                   .fieldoffset = offsetof(CPUARMState, cp15.vpidr_el2) },
4906                 { .name = "VMPIDR_EL2", .state = ARM_CP_STATE_BOTH,
4907                   .opc0 = 3, .opc1 = 4, .crn = 0, .crm = 0, .opc2 = 5,
4908                   .access = PL2_RW, .accessfn = access_el3_aa32ns_aa64any,
4909                   .type = ARM_CP_NO_RAW,
4910                   .writefn = arm_cp_write_ignore, .readfn = mpidr_read },
4911                 REGINFO_SENTINEL
4912             };
4913             define_arm_cp_regs(cpu, vpidr_regs);
4914             define_arm_cp_regs(cpu, el3_no_el2_cp_reginfo);
4915         }
4916     }
4917     if (arm_feature(env, ARM_FEATURE_EL3)) {
4918         define_arm_cp_regs(cpu, el3_cp_reginfo);
4919         ARMCPRegInfo el3_regs[] = {
4920             { .name = "RVBAR_EL3", .state = ARM_CP_STATE_AA64,
4921               .opc0 = 3, .opc1 = 6, .crn = 12, .crm = 0, .opc2 = 1,
4922               .type = ARM_CP_CONST, .access = PL3_R, .resetvalue = cpu->rvbar },
4923             { .name = "SCTLR_EL3", .state = ARM_CP_STATE_AA64,
4924               .opc0 = 3, .opc1 = 6, .crn = 1, .crm = 0, .opc2 = 0,
4925               .access = PL3_RW,
4926               .raw_writefn = raw_write, .writefn = sctlr_write,
4927               .fieldoffset = offsetof(CPUARMState, cp15.sctlr_el[3]),
4928               .resetvalue = cpu->reset_sctlr },
4929             REGINFO_SENTINEL
4930         };
4931
4932         define_arm_cp_regs(cpu, el3_regs);
4933     }
4934     /* The behaviour of NSACR is sufficiently various that we don't
4935      * try to describe it in a single reginfo:
4936      *  if EL3 is 64 bit, then trap to EL3 from S EL1,
4937      *     reads as constant 0xc00 from NS EL1 and NS EL2
4938      *  if EL3 is 32 bit, then RW at EL3, RO at NS EL1 and NS EL2
4939      *  if v7 without EL3, register doesn't exist
4940      *  if v8 without EL3, reads as constant 0xc00 from NS EL1 and NS EL2
4941      */
4942     if (arm_feature(env, ARM_FEATURE_EL3)) {
4943         if (arm_feature(env, ARM_FEATURE_AARCH64)) {
4944             ARMCPRegInfo nsacr = {
4945                 .name = "NSACR", .type = ARM_CP_CONST,
4946                 .cp = 15, .opc1 = 0, .crn = 1, .crm = 1, .opc2 = 2,
4947                 .access = PL1_RW, .accessfn = nsacr_access,
4948                 .resetvalue = 0xc00
4949             };
4950             define_one_arm_cp_reg(cpu, &nsacr);
4951         } else {
4952             ARMCPRegInfo nsacr = {
4953                 .name = "NSACR",
4954                 .cp = 15, .opc1 = 0, .crn = 1, .crm = 1, .opc2 = 2,
4955                 .access = PL3_RW | PL1_R,
4956                 .resetvalue = 0,
4957                 .fieldoffset = offsetof(CPUARMState, cp15.nsacr)
4958             };
4959             define_one_arm_cp_reg(cpu, &nsacr);
4960         }
4961     } else {
4962         if (arm_feature(env, ARM_FEATURE_V8)) {
4963             ARMCPRegInfo nsacr = {
4964                 .name = "NSACR", .type = ARM_CP_CONST,
4965                 .cp = 15, .opc1 = 0, .crn = 1, .crm = 1, .opc2 = 2,
4966                 .access = PL1_R,
4967                 .resetvalue = 0xc00
4968             };
4969             define_one_arm_cp_reg(cpu, &nsacr);
4970         }
4971     }
4972
4973     if (arm_feature(env, ARM_FEATURE_PMSA)) {
4974         if (arm_feature(env, ARM_FEATURE_V6)) {
4975             /* PMSAv6 not implemented */
4976             assert(arm_feature(env, ARM_FEATURE_V7));
4977             define_arm_cp_regs(cpu, vmsa_pmsa_cp_reginfo);
4978             define_arm_cp_regs(cpu, pmsav7_cp_reginfo);
4979         } else {
4980             define_arm_cp_regs(cpu, pmsav5_cp_reginfo);
4981         }
4982     } else {
4983         define_arm_cp_regs(cpu, vmsa_pmsa_cp_reginfo);
4984         define_arm_cp_regs(cpu, vmsa_cp_reginfo);
4985     }
4986     if (arm_feature(env, ARM_FEATURE_THUMB2EE)) {
4987         define_arm_cp_regs(cpu, t2ee_cp_reginfo);
4988     }
4989     if (arm_feature(env, ARM_FEATURE_GENERIC_TIMER)) {
4990         define_arm_cp_regs(cpu, generic_timer_cp_reginfo);
4991     }
4992     if (arm_feature(env, ARM_FEATURE_VAPA)) {
4993         define_arm_cp_regs(cpu, vapa_cp_reginfo);
4994     }
4995     if (arm_feature(env, ARM_FEATURE_CACHE_TEST_CLEAN)) {
4996         define_arm_cp_regs(cpu, cache_test_clean_cp_reginfo);
4997     }
4998     if (arm_feature(env, ARM_FEATURE_CACHE_DIRTY_REG)) {
4999         define_arm_cp_regs(cpu, cache_dirty_status_cp_reginfo);
5000     }
5001     if (arm_feature(env, ARM_FEATURE_CACHE_BLOCK_OPS)) {
5002         define_arm_cp_regs(cpu, cache_block_ops_cp_reginfo);
5003     }
5004     if (arm_feature(env, ARM_FEATURE_OMAPCP)) {
5005         define_arm_cp_regs(cpu, omap_cp_reginfo);
5006     }
5007     if (arm_feature(env, ARM_FEATURE_STRONGARM)) {
5008         define_arm_cp_regs(cpu, strongarm_cp_reginfo);
5009     }
5010     if (arm_feature(env, ARM_FEATURE_XSCALE)) {
5011         define_arm_cp_regs(cpu, xscale_cp_reginfo);
5012     }
5013     if (arm_feature(env, ARM_FEATURE_DUMMY_C15_REGS)) {
5014         define_arm_cp_regs(cpu, dummy_c15_cp_reginfo);
5015     }
5016     if (arm_feature(env, ARM_FEATURE_LPAE)) {
5017         define_arm_cp_regs(cpu, lpae_cp_reginfo);
5018     }
5019     /* Slightly awkwardly, the OMAP and StrongARM cores need all of
5020      * cp15 crn=0 to be writes-ignored, whereas for other cores they should
5021      * be read-only (ie write causes UNDEF exception).
5022      */
5023     {
5024         ARMCPRegInfo id_pre_v8_midr_cp_reginfo[] = {
5025             /* Pre-v8 MIDR space.
5026              * Note that the MIDR isn't a simple constant register because
5027              * of the TI925 behaviour where writes to another register can
5028              * cause the MIDR value to change.
5029              *
5030              * Unimplemented registers in the c15 0 0 0 space default to
5031              * MIDR. Define MIDR first as this entire space, then CTR, TCMTR
5032              * and friends override accordingly.
5033              */
5034             { .name = "MIDR",
5035               .cp = 15, .crn = 0, .crm = 0, .opc1 = 0, .opc2 = CP_ANY,
5036               .access = PL1_R, .resetvalue = cpu->midr,
5037               .writefn = arm_cp_write_ignore, .raw_writefn = raw_write,
5038               .readfn = midr_read,
5039               .fieldoffset = offsetof(CPUARMState, cp15.c0_cpuid),
5040               .type = ARM_CP_OVERRIDE },
5041             /* crn = 0 op1 = 0 crm = 3..7 : currently unassigned; we RAZ. */
5042             { .name = "DUMMY",
5043               .cp = 15, .crn = 0, .crm = 3, .opc1 = 0, .opc2 = CP_ANY,
5044               .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = 0 },
5045             { .name = "DUMMY",
5046               .cp = 15, .crn = 0, .crm = 4, .opc1 = 0, .opc2 = CP_ANY,
5047               .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = 0 },
5048             { .name = "DUMMY",
5049               .cp = 15, .crn = 0, .crm = 5, .opc1 = 0, .opc2 = CP_ANY,
5050               .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = 0 },
5051             { .name = "DUMMY",
5052               .cp = 15, .crn = 0, .crm = 6, .opc1 = 0, .opc2 = CP_ANY,
5053               .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = 0 },
5054             { .name = "DUMMY",
5055               .cp = 15, .crn = 0, .crm = 7, .opc1 = 0, .opc2 = CP_ANY,
5056               .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = 0 },
5057             REGINFO_SENTINEL
5058         };
5059         ARMCPRegInfo id_v8_midr_cp_reginfo[] = {
5060             { .name = "MIDR_EL1", .state = ARM_CP_STATE_BOTH,
5061               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 0, .opc2 = 0,
5062               .access = PL1_R, .type = ARM_CP_NO_RAW, .resetvalue = cpu->midr,
5063               .fieldoffset = offsetof(CPUARMState, cp15.c0_cpuid),
5064               .readfn = midr_read },
5065             /* crn = 0 op1 = 0 crm = 0 op2 = 4,7 : AArch32 aliases of MIDR */
5066             { .name = "MIDR", .type = ARM_CP_ALIAS | ARM_CP_CONST,
5067               .cp = 15, .crn = 0, .crm = 0, .opc1 = 0, .opc2 = 4,
5068               .access = PL1_R, .resetvalue = cpu->midr },
5069             { .name = "MIDR", .type = ARM_CP_ALIAS | ARM_CP_CONST,
5070               .cp = 15, .crn = 0, .crm = 0, .opc1 = 0, .opc2 = 7,
5071               .access = PL1_R, .resetvalue = cpu->midr },
5072             { .name = "REVIDR_EL1", .state = ARM_CP_STATE_BOTH,
5073               .opc0 = 3, .opc1 = 0, .crn = 0, .crm = 0, .opc2 = 6,
5074               .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = cpu->revidr },
5075             REGINFO_SENTINEL
5076         };
5077         ARMCPRegInfo id_cp_reginfo[] = {
5078             /* These are common to v8 and pre-v8 */
5079             { .name = "CTR",
5080               .cp = 15, .crn = 0, .crm = 0, .opc1 = 0, .opc2 = 1,
5081               .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = cpu->ctr },
5082             { .name = "CTR_EL0", .state = ARM_CP_STATE_AA64,
5083               .opc0 = 3, .opc1 = 3, .opc2 = 1, .crn = 0, .crm = 0,
5084               .access = PL0_R, .accessfn = ctr_el0_access,
5085               .type = ARM_CP_CONST, .resetvalue = cpu->ctr },
5086             /* TCMTR and TLBTR exist in v8 but have no 64-bit versions */
5087             { .name = "TCMTR",
5088               .cp = 15, .crn = 0, .crm = 0, .opc1 = 0, .opc2 = 2,
5089               .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = 0 },
5090             REGINFO_SENTINEL
5091         };
5092         /* TLBTR is specific to VMSA */
5093         ARMCPRegInfo id_tlbtr_reginfo = {
5094               .name = "TLBTR",
5095               .cp = 15, .crn = 0, .crm = 0, .opc1 = 0, .opc2 = 3,
5096               .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = 0,
5097         };
5098         /* MPUIR is specific to PMSA V6+ */
5099         ARMCPRegInfo id_mpuir_reginfo = {
5100               .name = "MPUIR",
5101               .cp = 15, .crn = 0, .crm = 0, .opc1 = 0, .opc2 = 4,
5102               .access = PL1_R, .type = ARM_CP_CONST,
5103               .resetvalue = cpu->pmsav7_dregion << 8
5104         };
5105         ARMCPRegInfo crn0_wi_reginfo = {
5106             .name = "CRN0_WI", .cp = 15, .crn = 0, .crm = CP_ANY,
5107             .opc1 = CP_ANY, .opc2 = CP_ANY, .access = PL1_W,
5108             .type = ARM_CP_NOP | ARM_CP_OVERRIDE
5109         };
5110         if (arm_feature(env, ARM_FEATURE_OMAPCP) ||
5111             arm_feature(env, ARM_FEATURE_STRONGARM)) {
5112             ARMCPRegInfo *r;
5113             /* Register the blanket "writes ignored" value first to cover the
5114              * whole space. Then update the specific ID registers to allow write
5115              * access, so that they ignore writes rather than causing them to
5116              * UNDEF.
5117              */
5118             define_one_arm_cp_reg(cpu, &crn0_wi_reginfo);
5119             for (r = id_pre_v8_midr_cp_reginfo;
5120                  r->type != ARM_CP_SENTINEL; r++) {
5121                 r->access = PL1_RW;
5122             }
5123             for (r = id_cp_reginfo; r->type != ARM_CP_SENTINEL; r++) {
5124                 r->access = PL1_RW;
5125             }
5126             id_tlbtr_reginfo.access = PL1_RW;
5127             id_tlbtr_reginfo.access = PL1_RW;
5128         }
5129         if (arm_feature(env, ARM_FEATURE_V8)) {
5130             define_arm_cp_regs(cpu, id_v8_midr_cp_reginfo);
5131         } else {
5132             define_arm_cp_regs(cpu, id_pre_v8_midr_cp_reginfo);
5133         }
5134         define_arm_cp_regs(cpu, id_cp_reginfo);
5135         if (!arm_feature(env, ARM_FEATURE_PMSA)) {
5136             define_one_arm_cp_reg(cpu, &id_tlbtr_reginfo);
5137         } else if (arm_feature(env, ARM_FEATURE_V7)) {
5138             define_one_arm_cp_reg(cpu, &id_mpuir_reginfo);
5139         }
5140     }
5141
5142     if (arm_feature(env, ARM_FEATURE_MPIDR)) {
5143         define_arm_cp_regs(cpu, mpidr_cp_reginfo);
5144     }
5145
5146     if (arm_feature(env, ARM_FEATURE_AUXCR)) {
5147         ARMCPRegInfo auxcr_reginfo[] = {
5148             { .name = "ACTLR_EL1", .state = ARM_CP_STATE_BOTH,
5149               .opc0 = 3, .opc1 = 0, .crn = 1, .crm = 0, .opc2 = 1,
5150               .access = PL1_RW, .type = ARM_CP_CONST,
5151               .resetvalue = cpu->reset_auxcr },
5152             { .name = "ACTLR_EL2", .state = ARM_CP_STATE_BOTH,
5153               .opc0 = 3, .opc1 = 4, .crn = 1, .crm = 0, .opc2 = 1,
5154               .access = PL2_RW, .type = ARM_CP_CONST,
5155               .resetvalue = 0 },
5156             { .name = "ACTLR_EL3", .state = ARM_CP_STATE_AA64,
5157               .opc0 = 3, .opc1 = 6, .crn = 1, .crm = 0, .opc2 = 1,
5158               .access = PL3_RW, .type = ARM_CP_CONST,
5159               .resetvalue = 0 },
5160             REGINFO_SENTINEL
5161         };
5162         define_arm_cp_regs(cpu, auxcr_reginfo);
5163     }
5164
5165     if (arm_feature(env, ARM_FEATURE_CBAR)) {
5166         if (arm_feature(env, ARM_FEATURE_AARCH64)) {
5167             /* 32 bit view is [31:18] 0...0 [43:32]. */
5168             uint32_t cbar32 = (extract64(cpu->reset_cbar, 18, 14) << 18)
5169                 | extract64(cpu->reset_cbar, 32, 12);
5170             ARMCPRegInfo cbar_reginfo[] = {
5171                 { .name = "CBAR",
5172                   .type = ARM_CP_CONST,
5173                   .cp = 15, .crn = 15, .crm = 0, .opc1 = 4, .opc2 = 0,
5174                   .access = PL1_R, .resetvalue = cpu->reset_cbar },
5175                 { .name = "CBAR_EL1", .state = ARM_CP_STATE_AA64,
5176                   .type = ARM_CP_CONST,
5177                   .opc0 = 3, .opc1 = 1, .crn = 15, .crm = 3, .opc2 = 0,
5178                   .access = PL1_R, .resetvalue = cbar32 },
5179                 REGINFO_SENTINEL
5180             };
5181             /* We don't implement a r/w 64 bit CBAR currently */
5182             assert(arm_feature(env, ARM_FEATURE_CBAR_RO));
5183             define_arm_cp_regs(cpu, cbar_reginfo);
5184         } else {
5185             ARMCPRegInfo cbar = {
5186                 .name = "CBAR",
5187                 .cp = 15, .crn = 15, .crm = 0, .opc1 = 4, .opc2 = 0,
5188                 .access = PL1_R|PL3_W, .resetvalue = cpu->reset_cbar,
5189                 .fieldoffset = offsetof(CPUARMState,
5190                                         cp15.c15_config_base_address)
5191             };
5192             if (arm_feature(env, ARM_FEATURE_CBAR_RO)) {
5193                 cbar.access = PL1_R;
5194                 cbar.fieldoffset = 0;
5195                 cbar.type = ARM_CP_CONST;
5196             }
5197             define_one_arm_cp_reg(cpu, &cbar);
5198         }
5199     }
5200
5201     if (arm_feature(env, ARM_FEATURE_VBAR)) {
5202         ARMCPRegInfo vbar_cp_reginfo[] = {
5203             { .name = "VBAR", .state = ARM_CP_STATE_BOTH,
5204               .opc0 = 3, .crn = 12, .crm = 0, .opc1 = 0, .opc2 = 0,
5205               .access = PL1_RW, .writefn = vbar_write,
5206               .bank_fieldoffsets = { offsetof(CPUARMState, cp15.vbar_s),
5207                                      offsetof(CPUARMState, cp15.vbar_ns) },
5208               .resetvalue = 0 },
5209             REGINFO_SENTINEL
5210         };
5211         define_arm_cp_regs(cpu, vbar_cp_reginfo);
5212     }
5213
5214     /* Generic registers whose values depend on the implementation */
5215     {
5216         ARMCPRegInfo sctlr = {
5217             .name = "SCTLR", .state = ARM_CP_STATE_BOTH,
5218             .opc0 = 3, .opc1 = 0, .crn = 1, .crm = 0, .opc2 = 0,
5219             .access = PL1_RW,
5220             .bank_fieldoffsets = { offsetof(CPUARMState, cp15.sctlr_s),
5221                                    offsetof(CPUARMState, cp15.sctlr_ns) },
5222             .writefn = sctlr_write, .resetvalue = cpu->reset_sctlr,
5223             .raw_writefn = raw_write,
5224         };
5225         if (arm_feature(env, ARM_FEATURE_XSCALE)) {
5226             /* Normally we would always end the TB on an SCTLR write, but Linux
5227              * arch/arm/mach-pxa/sleep.S expects two instructions following
5228              * an MMU enable to execute from cache.  Imitate this behaviour.
5229              */
5230             sctlr.type |= ARM_CP_SUPPRESS_TB_END;
5231         }
5232         define_one_arm_cp_reg(cpu, &sctlr);
5233     }
5234 }
5235
5236 void arm_cpu_register_gdb_regs_for_features(ARMCPU *cpu)
5237 {
5238     CPUState *cs = CPU(cpu);
5239     CPUARMState *env = &cpu->env;
5240
5241     if (arm_feature(env, ARM_FEATURE_AARCH64)) {
5242         gdb_register_coprocessor(cs, aarch64_fpu_gdb_get_reg,
5243                                  aarch64_fpu_gdb_set_reg,
5244                                  34, "aarch64-fpu.xml", 0);
5245     } else if (arm_feature(env, ARM_FEATURE_NEON)) {
5246         gdb_register_coprocessor(cs, vfp_gdb_get_reg, vfp_gdb_set_reg,
5247                                  51, "arm-neon.xml", 0);
5248     } else if (arm_feature(env, ARM_FEATURE_VFP3)) {
5249         gdb_register_coprocessor(cs, vfp_gdb_get_reg, vfp_gdb_set_reg,
5250                                  35, "arm-vfp3.xml", 0);
5251     } else if (arm_feature(env, ARM_FEATURE_VFP)) {
5252         gdb_register_coprocessor(cs, vfp_gdb_get_reg, vfp_gdb_set_reg,
5253                                  19, "arm-vfp.xml", 0);
5254     }
5255 }
5256
5257 /* Sort alphabetically by type name, except for "any". */
5258 static gint arm_cpu_list_compare(gconstpointer a, gconstpointer b)
5259 {
5260     ObjectClass *class_a = (ObjectClass *)a;
5261     ObjectClass *class_b = (ObjectClass *)b;
5262     const char *name_a, *name_b;
5263
5264     name_a = object_class_get_name(class_a);
5265     name_b = object_class_get_name(class_b);
5266     if (strcmp(name_a, "any-" TYPE_ARM_CPU) == 0) {
5267         return 1;
5268     } else if (strcmp(name_b, "any-" TYPE_ARM_CPU) == 0) {
5269         return -1;
5270     } else {
5271         return strcmp(name_a, name_b);
5272     }
5273 }
5274
5275 static void arm_cpu_list_entry(gpointer data, gpointer user_data)
5276 {
5277     ObjectClass *oc = data;
5278     CPUListState *s = user_data;
5279     const char *typename;
5280     char *name;
5281
5282     typename = object_class_get_name(oc);
5283     name = g_strndup(typename, strlen(typename) - strlen("-" TYPE_ARM_CPU));
5284     (*s->cpu_fprintf)(s->file, "  %s\n",
5285                       name);
5286     g_free(name);
5287 }
5288
5289 void arm_cpu_list(FILE *f, fprintf_function cpu_fprintf)
5290 {
5291     CPUListState s = {
5292         .file = f,
5293         .cpu_fprintf = cpu_fprintf,
5294     };
5295     GSList *list;
5296
5297     list = object_class_get_list(TYPE_ARM_CPU, false);
5298     list = g_slist_sort(list, arm_cpu_list_compare);
5299     (*cpu_fprintf)(f, "Available CPUs:\n");
5300     g_slist_foreach(list, arm_cpu_list_entry, &s);
5301     g_slist_free(list);
5302 #ifdef CONFIG_KVM
5303     /* The 'host' CPU type is dynamically registered only if KVM is
5304      * enabled, so we have to special-case it here:
5305      */
5306     (*cpu_fprintf)(f, "  host (only available in KVM mode)\n");
5307 #endif
5308 }
5309
5310 static void arm_cpu_add_definition(gpointer data, gpointer user_data)
5311 {
5312     ObjectClass *oc = data;
5313     CpuDefinitionInfoList **cpu_list = user_data;
5314     CpuDefinitionInfoList *entry;
5315     CpuDefinitionInfo *info;
5316     const char *typename;
5317
5318     typename = object_class_get_name(oc);
5319     info = g_malloc0(sizeof(*info));
5320     info->name = g_strndup(typename,
5321                            strlen(typename) - strlen("-" TYPE_ARM_CPU));
5322     info->q_typename = g_strdup(typename);
5323
5324     entry = g_malloc0(sizeof(*entry));
5325     entry->value = info;
5326     entry->next = *cpu_list;
5327     *cpu_list = entry;
5328 }
5329
5330 CpuDefinitionInfoList *arch_query_cpu_definitions(Error **errp)
5331 {
5332     CpuDefinitionInfoList *cpu_list = NULL;
5333     GSList *list;
5334
5335     list = object_class_get_list(TYPE_ARM_CPU, false);
5336     g_slist_foreach(list, arm_cpu_add_definition, &cpu_list);
5337     g_slist_free(list);
5338
5339     return cpu_list;
5340 }
5341
5342 static void add_cpreg_to_hashtable(ARMCPU *cpu, const ARMCPRegInfo *r,
5343                                    void *opaque, int state, int secstate,
5344                                    int crm, int opc1, int opc2)
5345 {
5346     /* Private utility function for define_one_arm_cp_reg_with_opaque():
5347      * add a single reginfo struct to the hash table.
5348      */
5349     uint32_t *key = g_new(uint32_t, 1);
5350     ARMCPRegInfo *r2 = g_memdup(r, sizeof(ARMCPRegInfo));
5351     int is64 = (r->type & ARM_CP_64BIT) ? 1 : 0;
5352     int ns = (secstate & ARM_CP_SECSTATE_NS) ? 1 : 0;
5353
5354     /* Reset the secure state to the specific incoming state.  This is
5355      * necessary as the register may have been defined with both states.
5356      */
5357     r2->secure = secstate;
5358
5359     if (r->bank_fieldoffsets[0] && r->bank_fieldoffsets[1]) {
5360         /* Register is banked (using both entries in array).
5361          * Overwriting fieldoffset as the array is only used to define
5362          * banked registers but later only fieldoffset is used.
5363          */
5364         r2->fieldoffset = r->bank_fieldoffsets[ns];
5365     }
5366
5367     if (state == ARM_CP_STATE_AA32) {
5368         if (r->bank_fieldoffsets[0] && r->bank_fieldoffsets[1]) {
5369             /* If the register is banked then we don't need to migrate or
5370              * reset the 32-bit instance in certain cases:
5371              *
5372              * 1) If the register has both 32-bit and 64-bit instances then we
5373              *    can count on the 64-bit instance taking care of the
5374              *    non-secure bank.
5375              * 2) If ARMv8 is enabled then we can count on a 64-bit version
5376              *    taking care of the secure bank.  This requires that separate
5377              *    32 and 64-bit definitions are provided.
5378              */
5379             if ((r->state == ARM_CP_STATE_BOTH && ns) ||
5380                 (arm_feature(&cpu->env, ARM_FEATURE_V8) && !ns)) {
5381                 r2->type |= ARM_CP_ALIAS;
5382             }
5383         } else if ((secstate != r->secure) && !ns) {
5384             /* The register is not banked so we only want to allow migration of
5385              * the non-secure instance.
5386              */
5387             r2->type |= ARM_CP_ALIAS;
5388         }
5389
5390         if (r->state == ARM_CP_STATE_BOTH) {
5391             /* We assume it is a cp15 register if the .cp field is left unset.
5392              */
5393             if (r2->cp == 0) {
5394                 r2->cp = 15;
5395             }
5396
5397 #ifdef HOST_WORDS_BIGENDIAN
5398             if (r2->fieldoffset) {
5399                 r2->fieldoffset += sizeof(uint32_t);
5400             }
5401 #endif
5402         }
5403     }
5404     if (state == ARM_CP_STATE_AA64) {
5405         /* To allow abbreviation of ARMCPRegInfo
5406          * definitions, we treat cp == 0 as equivalent to
5407          * the value for "standard guest-visible sysreg".
5408          * STATE_BOTH definitions are also always "standard
5409          * sysreg" in their AArch64 view (the .cp value may
5410          * be non-zero for the benefit of the AArch32 view).
5411          */
5412         if (r->cp == 0 || r->state == ARM_CP_STATE_BOTH) {
5413             r2->cp = CP_REG_ARM64_SYSREG_CP;
5414         }
5415         *key = ENCODE_AA64_CP_REG(r2->cp, r2->crn, crm,
5416                                   r2->opc0, opc1, opc2);
5417     } else {
5418         *key = ENCODE_CP_REG(r2->cp, is64, ns, r2->crn, crm, opc1, opc2);
5419     }
5420     if (opaque) {
5421         r2->opaque = opaque;
5422     }
5423     /* reginfo passed to helpers is correct for the actual access,
5424      * and is never ARM_CP_STATE_BOTH:
5425      */
5426     r2->state = state;
5427     /* Make sure reginfo passed to helpers for wildcarded regs
5428      * has the correct crm/opc1/opc2 for this reg, not CP_ANY:
5429      */
5430     r2->crm = crm;
5431     r2->opc1 = opc1;
5432     r2->opc2 = opc2;
5433     /* By convention, for wildcarded registers only the first
5434      * entry is used for migration; the others are marked as
5435      * ALIAS so we don't try to transfer the register
5436      * multiple times. Special registers (ie NOP/WFI) are
5437      * never migratable and not even raw-accessible.
5438      */
5439     if ((r->type & ARM_CP_SPECIAL)) {
5440         r2->type |= ARM_CP_NO_RAW;
5441     }
5442     if (((r->crm == CP_ANY) && crm != 0) ||
5443         ((r->opc1 == CP_ANY) && opc1 != 0) ||
5444         ((r->opc2 == CP_ANY) && opc2 != 0)) {
5445         r2->type |= ARM_CP_ALIAS;
5446     }
5447
5448     /* Check that raw accesses are either forbidden or handled. Note that
5449      * we can't assert this earlier because the setup of fieldoffset for
5450      * banked registers has to be done first.
5451      */
5452     if (!(r2->type & ARM_CP_NO_RAW)) {
5453         assert(!raw_accessors_invalid(r2));
5454     }
5455
5456     /* Overriding of an existing definition must be explicitly
5457      * requested.
5458      */
5459     if (!(r->type & ARM_CP_OVERRIDE)) {
5460         ARMCPRegInfo *oldreg;
5461         oldreg = g_hash_table_lookup(cpu->cp_regs, key);
5462         if (oldreg && !(oldreg->type & ARM_CP_OVERRIDE)) {
5463             fprintf(stderr, "Register redefined: cp=%d %d bit "
5464                     "crn=%d crm=%d opc1=%d opc2=%d, "
5465                     "was %s, now %s\n", r2->cp, 32 + 32 * is64,
5466                     r2->crn, r2->crm, r2->opc1, r2->opc2,
5467                     oldreg->name, r2->name);
5468             g_assert_not_reached();
5469         }
5470     }
5471     g_hash_table_insert(cpu->cp_regs, key, r2);
5472 }
5473
5474
5475 void define_one_arm_cp_reg_with_opaque(ARMCPU *cpu,
5476                                        const ARMCPRegInfo *r, void *opaque)
5477 {
5478     /* Define implementations of coprocessor registers.
5479      * We store these in a hashtable because typically
5480      * there are less than 150 registers in a space which
5481      * is 16*16*16*8*8 = 262144 in size.
5482      * Wildcarding is supported for the crm, opc1 and opc2 fields.
5483      * If a register is defined twice then the second definition is
5484      * used, so this can be used to define some generic registers and
5485      * then override them with implementation specific variations.
5486      * At least one of the original and the second definition should
5487      * include ARM_CP_OVERRIDE in its type bits -- this is just a guard
5488      * against accidental use.
5489      *
5490      * The state field defines whether the register is to be
5491      * visible in the AArch32 or AArch64 execution state. If the
5492      * state is set to ARM_CP_STATE_BOTH then we synthesise a
5493      * reginfo structure for the AArch32 view, which sees the lower
5494      * 32 bits of the 64 bit register.
5495      *
5496      * Only registers visible in AArch64 may set r->opc0; opc0 cannot
5497      * be wildcarded. AArch64 registers are always considered to be 64
5498      * bits; the ARM_CP_64BIT* flag applies only to the AArch32 view of
5499      * the register, if any.
5500      */
5501     int crm, opc1, opc2, state;
5502     int crmmin = (r->crm == CP_ANY) ? 0 : r->crm;
5503     int crmmax = (r->crm == CP_ANY) ? 15 : r->crm;
5504     int opc1min = (r->opc1 == CP_ANY) ? 0 : r->opc1;
5505     int opc1max = (r->opc1 == CP_ANY) ? 7 : r->opc1;
5506     int opc2min = (r->opc2 == CP_ANY) ? 0 : r->opc2;
5507     int opc2max = (r->opc2 == CP_ANY) ? 7 : r->opc2;
5508     /* 64 bit registers have only CRm and Opc1 fields */
5509     assert(!((r->type & ARM_CP_64BIT) && (r->opc2 || r->crn)));
5510     /* op0 only exists in the AArch64 encodings */
5511     assert((r->state != ARM_CP_STATE_AA32) || (r->opc0 == 0));
5512     /* AArch64 regs are all 64 bit so ARM_CP_64BIT is meaningless */
5513     assert((r->state != ARM_CP_STATE_AA64) || !(r->type & ARM_CP_64BIT));
5514     /* The AArch64 pseudocode CheckSystemAccess() specifies that op1
5515      * encodes a minimum access level for the register. We roll this
5516      * runtime check into our general permission check code, so check
5517      * here that the reginfo's specified permissions are strict enough
5518      * to encompass the generic architectural permission check.
5519      */
5520     if (r->state != ARM_CP_STATE_AA32) {
5521         int mask = 0;
5522         switch (r->opc1) {
5523         case 0: case 1: case 2:
5524             /* min_EL EL1 */
5525             mask = PL1_RW;
5526             break;
5527         case 3:
5528             /* min_EL EL0 */
5529             mask = PL0_RW;
5530             break;
5531         case 4:
5532             /* min_EL EL2 */
5533             mask = PL2_RW;
5534             break;
5535         case 5:
5536             /* unallocated encoding, so not possible */
5537             assert(false);
5538             break;
5539         case 6:
5540             /* min_EL EL3 */
5541             mask = PL3_RW;
5542             break;
5543         case 7:
5544             /* min_EL EL1, secure mode only (we don't check the latter) */
5545             mask = PL1_RW;
5546             break;
5547         default:
5548             /* broken reginfo with out-of-range opc1 */
5549             assert(false);
5550             break;
5551         }
5552         /* assert our permissions are not too lax (stricter is fine) */
5553         assert((r->access & ~mask) == 0);
5554     }
5555
5556     /* Check that the register definition has enough info to handle
5557      * reads and writes if they are permitted.
5558      */
5559     if (!(r->type & (ARM_CP_SPECIAL|ARM_CP_CONST))) {
5560         if (r->access & PL3_R) {
5561             assert((r->fieldoffset ||
5562                    (r->bank_fieldoffsets[0] && r->bank_fieldoffsets[1])) ||
5563                    r->readfn);
5564         }
5565         if (r->access & PL3_W) {
5566             assert((r->fieldoffset ||
5567                    (r->bank_fieldoffsets[0] && r->bank_fieldoffsets[1])) ||
5568                    r->writefn);
5569         }
5570     }
5571     /* Bad type field probably means missing sentinel at end of reg list */
5572     assert(cptype_valid(r->type));
5573     for (crm = crmmin; crm <= crmmax; crm++) {
5574         for (opc1 = opc1min; opc1 <= opc1max; opc1++) {
5575             for (opc2 = opc2min; opc2 <= opc2max; opc2++) {
5576                 for (state = ARM_CP_STATE_AA32;
5577                      state <= ARM_CP_STATE_AA64; state++) {
5578                     if (r->state != state && r->state != ARM_CP_STATE_BOTH) {
5579                         continue;
5580                     }
5581                     if (state == ARM_CP_STATE_AA32) {
5582                         /* Under AArch32 CP registers can be common
5583                          * (same for secure and non-secure world) or banked.
5584                          */
5585                         switch (r->secure) {
5586                         case ARM_CP_SECSTATE_S:
5587                         case ARM_CP_SECSTATE_NS:
5588                             add_cpreg_to_hashtable(cpu, r, opaque, state,
5589                                                    r->secure, crm, opc1, opc2);
5590                             break;
5591                         default:
5592                             add_cpreg_to_hashtable(cpu, r, opaque, state,
5593                                                    ARM_CP_SECSTATE_S,
5594                                                    crm, opc1, opc2);
5595                             add_cpreg_to_hashtable(cpu, r, opaque, state,
5596                                                    ARM_CP_SECSTATE_NS,
5597                                                    crm, opc1, opc2);
5598                             break;
5599                         }
5600                     } else {
5601                         /* AArch64 registers get mapped to non-secure instance
5602                          * of AArch32 */
5603                         add_cpreg_to_hashtable(cpu, r, opaque, state,
5604                                                ARM_CP_SECSTATE_NS,
5605                                                crm, opc1, opc2);
5606                     }
5607                 }
5608             }
5609         }
5610     }
5611 }
5612
5613 void define_arm_cp_regs_with_opaque(ARMCPU *cpu,
5614                                     const ARMCPRegInfo *regs, void *opaque)
5615 {
5616     /* Define a whole list of registers */
5617     const ARMCPRegInfo *r;
5618     for (r = regs; r->type != ARM_CP_SENTINEL; r++) {
5619         define_one_arm_cp_reg_with_opaque(cpu, r, opaque);
5620     }
5621 }
5622
5623 const ARMCPRegInfo *get_arm_cp_reginfo(GHashTable *cpregs, uint32_t encoded_cp)
5624 {
5625     return g_hash_table_lookup(cpregs, &encoded_cp);
5626 }
5627
5628 void arm_cp_write_ignore(CPUARMState *env, const ARMCPRegInfo *ri,
5629                          uint64_t value)
5630 {
5631     /* Helper coprocessor write function for write-ignore registers */
5632 }
5633
5634 uint64_t arm_cp_read_zero(CPUARMState *env, const ARMCPRegInfo *ri)
5635 {
5636     /* Helper coprocessor write function for read-as-zero registers */
5637     return 0;
5638 }
5639
5640 void arm_cp_reset_ignore(CPUARMState *env, const ARMCPRegInfo *opaque)
5641 {
5642     /* Helper coprocessor reset function for do-nothing-on-reset registers */
5643 }
5644
5645 static int bad_mode_switch(CPUARMState *env, int mode, CPSRWriteType write_type)
5646 {
5647     /* Return true if it is not valid for us to switch to
5648      * this CPU mode (ie all the UNPREDICTABLE cases in
5649      * the ARM ARM CPSRWriteByInstr pseudocode).
5650      */
5651
5652     /* Changes to or from Hyp via MSR and CPS are illegal. */
5653     if (write_type == CPSRWriteByInstr &&
5654         ((env->uncached_cpsr & CPSR_M) == ARM_CPU_MODE_HYP ||
5655          mode == ARM_CPU_MODE_HYP)) {
5656         return 1;
5657     }
5658
5659     switch (mode) {
5660     case ARM_CPU_MODE_USR:
5661         return 0;
5662     case ARM_CPU_MODE_SYS:
5663     case ARM_CPU_MODE_SVC:
5664     case ARM_CPU_MODE_ABT:
5665     case ARM_CPU_MODE_UND:
5666     case ARM_CPU_MODE_IRQ:
5667     case ARM_CPU_MODE_FIQ:
5668         /* Note that we don't implement the IMPDEF NSACR.RFR which in v7
5669          * allows FIQ mode to be Secure-only. (In v8 this doesn't exist.)
5670          */
5671         /* If HCR.TGE is set then changes from Monitor to NS PL1 via MSR
5672          * and CPS are treated as illegal mode changes.
5673          */
5674         if (write_type == CPSRWriteByInstr &&
5675             (env->cp15.hcr_el2 & HCR_TGE) &&
5676             (env->uncached_cpsr & CPSR_M) == ARM_CPU_MODE_MON &&
5677             !arm_is_secure_below_el3(env)) {
5678             return 1;
5679         }
5680         return 0;
5681     case ARM_CPU_MODE_HYP:
5682         return !arm_feature(env, ARM_FEATURE_EL2)
5683             || arm_current_el(env) < 2 || arm_is_secure(env);
5684     case ARM_CPU_MODE_MON:
5685         return arm_current_el(env) < 3;
5686     default:
5687         return 1;
5688     }
5689 }
5690
5691 uint32_t cpsr_read(CPUARMState *env)
5692 {
5693     int ZF;
5694     ZF = (env->ZF == 0);
5695     return env->uncached_cpsr | (env->NF & 0x80000000) | (ZF << 30) |
5696         (env->CF << 29) | ((env->VF & 0x80000000) >> 3) | (env->QF << 27)
5697         | (env->thumb << 5) | ((env->condexec_bits & 3) << 25)
5698         | ((env->condexec_bits & 0xfc) << 8)
5699         | (env->GE << 16) | (env->daif & CPSR_AIF);
5700 }
5701
5702 void cpsr_write(CPUARMState *env, uint32_t val, uint32_t mask,
5703                 CPSRWriteType write_type)
5704 {
5705     uint32_t changed_daif;
5706
5707     if (mask & CPSR_NZCV) {
5708         env->ZF = (~val) & CPSR_Z;
5709         env->NF = val;
5710         env->CF = (val >> 29) & 1;
5711         env->VF = (val << 3) & 0x80000000;
5712     }
5713     if (mask & CPSR_Q)
5714         env->QF = ((val & CPSR_Q) != 0);
5715     if (mask & CPSR_T)
5716         env->thumb = ((val & CPSR_T) != 0);
5717     if (mask & CPSR_IT_0_1) {
5718         env->condexec_bits &= ~3;
5719         env->condexec_bits |= (val >> 25) & 3;
5720     }
5721     if (mask & CPSR_IT_2_7) {
5722         env->condexec_bits &= 3;
5723         env->condexec_bits |= (val >> 8) & 0xfc;
5724     }
5725     if (mask & CPSR_GE) {
5726         env->GE = (val >> 16) & 0xf;
5727     }
5728
5729     /* In a V7 implementation that includes the security extensions but does
5730      * not include Virtualization Extensions the SCR.FW and SCR.AW bits control
5731      * whether non-secure software is allowed to change the CPSR_F and CPSR_A
5732      * bits respectively.
5733      *
5734      * In a V8 implementation, it is permitted for privileged software to
5735      * change the CPSR A/F bits regardless of the SCR.AW/FW bits.
5736      */
5737     if (write_type != CPSRWriteRaw && !arm_feature(env, ARM_FEATURE_V8) &&
5738         arm_feature(env, ARM_FEATURE_EL3) &&
5739         !arm_feature(env, ARM_FEATURE_EL2) &&
5740         !arm_is_secure(env)) {
5741
5742         changed_daif = (env->daif ^ val) & mask;
5743
5744         if (changed_daif & CPSR_A) {
5745             /* Check to see if we are allowed to change the masking of async
5746              * abort exceptions from a non-secure state.
5747              */
5748             if (!(env->cp15.scr_el3 & SCR_AW)) {
5749                 qemu_log_mask(LOG_GUEST_ERROR,
5750                               "Ignoring attempt to switch CPSR_A flag from "
5751                               "non-secure world with SCR.AW bit clear\n");
5752                 mask &= ~CPSR_A;
5753             }
5754         }
5755
5756         if (changed_daif & CPSR_F) {
5757             /* Check to see if we are allowed to change the masking of FIQ
5758              * exceptions from a non-secure state.
5759              */
5760             if (!(env->cp15.scr_el3 & SCR_FW)) {
5761                 qemu_log_mask(LOG_GUEST_ERROR,
5762                               "Ignoring attempt to switch CPSR_F flag from "
5763                               "non-secure world with SCR.FW bit clear\n");
5764                 mask &= ~CPSR_F;
5765             }
5766
5767             /* Check whether non-maskable FIQ (NMFI) support is enabled.
5768              * If this bit is set software is not allowed to mask
5769              * FIQs, but is allowed to set CPSR_F to 0.
5770              */
5771             if ((A32_BANKED_CURRENT_REG_GET(env, sctlr) & SCTLR_NMFI) &&
5772                 (val & CPSR_F)) {
5773                 qemu_log_mask(LOG_GUEST_ERROR,
5774                               "Ignoring attempt to enable CPSR_F flag "
5775                               "(non-maskable FIQ [NMFI] support enabled)\n");
5776                 mask &= ~CPSR_F;
5777             }
5778         }
5779     }
5780
5781     env->daif &= ~(CPSR_AIF & mask);
5782     env->daif |= val & CPSR_AIF & mask;
5783
5784     if (write_type != CPSRWriteRaw &&
5785         ((env->uncached_cpsr ^ val) & mask & CPSR_M)) {
5786         if ((env->uncached_cpsr & CPSR_M) == ARM_CPU_MODE_USR) {
5787             /* Note that we can only get here in USR mode if this is a
5788              * gdb stub write; for this case we follow the architectural
5789              * behaviour for guest writes in USR mode of ignoring an attempt
5790              * to switch mode. (Those are caught by translate.c for writes
5791              * triggered by guest instructions.)
5792              */
5793             mask &= ~CPSR_M;
5794         } else if (bad_mode_switch(env, val & CPSR_M, write_type)) {
5795             /* Attempt to switch to an invalid mode: this is UNPREDICTABLE in
5796              * v7, and has defined behaviour in v8:
5797              *  + leave CPSR.M untouched
5798              *  + allow changes to the other CPSR fields
5799              *  + set PSTATE.IL
5800              * For user changes via the GDB stub, we don't set PSTATE.IL,
5801              * as this would be unnecessarily harsh for a user error.
5802              */
5803             mask &= ~CPSR_M;
5804             if (write_type != CPSRWriteByGDBStub &&
5805                 arm_feature(env, ARM_FEATURE_V8)) {
5806                 mask |= CPSR_IL;
5807                 val |= CPSR_IL;
5808             }
5809         } else {
5810             switch_mode(env, val & CPSR_M);
5811         }
5812     }
5813     mask &= ~CACHED_CPSR_BITS;
5814     env->uncached_cpsr = (env->uncached_cpsr & ~mask) | (val & mask);
5815 }
5816
5817 /* Sign/zero extend */
5818 uint32_t HELPER(sxtb16)(uint32_t x)
5819 {
5820     uint32_t res;
5821     res = (uint16_t)(int8_t)x;
5822     res |= (uint32_t)(int8_t)(x >> 16) << 16;
5823     return res;
5824 }
5825
5826 uint32_t HELPER(uxtb16)(uint32_t x)
5827 {
5828     uint32_t res;
5829     res = (uint16_t)(uint8_t)x;
5830     res |= (uint32_t)(uint8_t)(x >> 16) << 16;
5831     return res;
5832 }
5833
5834 int32_t HELPER(sdiv)(int32_t num, int32_t den)
5835 {
5836     if (den == 0)
5837       return 0;
5838     if (num == INT_MIN && den == -1)
5839       return INT_MIN;
5840     return num / den;
5841 }
5842
5843 uint32_t HELPER(udiv)(uint32_t num, uint32_t den)
5844 {
5845     if (den == 0)
5846       return 0;
5847     return num / den;
5848 }
5849
5850 uint32_t HELPER(rbit)(uint32_t x)
5851 {
5852     return revbit32(x);
5853 }
5854
5855 #if defined(CONFIG_USER_ONLY)
5856
5857 /* These should probably raise undefined insn exceptions.  */
5858 void HELPER(v7m_msr)(CPUARMState *env, uint32_t reg, uint32_t val)
5859 {
5860     ARMCPU *cpu = arm_env_get_cpu(env);
5861
5862     cpu_abort(CPU(cpu), "v7m_msr %d\n", reg);
5863 }
5864
5865 uint32_t HELPER(v7m_mrs)(CPUARMState *env, uint32_t reg)
5866 {
5867     ARMCPU *cpu = arm_env_get_cpu(env);
5868
5869     cpu_abort(CPU(cpu), "v7m_mrs %d\n", reg);
5870     return 0;
5871 }
5872
5873 void switch_mode(CPUARMState *env, int mode)
5874 {
5875     ARMCPU *cpu = arm_env_get_cpu(env);
5876
5877     if (mode != ARM_CPU_MODE_USR) {
5878         cpu_abort(CPU(cpu), "Tried to switch out of user mode\n");
5879     }
5880 }
5881
5882 uint32_t arm_phys_excp_target_el(CPUState *cs, uint32_t excp_idx,
5883                                  uint32_t cur_el, bool secure)
5884 {
5885     return 1;
5886 }
5887
5888 void aarch64_sync_64_to_32(CPUARMState *env)
5889 {
5890     g_assert_not_reached();
5891 }
5892
5893 #else
5894
5895 void switch_mode(CPUARMState *env, int mode)
5896 {
5897     int old_mode;
5898     int i;
5899
5900     old_mode = env->uncached_cpsr & CPSR_M;
5901     if (mode == old_mode)
5902         return;
5903
5904     if (old_mode == ARM_CPU_MODE_FIQ) {
5905         memcpy (env->fiq_regs, env->regs + 8, 5 * sizeof(uint32_t));
5906         memcpy (env->regs + 8, env->usr_regs, 5 * sizeof(uint32_t));
5907     } else if (mode == ARM_CPU_MODE_FIQ) {
5908         memcpy (env->usr_regs, env->regs + 8, 5 * sizeof(uint32_t));
5909         memcpy (env->regs + 8, env->fiq_regs, 5 * sizeof(uint32_t));
5910     }
5911
5912     i = bank_number(old_mode);
5913     env->banked_r13[i] = env->regs[13];
5914     env->banked_r14[i] = env->regs[14];
5915     env->banked_spsr[i] = env->spsr;
5916
5917     i = bank_number(mode);
5918     env->regs[13] = env->banked_r13[i];
5919     env->regs[14] = env->banked_r14[i];
5920     env->spsr = env->banked_spsr[i];
5921 }
5922
5923 /* Physical Interrupt Target EL Lookup Table
5924  *
5925  * [ From ARM ARM section G1.13.4 (Table G1-15) ]
5926  *
5927  * The below multi-dimensional table is used for looking up the target
5928  * exception level given numerous condition criteria.  Specifically, the
5929  * target EL is based on SCR and HCR routing controls as well as the
5930  * currently executing EL and secure state.
5931  *
5932  *    Dimensions:
5933  *    target_el_table[2][2][2][2][2][4]
5934  *                    |  |  |  |  |  +--- Current EL
5935  *                    |  |  |  |  +------ Non-secure(0)/Secure(1)
5936  *                    |  |  |  +--------- HCR mask override
5937  *                    |  |  +------------ SCR exec state control
5938  *                    |  +--------------- SCR mask override
5939  *                    +------------------ 32-bit(0)/64-bit(1) EL3
5940  *
5941  *    The table values are as such:
5942  *    0-3 = EL0-EL3
5943  *     -1 = Cannot occur
5944  *
5945  * The ARM ARM target EL table includes entries indicating that an "exception
5946  * is not taken".  The two cases where this is applicable are:
5947  *    1) An exception is taken from EL3 but the SCR does not have the exception
5948  *    routed to EL3.
5949  *    2) An exception is taken from EL2 but the HCR does not have the exception
5950  *    routed to EL2.
5951  * In these two cases, the below table contain a target of EL1.  This value is
5952  * returned as it is expected that the consumer of the table data will check
5953  * for "target EL >= current EL" to ensure the exception is not taken.
5954  *
5955  *            SCR     HCR
5956  *         64  EA     AMO                 From
5957  *        BIT IRQ     IMO      Non-secure         Secure
5958  *        EL3 FIQ  RW FMO   EL0 EL1 EL2 EL3   EL0 EL1 EL2 EL3
5959  */
5960 static const int8_t target_el_table[2][2][2][2][2][4] = {
5961     {{{{/* 0   0   0   0 */{ 1,  1,  2, -1 },{ 3, -1, -1,  3 },},
5962        {/* 0   0   0   1 */{ 2,  2,  2, -1 },{ 3, -1, -1,  3 },},},
5963       {{/* 0   0   1   0 */{ 1,  1,  2, -1 },{ 3, -1, -1,  3 },},
5964        {/* 0   0   1   1 */{ 2,  2,  2, -1 },{ 3, -1, -1,  3 },},},},
5965      {{{/* 0   1   0   0 */{ 3,  3,  3, -1 },{ 3, -1, -1,  3 },},
5966        {/* 0   1   0   1 */{ 3,  3,  3, -1 },{ 3, -1, -1,  3 },},},
5967       {{/* 0   1   1   0 */{ 3,  3,  3, -1 },{ 3, -1, -1,  3 },},
5968        {/* 0   1   1   1 */{ 3,  3,  3, -1 },{ 3, -1, -1,  3 },},},},},
5969     {{{{/* 1   0   0   0 */{ 1,  1,  2, -1 },{ 1,  1, -1,  1 },},
5970        {/* 1   0   0   1 */{ 2,  2,  2, -1 },{ 1,  1, -1,  1 },},},
5971       {{/* 1   0   1   0 */{ 1,  1,  1, -1 },{ 1,  1, -1,  1 },},
5972        {/* 1   0   1   1 */{ 2,  2,  2, -1 },{ 1,  1, -1,  1 },},},},
5973      {{{/* 1   1   0   0 */{ 3,  3,  3, -1 },{ 3,  3, -1,  3 },},
5974        {/* 1   1   0   1 */{ 3,  3,  3, -1 },{ 3,  3, -1,  3 },},},
5975       {{/* 1   1   1   0 */{ 3,  3,  3, -1 },{ 3,  3, -1,  3 },},
5976        {/* 1   1   1   1 */{ 3,  3,  3, -1 },{ 3,  3, -1,  3 },},},},},
5977 };
5978
5979 /*
5980  * Determine the target EL for physical exceptions
5981  */
5982 uint32_t arm_phys_excp_target_el(CPUState *cs, uint32_t excp_idx,
5983                                  uint32_t cur_el, bool secure)
5984 {
5985     CPUARMState *env = cs->env_ptr;
5986     int rw;
5987     int scr;
5988     int hcr;
5989     int target_el;
5990     /* Is the highest EL AArch64? */
5991     int is64 = arm_feature(env, ARM_FEATURE_AARCH64);
5992
5993     if (arm_feature(env, ARM_FEATURE_EL3)) {
5994         rw = ((env->cp15.scr_el3 & SCR_RW) == SCR_RW);
5995     } else {
5996         /* Either EL2 is the highest EL (and so the EL2 register width
5997          * is given by is64); or there is no EL2 or EL3, in which case
5998          * the value of 'rw' does not affect the table lookup anyway.
5999          */
6000         rw = is64;
6001     }
6002
6003     switch (excp_idx) {
6004     case EXCP_IRQ:
6005         scr = ((env->cp15.scr_el3 & SCR_IRQ) == SCR_IRQ);
6006         hcr = ((env->cp15.hcr_el2 & HCR_IMO) == HCR_IMO);
6007         break;
6008     case EXCP_FIQ:
6009         scr = ((env->cp15.scr_el3 & SCR_FIQ) == SCR_FIQ);
6010         hcr = ((env->cp15.hcr_el2 & HCR_FMO) == HCR_FMO);
6011         break;
6012     default:
6013         scr = ((env->cp15.scr_el3 & SCR_EA) == SCR_EA);
6014         hcr = ((env->cp15.hcr_el2 & HCR_AMO) == HCR_AMO);
6015         break;
6016     };
6017
6018     /* If HCR.TGE is set then HCR is treated as being 1 */
6019     hcr |= ((env->cp15.hcr_el2 & HCR_TGE) == HCR_TGE);
6020
6021     /* Perform a table-lookup for the target EL given the current state */
6022     target_el = target_el_table[is64][scr][rw][hcr][secure][cur_el];
6023
6024     assert(target_el > 0);
6025
6026     return target_el;
6027 }
6028
6029 static void v7m_push(CPUARMState *env, uint32_t val)
6030 {
6031     CPUState *cs = CPU(arm_env_get_cpu(env));
6032
6033     env->regs[13] -= 4;
6034     stl_phys(cs->as, env->regs[13], val);
6035 }
6036
6037 static uint32_t v7m_pop(CPUARMState *env)
6038 {
6039     CPUState *cs = CPU(arm_env_get_cpu(env));
6040     uint32_t val;
6041
6042     val = ldl_phys(cs->as, env->regs[13]);
6043     env->regs[13] += 4;
6044     return val;
6045 }
6046
6047 /* Switch to V7M main or process stack pointer.  */
6048 static void switch_v7m_sp(CPUARMState *env, bool new_spsel)
6049 {
6050     uint32_t tmp;
6051     bool old_spsel = env->v7m.control & R_V7M_CONTROL_SPSEL_MASK;
6052
6053     if (old_spsel != new_spsel) {
6054         tmp = env->v7m.other_sp;
6055         env->v7m.other_sp = env->regs[13];
6056         env->regs[13] = tmp;
6057
6058         env->v7m.control = deposit32(env->v7m.control,
6059                                      R_V7M_CONTROL_SPSEL_SHIFT,
6060                                      R_V7M_CONTROL_SPSEL_LENGTH, new_spsel);
6061     }
6062 }
6063
6064 static uint32_t arm_v7m_load_vector(ARMCPU *cpu)
6065 {
6066     CPUState *cs = CPU(cpu);
6067     CPUARMState *env = &cpu->env;
6068     MemTxResult result;
6069     hwaddr vec = env->v7m.vecbase + env->v7m.exception * 4;
6070     uint32_t addr;
6071
6072     addr = address_space_ldl(cs->as, vec,
6073                              MEMTXATTRS_UNSPECIFIED, &result);
6074     if (result != MEMTX_OK) {
6075         /* Architecturally this should cause a HardFault setting HSFR.VECTTBL,
6076          * which would then be immediately followed by our failing to load
6077          * the entry vector for that HardFault, which is a Lockup case.
6078          * Since we don't model Lockup, we just report this guest error
6079          * via cpu_abort().
6080          */
6081         cpu_abort(cs, "Failed to read from exception vector table "
6082                   "entry %08x\n", (unsigned)vec);
6083     }
6084     return addr;
6085 }
6086
6087 static void v7m_exception_taken(ARMCPU *cpu, uint32_t lr)
6088 {
6089     /* Do the "take the exception" parts of exception entry,
6090      * but not the pushing of state to the stack. This is
6091      * similar to the pseudocode ExceptionTaken() function.
6092      */
6093     CPUARMState *env = &cpu->env;
6094     uint32_t addr;
6095
6096     armv7m_nvic_acknowledge_irq(env->nvic);
6097     switch_v7m_sp(env, 0);
6098     /* Clear IT bits */
6099     env->condexec_bits = 0;
6100     env->regs[14] = lr;
6101     addr = arm_v7m_load_vector(cpu);
6102     env->regs[15] = addr & 0xfffffffe;
6103     env->thumb = addr & 1;
6104 }
6105
6106 static void v7m_push_stack(ARMCPU *cpu)
6107 {
6108     /* Do the "set up stack frame" part of exception entry,
6109      * similar to pseudocode PushStack().
6110      */
6111     CPUARMState *env = &cpu->env;
6112     uint32_t xpsr = xpsr_read(env);
6113
6114     /* Align stack pointer if the guest wants that */
6115     if ((env->regs[13] & 4) && (env->v7m.ccr & R_V7M_CCR_STKALIGN_MASK)) {
6116         env->regs[13] -= 4;
6117         xpsr |= XPSR_SPREALIGN;
6118     }
6119     /* Switch to the handler mode.  */
6120     v7m_push(env, xpsr);
6121     v7m_push(env, env->regs[15]);
6122     v7m_push(env, env->regs[14]);
6123     v7m_push(env, env->regs[12]);
6124     v7m_push(env, env->regs[3]);
6125     v7m_push(env, env->regs[2]);
6126     v7m_push(env, env->regs[1]);
6127     v7m_push(env, env->regs[0]);
6128 }
6129
6130 static void do_v7m_exception_exit(ARMCPU *cpu)
6131 {
6132     CPUARMState *env = &cpu->env;
6133     uint32_t type;
6134     uint32_t xpsr;
6135     bool ufault = false;
6136     bool return_to_sp_process = false;
6137     bool return_to_handler = false;
6138     bool rettobase = false;
6139
6140     /* We can only get here from an EXCP_EXCEPTION_EXIT, and
6141      * gen_bx_excret() enforces the architectural rule
6142      * that jumps to magic addresses don't have magic behaviour unless
6143      * we're in Handler mode (compare pseudocode BXWritePC()).
6144      */
6145     assert(env->v7m.exception != 0);
6146
6147     /* In the spec pseudocode ExceptionReturn() is called directly
6148      * from BXWritePC() and gets the full target PC value including
6149      * bit zero. In QEMU's implementation we treat it as a normal
6150      * jump-to-register (which is then caught later on), and so split
6151      * the target value up between env->regs[15] and env->thumb in
6152      * gen_bx(). Reconstitute it.
6153      */
6154     type = env->regs[15];
6155     if (env->thumb) {
6156         type |= 1;
6157     }
6158
6159     qemu_log_mask(CPU_LOG_INT, "Exception return: magic PC %" PRIx32
6160                   " previous exception %d\n",
6161                   type, env->v7m.exception);
6162
6163     if (extract32(type, 5, 23) != extract32(-1, 5, 23)) {
6164         qemu_log_mask(LOG_GUEST_ERROR, "M profile: zero high bits in exception "
6165                       "exit PC value 0x%" PRIx32 " are UNPREDICTABLE\n", type);
6166     }
6167
6168     if (env->v7m.exception != ARMV7M_EXCP_NMI) {
6169         /* Auto-clear FAULTMASK on return from other than NMI */
6170         env->daif &= ~PSTATE_F;
6171     }
6172
6173     switch (armv7m_nvic_complete_irq(env->nvic, env->v7m.exception)) {
6174     case -1:
6175         /* attempt to exit an exception that isn't active */
6176         ufault = true;
6177         break;
6178     case 0:
6179         /* still an irq active now */
6180         break;
6181     case 1:
6182         /* we returned to base exception level, no nesting.
6183          * (In the pseudocode this is written using "NestedActivation != 1"
6184          * where we have 'rettobase == false'.)
6185          */
6186         rettobase = true;
6187         break;
6188     default:
6189         g_assert_not_reached();
6190     }
6191
6192     switch (type & 0xf) {
6193     case 1: /* Return to Handler */
6194         return_to_handler = true;
6195         break;
6196     case 13: /* Return to Thread using Process stack */
6197         return_to_sp_process = true;
6198         /* fall through */
6199     case 9: /* Return to Thread using Main stack */
6200         if (!rettobase &&
6201             !(env->v7m.ccr & R_V7M_CCR_NONBASETHRDENA_MASK)) {
6202             ufault = true;
6203         }
6204         break;
6205     default:
6206         ufault = true;
6207     }
6208
6209     if (ufault) {
6210         /* Bad exception return: instead of popping the exception
6211          * stack, directly take a usage fault on the current stack.
6212          */
6213         env->v7m.cfsr |= R_V7M_CFSR_INVPC_MASK;
6214         armv7m_nvic_set_pending(env->nvic, ARMV7M_EXCP_USAGE);
6215         v7m_exception_taken(cpu, type | 0xf0000000);
6216         qemu_log_mask(CPU_LOG_INT, "...taking UsageFault on existing "
6217                       "stackframe: failed exception return integrity check\n");
6218         return;
6219     }
6220
6221     /* Switch to the target stack.  */
6222     switch_v7m_sp(env, return_to_sp_process);
6223     /* Pop registers.  */
6224     env->regs[0] = v7m_pop(env);
6225     env->regs[1] = v7m_pop(env);
6226     env->regs[2] = v7m_pop(env);
6227     env->regs[3] = v7m_pop(env);
6228     env->regs[12] = v7m_pop(env);
6229     env->regs[14] = v7m_pop(env);
6230     env->regs[15] = v7m_pop(env);
6231     if (env->regs[15] & 1) {
6232         qemu_log_mask(LOG_GUEST_ERROR,
6233                       "M profile return from interrupt with misaligned "
6234                       "PC is UNPREDICTABLE\n");
6235         /* Actual hardware seems to ignore the lsbit, and there are several
6236          * RTOSes out there which incorrectly assume the r15 in the stack
6237          * frame should be a Thumb-style "lsbit indicates ARM/Thumb" value.
6238          */
6239         env->regs[15] &= ~1U;
6240     }
6241     xpsr = v7m_pop(env);
6242     xpsr_write(env, xpsr, ~XPSR_SPREALIGN);
6243     /* Undo stack alignment.  */
6244     if (xpsr & XPSR_SPREALIGN) {
6245         env->regs[13] |= 4;
6246     }
6247
6248     /* The restored xPSR exception field will be zero if we're
6249      * resuming in Thread mode. If that doesn't match what the
6250      * exception return type specified then this is a UsageFault.
6251      */
6252     if (return_to_handler == (env->v7m.exception == 0)) {
6253         /* Take an INVPC UsageFault by pushing the stack again. */
6254         armv7m_nvic_set_pending(env->nvic, ARMV7M_EXCP_USAGE);
6255         env->v7m.cfsr |= R_V7M_CFSR_INVPC_MASK;
6256         v7m_push_stack(cpu);
6257         v7m_exception_taken(cpu, type | 0xf0000000);
6258         qemu_log_mask(CPU_LOG_INT, "...taking UsageFault on new stackframe: "
6259                       "failed exception return integrity check\n");
6260         return;
6261     }
6262
6263     /* Otherwise, we have a successful exception exit. */
6264     qemu_log_mask(CPU_LOG_INT, "...successful exception return\n");
6265 }
6266
6267 static void arm_log_exception(int idx)
6268 {
6269     if (qemu_loglevel_mask(CPU_LOG_INT)) {
6270         const char *exc = NULL;
6271         static const char * const excnames[] = {
6272             [EXCP_UDEF] = "Undefined Instruction",
6273             [EXCP_SWI] = "SVC",
6274             [EXCP_PREFETCH_ABORT] = "Prefetch Abort",
6275             [EXCP_DATA_ABORT] = "Data Abort",
6276             [EXCP_IRQ] = "IRQ",
6277             [EXCP_FIQ] = "FIQ",
6278             [EXCP_BKPT] = "Breakpoint",
6279             [EXCP_EXCEPTION_EXIT] = "QEMU v7M exception exit",
6280             [EXCP_KERNEL_TRAP] = "QEMU intercept of kernel commpage",
6281             [EXCP_HVC] = "Hypervisor Call",
6282             [EXCP_HYP_TRAP] = "Hypervisor Trap",
6283             [EXCP_SMC] = "Secure Monitor Call",
6284             [EXCP_VIRQ] = "Virtual IRQ",
6285             [EXCP_VFIQ] = "Virtual FIQ",
6286             [EXCP_SEMIHOST] = "Semihosting call",
6287             [EXCP_NOCP] = "v7M NOCP UsageFault",
6288             [EXCP_INVSTATE] = "v7M INVSTATE UsageFault",
6289         };
6290
6291         if (idx >= 0 && idx < ARRAY_SIZE(excnames)) {
6292             exc = excnames[idx];
6293         }
6294         if (!exc) {
6295             exc = "unknown";
6296         }
6297         qemu_log_mask(CPU_LOG_INT, "Taking exception %d [%s]\n", idx, exc);
6298     }
6299 }
6300
6301 void arm_v7m_cpu_do_interrupt(CPUState *cs)
6302 {
6303     ARMCPU *cpu = ARM_CPU(cs);
6304     CPUARMState *env = &cpu->env;
6305     uint32_t lr;
6306
6307     arm_log_exception(cs->exception_index);
6308
6309     lr = 0xfffffff1;
6310     if (env->v7m.control & R_V7M_CONTROL_SPSEL_MASK) {
6311         lr |= 4;
6312     }
6313     if (env->v7m.exception == 0)
6314         lr |= 8;
6315
6316     /* For exceptions we just mark as pending on the NVIC, and let that
6317        handle it.  */
6318     switch (cs->exception_index) {
6319     case EXCP_UDEF:
6320         armv7m_nvic_set_pending(env->nvic, ARMV7M_EXCP_USAGE);
6321         env->v7m.cfsr |= R_V7M_CFSR_UNDEFINSTR_MASK;
6322         break;
6323     case EXCP_NOCP:
6324         armv7m_nvic_set_pending(env->nvic, ARMV7M_EXCP_USAGE);
6325         env->v7m.cfsr |= R_V7M_CFSR_NOCP_MASK;
6326         break;
6327     case EXCP_INVSTATE:
6328         armv7m_nvic_set_pending(env->nvic, ARMV7M_EXCP_USAGE);
6329         env->v7m.cfsr |= R_V7M_CFSR_INVSTATE_MASK;
6330         break;
6331     case EXCP_SWI:
6332         /* The PC already points to the next instruction.  */
6333         armv7m_nvic_set_pending(env->nvic, ARMV7M_EXCP_SVC);
6334         break;
6335     case EXCP_PREFETCH_ABORT:
6336     case EXCP_DATA_ABORT:
6337         /* Note that for M profile we don't have a guest facing FSR, but
6338          * the env->exception.fsr will be populated by the code that
6339          * raises the fault, in the A profile short-descriptor format.
6340          */
6341         switch (env->exception.fsr & 0xf) {
6342         case 0x8: /* External Abort */
6343             switch (cs->exception_index) {
6344             case EXCP_PREFETCH_ABORT:
6345                 env->v7m.cfsr |= R_V7M_CFSR_PRECISERR_MASK;
6346                 qemu_log_mask(CPU_LOG_INT, "...with CFSR.PRECISERR\n");
6347                 break;
6348             case EXCP_DATA_ABORT:
6349                 env->v7m.cfsr |=
6350                     (R_V7M_CFSR_IBUSERR_MASK | R_V7M_CFSR_BFARVALID_MASK);
6351                 env->v7m.bfar = env->exception.vaddress;
6352                 qemu_log_mask(CPU_LOG_INT,
6353                               "...with CFSR.IBUSERR and BFAR 0x%x\n",
6354                               env->v7m.bfar);
6355                 break;
6356             }
6357             armv7m_nvic_set_pending(env->nvic, ARMV7M_EXCP_BUS);
6358             break;
6359         default:
6360             /* All other FSR values are either MPU faults or "can't happen
6361              * for M profile" cases.
6362              */
6363             switch (cs->exception_index) {
6364             case EXCP_PREFETCH_ABORT:
6365                 env->v7m.cfsr |= R_V7M_CFSR_IACCVIOL_MASK;
6366                 qemu_log_mask(CPU_LOG_INT, "...with CFSR.IACCVIOL\n");
6367                 break;
6368             case EXCP_DATA_ABORT:
6369                 env->v7m.cfsr |=
6370                     (R_V7M_CFSR_DACCVIOL_MASK | R_V7M_CFSR_MMARVALID_MASK);
6371                 env->v7m.mmfar = env->exception.vaddress;
6372                 qemu_log_mask(CPU_LOG_INT,
6373                               "...with CFSR.DACCVIOL and MMFAR 0x%x\n",
6374                               env->v7m.mmfar);
6375                 break;
6376             }
6377             armv7m_nvic_set_pending(env->nvic, ARMV7M_EXCP_MEM);
6378             break;
6379         }
6380         break;
6381     case EXCP_BKPT:
6382         if (semihosting_enabled()) {
6383             int nr;
6384             nr = arm_lduw_code(env, env->regs[15], arm_sctlr_b(env)) & 0xff;
6385             if (nr == 0xab) {
6386                 env->regs[15] += 2;
6387                 qemu_log_mask(CPU_LOG_INT,
6388                               "...handling as semihosting call 0x%x\n",
6389                               env->regs[0]);
6390                 env->regs[0] = do_arm_semihosting(env);
6391                 return;
6392             }
6393         }
6394         armv7m_nvic_set_pending(env->nvic, ARMV7M_EXCP_DEBUG);
6395         break;
6396     case EXCP_IRQ:
6397         break;
6398     case EXCP_EXCEPTION_EXIT:
6399         do_v7m_exception_exit(cpu);
6400         return;
6401     default:
6402         cpu_abort(cs, "Unhandled exception 0x%x\n", cs->exception_index);
6403         return; /* Never happens.  Keep compiler happy.  */
6404     }
6405
6406     v7m_push_stack(cpu);
6407     v7m_exception_taken(cpu, lr);
6408     qemu_log_mask(CPU_LOG_INT, "... as %d\n", env->v7m.exception);
6409 }
6410
6411 /* Function used to synchronize QEMU's AArch64 register set with AArch32
6412  * register set.  This is necessary when switching between AArch32 and AArch64
6413  * execution state.
6414  */
6415 void aarch64_sync_32_to_64(CPUARMState *env)
6416 {
6417     int i;
6418     uint32_t mode = env->uncached_cpsr & CPSR_M;
6419
6420     /* We can blanket copy R[0:7] to X[0:7] */
6421     for (i = 0; i < 8; i++) {
6422         env->xregs[i] = env->regs[i];
6423     }
6424
6425     /* Unless we are in FIQ mode, x8-x12 come from the user registers r8-r12.
6426      * Otherwise, they come from the banked user regs.
6427      */
6428     if (mode == ARM_CPU_MODE_FIQ) {
6429         for (i = 8; i < 13; i++) {
6430             env->xregs[i] = env->usr_regs[i - 8];
6431         }
6432     } else {
6433         for (i = 8; i < 13; i++) {
6434             env->xregs[i] = env->regs[i];
6435         }
6436     }
6437
6438     /* Registers x13-x23 are the various mode SP and FP registers. Registers
6439      * r13 and r14 are only copied if we are in that mode, otherwise we copy
6440      * from the mode banked register.
6441      */
6442     if (mode == ARM_CPU_MODE_USR || mode == ARM_CPU_MODE_SYS) {
6443         env->xregs[13] = env->regs[13];
6444         env->xregs[14] = env->regs[14];
6445     } else {
6446         env->xregs[13] = env->banked_r13[bank_number(ARM_CPU_MODE_USR)];
6447         /* HYP is an exception in that it is copied from r14 */
6448         if (mode == ARM_CPU_MODE_HYP) {
6449             env->xregs[14] = env->regs[14];
6450         } else {
6451             env->xregs[14] = env->banked_r14[bank_number(ARM_CPU_MODE_USR)];
6452         }
6453     }
6454
6455     if (mode == ARM_CPU_MODE_HYP) {
6456         env->xregs[15] = env->regs[13];
6457     } else {
6458         env->xregs[15] = env->banked_r13[bank_number(ARM_CPU_MODE_HYP)];
6459     }
6460
6461     if (mode == ARM_CPU_MODE_IRQ) {
6462         env->xregs[16] = env->regs[14];
6463         env->xregs[17] = env->regs[13];
6464     } else {
6465         env->xregs[16] = env->banked_r14[bank_number(ARM_CPU_MODE_IRQ)];
6466         env->xregs[17] = env->banked_r13[bank_number(ARM_CPU_MODE_IRQ)];
6467     }
6468
6469     if (mode == ARM_CPU_MODE_SVC) {
6470         env->xregs[18] = env->regs[14];
6471         env->xregs[19] = env->regs[13];
6472     } else {
6473         env->xregs[18] = env->banked_r14[bank_number(ARM_CPU_MODE_SVC)];
6474         env->xregs[19] = env->banked_r13[bank_number(ARM_CPU_MODE_SVC)];
6475     }
6476
6477     if (mode == ARM_CPU_MODE_ABT) {
6478         env->xregs[20] = env->regs[14];
6479         env->xregs[21] = env->regs[13];
6480     } else {
6481         env->xregs[20] = env->banked_r14[bank_number(ARM_CPU_MODE_ABT)];
6482         env->xregs[21] = env->banked_r13[bank_number(ARM_CPU_MODE_ABT)];
6483     }
6484
6485     if (mode == ARM_CPU_MODE_UND) {
6486         env->xregs[22] = env->regs[14];
6487         env->xregs[23] = env->regs[13];
6488     } else {
6489         env->xregs[22] = env->banked_r14[bank_number(ARM_CPU_MODE_UND)];
6490         env->xregs[23] = env->banked_r13[bank_number(ARM_CPU_MODE_UND)];
6491     }
6492
6493     /* Registers x24-x30 are mapped to r8-r14 in FIQ mode.  If we are in FIQ
6494      * mode, then we can copy from r8-r14.  Otherwise, we copy from the
6495      * FIQ bank for r8-r14.
6496      */
6497     if (mode == ARM_CPU_MODE_FIQ) {
6498         for (i = 24; i < 31; i++) {
6499             env->xregs[i] = env->regs[i - 16];   /* X[24:30] <- R[8:14] */
6500         }
6501     } else {
6502         for (i = 24; i < 29; i++) {
6503             env->xregs[i] = env->fiq_regs[i - 24];
6504         }
6505         env->xregs[29] = env->banked_r13[bank_number(ARM_CPU_MODE_FIQ)];
6506         env->xregs[30] = env->banked_r14[bank_number(ARM_CPU_MODE_FIQ)];
6507     }
6508
6509     env->pc = env->regs[15];
6510 }
6511
6512 /* Function used to synchronize QEMU's AArch32 register set with AArch64
6513  * register set.  This is necessary when switching between AArch32 and AArch64
6514  * execution state.
6515  */
6516 void aarch64_sync_64_to_32(CPUARMState *env)
6517 {
6518     int i;
6519     uint32_t mode = env->uncached_cpsr & CPSR_M;
6520
6521     /* We can blanket copy X[0:7] to R[0:7] */
6522     for (i = 0; i < 8; i++) {
6523         env->regs[i] = env->xregs[i];
6524     }
6525
6526     /* Unless we are in FIQ mode, r8-r12 come from the user registers x8-x12.
6527      * Otherwise, we copy x8-x12 into the banked user regs.
6528      */
6529     if (mode == ARM_CPU_MODE_FIQ) {
6530         for (i = 8; i < 13; i++) {
6531             env->usr_regs[i - 8] = env->xregs[i];
6532         }
6533     } else {
6534         for (i = 8; i < 13; i++) {
6535             env->regs[i] = env->xregs[i];
6536         }
6537     }
6538
6539     /* Registers r13 & r14 depend on the current mode.
6540      * If we are in a given mode, we copy the corresponding x registers to r13
6541      * and r14.  Otherwise, we copy the x register to the banked r13 and r14
6542      * for the mode.
6543      */
6544     if (mode == ARM_CPU_MODE_USR || mode == ARM_CPU_MODE_SYS) {
6545         env->regs[13] = env->xregs[13];
6546         env->regs[14] = env->xregs[14];
6547     } else {
6548         env->banked_r13[bank_number(ARM_CPU_MODE_USR)] = env->xregs[13];
6549
6550         /* HYP is an exception in that it does not have its own banked r14 but
6551          * shares the USR r14
6552          */
6553         if (mode == ARM_CPU_MODE_HYP) {
6554             env->regs[14] = env->xregs[14];
6555         } else {
6556             env->banked_r14[bank_number(ARM_CPU_MODE_USR)] = env->xregs[14];
6557         }
6558     }
6559
6560     if (mode == ARM_CPU_MODE_HYP) {
6561         env->regs[13] = env->xregs[15];
6562     } else {
6563         env->banked_r13[bank_number(ARM_CPU_MODE_HYP)] = env->xregs[15];
6564     }
6565
6566     if (mode == ARM_CPU_MODE_IRQ) {
6567         env->regs[14] = env->xregs[16];
6568         env->regs[13] = env->xregs[17];
6569     } else {
6570         env->banked_r14[bank_number(ARM_CPU_MODE_IRQ)] = env->xregs[16];
6571         env->banked_r13[bank_number(ARM_CPU_MODE_IRQ)] = env->xregs[17];
6572     }
6573
6574     if (mode == ARM_CPU_MODE_SVC) {
6575         env->regs[14] = env->xregs[18];
6576         env->regs[13] = env->xregs[19];
6577     } else {
6578         env->banked_r14[bank_number(ARM_CPU_MODE_SVC)] = env->xregs[18];
6579         env->banked_r13[bank_number(ARM_CPU_MODE_SVC)] = env->xregs[19];
6580     }
6581
6582     if (mode == ARM_CPU_MODE_ABT) {
6583         env->regs[14] = env->xregs[20];
6584         env->regs[13] = env->xregs[21];
6585     } else {
6586         env->banked_r14[bank_number(ARM_CPU_MODE_ABT)] = env->xregs[20];
6587         env->banked_r13[bank_number(ARM_CPU_MODE_ABT)] = env->xregs[21];
6588     }
6589
6590     if (mode == ARM_CPU_MODE_UND) {
6591         env->regs[14] = env->xregs[22];
6592         env->regs[13] = env->xregs[23];
6593     } else {
6594         env->banked_r14[bank_number(ARM_CPU_MODE_UND)] = env->xregs[22];
6595         env->banked_r13[bank_number(ARM_CPU_MODE_UND)] = env->xregs[23];
6596     }
6597
6598     /* Registers x24-x30 are mapped to r8-r14 in FIQ mode.  If we are in FIQ
6599      * mode, then we can copy to r8-r14.  Otherwise, we copy to the
6600      * FIQ bank for r8-r14.
6601      */
6602     if (mode == ARM_CPU_MODE_FIQ) {
6603         for (i = 24; i < 31; i++) {
6604             env->regs[i - 16] = env->xregs[i];   /* X[24:30] -> R[8:14] */
6605         }
6606     } else {
6607         for (i = 24; i < 29; i++) {
6608             env->fiq_regs[i - 24] = env->xregs[i];
6609         }
6610         env->banked_r13[bank_number(ARM_CPU_MODE_FIQ)] = env->xregs[29];
6611         env->banked_r14[bank_number(ARM_CPU_MODE_FIQ)] = env->xregs[30];
6612     }
6613
6614     env->regs[15] = env->pc;
6615 }
6616
6617 static void arm_cpu_do_interrupt_aarch32(CPUState *cs)
6618 {
6619     ARMCPU *cpu = ARM_CPU(cs);
6620     CPUARMState *env = &cpu->env;
6621     uint32_t addr;
6622     uint32_t mask;
6623     int new_mode;
6624     uint32_t offset;
6625     uint32_t moe;
6626
6627     /* If this is a debug exception we must update the DBGDSCR.MOE bits */
6628     switch (env->exception.syndrome >> ARM_EL_EC_SHIFT) {
6629     case EC_BREAKPOINT:
6630     case EC_BREAKPOINT_SAME_EL:
6631         moe = 1;
6632         break;
6633     case EC_WATCHPOINT:
6634     case EC_WATCHPOINT_SAME_EL:
6635         moe = 10;
6636         break;
6637     case EC_AA32_BKPT:
6638         moe = 3;
6639         break;
6640     case EC_VECTORCATCH:
6641         moe = 5;
6642         break;
6643     default:
6644         moe = 0;
6645         break;
6646     }
6647
6648     if (moe) {
6649         env->cp15.mdscr_el1 = deposit64(env->cp15.mdscr_el1, 2, 4, moe);
6650     }
6651
6652     /* TODO: Vectored interrupt controller.  */
6653     switch (cs->exception_index) {
6654     case EXCP_UDEF:
6655         new_mode = ARM_CPU_MODE_UND;
6656         addr = 0x04;
6657         mask = CPSR_I;
6658         if (env->thumb)
6659             offset = 2;
6660         else
6661             offset = 4;
6662         break;
6663     case EXCP_SWI:
6664         new_mode = ARM_CPU_MODE_SVC;
6665         addr = 0x08;
6666         mask = CPSR_I;
6667         /* The PC already points to the next instruction.  */
6668         offset = 0;
6669         break;
6670     case EXCP_BKPT:
6671         env->exception.fsr = 2;
6672         /* Fall through to prefetch abort.  */
6673     case EXCP_PREFETCH_ABORT:
6674         A32_BANKED_CURRENT_REG_SET(env, ifsr, env->exception.fsr);
6675         A32_BANKED_CURRENT_REG_SET(env, ifar, env->exception.vaddress);
6676         qemu_log_mask(CPU_LOG_INT, "...with IFSR 0x%x IFAR 0x%x\n",
6677                       env->exception.fsr, (uint32_t)env->exception.vaddress);
6678         new_mode = ARM_CPU_MODE_ABT;
6679         addr = 0x0c;
6680         mask = CPSR_A | CPSR_I;
6681         offset = 4;
6682         break;
6683     case EXCP_DATA_ABORT:
6684         A32_BANKED_CURRENT_REG_SET(env, dfsr, env->exception.fsr);
6685         A32_BANKED_CURRENT_REG_SET(env, dfar, env->exception.vaddress);
6686         qemu_log_mask(CPU_LOG_INT, "...with DFSR 0x%x DFAR 0x%x\n",
6687                       env->exception.fsr,
6688                       (uint32_t)env->exception.vaddress);
6689         new_mode = ARM_CPU_MODE_ABT;
6690         addr = 0x10;
6691         mask = CPSR_A | CPSR_I;
6692         offset = 8;
6693         break;
6694     case EXCP_IRQ:
6695         new_mode = ARM_CPU_MODE_IRQ;
6696         addr = 0x18;
6697         /* Disable IRQ and imprecise data aborts.  */
6698         mask = CPSR_A | CPSR_I;
6699         offset = 4;
6700         if (env->cp15.scr_el3 & SCR_IRQ) {
6701             /* IRQ routed to monitor mode */
6702             new_mode = ARM_CPU_MODE_MON;
6703             mask |= CPSR_F;
6704         }
6705         break;
6706     case EXCP_FIQ:
6707         new_mode = ARM_CPU_MODE_FIQ;
6708         addr = 0x1c;
6709         /* Disable FIQ, IRQ and imprecise data aborts.  */
6710         mask = CPSR_A | CPSR_I | CPSR_F;
6711         if (env->cp15.scr_el3 & SCR_FIQ) {
6712             /* FIQ routed to monitor mode */
6713             new_mode = ARM_CPU_MODE_MON;
6714         }
6715         offset = 4;
6716         break;
6717     case EXCP_VIRQ:
6718         new_mode = ARM_CPU_MODE_IRQ;
6719         addr = 0x18;
6720         /* Disable IRQ and imprecise data aborts.  */
6721         mask = CPSR_A | CPSR_I;
6722         offset = 4;
6723         break;
6724     case EXCP_VFIQ:
6725         new_mode = ARM_CPU_MODE_FIQ;
6726         addr = 0x1c;
6727         /* Disable FIQ, IRQ and imprecise data aborts.  */
6728         mask = CPSR_A | CPSR_I | CPSR_F;
6729         offset = 4;
6730         break;
6731     case EXCP_SMC:
6732         new_mode = ARM_CPU_MODE_MON;
6733         addr = 0x08;
6734         mask = CPSR_A | CPSR_I | CPSR_F;
6735         offset = 0;
6736         break;
6737     default:
6738         cpu_abort(cs, "Unhandled exception 0x%x\n", cs->exception_index);
6739         return; /* Never happens.  Keep compiler happy.  */
6740     }
6741
6742     if (new_mode == ARM_CPU_MODE_MON) {
6743         addr += env->cp15.mvbar;
6744     } else if (A32_BANKED_CURRENT_REG_GET(env, sctlr) & SCTLR_V) {
6745         /* High vectors. When enabled, base address cannot be remapped. */
6746         addr += 0xffff0000;
6747     } else {
6748         /* ARM v7 architectures provide a vector base address register to remap
6749          * the interrupt vector table.
6750          * This register is only followed in non-monitor mode, and is banked.
6751          * Note: only bits 31:5 are valid.
6752          */
6753         addr += A32_BANKED_CURRENT_REG_GET(env, vbar);
6754     }
6755
6756     if ((env->uncached_cpsr & CPSR_M) == ARM_CPU_MODE_MON) {
6757         env->cp15.scr_el3 &= ~SCR_NS;
6758     }
6759
6760     switch_mode (env, new_mode);
6761     /* For exceptions taken to AArch32 we must clear the SS bit in both
6762      * PSTATE and in the old-state value we save to SPSR_<mode>, so zero it now.
6763      */
6764     env->uncached_cpsr &= ~PSTATE_SS;
6765     env->spsr = cpsr_read(env);
6766     /* Clear IT bits.  */
6767     env->condexec_bits = 0;
6768     /* Switch to the new mode, and to the correct instruction set.  */
6769     env->uncached_cpsr = (env->uncached_cpsr & ~CPSR_M) | new_mode;
6770     /* Set new mode endianness */
6771     env->uncached_cpsr &= ~CPSR_E;
6772     if (env->cp15.sctlr_el[arm_current_el(env)] & SCTLR_EE) {
6773         env->uncached_cpsr |= CPSR_E;
6774     }
6775     env->daif |= mask;
6776     /* this is a lie, as the was no c1_sys on V4T/V5, but who cares
6777      * and we should just guard the thumb mode on V4 */
6778     if (arm_feature(env, ARM_FEATURE_V4T)) {
6779         env->thumb = (A32_BANKED_CURRENT_REG_GET(env, sctlr) & SCTLR_TE) != 0;
6780     }
6781     env->regs[14] = env->regs[15] + offset;
6782     env->regs[15] = addr;
6783 }
6784
6785 /* Handle exception entry to a target EL which is using AArch64 */
6786 static void arm_cpu_do_interrupt_aarch64(CPUState *cs)
6787 {
6788     ARMCPU *cpu = ARM_CPU(cs);
6789     CPUARMState *env = &cpu->env;
6790     unsigned int new_el = env->exception.target_el;
6791     target_ulong addr = env->cp15.vbar_el[new_el];
6792     unsigned int new_mode = aarch64_pstate_mode(new_el, true);
6793
6794     if (arm_current_el(env) < new_el) {
6795         /* Entry vector offset depends on whether the implemented EL
6796          * immediately lower than the target level is using AArch32 or AArch64
6797          */
6798         bool is_aa64;
6799
6800         switch (new_el) {
6801         case 3:
6802             is_aa64 = (env->cp15.scr_el3 & SCR_RW) != 0;
6803             break;
6804         case 2:
6805             is_aa64 = (env->cp15.hcr_el2 & HCR_RW) != 0;
6806             break;
6807         case 1:
6808             is_aa64 = is_a64(env);
6809             break;
6810         default:
6811             g_assert_not_reached();
6812         }
6813
6814         if (is_aa64) {
6815             addr += 0x400;
6816         } else {
6817             addr += 0x600;
6818         }
6819     } else if (pstate_read(env) & PSTATE_SP) {
6820         addr += 0x200;
6821     }
6822
6823     switch (cs->exception_index) {
6824     case EXCP_PREFETCH_ABORT:
6825     case EXCP_DATA_ABORT:
6826         env->cp15.far_el[new_el] = env->exception.vaddress;
6827         qemu_log_mask(CPU_LOG_INT, "...with FAR 0x%" PRIx64 "\n",
6828                       env->cp15.far_el[new_el]);
6829         /* fall through */
6830     case EXCP_BKPT:
6831     case EXCP_UDEF:
6832     case EXCP_SWI:
6833     case EXCP_HVC:
6834     case EXCP_HYP_TRAP:
6835     case EXCP_SMC:
6836         env->cp15.esr_el[new_el] = env->exception.syndrome;
6837         break;
6838     case EXCP_IRQ:
6839     case EXCP_VIRQ:
6840         addr += 0x80;
6841         break;
6842     case EXCP_FIQ:
6843     case EXCP_VFIQ:
6844         addr += 0x100;
6845         break;
6846     case EXCP_SEMIHOST:
6847         qemu_log_mask(CPU_LOG_INT,
6848                       "...handling as semihosting call 0x%" PRIx64 "\n",
6849                       env->xregs[0]);
6850         env->xregs[0] = do_arm_semihosting(env);
6851         return;
6852     default:
6853         cpu_abort(cs, "Unhandled exception 0x%x\n", cs->exception_index);
6854     }
6855
6856     if (is_a64(env)) {
6857         env->banked_spsr[aarch64_banked_spsr_index(new_el)] = pstate_read(env);
6858         aarch64_save_sp(env, arm_current_el(env));
6859         env->elr_el[new_el] = env->pc;
6860     } else {
6861         env->banked_spsr[aarch64_banked_spsr_index(new_el)] = cpsr_read(env);
6862         env->elr_el[new_el] = env->regs[15];
6863
6864         aarch64_sync_32_to_64(env);
6865
6866         env->condexec_bits = 0;
6867     }
6868     qemu_log_mask(CPU_LOG_INT, "...with ELR 0x%" PRIx64 "\n",
6869                   env->elr_el[new_el]);
6870
6871     pstate_write(env, PSTATE_DAIF | new_mode);
6872     env->aarch64 = 1;
6873     aarch64_restore_sp(env, new_el);
6874
6875     env->pc = addr;
6876
6877     qemu_log_mask(CPU_LOG_INT, "...to EL%d PC 0x%" PRIx64 " PSTATE 0x%x\n",
6878                   new_el, env->pc, pstate_read(env));
6879 }
6880
6881 static inline bool check_for_semihosting(CPUState *cs)
6882 {
6883     /* Check whether this exception is a semihosting call; if so
6884      * then handle it and return true; otherwise return false.
6885      */
6886     ARMCPU *cpu = ARM_CPU(cs);
6887     CPUARMState *env = &cpu->env;
6888
6889     if (is_a64(env)) {
6890         if (cs->exception_index == EXCP_SEMIHOST) {
6891             /* This is always the 64-bit semihosting exception.
6892              * The "is this usermode" and "is semihosting enabled"
6893              * checks have been done at translate time.
6894              */
6895             qemu_log_mask(CPU_LOG_INT,
6896                           "...handling as semihosting call 0x%" PRIx64 "\n",
6897                           env->xregs[0]);
6898             env->xregs[0] = do_arm_semihosting(env);
6899             return true;
6900         }
6901         return false;
6902     } else {
6903         uint32_t imm;
6904
6905         /* Only intercept calls from privileged modes, to provide some
6906          * semblance of security.
6907          */
6908         if (cs->exception_index != EXCP_SEMIHOST &&
6909             (!semihosting_enabled() ||
6910              ((env->uncached_cpsr & CPSR_M) == ARM_CPU_MODE_USR))) {
6911             return false;
6912         }
6913
6914         switch (cs->exception_index) {
6915         case EXCP_SEMIHOST:
6916             /* This is always a semihosting call; the "is this usermode"
6917              * and "is semihosting enabled" checks have been done at
6918              * translate time.
6919              */
6920             break;
6921         case EXCP_SWI:
6922             /* Check for semihosting interrupt.  */
6923             if (env->thumb) {
6924                 imm = arm_lduw_code(env, env->regs[15] - 2, arm_sctlr_b(env))
6925                     & 0xff;
6926                 if (imm == 0xab) {
6927                     break;
6928                 }
6929             } else {
6930                 imm = arm_ldl_code(env, env->regs[15] - 4, arm_sctlr_b(env))
6931                     & 0xffffff;
6932                 if (imm == 0x123456) {
6933                     break;
6934                 }
6935             }
6936             return false;
6937         case EXCP_BKPT:
6938             /* See if this is a semihosting syscall.  */
6939             if (env->thumb) {
6940                 imm = arm_lduw_code(env, env->regs[15], arm_sctlr_b(env))
6941                     & 0xff;
6942                 if (imm == 0xab) {
6943                     env->regs[15] += 2;
6944                     break;
6945                 }
6946             }
6947             return false;
6948         default:
6949             return false;
6950         }
6951
6952         qemu_log_mask(CPU_LOG_INT,
6953                       "...handling as semihosting call 0x%x\n",
6954                       env->regs[0]);
6955         env->regs[0] = do_arm_semihosting(env);
6956         return true;
6957     }
6958 }
6959
6960 /* Handle a CPU exception for A and R profile CPUs.
6961  * Do any appropriate logging, handle PSCI calls, and then hand off
6962  * to the AArch64-entry or AArch32-entry function depending on the
6963  * target exception level's register width.
6964  */
6965 void arm_cpu_do_interrupt(CPUState *cs)
6966 {
6967     ARMCPU *cpu = ARM_CPU(cs);
6968     CPUARMState *env = &cpu->env;
6969     unsigned int new_el = env->exception.target_el;
6970
6971     assert(!arm_feature(env, ARM_FEATURE_M));
6972
6973     arm_log_exception(cs->exception_index);
6974     qemu_log_mask(CPU_LOG_INT, "...from EL%d to EL%d\n", arm_current_el(env),
6975                   new_el);
6976     if (qemu_loglevel_mask(CPU_LOG_INT)
6977         && !excp_is_internal(cs->exception_index)) {
6978         qemu_log_mask(CPU_LOG_INT, "...with ESR 0x%x/0x%" PRIx32 "\n",
6979                       env->exception.syndrome >> ARM_EL_EC_SHIFT,
6980                       env->exception.syndrome);
6981     }
6982
6983     if (arm_is_psci_call(cpu, cs->exception_index)) {
6984         arm_handle_psci_call(cpu);
6985         qemu_log_mask(CPU_LOG_INT, "...handled as PSCI call\n");
6986         return;
6987     }
6988
6989     /* Semihosting semantics depend on the register width of the
6990      * code that caused the exception, not the target exception level,
6991      * so must be handled here.
6992      */
6993     if (check_for_semihosting(cs)) {
6994         return;
6995     }
6996
6997     assert(!excp_is_internal(cs->exception_index));
6998     if (arm_el_is_aa64(env, new_el)) {
6999         arm_cpu_do_interrupt_aarch64(cs);
7000     } else {
7001         arm_cpu_do_interrupt_aarch32(cs);
7002     }
7003
7004     /* Hooks may change global state so BQL should be held, also the
7005      * BQL needs to be held for any modification of
7006      * cs->interrupt_request.
7007      */
7008     g_assert(qemu_mutex_iothread_locked());
7009
7010     arm_call_el_change_hook(cpu);
7011
7012     if (!kvm_enabled()) {
7013         cs->interrupt_request |= CPU_INTERRUPT_EXITTB;
7014     }
7015 }
7016
7017 /* Return the exception level which controls this address translation regime */
7018 static inline uint32_t regime_el(CPUARMState *env, ARMMMUIdx mmu_idx)
7019 {
7020     switch (mmu_idx) {
7021     case ARMMMUIdx_S2NS:
7022     case ARMMMUIdx_S1E2:
7023         return 2;
7024     case ARMMMUIdx_S1E3:
7025         return 3;
7026     case ARMMMUIdx_S1SE0:
7027         return arm_el_is_aa64(env, 3) ? 1 : 3;
7028     case ARMMMUIdx_S1SE1:
7029     case ARMMMUIdx_S1NSE0:
7030     case ARMMMUIdx_S1NSE1:
7031     case ARMMMUIdx_MPriv:
7032     case ARMMMUIdx_MNegPri:
7033     case ARMMMUIdx_MUser:
7034         return 1;
7035     default:
7036         g_assert_not_reached();
7037     }
7038 }
7039
7040 /* Return true if this address translation regime is secure */
7041 static inline bool regime_is_secure(CPUARMState *env, ARMMMUIdx mmu_idx)
7042 {
7043     switch (mmu_idx) {
7044     case ARMMMUIdx_S12NSE0:
7045     case ARMMMUIdx_S12NSE1:
7046     case ARMMMUIdx_S1NSE0:
7047     case ARMMMUIdx_S1NSE1:
7048     case ARMMMUIdx_S1E2:
7049     case ARMMMUIdx_S2NS:
7050     case ARMMMUIdx_MPriv:
7051     case ARMMMUIdx_MNegPri:
7052     case ARMMMUIdx_MUser:
7053         return false;
7054     case ARMMMUIdx_S1E3:
7055     case ARMMMUIdx_S1SE0:
7056     case ARMMMUIdx_S1SE1:
7057         return true;
7058     default:
7059         g_assert_not_reached();
7060     }
7061 }
7062
7063 /* Return the SCTLR value which controls this address translation regime */
7064 static inline uint32_t regime_sctlr(CPUARMState *env, ARMMMUIdx mmu_idx)
7065 {
7066     return env->cp15.sctlr_el[regime_el(env, mmu_idx)];
7067 }
7068
7069 /* Return true if the specified stage of address translation is disabled */
7070 static inline bool regime_translation_disabled(CPUARMState *env,
7071                                                ARMMMUIdx mmu_idx)
7072 {
7073     if (arm_feature(env, ARM_FEATURE_M)) {
7074         switch (env->v7m.mpu_ctrl &
7075                 (R_V7M_MPU_CTRL_ENABLE_MASK | R_V7M_MPU_CTRL_HFNMIENA_MASK)) {
7076         case R_V7M_MPU_CTRL_ENABLE_MASK:
7077             /* Enabled, but not for HardFault and NMI */
7078             return mmu_idx == ARMMMUIdx_MNegPri;
7079         case R_V7M_MPU_CTRL_ENABLE_MASK | R_V7M_MPU_CTRL_HFNMIENA_MASK:
7080             /* Enabled for all cases */
7081             return false;
7082         case 0:
7083         default:
7084             /* HFNMIENA set and ENABLE clear is UNPREDICTABLE, but
7085              * we warned about that in armv7m_nvic.c when the guest set it.
7086              */
7087             return true;
7088         }
7089     }
7090
7091     if (mmu_idx == ARMMMUIdx_S2NS) {
7092         return (env->cp15.hcr_el2 & HCR_VM) == 0;
7093     }
7094     return (regime_sctlr(env, mmu_idx) & SCTLR_M) == 0;
7095 }
7096
7097 static inline bool regime_translation_big_endian(CPUARMState *env,
7098                                                  ARMMMUIdx mmu_idx)
7099 {
7100     return (regime_sctlr(env, mmu_idx) & SCTLR_EE) != 0;
7101 }
7102
7103 /* Return the TCR controlling this translation regime */
7104 static inline TCR *regime_tcr(CPUARMState *env, ARMMMUIdx mmu_idx)
7105 {
7106     if (mmu_idx == ARMMMUIdx_S2NS) {
7107         return &env->cp15.vtcr_el2;
7108     }
7109     return &env->cp15.tcr_el[regime_el(env, mmu_idx)];
7110 }
7111
7112 /* Convert a possible stage1+2 MMU index into the appropriate
7113  * stage 1 MMU index
7114  */
7115 static inline ARMMMUIdx stage_1_mmu_idx(ARMMMUIdx mmu_idx)
7116 {
7117     if (mmu_idx == ARMMMUIdx_S12NSE0 || mmu_idx == ARMMMUIdx_S12NSE1) {
7118         mmu_idx += (ARMMMUIdx_S1NSE0 - ARMMMUIdx_S12NSE0);
7119     }
7120     return mmu_idx;
7121 }
7122
7123 /* Returns TBI0 value for current regime el */
7124 uint32_t arm_regime_tbi0(CPUARMState *env, ARMMMUIdx mmu_idx)
7125 {
7126     TCR *tcr;
7127     uint32_t el;
7128
7129     /* For EL0 and EL1, TBI is controlled by stage 1's TCR, so convert
7130      * a stage 1+2 mmu index into the appropriate stage 1 mmu index.
7131      */
7132     mmu_idx = stage_1_mmu_idx(mmu_idx);
7133
7134     tcr = regime_tcr(env, mmu_idx);
7135     el = regime_el(env, mmu_idx);
7136
7137     if (el > 1) {
7138         return extract64(tcr->raw_tcr, 20, 1);
7139     } else {
7140         return extract64(tcr->raw_tcr, 37, 1);
7141     }
7142 }
7143
7144 /* Returns TBI1 value for current regime el */
7145 uint32_t arm_regime_tbi1(CPUARMState *env, ARMMMUIdx mmu_idx)
7146 {
7147     TCR *tcr;
7148     uint32_t el;
7149
7150     /* For EL0 and EL1, TBI is controlled by stage 1's TCR, so convert
7151      * a stage 1+2 mmu index into the appropriate stage 1 mmu index.
7152      */
7153     mmu_idx = stage_1_mmu_idx(mmu_idx);
7154
7155     tcr = regime_tcr(env, mmu_idx);
7156     el = regime_el(env, mmu_idx);
7157
7158     if (el > 1) {
7159         return 0;
7160     } else {
7161         return extract64(tcr->raw_tcr, 38, 1);
7162     }
7163 }
7164
7165 /* Return the TTBR associated with this translation regime */
7166 static inline uint64_t regime_ttbr(CPUARMState *env, ARMMMUIdx mmu_idx,
7167                                    int ttbrn)
7168 {
7169     if (mmu_idx == ARMMMUIdx_S2NS) {
7170         return env->cp15.vttbr_el2;
7171     }
7172     if (ttbrn == 0) {
7173         return env->cp15.ttbr0_el[regime_el(env, mmu_idx)];
7174     } else {
7175         return env->cp15.ttbr1_el[regime_el(env, mmu_idx)];
7176     }
7177 }
7178
7179 /* Return true if the translation regime is using LPAE format page tables */
7180 static inline bool regime_using_lpae_format(CPUARMState *env,
7181                                             ARMMMUIdx mmu_idx)
7182 {
7183     int el = regime_el(env, mmu_idx);
7184     if (el == 2 || arm_el_is_aa64(env, el)) {
7185         return true;
7186     }
7187     if (arm_feature(env, ARM_FEATURE_LPAE)
7188         && (regime_tcr(env, mmu_idx)->raw_tcr & TTBCR_EAE)) {
7189         return true;
7190     }
7191     return false;
7192 }
7193
7194 /* Returns true if the stage 1 translation regime is using LPAE format page
7195  * tables. Used when raising alignment exceptions, whose FSR changes depending
7196  * on whether the long or short descriptor format is in use. */
7197 bool arm_s1_regime_using_lpae_format(CPUARMState *env, ARMMMUIdx mmu_idx)
7198 {
7199     mmu_idx = stage_1_mmu_idx(mmu_idx);
7200
7201     return regime_using_lpae_format(env, mmu_idx);
7202 }
7203
7204 static inline bool regime_is_user(CPUARMState *env, ARMMMUIdx mmu_idx)
7205 {
7206     switch (mmu_idx) {
7207     case ARMMMUIdx_S1SE0:
7208     case ARMMMUIdx_S1NSE0:
7209     case ARMMMUIdx_MUser:
7210         return true;
7211     default:
7212         return false;
7213     case ARMMMUIdx_S12NSE0:
7214     case ARMMMUIdx_S12NSE1:
7215         g_assert_not_reached();
7216     }
7217 }
7218
7219 /* Translate section/page access permissions to page
7220  * R/W protection flags
7221  *
7222  * @env:         CPUARMState
7223  * @mmu_idx:     MMU index indicating required translation regime
7224  * @ap:          The 3-bit access permissions (AP[2:0])
7225  * @domain_prot: The 2-bit domain access permissions
7226  */
7227 static inline int ap_to_rw_prot(CPUARMState *env, ARMMMUIdx mmu_idx,
7228                                 int ap, int domain_prot)
7229 {
7230     bool is_user = regime_is_user(env, mmu_idx);
7231
7232     if (domain_prot == 3) {
7233         return PAGE_READ | PAGE_WRITE;
7234     }
7235
7236     switch (ap) {
7237     case 0:
7238         if (arm_feature(env, ARM_FEATURE_V7)) {
7239             return 0;
7240         }
7241         switch (regime_sctlr(env, mmu_idx) & (SCTLR_S | SCTLR_R)) {
7242         case SCTLR_S:
7243             return is_user ? 0 : PAGE_READ;
7244         case SCTLR_R:
7245             return PAGE_READ;
7246         default:
7247             return 0;
7248         }
7249     case 1:
7250         return is_user ? 0 : PAGE_READ | PAGE_WRITE;
7251     case 2:
7252         if (is_user) {
7253             return PAGE_READ;
7254         } else {
7255             return PAGE_READ | PAGE_WRITE;
7256         }
7257     case 3:
7258         return PAGE_READ | PAGE_WRITE;
7259     case 4: /* Reserved.  */
7260         return 0;
7261     case 5:
7262         return is_user ? 0 : PAGE_READ;
7263     case 6:
7264         return PAGE_READ;
7265     case 7:
7266         if (!arm_feature(env, ARM_FEATURE_V6K)) {
7267             return 0;
7268         }
7269         return PAGE_READ;
7270     default:
7271         g_assert_not_reached();
7272     }
7273 }
7274
7275 /* Translate section/page access permissions to page
7276  * R/W protection flags.
7277  *
7278  * @ap:      The 2-bit simple AP (AP[2:1])
7279  * @is_user: TRUE if accessing from PL0
7280  */
7281 static inline int simple_ap_to_rw_prot_is_user(int ap, bool is_user)
7282 {
7283     switch (ap) {
7284     case 0:
7285         return is_user ? 0 : PAGE_READ | PAGE_WRITE;
7286     case 1:
7287         return PAGE_READ | PAGE_WRITE;
7288     case 2:
7289         return is_user ? 0 : PAGE_READ;
7290     case 3:
7291         return PAGE_READ;
7292     default:
7293         g_assert_not_reached();
7294     }
7295 }
7296
7297 static inline int
7298 simple_ap_to_rw_prot(CPUARMState *env, ARMMMUIdx mmu_idx, int ap)
7299 {
7300     return simple_ap_to_rw_prot_is_user(ap, regime_is_user(env, mmu_idx));
7301 }
7302
7303 /* Translate S2 section/page access permissions to protection flags
7304  *
7305  * @env:     CPUARMState
7306  * @s2ap:    The 2-bit stage2 access permissions (S2AP)
7307  * @xn:      XN (execute-never) bit
7308  */
7309 static int get_S2prot(CPUARMState *env, int s2ap, int xn)
7310 {
7311     int prot = 0;
7312
7313     if (s2ap & 1) {
7314         prot |= PAGE_READ;
7315     }
7316     if (s2ap & 2) {
7317         prot |= PAGE_WRITE;
7318     }
7319     if (!xn) {
7320         if (arm_el_is_aa64(env, 2) || prot & PAGE_READ) {
7321             prot |= PAGE_EXEC;
7322         }
7323     }
7324     return prot;
7325 }
7326
7327 /* Translate section/page access permissions to protection flags
7328  *
7329  * @env:     CPUARMState
7330  * @mmu_idx: MMU index indicating required translation regime
7331  * @is_aa64: TRUE if AArch64
7332  * @ap:      The 2-bit simple AP (AP[2:1])
7333  * @ns:      NS (non-secure) bit
7334  * @xn:      XN (execute-never) bit
7335  * @pxn:     PXN (privileged execute-never) bit
7336  */
7337 static int get_S1prot(CPUARMState *env, ARMMMUIdx mmu_idx, bool is_aa64,
7338                       int ap, int ns, int xn, int pxn)
7339 {
7340     bool is_user = regime_is_user(env, mmu_idx);
7341     int prot_rw, user_rw;
7342     bool have_wxn;
7343     int wxn = 0;
7344
7345     assert(mmu_idx != ARMMMUIdx_S2NS);
7346
7347     user_rw = simple_ap_to_rw_prot_is_user(ap, true);
7348     if (is_user) {
7349         prot_rw = user_rw;
7350     } else {
7351         prot_rw = simple_ap_to_rw_prot_is_user(ap, false);
7352     }
7353
7354     if (ns && arm_is_secure(env) && (env->cp15.scr_el3 & SCR_SIF)) {
7355         return prot_rw;
7356     }
7357
7358     /* TODO have_wxn should be replaced with
7359      *   ARM_FEATURE_V8 || (ARM_FEATURE_V7 && ARM_FEATURE_EL2)
7360      * when ARM_FEATURE_EL2 starts getting set. For now we assume all LPAE
7361      * compatible processors have EL2, which is required for [U]WXN.
7362      */
7363     have_wxn = arm_feature(env, ARM_FEATURE_LPAE);
7364
7365     if (have_wxn) {
7366         wxn = regime_sctlr(env, mmu_idx) & SCTLR_WXN;
7367     }
7368
7369     if (is_aa64) {
7370         switch (regime_el(env, mmu_idx)) {
7371         case 1:
7372             if (!is_user) {
7373                 xn = pxn || (user_rw & PAGE_WRITE);
7374             }
7375             break;
7376         case 2:
7377         case 3:
7378             break;
7379         }
7380     } else if (arm_feature(env, ARM_FEATURE_V7)) {
7381         switch (regime_el(env, mmu_idx)) {
7382         case 1:
7383         case 3:
7384             if (is_user) {
7385                 xn = xn || !(user_rw & PAGE_READ);
7386             } else {
7387                 int uwxn = 0;
7388                 if (have_wxn) {
7389                     uwxn = regime_sctlr(env, mmu_idx) & SCTLR_UWXN;
7390                 }
7391                 xn = xn || !(prot_rw & PAGE_READ) || pxn ||
7392                      (uwxn && (user_rw & PAGE_WRITE));
7393             }
7394             break;
7395         case 2:
7396             break;
7397         }
7398     } else {
7399         xn = wxn = 0;
7400     }
7401
7402     if (xn || (wxn && (prot_rw & PAGE_WRITE))) {
7403         return prot_rw;
7404     }
7405     return prot_rw | PAGE_EXEC;
7406 }
7407
7408 static bool get_level1_table_address(CPUARMState *env, ARMMMUIdx mmu_idx,
7409                                      uint32_t *table, uint32_t address)
7410 {
7411     /* Note that we can only get here for an AArch32 PL0/PL1 lookup */
7412     TCR *tcr = regime_tcr(env, mmu_idx);
7413
7414     if (address & tcr->mask) {
7415         if (tcr->raw_tcr & TTBCR_PD1) {
7416             /* Translation table walk disabled for TTBR1 */
7417             return false;
7418         }
7419         *table = regime_ttbr(env, mmu_idx, 1) & 0xffffc000;
7420     } else {
7421         if (tcr->raw_tcr & TTBCR_PD0) {
7422             /* Translation table walk disabled for TTBR0 */
7423             return false;
7424         }
7425         *table = regime_ttbr(env, mmu_idx, 0) & tcr->base_mask;
7426     }
7427     *table |= (address >> 18) & 0x3ffc;
7428     return true;
7429 }
7430
7431 /* Translate a S1 pagetable walk through S2 if needed.  */
7432 static hwaddr S1_ptw_translate(CPUARMState *env, ARMMMUIdx mmu_idx,
7433                                hwaddr addr, MemTxAttrs txattrs,
7434                                uint32_t *fsr,
7435                                ARMMMUFaultInfo *fi)
7436 {
7437     if ((mmu_idx == ARMMMUIdx_S1NSE0 || mmu_idx == ARMMMUIdx_S1NSE1) &&
7438         !regime_translation_disabled(env, ARMMMUIdx_S2NS)) {
7439         target_ulong s2size;
7440         hwaddr s2pa;
7441         int s2prot;
7442         int ret;
7443
7444         ret = get_phys_addr_lpae(env, addr, 0, ARMMMUIdx_S2NS, &s2pa,
7445                                  &txattrs, &s2prot, &s2size, fsr, fi);
7446         if (ret) {
7447             fi->s2addr = addr;
7448             fi->stage2 = true;
7449             fi->s1ptw = true;
7450             return ~0;
7451         }
7452         addr = s2pa;
7453     }
7454     return addr;
7455 }
7456
7457 /* All loads done in the course of a page table walk go through here.
7458  * TODO: rather than ignoring errors from physical memory reads (which
7459  * are external aborts in ARM terminology) we should propagate this
7460  * error out so that we can turn it into a Data Abort if this walk
7461  * was being done for a CPU load/store or an address translation instruction
7462  * (but not if it was for a debug access).
7463  */
7464 static uint32_t arm_ldl_ptw(CPUState *cs, hwaddr addr, bool is_secure,
7465                             ARMMMUIdx mmu_idx, uint32_t *fsr,
7466                             ARMMMUFaultInfo *fi)
7467 {
7468     ARMCPU *cpu = ARM_CPU(cs);
7469     CPUARMState *env = &cpu->env;
7470     MemTxAttrs attrs = {};
7471     AddressSpace *as;
7472
7473     attrs.secure = is_secure;
7474     as = arm_addressspace(cs, attrs);
7475     addr = S1_ptw_translate(env, mmu_idx, addr, attrs, fsr, fi);
7476     if (fi->s1ptw) {
7477         return 0;
7478     }
7479     if (regime_translation_big_endian(env, mmu_idx)) {
7480         return address_space_ldl_be(as, addr, attrs, NULL);
7481     } else {
7482         return address_space_ldl_le(as, addr, attrs, NULL);
7483     }
7484 }
7485
7486 static uint64_t arm_ldq_ptw(CPUState *cs, hwaddr addr, bool is_secure,
7487                             ARMMMUIdx mmu_idx, uint32_t *fsr,
7488                             ARMMMUFaultInfo *fi)
7489 {
7490     ARMCPU *cpu = ARM_CPU(cs);
7491     CPUARMState *env = &cpu->env;
7492     MemTxAttrs attrs = {};
7493     AddressSpace *as;
7494
7495     attrs.secure = is_secure;
7496     as = arm_addressspace(cs, attrs);
7497     addr = S1_ptw_translate(env, mmu_idx, addr, attrs, fsr, fi);
7498     if (fi->s1ptw) {
7499         return 0;
7500     }
7501     if (regime_translation_big_endian(env, mmu_idx)) {
7502         return address_space_ldq_be(as, addr, attrs, NULL);
7503     } else {
7504         return address_space_ldq_le(as, addr, attrs, NULL);
7505     }
7506 }
7507
7508 static bool get_phys_addr_v5(CPUARMState *env, uint32_t address,
7509                              MMUAccessType access_type, ARMMMUIdx mmu_idx,
7510                              hwaddr *phys_ptr, int *prot,
7511                              target_ulong *page_size, uint32_t *fsr,
7512                              ARMMMUFaultInfo *fi)
7513 {
7514     CPUState *cs = CPU(arm_env_get_cpu(env));
7515     int code;
7516     uint32_t table;
7517     uint32_t desc;
7518     int type;
7519     int ap;
7520     int domain = 0;
7521     int domain_prot;
7522     hwaddr phys_addr;
7523     uint32_t dacr;
7524
7525     /* Pagetable walk.  */
7526     /* Lookup l1 descriptor.  */
7527     if (!get_level1_table_address(env, mmu_idx, &table, address)) {
7528         /* Section translation fault if page walk is disabled by PD0 or PD1 */
7529         code = 5;
7530         goto do_fault;
7531     }
7532     desc = arm_ldl_ptw(cs, table, regime_is_secure(env, mmu_idx),
7533                        mmu_idx, fsr, fi);
7534     type = (desc & 3);
7535     domain = (desc >> 5) & 0x0f;
7536     if (regime_el(env, mmu_idx) == 1) {
7537         dacr = env->cp15.dacr_ns;
7538     } else {
7539         dacr = env->cp15.dacr_s;
7540     }
7541     domain_prot = (dacr >> (domain * 2)) & 3;
7542     if (type == 0) {
7543         /* Section translation fault.  */
7544         code = 5;
7545         goto do_fault;
7546     }
7547     if (domain_prot == 0 || domain_prot == 2) {
7548         if (type == 2)
7549             code = 9; /* Section domain fault.  */
7550         else
7551             code = 11; /* Page domain fault.  */
7552         goto do_fault;
7553     }
7554     if (type == 2) {
7555         /* 1Mb section.  */
7556         phys_addr = (desc & 0xfff00000) | (address & 0x000fffff);
7557         ap = (desc >> 10) & 3;
7558         code = 13;
7559         *page_size = 1024 * 1024;
7560     } else {
7561         /* Lookup l2 entry.  */
7562         if (type == 1) {
7563             /* Coarse pagetable.  */
7564             table = (desc & 0xfffffc00) | ((address >> 10) & 0x3fc);
7565         } else {
7566             /* Fine pagetable.  */
7567             table = (desc & 0xfffff000) | ((address >> 8) & 0xffc);
7568         }
7569         desc = arm_ldl_ptw(cs, table, regime_is_secure(env, mmu_idx),
7570                            mmu_idx, fsr, fi);
7571         switch (desc & 3) {
7572         case 0: /* Page translation fault.  */
7573             code = 7;
7574             goto do_fault;
7575         case 1: /* 64k page.  */
7576             phys_addr = (desc & 0xffff0000) | (address & 0xffff);
7577             ap = (desc >> (4 + ((address >> 13) & 6))) & 3;
7578             *page_size = 0x10000;
7579             break;
7580         case 2: /* 4k page.  */
7581             phys_addr = (desc & 0xfffff000) | (address & 0xfff);
7582             ap = (desc >> (4 + ((address >> 9) & 6))) & 3;
7583             *page_size = 0x1000;
7584             break;
7585         case 3: /* 1k page, or ARMv6/XScale "extended small (4k) page" */
7586             if (type == 1) {
7587                 /* ARMv6/XScale extended small page format */
7588                 if (arm_feature(env, ARM_FEATURE_XSCALE)
7589                     || arm_feature(env, ARM_FEATURE_V6)) {
7590                     phys_addr = (desc & 0xfffff000) | (address & 0xfff);
7591                     *page_size = 0x1000;
7592                 } else {
7593                     /* UNPREDICTABLE in ARMv5; we choose to take a
7594                      * page translation fault.
7595                      */
7596                     code = 7;
7597                     goto do_fault;
7598                 }
7599             } else {
7600                 phys_addr = (desc & 0xfffffc00) | (address & 0x3ff);
7601                 *page_size = 0x400;
7602             }
7603             ap = (desc >> 4) & 3;
7604             break;
7605         default:
7606             /* Never happens, but compiler isn't smart enough to tell.  */
7607             abort();
7608         }
7609         code = 15;
7610     }
7611     *prot = ap_to_rw_prot(env, mmu_idx, ap, domain_prot);
7612     *prot |= *prot ? PAGE_EXEC : 0;
7613     if (!(*prot & (1 << access_type))) {
7614         /* Access permission fault.  */
7615         goto do_fault;
7616     }
7617     *phys_ptr = phys_addr;
7618     return false;
7619 do_fault:
7620     *fsr = code | (domain << 4);
7621     return true;
7622 }
7623
7624 static bool get_phys_addr_v6(CPUARMState *env, uint32_t address,
7625                              MMUAccessType access_type, ARMMMUIdx mmu_idx,
7626                              hwaddr *phys_ptr, MemTxAttrs *attrs, int *prot,
7627                              target_ulong *page_size, uint32_t *fsr,
7628                              ARMMMUFaultInfo *fi)
7629 {
7630     CPUState *cs = CPU(arm_env_get_cpu(env));
7631     int code;
7632     uint32_t table;
7633     uint32_t desc;
7634     uint32_t xn;
7635     uint32_t pxn = 0;
7636     int type;
7637     int ap;
7638     int domain = 0;
7639     int domain_prot;
7640     hwaddr phys_addr;
7641     uint32_t dacr;
7642     bool ns;
7643
7644     /* Pagetable walk.  */
7645     /* Lookup l1 descriptor.  */
7646     if (!get_level1_table_address(env, mmu_idx, &table, address)) {
7647         /* Section translation fault if page walk is disabled by PD0 or PD1 */
7648         code = 5;
7649         goto do_fault;
7650     }
7651     desc = arm_ldl_ptw(cs, table, regime_is_secure(env, mmu_idx),
7652                        mmu_idx, fsr, fi);
7653     type = (desc & 3);
7654     if (type == 0 || (type == 3 && !arm_feature(env, ARM_FEATURE_PXN))) {
7655         /* Section translation fault, or attempt to use the encoding
7656          * which is Reserved on implementations without PXN.
7657          */
7658         code = 5;
7659         goto do_fault;
7660     }
7661     if ((type == 1) || !(desc & (1 << 18))) {
7662         /* Page or Section.  */
7663         domain = (desc >> 5) & 0x0f;
7664     }
7665     if (regime_el(env, mmu_idx) == 1) {
7666         dacr = env->cp15.dacr_ns;
7667     } else {
7668         dacr = env->cp15.dacr_s;
7669     }
7670     domain_prot = (dacr >> (domain * 2)) & 3;
7671     if (domain_prot == 0 || domain_prot == 2) {
7672         if (type != 1) {
7673             code = 9; /* Section domain fault.  */
7674         } else {
7675             code = 11; /* Page domain fault.  */
7676         }
7677         goto do_fault;
7678     }
7679     if (type != 1) {
7680         if (desc & (1 << 18)) {
7681             /* Supersection.  */
7682             phys_addr = (desc & 0xff000000) | (address & 0x00ffffff);
7683             phys_addr |= (uint64_t)extract32(desc, 20, 4) << 32;
7684             phys_addr |= (uint64_t)extract32(desc, 5, 4) << 36;
7685             *page_size = 0x1000000;
7686         } else {
7687             /* Section.  */
7688             phys_addr = (desc & 0xfff00000) | (address & 0x000fffff);
7689             *page_size = 0x100000;
7690         }
7691         ap = ((desc >> 10) & 3) | ((desc >> 13) & 4);
7692         xn = desc & (1 << 4);
7693         pxn = desc & 1;
7694         code = 13;
7695         ns = extract32(desc, 19, 1);
7696     } else {
7697         if (arm_feature(env, ARM_FEATURE_PXN)) {
7698             pxn = (desc >> 2) & 1;
7699         }
7700         ns = extract32(desc, 3, 1);
7701         /* Lookup l2 entry.  */
7702         table = (desc & 0xfffffc00) | ((address >> 10) & 0x3fc);
7703         desc = arm_ldl_ptw(cs, table, regime_is_secure(env, mmu_idx),
7704                            mmu_idx, fsr, fi);
7705         ap = ((desc >> 4) & 3) | ((desc >> 7) & 4);
7706         switch (desc & 3) {
7707         case 0: /* Page translation fault.  */
7708             code = 7;
7709             goto do_fault;
7710         case 1: /* 64k page.  */
7711             phys_addr = (desc & 0xffff0000) | (address & 0xffff);
7712             xn = desc & (1 << 15);
7713             *page_size = 0x10000;
7714             break;
7715         case 2: case 3: /* 4k page.  */
7716             phys_addr = (desc & 0xfffff000) | (address & 0xfff);
7717             xn = desc & 1;
7718             *page_size = 0x1000;
7719             break;
7720         default:
7721             /* Never happens, but compiler isn't smart enough to tell.  */
7722             abort();
7723         }
7724         code = 15;
7725     }
7726     if (domain_prot == 3) {
7727         *prot = PAGE_READ | PAGE_WRITE | PAGE_EXEC;
7728     } else {
7729         if (pxn && !regime_is_user(env, mmu_idx)) {
7730             xn = 1;
7731         }
7732         if (xn && access_type == MMU_INST_FETCH)
7733             goto do_fault;
7734
7735         if (arm_feature(env, ARM_FEATURE_V6K) &&
7736                 (regime_sctlr(env, mmu_idx) & SCTLR_AFE)) {
7737             /* The simplified model uses AP[0] as an access control bit.  */
7738             if ((ap & 1) == 0) {
7739                 /* Access flag fault.  */
7740                 code = (code == 15) ? 6 : 3;
7741                 goto do_fault;
7742             }
7743             *prot = simple_ap_to_rw_prot(env, mmu_idx, ap >> 1);
7744         } else {
7745             *prot = ap_to_rw_prot(env, mmu_idx, ap, domain_prot);
7746         }
7747         if (*prot && !xn) {
7748             *prot |= PAGE_EXEC;
7749         }
7750         if (!(*prot & (1 << access_type))) {
7751             /* Access permission fault.  */
7752             goto do_fault;
7753         }
7754     }
7755     if (ns) {
7756         /* The NS bit will (as required by the architecture) have no effect if
7757          * the CPU doesn't support TZ or this is a non-secure translation
7758          * regime, because the attribute will already be non-secure.
7759          */
7760         attrs->secure = false;
7761     }
7762     *phys_ptr = phys_addr;
7763     return false;
7764 do_fault:
7765     *fsr = code | (domain << 4);
7766     return true;
7767 }
7768
7769 /* Fault type for long-descriptor MMU fault reporting; this corresponds
7770  * to bits [5..2] in the STATUS field in long-format DFSR/IFSR.
7771  */
7772 typedef enum {
7773     translation_fault = 1,
7774     access_fault = 2,
7775     permission_fault = 3,
7776 } MMUFaultType;
7777
7778 /*
7779  * check_s2_mmu_setup
7780  * @cpu:        ARMCPU
7781  * @is_aa64:    True if the translation regime is in AArch64 state
7782  * @startlevel: Suggested starting level
7783  * @inputsize:  Bitsize of IPAs
7784  * @stride:     Page-table stride (See the ARM ARM)
7785  *
7786  * Returns true if the suggested S2 translation parameters are OK and
7787  * false otherwise.
7788  */
7789 static bool check_s2_mmu_setup(ARMCPU *cpu, bool is_aa64, int level,
7790                                int inputsize, int stride)
7791 {
7792     const int grainsize = stride + 3;
7793     int startsizecheck;
7794
7795     /* Negative levels are never allowed.  */
7796     if (level < 0) {
7797         return false;
7798     }
7799
7800     startsizecheck = inputsize - ((3 - level) * stride + grainsize);
7801     if (startsizecheck < 1 || startsizecheck > stride + 4) {
7802         return false;
7803     }
7804
7805     if (is_aa64) {
7806         CPUARMState *env = &cpu->env;
7807         unsigned int pamax = arm_pamax(cpu);
7808
7809         switch (stride) {
7810         case 13: /* 64KB Pages.  */
7811             if (level == 0 || (level == 1 && pamax <= 42)) {
7812                 return false;
7813             }
7814             break;
7815         case 11: /* 16KB Pages.  */
7816             if (level == 0 || (level == 1 && pamax <= 40)) {
7817                 return false;
7818             }
7819             break;
7820         case 9: /* 4KB Pages.  */
7821             if (level == 0 && pamax <= 42) {
7822                 return false;
7823             }
7824             break;
7825         default:
7826             g_assert_not_reached();
7827         }
7828
7829         /* Inputsize checks.  */
7830         if (inputsize > pamax &&
7831             (arm_el_is_aa64(env, 1) || inputsize > 40)) {
7832             /* This is CONSTRAINED UNPREDICTABLE and we choose to fault.  */
7833             return false;
7834         }
7835     } else {
7836         /* AArch32 only supports 4KB pages. Assert on that.  */
7837         assert(stride == 9);
7838
7839         if (level == 0) {
7840             return false;
7841         }
7842     }
7843     return true;
7844 }
7845
7846 static bool get_phys_addr_lpae(CPUARMState *env, target_ulong address,
7847                                MMUAccessType access_type, ARMMMUIdx mmu_idx,
7848                                hwaddr *phys_ptr, MemTxAttrs *txattrs, int *prot,
7849                                target_ulong *page_size_ptr, uint32_t *fsr,
7850                                ARMMMUFaultInfo *fi)
7851 {
7852     ARMCPU *cpu = arm_env_get_cpu(env);
7853     CPUState *cs = CPU(cpu);
7854     /* Read an LPAE long-descriptor translation table. */
7855     MMUFaultType fault_type = translation_fault;
7856     uint32_t level;
7857     uint32_t epd = 0;
7858     int32_t t0sz, t1sz;
7859     uint32_t tg;
7860     uint64_t ttbr;
7861     int ttbr_select;
7862     hwaddr descaddr, indexmask, indexmask_grainsize;
7863     uint32_t tableattrs;
7864     target_ulong page_size;
7865     uint32_t attrs;
7866     int32_t stride = 9;
7867     int32_t addrsize;
7868     int inputsize;
7869     int32_t tbi = 0;
7870     TCR *tcr = regime_tcr(env, mmu_idx);
7871     int ap, ns, xn, pxn;
7872     uint32_t el = regime_el(env, mmu_idx);
7873     bool ttbr1_valid = true;
7874     uint64_t descaddrmask;
7875     bool aarch64 = arm_el_is_aa64(env, el);
7876
7877     /* TODO:
7878      * This code does not handle the different format TCR for VTCR_EL2.
7879      * This code also does not support shareability levels.
7880      * Attribute and permission bit handling should also be checked when adding
7881      * support for those page table walks.
7882      */
7883     if (aarch64) {
7884         level = 0;
7885         addrsize = 64;
7886         if (el > 1) {
7887             if (mmu_idx != ARMMMUIdx_S2NS) {
7888                 tbi = extract64(tcr->raw_tcr, 20, 1);
7889             }
7890         } else {
7891             if (extract64(address, 55, 1)) {
7892                 tbi = extract64(tcr->raw_tcr, 38, 1);
7893             } else {
7894                 tbi = extract64(tcr->raw_tcr, 37, 1);
7895             }
7896         }
7897         tbi *= 8;
7898
7899         /* If we are in 64-bit EL2 or EL3 then there is no TTBR1, so mark it
7900          * invalid.
7901          */
7902         if (el > 1) {
7903             ttbr1_valid = false;
7904         }
7905     } else {
7906         level = 1;
7907         addrsize = 32;
7908         /* There is no TTBR1 for EL2 */
7909         if (el == 2) {
7910             ttbr1_valid = false;
7911         }
7912     }
7913
7914     /* Determine whether this address is in the region controlled by
7915      * TTBR0 or TTBR1 (or if it is in neither region and should fault).
7916      * This is a Non-secure PL0/1 stage 1 translation, so controlled by
7917      * TTBCR/TTBR0/TTBR1 in accordance with ARM ARM DDI0406C table B-32:
7918      */
7919     if (aarch64) {
7920         /* AArch64 translation.  */
7921         t0sz = extract32(tcr->raw_tcr, 0, 6);
7922         t0sz = MIN(t0sz, 39);
7923         t0sz = MAX(t0sz, 16);
7924     } else if (mmu_idx != ARMMMUIdx_S2NS) {
7925         /* AArch32 stage 1 translation.  */
7926         t0sz = extract32(tcr->raw_tcr, 0, 3);
7927     } else {
7928         /* AArch32 stage 2 translation.  */
7929         bool sext = extract32(tcr->raw_tcr, 4, 1);
7930         bool sign = extract32(tcr->raw_tcr, 3, 1);
7931         /* Address size is 40-bit for a stage 2 translation,
7932          * and t0sz can be negative (from -8 to 7),
7933          * so we need to adjust it to use the TTBR selecting logic below.
7934          */
7935         addrsize = 40;
7936         t0sz = sextract32(tcr->raw_tcr, 0, 4) + 8;
7937
7938         /* If the sign-extend bit is not the same as t0sz[3], the result
7939          * is unpredictable. Flag this as a guest error.  */
7940         if (sign != sext) {
7941             qemu_log_mask(LOG_GUEST_ERROR,
7942                           "AArch32: VTCR.S / VTCR.T0SZ[3] mismatch\n");
7943         }
7944     }
7945     t1sz = extract32(tcr->raw_tcr, 16, 6);
7946     if (aarch64) {
7947         t1sz = MIN(t1sz, 39);
7948         t1sz = MAX(t1sz, 16);
7949     }
7950     if (t0sz && !extract64(address, addrsize - t0sz, t0sz - tbi)) {
7951         /* there is a ttbr0 region and we are in it (high bits all zero) */
7952         ttbr_select = 0;
7953     } else if (ttbr1_valid && t1sz &&
7954                !extract64(~address, addrsize - t1sz, t1sz - tbi)) {
7955         /* there is a ttbr1 region and we are in it (high bits all one) */
7956         ttbr_select = 1;
7957     } else if (!t0sz) {
7958         /* ttbr0 region is "everything not in the ttbr1 region" */
7959         ttbr_select = 0;
7960     } else if (!t1sz && ttbr1_valid) {
7961         /* ttbr1 region is "everything not in the ttbr0 region" */
7962         ttbr_select = 1;
7963     } else {
7964         /* in the gap between the two regions, this is a Translation fault */
7965         fault_type = translation_fault;
7966         goto do_fault;
7967     }
7968
7969     /* Note that QEMU ignores shareability and cacheability attributes,
7970      * so we don't need to do anything with the SH, ORGN, IRGN fields
7971      * in the TTBCR.  Similarly, TTBCR:A1 selects whether we get the
7972      * ASID from TTBR0 or TTBR1, but QEMU's TLB doesn't currently
7973      * implement any ASID-like capability so we can ignore it (instead
7974      * we will always flush the TLB any time the ASID is changed).
7975      */
7976     if (ttbr_select == 0) {
7977         ttbr = regime_ttbr(env, mmu_idx, 0);
7978         if (el < 2) {
7979             epd = extract32(tcr->raw_tcr, 7, 1);
7980         }
7981         inputsize = addrsize - t0sz;
7982
7983         tg = extract32(tcr->raw_tcr, 14, 2);
7984         if (tg == 1) { /* 64KB pages */
7985             stride = 13;
7986         }
7987         if (tg == 2) { /* 16KB pages */
7988             stride = 11;
7989         }
7990     } else {
7991         /* We should only be here if TTBR1 is valid */
7992         assert(ttbr1_valid);
7993
7994         ttbr = regime_ttbr(env, mmu_idx, 1);
7995         epd = extract32(tcr->raw_tcr, 23, 1);
7996         inputsize = addrsize - t1sz;
7997
7998         tg = extract32(tcr->raw_tcr, 30, 2);
7999         if (tg == 3)  { /* 64KB pages */
8000             stride = 13;
8001         }
8002         if (tg == 1) { /* 16KB pages */
8003             stride = 11;
8004         }
8005     }
8006
8007     /* Here we should have set up all the parameters for the translation:
8008      * inputsize, ttbr, epd, stride, tbi
8009      */
8010
8011     if (epd) {
8012         /* Translation table walk disabled => Translation fault on TLB miss
8013          * Note: This is always 0 on 64-bit EL2 and EL3.
8014          */
8015         goto do_fault;
8016     }
8017
8018     if (mmu_idx != ARMMMUIdx_S2NS) {
8019         /* The starting level depends on the virtual address size (which can
8020          * be up to 48 bits) and the translation granule size. It indicates
8021          * the number of strides (stride bits at a time) needed to
8022          * consume the bits of the input address. In the pseudocode this is:
8023          *  level = 4 - RoundUp((inputsize - grainsize) / stride)
8024          * where their 'inputsize' is our 'inputsize', 'grainsize' is
8025          * our 'stride + 3' and 'stride' is our 'stride'.
8026          * Applying the usual "rounded up m/n is (m+n-1)/n" and simplifying:
8027          * = 4 - (inputsize - stride - 3 + stride - 1) / stride
8028          * = 4 - (inputsize - 4) / stride;
8029          */
8030         level = 4 - (inputsize - 4) / stride;
8031     } else {
8032         /* For stage 2 translations the starting level is specified by the
8033          * VTCR_EL2.SL0 field (whose interpretation depends on the page size)
8034          */
8035         uint32_t sl0 = extract32(tcr->raw_tcr, 6, 2);
8036         uint32_t startlevel;
8037         bool ok;
8038
8039         if (!aarch64 || stride == 9) {
8040             /* AArch32 or 4KB pages */
8041             startlevel = 2 - sl0;
8042         } else {
8043             /* 16KB or 64KB pages */
8044             startlevel = 3 - sl0;
8045         }
8046
8047         /* Check that the starting level is valid. */
8048         ok = check_s2_mmu_setup(cpu, aarch64, startlevel,
8049                                 inputsize, stride);
8050         if (!ok) {
8051             fault_type = translation_fault;
8052             goto do_fault;
8053         }
8054         level = startlevel;
8055     }
8056
8057     indexmask_grainsize = (1ULL << (stride + 3)) - 1;
8058     indexmask = (1ULL << (inputsize - (stride * (4 - level)))) - 1;
8059
8060     /* Now we can extract the actual base address from the TTBR */
8061     descaddr = extract64(ttbr, 0, 48);
8062     descaddr &= ~indexmask;
8063
8064     /* The address field in the descriptor goes up to bit 39 for ARMv7
8065      * but up to bit 47 for ARMv8, but we use the descaddrmask
8066      * up to bit 39 for AArch32, because we don't need other bits in that case
8067      * to construct next descriptor address (anyway they should be all zeroes).
8068      */
8069     descaddrmask = ((1ull << (aarch64 ? 48 : 40)) - 1) &
8070                    ~indexmask_grainsize;
8071
8072     /* Secure accesses start with the page table in secure memory and
8073      * can be downgraded to non-secure at any step. Non-secure accesses
8074      * remain non-secure. We implement this by just ORing in the NSTable/NS
8075      * bits at each step.
8076      */
8077     tableattrs = regime_is_secure(env, mmu_idx) ? 0 : (1 << 4);
8078     for (;;) {
8079         uint64_t descriptor;
8080         bool nstable;
8081
8082         descaddr |= (address >> (stride * (4 - level))) & indexmask;
8083         descaddr &= ~7ULL;
8084         nstable = extract32(tableattrs, 4, 1);
8085         descriptor = arm_ldq_ptw(cs, descaddr, !nstable, mmu_idx, fsr, fi);
8086         if (fi->s1ptw) {
8087             goto do_fault;
8088         }
8089
8090         if (!(descriptor & 1) ||
8091             (!(descriptor & 2) && (level == 3))) {
8092             /* Invalid, or the Reserved level 3 encoding */
8093             goto do_fault;
8094         }
8095         descaddr = descriptor & descaddrmask;
8096
8097         if ((descriptor & 2) && (level < 3)) {
8098             /* Table entry. The top five bits are attributes which  may
8099              * propagate down through lower levels of the table (and
8100              * which are all arranged so that 0 means "no effect", so
8101              * we can gather them up by ORing in the bits at each level).
8102              */
8103             tableattrs |= extract64(descriptor, 59, 5);
8104             level++;
8105             indexmask = indexmask_grainsize;
8106             continue;
8107         }
8108         /* Block entry at level 1 or 2, or page entry at level 3.
8109          * These are basically the same thing, although the number
8110          * of bits we pull in from the vaddr varies.
8111          */
8112         page_size = (1ULL << ((stride * (4 - level)) + 3));
8113         descaddr |= (address & (page_size - 1));
8114         /* Extract attributes from the descriptor */
8115         attrs = extract64(descriptor, 2, 10)
8116             | (extract64(descriptor, 52, 12) << 10);
8117
8118         if (mmu_idx == ARMMMUIdx_S2NS) {
8119             /* Stage 2 table descriptors do not include any attribute fields */
8120             break;
8121         }
8122         /* Merge in attributes from table descriptors */
8123         attrs |= extract32(tableattrs, 0, 2) << 11; /* XN, PXN */
8124         attrs |= extract32(tableattrs, 3, 1) << 5; /* APTable[1] => AP[2] */
8125         /* The sense of AP[1] vs APTable[0] is reversed, as APTable[0] == 1
8126          * means "force PL1 access only", which means forcing AP[1] to 0.
8127          */
8128         if (extract32(tableattrs, 2, 1)) {
8129             attrs &= ~(1 << 4);
8130         }
8131         attrs |= nstable << 3; /* NS */
8132         break;
8133     }
8134     /* Here descaddr is the final physical address, and attributes
8135      * are all in attrs.
8136      */
8137     fault_type = access_fault;
8138     if ((attrs & (1 << 8)) == 0) {
8139         /* Access flag */
8140         goto do_fault;
8141     }
8142
8143     ap = extract32(attrs, 4, 2);
8144     xn = extract32(attrs, 12, 1);
8145
8146     if (mmu_idx == ARMMMUIdx_S2NS) {
8147         ns = true;
8148         *prot = get_S2prot(env, ap, xn);
8149     } else {
8150         ns = extract32(attrs, 3, 1);
8151         pxn = extract32(attrs, 11, 1);
8152         *prot = get_S1prot(env, mmu_idx, aarch64, ap, ns, xn, pxn);
8153     }
8154
8155     fault_type = permission_fault;
8156     if (!(*prot & (1 << access_type))) {
8157         goto do_fault;
8158     }
8159
8160     if (ns) {
8161         /* The NS bit will (as required by the architecture) have no effect if
8162          * the CPU doesn't support TZ or this is a non-secure translation
8163          * regime, because the attribute will already be non-secure.
8164          */
8165         txattrs->secure = false;
8166     }
8167     *phys_ptr = descaddr;
8168     *page_size_ptr = page_size;
8169     return false;
8170
8171 do_fault:
8172     /* Long-descriptor format IFSR/DFSR value */
8173     *fsr = (1 << 9) | (fault_type << 2) | level;
8174     /* Tag the error as S2 for failed S1 PTW at S2 or ordinary S2.  */
8175     fi->stage2 = fi->s1ptw || (mmu_idx == ARMMMUIdx_S2NS);
8176     return true;
8177 }
8178
8179 static inline void get_phys_addr_pmsav7_default(CPUARMState *env,
8180                                                 ARMMMUIdx mmu_idx,
8181                                                 int32_t address, int *prot)
8182 {
8183     if (!arm_feature(env, ARM_FEATURE_M)) {
8184         *prot = PAGE_READ | PAGE_WRITE;
8185         switch (address) {
8186         case 0xF0000000 ... 0xFFFFFFFF:
8187             if (regime_sctlr(env, mmu_idx) & SCTLR_V) {
8188                 /* hivecs execing is ok */
8189                 *prot |= PAGE_EXEC;
8190             }
8191             break;
8192         case 0x00000000 ... 0x7FFFFFFF:
8193             *prot |= PAGE_EXEC;
8194             break;
8195         }
8196     } else {
8197         /* Default system address map for M profile cores.
8198          * The architecture specifies which regions are execute-never;
8199          * at the MPU level no other checks are defined.
8200          */
8201         switch (address) {
8202         case 0x00000000 ... 0x1fffffff: /* ROM */
8203         case 0x20000000 ... 0x3fffffff: /* SRAM */
8204         case 0x60000000 ... 0x7fffffff: /* RAM */
8205         case 0x80000000 ... 0x9fffffff: /* RAM */
8206             *prot = PAGE_READ | PAGE_WRITE | PAGE_EXEC;
8207             break;
8208         case 0x40000000 ... 0x5fffffff: /* Peripheral */
8209         case 0xa0000000 ... 0xbfffffff: /* Device */
8210         case 0xc0000000 ... 0xdfffffff: /* Device */
8211         case 0xe0000000 ... 0xffffffff: /* System */
8212             *prot = PAGE_READ | PAGE_WRITE;
8213             break;
8214         default:
8215             g_assert_not_reached();
8216         }
8217     }
8218 }
8219
8220 static bool pmsav7_use_background_region(ARMCPU *cpu,
8221                                          ARMMMUIdx mmu_idx, bool is_user)
8222 {
8223     /* Return true if we should use the default memory map as a
8224      * "background" region if there are no hits against any MPU regions.
8225      */
8226     CPUARMState *env = &cpu->env;
8227
8228     if (is_user) {
8229         return false;
8230     }
8231
8232     if (arm_feature(env, ARM_FEATURE_M)) {
8233         return env->v7m.mpu_ctrl & R_V7M_MPU_CTRL_PRIVDEFENA_MASK;
8234     } else {
8235         return regime_sctlr(env, mmu_idx) & SCTLR_BR;
8236     }
8237 }
8238
8239 static inline bool m_is_ppb_region(CPUARMState *env, uint32_t address)
8240 {
8241     /* True if address is in the M profile PPB region 0xe0000000 - 0xe00fffff */
8242     return arm_feature(env, ARM_FEATURE_M) &&
8243         extract32(address, 20, 12) == 0xe00;
8244 }
8245
8246 static inline bool m_is_system_region(CPUARMState *env, uint32_t address)
8247 {
8248     /* True if address is in the M profile system region
8249      * 0xe0000000 - 0xffffffff
8250      */
8251     return arm_feature(env, ARM_FEATURE_M) && extract32(address, 29, 3) == 0x7;
8252 }
8253
8254 static bool get_phys_addr_pmsav7(CPUARMState *env, uint32_t address,
8255                                  MMUAccessType access_type, ARMMMUIdx mmu_idx,
8256                                  hwaddr *phys_ptr, int *prot, uint32_t *fsr)
8257 {
8258     ARMCPU *cpu = arm_env_get_cpu(env);
8259     int n;
8260     bool is_user = regime_is_user(env, mmu_idx);
8261
8262     *phys_ptr = address;
8263     *prot = 0;
8264
8265     if (regime_translation_disabled(env, mmu_idx) ||
8266         m_is_ppb_region(env, address)) {
8267         /* MPU disabled or M profile PPB access: use default memory map.
8268          * The other case which uses the default memory map in the
8269          * v7M ARM ARM pseudocode is exception vector reads from the vector
8270          * table. In QEMU those accesses are done in arm_v7m_load_vector(),
8271          * which always does a direct read using address_space_ldl(), rather
8272          * than going via this function, so we don't need to check that here.
8273          */
8274         get_phys_addr_pmsav7_default(env, mmu_idx, address, prot);
8275     } else { /* MPU enabled */
8276         for (n = (int)cpu->pmsav7_dregion - 1; n >= 0; n--) {
8277             /* region search */
8278             uint32_t base = env->pmsav7.drbar[n];
8279             uint32_t rsize = extract32(env->pmsav7.drsr[n], 1, 5);
8280             uint32_t rmask;
8281             bool srdis = false;
8282
8283             if (!(env->pmsav7.drsr[n] & 0x1)) {
8284                 continue;
8285             }
8286
8287             if (!rsize) {
8288                 qemu_log_mask(LOG_GUEST_ERROR,
8289                               "DRSR[%d]: Rsize field cannot be 0\n", n);
8290                 continue;
8291             }
8292             rsize++;
8293             rmask = (1ull << rsize) - 1;
8294
8295             if (base & rmask) {
8296                 qemu_log_mask(LOG_GUEST_ERROR,
8297                               "DRBAR[%d]: 0x%" PRIx32 " misaligned "
8298                               "to DRSR region size, mask = 0x%" PRIx32 "\n",
8299                               n, base, rmask);
8300                 continue;
8301             }
8302
8303             if (address < base || address > base + rmask) {
8304                 continue;
8305             }
8306
8307             /* Region matched */
8308
8309             if (rsize >= 8) { /* no subregions for regions < 256 bytes */
8310                 int i, snd;
8311                 uint32_t srdis_mask;
8312
8313                 rsize -= 3; /* sub region size (power of 2) */
8314                 snd = ((address - base) >> rsize) & 0x7;
8315                 srdis = extract32(env->pmsav7.drsr[n], snd + 8, 1);
8316
8317                 srdis_mask = srdis ? 0x3 : 0x0;
8318                 for (i = 2; i <= 8 && rsize < TARGET_PAGE_BITS; i *= 2) {
8319                     /* This will check in groups of 2, 4 and then 8, whether
8320                      * the subregion bits are consistent. rsize is incremented
8321                      * back up to give the region size, considering consistent
8322                      * adjacent subregions as one region. Stop testing if rsize
8323                      * is already big enough for an entire QEMU page.
8324                      */
8325                     int snd_rounded = snd & ~(i - 1);
8326                     uint32_t srdis_multi = extract32(env->pmsav7.drsr[n],
8327                                                      snd_rounded + 8, i);
8328                     if (srdis_mask ^ srdis_multi) {
8329                         break;
8330                     }
8331                     srdis_mask = (srdis_mask << i) | srdis_mask;
8332                     rsize++;
8333                 }
8334             }
8335             if (rsize < TARGET_PAGE_BITS) {
8336                 qemu_log_mask(LOG_UNIMP,
8337                               "DRSR[%d]: No support for MPU (sub)region "
8338                               "alignment of %" PRIu32 " bits. Minimum is %d\n",
8339                               n, rsize, TARGET_PAGE_BITS);
8340                 continue;
8341             }
8342             if (srdis) {
8343                 continue;
8344             }
8345             break;
8346         }
8347
8348         if (n == -1) { /* no hits */
8349             if (!pmsav7_use_background_region(cpu, mmu_idx, is_user)) {
8350                 /* background fault */
8351                 *fsr = 0;
8352                 return true;
8353             }
8354             get_phys_addr_pmsav7_default(env, mmu_idx, address, prot);
8355         } else { /* a MPU hit! */
8356             uint32_t ap = extract32(env->pmsav7.dracr[n], 8, 3);
8357             uint32_t xn = extract32(env->pmsav7.dracr[n], 12, 1);
8358
8359             if (m_is_system_region(env, address)) {
8360                 /* System space is always execute never */
8361                 xn = 1;
8362             }
8363
8364             if (is_user) { /* User mode AP bit decoding */
8365                 switch (ap) {
8366                 case 0:
8367                 case 1:
8368                 case 5:
8369                     break; /* no access */
8370                 case 3:
8371                     *prot |= PAGE_WRITE;
8372                     /* fall through */
8373                 case 2:
8374                 case 6:
8375                     *prot |= PAGE_READ | PAGE_EXEC;
8376                     break;
8377                 default:
8378                     qemu_log_mask(LOG_GUEST_ERROR,
8379                                   "DRACR[%d]: Bad value for AP bits: 0x%"
8380                                   PRIx32 "\n", n, ap);
8381                 }
8382             } else { /* Priv. mode AP bits decoding */
8383                 switch (ap) {
8384                 case 0:
8385                     break; /* no access */
8386                 case 1:
8387                 case 2:
8388                 case 3:
8389                     *prot |= PAGE_WRITE;
8390                     /* fall through */
8391                 case 5:
8392                 case 6:
8393                     *prot |= PAGE_READ | PAGE_EXEC;
8394                     break;
8395                 default:
8396                     qemu_log_mask(LOG_GUEST_ERROR,
8397                                   "DRACR[%d]: Bad value for AP bits: 0x%"
8398                                   PRIx32 "\n", n, ap);
8399                 }
8400             }
8401
8402             /* execute never */
8403             if (xn) {
8404                 *prot &= ~PAGE_EXEC;
8405             }
8406         }
8407     }
8408
8409     *fsr = 0x00d; /* Permission fault */
8410     return !(*prot & (1 << access_type));
8411 }
8412
8413 static bool get_phys_addr_pmsav5(CPUARMState *env, uint32_t address,
8414                                  MMUAccessType access_type, ARMMMUIdx mmu_idx,
8415                                  hwaddr *phys_ptr, int *prot, uint32_t *fsr)
8416 {
8417     int n;
8418     uint32_t mask;
8419     uint32_t base;
8420     bool is_user = regime_is_user(env, mmu_idx);
8421
8422     if (regime_translation_disabled(env, mmu_idx)) {
8423         /* MPU disabled.  */
8424         *phys_ptr = address;
8425         *prot = PAGE_READ | PAGE_WRITE | PAGE_EXEC;
8426         return false;
8427     }
8428
8429     *phys_ptr = address;
8430     for (n = 7; n >= 0; n--) {
8431         base = env->cp15.c6_region[n];
8432         if ((base & 1) == 0) {
8433             continue;
8434         }
8435         mask = 1 << ((base >> 1) & 0x1f);
8436         /* Keep this shift separate from the above to avoid an
8437            (undefined) << 32.  */
8438         mask = (mask << 1) - 1;
8439         if (((base ^ address) & ~mask) == 0) {
8440             break;
8441         }
8442     }
8443     if (n < 0) {
8444         *fsr = 2;
8445         return true;
8446     }
8447
8448     if (access_type == MMU_INST_FETCH) {
8449         mask = env->cp15.pmsav5_insn_ap;
8450     } else {
8451         mask = env->cp15.pmsav5_data_ap;
8452     }
8453     mask = (mask >> (n * 4)) & 0xf;
8454     switch (mask) {
8455     case 0:
8456         *fsr = 1;
8457         return true;
8458     case 1:
8459         if (is_user) {
8460             *fsr = 1;
8461             return true;
8462         }
8463         *prot = PAGE_READ | PAGE_WRITE;
8464         break;
8465     case 2:
8466         *prot = PAGE_READ;
8467         if (!is_user) {
8468             *prot |= PAGE_WRITE;
8469         }
8470         break;
8471     case 3:
8472         *prot = PAGE_READ | PAGE_WRITE;
8473         break;
8474     case 5:
8475         if (is_user) {
8476             *fsr = 1;
8477             return true;
8478         }
8479         *prot = PAGE_READ;
8480         break;
8481     case 6:
8482         *prot = PAGE_READ;
8483         break;
8484     default:
8485         /* Bad permission.  */
8486         *fsr = 1;
8487         return true;
8488     }
8489     *prot |= PAGE_EXEC;
8490     return false;
8491 }
8492
8493 /* get_phys_addr - get the physical address for this virtual address
8494  *
8495  * Find the physical address corresponding to the given virtual address,
8496  * by doing a translation table walk on MMU based systems or using the
8497  * MPU state on MPU based systems.
8498  *
8499  * Returns false if the translation was successful. Otherwise, phys_ptr, attrs,
8500  * prot and page_size may not be filled in, and the populated fsr value provides
8501  * information on why the translation aborted, in the format of a
8502  * DFSR/IFSR fault register, with the following caveats:
8503  *  * we honour the short vs long DFSR format differences.
8504  *  * the WnR bit is never set (the caller must do this).
8505  *  * for PSMAv5 based systems we don't bother to return a full FSR format
8506  *    value.
8507  *
8508  * @env: CPUARMState
8509  * @address: virtual address to get physical address for
8510  * @access_type: 0 for read, 1 for write, 2 for execute
8511  * @mmu_idx: MMU index indicating required translation regime
8512  * @phys_ptr: set to the physical address corresponding to the virtual address
8513  * @attrs: set to the memory transaction attributes to use
8514  * @prot: set to the permissions for the page containing phys_ptr
8515  * @page_size: set to the size of the page containing phys_ptr
8516  * @fsr: set to the DFSR/IFSR value on failure
8517  */
8518 static bool get_phys_addr(CPUARMState *env, target_ulong address,
8519                           MMUAccessType access_type, ARMMMUIdx mmu_idx,
8520                           hwaddr *phys_ptr, MemTxAttrs *attrs, int *prot,
8521                           target_ulong *page_size, uint32_t *fsr,
8522                           ARMMMUFaultInfo *fi)
8523 {
8524     if (mmu_idx == ARMMMUIdx_S12NSE0 || mmu_idx == ARMMMUIdx_S12NSE1) {
8525         /* Call ourselves recursively to do the stage 1 and then stage 2
8526          * translations.
8527          */
8528         if (arm_feature(env, ARM_FEATURE_EL2)) {
8529             hwaddr ipa;
8530             int s2_prot;
8531             int ret;
8532
8533             ret = get_phys_addr(env, address, access_type,
8534                                 stage_1_mmu_idx(mmu_idx), &ipa, attrs,
8535                                 prot, page_size, fsr, fi);
8536
8537             /* If S1 fails or S2 is disabled, return early.  */
8538             if (ret || regime_translation_disabled(env, ARMMMUIdx_S2NS)) {
8539                 *phys_ptr = ipa;
8540                 return ret;
8541             }
8542
8543             /* S1 is done. Now do S2 translation.  */
8544             ret = get_phys_addr_lpae(env, ipa, access_type, ARMMMUIdx_S2NS,
8545                                      phys_ptr, attrs, &s2_prot,
8546                                      page_size, fsr, fi);
8547             fi->s2addr = ipa;
8548             /* Combine the S1 and S2 perms.  */
8549             *prot &= s2_prot;
8550             return ret;
8551         } else {
8552             /*
8553              * For non-EL2 CPUs a stage1+stage2 translation is just stage 1.
8554              */
8555             mmu_idx = stage_1_mmu_idx(mmu_idx);
8556         }
8557     }
8558
8559     /* The page table entries may downgrade secure to non-secure, but
8560      * cannot upgrade an non-secure translation regime's attributes
8561      * to secure.
8562      */
8563     attrs->secure = regime_is_secure(env, mmu_idx);
8564     attrs->user = regime_is_user(env, mmu_idx);
8565
8566     /* Fast Context Switch Extension. This doesn't exist at all in v8.
8567      * In v7 and earlier it affects all stage 1 translations.
8568      */
8569     if (address < 0x02000000 && mmu_idx != ARMMMUIdx_S2NS
8570         && !arm_feature(env, ARM_FEATURE_V8)) {
8571         if (regime_el(env, mmu_idx) == 3) {
8572             address += env->cp15.fcseidr_s;
8573         } else {
8574             address += env->cp15.fcseidr_ns;
8575         }
8576     }
8577
8578     if (arm_feature(env, ARM_FEATURE_PMSA)) {
8579         bool ret;
8580         *page_size = TARGET_PAGE_SIZE;
8581
8582         if (arm_feature(env, ARM_FEATURE_V7)) {
8583             /* PMSAv7 */
8584             ret = get_phys_addr_pmsav7(env, address, access_type, mmu_idx,
8585                                        phys_ptr, prot, fsr);
8586         } else {
8587             /* Pre-v7 MPU */
8588             ret = get_phys_addr_pmsav5(env, address, access_type, mmu_idx,
8589                                        phys_ptr, prot, fsr);
8590         }
8591         qemu_log_mask(CPU_LOG_MMU, "PMSA MPU lookup for %s at 0x%08" PRIx32
8592                       " mmu_idx %u -> %s (prot %c%c%c)\n",
8593                       access_type == MMU_DATA_LOAD ? "reading" :
8594                       (access_type == MMU_DATA_STORE ? "writing" : "execute"),
8595                       (uint32_t)address, mmu_idx,
8596                       ret ? "Miss" : "Hit",
8597                       *prot & PAGE_READ ? 'r' : '-',
8598                       *prot & PAGE_WRITE ? 'w' : '-',
8599                       *prot & PAGE_EXEC ? 'x' : '-');
8600
8601         return ret;
8602     }
8603
8604     /* Definitely a real MMU, not an MPU */
8605
8606     if (regime_translation_disabled(env, mmu_idx)) {
8607         /* MMU disabled. */
8608         *phys_ptr = address;
8609         *prot = PAGE_READ | PAGE_WRITE | PAGE_EXEC;
8610         *page_size = TARGET_PAGE_SIZE;
8611         return 0;
8612     }
8613
8614     if (regime_using_lpae_format(env, mmu_idx)) {
8615         return get_phys_addr_lpae(env, address, access_type, mmu_idx, phys_ptr,
8616                                   attrs, prot, page_size, fsr, fi);
8617     } else if (regime_sctlr(env, mmu_idx) & SCTLR_XP) {
8618         return get_phys_addr_v6(env, address, access_type, mmu_idx, phys_ptr,
8619                                 attrs, prot, page_size, fsr, fi);
8620     } else {
8621         return get_phys_addr_v5(env, address, access_type, mmu_idx, phys_ptr,
8622                                 prot, page_size, fsr, fi);
8623     }
8624 }
8625
8626 /* Walk the page table and (if the mapping exists) add the page
8627  * to the TLB. Return false on success, or true on failure. Populate
8628  * fsr with ARM DFSR/IFSR fault register format value on failure.
8629  */
8630 bool arm_tlb_fill(CPUState *cs, vaddr address,
8631                   MMUAccessType access_type, int mmu_idx, uint32_t *fsr,
8632                   ARMMMUFaultInfo *fi)
8633 {
8634     ARMCPU *cpu = ARM_CPU(cs);
8635     CPUARMState *env = &cpu->env;
8636     hwaddr phys_addr;
8637     target_ulong page_size;
8638     int prot;
8639     int ret;
8640     MemTxAttrs attrs = {};
8641
8642     ret = get_phys_addr(env, address, access_type,
8643                         core_to_arm_mmu_idx(env, mmu_idx), &phys_addr,
8644                         &attrs, &prot, &page_size, fsr, fi);
8645     if (!ret) {
8646         /* Map a single [sub]page.  */
8647         phys_addr &= TARGET_PAGE_MASK;
8648         address &= TARGET_PAGE_MASK;
8649         tlb_set_page_with_attrs(cs, address, phys_addr, attrs,
8650                                 prot, mmu_idx, page_size);
8651         return 0;
8652     }
8653
8654     return ret;
8655 }
8656
8657 hwaddr arm_cpu_get_phys_page_attrs_debug(CPUState *cs, vaddr addr,
8658                                          MemTxAttrs *attrs)
8659 {
8660     ARMCPU *cpu = ARM_CPU(cs);
8661     CPUARMState *env = &cpu->env;
8662     hwaddr phys_addr;
8663     target_ulong page_size;
8664     int prot;
8665     bool ret;
8666     uint32_t fsr;
8667     ARMMMUFaultInfo fi = {};
8668     ARMMMUIdx mmu_idx = core_to_arm_mmu_idx(env, cpu_mmu_index(env, false));
8669
8670     *attrs = (MemTxAttrs) {};
8671
8672     ret = get_phys_addr(env, addr, 0, mmu_idx, &phys_addr,
8673                         attrs, &prot, &page_size, &fsr, &fi);
8674
8675     if (ret) {
8676         return -1;
8677     }
8678     return phys_addr;
8679 }
8680
8681 uint32_t HELPER(v7m_mrs)(CPUARMState *env, uint32_t reg)
8682 {
8683     uint32_t mask;
8684     unsigned el = arm_current_el(env);
8685
8686     /* First handle registers which unprivileged can read */
8687
8688     switch (reg) {
8689     case 0 ... 7: /* xPSR sub-fields */
8690         mask = 0;
8691         if ((reg & 1) && el) {
8692             mask |= XPSR_EXCP; /* IPSR (unpriv. reads as zero) */
8693         }
8694         if (!(reg & 4)) {
8695             mask |= XPSR_NZCV | XPSR_Q; /* APSR */
8696         }
8697         /* EPSR reads as zero */
8698         return xpsr_read(env) & mask;
8699         break;
8700     case 20: /* CONTROL */
8701         return env->v7m.control;
8702     }
8703
8704     if (el == 0) {
8705         return 0; /* unprivileged reads others as zero */
8706     }
8707
8708     switch (reg) {
8709     case 8: /* MSP */
8710         return (env->v7m.control & R_V7M_CONTROL_SPSEL_MASK) ?
8711             env->v7m.other_sp : env->regs[13];
8712     case 9: /* PSP */
8713         return (env->v7m.control & R_V7M_CONTROL_SPSEL_MASK) ?
8714             env->regs[13] : env->v7m.other_sp;
8715     case 16: /* PRIMASK */
8716         return (env->daif & PSTATE_I) != 0;
8717     case 17: /* BASEPRI */
8718     case 18: /* BASEPRI_MAX */
8719         return env->v7m.basepri;
8720     case 19: /* FAULTMASK */
8721         return (env->daif & PSTATE_F) != 0;
8722     default:
8723         qemu_log_mask(LOG_GUEST_ERROR, "Attempt to read unknown special"
8724                                        " register %d\n", reg);
8725         return 0;
8726     }
8727 }
8728
8729 void HELPER(v7m_msr)(CPUARMState *env, uint32_t maskreg, uint32_t val)
8730 {
8731     /* We're passed bits [11..0] of the instruction; extract
8732      * SYSm and the mask bits.
8733      * Invalid combinations of SYSm and mask are UNPREDICTABLE;
8734      * we choose to treat them as if the mask bits were valid.
8735      * NB that the pseudocode 'mask' variable is bits [11..10],
8736      * whereas ours is [11..8].
8737      */
8738     uint32_t mask = extract32(maskreg, 8, 4);
8739     uint32_t reg = extract32(maskreg, 0, 8);
8740
8741     if (arm_current_el(env) == 0 && reg > 7) {
8742         /* only xPSR sub-fields may be written by unprivileged */
8743         return;
8744     }
8745
8746     switch (reg) {
8747     case 0 ... 7: /* xPSR sub-fields */
8748         /* only APSR is actually writable */
8749         if (!(reg & 4)) {
8750             uint32_t apsrmask = 0;
8751
8752             if (mask & 8) {
8753                 apsrmask |= XPSR_NZCV | XPSR_Q;
8754             }
8755             if ((mask & 4) && arm_feature(env, ARM_FEATURE_THUMB_DSP)) {
8756                 apsrmask |= XPSR_GE;
8757             }
8758             xpsr_write(env, val, apsrmask);
8759         }
8760         break;
8761     case 8: /* MSP */
8762         if (env->v7m.control & R_V7M_CONTROL_SPSEL_MASK) {
8763             env->v7m.other_sp = val;
8764         } else {
8765             env->regs[13] = val;
8766         }
8767         break;
8768     case 9: /* PSP */
8769         if (env->v7m.control & R_V7M_CONTROL_SPSEL_MASK) {
8770             env->regs[13] = val;
8771         } else {
8772             env->v7m.other_sp = val;
8773         }
8774         break;
8775     case 16: /* PRIMASK */
8776         if (val & 1) {
8777             env->daif |= PSTATE_I;
8778         } else {
8779             env->daif &= ~PSTATE_I;
8780         }
8781         break;
8782     case 17: /* BASEPRI */
8783         env->v7m.basepri = val & 0xff;
8784         break;
8785     case 18: /* BASEPRI_MAX */
8786         val &= 0xff;
8787         if (val != 0 && (val < env->v7m.basepri || env->v7m.basepri == 0))
8788             env->v7m.basepri = val;
8789         break;
8790     case 19: /* FAULTMASK */
8791         if (val & 1) {
8792             env->daif |= PSTATE_F;
8793         } else {
8794             env->daif &= ~PSTATE_F;
8795         }
8796         break;
8797     case 20: /* CONTROL */
8798         /* Writing to the SPSEL bit only has an effect if we are in
8799          * thread mode; other bits can be updated by any privileged code.
8800          * switch_v7m_sp() deals with updating the SPSEL bit in
8801          * env->v7m.control, so we only need update the others.
8802          */
8803         if (env->v7m.exception == 0) {
8804             switch_v7m_sp(env, (val & R_V7M_CONTROL_SPSEL_MASK) != 0);
8805         }
8806         env->v7m.control &= ~R_V7M_CONTROL_NPRIV_MASK;
8807         env->v7m.control |= val & R_V7M_CONTROL_NPRIV_MASK;
8808         break;
8809     default:
8810         qemu_log_mask(LOG_GUEST_ERROR, "Attempt to write unknown special"
8811                                        " register %d\n", reg);
8812         return;
8813     }
8814 }
8815
8816 #endif
8817
8818 void HELPER(dc_zva)(CPUARMState *env, uint64_t vaddr_in)
8819 {
8820     /* Implement DC ZVA, which zeroes a fixed-length block of memory.
8821      * Note that we do not implement the (architecturally mandated)
8822      * alignment fault for attempts to use this on Device memory
8823      * (which matches the usual QEMU behaviour of not implementing either
8824      * alignment faults or any memory attribute handling).
8825      */
8826
8827     ARMCPU *cpu = arm_env_get_cpu(env);
8828     uint64_t blocklen = 4 << cpu->dcz_blocksize;
8829     uint64_t vaddr = vaddr_in & ~(blocklen - 1);
8830
8831 #ifndef CONFIG_USER_ONLY
8832     {
8833         /* Slightly awkwardly, QEMU's TARGET_PAGE_SIZE may be less than
8834          * the block size so we might have to do more than one TLB lookup.
8835          * We know that in fact for any v8 CPU the page size is at least 4K
8836          * and the block size must be 2K or less, but TARGET_PAGE_SIZE is only
8837          * 1K as an artefact of legacy v5 subpage support being present in the
8838          * same QEMU executable.
8839          */
8840         int maxidx = DIV_ROUND_UP(blocklen, TARGET_PAGE_SIZE);
8841         void *hostaddr[maxidx];
8842         int try, i;
8843         unsigned mmu_idx = cpu_mmu_index(env, false);
8844         TCGMemOpIdx oi = make_memop_idx(MO_UB, mmu_idx);
8845
8846         for (try = 0; try < 2; try++) {
8847
8848             for (i = 0; i < maxidx; i++) {
8849                 hostaddr[i] = tlb_vaddr_to_host(env,
8850                                                 vaddr + TARGET_PAGE_SIZE * i,
8851                                                 1, mmu_idx);
8852                 if (!hostaddr[i]) {
8853                     break;
8854                 }
8855             }
8856             if (i == maxidx) {
8857                 /* If it's all in the TLB it's fair game for just writing to;
8858                  * we know we don't need to update dirty status, etc.
8859                  */
8860                 for (i = 0; i < maxidx - 1; i++) {
8861                     memset(hostaddr[i], 0, TARGET_PAGE_SIZE);
8862                 }
8863                 memset(hostaddr[i], 0, blocklen - (i * TARGET_PAGE_SIZE));
8864                 return;
8865             }
8866             /* OK, try a store and see if we can populate the tlb. This
8867              * might cause an exception if the memory isn't writable,
8868              * in which case we will longjmp out of here. We must for
8869              * this purpose use the actual register value passed to us
8870              * so that we get the fault address right.
8871              */
8872             helper_ret_stb_mmu(env, vaddr_in, 0, oi, GETPC());
8873             /* Now we can populate the other TLB entries, if any */
8874             for (i = 0; i < maxidx; i++) {
8875                 uint64_t va = vaddr + TARGET_PAGE_SIZE * i;
8876                 if (va != (vaddr_in & TARGET_PAGE_MASK)) {
8877                     helper_ret_stb_mmu(env, va, 0, oi, GETPC());
8878                 }
8879             }
8880         }
8881
8882         /* Slow path (probably attempt to do this to an I/O device or
8883          * similar, or clearing of a block of code we have translations
8884          * cached for). Just do a series of byte writes as the architecture
8885          * demands. It's not worth trying to use a cpu_physical_memory_map(),
8886          * memset(), unmap() sequence here because:
8887          *  + we'd need to account for the blocksize being larger than a page
8888          *  + the direct-RAM access case is almost always going to be dealt
8889          *    with in the fastpath code above, so there's no speed benefit
8890          *  + we would have to deal with the map returning NULL because the
8891          *    bounce buffer was in use
8892          */
8893         for (i = 0; i < blocklen; i++) {
8894             helper_ret_stb_mmu(env, vaddr + i, 0, oi, GETPC());
8895         }
8896     }
8897 #else
8898     memset(g2h(vaddr), 0, blocklen);
8899 #endif
8900 }
8901
8902 /* Note that signed overflow is undefined in C.  The following routines are
8903    careful to use unsigned types where modulo arithmetic is required.
8904    Failure to do so _will_ break on newer gcc.  */
8905
8906 /* Signed saturating arithmetic.  */
8907
8908 /* Perform 16-bit signed saturating addition.  */
8909 static inline uint16_t add16_sat(uint16_t a, uint16_t b)
8910 {
8911     uint16_t res;
8912
8913     res = a + b;
8914     if (((res ^ a) & 0x8000) && !((a ^ b) & 0x8000)) {
8915         if (a & 0x8000)
8916             res = 0x8000;
8917         else
8918             res = 0x7fff;
8919     }
8920     return res;
8921 }
8922
8923 /* Perform 8-bit signed saturating addition.  */
8924 static inline uint8_t add8_sat(uint8_t a, uint8_t b)
8925 {
8926     uint8_t res;
8927
8928     res = a + b;
8929     if (((res ^ a) & 0x80) && !((a ^ b) & 0x80)) {
8930         if (a & 0x80)
8931             res = 0x80;
8932         else
8933             res = 0x7f;
8934     }
8935     return res;
8936 }
8937
8938 /* Perform 16-bit signed saturating subtraction.  */
8939 static inline uint16_t sub16_sat(uint16_t a, uint16_t b)
8940 {
8941     uint16_t res;
8942
8943     res = a - b;
8944     if (((res ^ a) & 0x8000) && ((a ^ b) & 0x8000)) {
8945         if (a & 0x8000)
8946             res = 0x8000;
8947         else
8948             res = 0x7fff;
8949     }
8950     return res;
8951 }
8952
8953 /* Perform 8-bit signed saturating subtraction.  */
8954 static inline uint8_t sub8_sat(uint8_t a, uint8_t b)
8955 {
8956     uint8_t res;
8957
8958     res = a - b;
8959     if (((res ^ a) & 0x80) && ((a ^ b) & 0x80)) {
8960         if (a & 0x80)
8961             res = 0x80;
8962         else
8963             res = 0x7f;
8964     }
8965     return res;
8966 }
8967
8968 #define ADD16(a, b, n) RESULT(add16_sat(a, b), n, 16);
8969 #define SUB16(a, b, n) RESULT(sub16_sat(a, b), n, 16);
8970 #define ADD8(a, b, n)  RESULT(add8_sat(a, b), n, 8);
8971 #define SUB8(a, b, n)  RESULT(sub8_sat(a, b), n, 8);
8972 #define PFX q
8973
8974 #include "op_addsub.h"
8975
8976 /* Unsigned saturating arithmetic.  */
8977 static inline uint16_t add16_usat(uint16_t a, uint16_t b)
8978 {
8979     uint16_t res;
8980     res = a + b;
8981     if (res < a)
8982         res = 0xffff;
8983     return res;
8984 }
8985
8986 static inline uint16_t sub16_usat(uint16_t a, uint16_t b)
8987 {
8988     if (a > b)
8989         return a - b;
8990     else
8991         return 0;
8992 }
8993
8994 static inline uint8_t add8_usat(uint8_t a, uint8_t b)
8995 {
8996     uint8_t res;
8997     res = a + b;
8998     if (res < a)
8999         res = 0xff;
9000     return res;
9001 }
9002
9003 static inline uint8_t sub8_usat(uint8_t a, uint8_t b)
9004 {
9005     if (a > b)
9006         return a - b;
9007     else
9008         return 0;
9009 }
9010
9011 #define ADD16(a, b, n) RESULT(add16_usat(a, b), n, 16);
9012 #define SUB16(a, b, n) RESULT(sub16_usat(a, b), n, 16);
9013 #define ADD8(a, b, n)  RESULT(add8_usat(a, b), n, 8);
9014 #define SUB8(a, b, n)  RESULT(sub8_usat(a, b), n, 8);
9015 #define PFX uq
9016
9017 #include "op_addsub.h"
9018
9019 /* Signed modulo arithmetic.  */
9020 #define SARITH16(a, b, n, op) do { \
9021     int32_t sum; \
9022     sum = (int32_t)(int16_t)(a) op (int32_t)(int16_t)(b); \
9023     RESULT(sum, n, 16); \
9024     if (sum >= 0) \
9025         ge |= 3 << (n * 2); \
9026     } while(0)
9027
9028 #define SARITH8(a, b, n, op) do { \
9029     int32_t sum; \
9030     sum = (int32_t)(int8_t)(a) op (int32_t)(int8_t)(b); \
9031     RESULT(sum, n, 8); \
9032     if (sum >= 0) \
9033         ge |= 1 << n; \
9034     } while(0)
9035
9036
9037 #define ADD16(a, b, n) SARITH16(a, b, n, +)
9038 #define SUB16(a, b, n) SARITH16(a, b, n, -)
9039 #define ADD8(a, b, n)  SARITH8(a, b, n, +)
9040 #define SUB8(a, b, n)  SARITH8(a, b, n, -)
9041 #define PFX s
9042 #define ARITH_GE
9043
9044 #include "op_addsub.h"
9045
9046 /* Unsigned modulo arithmetic.  */
9047 #define ADD16(a, b, n) do { \
9048     uint32_t sum; \
9049     sum = (uint32_t)(uint16_t)(a) + (uint32_t)(uint16_t)(b); \
9050     RESULT(sum, n, 16); \
9051     if ((sum >> 16) == 1) \
9052         ge |= 3 << (n * 2); \
9053     } while(0)
9054
9055 #define ADD8(a, b, n) do { \
9056     uint32_t sum; \
9057     sum = (uint32_t)(uint8_t)(a) + (uint32_t)(uint8_t)(b); \
9058     RESULT(sum, n, 8); \
9059     if ((sum >> 8) == 1) \
9060         ge |= 1 << n; \
9061     } while(0)
9062
9063 #define SUB16(a, b, n) do { \
9064     uint32_t sum; \
9065     sum = (uint32_t)(uint16_t)(a) - (uint32_t)(uint16_t)(b); \
9066     RESULT(sum, n, 16); \
9067     if ((sum >> 16) == 0) \
9068         ge |= 3 << (n * 2); \
9069     } while(0)
9070
9071 #define SUB8(a, b, n) do { \
9072     uint32_t sum; \
9073     sum = (uint32_t)(uint8_t)(a) - (uint32_t)(uint8_t)(b); \
9074     RESULT(sum, n, 8); \
9075     if ((sum >> 8) == 0) \
9076         ge |= 1 << n; \
9077     } while(0)
9078
9079 #define PFX u
9080 #define ARITH_GE
9081
9082 #include "op_addsub.h"
9083
9084 /* Halved signed arithmetic.  */
9085 #define ADD16(a, b, n) \
9086   RESULT(((int32_t)(int16_t)(a) + (int32_t)(int16_t)(b)) >> 1, n, 16)
9087 #define SUB16(a, b, n) \
9088   RESULT(((int32_t)(int16_t)(a) - (int32_t)(int16_t)(b)) >> 1, n, 16)
9089 #define ADD8(a, b, n) \
9090   RESULT(((int32_t)(int8_t)(a) + (int32_t)(int8_t)(b)) >> 1, n, 8)
9091 #define SUB8(a, b, n) \
9092   RESULT(((int32_t)(int8_t)(a) - (int32_t)(int8_t)(b)) >> 1, n, 8)
9093 #define PFX sh
9094
9095 #include "op_addsub.h"
9096
9097 /* Halved unsigned arithmetic.  */
9098 #define ADD16(a, b, n) \
9099   RESULT(((uint32_t)(uint16_t)(a) + (uint32_t)(uint16_t)(b)) >> 1, n, 16)
9100 #define SUB16(a, b, n) \
9101   RESULT(((uint32_t)(uint16_t)(a) - (uint32_t)(uint16_t)(b)) >> 1, n, 16)
9102 #define ADD8(a, b, n) \
9103   RESULT(((uint32_t)(uint8_t)(a) + (uint32_t)(uint8_t)(b)) >> 1, n, 8)
9104 #define SUB8(a, b, n) \
9105   RESULT(((uint32_t)(uint8_t)(a) - (uint32_t)(uint8_t)(b)) >> 1, n, 8)
9106 #define PFX uh
9107
9108 #include "op_addsub.h"
9109
9110 static inline uint8_t do_usad(uint8_t a, uint8_t b)
9111 {
9112     if (a > b)
9113         return a - b;
9114     else
9115         return b - a;
9116 }
9117
9118 /* Unsigned sum of absolute byte differences.  */
9119 uint32_t HELPER(usad8)(uint32_t a, uint32_t b)
9120 {
9121     uint32_t sum;
9122     sum = do_usad(a, b);
9123     sum += do_usad(a >> 8, b >> 8);
9124     sum += do_usad(a >> 16, b >>16);
9125     sum += do_usad(a >> 24, b >> 24);
9126     return sum;
9127 }
9128
9129 /* For ARMv6 SEL instruction.  */
9130 uint32_t HELPER(sel_flags)(uint32_t flags, uint32_t a, uint32_t b)
9131 {
9132     uint32_t mask;
9133
9134     mask = 0;
9135     if (flags & 1)
9136         mask |= 0xff;
9137     if (flags & 2)
9138         mask |= 0xff00;
9139     if (flags & 4)
9140         mask |= 0xff0000;
9141     if (flags & 8)
9142         mask |= 0xff000000;
9143     return (a & mask) | (b & ~mask);
9144 }
9145
9146 /* VFP support.  We follow the convention used for VFP instructions:
9147    Single precision routines have a "s" suffix, double precision a
9148    "d" suffix.  */
9149
9150 /* Convert host exception flags to vfp form.  */
9151 static inline int vfp_exceptbits_from_host(int host_bits)
9152 {
9153     int target_bits = 0;
9154
9155     if (host_bits & float_flag_invalid)
9156         target_bits |= 1;
9157     if (host_bits & float_flag_divbyzero)
9158         target_bits |= 2;
9159     if (host_bits & float_flag_overflow)
9160         target_bits |= 4;
9161     if (host_bits & (float_flag_underflow | float_flag_output_denormal))
9162         target_bits |= 8;
9163     if (host_bits & float_flag_inexact)
9164         target_bits |= 0x10;
9165     if (host_bits & float_flag_input_denormal)
9166         target_bits |= 0x80;
9167     return target_bits;
9168 }
9169
9170 uint32_t HELPER(vfp_get_fpscr)(CPUARMState *env)
9171 {
9172     int i;
9173     uint32_t fpscr;
9174
9175     fpscr = (env->vfp.xregs[ARM_VFP_FPSCR] & 0xffc8ffff)
9176             | (env->vfp.vec_len << 16)
9177             | (env->vfp.vec_stride << 20);
9178     i = get_float_exception_flags(&env->vfp.fp_status);
9179     i |= get_float_exception_flags(&env->vfp.standard_fp_status);
9180     fpscr |= vfp_exceptbits_from_host(i);
9181     return fpscr;
9182 }
9183
9184 uint32_t vfp_get_fpscr(CPUARMState *env)
9185 {
9186     return HELPER(vfp_get_fpscr)(env);
9187 }
9188
9189 /* Convert vfp exception flags to target form.  */
9190 static inline int vfp_exceptbits_to_host(int target_bits)
9191 {
9192     int host_bits = 0;
9193
9194     if (target_bits & 1)
9195         host_bits |= float_flag_invalid;
9196     if (target_bits & 2)
9197         host_bits |= float_flag_divbyzero;
9198     if (target_bits & 4)
9199         host_bits |= float_flag_overflow;
9200     if (target_bits & 8)
9201         host_bits |= float_flag_underflow;
9202     if (target_bits & 0x10)
9203         host_bits |= float_flag_inexact;
9204     if (target_bits & 0x80)
9205         host_bits |= float_flag_input_denormal;
9206     return host_bits;
9207 }
9208
9209 void HELPER(vfp_set_fpscr)(CPUARMState *env, uint32_t val)
9210 {
9211     int i;
9212     uint32_t changed;
9213
9214     changed = env->vfp.xregs[ARM_VFP_FPSCR];
9215     env->vfp.xregs[ARM_VFP_FPSCR] = (val & 0xffc8ffff);
9216     env->vfp.vec_len = (val >> 16) & 7;
9217     env->vfp.vec_stride = (val >> 20) & 3;
9218
9219     changed ^= val;
9220     if (changed & (3 << 22)) {
9221         i = (val >> 22) & 3;
9222         switch (i) {
9223         case FPROUNDING_TIEEVEN:
9224             i = float_round_nearest_even;
9225             break;
9226         case FPROUNDING_POSINF:
9227             i = float_round_up;
9228             break;
9229         case FPROUNDING_NEGINF:
9230             i = float_round_down;
9231             break;
9232         case FPROUNDING_ZERO:
9233             i = float_round_to_zero;
9234             break;
9235         }
9236         set_float_rounding_mode(i, &env->vfp.fp_status);
9237     }
9238     if (changed & (1 << 24)) {
9239         set_flush_to_zero((val & (1 << 24)) != 0, &env->vfp.fp_status);
9240         set_flush_inputs_to_zero((val & (1 << 24)) != 0, &env->vfp.fp_status);
9241     }
9242     if (changed & (1 << 25))
9243         set_default_nan_mode((val & (1 << 25)) != 0, &env->vfp.fp_status);
9244
9245     i = vfp_exceptbits_to_host(val);
9246     set_float_exception_flags(i, &env->vfp.fp_status);
9247     set_float_exception_flags(0, &env->vfp.standard_fp_status);
9248 }
9249
9250 void vfp_set_fpscr(CPUARMState *env, uint32_t val)
9251 {
9252     HELPER(vfp_set_fpscr)(env, val);
9253 }
9254
9255 #define VFP_HELPER(name, p) HELPER(glue(glue(vfp_,name),p))
9256
9257 #define VFP_BINOP(name) \
9258 float32 VFP_HELPER(name, s)(float32 a, float32 b, void *fpstp) \
9259 { \
9260     float_status *fpst = fpstp; \
9261     return float32_ ## name(a, b, fpst); \
9262 } \
9263 float64 VFP_HELPER(name, d)(float64 a, float64 b, void *fpstp) \
9264 { \
9265     float_status *fpst = fpstp; \
9266     return float64_ ## name(a, b, fpst); \
9267 }
9268 VFP_BINOP(add)
9269 VFP_BINOP(sub)
9270 VFP_BINOP(mul)
9271 VFP_BINOP(div)
9272 VFP_BINOP(min)
9273 VFP_BINOP(max)
9274 VFP_BINOP(minnum)
9275 VFP_BINOP(maxnum)
9276 #undef VFP_BINOP
9277
9278 float32 VFP_HELPER(neg, s)(float32 a)
9279 {
9280     return float32_chs(a);
9281 }
9282
9283 float64 VFP_HELPER(neg, d)(float64 a)
9284 {
9285     return float64_chs(a);
9286 }
9287
9288 float32 VFP_HELPER(abs, s)(float32 a)
9289 {
9290     return float32_abs(a);
9291 }
9292
9293 float64 VFP_HELPER(abs, d)(float64 a)
9294 {
9295     return float64_abs(a);
9296 }
9297
9298 float32 VFP_HELPER(sqrt, s)(float32 a, CPUARMState *env)
9299 {
9300     return float32_sqrt(a, &env->vfp.fp_status);
9301 }
9302
9303 float64 VFP_HELPER(sqrt, d)(float64 a, CPUARMState *env)
9304 {
9305     return float64_sqrt(a, &env->vfp.fp_status);
9306 }
9307
9308 /* XXX: check quiet/signaling case */
9309 #define DO_VFP_cmp(p, type) \
9310 void VFP_HELPER(cmp, p)(type a, type b, CPUARMState *env)  \
9311 { \
9312     uint32_t flags; \
9313     switch(type ## _compare_quiet(a, b, &env->vfp.fp_status)) { \
9314     case 0: flags = 0x6; break; \
9315     case -1: flags = 0x8; break; \
9316     case 1: flags = 0x2; break; \
9317     default: case 2: flags = 0x3; break; \
9318     } \
9319     env->vfp.xregs[ARM_VFP_FPSCR] = (flags << 28) \
9320         | (env->vfp.xregs[ARM_VFP_FPSCR] & 0x0fffffff); \
9321 } \
9322 void VFP_HELPER(cmpe, p)(type a, type b, CPUARMState *env) \
9323 { \
9324     uint32_t flags; \
9325     switch(type ## _compare(a, b, &env->vfp.fp_status)) { \
9326     case 0: flags = 0x6; break; \
9327     case -1: flags = 0x8; break; \
9328     case 1: flags = 0x2; break; \
9329     default: case 2: flags = 0x3; break; \
9330     } \
9331     env->vfp.xregs[ARM_VFP_FPSCR] = (flags << 28) \
9332         | (env->vfp.xregs[ARM_VFP_FPSCR] & 0x0fffffff); \
9333 }
9334 DO_VFP_cmp(s, float32)
9335 DO_VFP_cmp(d, float64)
9336 #undef DO_VFP_cmp
9337
9338 /* Integer to float and float to integer conversions */
9339
9340 #define CONV_ITOF(name, fsz, sign) \
9341     float##fsz HELPER(name)(uint32_t x, void *fpstp) \
9342 { \
9343     float_status *fpst = fpstp; \
9344     return sign##int32_to_##float##fsz((sign##int32_t)x, fpst); \
9345 }
9346
9347 #define CONV_FTOI(name, fsz, sign, round) \
9348 uint32_t HELPER(name)(float##fsz x, void *fpstp) \
9349 { \
9350     float_status *fpst = fpstp; \
9351     if (float##fsz##_is_any_nan(x)) { \
9352         float_raise(float_flag_invalid, fpst); \
9353         return 0; \
9354     } \
9355     return float##fsz##_to_##sign##int32##round(x, fpst); \
9356 }
9357
9358 #define FLOAT_CONVS(name, p, fsz, sign) \
9359 CONV_ITOF(vfp_##name##to##p, fsz, sign) \
9360 CONV_FTOI(vfp_to##name##p, fsz, sign, ) \
9361 CONV_FTOI(vfp_to##name##z##p, fsz, sign, _round_to_zero)
9362
9363 FLOAT_CONVS(si, s, 32, )
9364 FLOAT_CONVS(si, d, 64, )
9365 FLOAT_CONVS(ui, s, 32, u)
9366 FLOAT_CONVS(ui, d, 64, u)
9367
9368 #undef CONV_ITOF
9369 #undef CONV_FTOI
9370 #undef FLOAT_CONVS
9371
9372 /* floating point conversion */
9373 float64 VFP_HELPER(fcvtd, s)(float32 x, CPUARMState *env)
9374 {
9375     float64 r = float32_to_float64(x, &env->vfp.fp_status);
9376     /* ARM requires that S<->D conversion of any kind of NaN generates
9377      * a quiet NaN by forcing the most significant frac bit to 1.
9378      */
9379     return float64_maybe_silence_nan(r, &env->vfp.fp_status);
9380 }
9381
9382 float32 VFP_HELPER(fcvts, d)(float64 x, CPUARMState *env)
9383 {
9384     float32 r =  float64_to_float32(x, &env->vfp.fp_status);
9385     /* ARM requires that S<->D conversion of any kind of NaN generates
9386      * a quiet NaN by forcing the most significant frac bit to 1.
9387      */
9388     return float32_maybe_silence_nan(r, &env->vfp.fp_status);
9389 }
9390
9391 /* VFP3 fixed point conversion.  */
9392 #define VFP_CONV_FIX_FLOAT(name, p, fsz, isz, itype) \
9393 float##fsz HELPER(vfp_##name##to##p)(uint##isz##_t  x, uint32_t shift, \
9394                                      void *fpstp) \
9395 { \
9396     float_status *fpst = fpstp; \
9397     float##fsz tmp; \
9398     tmp = itype##_to_##float##fsz(x, fpst); \
9399     return float##fsz##_scalbn(tmp, -(int)shift, fpst); \
9400 }
9401
9402 /* Notice that we want only input-denormal exception flags from the
9403  * scalbn operation: the other possible flags (overflow+inexact if
9404  * we overflow to infinity, output-denormal) aren't correct for the
9405  * complete scale-and-convert operation.
9406  */
9407 #define VFP_CONV_FLOAT_FIX_ROUND(name, p, fsz, isz, itype, round) \
9408 uint##isz##_t HELPER(vfp_to##name##p##round)(float##fsz x, \
9409                                              uint32_t shift, \
9410                                              void *fpstp) \
9411 { \
9412     float_status *fpst = fpstp; \
9413     int old_exc_flags = get_float_exception_flags(fpst); \
9414     float##fsz tmp; \
9415     if (float##fsz##_is_any_nan(x)) { \
9416         float_raise(float_flag_invalid, fpst); \
9417         return 0; \
9418     } \
9419     tmp = float##fsz##_scalbn(x, shift, fpst); \
9420     old_exc_flags |= get_float_exception_flags(fpst) \
9421         & float_flag_input_denormal; \
9422     set_float_exception_flags(old_exc_flags, fpst); \
9423     return float##fsz##_to_##itype##round(tmp, fpst); \
9424 }
9425
9426 #define VFP_CONV_FIX(name, p, fsz, isz, itype)                   \
9427 VFP_CONV_FIX_FLOAT(name, p, fsz, isz, itype)                     \
9428 VFP_CONV_FLOAT_FIX_ROUND(name, p, fsz, isz, itype, _round_to_zero) \
9429 VFP_CONV_FLOAT_FIX_ROUND(name, p, fsz, isz, itype, )
9430
9431 #define VFP_CONV_FIX_A64(name, p, fsz, isz, itype)               \
9432 VFP_CONV_FIX_FLOAT(name, p, fsz, isz, itype)                     \
9433 VFP_CONV_FLOAT_FIX_ROUND(name, p, fsz, isz, itype, )
9434
9435 VFP_CONV_FIX(sh, d, 64, 64, int16)
9436 VFP_CONV_FIX(sl, d, 64, 64, int32)
9437 VFP_CONV_FIX_A64(sq, d, 64, 64, int64)
9438 VFP_CONV_FIX(uh, d, 64, 64, uint16)
9439 VFP_CONV_FIX(ul, d, 64, 64, uint32)
9440 VFP_CONV_FIX_A64(uq, d, 64, 64, uint64)
9441 VFP_CONV_FIX(sh, s, 32, 32, int16)
9442 VFP_CONV_FIX(sl, s, 32, 32, int32)
9443 VFP_CONV_FIX_A64(sq, s, 32, 64, int64)
9444 VFP_CONV_FIX(uh, s, 32, 32, uint16)
9445 VFP_CONV_FIX(ul, s, 32, 32, uint32)
9446 VFP_CONV_FIX_A64(uq, s, 32, 64, uint64)
9447 #undef VFP_CONV_FIX
9448 #undef VFP_CONV_FIX_FLOAT
9449 #undef VFP_CONV_FLOAT_FIX_ROUND
9450
9451 /* Set the current fp rounding mode and return the old one.
9452  * The argument is a softfloat float_round_ value.
9453  */
9454 uint32_t HELPER(set_rmode)(uint32_t rmode, CPUARMState *env)
9455 {
9456     float_status *fp_status = &env->vfp.fp_status;
9457
9458     uint32_t prev_rmode = get_float_rounding_mode(fp_status);
9459     set_float_rounding_mode(rmode, fp_status);
9460
9461     return prev_rmode;
9462 }
9463
9464 /* Set the current fp rounding mode in the standard fp status and return
9465  * the old one. This is for NEON instructions that need to change the
9466  * rounding mode but wish to use the standard FPSCR values for everything
9467  * else. Always set the rounding mode back to the correct value after
9468  * modifying it.
9469  * The argument is a softfloat float_round_ value.
9470  */
9471 uint32_t HELPER(set_neon_rmode)(uint32_t rmode, CPUARMState *env)
9472 {
9473     float_status *fp_status = &env->vfp.standard_fp_status;
9474
9475     uint32_t prev_rmode = get_float_rounding_mode(fp_status);
9476     set_float_rounding_mode(rmode, fp_status);
9477
9478     return prev_rmode;
9479 }
9480
9481 /* Half precision conversions.  */
9482 static float32 do_fcvt_f16_to_f32(uint32_t a, CPUARMState *env, float_status *s)
9483 {
9484     int ieee = (env->vfp.xregs[ARM_VFP_FPSCR] & (1 << 26)) == 0;
9485     float32 r = float16_to_float32(make_float16(a), ieee, s);
9486     if (ieee) {
9487         return float32_maybe_silence_nan(r, s);
9488     }
9489     return r;
9490 }
9491
9492 static uint32_t do_fcvt_f32_to_f16(float32 a, CPUARMState *env, float_status *s)
9493 {
9494     int ieee = (env->vfp.xregs[ARM_VFP_FPSCR] & (1 << 26)) == 0;
9495     float16 r = float32_to_float16(a, ieee, s);
9496     if (ieee) {
9497         r = float16_maybe_silence_nan(r, s);
9498     }
9499     return float16_val(r);
9500 }
9501
9502 float32 HELPER(neon_fcvt_f16_to_f32)(uint32_t a, CPUARMState *env)
9503 {
9504     return do_fcvt_f16_to_f32(a, env, &env->vfp.standard_fp_status);
9505 }
9506
9507 uint32_t HELPER(neon_fcvt_f32_to_f16)(float32 a, CPUARMState *env)
9508 {
9509     return do_fcvt_f32_to_f16(a, env, &env->vfp.standard_fp_status);
9510 }
9511
9512 float32 HELPER(vfp_fcvt_f16_to_f32)(uint32_t a, CPUARMState *env)
9513 {
9514     return do_fcvt_f16_to_f32(a, env, &env->vfp.fp_status);
9515 }
9516
9517 uint32_t HELPER(vfp_fcvt_f32_to_f16)(float32 a, CPUARMState *env)
9518 {
9519     return do_fcvt_f32_to_f16(a, env, &env->vfp.fp_status);
9520 }
9521
9522 float64 HELPER(vfp_fcvt_f16_to_f64)(uint32_t a, CPUARMState *env)
9523 {
9524     int ieee = (env->vfp.xregs[ARM_VFP_FPSCR] & (1 << 26)) == 0;
9525     float64 r = float16_to_float64(make_float16(a), ieee, &env->vfp.fp_status);
9526     if (ieee) {
9527         return float64_maybe_silence_nan(r, &env->vfp.fp_status);
9528     }
9529     return r;
9530 }
9531
9532 uint32_t HELPER(vfp_fcvt_f64_to_f16)(float64 a, CPUARMState *env)
9533 {
9534     int ieee = (env->vfp.xregs[ARM_VFP_FPSCR] & (1 << 26)) == 0;
9535     float16 r = float64_to_float16(a, ieee, &env->vfp.fp_status);
9536     if (ieee) {
9537         r = float16_maybe_silence_nan(r, &env->vfp.fp_status);
9538     }
9539     return float16_val(r);
9540 }
9541
9542 #define float32_two make_float32(0x40000000)
9543 #define float32_three make_float32(0x40400000)
9544 #define float32_one_point_five make_float32(0x3fc00000)
9545
9546 float32 HELPER(recps_f32)(float32 a, float32 b, CPUARMState *env)
9547 {
9548     float_status *s = &env->vfp.standard_fp_status;
9549     if ((float32_is_infinity(a) && float32_is_zero_or_denormal(b)) ||
9550         (float32_is_infinity(b) && float32_is_zero_or_denormal(a))) {
9551         if (!(float32_is_zero(a) || float32_is_zero(b))) {
9552             float_raise(float_flag_input_denormal, s);
9553         }
9554         return float32_two;
9555     }
9556     return float32_sub(float32_two, float32_mul(a, b, s), s);
9557 }
9558
9559 float32 HELPER(rsqrts_f32)(float32 a, float32 b, CPUARMState *env)
9560 {
9561     float_status *s = &env->vfp.standard_fp_status;
9562     float32 product;
9563     if ((float32_is_infinity(a) && float32_is_zero_or_denormal(b)) ||
9564         (float32_is_infinity(b) && float32_is_zero_or_denormal(a))) {
9565         if (!(float32_is_zero(a) || float32_is_zero(b))) {
9566             float_raise(float_flag_input_denormal, s);
9567         }
9568         return float32_one_point_five;
9569     }
9570     product = float32_mul(a, b, s);
9571     return float32_div(float32_sub(float32_three, product, s), float32_two, s);
9572 }
9573
9574 /* NEON helpers.  */
9575
9576 /* Constants 256 and 512 are used in some helpers; we avoid relying on
9577  * int->float conversions at run-time.  */
9578 #define float64_256 make_float64(0x4070000000000000LL)
9579 #define float64_512 make_float64(0x4080000000000000LL)
9580 #define float32_maxnorm make_float32(0x7f7fffff)
9581 #define float64_maxnorm make_float64(0x7fefffffffffffffLL)
9582
9583 /* Reciprocal functions
9584  *
9585  * The algorithm that must be used to calculate the estimate
9586  * is specified by the ARM ARM, see FPRecipEstimate()
9587  */
9588
9589 static float64 recip_estimate(float64 a, float_status *real_fp_status)
9590 {
9591     /* These calculations mustn't set any fp exception flags,
9592      * so we use a local copy of the fp_status.
9593      */
9594     float_status dummy_status = *real_fp_status;
9595     float_status *s = &dummy_status;
9596     /* q = (int)(a * 512.0) */
9597     float64 q = float64_mul(float64_512, a, s);
9598     int64_t q_int = float64_to_int64_round_to_zero(q, s);
9599
9600     /* r = 1.0 / (((double)q + 0.5) / 512.0) */
9601     q = int64_to_float64(q_int, s);
9602     q = float64_add(q, float64_half, s);
9603     q = float64_div(q, float64_512, s);
9604     q = float64_div(float64_one, q, s);
9605
9606     /* s = (int)(256.0 * r + 0.5) */
9607     q = float64_mul(q, float64_256, s);
9608     q = float64_add(q, float64_half, s);
9609     q_int = float64_to_int64_round_to_zero(q, s);
9610
9611     /* return (double)s / 256.0 */
9612     return float64_div(int64_to_float64(q_int, s), float64_256, s);
9613 }
9614
9615 /* Common wrapper to call recip_estimate */
9616 static float64 call_recip_estimate(float64 num, int off, float_status *fpst)
9617 {
9618     uint64_t val64 = float64_val(num);
9619     uint64_t frac = extract64(val64, 0, 52);
9620     int64_t exp = extract64(val64, 52, 11);
9621     uint64_t sbit;
9622     float64 scaled, estimate;
9623
9624     /* Generate the scaled number for the estimate function */
9625     if (exp == 0) {
9626         if (extract64(frac, 51, 1) == 0) {
9627             exp = -1;
9628             frac = extract64(frac, 0, 50) << 2;
9629         } else {
9630             frac = extract64(frac, 0, 51) << 1;
9631         }
9632     }
9633
9634     /* scaled = '0' : '01111111110' : fraction<51:44> : Zeros(44); */
9635     scaled = make_float64((0x3feULL << 52)
9636                           | extract64(frac, 44, 8) << 44);
9637
9638     estimate = recip_estimate(scaled, fpst);
9639
9640     /* Build new result */
9641     val64 = float64_val(estimate);
9642     sbit = 0x8000000000000000ULL & val64;
9643     exp = off - exp;
9644     frac = extract64(val64, 0, 52);
9645
9646     if (exp == 0) {
9647         frac = 1ULL << 51 | extract64(frac, 1, 51);
9648     } else if (exp == -1) {
9649         frac = 1ULL << 50 | extract64(frac, 2, 50);
9650         exp = 0;
9651     }
9652
9653     return make_float64(sbit | (exp << 52) | frac);
9654 }
9655
9656 static bool round_to_inf(float_status *fpst, bool sign_bit)
9657 {
9658     switch (fpst->float_rounding_mode) {
9659     case float_round_nearest_even: /* Round to Nearest */
9660         return true;
9661     case float_round_up: /* Round to +Inf */
9662         return !sign_bit;
9663     case float_round_down: /* Round to -Inf */
9664         return sign_bit;
9665     case float_round_to_zero: /* Round to Zero */
9666         return false;
9667     }
9668
9669     g_assert_not_reached();
9670 }
9671
9672 float32 HELPER(recpe_f32)(float32 input, void *fpstp)
9673 {
9674     float_status *fpst = fpstp;
9675     float32 f32 = float32_squash_input_denormal(input, fpst);
9676     uint32_t f32_val = float32_val(f32);
9677     uint32_t f32_sbit = 0x80000000ULL & f32_val;
9678     int32_t f32_exp = extract32(f32_val, 23, 8);
9679     uint32_t f32_frac = extract32(f32_val, 0, 23);
9680     float64 f64, r64;
9681     uint64_t r64_val;
9682     int64_t r64_exp;
9683     uint64_t r64_frac;
9684
9685     if (float32_is_any_nan(f32)) {
9686         float32 nan = f32;
9687         if (float32_is_signaling_nan(f32, fpst)) {
9688             float_raise(float_flag_invalid, fpst);
9689             nan = float32_maybe_silence_nan(f32, fpst);
9690         }
9691         if (fpst->default_nan_mode) {
9692             nan =  float32_default_nan(fpst);
9693         }
9694         return nan;
9695     } else if (float32_is_infinity(f32)) {
9696         return float32_set_sign(float32_zero, float32_is_neg(f32));
9697     } else if (float32_is_zero(f32)) {
9698         float_raise(float_flag_divbyzero, fpst);
9699         return float32_set_sign(float32_infinity, float32_is_neg(f32));
9700     } else if ((f32_val & ~(1ULL << 31)) < (1ULL << 21)) {
9701         /* Abs(value) < 2.0^-128 */
9702         float_raise(float_flag_overflow | float_flag_inexact, fpst);
9703         if (round_to_inf(fpst, f32_sbit)) {
9704             return float32_set_sign(float32_infinity, float32_is_neg(f32));
9705         } else {
9706             return float32_set_sign(float32_maxnorm, float32_is_neg(f32));
9707         }
9708     } else if (f32_exp >= 253 && fpst->flush_to_zero) {
9709         float_raise(float_flag_underflow, fpst);
9710         return float32_set_sign(float32_zero, float32_is_neg(f32));
9711     }
9712
9713
9714     f64 = make_float64(((int64_t)(f32_exp) << 52) | (int64_t)(f32_frac) << 29);
9715     r64 = call_recip_estimate(f64, 253, fpst);
9716     r64_val = float64_val(r64);
9717     r64_exp = extract64(r64_val, 52, 11);
9718     r64_frac = extract64(r64_val, 0, 52);
9719
9720     /* result = sign : result_exp<7:0> : fraction<51:29>; */
9721     return make_float32(f32_sbit |
9722                         (r64_exp & 0xff) << 23 |
9723                         extract64(r64_frac, 29, 24));
9724 }
9725
9726 float64 HELPER(recpe_f64)(float64 input, void *fpstp)
9727 {
9728     float_status *fpst = fpstp;
9729     float64 f64 = float64_squash_input_denormal(input, fpst);
9730     uint64_t f64_val = float64_val(f64);
9731     uint64_t f64_sbit = 0x8000000000000000ULL & f64_val;
9732     int64_t f64_exp = extract64(f64_val, 52, 11);
9733     float64 r64;
9734     uint64_t r64_val;
9735     int64_t r64_exp;
9736     uint64_t r64_frac;
9737
9738     /* Deal with any special cases */
9739     if (float64_is_any_nan(f64)) {
9740         float64 nan = f64;
9741         if (float64_is_signaling_nan(f64, fpst)) {
9742             float_raise(float_flag_invalid, fpst);
9743             nan = float64_maybe_silence_nan(f64, fpst);
9744         }
9745         if (fpst->default_nan_mode) {
9746             nan =  float64_default_nan(fpst);
9747         }
9748         return nan;
9749     } else if (float64_is_infinity(f64)) {
9750         return float64_set_sign(float64_zero, float64_is_neg(f64));
9751     } else if (float64_is_zero(f64)) {
9752         float_raise(float_flag_divbyzero, fpst);
9753         return float64_set_sign(float64_infinity, float64_is_neg(f64));
9754     } else if ((f64_val & ~(1ULL << 63)) < (1ULL << 50)) {
9755         /* Abs(value) < 2.0^-1024 */
9756         float_raise(float_flag_overflow | float_flag_inexact, fpst);
9757         if (round_to_inf(fpst, f64_sbit)) {
9758             return float64_set_sign(float64_infinity, float64_is_neg(f64));
9759         } else {
9760             return float64_set_sign(float64_maxnorm, float64_is_neg(f64));
9761         }
9762     } else if (f64_exp >= 2045 && fpst->flush_to_zero) {
9763         float_raise(float_flag_underflow, fpst);
9764         return float64_set_sign(float64_zero, float64_is_neg(f64));
9765     }
9766
9767     r64 = call_recip_estimate(f64, 2045, fpst);
9768     r64_val = float64_val(r64);
9769     r64_exp = extract64(r64_val, 52, 11);
9770     r64_frac = extract64(r64_val, 0, 52);
9771
9772     /* result = sign : result_exp<10:0> : fraction<51:0> */
9773     return make_float64(f64_sbit |
9774                         ((r64_exp & 0x7ff) << 52) |
9775                         r64_frac);
9776 }
9777
9778 /* The algorithm that must be used to calculate the estimate
9779  * is specified by the ARM ARM.
9780  */
9781 static float64 recip_sqrt_estimate(float64 a, float_status *real_fp_status)
9782 {
9783     /* These calculations mustn't set any fp exception flags,
9784      * so we use a local copy of the fp_status.
9785      */
9786     float_status dummy_status = *real_fp_status;
9787     float_status *s = &dummy_status;
9788     float64 q;
9789     int64_t q_int;
9790
9791     if (float64_lt(a, float64_half, s)) {
9792         /* range 0.25 <= a < 0.5 */
9793
9794         /* a in units of 1/512 rounded down */
9795         /* q0 = (int)(a * 512.0);  */
9796         q = float64_mul(float64_512, a, s);
9797         q_int = float64_to_int64_round_to_zero(q, s);
9798
9799         /* reciprocal root r */
9800         /* r = 1.0 / sqrt(((double)q0 + 0.5) / 512.0);  */
9801         q = int64_to_float64(q_int, s);
9802         q = float64_add(q, float64_half, s);
9803         q = float64_div(q, float64_512, s);
9804         q = float64_sqrt(q, s);
9805         q = float64_div(float64_one, q, s);
9806     } else {
9807         /* range 0.5 <= a < 1.0 */
9808
9809         /* a in units of 1/256 rounded down */
9810         /* q1 = (int)(a * 256.0); */
9811         q = float64_mul(float64_256, a, s);
9812         int64_t q_int = float64_to_int64_round_to_zero(q, s);
9813
9814         /* reciprocal root r */
9815         /* r = 1.0 /sqrt(((double)q1 + 0.5) / 256); */
9816         q = int64_to_float64(q_int, s);
9817         q = float64_add(q, float64_half, s);
9818         q = float64_div(q, float64_256, s);
9819         q = float64_sqrt(q, s);
9820         q = float64_div(float64_one, q, s);
9821     }
9822     /* r in units of 1/256 rounded to nearest */
9823     /* s = (int)(256.0 * r + 0.5); */
9824
9825     q = float64_mul(q, float64_256,s );
9826     q = float64_add(q, float64_half, s);
9827     q_int = float64_to_int64_round_to_zero(q, s);
9828
9829     /* return (double)s / 256.0;*/
9830     return float64_div(int64_to_float64(q_int, s), float64_256, s);
9831 }
9832
9833 float32 HELPER(rsqrte_f32)(float32 input, void *fpstp)
9834 {
9835     float_status *s = fpstp;
9836     float32 f32 = float32_squash_input_denormal(input, s);
9837     uint32_t val = float32_val(f32);
9838     uint32_t f32_sbit = 0x80000000 & val;
9839     int32_t f32_exp = extract32(val, 23, 8);
9840     uint32_t f32_frac = extract32(val, 0, 23);
9841     uint64_t f64_frac;
9842     uint64_t val64;
9843     int result_exp;
9844     float64 f64;
9845
9846     if (float32_is_any_nan(f32)) {
9847         float32 nan = f32;
9848         if (float32_is_signaling_nan(f32, s)) {
9849             float_raise(float_flag_invalid, s);
9850             nan = float32_maybe_silence_nan(f32, s);
9851         }
9852         if (s->default_nan_mode) {
9853             nan =  float32_default_nan(s);
9854         }
9855         return nan;
9856     } else if (float32_is_zero(f32)) {
9857         float_raise(float_flag_divbyzero, s);
9858         return float32_set_sign(float32_infinity, float32_is_neg(f32));
9859     } else if (float32_is_neg(f32)) {
9860         float_raise(float_flag_invalid, s);
9861         return float32_default_nan(s);
9862     } else if (float32_is_infinity(f32)) {
9863         return float32_zero;
9864     }
9865
9866     /* Scale and normalize to a double-precision value between 0.25 and 1.0,
9867      * preserving the parity of the exponent.  */
9868
9869     f64_frac = ((uint64_t) f32_frac) << 29;
9870     if (f32_exp == 0) {
9871         while (extract64(f64_frac, 51, 1) == 0) {
9872             f64_frac = f64_frac << 1;
9873             f32_exp = f32_exp-1;
9874         }
9875         f64_frac = extract64(f64_frac, 0, 51) << 1;
9876     }
9877
9878     if (extract64(f32_exp, 0, 1) == 0) {
9879         f64 = make_float64(((uint64_t) f32_sbit) << 32
9880                            | (0x3feULL << 52)
9881                            | f64_frac);
9882     } else {
9883         f64 = make_float64(((uint64_t) f32_sbit) << 32
9884                            | (0x3fdULL << 52)
9885                            | f64_frac);
9886     }
9887
9888     result_exp = (380 - f32_exp) / 2;
9889
9890     f64 = recip_sqrt_estimate(f64, s);
9891
9892     val64 = float64_val(f64);
9893
9894     val = ((result_exp & 0xff) << 23)
9895         | ((val64 >> 29)  & 0x7fffff);
9896     return make_float32(val);
9897 }
9898
9899 float64 HELPER(rsqrte_f64)(float64 input, void *fpstp)
9900 {
9901     float_status *s = fpstp;
9902     float64 f64 = float64_squash_input_denormal(input, s);
9903     uint64_t val = float64_val(f64);
9904     uint64_t f64_sbit = 0x8000000000000000ULL & val;
9905     int64_t f64_exp = extract64(val, 52, 11);
9906     uint64_t f64_frac = extract64(val, 0, 52);
9907     int64_t result_exp;
9908     uint64_t result_frac;
9909
9910     if (float64_is_any_nan(f64)) {
9911         float64 nan = f64;
9912         if (float64_is_signaling_nan(f64, s)) {
9913             float_raise(float_flag_invalid, s);
9914             nan = float64_maybe_silence_nan(f64, s);
9915         }
9916         if (s->default_nan_mode) {
9917             nan =  float64_default_nan(s);
9918         }
9919         return nan;
9920     } else if (float64_is_zero(f64)) {
9921         float_raise(float_flag_divbyzero, s);
9922         return float64_set_sign(float64_infinity, float64_is_neg(f64));
9923     } else if (float64_is_neg(f64)) {
9924         float_raise(float_flag_invalid, s);
9925         return float64_default_nan(s);
9926     } else if (float64_is_infinity(f64)) {
9927         return float64_zero;
9928     }
9929
9930     /* Scale and normalize to a double-precision value between 0.25 and 1.0,
9931      * preserving the parity of the exponent.  */
9932
9933     if (f64_exp == 0) {
9934         while (extract64(f64_frac, 51, 1) == 0) {
9935             f64_frac = f64_frac << 1;
9936             f64_exp = f64_exp - 1;
9937         }
9938         f64_frac = extract64(f64_frac, 0, 51) << 1;
9939     }
9940
9941     if (extract64(f64_exp, 0, 1) == 0) {
9942         f64 = make_float64(f64_sbit
9943                            | (0x3feULL << 52)
9944                            | f64_frac);
9945     } else {
9946         f64 = make_float64(f64_sbit
9947                            | (0x3fdULL << 52)
9948                            | f64_frac);
9949     }
9950
9951     result_exp = (3068 - f64_exp) / 2;
9952
9953     f64 = recip_sqrt_estimate(f64, s);
9954
9955     result_frac = extract64(float64_val(f64), 0, 52);
9956
9957     return make_float64(f64_sbit |
9958                         ((result_exp & 0x7ff) << 52) |
9959                         result_frac);
9960 }
9961
9962 uint32_t HELPER(recpe_u32)(uint32_t a, void *fpstp)
9963 {
9964     float_status *s = fpstp;
9965     float64 f64;
9966
9967     if ((a & 0x80000000) == 0) {
9968         return 0xffffffff;
9969     }
9970
9971     f64 = make_float64((0x3feULL << 52)
9972                        | ((int64_t)(a & 0x7fffffff) << 21));
9973
9974     f64 = recip_estimate(f64, s);
9975
9976     return 0x80000000 | ((float64_val(f64) >> 21) & 0x7fffffff);
9977 }
9978
9979 uint32_t HELPER(rsqrte_u32)(uint32_t a, void *fpstp)
9980 {
9981     float_status *fpst = fpstp;
9982     float64 f64;
9983
9984     if ((a & 0xc0000000) == 0) {
9985         return 0xffffffff;
9986     }
9987
9988     if (a & 0x80000000) {
9989         f64 = make_float64((0x3feULL << 52)
9990                            | ((uint64_t)(a & 0x7fffffff) << 21));
9991     } else { /* bits 31-30 == '01' */
9992         f64 = make_float64((0x3fdULL << 52)
9993                            | ((uint64_t)(a & 0x3fffffff) << 22));
9994     }
9995
9996     f64 = recip_sqrt_estimate(f64, fpst);
9997
9998     return 0x80000000 | ((float64_val(f64) >> 21) & 0x7fffffff);
9999 }
10000
10001 /* VFPv4 fused multiply-accumulate */
10002 float32 VFP_HELPER(muladd, s)(float32 a, float32 b, float32 c, void *fpstp)
10003 {
10004     float_status *fpst = fpstp;
10005     return float32_muladd(a, b, c, 0, fpst);
10006 }
10007
10008 float64 VFP_HELPER(muladd, d)(float64 a, float64 b, float64 c, void *fpstp)
10009 {
10010     float_status *fpst = fpstp;
10011     return float64_muladd(a, b, c, 0, fpst);
10012 }
10013
10014 /* ARMv8 round to integral */
10015 float32 HELPER(rints_exact)(float32 x, void *fp_status)
10016 {
10017     return float32_round_to_int(x, fp_status);
10018 }
10019
10020 float64 HELPER(rintd_exact)(float64 x, void *fp_status)
10021 {
10022     return float64_round_to_int(x, fp_status);
10023 }
10024
10025 float32 HELPER(rints)(float32 x, void *fp_status)
10026 {
10027     int old_flags = get_float_exception_flags(fp_status), new_flags;
10028     float32 ret;
10029
10030     ret = float32_round_to_int(x, fp_status);
10031
10032     /* Suppress any inexact exceptions the conversion produced */
10033     if (!(old_flags & float_flag_inexact)) {
10034         new_flags = get_float_exception_flags(fp_status);
10035         set_float_exception_flags(new_flags & ~float_flag_inexact, fp_status);
10036     }
10037
10038     return ret;
10039 }
10040
10041 float64 HELPER(rintd)(float64 x, void *fp_status)
10042 {
10043     int old_flags = get_float_exception_flags(fp_status), new_flags;
10044     float64 ret;
10045
10046     ret = float64_round_to_int(x, fp_status);
10047
10048     new_flags = get_float_exception_flags(fp_status);
10049
10050     /* Suppress any inexact exceptions the conversion produced */
10051     if (!(old_flags & float_flag_inexact)) {
10052         new_flags = get_float_exception_flags(fp_status);
10053         set_float_exception_flags(new_flags & ~float_flag_inexact, fp_status);
10054     }
10055
10056     return ret;
10057 }
10058
10059 /* Convert ARM rounding mode to softfloat */
10060 int arm_rmode_to_sf(int rmode)
10061 {
10062     switch (rmode) {
10063     case FPROUNDING_TIEAWAY:
10064         rmode = float_round_ties_away;
10065         break;
10066     case FPROUNDING_ODD:
10067         /* FIXME: add support for TIEAWAY and ODD */
10068         qemu_log_mask(LOG_UNIMP, "arm: unimplemented rounding mode: %d\n",
10069                       rmode);
10070     case FPROUNDING_TIEEVEN:
10071     default:
10072         rmode = float_round_nearest_even;
10073         break;
10074     case FPROUNDING_POSINF:
10075         rmode = float_round_up;
10076         break;
10077     case FPROUNDING_NEGINF:
10078         rmode = float_round_down;
10079         break;
10080     case FPROUNDING_ZERO:
10081         rmode = float_round_to_zero;
10082         break;
10083     }
10084     return rmode;
10085 }
10086
10087 /* CRC helpers.
10088  * The upper bytes of val (above the number specified by 'bytes') must have
10089  * been zeroed out by the caller.
10090  */
10091 uint32_t HELPER(crc32)(uint32_t acc, uint32_t val, uint32_t bytes)
10092 {
10093     uint8_t buf[4];
10094
10095     stl_le_p(buf, val);
10096
10097     /* zlib crc32 converts the accumulator and output to one's complement.  */
10098     return crc32(acc ^ 0xffffffff, buf, bytes) ^ 0xffffffff;
10099 }
10100
10101 uint32_t HELPER(crc32c)(uint32_t acc, uint32_t val, uint32_t bytes)
10102 {
10103     uint8_t buf[4];
10104
10105     stl_le_p(buf, val);
10106
10107     /* Linux crc32c converts the output to one's complement.  */
10108     return crc32c(acc, buf, bytes) ^ 0xffffffff;
10109 }