target/riscv/cpu.c

   1 /*
   2  * QEMU RISC-V CPU
   3  *
   4  * Copyright (c) 2016-2017 Sagar Karandikar, [email protected]
   5  * Copyright (c) 2017-2018 SiFive, Inc.
   6  *
   7  * This program is free software; you can redistribute it and/or modify it
   8  * under the terms and conditions of the GNU General Public License,
   9  * version 2 or later, as published by the Free Software Foundation.
  10  *
  11  * This program is distributed in the hope it will be useful, but WITHOUT
  12  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  13  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  14  * more details.
  15  *
  16  * You should have received a copy of the GNU General Public License along with
  17  * this program.  If not, see <http://www.gnu.org/licenses/>.
  18  */
  19
  20 #include "qemu/osdep.h"
  21 #include "qemu/qemu-print.h"
  22 #include "qemu/ctype.h"
  23 #include "qemu/log.h"
  24 #include "cpu.h"
  25 #include "exec/exec-all.h"
  26 #include "qapi/error.h"
  27 #include "qemu/error-report.h"
  28 #include "hw/qdev-properties.h"
  29 #include "migration/vmstate.h"
  30 #include "fpu/softfloat-helpers.h"
  31
  32 /* RISC-V CPU definitions */
  33
  34 static const char riscv_exts[26] = "IEMAFDQCLBJTPVNSUHKORWXYZG";
  35
  36 const char * const riscv_int_regnames[] = {
  37   "x0/zero", "x1/ra",  "x2/sp",  "x3/gp",  "x4/tp",  "x5/t0",   "x6/t1",
  38   "x7/t2",   "x8/s0",  "x9/s1",  "x10/a0", "x11/a1", "x12/a2",  "x13/a3",
  39   "x14/a4",  "x15/a5", "x16/a6", "x17/a7", "x18/s2", "x19/s3",  "x20/s4",
  40   "x21/s5",  "x22/s6", "x23/s7", "x24/s8", "x25/s9", "x26/s10", "x27/s11",
  41   "x28/t3",  "x29/t4", "x30/t5", "x31/t6"
  42 };
  43
  44 const char * const riscv_fpr_regnames[] = {
  45   "f0/ft0",   "f1/ft1",  "f2/ft2",   "f3/ft3",   "f4/ft4",  "f5/ft5",
  46   "f6/ft6",   "f7/ft7",  "f8/fs0",   "f9/fs1",   "f10/fa0", "f11/fa1",
  47   "f12/fa2",  "f13/fa3", "f14/fa4",  "f15/fa5",  "f16/fa6", "f17/fa7",
  48   "f18/fs2",  "f19/fs3", "f20/fs4",  "f21/fs5",  "f22/fs6", "f23/fs7",
  49   "f24/fs8",  "f25/fs9", "f26/fs10", "f27/fs11", "f28/ft8", "f29/ft9",
  50   "f30/ft10", "f31/ft11"
  51 };
  52
  53 const char * const riscv_excp_names[] = {
  54     "misaligned_fetch",
  55     "fault_fetch",
  56     "illegal_instruction",
  57     "breakpoint",
  58     "misaligned_load",
  59     "fault_load",
  60     "misaligned_store",
  61     "fault_store",
  62     "user_ecall",
  63     "supervisor_ecall",
  64     "hypervisor_ecall",
  65     "machine_ecall",
  66     "exec_page_fault",
  67     "load_page_fault",
  68     "reserved",
  69     "store_page_fault",
  70     "reserved",
  71     "reserved",
  72     "reserved",
  73     "reserved",
  74     "guest_exec_page_fault",
  75     "guest_load_page_fault",
  76     "reserved",
  77     "guest_store_page_fault",
  78 };
  79
  80 const char * const riscv_intr_names[] = {
  81     "u_software",
  82     "s_software",
  83     "vs_software",
  84     "m_software",
  85     "u_timer",
  86     "s_timer",
  87     "vs_timer",
  88     "m_timer",
  89     "u_external",
  90     "vs_external",
  91     "h_external",
  92     "m_external",
  93     "reserved",
  94     "reserved",
  95     "reserved",
  96     "reserved"
  97 };
  98
  99 static void set_misa(CPURISCVState *env, target_ulong misa)
 100 {
 101     env->misa_mask = env->misa = misa;
 102 }
 103
 104 static void set_priv_version(CPURISCVState *env, int priv_ver)
 105 {
 106     env->priv_ver = priv_ver;
 107 }
 108
 109 static void set_feature(CPURISCVState *env, int feature)
 110 {
 111     env->features |= (1ULL << feature);
 112 }
 113
 114 static void set_resetvec(CPURISCVState *env, int resetvec)
 115 {
 116 #ifndef CONFIG_USER_ONLY
 117     env->resetvec = resetvec;
 118 #endif
 119 }
 120
 121 static void riscv_any_cpu_init(Object *obj)
 122 {
 123     CPURISCVState *env = &RISCV_CPU(obj)->env;
 124     set_misa(env, RVXLEN | RVI | RVM | RVA | RVF | RVD | RVC | RVU);
 125     set_priv_version(env, PRIV_VERSION_1_11_0);
 126     set_resetvec(env, DEFAULT_RSTVEC);
 127 }
 128
 129 #if defined(TARGET_RISCV32)
 130
 131 static void riscv_base32_cpu_init(Object *obj)
 132 {
 133     CPURISCVState *env = &RISCV_CPU(obj)->env;
 134     /* We set this in the realise function */
 135     set_misa(env, 0);
 136     set_resetvec(env, DEFAULT_RSTVEC);
 137 }
 138
 139 static void rv32gcsu_priv1_10_0_cpu_init(Object *obj)
 140 {
 141     CPURISCVState *env = &RISCV_CPU(obj)->env;
 142     set_misa(env, RV32 | RVI | RVM | RVA | RVF | RVD | RVC | RVS | RVU);
 143     set_priv_version(env, PRIV_VERSION_1_10_0);
 144     set_resetvec(env, DEFAULT_RSTVEC);
 145     set_feature(env, RISCV_FEATURE_PMP);
 146 }
 147
 148 static void rv32imacu_nommu_cpu_init(Object *obj)
 149 {
 150     CPURISCVState *env = &RISCV_CPU(obj)->env;
 151     set_misa(env, RV32 | RVI | RVM | RVA | RVC | RVU);
 152     set_priv_version(env, PRIV_VERSION_1_10_0);
 153     set_resetvec(env, DEFAULT_RSTVEC);
 154     set_feature(env, RISCV_FEATURE_PMP);
 155     qdev_prop_set_bit(DEVICE(obj), "mmu", false);
 156 }
 157
 158 static void rv32imafcu_nommu_cpu_init(Object *obj)
 159 {
 160     CPURISCVState *env = &RISCV_CPU(obj)->env;
 161     set_misa(env, RV32 | RVI | RVM | RVA | RVF | RVC | RVU);
 162     set_priv_version(env, PRIV_VERSION_1_10_0);
 163     set_resetvec(env, DEFAULT_RSTVEC);
 164     set_feature(env, RISCV_FEATURE_PMP);
 165     qdev_prop_set_bit(DEVICE(obj), "mmu", false);
 166 }
 167
 168 #elif defined(TARGET_RISCV64)
 169
 170 static void riscv_base64_cpu_init(Object *obj)
 171 {
 172     CPURISCVState *env = &RISCV_CPU(obj)->env;
 173     /* We set this in the realise function */
 174     set_misa(env, 0);
 175     set_resetvec(env, DEFAULT_RSTVEC);
 176 }
 177
 178 static void rv64gcsu_priv1_10_0_cpu_init(Object *obj)
 179 {
 180     CPURISCVState *env = &RISCV_CPU(obj)->env;
 181     set_misa(env, RV64 | RVI | RVM | RVA | RVF | RVD | RVC | RVS | RVU);
 182     set_priv_version(env, PRIV_VERSION_1_10_0);
 183     set_resetvec(env, DEFAULT_RSTVEC);
 184     set_feature(env, RISCV_FEATURE_PMP);
 185 }
 186
 187 static void rv64imacu_nommu_cpu_init(Object *obj)
 188 {
 189     CPURISCVState *env = &RISCV_CPU(obj)->env;
 190     set_misa(env, RV64 | RVI | RVM | RVA | RVC | RVU);
 191     set_priv_version(env, PRIV_VERSION_1_10_0);
 192     set_resetvec(env, DEFAULT_RSTVEC);
 193     set_feature(env, RISCV_FEATURE_PMP);
 194     qdev_prop_set_bit(DEVICE(obj), "mmu", false);
 195 }
 196
 197 #endif
 198
 199 static ObjectClass *riscv_cpu_class_by_name(const char *cpu_model)
 200 {
 201     ObjectClass *oc;
 202     char *typename;
 203     char **cpuname;
 204
 205     cpuname = g_strsplit(cpu_model, ",", 1);
 206     typename = g_strdup_printf(RISCV_CPU_TYPE_NAME("%s"), cpuname[0]);
 207     oc = object_class_by_name(typename);
 208     g_strfreev(cpuname);
 209     g_free(typename);
 210     if (!oc || !object_class_dynamic_cast(oc, TYPE_RISCV_CPU) ||
 211         object_class_is_abstract(oc)) {
 212         return NULL;
 213     }
 214     return oc;
 215 }
 216
 217 static void riscv_cpu_dump_state(CPUState *cs, FILE *f, int flags)
 218 {
 219     RISCVCPU *cpu = RISCV_CPU(cs);
 220     CPURISCVState *env = &cpu->env;
 221     int i;
 222
 223 #if !defined(CONFIG_USER_ONLY)
 224     if (riscv_has_ext(env, RVH)) {
 225         qemu_fprintf(f, " %s %d\n", "V      =  ", riscv_cpu_virt_enabled(env));
 226     }
 227 #endif
 228     qemu_fprintf(f, " %s " TARGET_FMT_lx "\n", "pc      ", env->pc);
 229 #ifndef CONFIG_USER_ONLY
 230     qemu_fprintf(f, " %s " TARGET_FMT_lx "\n", "mhartid ", env->mhartid);
 231     qemu_fprintf(f, " %s " TARGET_FMT_lx "\n", "mstatus ", env->mstatus);
 232 #ifdef TARGET_RISCV32
 233     qemu_fprintf(f, " %s " TARGET_FMT_lx "\n", "mstatush ", env->mstatush);
 234 #endif
 235     if (riscv_has_ext(env, RVH)) {
 236         qemu_fprintf(f, " %s " TARGET_FMT_lx "\n", "hstatus ", env->hstatus);
 237         qemu_fprintf(f, " %s " TARGET_FMT_lx "\n", "vsstatus ", env->vsstatus);
 238     }
 239     qemu_fprintf(f, " %s " TARGET_FMT_lx "\n", "mip     ", env->mip);
 240     qemu_fprintf(f, " %s " TARGET_FMT_lx "\n", "mie     ", env->mie);
 241     qemu_fprintf(f, " %s " TARGET_FMT_lx "\n", "mideleg ", env->mideleg);
 242     if (riscv_has_ext(env, RVH)) {
 243         qemu_fprintf(f, " %s " TARGET_FMT_lx "\n", "hideleg ", env->hideleg);
 244     }
 245     qemu_fprintf(f, " %s " TARGET_FMT_lx "\n", "medeleg ", env->medeleg);
 246     if (riscv_has_ext(env, RVH)) {
 247         qemu_fprintf(f, " %s " TARGET_FMT_lx "\n", "hedeleg ", env->hedeleg);
 248     }
 249     qemu_fprintf(f, " %s " TARGET_FMT_lx "\n", "mtvec   ", env->mtvec);
 250     qemu_fprintf(f, " %s " TARGET_FMT_lx "\n", "stvec   ", env->stvec);
 251     if (riscv_has_ext(env, RVH)) {
 252         qemu_fprintf(f, " %s " TARGET_FMT_lx "\n", "vstvec  ", env->vstvec);
 253     }
 254     qemu_fprintf(f, " %s " TARGET_FMT_lx "\n", "mepc    ", env->mepc);
 255     qemu_fprintf(f, " %s " TARGET_FMT_lx "\n", "sepc    ", env->sepc);
 256     if (riscv_has_ext(env, RVH)) {
 257         qemu_fprintf(f, " %s " TARGET_FMT_lx "\n", "vsepc   ", env->vsepc);
 258     }
 259     qemu_fprintf(f, " %s " TARGET_FMT_lx "\n", "mcause  ", env->mcause);
 260     qemu_fprintf(f, " %s " TARGET_FMT_lx "\n", "scause  ", env->scause);
 261     if (riscv_has_ext(env, RVH)) {
 262         qemu_fprintf(f, " %s " TARGET_FMT_lx "\n", "vscause ", env->vscause);
 263     }
 264     qemu_fprintf(f, " %s " TARGET_FMT_lx "\n", "mtval ", env->mtval);
 265     qemu_fprintf(f, " %s " TARGET_FMT_lx "\n", "stval ", env->sbadaddr);
 266     if (riscv_has_ext(env, RVH)) {
 267         qemu_fprintf(f, " %s " TARGET_FMT_lx "\n", "htval ", env->htval);
 268         qemu_fprintf(f, " %s " TARGET_FMT_lx "\n", "mtval2 ", env->mtval2);
 269     }
 270 #endif
 271
 272     for (i = 0; i < 32; i++) {
 273         qemu_fprintf(f, " %s " TARGET_FMT_lx,
 274                      riscv_int_regnames[i], env->gpr[i]);
 275         if ((i & 3) == 3) {
 276             qemu_fprintf(f, "\n");
 277         }
 278     }
 279     if (flags & CPU_DUMP_FPU) {
 280         for (i = 0; i < 32; i++) {
 281             qemu_fprintf(f, " %s %016" PRIx64,
 282                          riscv_fpr_regnames[i], env->fpr[i]);
 283             if ((i & 3) == 3) {
 284                 qemu_fprintf(f, "\n");
 285             }
 286         }
 287     }
 288 }
 289
 290 static void riscv_cpu_set_pc(CPUState *cs, vaddr value)
 291 {
 292     RISCVCPU *cpu = RISCV_CPU(cs);
 293     CPURISCVState *env = &cpu->env;
 294     env->pc = value;
 295 }
 296
 297 static void riscv_cpu_synchronize_from_tb(CPUState *cs, TranslationBlock *tb)
 298 {
 299     RISCVCPU *cpu = RISCV_CPU(cs);
 300     CPURISCVState *env = &cpu->env;
 301     env->pc = tb->pc;
 302 }
 303
 304 static bool riscv_cpu_has_work(CPUState *cs)
 305 {
 306 #ifndef CONFIG_USER_ONLY
 307     RISCVCPU *cpu = RISCV_CPU(cs);
 308     CPURISCVState *env = &cpu->env;
 309     /*
 310      * Definition of the WFI instruction requires it to ignore the privilege
 311      * mode and delegation registers, but respect individual enables
 312      */
 313     return (env->mip & env->mie) != 0;
 314 #else
 315     return true;
 316 #endif
 317 }
 318
 319 void restore_state_to_opc(CPURISCVState *env, TranslationBlock *tb,
 320                           target_ulong *data)
 321 {
 322     env->pc = data[0];
 323 }
 324
 325 static void riscv_cpu_reset(DeviceState *dev)
 326 {
 327     CPUState *cs = CPU(dev);
 328     RISCVCPU *cpu = RISCV_CPU(cs);
 329     RISCVCPUClass *mcc = RISCV_CPU_GET_CLASS(cpu);
 330     CPURISCVState *env = &cpu->env;
 331
 332     mcc->parent_reset(dev);
 333 #ifndef CONFIG_USER_ONLY
 334     env->priv = PRV_M;
 335     env->mstatus &= ~(MSTATUS_MIE | MSTATUS_MPRV);
 336     env->mcause = 0;
 337     env->pc = env->resetvec;
 338 #endif
 339     cs->exception_index = EXCP_NONE;
 340     env->load_res = -1;
 341     set_default_nan_mode(1, &env->fp_status);
 342 }
 343
 344 static void riscv_cpu_disas_set_info(CPUState *s, disassemble_info *info)
 345 {
 346 #if defined(TARGET_RISCV32)
 347     info->print_insn = print_insn_riscv32;
 348 #elif defined(TARGET_RISCV64)
 349     info->print_insn = print_insn_riscv64;
 350 #endif
 351 }
 352
 353 static void riscv_cpu_realize(DeviceState *dev, Error **errp)
 354 {
 355     CPUState *cs = CPU(dev);
 356     RISCVCPU *cpu = RISCV_CPU(dev);
 357     CPURISCVState *env = &cpu->env;
 358     RISCVCPUClass *mcc = RISCV_CPU_GET_CLASS(dev);
 359     int priv_version = PRIV_VERSION_1_11_0;
 360     target_ulong target_misa = 0;
 361     Error *local_err = NULL;
 362
 363     cpu_exec_realizefn(cs, &local_err);
 364     if (local_err != NULL) {
 365         error_propagate(errp, local_err);
 366         return;
 367     }
 368
 369     if (cpu->cfg.priv_spec) {
 370         if (!g_strcmp0(cpu->cfg.priv_spec, "v1.11.0")) {
 371             priv_version = PRIV_VERSION_1_11_0;
 372         } else if (!g_strcmp0(cpu->cfg.priv_spec, "v1.10.0")) {
 373             priv_version = PRIV_VERSION_1_10_0;
 374         } else {
 375             error_setg(errp,
 376                        "Unsupported privilege spec version '%s'",
 377                        cpu->cfg.priv_spec);
 378             return;
 379         }
 380     }
 381
 382     set_priv_version(env, priv_version);
 383
 384     if (cpu->cfg.mmu) {
 385         set_feature(env, RISCV_FEATURE_MMU);
 386     }
 387
 388     if (cpu->cfg.pmp) {
 389         set_feature(env, RISCV_FEATURE_PMP);
 390     }
 391
 392     /* If misa isn't set (rv32 and rv64 machines) set it here */
 393     if (!env->misa) {
 394         /* Do some ISA extension error checking */
 395         if (cpu->cfg.ext_i && cpu->cfg.ext_e) {
 396             error_setg(errp,
 397                        "I and E extensions are incompatible");
 398                        return;
 399        }
 400
 401         if (!cpu->cfg.ext_i && !cpu->cfg.ext_e) {
 402             error_setg(errp,
 403                        "Either I or E extension must be set");
 404                        return;
 405        }
 406
 407        if (cpu->cfg.ext_g && !(cpu->cfg.ext_i & cpu->cfg.ext_m &
 408                                cpu->cfg.ext_a & cpu->cfg.ext_f &
 409                                cpu->cfg.ext_d)) {
 410             warn_report("Setting G will also set IMAFD");
 411             cpu->cfg.ext_i = true;
 412             cpu->cfg.ext_m = true;
 413             cpu->cfg.ext_a = true;
 414             cpu->cfg.ext_f = true;
 415             cpu->cfg.ext_d = true;
 416         }
 417
 418         /* Set the ISA extensions, checks should have happened above */
 419         if (cpu->cfg.ext_i) {
 420             target_misa |= RVI;
 421         }
 422         if (cpu->cfg.ext_e) {
 423             target_misa |= RVE;
 424         }
 425         if (cpu->cfg.ext_m) {
 426             target_misa |= RVM;
 427         }
 428         if (cpu->cfg.ext_a) {
 429             target_misa |= RVA;
 430         }
 431         if (cpu->cfg.ext_f) {
 432             target_misa |= RVF;
 433         }
 434         if (cpu->cfg.ext_d) {
 435             target_misa |= RVD;
 436         }
 437         if (cpu->cfg.ext_c) {
 438             target_misa |= RVC;
 439         }
 440         if (cpu->cfg.ext_s) {
 441             target_misa |= RVS;
 442         }
 443         if (cpu->cfg.ext_u) {
 444             target_misa |= RVU;
 445         }
 446         if (cpu->cfg.ext_h) {
 447             target_misa |= RVH;
 448         }
 449
 450         set_misa(env, RVXLEN | target_misa);
 451     }
 452
 453     riscv_cpu_register_gdb_regs_for_features(cs);
 454
 455     qemu_init_vcpu(cs);
 456     cpu_reset(cs);
 457
 458     mcc->parent_realize(dev, errp);
 459 }
 460
 461 static void riscv_cpu_init(Object *obj)
 462 {
 463     RISCVCPU *cpu = RISCV_CPU(obj);
 464
 465     cpu_set_cpustate_pointers(cpu);
 466 }
 467
 468 static const VMStateDescription vmstate_riscv_cpu = {
 469     .name = "cpu",
 470     .unmigratable = 1,
 471 };
 472
 473 static Property riscv_cpu_properties[] = {
 474     DEFINE_PROP_BOOL("i", RISCVCPU, cfg.ext_i, true),
 475     DEFINE_PROP_BOOL("e", RISCVCPU, cfg.ext_e, false),
 476     DEFINE_PROP_BOOL("g", RISCVCPU, cfg.ext_g, true),
 477     DEFINE_PROP_BOOL("m", RISCVCPU, cfg.ext_m, true),
 478     DEFINE_PROP_BOOL("a", RISCVCPU, cfg.ext_a, true),
 479     DEFINE_PROP_BOOL("f", RISCVCPU, cfg.ext_f, true),
 480     DEFINE_PROP_BOOL("d", RISCVCPU, cfg.ext_d, true),
 481     DEFINE_PROP_BOOL("c", RISCVCPU, cfg.ext_c, true),
 482     DEFINE_PROP_BOOL("s", RISCVCPU, cfg.ext_s, true),
 483     DEFINE_PROP_BOOL("u", RISCVCPU, cfg.ext_u, true),
 484     /* This is experimental so mark with 'x-' */
 485     DEFINE_PROP_BOOL("x-h", RISCVCPU, cfg.ext_h, false),
 486     DEFINE_PROP_BOOL("Counters", RISCVCPU, cfg.ext_counters, true),
 487     DEFINE_PROP_BOOL("Zifencei", RISCVCPU, cfg.ext_ifencei, true),
 488     DEFINE_PROP_BOOL("Zicsr", RISCVCPU, cfg.ext_icsr, true),
 489     DEFINE_PROP_STRING("priv_spec", RISCVCPU, cfg.priv_spec),
 490     DEFINE_PROP_BOOL("mmu", RISCVCPU, cfg.mmu, true),
 491     DEFINE_PROP_BOOL("pmp", RISCVCPU, cfg.pmp, true),
 492     DEFINE_PROP_END_OF_LIST(),
 493 };
 494
 495 static void riscv_cpu_class_init(ObjectClass *c, void *data)
 496 {
 497     RISCVCPUClass *mcc = RISCV_CPU_CLASS(c);
 498     CPUClass *cc = CPU_CLASS(c);
 499     DeviceClass *dc = DEVICE_CLASS(c);
 500
 501     device_class_set_parent_realize(dc, riscv_cpu_realize,
 502                                     &mcc->parent_realize);
 503
 504     device_class_set_parent_reset(dc, riscv_cpu_reset, &mcc->parent_reset);
 505
 506     cc->class_by_name = riscv_cpu_class_by_name;
 507     cc->has_work = riscv_cpu_has_work;
 508     cc->do_interrupt = riscv_cpu_do_interrupt;
 509     cc->cpu_exec_interrupt = riscv_cpu_exec_interrupt;
 510     cc->dump_state = riscv_cpu_dump_state;
 511     cc->set_pc = riscv_cpu_set_pc;
 512     cc->synchronize_from_tb = riscv_cpu_synchronize_from_tb;
 513     cc->gdb_read_register = riscv_cpu_gdb_read_register;
 514     cc->gdb_write_register = riscv_cpu_gdb_write_register;
 515     cc->gdb_num_core_regs = 33;
 516 #if defined(TARGET_RISCV32)
 517     cc->gdb_core_xml_file = "riscv-32bit-cpu.xml";
 518 #elif defined(TARGET_RISCV64)
 519     cc->gdb_core_xml_file = "riscv-64bit-cpu.xml";
 520 #endif
 521     cc->gdb_stop_before_watchpoint = true;
 522     cc->disas_set_info = riscv_cpu_disas_set_info;
 523 #ifndef CONFIG_USER_ONLY
 524     cc->do_transaction_failed = riscv_cpu_do_transaction_failed;
 525     cc->do_unaligned_access = riscv_cpu_do_unaligned_access;
 526     cc->get_phys_page_debug = riscv_cpu_get_phys_page_debug;
 527 #endif
 528 #ifdef CONFIG_TCG
 529     cc->tcg_initialize = riscv_translate_init;
 530     cc->tlb_fill = riscv_cpu_tlb_fill;
 531 #endif
 532     /* For now, mark unmigratable: */
 533     cc->vmsd = &vmstate_riscv_cpu;
 534     device_class_set_props(dc, riscv_cpu_properties);
 535 }
 536
 537 char *riscv_isa_string(RISCVCPU *cpu)
 538 {
 539     int i;
 540     const size_t maxlen = sizeof("rv128") + sizeof(riscv_exts) + 1;
 541     char *isa_str = g_new(char, maxlen);
 542     char *p = isa_str + snprintf(isa_str, maxlen, "rv%d", TARGET_LONG_BITS);
 543     for (i = 0; i < sizeof(riscv_exts); i++) {
 544         if (cpu->env.misa & RV(riscv_exts[i])) {
 545             *p++ = qemu_tolower(riscv_exts[i]);
 546         }
 547     }
 548     *p = '\0';
 549     return isa_str;
 550 }
 551
 552 static gint riscv_cpu_list_compare(gconstpointer a, gconstpointer b)
 553 {
 554     ObjectClass *class_a = (ObjectClass *)a;
 555     ObjectClass *class_b = (ObjectClass *)b;
 556     const char *name_a, *name_b;
 557
 558     name_a = object_class_get_name(class_a);
 559     name_b = object_class_get_name(class_b);
 560     return strcmp(name_a, name_b);
 561 }
 562
 563 static void riscv_cpu_list_entry(gpointer data, gpointer user_data)
 564 {
 565     const char *typename = object_class_get_name(OBJECT_CLASS(data));
 566     int len = strlen(typename) - strlen(RISCV_CPU_TYPE_SUFFIX);
 567
 568     qemu_printf("%.*s\n", len, typename);
 569 }
 570
 571 void riscv_cpu_list(void)
 572 {
 573     GSList *list;
 574
 575     list = object_class_get_list(TYPE_RISCV_CPU, false);
 576     list = g_slist_sort(list, riscv_cpu_list_compare);
 577     g_slist_foreach(list, riscv_cpu_list_entry, NULL);
 578     g_slist_free(list);
 579 }
 580
 581 #define DEFINE_CPU(type_name, initfn)      \
 582     {                                      \
 583         .name = type_name,                 \
 584         .parent = TYPE_RISCV_CPU,          \
 585         .instance_init = initfn            \
 586     }
 587
 588 static const TypeInfo riscv_cpu_type_infos[] = {
 589     {
 590         .name = TYPE_RISCV_CPU,
 591         .parent = TYPE_CPU,
 592         .instance_size = sizeof(RISCVCPU),
 593         .instance_init = riscv_cpu_init,
 594         .abstract = true,
 595         .class_size = sizeof(RISCVCPUClass),
 596         .class_init = riscv_cpu_class_init,
 597     },
 598     DEFINE_CPU(TYPE_RISCV_CPU_ANY,              riscv_any_cpu_init),
 599 #if defined(TARGET_RISCV32)
 600     DEFINE_CPU(TYPE_RISCV_CPU_BASE32,           riscv_base32_cpu_init),
 601     DEFINE_CPU(TYPE_RISCV_CPU_SIFIVE_E31,       rv32imacu_nommu_cpu_init),
 602     DEFINE_CPU(TYPE_RISCV_CPU_SIFIVE_E34,       rv32imafcu_nommu_cpu_init),
 603     DEFINE_CPU(TYPE_RISCV_CPU_SIFIVE_U34,       rv32gcsu_priv1_10_0_cpu_init),
 604 #elif defined(TARGET_RISCV64)
 605     DEFINE_CPU(TYPE_RISCV_CPU_BASE64,           riscv_base64_cpu_init),
 606     DEFINE_CPU(TYPE_RISCV_CPU_SIFIVE_E51,       rv64imacu_nommu_cpu_init),
 607     DEFINE_CPU(TYPE_RISCV_CPU_SIFIVE_U54,       rv64gcsu_priv1_10_0_cpu_init),
 608 #endif
 609 };
 610
 611 DEFINE_TYPES(riscv_cpu_type_infos)