target/i386/cpu.h

   1 /*
   2  * i386 virtual CPU header
   3  *
   4  *  Copyright (c) 2003 Fabrice Bellard
   5  *
   6  * This library is free software; you can redistribute it and/or
   7  * modify it under the terms of the GNU Lesser General Public
   8  * License as published by the Free Software Foundation; either
   9  * version 2 of the License, or (at your option) any later version.
  10  *
  11  * This library is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
  14  * Lesser General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU Lesser General Public
  17  * License along with this library; if not, see <http://www.gnu.org/licenses/>.
  18  */
  19
  20 #ifndef I386_CPU_H
  21 #define I386_CPU_H
  22
  23 #include "sysemu/tcg.h"
  24 #include "cpu-qom.h"
  25 #include "hyperv-proto.h"
  26 #include "exec/cpu-defs.h"
  27 #include "qapi/qapi-types-common.h"
  28
  29 /* The x86 has a strong memory model with some store-after-load re-ordering */
  30 #define TCG_GUEST_DEFAULT_MO      (TCG_MO_ALL & ~TCG_MO_ST_LD)
  31
  32 /* Maximum instruction code size */
  33 #define TARGET_MAX_INSN_SIZE 16
  34
  35 /* support for self modifying code even if the modified instruction is
  36    close to the modifying instruction */
  37 #define TARGET_HAS_PRECISE_SMC
  38
  39 #ifdef TARGET_X86_64
  40 #define I386_ELF_MACHINE  EM_X86_64
  41 #define ELF_MACHINE_UNAME "x86_64"
  42 #else
  43 #define I386_ELF_MACHINE  EM_386
  44 #define ELF_MACHINE_UNAME "i686"
  45 #endif
  46
  47 enum {
  48     R_EAX = 0,
  49     R_ECX = 1,
  50     R_EDX = 2,
  51     R_EBX = 3,
  52     R_ESP = 4,
  53     R_EBP = 5,
  54     R_ESI = 6,
  55     R_EDI = 7,
  56     R_R8 = 8,
  57     R_R9 = 9,
  58     R_R10 = 10,
  59     R_R11 = 11,
  60     R_R12 = 12,
  61     R_R13 = 13,
  62     R_R14 = 14,
  63     R_R15 = 15,
  64
  65     R_AL = 0,
  66     R_CL = 1,
  67     R_DL = 2,
  68     R_BL = 3,
  69     R_AH = 4,
  70     R_CH = 5,
  71     R_DH = 6,
  72     R_BH = 7,
  73 };
  74
  75 typedef enum X86Seg {
  76     R_ES = 0,
  77     R_CS = 1,
  78     R_SS = 2,
  79     R_DS = 3,
  80     R_FS = 4,
  81     R_GS = 5,
  82     R_LDTR = 6,
  83     R_TR = 7,
  84 } X86Seg;
  85
  86 /* segment descriptor fields */
  87 #define DESC_G_SHIFT    23
  88 #define DESC_G_MASK     (1 << DESC_G_SHIFT)
  89 #define DESC_B_SHIFT    22
  90 #define DESC_B_MASK     (1 << DESC_B_SHIFT)
  91 #define DESC_L_SHIFT    21 /* x86_64 only : 64 bit code segment */
  92 #define DESC_L_MASK     (1 << DESC_L_SHIFT)
  93 #define DESC_AVL_SHIFT  20
  94 #define DESC_AVL_MASK   (1 << DESC_AVL_SHIFT)
  95 #define DESC_P_SHIFT    15
  96 #define DESC_P_MASK     (1 << DESC_P_SHIFT)
  97 #define DESC_DPL_SHIFT  13
  98 #define DESC_DPL_MASK   (3 << DESC_DPL_SHIFT)
  99 #define DESC_S_SHIFT    12
 100 #define DESC_S_MASK     (1 << DESC_S_SHIFT)
 101 #define DESC_TYPE_SHIFT 8
 102 #define DESC_TYPE_MASK  (15 << DESC_TYPE_SHIFT)
 103 #define DESC_A_MASK     (1 << 8)
 104
 105 #define DESC_CS_MASK    (1 << 11) /* 1=code segment 0=data segment */
 106 #define DESC_C_MASK     (1 << 10) /* code: conforming */
 107 #define DESC_R_MASK     (1 << 9)  /* code: readable */
 108
 109 #define DESC_E_MASK     (1 << 10) /* data: expansion direction */
 110 #define DESC_W_MASK     (1 << 9)  /* data: writable */
 111
 112 #define DESC_TSS_BUSY_MASK (1 << 9)
 113
 114 /* eflags masks */
 115 #define CC_C    0x0001
 116 #define CC_P    0x0004
 117 #define CC_A    0x0010
 118 #define CC_Z    0x0040
 119 #define CC_S    0x0080
 120 #define CC_O    0x0800
 121
 122 #define TF_SHIFT   8
 123 #define IOPL_SHIFT 12
 124 #define VM_SHIFT   17
 125
 126 #define TF_MASK                 0x00000100
 127 #define IF_MASK                 0x00000200
 128 #define DF_MASK                 0x00000400
 129 #define IOPL_MASK               0x00003000
 130 #define NT_MASK                 0x00004000
 131 #define RF_MASK                 0x00010000
 132 #define VM_MASK                 0x00020000
 133 #define AC_MASK                 0x00040000
 134 #define VIF_MASK                0x00080000
 135 #define VIP_MASK                0x00100000
 136 #define ID_MASK                 0x00200000
 137
 138 /* hidden flags - used internally by qemu to represent additional cpu
 139    states. Only the INHIBIT_IRQ, SMM and SVMI are not redundant. We
 140    avoid using the IOPL_MASK, TF_MASK, VM_MASK and AC_MASK bit
 141    positions to ease oring with eflags. */
 142 /* current cpl */
 143 #define HF_CPL_SHIFT         0
 144 /* true if hardware interrupts must be disabled for next instruction */
 145 #define HF_INHIBIT_IRQ_SHIFT 3
 146 /* 16 or 32 segments */
 147 #define HF_CS32_SHIFT        4
 148 #define HF_SS32_SHIFT        5
 149 /* zero base for DS, ES and SS : can be '0' only in 32 bit CS segment */
 150 #define HF_ADDSEG_SHIFT      6
 151 /* copy of CR0.PE (protected mode) */
 152 #define HF_PE_SHIFT          7
 153 #define HF_TF_SHIFT          8 /* must be same as eflags */
 154 #define HF_MP_SHIFT          9 /* the order must be MP, EM, TS */
 155 #define HF_EM_SHIFT         10
 156 #define HF_TS_SHIFT         11
 157 #define HF_IOPL_SHIFT       12 /* must be same as eflags */
 158 #define HF_LMA_SHIFT        14 /* only used on x86_64: long mode active */
 159 #define HF_CS64_SHIFT       15 /* only used on x86_64: 64 bit code segment  */
 160 #define HF_RF_SHIFT         16 /* must be same as eflags */
 161 #define HF_VM_SHIFT         17 /* must be same as eflags */
 162 #define HF_AC_SHIFT         18 /* must be same as eflags */
 163 #define HF_SMM_SHIFT        19 /* CPU in SMM mode */
 164 #define HF_SVME_SHIFT       20 /* SVME enabled (copy of EFER.SVME) */
 165 #define HF_GUEST_SHIFT      21 /* SVM intercepts are active */
 166 #define HF_OSFXSR_SHIFT     22 /* CR4.OSFXSR */
 167 #define HF_SMAP_SHIFT       23 /* CR4.SMAP */
 168 #define HF_IOBPT_SHIFT      24 /* an io breakpoint enabled */
 169 #define HF_MPX_EN_SHIFT     25 /* MPX Enabled (CR4+XCR0+BNDCFGx) */
 170 #define HF_MPX_IU_SHIFT     26 /* BND registers in-use */
 171
 172 #define HF_CPL_MASK          (3 << HF_CPL_SHIFT)
 173 #define HF_INHIBIT_IRQ_MASK  (1 << HF_INHIBIT_IRQ_SHIFT)
 174 #define HF_CS32_MASK         (1 << HF_CS32_SHIFT)
 175 #define HF_SS32_MASK         (1 << HF_SS32_SHIFT)
 176 #define HF_ADDSEG_MASK       (1 << HF_ADDSEG_SHIFT)
 177 #define HF_PE_MASK           (1 << HF_PE_SHIFT)
 178 #define HF_TF_MASK           (1 << HF_TF_SHIFT)
 179 #define HF_MP_MASK           (1 << HF_MP_SHIFT)
 180 #define HF_EM_MASK           (1 << HF_EM_SHIFT)
 181 #define HF_TS_MASK           (1 << HF_TS_SHIFT)
 182 #define HF_IOPL_MASK         (3 << HF_IOPL_SHIFT)
 183 #define HF_LMA_MASK          (1 << HF_LMA_SHIFT)
 184 #define HF_CS64_MASK         (1 << HF_CS64_SHIFT)
 185 #define HF_RF_MASK           (1 << HF_RF_SHIFT)
 186 #define HF_VM_MASK           (1 << HF_VM_SHIFT)
 187 #define HF_AC_MASK           (1 << HF_AC_SHIFT)
 188 #define HF_SMM_MASK          (1 << HF_SMM_SHIFT)
 189 #define HF_SVME_MASK         (1 << HF_SVME_SHIFT)
 190 #define HF_GUEST_MASK        (1 << HF_GUEST_SHIFT)
 191 #define HF_OSFXSR_MASK       (1 << HF_OSFXSR_SHIFT)
 192 #define HF_SMAP_MASK         (1 << HF_SMAP_SHIFT)
 193 #define HF_IOBPT_MASK        (1 << HF_IOBPT_SHIFT)
 194 #define HF_MPX_EN_MASK       (1 << HF_MPX_EN_SHIFT)
 195 #define HF_MPX_IU_MASK       (1 << HF_MPX_IU_SHIFT)
 196
 197 /* hflags2 */
 198
 199 #define HF2_GIF_SHIFT            0 /* if set CPU takes interrupts */
 200 #define HF2_HIF_SHIFT            1 /* value of IF_MASK when entering SVM */
 201 #define HF2_NMI_SHIFT            2 /* CPU serving NMI */
 202 #define HF2_VINTR_SHIFT          3 /* value of V_INTR_MASKING bit */
 203 #define HF2_SMM_INSIDE_NMI_SHIFT 4 /* CPU serving SMI nested inside NMI */
 204 #define HF2_MPX_PR_SHIFT         5 /* BNDCFGx.BNDPRESERVE */
 205 #define HF2_NPT_SHIFT            6 /* Nested Paging enabled */
 206
 207 #define HF2_GIF_MASK            (1 << HF2_GIF_SHIFT)
 208 #define HF2_HIF_MASK            (1 << HF2_HIF_SHIFT)
 209 #define HF2_NMI_MASK            (1 << HF2_NMI_SHIFT)
 210 #define HF2_VINTR_MASK          (1 << HF2_VINTR_SHIFT)
 211 #define HF2_SMM_INSIDE_NMI_MASK (1 << HF2_SMM_INSIDE_NMI_SHIFT)
 212 #define HF2_MPX_PR_MASK         (1 << HF2_MPX_PR_SHIFT)
 213 #define HF2_NPT_MASK            (1 << HF2_NPT_SHIFT)
 214
 215 #define CR0_PE_SHIFT 0
 216 #define CR0_MP_SHIFT 1
 217
 218 #define CR0_PE_MASK  (1U << 0)
 219 #define CR0_MP_MASK  (1U << 1)
 220 #define CR0_EM_MASK  (1U << 2)
 221 #define CR0_TS_MASK  (1U << 3)
 222 #define CR0_ET_MASK  (1U << 4)
 223 #define CR0_NE_MASK  (1U << 5)
 224 #define CR0_WP_MASK  (1U << 16)
 225 #define CR0_AM_MASK  (1U << 18)
 226 #define CR0_PG_MASK  (1U << 31)
 227
 228 #define CR4_VME_MASK  (1U << 0)
 229 #define CR4_PVI_MASK  (1U << 1)
 230 #define CR4_TSD_MASK  (1U << 2)
 231 #define CR4_DE_MASK   (1U << 3)
 232 #define CR4_PSE_MASK  (1U << 4)
 233 #define CR4_PAE_MASK  (1U << 5)
 234 #define CR4_MCE_MASK  (1U << 6)
 235 #define CR4_PGE_MASK  (1U << 7)
 236 #define CR4_PCE_MASK  (1U << 8)
 237 #define CR4_OSFXSR_SHIFT 9
 238 #define CR4_OSFXSR_MASK (1U << CR4_OSFXSR_SHIFT)
 239 #define CR4_OSXMMEXCPT_MASK  (1U << 10)
 240 #define CR4_LA57_MASK   (1U << 12)
 241 #define CR4_VMXE_MASK   (1U << 13)
 242 #define CR4_SMXE_MASK   (1U << 14)
 243 #define CR4_FSGSBASE_MASK (1U << 16)
 244 #define CR4_PCIDE_MASK  (1U << 17)
 245 #define CR4_OSXSAVE_MASK (1U << 18)
 246 #define CR4_SMEP_MASK   (1U << 20)
 247 #define CR4_SMAP_MASK   (1U << 21)
 248 #define CR4_PKE_MASK   (1U << 22)
 249
 250 #define DR6_BD          (1 << 13)
 251 #define DR6_BS          (1 << 14)
 252 #define DR6_BT          (1 << 15)
 253 #define DR6_FIXED_1     0xffff0ff0
 254
 255 #define DR7_GD          (1 << 13)
 256 #define DR7_TYPE_SHIFT  16
 257 #define DR7_LEN_SHIFT   18
 258 #define DR7_FIXED_1     0x00000400
 259 #define DR7_GLOBAL_BP_MASK   0xaa
 260 #define DR7_LOCAL_BP_MASK    0x55
 261 #define DR7_MAX_BP           4
 262 #define DR7_TYPE_BP_INST     0x0
 263 #define DR7_TYPE_DATA_WR     0x1
 264 #define DR7_TYPE_IO_RW       0x2
 265 #define DR7_TYPE_DATA_RW     0x3
 266
 267 #define PG_PRESENT_BIT  0
 268 #define PG_RW_BIT       1
 269 #define PG_USER_BIT     2
 270 #define PG_PWT_BIT      3
 271 #define PG_PCD_BIT      4
 272 #define PG_ACCESSED_BIT 5
 273 #define PG_DIRTY_BIT    6
 274 #define PG_PSE_BIT      7
 275 #define PG_GLOBAL_BIT   8
 276 #define PG_PSE_PAT_BIT  12
 277 #define PG_PKRU_BIT     59
 278 #define PG_NX_BIT       63
 279
 280 #define PG_PRESENT_MASK  (1 << PG_PRESENT_BIT)
 281 #define PG_RW_MASK       (1 << PG_RW_BIT)
 282 #define PG_USER_MASK     (1 << PG_USER_BIT)
 283 #define PG_PWT_MASK      (1 << PG_PWT_BIT)
 284 #define PG_PCD_MASK      (1 << PG_PCD_BIT)
 285 #define PG_ACCESSED_MASK (1 << PG_ACCESSED_BIT)
 286 #define PG_DIRTY_MASK    (1 << PG_DIRTY_BIT)
 287 #define PG_PSE_MASK      (1 << PG_PSE_BIT)
 288 #define PG_GLOBAL_MASK   (1 << PG_GLOBAL_BIT)
 289 #define PG_PSE_PAT_MASK  (1 << PG_PSE_PAT_BIT)
 290 #define PG_ADDRESS_MASK  0x000ffffffffff000LL
 291 #define PG_HI_RSVD_MASK  (PG_ADDRESS_MASK & ~PHYS_ADDR_MASK)
 292 #define PG_HI_USER_MASK  0x7ff0000000000000LL
 293 #define PG_PKRU_MASK     (15ULL << PG_PKRU_BIT)
 294 #define PG_NX_MASK       (1ULL << PG_NX_BIT)
 295
 296 #define PG_ERROR_W_BIT     1
 297
 298 #define PG_ERROR_P_MASK    0x01
 299 #define PG_ERROR_W_MASK    (1 << PG_ERROR_W_BIT)
 300 #define PG_ERROR_U_MASK    0x04
 301 #define PG_ERROR_RSVD_MASK 0x08
 302 #define PG_ERROR_I_D_MASK  0x10
 303 #define PG_ERROR_PK_MASK   0x20
 304
 305 #define MCG_CTL_P       (1ULL<<8)   /* MCG_CAP register available */
 306 #define MCG_SER_P       (1ULL<<24) /* MCA recovery/new status bits */
 307 #define MCG_LMCE_P      (1ULL<<27) /* Local Machine Check Supported */
 308
 309 #define MCE_CAP_DEF     (MCG_CTL_P|MCG_SER_P)
 310 #define MCE_BANKS_DEF   10
 311
 312 #define MCG_CAP_BANKS_MASK 0xff
 313
 314 #define MCG_STATUS_RIPV (1ULL<<0)   /* restart ip valid */
 315 #define MCG_STATUS_EIPV (1ULL<<1)   /* ip points to correct instruction */
 316 #define MCG_STATUS_MCIP (1ULL<<2)   /* machine check in progress */
 317 #define MCG_STATUS_LMCE (1ULL<<3)   /* Local MCE signaled */
 318
 319 #define MCG_EXT_CTL_LMCE_EN (1ULL<<0) /* Local MCE enabled */
 320
 321 #define MCI_STATUS_VAL   (1ULL<<63)  /* valid error */
 322 #define MCI_STATUS_OVER  (1ULL<<62)  /* previous errors lost */
 323 #define MCI_STATUS_UC    (1ULL<<61)  /* uncorrected error */
 324 #define MCI_STATUS_EN    (1ULL<<60)  /* error enabled */
 325 #define MCI_STATUS_MISCV (1ULL<<59)  /* misc error reg. valid */
 326 #define MCI_STATUS_ADDRV (1ULL<<58)  /* addr reg. valid */
 327 #define MCI_STATUS_PCC   (1ULL<<57)  /* processor context corrupt */
 328 #define MCI_STATUS_S     (1ULL<<56)  /* Signaled machine check */
 329 #define MCI_STATUS_AR    (1ULL<<55)  /* Action required */
 330
 331 /* MISC register defines */
 332 #define MCM_ADDR_SEGOFF  0      /* segment offset */
 333 #define MCM_ADDR_LINEAR  1      /* linear address */
 334 #define MCM_ADDR_PHYS    2      /* physical address */
 335 #define MCM_ADDR_MEM     3      /* memory address */
 336 #define MCM_ADDR_GENERIC 7      /* generic */
 337
 338 #define MSR_IA32_TSC                    0x10
 339 #define MSR_IA32_APICBASE               0x1b
 340 #define MSR_IA32_APICBASE_BSP           (1<<8)
 341 #define MSR_IA32_APICBASE_ENABLE        (1<<11)
 342 #define MSR_IA32_APICBASE_EXTD          (1 << 10)
 343 #define MSR_IA32_APICBASE_BASE          (0xfffffU<<12)
 344 #define MSR_IA32_FEATURE_CONTROL        0x0000003a
 345 #define MSR_TSC_ADJUST                  0x0000003b
 346 #define MSR_IA32_SPEC_CTRL              0x48
 347 #define MSR_VIRT_SSBD                   0xc001011f
 348 #define MSR_IA32_PRED_CMD               0x49
 349 #define MSR_IA32_CORE_CAPABILITY        0xcf
 350 #define MSR_IA32_ARCH_CAPABILITIES      0x10a
 351 #define MSR_IA32_TSCDEADLINE            0x6e0
 352
 353 #define FEATURE_CONTROL_LOCKED                    (1<<0)
 354 #define FEATURE_CONTROL_VMXON_ENABLED_OUTSIDE_SMX (1<<2)
 355 #define FEATURE_CONTROL_LMCE                      (1<<20)
 356
 357 #define MSR_P6_PERFCTR0                 0xc1
 358
 359 #define MSR_IA32_SMBASE                 0x9e
 360 #define MSR_SMI_COUNT                   0x34
 361 #define MSR_MTRRcap                     0xfe
 362 #define MSR_MTRRcap_VCNT                8
 363 #define MSR_MTRRcap_FIXRANGE_SUPPORT    (1 << 8)
 364 #define MSR_MTRRcap_WC_SUPPORTED        (1 << 10)
 365
 366 #define MSR_IA32_SYSENTER_CS            0x174
 367 #define MSR_IA32_SYSENTER_ESP           0x175
 368 #define MSR_IA32_SYSENTER_EIP           0x176
 369
 370 #define MSR_MCG_CAP                     0x179
 371 #define MSR_MCG_STATUS                  0x17a
 372 #define MSR_MCG_CTL                     0x17b
 373 #define MSR_MCG_EXT_CTL                 0x4d0
 374
 375 #define MSR_P6_EVNTSEL0                 0x186
 376
 377 #define MSR_IA32_PERF_STATUS            0x198
 378
 379 #define MSR_IA32_MISC_ENABLE            0x1a0
 380 /* Indicates good rep/movs microcode on some processors: */
 381 #define MSR_IA32_MISC_ENABLE_DEFAULT    1
 382 #define MSR_IA32_MISC_ENABLE_MWAIT      (1ULL << 18)
 383
 384 #define MSR_MTRRphysBase(reg)           (0x200 + 2 * (reg))
 385 #define MSR_MTRRphysMask(reg)           (0x200 + 2 * (reg) + 1)
 386
 387 #define MSR_MTRRphysIndex(addr)         ((((addr) & ~1u) - 0x200) / 2)
 388
 389 #define MSR_MTRRfix64K_00000            0x250
 390 #define MSR_MTRRfix16K_80000            0x258
 391 #define MSR_MTRRfix16K_A0000            0x259
 392 #define MSR_MTRRfix4K_C0000             0x268
 393 #define MSR_MTRRfix4K_C8000             0x269
 394 #define MSR_MTRRfix4K_D0000             0x26a
 395 #define MSR_MTRRfix4K_D8000             0x26b
 396 #define MSR_MTRRfix4K_E0000             0x26c
 397 #define MSR_MTRRfix4K_E8000             0x26d
 398 #define MSR_MTRRfix4K_F0000             0x26e
 399 #define MSR_MTRRfix4K_F8000             0x26f
 400
 401 #define MSR_PAT                         0x277
 402
 403 #define MSR_MTRRdefType                 0x2ff
 404
 405 #define MSR_CORE_PERF_FIXED_CTR0        0x309
 406 #define MSR_CORE_PERF_FIXED_CTR1        0x30a
 407 #define MSR_CORE_PERF_FIXED_CTR2        0x30b
 408 #define MSR_CORE_PERF_FIXED_CTR_CTRL    0x38d
 409 #define MSR_CORE_PERF_GLOBAL_STATUS     0x38e
 410 #define MSR_CORE_PERF_GLOBAL_CTRL       0x38f
 411 #define MSR_CORE_PERF_GLOBAL_OVF_CTRL   0x390
 412
 413 #define MSR_MC0_CTL                     0x400
 414 #define MSR_MC0_STATUS                  0x401
 415 #define MSR_MC0_ADDR                    0x402
 416 #define MSR_MC0_MISC                    0x403
 417
 418 #define MSR_IA32_RTIT_OUTPUT_BASE       0x560
 419 #define MSR_IA32_RTIT_OUTPUT_MASK       0x561
 420 #define MSR_IA32_RTIT_CTL               0x570
 421 #define MSR_IA32_RTIT_STATUS            0x571
 422 #define MSR_IA32_RTIT_CR3_MATCH         0x572
 423 #define MSR_IA32_RTIT_ADDR0_A           0x580
 424 #define MSR_IA32_RTIT_ADDR0_B           0x581
 425 #define MSR_IA32_RTIT_ADDR1_A           0x582
 426 #define MSR_IA32_RTIT_ADDR1_B           0x583
 427 #define MSR_IA32_RTIT_ADDR2_A           0x584
 428 #define MSR_IA32_RTIT_ADDR2_B           0x585
 429 #define MSR_IA32_RTIT_ADDR3_A           0x586
 430 #define MSR_IA32_RTIT_ADDR3_B           0x587
 431 #define MAX_RTIT_ADDRS                  8
 432
 433 #define MSR_EFER                        0xc0000080
 434
 435 #define MSR_EFER_SCE   (1 << 0)
 436 #define MSR_EFER_LME   (1 << 8)
 437 #define MSR_EFER_LMA   (1 << 10)
 438 #define MSR_EFER_NXE   (1 << 11)
 439 #define MSR_EFER_SVME  (1 << 12)
 440 #define MSR_EFER_FFXSR (1 << 14)
 441
 442 #define MSR_STAR                        0xc0000081
 443 #define MSR_LSTAR                       0xc0000082
 444 #define MSR_CSTAR                       0xc0000083
 445 #define MSR_FMASK                       0xc0000084
 446 #define MSR_FSBASE                      0xc0000100
 447 #define MSR_GSBASE                      0xc0000101
 448 #define MSR_KERNELGSBASE                0xc0000102
 449 #define MSR_TSC_AUX                     0xc0000103
 450
 451 #define MSR_VM_HSAVE_PA                 0xc0010117
 452
 453 #define MSR_IA32_BNDCFGS                0x00000d90
 454 #define MSR_IA32_XSS                    0x00000da0
 455 #define MSR_IA32_UMWAIT_CONTROL         0xe1
 456
 457 #define MSR_IA32_VMX_BASIC              0x00000480
 458 #define MSR_IA32_VMX_PINBASED_CTLS      0x00000481
 459 #define MSR_IA32_VMX_PROCBASED_CTLS     0x00000482
 460 #define MSR_IA32_VMX_EXIT_CTLS          0x00000483
 461 #define MSR_IA32_VMX_ENTRY_CTLS         0x00000484
 462 #define MSR_IA32_VMX_MISC               0x00000485
 463 #define MSR_IA32_VMX_CR0_FIXED0         0x00000486
 464 #define MSR_IA32_VMX_CR0_FIXED1         0x00000487
 465 #define MSR_IA32_VMX_CR4_FIXED0         0x00000488
 466 #define MSR_IA32_VMX_CR4_FIXED1         0x00000489
 467 #define MSR_IA32_VMX_VMCS_ENUM          0x0000048a
 468 #define MSR_IA32_VMX_PROCBASED_CTLS2    0x0000048b
 469 #define MSR_IA32_VMX_EPT_VPID_CAP       0x0000048c
 470 #define MSR_IA32_VMX_TRUE_PINBASED_CTLS  0x0000048d
 471 #define MSR_IA32_VMX_TRUE_PROCBASED_CTLS 0x0000048e
 472 #define MSR_IA32_VMX_TRUE_EXIT_CTLS      0x0000048f
 473 #define MSR_IA32_VMX_TRUE_ENTRY_CTLS     0x00000490
 474 #define MSR_IA32_VMX_VMFUNC             0x00000491
 475
 476 #define XSTATE_FP_BIT                   0
 477 #define XSTATE_SSE_BIT                  1
 478 #define XSTATE_YMM_BIT                  2
 479 #define XSTATE_BNDREGS_BIT              3
 480 #define XSTATE_BNDCSR_BIT               4
 481 #define XSTATE_OPMASK_BIT               5
 482 #define XSTATE_ZMM_Hi256_BIT            6
 483 #define XSTATE_Hi16_ZMM_BIT             7
 484 #define XSTATE_PKRU_BIT                 9
 485
 486 #define XSTATE_FP_MASK                  (1ULL << XSTATE_FP_BIT)
 487 #define XSTATE_SSE_MASK                 (1ULL << XSTATE_SSE_BIT)
 488 #define XSTATE_YMM_MASK                 (1ULL << XSTATE_YMM_BIT)
 489 #define XSTATE_BNDREGS_MASK             (1ULL << XSTATE_BNDREGS_BIT)
 490 #define XSTATE_BNDCSR_MASK              (1ULL << XSTATE_BNDCSR_BIT)
 491 #define XSTATE_OPMASK_MASK              (1ULL << XSTATE_OPMASK_BIT)
 492 #define XSTATE_ZMM_Hi256_MASK           (1ULL << XSTATE_ZMM_Hi256_BIT)
 493 #define XSTATE_Hi16_ZMM_MASK            (1ULL << XSTATE_Hi16_ZMM_BIT)
 494 #define XSTATE_PKRU_MASK                (1ULL << XSTATE_PKRU_BIT)
 495
 496 /* CPUID feature words */
 497 typedef enum FeatureWord {
 498     FEAT_1_EDX,         /* CPUID[1].EDX */
 499     FEAT_1_ECX,         /* CPUID[1].ECX */
 500     FEAT_7_0_EBX,       /* CPUID[EAX=7,ECX=0].EBX */
 501     FEAT_7_0_ECX,       /* CPUID[EAX=7,ECX=0].ECX */
 502     FEAT_7_0_EDX,       /* CPUID[EAX=7,ECX=0].EDX */
 503     FEAT_7_1_EAX,       /* CPUID[EAX=7,ECX=1].EAX */
 504     FEAT_8000_0001_EDX, /* CPUID[8000_0001].EDX */
 505     FEAT_8000_0001_ECX, /* CPUID[8000_0001].ECX */
 506     FEAT_8000_0007_EDX, /* CPUID[8000_0007].EDX */
 507     FEAT_8000_0008_EBX, /* CPUID[8000_0008].EBX */
 508     FEAT_C000_0001_EDX, /* CPUID[C000_0001].EDX */
 509     FEAT_KVM,           /* CPUID[4000_0001].EAX (KVM_CPUID_FEATURES) */
 510     FEAT_KVM_HINTS,     /* CPUID[4000_0001].EDX */
 511     FEAT_HYPERV_EAX,    /* CPUID[4000_0003].EAX */
 512     FEAT_HYPERV_EBX,    /* CPUID[4000_0003].EBX */
 513     FEAT_HYPERV_EDX,    /* CPUID[4000_0003].EDX */
 514     FEAT_HV_RECOMM_EAX, /* CPUID[4000_0004].EAX */
 515     FEAT_HV_NESTED_EAX, /* CPUID[4000_000A].EAX */
 516     FEAT_SVM,           /* CPUID[8000_000A].EDX */
 517     FEAT_XSAVE,         /* CPUID[EAX=0xd,ECX=1].EAX */
 518     FEAT_6_EAX,         /* CPUID[6].EAX */
 519     FEAT_XSAVE_COMP_LO, /* CPUID[EAX=0xd,ECX=0].EAX */
 520     FEAT_XSAVE_COMP_HI, /* CPUID[EAX=0xd,ECX=0].EDX */
 521     FEAT_ARCH_CAPABILITIES,
 522     FEAT_CORE_CAPABILITY,
 523     FEAT_VMX_PROCBASED_CTLS,
 524     FEAT_VMX_SECONDARY_CTLS,
 525     FEAT_VMX_PINBASED_CTLS,
 526     FEAT_VMX_EXIT_CTLS,
 527     FEAT_VMX_ENTRY_CTLS,
 528     FEAT_VMX_MISC,
 529     FEAT_VMX_EPT_VPID_CAPS,
 530     FEAT_VMX_BASIC,
 531     FEAT_VMX_VMFUNC,
 532     FEATURE_WORDS,
 533 } FeatureWord;
 534
 535 typedef uint64_t FeatureWordArray[FEATURE_WORDS];
 536
 537 /* cpuid_features bits */
 538 #define CPUID_FP87 (1U << 0)
 539 #define CPUID_VME  (1U << 1)
 540 #define CPUID_DE   (1U << 2)
 541 #define CPUID_PSE  (1U << 3)
 542 #define CPUID_TSC  (1U << 4)
 543 #define CPUID_MSR  (1U << 5)
 544 #define CPUID_PAE  (1U << 6)
 545 #define CPUID_MCE  (1U << 7)
 546 #define CPUID_CX8  (1U << 8)
 547 #define CPUID_APIC (1U << 9)
 548 #define CPUID_SEP  (1U << 11) /* sysenter/sysexit */
 549 #define CPUID_MTRR (1U << 12)
 550 #define CPUID_PGE  (1U << 13)
 551 #define CPUID_MCA  (1U << 14)
 552 #define CPUID_CMOV (1U << 15)
 553 #define CPUID_PAT  (1U << 16)
 554 #define CPUID_PSE36   (1U << 17)
 555 #define CPUID_PN   (1U << 18)
 556 #define CPUID_CLFLUSH (1U << 19)
 557 #define CPUID_DTS (1U << 21)
 558 #define CPUID_ACPI (1U << 22)
 559 #define CPUID_MMX  (1U << 23)
 560 #define CPUID_FXSR (1U << 24)
 561 #define CPUID_SSE  (1U << 25)
 562 #define CPUID_SSE2 (1U << 26)
 563 #define CPUID_SS (1U << 27)
 564 #define CPUID_HT (1U << 28)
 565 #define CPUID_TM (1U << 29)
 566 #define CPUID_IA64 (1U << 30)
 567 #define CPUID_PBE (1U << 31)
 568
 569 #define CPUID_EXT_SSE3     (1U << 0)
 570 #define CPUID_EXT_PCLMULQDQ (1U << 1)
 571 #define CPUID_EXT_DTES64   (1U << 2)
 572 #define CPUID_EXT_MONITOR  (1U << 3)
 573 #define CPUID_EXT_DSCPL    (1U << 4)
 574 #define CPUID_EXT_VMX      (1U << 5)
 575 #define CPUID_EXT_SMX      (1U << 6)
 576 #define CPUID_EXT_EST      (1U << 7)
 577 #define CPUID_EXT_TM2      (1U << 8)
 578 #define CPUID_EXT_SSSE3    (1U << 9)
 579 #define CPUID_EXT_CID      (1U << 10)
 580 #define CPUID_EXT_FMA      (1U << 12)
 581 #define CPUID_EXT_CX16     (1U << 13)
 582 #define CPUID_EXT_XTPR     (1U << 14)
 583 #define CPUID_EXT_PDCM     (1U << 15)
 584 #define CPUID_EXT_PCID     (1U << 17)
 585 #define CPUID_EXT_DCA      (1U << 18)
 586 #define CPUID_EXT_SSE41    (1U << 19)
 587 #define CPUID_EXT_SSE42    (1U << 20)
 588 #define CPUID_EXT_X2APIC   (1U << 21)
 589 #define CPUID_EXT_MOVBE    (1U << 22)
 590 #define CPUID_EXT_POPCNT   (1U << 23)
 591 #define CPUID_EXT_TSC_DEADLINE_TIMER (1U << 24)
 592 #define CPUID_EXT_AES      (1U << 25)
 593 #define CPUID_EXT_XSAVE    (1U << 26)
 594 #define CPUID_EXT_OSXSAVE  (1U << 27)
 595 #define CPUID_EXT_AVX      (1U << 28)
 596 #define CPUID_EXT_F16C     (1U << 29)
 597 #define CPUID_EXT_RDRAND   (1U << 30)
 598 #define CPUID_EXT_HYPERVISOR  (1U << 31)
 599
 600 #define CPUID_EXT2_FPU     (1U << 0)
 601 #define CPUID_EXT2_VME     (1U << 1)
 602 #define CPUID_EXT2_DE      (1U << 2)
 603 #define CPUID_EXT2_PSE     (1U << 3)
 604 #define CPUID_EXT2_TSC     (1U << 4)
 605 #define CPUID_EXT2_MSR     (1U << 5)
 606 #define CPUID_EXT2_PAE     (1U << 6)
 607 #define CPUID_EXT2_MCE     (1U << 7)
 608 #define CPUID_EXT2_CX8     (1U << 8)
 609 #define CPUID_EXT2_APIC    (1U << 9)
 610 #define CPUID_EXT2_SYSCALL (1U << 11)
 611 #define CPUID_EXT2_MTRR    (1U << 12)
 612 #define CPUID_EXT2_PGE     (1U << 13)
 613 #define CPUID_EXT2_MCA     (1U << 14)
 614 #define CPUID_EXT2_CMOV    (1U << 15)
 615 #define CPUID_EXT2_PAT     (1U << 16)
 616 #define CPUID_EXT2_PSE36   (1U << 17)
 617 #define CPUID_EXT2_MP      (1U << 19)
 618 #define CPUID_EXT2_NX      (1U << 20)
 619 #define CPUID_EXT2_MMXEXT  (1U << 22)
 620 #define CPUID_EXT2_MMX     (1U << 23)
 621 #define CPUID_EXT2_FXSR    (1U << 24)
 622 #define CPUID_EXT2_FFXSR   (1U << 25)
 623 #define CPUID_EXT2_PDPE1GB (1U << 26)
 624 #define CPUID_EXT2_RDTSCP  (1U << 27)
 625 #define CPUID_EXT2_LM      (1U << 29)
 626 #define CPUID_EXT2_3DNOWEXT (1U << 30)
 627 #define CPUID_EXT2_3DNOW   (1U << 31)
 628
 629 /* CPUID[8000_0001].EDX bits that are aliase of CPUID[1].EDX bits on AMD CPUs */
 630 #define CPUID_EXT2_AMD_ALIASES (CPUID_EXT2_FPU | CPUID_EXT2_VME | \
 631                                 CPUID_EXT2_DE | CPUID_EXT2_PSE | \
 632                                 CPUID_EXT2_TSC | CPUID_EXT2_MSR | \
 633                                 CPUID_EXT2_PAE | CPUID_EXT2_MCE | \
 634                                 CPUID_EXT2_CX8 | CPUID_EXT2_APIC | \
 635                                 CPUID_EXT2_MTRR | CPUID_EXT2_PGE | \
 636                                 CPUID_EXT2_MCA | CPUID_EXT2_CMOV | \
 637                                 CPUID_EXT2_PAT | CPUID_EXT2_PSE36 | \
 638                                 CPUID_EXT2_MMX | CPUID_EXT2_FXSR)
 639
 640 #define CPUID_EXT3_LAHF_LM (1U << 0)
 641 #define CPUID_EXT3_CMP_LEG (1U << 1)
 642 #define CPUID_EXT3_SVM     (1U << 2)
 643 #define CPUID_EXT3_EXTAPIC (1U << 3)
 644 #define CPUID_EXT3_CR8LEG  (1U << 4)
 645 #define CPUID_EXT3_ABM     (1U << 5)
 646 #define CPUID_EXT3_SSE4A   (1U << 6)
 647 #define CPUID_EXT3_MISALIGNSSE (1U << 7)
 648 #define CPUID_EXT3_3DNOWPREFETCH (1U << 8)
 649 #define CPUID_EXT3_OSVW    (1U << 9)
 650 #define CPUID_EXT3_IBS     (1U << 10)
 651 #define CPUID_EXT3_XOP     (1U << 11)
 652 #define CPUID_EXT3_SKINIT  (1U << 12)
 653 #define CPUID_EXT3_WDT     (1U << 13)
 654 #define CPUID_EXT3_LWP     (1U << 15)
 655 #define CPUID_EXT3_FMA4    (1U << 16)
 656 #define CPUID_EXT3_TCE     (1U << 17)
 657 #define CPUID_EXT3_NODEID  (1U << 19)
 658 #define CPUID_EXT3_TBM     (1U << 21)
 659 #define CPUID_EXT3_TOPOEXT (1U << 22)
 660 #define CPUID_EXT3_PERFCORE (1U << 23)
 661 #define CPUID_EXT3_PERFNB  (1U << 24)
 662
 663 #define CPUID_SVM_NPT          (1U << 0)
 664 #define CPUID_SVM_LBRV         (1U << 1)
 665 #define CPUID_SVM_SVMLOCK      (1U << 2)
 666 #define CPUID_SVM_NRIPSAVE     (1U << 3)
 667 #define CPUID_SVM_TSCSCALE     (1U << 4)
 668 #define CPUID_SVM_VMCBCLEAN    (1U << 5)
 669 #define CPUID_SVM_FLUSHASID    (1U << 6)
 670 #define CPUID_SVM_DECODEASSIST (1U << 7)
 671 #define CPUID_SVM_PAUSEFILTER  (1U << 10)
 672 #define CPUID_SVM_PFTHRESHOLD  (1U << 12)
 673
 674 /* Support RDFSBASE/RDGSBASE/WRFSBASE/WRGSBASE */
 675 #define CPUID_7_0_EBX_FSGSBASE          (1U << 0)
 676 /* 1st Group of Advanced Bit Manipulation Extensions */
 677 #define CPUID_7_0_EBX_BMI1              (1U << 3)
 678 /* Hardware Lock Elision */
 679 #define CPUID_7_0_EBX_HLE               (1U << 4)
 680 /* Intel Advanced Vector Extensions 2 */
 681 #define CPUID_7_0_EBX_AVX2              (1U << 5)
 682 /* Supervisor-mode Execution Prevention */
 683 #define CPUID_7_0_EBX_SMEP              (1U << 7)
 684 /* 2nd Group of Advanced Bit Manipulation Extensions */
 685 #define CPUID_7_0_EBX_BMI2              (1U << 8)
 686 /* Enhanced REP MOVSB/STOSB */
 687 #define CPUID_7_0_EBX_ERMS              (1U << 9)
 688 /* Invalidate Process-Context Identifier */
 689 #define CPUID_7_0_EBX_INVPCID           (1U << 10)
 690 /* Restricted Transactional Memory */
 691 #define CPUID_7_0_EBX_RTM               (1U << 11)
 692 /* Memory Protection Extension */
 693 #define CPUID_7_0_EBX_MPX               (1U << 14)
 694 /* AVX-512 Foundation */
 695 #define CPUID_7_0_EBX_AVX512F           (1U << 16)
 696 /* AVX-512 Doubleword & Quadword Instruction */
 697 #define CPUID_7_0_EBX_AVX512DQ          (1U << 17)
 698 /* Read Random SEED */
 699 #define CPUID_7_0_EBX_RDSEED            (1U << 18)
 700 /* ADCX and ADOX instructions */
 701 #define CPUID_7_0_EBX_ADX               (1U << 19)
 702 /* Supervisor Mode Access Prevention */
 703 #define CPUID_7_0_EBX_SMAP              (1U << 20)
 704 /* AVX-512 Integer Fused Multiply Add */
 705 #define CPUID_7_0_EBX_AVX512IFMA        (1U << 21)
 706 /* Persistent Commit */
 707 #define CPUID_7_0_EBX_PCOMMIT           (1U << 22)
 708 /* Flush a Cache Line Optimized */
 709 #define CPUID_7_0_EBX_CLFLUSHOPT        (1U << 23)
 710 /* Cache Line Write Back */
 711 #define CPUID_7_0_EBX_CLWB              (1U << 24)
 712 /* Intel Processor Trace */
 713 #define CPUID_7_0_EBX_INTEL_PT          (1U << 25)
 714 /* AVX-512 Prefetch */
 715 #define CPUID_7_0_EBX_AVX512PF          (1U << 26)
 716 /* AVX-512 Exponential and Reciprocal */
 717 #define CPUID_7_0_EBX_AVX512ER          (1U << 27)
 718 /* AVX-512 Conflict Detection */
 719 #define CPUID_7_0_EBX_AVX512CD          (1U << 28)
 720 /* SHA1/SHA256 Instruction Extensions */
 721 #define CPUID_7_0_EBX_SHA_NI            (1U << 29)
 722 /* AVX-512 Byte and Word Instructions */
 723 #define CPUID_7_0_EBX_AVX512BW          (1U << 30)
 724 /* AVX-512 Vector Length Extensions */
 725 #define CPUID_7_0_EBX_AVX512VL          (1U << 31)
 726
 727 /* AVX-512 Vector Byte Manipulation Instruction */
 728 #define CPUID_7_0_ECX_AVX512_VBMI       (1U << 1)
 729 /* User-Mode Instruction Prevention */
 730 #define CPUID_7_0_ECX_UMIP              (1U << 2)
 731 /* Protection Keys for User-mode Pages */
 732 #define CPUID_7_0_ECX_PKU               (1U << 3)
 733 /* OS Enable Protection Keys */
 734 #define CPUID_7_0_ECX_OSPKE             (1U << 4)
 735 /* UMONITOR/UMWAIT/TPAUSE Instructions */
 736 #define CPUID_7_0_ECX_WAITPKG           (1U << 5)
 737 /* Additional AVX-512 Vector Byte Manipulation Instruction */
 738 #define CPUID_7_0_ECX_AVX512_VBMI2      (1U << 6)
 739 /* Galois Field New Instructions */
 740 #define CPUID_7_0_ECX_GFNI              (1U << 8)
 741 /* Vector AES Instructions */
 742 #define CPUID_7_0_ECX_VAES              (1U << 9)
 743 /* Carry-Less Multiplication Quadword */
 744 #define CPUID_7_0_ECX_VPCLMULQDQ        (1U << 10)
 745 /* Vector Neural Network Instructions */
 746 #define CPUID_7_0_ECX_AVX512VNNI        (1U << 11)
 747 /* Support for VPOPCNT[B,W] and VPSHUFBITQMB */
 748 #define CPUID_7_0_ECX_AVX512BITALG      (1U << 12)
 749 /* POPCNT for vectors of DW/QW */
 750 #define CPUID_7_0_ECX_AVX512_VPOPCNTDQ  (1U << 14)
 751 /* 5-level Page Tables */
 752 #define CPUID_7_0_ECX_LA57              (1U << 16)
 753 /* Read Processor ID */
 754 #define CPUID_7_0_ECX_RDPID             (1U << 22)
 755 /* Cache Line Demote Instruction */
 756 #define CPUID_7_0_ECX_CLDEMOTE          (1U << 25)
 757 /* Move Doubleword as Direct Store Instruction */
 758 #define CPUID_7_0_ECX_MOVDIRI           (1U << 27)
 759 /* Move 64 Bytes as Direct Store Instruction */
 760 #define CPUID_7_0_ECX_MOVDIR64B         (1U << 28)
 761
 762 /* AVX512 Neural Network Instructions */
 763 #define CPUID_7_0_EDX_AVX512_4VNNIW     (1U << 2)
 764 /* AVX512 Multiply Accumulation Single Precision */
 765 #define CPUID_7_0_EDX_AVX512_4FMAPS     (1U << 3)
 766 /* Speculation Control */
 767 #define CPUID_7_0_EDX_SPEC_CTRL         (1U << 26)
 768 /* Arch Capabilities */
 769 #define CPUID_7_0_EDX_ARCH_CAPABILITIES (1U << 29)
 770 /* Core Capability */
 771 #define CPUID_7_0_EDX_CORE_CAPABILITY   (1U << 30)
 772 /* Speculative Store Bypass Disable */
 773 #define CPUID_7_0_EDX_SPEC_CTRL_SSBD    (1U << 31)
 774
 775 /* AVX512 BFloat16 Instruction */
 776 #define CPUID_7_1_EAX_AVX512_BF16       (1U << 5)
 777
 778 /* CLZERO instruction */
 779 #define CPUID_8000_0008_EBX_CLZERO      (1U << 0)
 780 /* Always save/restore FP error pointers */
 781 #define CPUID_8000_0008_EBX_XSAVEERPTR  (1U << 2)
 782 /* Write back and do not invalidate cache */
 783 #define CPUID_8000_0008_EBX_WBNOINVD    (1U << 9)
 784 /* Indirect Branch Prediction Barrier */
 785 #define CPUID_8000_0008_EBX_IBPB        (1U << 12)
 786
 787 #define CPUID_XSAVE_XSAVEOPT   (1U << 0)
 788 #define CPUID_XSAVE_XSAVEC     (1U << 1)
 789 #define CPUID_XSAVE_XGETBV1    (1U << 2)
 790 #define CPUID_XSAVE_XSAVES     (1U << 3)
 791
 792 #define CPUID_6_EAX_ARAT       (1U << 2)
 793
 794 /* CPUID[0x80000007].EDX flags: */
 795 #define CPUID_APM_INVTSC       (1U << 8)
 796
 797 #define CPUID_VENDOR_SZ      12
 798
 799 #define CPUID_VENDOR_INTEL_1 0x756e6547 /* "Genu" */
 800 #define CPUID_VENDOR_INTEL_2 0x49656e69 /* "ineI" */
 801 #define CPUID_VENDOR_INTEL_3 0x6c65746e /* "ntel" */
 802 #define CPUID_VENDOR_INTEL "GenuineIntel"
 803
 804 #define CPUID_VENDOR_AMD_1   0x68747541 /* "Auth" */
 805 #define CPUID_VENDOR_AMD_2   0x69746e65 /* "enti" */
 806 #define CPUID_VENDOR_AMD_3   0x444d4163 /* "cAMD" */
 807 #define CPUID_VENDOR_AMD   "AuthenticAMD"
 808
 809 #define CPUID_VENDOR_VIA   "CentaurHauls"
 810
 811 #define CPUID_VENDOR_HYGON    "HygonGenuine"
 812
 813 #define IS_INTEL_CPU(env) ((env)->cpuid_vendor1 == CPUID_VENDOR_INTEL_1 && \
 814                            (env)->cpuid_vendor2 == CPUID_VENDOR_INTEL_2 && \
 815                            (env)->cpuid_vendor3 == CPUID_VENDOR_INTEL_3)
 816 #define IS_AMD_CPU(env) ((env)->cpuid_vendor1 == CPUID_VENDOR_AMD_1 && \
 817                          (env)->cpuid_vendor2 == CPUID_VENDOR_AMD_2 && \
 818                          (env)->cpuid_vendor3 == CPUID_VENDOR_AMD_3)
 819
 820 #define CPUID_MWAIT_IBE     (1U << 1) /* Interrupts can exit capability */
 821 #define CPUID_MWAIT_EMX     (1U << 0) /* enumeration supported */
 822
 823 /* CPUID[0xB].ECX level types */
 824 #define CPUID_TOPOLOGY_LEVEL_INVALID  (0U << 8)
 825 #define CPUID_TOPOLOGY_LEVEL_SMT      (1U << 8)
 826 #define CPUID_TOPOLOGY_LEVEL_CORE     (2U << 8)
 827 #define CPUID_TOPOLOGY_LEVEL_DIE      (5U << 8)
 828
 829 /* MSR Feature Bits */
 830 #define MSR_ARCH_CAP_RDCL_NO    (1U << 0)
 831 #define MSR_ARCH_CAP_IBRS_ALL   (1U << 1)
 832 #define MSR_ARCH_CAP_RSBA       (1U << 2)
 833 #define MSR_ARCH_CAP_SKIP_L1DFL_VMENTRY (1U << 3)
 834 #define MSR_ARCH_CAP_SSB_NO     (1U << 4)
 835
 836 #define MSR_CORE_CAP_SPLIT_LOCK_DETECT  (1U << 5)
 837
 838 /* VMX MSR features */
 839 #define MSR_VMX_BASIC_VMCS_REVISION_MASK             0x7FFFFFFFull
 840 #define MSR_VMX_BASIC_VMXON_REGION_SIZE_MASK         (0x00001FFFull << 32)
 841 #define MSR_VMX_BASIC_VMCS_MEM_TYPE_MASK             (0x003C0000ull << 32)
 842 #define MSR_VMX_BASIC_DUAL_MONITOR                   (1ULL << 49)
 843 #define MSR_VMX_BASIC_INS_OUTS                       (1ULL << 54)
 844 #define MSR_VMX_BASIC_TRUE_CTLS                      (1ULL << 55)
 845
 846 #define MSR_VMX_MISC_PREEMPTION_TIMER_SHIFT_MASK     0x1Full
 847 #define MSR_VMX_MISC_STORE_LMA                       (1ULL << 5)
 848 #define MSR_VMX_MISC_ACTIVITY_HLT                    (1ULL << 6)
 849 #define MSR_VMX_MISC_ACTIVITY_SHUTDOWN               (1ULL << 7)
 850 #define MSR_VMX_MISC_ACTIVITY_WAIT_SIPI              (1ULL << 8)
 851 #define MSR_VMX_MISC_MAX_MSR_LIST_SIZE_MASK          0x0E000000ull
 852 #define MSR_VMX_MISC_VMWRITE_VMEXIT                  (1ULL << 29)
 853 #define MSR_VMX_MISC_ZERO_LEN_INJECT                 (1ULL << 30)
 854
 855 #define MSR_VMX_EPT_EXECONLY                         (1ULL << 0)
 856 #define MSR_VMX_EPT_PAGE_WALK_LENGTH_4               (1ULL << 6)
 857 #define MSR_VMX_EPT_PAGE_WALK_LENGTH_5               (1ULL << 7)
 858 #define MSR_VMX_EPT_UC                               (1ULL << 8)
 859 #define MSR_VMX_EPT_WB                               (1ULL << 14)
 860 #define MSR_VMX_EPT_2MB                              (1ULL << 16)
 861 #define MSR_VMX_EPT_1GB                              (1ULL << 17)
 862 #define MSR_VMX_EPT_INVEPT                           (1ULL << 20)
 863 #define MSR_VMX_EPT_AD_BITS                          (1ULL << 21)
 864 #define MSR_VMX_EPT_ADVANCED_VMEXIT_INFO             (1ULL << 22)
 865 #define MSR_VMX_EPT_INVEPT_SINGLE_CONTEXT            (1ULL << 25)
 866 #define MSR_VMX_EPT_INVEPT_ALL_CONTEXT               (1ULL << 26)
 867 #define MSR_VMX_EPT_INVVPID                          (1ULL << 32)
 868 #define MSR_VMX_EPT_INVVPID_SINGLE_ADDR              (1ULL << 40)
 869 #define MSR_VMX_EPT_INVVPID_SINGLE_CONTEXT           (1ULL << 41)
 870 #define MSR_VMX_EPT_INVVPID_ALL_CONTEXT              (1ULL << 42)
 871 #define MSR_VMX_EPT_INVVPID_SINGLE_CONTEXT_NOGLOBALS (1ULL << 43)
 872
 873 #define MSR_VMX_VMFUNC_EPT_SWITCHING                 (1ULL << 0)
 874
 875
 876 /* VMX controls */
 877 #define VMX_CPU_BASED_VIRTUAL_INTR_PENDING          0x00000004
 878 #define VMX_CPU_BASED_USE_TSC_OFFSETING             0x00000008
 879 #define VMX_CPU_BASED_HLT_EXITING                   0x00000080
 880 #define VMX_CPU_BASED_INVLPG_EXITING                0x00000200
 881 #define VMX_CPU_BASED_MWAIT_EXITING                 0x00000400
 882 #define VMX_CPU_BASED_RDPMC_EXITING                 0x00000800
 883 #define VMX_CPU_BASED_RDTSC_EXITING                 0x00001000
 884 #define VMX_CPU_BASED_CR3_LOAD_EXITING              0x00008000
 885 #define VMX_CPU_BASED_CR3_STORE_EXITING             0x00010000
 886 #define VMX_CPU_BASED_CR8_LOAD_EXITING              0x00080000
 887 #define VMX_CPU_BASED_CR8_STORE_EXITING             0x00100000
 888 #define VMX_CPU_BASED_TPR_SHADOW                    0x00200000
 889 #define VMX_CPU_BASED_VIRTUAL_NMI_PENDING           0x00400000
 890 #define VMX_CPU_BASED_MOV_DR_EXITING                0x00800000
 891 #define VMX_CPU_BASED_UNCOND_IO_EXITING             0x01000000
 892 #define VMX_CPU_BASED_USE_IO_BITMAPS                0x02000000
 893 #define VMX_CPU_BASED_MONITOR_TRAP_FLAG             0x08000000
 894 #define VMX_CPU_BASED_USE_MSR_BITMAPS               0x10000000
 895 #define VMX_CPU_BASED_MONITOR_EXITING               0x20000000
 896 #define VMX_CPU_BASED_PAUSE_EXITING                 0x40000000
 897 #define VMX_CPU_BASED_ACTIVATE_SECONDARY_CONTROLS   0x80000000
 898
 899 #define VMX_SECONDARY_EXEC_VIRTUALIZE_APIC_ACCESSES 0x00000001
 900 #define VMX_SECONDARY_EXEC_ENABLE_EPT               0x00000002
 901 #define VMX_SECONDARY_EXEC_DESC                     0x00000004
 902 #define VMX_SECONDARY_EXEC_RDTSCP                   0x00000008
 903 #define VMX_SECONDARY_EXEC_VIRTUALIZE_X2APIC_MODE   0x00000010
 904 #define VMX_SECONDARY_EXEC_ENABLE_VPID              0x00000020
 905 #define VMX_SECONDARY_EXEC_WBINVD_EXITING           0x00000040
 906 #define VMX_SECONDARY_EXEC_UNRESTRICTED_GUEST       0x00000080
 907 #define VMX_SECONDARY_EXEC_APIC_REGISTER_VIRT       0x00000100
 908 #define VMX_SECONDARY_EXEC_VIRTUAL_INTR_DELIVERY    0x00000200
 909 #define VMX_SECONDARY_EXEC_PAUSE_LOOP_EXITING       0x00000400
 910 #define VMX_SECONDARY_EXEC_RDRAND_EXITING           0x00000800
 911 #define VMX_SECONDARY_EXEC_ENABLE_INVPCID           0x00001000
 912 #define VMX_SECONDARY_EXEC_ENABLE_VMFUNC            0x00002000
 913 #define VMX_SECONDARY_EXEC_SHADOW_VMCS              0x00004000
 914 #define VMX_SECONDARY_EXEC_ENCLS_EXITING            0x00008000
 915 #define VMX_SECONDARY_EXEC_RDSEED_EXITING           0x00010000
 916 #define VMX_SECONDARY_EXEC_ENABLE_PML               0x00020000
 917 #define VMX_SECONDARY_EXEC_XSAVES                   0x00100000
 918
 919 #define VMX_PIN_BASED_EXT_INTR_MASK                 0x00000001
 920 #define VMX_PIN_BASED_NMI_EXITING                   0x00000008
 921 #define VMX_PIN_BASED_VIRTUAL_NMIS                  0x00000020
 922 #define VMX_PIN_BASED_VMX_PREEMPTION_TIMER          0x00000040
 923 #define VMX_PIN_BASED_POSTED_INTR                   0x00000080
 924
 925 #define VMX_VM_EXIT_SAVE_DEBUG_CONTROLS             0x00000004
 926 #define VMX_VM_EXIT_HOST_ADDR_SPACE_SIZE            0x00000200
 927 #define VMX_VM_EXIT_LOAD_IA32_PERF_GLOBAL_CTRL      0x00001000
 928 #define VMX_VM_EXIT_ACK_INTR_ON_EXIT                0x00008000
 929 #define VMX_VM_EXIT_SAVE_IA32_PAT                   0x00040000
 930 #define VMX_VM_EXIT_LOAD_IA32_PAT                   0x00080000
 931 #define VMX_VM_EXIT_SAVE_IA32_EFER                  0x00100000
 932 #define VMX_VM_EXIT_LOAD_IA32_EFER                  0x00200000
 933 #define VMX_VM_EXIT_SAVE_VMX_PREEMPTION_TIMER       0x00400000
 934 #define VMX_VM_EXIT_CLEAR_BNDCFGS                   0x00800000
 935 #define VMX_VM_EXIT_PT_CONCEAL_PIP                  0x01000000
 936 #define VMX_VM_EXIT_CLEAR_IA32_RTIT_CTL             0x02000000
 937
 938 #define VMX_VM_ENTRY_LOAD_DEBUG_CONTROLS            0x00000004
 939 #define VMX_VM_ENTRY_IA32E_MODE                     0x00000200
 940 #define VMX_VM_ENTRY_SMM                            0x00000400
 941 #define VMX_VM_ENTRY_DEACT_DUAL_MONITOR             0x00000800
 942 #define VMX_VM_ENTRY_LOAD_IA32_PERF_GLOBAL_CTRL     0x00002000
 943 #define VMX_VM_ENTRY_LOAD_IA32_PAT                  0x00004000
 944 #define VMX_VM_ENTRY_LOAD_IA32_EFER                 0x00008000
 945 #define VMX_VM_ENTRY_LOAD_BNDCFGS                   0x00010000
 946 #define VMX_VM_ENTRY_PT_CONCEAL_PIP                 0x00020000
 947 #define VMX_VM_ENTRY_LOAD_IA32_RTIT_CTL             0x00040000
 948
 949 /* Supported Hyper-V Enlightenments */
 950 #define HYPERV_FEAT_RELAXED             0
 951 #define HYPERV_FEAT_VAPIC               1
 952 #define HYPERV_FEAT_TIME                2
 953 #define HYPERV_FEAT_CRASH               3
 954 #define HYPERV_FEAT_RESET               4
 955 #define HYPERV_FEAT_VPINDEX             5
 956 #define HYPERV_FEAT_RUNTIME             6
 957 #define HYPERV_FEAT_SYNIC               7
 958 #define HYPERV_FEAT_STIMER              8
 959 #define HYPERV_FEAT_FREQUENCIES         9
 960 #define HYPERV_FEAT_REENLIGHTENMENT     10
 961 #define HYPERV_FEAT_TLBFLUSH            11
 962 #define HYPERV_FEAT_EVMCS               12
 963 #define HYPERV_FEAT_IPI                 13
 964 #define HYPERV_FEAT_STIMER_DIRECT       14
 965
 966 #ifndef HYPERV_SPINLOCK_NEVER_RETRY
 967 #define HYPERV_SPINLOCK_NEVER_RETRY             0xFFFFFFFF
 968 #endif
 969
 970 #define EXCP00_DIVZ     0
 971 #define EXCP01_DB       1
 972 #define EXCP02_NMI      2
 973 #define EXCP03_INT3     3
 974 #define EXCP04_INTO     4
 975 #define EXCP05_BOUND    5
 976 #define EXCP06_ILLOP    6
 977 #define EXCP07_PREX     7
 978 #define EXCP08_DBLE     8
 979 #define EXCP09_XERR     9
 980 #define EXCP0A_TSS      10
 981 #define EXCP0B_NOSEG    11
 982 #define EXCP0C_STACK    12
 983 #define EXCP0D_GPF      13
 984 #define EXCP0E_PAGE     14
 985 #define EXCP10_COPR     16
 986 #define EXCP11_ALGN     17
 987 #define EXCP12_MCHK     18
 988
 989 #define EXCP_SYSCALL    0x100 /* only happens in user only emulation
 990                                  for syscall instruction */
 991 #define EXCP_VMEXIT     0x100
 992
 993 /* i386-specific interrupt pending bits.  */
 994 #define CPU_INTERRUPT_POLL      CPU_INTERRUPT_TGT_EXT_1
 995 #define CPU_INTERRUPT_SMI       CPU_INTERRUPT_TGT_EXT_2
 996 #define CPU_INTERRUPT_NMI       CPU_INTERRUPT_TGT_EXT_3
 997 #define CPU_INTERRUPT_MCE       CPU_INTERRUPT_TGT_EXT_4
 998 #define CPU_INTERRUPT_VIRQ      CPU_INTERRUPT_TGT_INT_0
 999 #define CPU_INTERRUPT_SIPI      CPU_INTERRUPT_TGT_INT_1
1000 #define CPU_INTERRUPT_TPR       CPU_INTERRUPT_TGT_INT_2
1001
1002 /* Use a clearer name for this.  */
1003 #define CPU_INTERRUPT_INIT      CPU_INTERRUPT_RESET
1004
1005 /* Instead of computing the condition codes after each x86 instruction,
1006  * QEMU just stores one operand (called CC_SRC), the result
1007  * (called CC_DST) and the type of operation (called CC_OP). When the
1008  * condition codes are needed, the condition codes can be calculated
1009  * using this information. Condition codes are not generated if they
1010  * are only needed for conditional branches.
1011  */
1012 typedef enum {
1013     CC_OP_DYNAMIC, /* must use dynamic code to get cc_op */
1014     CC_OP_EFLAGS,  /* all cc are explicitly computed, CC_SRC = flags */
1015
1016     CC_OP_MULB, /* modify all flags, C, O = (CC_SRC != 0) */
1017     CC_OP_MULW,
1018     CC_OP_MULL,
1019     CC_OP_MULQ,
1020
1021     CC_OP_ADDB, /* modify all flags, CC_DST = res, CC_SRC = src1 */
1022     CC_OP_ADDW,
1023     CC_OP_ADDL,
1024     CC_OP_ADDQ,
1025
1026     CC_OP_ADCB, /* modify all flags, CC_DST = res, CC_SRC = src1 */
1027     CC_OP_ADCW,
1028     CC_OP_ADCL,
1029     CC_OP_ADCQ,
1030
1031     CC_OP_SUBB, /* modify all flags, CC_DST = res, CC_SRC = src1 */
1032     CC_OP_SUBW,
1033     CC_OP_SUBL,
1034     CC_OP_SUBQ,
1035
1036     CC_OP_SBBB, /* modify all flags, CC_DST = res, CC_SRC = src1 */
1037     CC_OP_SBBW,
1038     CC_OP_SBBL,
1039     CC_OP_SBBQ,
1040
1041     CC_OP_LOGICB, /* modify all flags, CC_DST = res */
1042     CC_OP_LOGICW,
1043     CC_OP_LOGICL,
1044     CC_OP_LOGICQ,
1045
1046     CC_OP_INCB, /* modify all flags except, CC_DST = res, CC_SRC = C */
1047     CC_OP_INCW,
1048     CC_OP_INCL,
1049     CC_OP_INCQ,
1050
1051     CC_OP_DECB, /* modify all flags except, CC_DST = res, CC_SRC = C  */
1052     CC_OP_DECW,
1053     CC_OP_DECL,
1054     CC_OP_DECQ,
1055
1056     CC_OP_SHLB, /* modify all flags, CC_DST = res, CC_SRC.msb = C */
1057     CC_OP_SHLW,
1058     CC_OP_SHLL,
1059     CC_OP_SHLQ,
1060
1061     CC_OP_SARB, /* modify all flags, CC_DST = res, CC_SRC.lsb = C */
1062     CC_OP_SARW,
1063     CC_OP_SARL,
1064     CC_OP_SARQ,
1065
1066     CC_OP_BMILGB, /* Z,S via CC_DST, C = SRC==0; O=0; P,A undefined */
1067     CC_OP_BMILGW,
1068     CC_OP_BMILGL,
1069     CC_OP_BMILGQ,
1070
1071     CC_OP_ADCX, /* CC_DST = C, CC_SRC = rest.  */
1072     CC_OP_ADOX, /* CC_DST = O, CC_SRC = rest.  */
1073     CC_OP_ADCOX, /* CC_DST = C, CC_SRC2 = O, CC_SRC = rest.  */
1074
1075     CC_OP_CLR, /* Z set, all other flags clear.  */
1076     CC_OP_POPCNT, /* Z via CC_SRC, all other flags clear.  */
1077
1078     CC_OP_NB,
1079 } CCOp;
1080
1081 typedef struct SegmentCache {
1082     uint32_t selector;
1083     target_ulong base;
1084     uint32_t limit;
1085     uint32_t flags;
1086 } SegmentCache;
1087
1088 #define MMREG_UNION(n, bits)        \
1089     union n {                       \
1090         uint8_t  _b_##n[(bits)/8];  \
1091         uint16_t _w_##n[(bits)/16]; \
1092         uint32_t _l_##n[(bits)/32]; \
1093         uint64_t _q_##n[(bits)/64]; \
1094         float32  _s_##n[(bits)/32]; \
1095         float64  _d_##n[(bits)/64]; \
1096     }
1097
1098 typedef union {
1099     uint8_t _b[16];
1100     uint16_t _w[8];
1101     uint32_t _l[4];
1102     uint64_t _q[2];
1103 } XMMReg;
1104
1105 typedef union {
1106     uint8_t _b[32];
1107     uint16_t _w[16];
1108     uint32_t _l[8];
1109     uint64_t _q[4];
1110 } YMMReg;
1111
1112 typedef MMREG_UNION(ZMMReg, 512) ZMMReg;
1113 typedef MMREG_UNION(MMXReg, 64)  MMXReg;
1114
1115 typedef struct BNDReg {
1116     uint64_t lb;
1117     uint64_t ub;
1118 } BNDReg;
1119
1120 typedef struct BNDCSReg {
1121     uint64_t cfgu;
1122     uint64_t sts;
1123 } BNDCSReg;
1124
1125 #define BNDCFG_ENABLE       1ULL
1126 #define BNDCFG_BNDPRESERVE  2ULL
1127 #define BNDCFG_BDIR_MASK    TARGET_PAGE_MASK
1128
1129 #ifdef HOST_WORDS_BIGENDIAN
1130 #define ZMM_B(n) _b_ZMMReg[63 - (n)]
1131 #define ZMM_W(n) _w_ZMMReg[31 - (n)]
1132 #define ZMM_L(n) _l_ZMMReg[15 - (n)]
1133 #define ZMM_S(n) _s_ZMMReg[15 - (n)]
1134 #define ZMM_Q(n) _q_ZMMReg[7 - (n)]
1135 #define ZMM_D(n) _d_ZMMReg[7 - (n)]
1136
1137 #define MMX_B(n) _b_MMXReg[7 - (n)]
1138 #define MMX_W(n) _w_MMXReg[3 - (n)]
1139 #define MMX_L(n) _l_MMXReg[1 - (n)]
1140 #define MMX_S(n) _s_MMXReg[1 - (n)]
1141 #else
1142 #define ZMM_B(n) _b_ZMMReg[n]
1143 #define ZMM_W(n) _w_ZMMReg[n]
1144 #define ZMM_L(n) _l_ZMMReg[n]
1145 #define ZMM_S(n) _s_ZMMReg[n]
1146 #define ZMM_Q(n) _q_ZMMReg[n]
1147 #define ZMM_D(n) _d_ZMMReg[n]
1148
1149 #define MMX_B(n) _b_MMXReg[n]
1150 #define MMX_W(n) _w_MMXReg[n]
1151 #define MMX_L(n) _l_MMXReg[n]
1152 #define MMX_S(n) _s_MMXReg[n]
1153 #endif
1154 #define MMX_Q(n) _q_MMXReg[n]
1155
1156 typedef union {
1157     floatx80 d __attribute__((aligned(16)));
1158     MMXReg mmx;
1159 } FPReg;
1160
1161 typedef struct {
1162     uint64_t base;
1163     uint64_t mask;
1164 } MTRRVar;
1165
1166 #define CPU_NB_REGS64 16
1167 #define CPU_NB_REGS32 8
1168
1169 #ifdef TARGET_X86_64
1170 #define CPU_NB_REGS CPU_NB_REGS64
1171 #else
1172 #define CPU_NB_REGS CPU_NB_REGS32
1173 #endif
1174
1175 #define MAX_FIXED_COUNTERS 3
1176 #define MAX_GP_COUNTERS    (MSR_IA32_PERF_STATUS - MSR_P6_EVNTSEL0)
1177
1178 #define TARGET_INSN_START_EXTRA_WORDS 1
1179
1180 #define NB_OPMASK_REGS 8
1181
1182 /* CPU can't have 0xFFFFFFFF APIC ID, use that value to distinguish
1183  * that APIC ID hasn't been set yet
1184  */
1185 #define UNASSIGNED_APIC_ID 0xFFFFFFFF
1186
1187 typedef union X86LegacyXSaveArea {
1188     struct {
1189         uint16_t fcw;
1190         uint16_t fsw;
1191         uint8_t ftw;
1192         uint8_t reserved;
1193         uint16_t fpop;
1194         uint64_t fpip;
1195         uint64_t fpdp;
1196         uint32_t mxcsr;
1197         uint32_t mxcsr_mask;
1198         FPReg fpregs[8];
1199         uint8_t xmm_regs[16][16];
1200     };
1201     uint8_t data[512];
1202 } X86LegacyXSaveArea;
1203
1204 typedef struct X86XSaveHeader {
1205     uint64_t xstate_bv;
1206     uint64_t xcomp_bv;
1207     uint64_t reserve0;
1208     uint8_t reserved[40];
1209 } X86XSaveHeader;
1210
1211 /* Ext. save area 2: AVX State */
1212 typedef struct XSaveAVX {
1213     uint8_t ymmh[16][16];
1214 } XSaveAVX;
1215
1216 /* Ext. save area 3: BNDREG */
1217 typedef struct XSaveBNDREG {
1218     BNDReg bnd_regs[4];
1219 } XSaveBNDREG;
1220
1221 /* Ext. save area 4: BNDCSR */
1222 typedef union XSaveBNDCSR {
1223     BNDCSReg bndcsr;
1224     uint8_t data[64];
1225 } XSaveBNDCSR;
1226
1227 /* Ext. save area 5: Opmask */
1228 typedef struct XSaveOpmask {
1229     uint64_t opmask_regs[NB_OPMASK_REGS];
1230 } XSaveOpmask;
1231
1232 /* Ext. save area 6: ZMM_Hi256 */
1233 typedef struct XSaveZMM_Hi256 {
1234     uint8_t zmm_hi256[16][32];
1235 } XSaveZMM_Hi256;
1236
1237 /* Ext. save area 7: Hi16_ZMM */
1238 typedef struct XSaveHi16_ZMM {
1239     uint8_t hi16_zmm[16][64];
1240 } XSaveHi16_ZMM;
1241
1242 /* Ext. save area 9: PKRU state */
1243 typedef struct XSavePKRU {
1244     uint32_t pkru;
1245     uint32_t padding;
1246 } XSavePKRU;
1247
1248 typedef struct X86XSaveArea {
1249     X86LegacyXSaveArea legacy;
1250     X86XSaveHeader header;
1251
1252     /* Extended save areas: */
1253
1254     /* AVX State: */
1255     XSaveAVX avx_state;
1256     uint8_t padding[960 - 576 - sizeof(XSaveAVX)];
1257     /* MPX State: */
1258     XSaveBNDREG bndreg_state;
1259     XSaveBNDCSR bndcsr_state;
1260     /* AVX-512 State: */
1261     XSaveOpmask opmask_state;
1262     XSaveZMM_Hi256 zmm_hi256_state;
1263     XSaveHi16_ZMM hi16_zmm_state;
1264     /* PKRU State: */
1265     XSavePKRU pkru_state;
1266 } X86XSaveArea;
1267
1268 QEMU_BUILD_BUG_ON(offsetof(X86XSaveArea, avx_state) != 0x240);
1269 QEMU_BUILD_BUG_ON(sizeof(XSaveAVX) != 0x100);
1270 QEMU_BUILD_BUG_ON(offsetof(X86XSaveArea, bndreg_state) != 0x3c0);
1271 QEMU_BUILD_BUG_ON(sizeof(XSaveBNDREG) != 0x40);
1272 QEMU_BUILD_BUG_ON(offsetof(X86XSaveArea, bndcsr_state) != 0x400);
1273 QEMU_BUILD_BUG_ON(sizeof(XSaveBNDCSR) != 0x40);
1274 QEMU_BUILD_BUG_ON(offsetof(X86XSaveArea, opmask_state) != 0x440);
1275 QEMU_BUILD_BUG_ON(sizeof(XSaveOpmask) != 0x40);
1276 QEMU_BUILD_BUG_ON(offsetof(X86XSaveArea, zmm_hi256_state) != 0x480);
1277 QEMU_BUILD_BUG_ON(sizeof(XSaveZMM_Hi256) != 0x200);
1278 QEMU_BUILD_BUG_ON(offsetof(X86XSaveArea, hi16_zmm_state) != 0x680);
1279 QEMU_BUILD_BUG_ON(sizeof(XSaveHi16_ZMM) != 0x400);
1280 QEMU_BUILD_BUG_ON(offsetof(X86XSaveArea, pkru_state) != 0xA80);
1281 QEMU_BUILD_BUG_ON(sizeof(XSavePKRU) != 0x8);
1282
1283 typedef enum TPRAccess {
1284     TPR_ACCESS_READ,
1285     TPR_ACCESS_WRITE,
1286 } TPRAccess;
1287
1288 /* Cache information data structures: */
1289
1290 enum CacheType {
1291     DATA_CACHE,
1292     INSTRUCTION_CACHE,
1293     UNIFIED_CACHE
1294 };
1295
1296 typedef struct CPUCacheInfo {
1297     enum CacheType type;
1298     uint8_t level;
1299     /* Size in bytes */
1300     uint32_t size;
1301     /* Line size, in bytes */
1302     uint16_t line_size;
1303     /*
1304      * Associativity.
1305      * Note: representation of fully-associative caches is not implemented
1306      */
1307     uint8_t associativity;
1308     /* Physical line partitions. CPUID[0x8000001D].EBX, CPUID[4].EBX */
1309     uint8_t partitions;
1310     /* Number of sets. CPUID[0x8000001D].ECX, CPUID[4].ECX */
1311     uint32_t sets;
1312     /*
1313      * Lines per tag.
1314      * AMD-specific: CPUID[0x80000005], CPUID[0x80000006].
1315      * (Is this synonym to @partitions?)
1316      */
1317     uint8_t lines_per_tag;
1318
1319     /* Self-initializing cache */
1320     bool self_init;
1321     /*
1322      * WBINVD/INVD is not guaranteed to act upon lower level caches of
1323      * non-originating threads sharing this cache.
1324      * CPUID[4].EDX[bit 0], CPUID[0x8000001D].EDX[bit 0]
1325      */
1326     bool no_invd_sharing;
1327     /*
1328      * Cache is inclusive of lower cache levels.
1329      * CPUID[4].EDX[bit 1], CPUID[0x8000001D].EDX[bit 1].
1330      */
1331     bool inclusive;
1332     /*
1333      * A complex function is used to index the cache, potentially using all
1334      * address bits.  CPUID[4].EDX[bit 2].
1335      */
1336     bool complex_indexing;
1337 } CPUCacheInfo;
1338
1339
1340 typedef struct CPUCaches {
1341         CPUCacheInfo *l1d_cache;
1342         CPUCacheInfo *l1i_cache;
1343         CPUCacheInfo *l2_cache;
1344         CPUCacheInfo *l3_cache;
1345 } CPUCaches;
1346
1347 typedef struct CPUX86State {
1348     /* standard registers */
1349     target_ulong regs[CPU_NB_REGS];
1350     target_ulong eip;
1351     target_ulong eflags; /* eflags register. During CPU emulation, CC
1352                         flags and DF are set to zero because they are
1353                         stored elsewhere */
1354
1355     /* emulator internal eflags handling */
1356     target_ulong cc_dst;
1357     target_ulong cc_src;
1358     target_ulong cc_src2;
1359     uint32_t cc_op;
1360     int32_t df; /* D flag : 1 if D = 0, -1 if D = 1 */
1361     uint32_t hflags; /* TB flags, see HF_xxx constants. These flags
1362                         are known at translation time. */
1363     uint32_t hflags2; /* various other flags, see HF2_xxx constants. */
1364
1365     /* segments */
1366     SegmentCache segs[6]; /* selector values */
1367     SegmentCache ldt;
1368     SegmentCache tr;
1369     SegmentCache gdt; /* only base and limit are used */
1370     SegmentCache idt; /* only base and limit are used */
1371
1372     target_ulong cr[5]; /* NOTE: cr1 is unused */
1373     int32_t a20_mask;
1374
1375     BNDReg bnd_regs[4];
1376     BNDCSReg bndcs_regs;
1377     uint64_t msr_bndcfgs;
1378     uint64_t efer;
1379
1380     /* Beginning of state preserved by INIT (dummy marker).  */
1381     struct {} start_init_save;
1382
1383     /* FPU state */
1384     unsigned int fpstt; /* top of stack index */
1385     uint16_t fpus;
1386     uint16_t fpuc;
1387     uint8_t fptags[8];   /* 0 = valid, 1 = empty */
1388     FPReg fpregs[8];
1389     /* KVM-only so far */
1390     uint16_t fpop;
1391     uint64_t fpip;
1392     uint64_t fpdp;
1393
1394     /* emulator internal variables */
1395     float_status fp_status;
1396     floatx80 ft0;
1397
1398     float_status mmx_status; /* for 3DNow! float ops */
1399     float_status sse_status;
1400     uint32_t mxcsr;
1401     ZMMReg xmm_regs[CPU_NB_REGS == 8 ? 8 : 32];
1402     ZMMReg xmm_t0;
1403     MMXReg mmx_t0;
1404
1405     XMMReg ymmh_regs[CPU_NB_REGS];
1406
1407     uint64_t opmask_regs[NB_OPMASK_REGS];
1408     YMMReg zmmh_regs[CPU_NB_REGS];
1409     ZMMReg hi16_zmm_regs[CPU_NB_REGS];
1410
1411     /* sysenter registers */
1412     uint32_t sysenter_cs;
1413     target_ulong sysenter_esp;
1414     target_ulong sysenter_eip;
1415     uint64_t star;
1416
1417     uint64_t vm_hsave;
1418
1419 #ifdef TARGET_X86_64
1420     target_ulong lstar;
1421     target_ulong cstar;
1422     target_ulong fmask;
1423     target_ulong kernelgsbase;
1424 #endif
1425
1426     uint64_t tsc;
1427     uint64_t tsc_adjust;
1428     uint64_t tsc_deadline;
1429     uint64_t tsc_aux;
1430
1431     uint64_t xcr0;
1432
1433     uint64_t mcg_status;
1434     uint64_t msr_ia32_misc_enable;
1435     uint64_t msr_ia32_feature_control;
1436
1437     uint64_t msr_fixed_ctr_ctrl;
1438     uint64_t msr_global_ctrl;
1439     uint64_t msr_global_status;
1440     uint64_t msr_global_ovf_ctrl;
1441     uint64_t msr_fixed_counters[MAX_FIXED_COUNTERS];
1442     uint64_t msr_gp_counters[MAX_GP_COUNTERS];
1443     uint64_t msr_gp_evtsel[MAX_GP_COUNTERS];
1444
1445     uint64_t pat;
1446     uint32_t smbase;
1447     uint64_t msr_smi_count;
1448
1449     uint32_t pkru;
1450
1451     uint64_t spec_ctrl;
1452     uint64_t virt_ssbd;
1453
1454     /* End of state preserved by INIT (dummy marker).  */
1455     struct {} end_init_save;
1456
1457     uint64_t system_time_msr;
1458     uint64_t wall_clock_msr;
1459     uint64_t steal_time_msr;
1460     uint64_t async_pf_en_msr;
1461     uint64_t pv_eoi_en_msr;
1462     uint64_t poll_control_msr;
1463
1464     /* Partition-wide HV MSRs, will be updated only on the first vcpu */
1465     uint64_t msr_hv_hypercall;
1466     uint64_t msr_hv_guest_os_id;
1467     uint64_t msr_hv_tsc;
1468
1469     /* Per-VCPU HV MSRs */
1470     uint64_t msr_hv_vapic;
1471     uint64_t msr_hv_crash_params[HV_CRASH_PARAMS];
1472     uint64_t msr_hv_runtime;
1473     uint64_t msr_hv_synic_control;
1474     uint64_t msr_hv_synic_evt_page;
1475     uint64_t msr_hv_synic_msg_page;
1476     uint64_t msr_hv_synic_sint[HV_SINT_COUNT];
1477     uint64_t msr_hv_stimer_config[HV_STIMER_COUNT];
1478     uint64_t msr_hv_stimer_count[HV_STIMER_COUNT];
1479     uint64_t msr_hv_reenlightenment_control;
1480     uint64_t msr_hv_tsc_emulation_control;
1481     uint64_t msr_hv_tsc_emulation_status;
1482
1483     uint64_t msr_rtit_ctrl;
1484     uint64_t msr_rtit_status;
1485     uint64_t msr_rtit_output_base;
1486     uint64_t msr_rtit_output_mask;
1487     uint64_t msr_rtit_cr3_match;
1488     uint64_t msr_rtit_addrs[MAX_RTIT_ADDRS];
1489
1490     /* exception/interrupt handling */
1491     int error_code;
1492     int exception_is_int;
1493     target_ulong exception_next_eip;
1494     target_ulong dr[8]; /* debug registers; note dr4 and dr5 are unused */
1495     union {
1496         struct CPUBreakpoint *cpu_breakpoint[4];
1497         struct CPUWatchpoint *cpu_watchpoint[4];
1498     }; /* break/watchpoints for dr[0..3] */
1499     int old_exception;  /* exception in flight */
1500
1501     uint64_t vm_vmcb;
1502     uint64_t tsc_offset;
1503     uint64_t intercept;
1504     uint16_t intercept_cr_read;
1505     uint16_t intercept_cr_write;
1506     uint16_t intercept_dr_read;
1507     uint16_t intercept_dr_write;
1508     uint32_t intercept_exceptions;
1509     uint64_t nested_cr3;
1510     uint32_t nested_pg_mode;
1511     uint8_t v_tpr;
1512
1513     /* KVM states, automatically cleared on reset */
1514     uint8_t nmi_injected;
1515     uint8_t nmi_pending;
1516
1517     uintptr_t retaddr;
1518
1519     /* Fields up to this point are cleared by a CPU reset */
1520     struct {} end_reset_fields;
1521
1522     /* Fields after this point are preserved across CPU reset. */
1523
1524     /* processor features (e.g. for CPUID insn) */
1525     /* Minimum cpuid leaf 7 value */
1526     uint32_t cpuid_level_func7;
1527     /* Actual cpuid leaf 7 value */
1528     uint32_t cpuid_min_level_func7;
1529     /* Minimum level/xlevel/xlevel2, based on CPU model + features */
1530     uint32_t cpuid_min_level, cpuid_min_xlevel, cpuid_min_xlevel2;
1531     /* Maximum level/xlevel/xlevel2 value for auto-assignment: */
1532     uint32_t cpuid_max_level, cpuid_max_xlevel, cpuid_max_xlevel2;
1533     /* Actual level/xlevel/xlevel2 value: */
1534     uint32_t cpuid_level, cpuid_xlevel, cpuid_xlevel2;
1535     uint32_t cpuid_vendor1;
1536     uint32_t cpuid_vendor2;
1537     uint32_t cpuid_vendor3;
1538     uint32_t cpuid_version;
1539     FeatureWordArray features;
1540     /* Features that were explicitly enabled/disabled */
1541     FeatureWordArray user_features;
1542     uint32_t cpuid_model[12];
1543     /* Cache information for CPUID.  When legacy-cache=on, the cache data
1544      * on each CPUID leaf will be different, because we keep compatibility
1545      * with old QEMU versions.
1546      */
1547     CPUCaches cache_info_cpuid2, cache_info_cpuid4, cache_info_amd;
1548
1549     /* MTRRs */
1550     uint64_t mtrr_fixed[11];
1551     uint64_t mtrr_deftype;
1552     MTRRVar mtrr_var[MSR_MTRRcap_VCNT];
1553
1554     /* For KVM */
1555     uint32_t mp_state;
1556     int32_t exception_nr;
1557     int32_t interrupt_injected;
1558     uint8_t soft_interrupt;
1559     uint8_t exception_pending;
1560     uint8_t exception_injected;
1561     uint8_t has_error_code;
1562     uint8_t exception_has_payload;
1563     uint64_t exception_payload;
1564     uint32_t ins_len;
1565     uint32_t sipi_vector;
1566     bool tsc_valid;
1567     int64_t tsc_khz;
1568     int64_t user_tsc_khz; /* for sanity check only */
1569 #if defined(CONFIG_KVM) || defined(CONFIG_HVF)
1570     void *xsave_buf;
1571 #endif
1572 #if defined(CONFIG_KVM)
1573     struct kvm_nested_state *nested_state;
1574 #endif
1575 #if defined(CONFIG_HVF)
1576     HVFX86EmulatorState *hvf_emul;
1577 #endif
1578
1579     uint64_t mcg_cap;
1580     uint64_t mcg_ctl;
1581     uint64_t mcg_ext_ctl;
1582     uint64_t mce_banks[MCE_BANKS_DEF*4];
1583     uint64_t xstate_bv;
1584
1585     /* vmstate */
1586     uint16_t fpus_vmstate;
1587     uint16_t fptag_vmstate;
1588     uint16_t fpregs_format_vmstate;
1589
1590     uint64_t xss;
1591     uint32_t umwait;
1592
1593     TPRAccess tpr_access_type;
1594
1595     unsigned nr_dies;
1596 } CPUX86State;
1597
1598 struct kvm_msrs;
1599
1600 /**
1601  * X86CPU:
1602  * @env: #CPUX86State
1603  * @migratable: If set, only migratable flags will be accepted when "enforce"
1604  * mode is used, and only migratable flags will be included in the "host"
1605  * CPU model.
1606  *
1607  * An x86 CPU.
1608  */
1609 struct X86CPU {
1610     /*< private >*/
1611     CPUState parent_obj;
1612     /*< public >*/
1613
1614     CPUNegativeOffsetState neg;
1615     CPUX86State env;
1616
1617     uint32_t hyperv_spinlock_attempts;
1618     char *hyperv_vendor_id;
1619     bool hyperv_synic_kvm_only;
1620     uint64_t hyperv_features;
1621     bool hyperv_passthrough;
1622     OnOffAuto hyperv_no_nonarch_cs;
1623
1624     bool check_cpuid;
1625     bool enforce_cpuid;
1626     /*
1627      * Force features to be enabled even if the host doesn't support them.
1628      * This is dangerous and should be done only for testing CPUID
1629      * compatibility.
1630      */
1631     bool force_features;
1632     bool expose_kvm;
1633     bool expose_tcg;
1634     bool migratable;
1635     bool migrate_smi_count;
1636     bool max_features; /* Enable all supported features automatically */
1637     uint32_t apic_id;
1638
1639     /* Enables publishing of TSC increment and Local APIC bus frequencies to
1640      * the guest OS in CPUID page 0x40000010, the same way that VMWare does. */
1641     bool vmware_cpuid_freq;
1642
1643     /* if true the CPUID code directly forward host cache leaves to the guest */
1644     bool cache_info_passthrough;
1645
1646     /* if true the CPUID code directly forwards
1647      * host monitor/mwait leaves to the guest */
1648     struct {
1649         uint32_t eax;
1650         uint32_t ebx;
1651         uint32_t ecx;
1652         uint32_t edx;
1653     } mwait;
1654
1655     /* Features that were filtered out because of missing host capabilities */
1656     FeatureWordArray filtered_features;
1657
1658     /* Enable PMU CPUID bits. This can't be enabled by default yet because
1659      * it doesn't have ABI stability guarantees, as it passes all PMU CPUID
1660      * bits returned by GET_SUPPORTED_CPUID (that depend on host CPU and kernel
1661      * capabilities) directly to the guest.
1662      */
1663     bool enable_pmu;
1664
1665     /* LMCE support can be enabled/disabled via cpu option 'lmce=on/off'. It is
1666      * disabled by default to avoid breaking migration between QEMU with
1667      * different LMCE configurations.
1668      */
1669     bool enable_lmce;
1670
1671     /* Compatibility bits for old machine types.
1672      * If true present virtual l3 cache for VM, the vcpus in the same virtual
1673      * socket share an virtual l3 cache.
1674      */
1675     bool enable_l3_cache;
1676
1677     /* Compatibility bits for old machine types.
1678      * If true present the old cache topology information
1679      */
1680     bool legacy_cache;
1681
1682     /* Compatibility bits for old machine types: */
1683     bool enable_cpuid_0xb;
1684
1685     /* Enable auto level-increase for all CPUID leaves */
1686     bool full_cpuid_auto_level;
1687
1688     /* Enable auto level-increase for Intel Processor Trace leave */
1689     bool intel_pt_auto_level;
1690
1691     /* if true fill the top bits of the MTRR_PHYSMASKn variable range */
1692     bool fill_mtrr_mask;
1693
1694     /* if true override the phys_bits value with a value read from the host */
1695     bool host_phys_bits;
1696
1697     /* if set, limit maximum value for phys_bits when host_phys_bits is true */
1698     uint8_t host_phys_bits_limit;
1699
1700     /* Stop SMI delivery for migration compatibility with old machines */
1701     bool kvm_no_smi_migration;
1702
1703     /* Number of physical address bits supported */
1704     uint32_t phys_bits;
1705
1706     /* in order to simplify APIC support, we leave this pointer to the
1707        user */
1708     struct DeviceState *apic_state;
1709     struct MemoryRegion *cpu_as_root, *cpu_as_mem, *smram;
1710     Notifier machine_done;
1711
1712     struct kvm_msrs *kvm_msr_buf;
1713
1714     int32_t node_id; /* NUMA node this CPU belongs to */
1715     int32_t socket_id;
1716     int32_t die_id;
1717     int32_t core_id;
1718     int32_t thread_id;
1719
1720     int32_t hv_max_vps;
1721 };
1722
1723
1724 #ifndef CONFIG_USER_ONLY
1725 extern VMStateDescription vmstate_x86_cpu;
1726 #endif
1727
1728 /**
1729  * x86_cpu_do_interrupt:
1730  * @cpu: vCPU the interrupt is to be handled by.
1731  */
1732 void x86_cpu_do_interrupt(CPUState *cpu);
1733 bool x86_cpu_exec_interrupt(CPUState *cpu, int int_req);
1734 int x86_cpu_pending_interrupt(CPUState *cs, int interrupt_request);
1735
1736 int x86_cpu_write_elf64_note(WriteCoreDumpFunction f, CPUState *cpu,
1737                              int cpuid, void *opaque);
1738 int x86_cpu_write_elf32_note(WriteCoreDumpFunction f, CPUState *cpu,
1739                              int cpuid, void *opaque);
1740 int x86_cpu_write_elf64_qemunote(WriteCoreDumpFunction f, CPUState *cpu,
1741                                  void *opaque);
1742 int x86_cpu_write_elf32_qemunote(WriteCoreDumpFunction f, CPUState *cpu,
1743                                  void *opaque);
1744
1745 void x86_cpu_get_memory_mapping(CPUState *cpu, MemoryMappingList *list,
1746                                 Error **errp);
1747
1748 void x86_cpu_dump_state(CPUState *cs, FILE *f, int flags);
1749
1750 hwaddr x86_cpu_get_phys_page_attrs_debug(CPUState *cpu, vaddr addr,
1751                                          MemTxAttrs *attrs);
1752
1753 int x86_cpu_gdb_read_register(CPUState *cpu, uint8_t *buf, int reg);
1754 int x86_cpu_gdb_write_register(CPUState *cpu, uint8_t *buf, int reg);
1755
1756 void x86_cpu_exec_enter(CPUState *cpu);
1757 void x86_cpu_exec_exit(CPUState *cpu);
1758
1759 void x86_cpu_list(void);
1760 int cpu_x86_support_mca_broadcast(CPUX86State *env);
1761
1762 int cpu_get_pic_interrupt(CPUX86State *s);
1763 /* MSDOS compatibility mode FPU exception support */
1764 void cpu_set_ferr(CPUX86State *s);
1765 /* mpx_helper.c */
1766 void cpu_sync_bndcs_hflags(CPUX86State *env);
1767
1768 /* this function must always be used to load data in the segment
1769    cache: it synchronizes the hflags with the segment cache values */
1770 static inline void cpu_x86_load_seg_cache(CPUX86State *env,
1771                                           int seg_reg, unsigned int selector,
1772                                           target_ulong base,
1773                                           unsigned int limit,
1774                                           unsigned int flags)
1775 {
1776     SegmentCache *sc;
1777     unsigned int new_hflags;
1778
1779     sc = &env->segs[seg_reg];
1780     sc->selector = selector;
1781     sc->base = base;
1782     sc->limit = limit;
1783     sc->flags = flags;
1784
1785     /* update the hidden flags */
1786     {
1787         if (seg_reg == R_CS) {
1788 #ifdef TARGET_X86_64
1789             if ((env->hflags & HF_LMA_MASK) && (flags & DESC_L_MASK)) {
1790                 /* long mode */
1791                 env->hflags |= HF_CS32_MASK | HF_SS32_MASK | HF_CS64_MASK;
1792                 env->hflags &= ~(HF_ADDSEG_MASK);
1793             } else
1794 #endif
1795             {
1796                 /* legacy / compatibility case */
1797                 new_hflags = (env->segs[R_CS].flags & DESC_B_MASK)
1798                     >> (DESC_B_SHIFT - HF_CS32_SHIFT);
1799                 env->hflags = (env->hflags & ~(HF_CS32_MASK | HF_CS64_MASK)) |
1800                     new_hflags;
1801             }
1802         }
1803         if (seg_reg == R_SS) {
1804             int cpl = (flags >> DESC_DPL_SHIFT) & 3;
1805 #if HF_CPL_MASK != 3
1806 #error HF_CPL_MASK is hardcoded
1807 #endif
1808             env->hflags = (env->hflags & ~HF_CPL_MASK) | cpl;
1809             /* Possibly switch between BNDCFGS and BNDCFGU */
1810             cpu_sync_bndcs_hflags(env);
1811         }
1812         new_hflags = (env->segs[R_SS].flags & DESC_B_MASK)
1813             >> (DESC_B_SHIFT - HF_SS32_SHIFT);
1814         if (env->hflags & HF_CS64_MASK) {
1815             /* zero base assumed for DS, ES and SS in long mode */
1816         } else if (!(env->cr[0] & CR0_PE_MASK) ||
1817                    (env->eflags & VM_MASK) ||
1818                    !(env->hflags & HF_CS32_MASK)) {
1819             /* XXX: try to avoid this test. The problem comes from the
1820                fact that is real mode or vm86 mode we only modify the
1821                'base' and 'selector' fields of the segment cache to go
1822                faster. A solution may be to force addseg to one in
1823                translate-i386.c. */
1824             new_hflags |= HF_ADDSEG_MASK;
1825         } else {
1826             new_hflags |= ((env->segs[R_DS].base |
1827                             env->segs[R_ES].base |
1828                             env->segs[R_SS].base) != 0) <<
1829                 HF_ADDSEG_SHIFT;
1830         }
1831         env->hflags = (env->hflags &
1832                        ~(HF_SS32_MASK | HF_ADDSEG_MASK)) | new_hflags;
1833     }
1834 }
1835
1836 static inline void cpu_x86_load_seg_cache_sipi(X86CPU *cpu,
1837                                                uint8_t sipi_vector)
1838 {
1839     CPUState *cs = CPU(cpu);
1840     CPUX86State *env = &cpu->env;
1841
1842     env->eip = 0;
1843     cpu_x86_load_seg_cache(env, R_CS, sipi_vector << 8,
1844                            sipi_vector << 12,
1845                            env->segs[R_CS].limit,
1846                            env->segs[R_CS].flags);
1847     cs->halted = 0;
1848 }
1849
1850 int cpu_x86_get_descr_debug(CPUX86State *env, unsigned int selector,
1851                             target_ulong *base, unsigned int *limit,
1852                             unsigned int *flags);
1853
1854 /* op_helper.c */
1855 /* used for debug or cpu save/restore */
1856
1857 /* cpu-exec.c */
1858 /* the following helpers are only usable in user mode simulation as
1859    they can trigger unexpected exceptions */
1860 void cpu_x86_load_seg(CPUX86State *s, int seg_reg, int selector);
1861 void cpu_x86_fsave(CPUX86State *s, target_ulong ptr, int data32);
1862 void cpu_x86_frstor(CPUX86State *s, target_ulong ptr, int data32);
1863 void cpu_x86_fxsave(CPUX86State *s, target_ulong ptr);
1864 void cpu_x86_fxrstor(CPUX86State *s, target_ulong ptr);
1865
1866 /* you can call this signal handler from your SIGBUS and SIGSEGV
1867    signal handlers to inform the virtual CPU of exceptions. non zero
1868    is returned if the signal was handled by the virtual CPU.  */
1869 int cpu_x86_signal_handler(int host_signum, void *pinfo,
1870                            void *puc);
1871
1872 /* cpu.c */
1873 void cpu_x86_cpuid(CPUX86State *env, uint32_t index, uint32_t count,
1874                    uint32_t *eax, uint32_t *ebx,
1875                    uint32_t *ecx, uint32_t *edx);
1876 void cpu_clear_apic_feature(CPUX86State *env);
1877 void host_cpuid(uint32_t function, uint32_t count,
1878                 uint32_t *eax, uint32_t *ebx, uint32_t *ecx, uint32_t *edx);
1879 void host_vendor_fms(char *vendor, int *family, int *model, int *stepping);
1880
1881 /* helper.c */
1882 bool x86_cpu_tlb_fill(CPUState *cs, vaddr address, int size,
1883                       MMUAccessType access_type, int mmu_idx,
1884                       bool probe, uintptr_t retaddr);
1885 void x86_cpu_set_a20(X86CPU *cpu, int a20_state);
1886
1887 #ifndef CONFIG_USER_ONLY
1888 static inline int x86_asidx_from_attrs(CPUState *cs, MemTxAttrs attrs)
1889 {
1890     return !!attrs.secure;
1891 }
1892
1893 static inline AddressSpace *cpu_addressspace(CPUState *cs, MemTxAttrs attrs)
1894 {
1895     return cpu_get_address_space(cs, cpu_asidx_from_attrs(cs, attrs));
1896 }
1897
1898 uint8_t x86_ldub_phys(CPUState *cs, hwaddr addr);
1899 uint32_t x86_lduw_phys(CPUState *cs, hwaddr addr);
1900 uint32_t x86_ldl_phys(CPUState *cs, hwaddr addr);
1901 uint64_t x86_ldq_phys(CPUState *cs, hwaddr addr);
1902 void x86_stb_phys(CPUState *cs, hwaddr addr, uint8_t val);
1903 void x86_stl_phys_notdirty(CPUState *cs, hwaddr addr, uint32_t val);
1904 void x86_stw_phys(CPUState *cs, hwaddr addr, uint32_t val);
1905 void x86_stl_phys(CPUState *cs, hwaddr addr, uint32_t val);
1906 void x86_stq_phys(CPUState *cs, hwaddr addr, uint64_t val);
1907 #endif
1908
1909 void breakpoint_handler(CPUState *cs);
1910
1911 /* will be suppressed */
1912 void cpu_x86_update_cr0(CPUX86State *env, uint32_t new_cr0);
1913 void cpu_x86_update_cr3(CPUX86State *env, target_ulong new_cr3);
1914 void cpu_x86_update_cr4(CPUX86State *env, uint32_t new_cr4);
1915 void cpu_x86_update_dr7(CPUX86State *env, uint32_t new_dr7);
1916
1917 /* hw/pc.c */
1918 uint64_t cpu_get_tsc(CPUX86State *env);
1919
1920 /* XXX: This value should match the one returned by CPUID
1921  * and in exec.c */
1922 # if defined(TARGET_X86_64)
1923 # define TCG_PHYS_ADDR_BITS 40
1924 # else
1925 # define TCG_PHYS_ADDR_BITS 36
1926 # endif
1927
1928 #define PHYS_ADDR_MASK MAKE_64BIT_MASK(0, TCG_PHYS_ADDR_BITS)
1929
1930 #define X86_CPU_TYPE_SUFFIX "-" TYPE_X86_CPU
1931 #define X86_CPU_TYPE_NAME(name) (name X86_CPU_TYPE_SUFFIX)
1932 #define CPU_RESOLVING_TYPE TYPE_X86_CPU
1933
1934 #ifdef TARGET_X86_64
1935 #define TARGET_DEFAULT_CPU_TYPE X86_CPU_TYPE_NAME("qemu64")
1936 #else
1937 #define TARGET_DEFAULT_CPU_TYPE X86_CPU_TYPE_NAME("qemu32")
1938 #endif
1939
1940 #define cpu_signal_handler cpu_x86_signal_handler
1941 #define cpu_list x86_cpu_list
1942
1943 /* MMU modes definitions */
1944 #define MMU_MODE0_SUFFIX _ksmap
1945 #define MMU_MODE1_SUFFIX _user
1946 #define MMU_MODE2_SUFFIX _knosmap /* SMAP disabled or CPL<3 && AC=1 */
1947 #define MMU_KSMAP_IDX   0
1948 #define MMU_USER_IDX    1
1949 #define MMU_KNOSMAP_IDX 2
1950 static inline int cpu_mmu_index(CPUX86State *env, bool ifetch)
1951 {
1952     return (env->hflags & HF_CPL_MASK) == 3 ? MMU_USER_IDX :
1953         (!(env->hflags & HF_SMAP_MASK) || (env->eflags & AC_MASK))
1954         ? MMU_KNOSMAP_IDX : MMU_KSMAP_IDX;
1955 }
1956
1957 static inline int cpu_mmu_index_kernel(CPUX86State *env)
1958 {
1959     return !(env->hflags & HF_SMAP_MASK) ? MMU_KNOSMAP_IDX :
1960         ((env->hflags & HF_CPL_MASK) < 3 && (env->eflags & AC_MASK))
1961         ? MMU_KNOSMAP_IDX : MMU_KSMAP_IDX;
1962 }
1963
1964 #define CC_DST  (env->cc_dst)
1965 #define CC_SRC  (env->cc_src)
1966 #define CC_SRC2 (env->cc_src2)
1967 #define CC_OP   (env->cc_op)
1968
1969 /* n must be a constant to be efficient */
1970 static inline target_long lshift(target_long x, int n)
1971 {
1972     if (n >= 0) {
1973         return x << n;
1974     } else {
1975         return x >> (-n);
1976     }
1977 }
1978
1979 /* float macros */
1980 #define FT0    (env->ft0)
1981 #define ST0    (env->fpregs[env->fpstt].d)
1982 #define ST(n)  (env->fpregs[(env->fpstt + (n)) & 7].d)
1983 #define ST1    ST(1)
1984
1985 /* translate.c */
1986 void tcg_x86_init(void);
1987
1988 typedef CPUX86State CPUArchState;
1989 typedef X86CPU ArchCPU;
1990
1991 #include "exec/cpu-all.h"
1992 #include "svm.h"
1993
1994 #if !defined(CONFIG_USER_ONLY)
1995 #include "hw/i386/apic.h"
1996 #endif
1997
1998 static inline void cpu_get_tb_cpu_state(CPUX86State *env, target_ulong *pc,
1999                                         target_ulong *cs_base, uint32_t *flags)
2000 {
2001     *cs_base = env->segs[R_CS].base;
2002     *pc = *cs_base + env->eip;
2003     *flags = env->hflags |
2004         (env->eflags & (IOPL_MASK | TF_MASK | RF_MASK | VM_MASK | AC_MASK));
2005 }
2006
2007 void do_cpu_init(X86CPU *cpu);
2008 void do_cpu_sipi(X86CPU *cpu);
2009
2010 #define MCE_INJECT_BROADCAST    1
2011 #define MCE_INJECT_UNCOND_AO    2
2012
2013 void cpu_x86_inject_mce(Monitor *mon, X86CPU *cpu, int bank,
2014                         uint64_t status, uint64_t mcg_status, uint64_t addr,
2015                         uint64_t misc, int flags);
2016
2017 /* excp_helper.c */
2018 void QEMU_NORETURN raise_exception(CPUX86State *env, int exception_index);
2019 void QEMU_NORETURN raise_exception_ra(CPUX86State *env, int exception_index,
2020                                       uintptr_t retaddr);
2021 void QEMU_NORETURN raise_exception_err(CPUX86State *env, int exception_index,
2022                                        int error_code);
2023 void QEMU_NORETURN raise_exception_err_ra(CPUX86State *env, int exception_index,
2024                                           int error_code, uintptr_t retaddr);
2025 void QEMU_NORETURN raise_interrupt(CPUX86State *nenv, int intno, int is_int,
2026                                    int error_code, int next_eip_addend);
2027
2028 /* cc_helper.c */
2029 extern const uint8_t parity_table[256];
2030 uint32_t cpu_cc_compute_all(CPUX86State *env1, int op);
2031
2032 static inline uint32_t cpu_compute_eflags(CPUX86State *env)
2033 {
2034     uint32_t eflags = env->eflags;
2035     if (tcg_enabled()) {
2036         eflags |= cpu_cc_compute_all(env, CC_OP) | (env->df & DF_MASK);
2037     }
2038     return eflags;
2039 }
2040
2041 /* NOTE: the translator must set DisasContext.cc_op to CC_OP_EFLAGS
2042  * after generating a call to a helper that uses this.
2043  */
2044 static inline void cpu_load_eflags(CPUX86State *env, int eflags,
2045                                    int update_mask)
2046 {
2047     CC_SRC = eflags & (CC_O | CC_S | CC_Z | CC_A | CC_P | CC_C);
2048     CC_OP = CC_OP_EFLAGS;
2049     env->df = 1 - (2 * ((eflags >> 10) & 1));
2050     env->eflags = (env->eflags & ~update_mask) |
2051         (eflags & update_mask) | 0x2;
2052 }
2053
2054 /* load efer and update the corresponding hflags. XXX: do consistency
2055    checks with cpuid bits? */
2056 static inline void cpu_load_efer(CPUX86State *env, uint64_t val)
2057 {
2058     env->efer = val;
2059     env->hflags &= ~(HF_LMA_MASK | HF_SVME_MASK);
2060     if (env->efer & MSR_EFER_LMA) {
2061         env->hflags |= HF_LMA_MASK;
2062     }
2063     if (env->efer & MSR_EFER_SVME) {
2064         env->hflags |= HF_SVME_MASK;
2065     }
2066 }
2067
2068 static inline MemTxAttrs cpu_get_mem_attrs(CPUX86State *env)
2069 {
2070     return ((MemTxAttrs) { .secure = (env->hflags & HF_SMM_MASK) != 0 });
2071 }
2072
2073 static inline int32_t x86_get_a20_mask(CPUX86State *env)
2074 {
2075     if (env->hflags & HF_SMM_MASK) {
2076         return -1;
2077     } else {
2078         return env->a20_mask;
2079     }
2080 }
2081
2082 static inline bool cpu_has_vmx(CPUX86State *env)
2083 {
2084     return env->features[FEAT_1_ECX] & CPUID_EXT_VMX;
2085 }
2086
2087 /*
2088  * In order for a vCPU to enter VMX operation it must have CR4.VMXE set.
2089  * Since it was set, CR4.VMXE must remain set as long as vCPU is in
2090  * VMX operation. This is because CR4.VMXE is one of the bits set
2091  * in MSR_IA32_VMX_CR4_FIXED1.
2092  *
2093  * There is one exception to above statement when vCPU enters SMM mode.
2094  * When a vCPU enters SMM mode, it temporarily exit VMX operation and
2095  * may also reset CR4.VMXE during execution in SMM mode.
2096  * When vCPU exits SMM mode, vCPU state is restored to be in VMX operation
2097  * and CR4.VMXE is restored to it's original value of being set.
2098  *
2099  * Therefore, when vCPU is not in SMM mode, we can infer whether
2100  * VMX is being used by examining CR4.VMXE. Otherwise, we cannot
2101  * know for certain.
2102  */
2103 static inline bool cpu_vmx_maybe_enabled(CPUX86State *env)
2104 {
2105     return cpu_has_vmx(env) &&
2106            ((env->cr[4] & CR4_VMXE_MASK) || (env->hflags & HF_SMM_MASK));
2107 }
2108
2109 /* fpu_helper.c */
2110 void update_fp_status(CPUX86State *env);
2111 void update_mxcsr_status(CPUX86State *env);
2112
2113 static inline void cpu_set_mxcsr(CPUX86State *env, uint32_t mxcsr)
2114 {
2115     env->mxcsr = mxcsr;
2116     if (tcg_enabled()) {
2117         update_mxcsr_status(env);
2118     }
2119 }
2120
2121 static inline void cpu_set_fpuc(CPUX86State *env, uint16_t fpuc)
2122 {
2123      env->fpuc = fpuc;
2124      if (tcg_enabled()) {
2125         update_fp_status(env);
2126      }
2127 }
2128
2129 /* mem_helper.c */
2130 void helper_lock_init(void);
2131
2132 /* svm_helper.c */
2133 void cpu_svm_check_intercept_param(CPUX86State *env1, uint32_t type,
2134                                    uint64_t param, uintptr_t retaddr);
2135 void QEMU_NORETURN cpu_vmexit(CPUX86State *nenv, uint32_t exit_code,
2136                               uint64_t exit_info_1, uintptr_t retaddr);
2137 void do_vmexit(CPUX86State *env, uint32_t exit_code, uint64_t exit_info_1);
2138
2139 /* seg_helper.c */
2140 void do_interrupt_x86_hardirq(CPUX86State *env, int intno, int is_hw);
2141
2142 /* smm_helper.c */
2143 void do_smm_enter(X86CPU *cpu);
2144
2145 /* apic.c */
2146 void cpu_report_tpr_access(CPUX86State *env, TPRAccess access);
2147 void apic_handle_tpr_access_report(DeviceState *d, target_ulong ip,
2148                                    TPRAccess access);
2149
2150
2151 /* Change the value of a KVM-specific default
2152  *
2153  * If value is NULL, no default will be set and the original
2154  * value from the CPU model table will be kept.
2155  *
2156  * It is valid to call this function only for properties that
2157  * are already present in the kvm_default_props table.
2158  */
2159 void x86_cpu_change_kvm_default(const char *prop, const char *value);
2160
2161 /* Special values for X86CPUVersion: */
2162
2163 /* Resolve to latest CPU version */
2164 #define CPU_VERSION_LATEST -1
2165
2166 /*
2167  * Resolve to version defined by current machine type.
2168  * See x86_cpu_set_default_version()
2169  */
2170 #define CPU_VERSION_AUTO   -2
2171
2172 /* Don't resolve to any versioned CPU models, like old QEMU versions */
2173 #define CPU_VERSION_LEGACY  0
2174
2175 typedef int X86CPUVersion;
2176
2177 /*
2178  * Set default CPU model version for CPU models having
2179  * version == CPU_VERSION_AUTO.
2180  */
2181 void x86_cpu_set_default_version(X86CPUVersion version);
2182
2183 /* Return name of 32-bit register, from a R_* constant */
2184 const char *get_register_name_32(unsigned int reg);
2185
2186 void enable_compat_apic_id_mode(void);
2187
2188 #define APIC_DEFAULT_ADDRESS 0xfee00000
2189 #define APIC_SPACE_SIZE      0x100000
2190
2191 void x86_cpu_dump_local_apic_state(CPUState *cs, int flags);
2192
2193 /* cpu.c */
2194 bool cpu_is_bsp(X86CPU *cpu);
2195
2196 void x86_cpu_xrstor_all_areas(X86CPU *cpu, const X86XSaveArea *buf);
2197 void x86_cpu_xsave_all_areas(X86CPU *cpu, X86XSaveArea *buf);
2198 void x86_update_hflags(CPUX86State* env);
2199
2200 static inline bool hyperv_feat_enabled(X86CPU *cpu, int feat)
2201 {
2202     return !!(cpu->hyperv_features & BIT(feat));
2203 }
2204
2205 #endif /* I386_CPU_H */