target-i386/cpu.h

   1 /*
   2  * i386 virtual CPU header
   3  *
   4  *  Copyright (c) 2003 Fabrice Bellard
   5  *
   6  * This library is free software; you can redistribute it and/or
   7  * modify it under the terms of the GNU Lesser General Public
   8  * License as published by the Free Software Foundation; either
   9  * version 2 of the License, or (at your option) any later version.
  10  *
  11  * This library is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
  14  * Lesser General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU Lesser General Public
  17  * License along with this library; if not, see <http://www.gnu.org/licenses/>.
  18  */
  19 #ifndef CPU_I386_H
  20 #define CPU_I386_H
  21
  22 #include "config.h"
  23 #include "qemu-common.h"
  24
  25 #ifdef TARGET_X86_64
  26 #define TARGET_LONG_BITS 64
  27 #else
  28 #define TARGET_LONG_BITS 32
  29 #endif
  30
  31 /* target supports implicit self modifying code */
  32 #define TARGET_HAS_SMC
  33 /* support for self modifying code even if the modified instruction is
  34    close to the modifying instruction */
  35 #define TARGET_HAS_PRECISE_SMC
  36
  37 #define TARGET_HAS_ICE 1
  38
  39 #ifdef TARGET_X86_64
  40 #define ELF_MACHINE     EM_X86_64
  41 #define ELF_MACHINE_UNAME "x86_64"
  42 #else
  43 #define ELF_MACHINE     EM_386
  44 #define ELF_MACHINE_UNAME "i686"
  45 #endif
  46
  47 #define CPUArchState struct CPUX86State
  48
  49 #include "exec/cpu-defs.h"
  50
  51 #include "fpu/softfloat.h"
  52
  53 #define R_EAX 0
  54 #define R_ECX 1
  55 #define R_EDX 2
  56 #define R_EBX 3
  57 #define R_ESP 4
  58 #define R_EBP 5
  59 #define R_ESI 6
  60 #define R_EDI 7
  61
  62 #define R_AL 0
  63 #define R_CL 1
  64 #define R_DL 2
  65 #define R_BL 3
  66 #define R_AH 4
  67 #define R_CH 5
  68 #define R_DH 6
  69 #define R_BH 7
  70
  71 #define R_ES 0
  72 #define R_CS 1
  73 #define R_SS 2
  74 #define R_DS 3
  75 #define R_FS 4
  76 #define R_GS 5
  77
  78 /* segment descriptor fields */
  79 #define DESC_G_MASK     (1 << 23)
  80 #define DESC_B_SHIFT    22
  81 #define DESC_B_MASK     (1 << DESC_B_SHIFT)
  82 #define DESC_L_SHIFT    21 /* x86_64 only : 64 bit code segment */
  83 #define DESC_L_MASK     (1 << DESC_L_SHIFT)
  84 #define DESC_AVL_MASK   (1 << 20)
  85 #define DESC_P_MASK     (1 << 15)
  86 #define DESC_DPL_SHIFT  13
  87 #define DESC_DPL_MASK   (3 << DESC_DPL_SHIFT)
  88 #define DESC_S_MASK     (1 << 12)
  89 #define DESC_TYPE_SHIFT 8
  90 #define DESC_TYPE_MASK  (15 << DESC_TYPE_SHIFT)
  91 #define DESC_A_MASK     (1 << 8)
  92
  93 #define DESC_CS_MASK    (1 << 11) /* 1=code segment 0=data segment */
  94 #define DESC_C_MASK     (1 << 10) /* code: conforming */
  95 #define DESC_R_MASK     (1 << 9)  /* code: readable */
  96
  97 #define DESC_E_MASK     (1 << 10) /* data: expansion direction */
  98 #define DESC_W_MASK     (1 << 9)  /* data: writable */
  99
 100 #define DESC_TSS_BUSY_MASK (1 << 9)
 101
 102 /* eflags masks */
 103 #define CC_C    0x0001
 104 #define CC_P    0x0004
 105 #define CC_A    0x0010
 106 #define CC_Z    0x0040
 107 #define CC_S    0x0080
 108 #define CC_O    0x0800
 109
 110 #define TF_SHIFT   8
 111 #define IOPL_SHIFT 12
 112 #define VM_SHIFT   17
 113
 114 #define TF_MASK                 0x00000100
 115 #define IF_MASK                 0x00000200
 116 #define DF_MASK                 0x00000400
 117 #define IOPL_MASK               0x00003000
 118 #define NT_MASK                 0x00004000
 119 #define RF_MASK                 0x00010000
 120 #define VM_MASK                 0x00020000
 121 #define AC_MASK                 0x00040000
 122 #define VIF_MASK                0x00080000
 123 #define VIP_MASK                0x00100000
 124 #define ID_MASK                 0x00200000
 125
 126 /* hidden flags - used internally by qemu to represent additional cpu
 127    states. Only the INHIBIT_IRQ, SMM and SVMI are not redundant. We
 128    avoid using the IOPL_MASK, TF_MASK, VM_MASK and AC_MASK bit
 129    positions to ease oring with eflags. */
 130 /* current cpl */
 131 #define HF_CPL_SHIFT         0
 132 /* true if soft mmu is being used */
 133 #define HF_SOFTMMU_SHIFT     2
 134 /* true if hardware interrupts must be disabled for next instruction */
 135 #define HF_INHIBIT_IRQ_SHIFT 3
 136 /* 16 or 32 segments */
 137 #define HF_CS32_SHIFT        4
 138 #define HF_SS32_SHIFT        5
 139 /* zero base for DS, ES and SS : can be '0' only in 32 bit CS segment */
 140 #define HF_ADDSEG_SHIFT      6
 141 /* copy of CR0.PE (protected mode) */
 142 #define HF_PE_SHIFT          7
 143 #define HF_TF_SHIFT          8 /* must be same as eflags */
 144 #define HF_MP_SHIFT          9 /* the order must be MP, EM, TS */
 145 #define HF_EM_SHIFT         10
 146 #define HF_TS_SHIFT         11
 147 #define HF_IOPL_SHIFT       12 /* must be same as eflags */
 148 #define HF_LMA_SHIFT        14 /* only used on x86_64: long mode active */
 149 #define HF_CS64_SHIFT       15 /* only used on x86_64: 64 bit code segment  */
 150 #define HF_RF_SHIFT         16 /* must be same as eflags */
 151 #define HF_VM_SHIFT         17 /* must be same as eflags */
 152 #define HF_AC_SHIFT         18 /* must be same as eflags */
 153 #define HF_SMM_SHIFT        19 /* CPU in SMM mode */
 154 #define HF_SVME_SHIFT       20 /* SVME enabled (copy of EFER.SVME) */
 155 #define HF_SVMI_SHIFT       21 /* SVM intercepts are active */
 156 #define HF_OSFXSR_SHIFT     22 /* CR4.OSFXSR */
 157 #define HF_SMAP_SHIFT       23 /* CR4.SMAP */
 158
 159 #define HF_CPL_MASK          (3 << HF_CPL_SHIFT)
 160 #define HF_SOFTMMU_MASK      (1 << HF_SOFTMMU_SHIFT)
 161 #define HF_INHIBIT_IRQ_MASK  (1 << HF_INHIBIT_IRQ_SHIFT)
 162 #define HF_CS32_MASK         (1 << HF_CS32_SHIFT)
 163 #define HF_SS32_MASK         (1 << HF_SS32_SHIFT)
 164 #define HF_ADDSEG_MASK       (1 << HF_ADDSEG_SHIFT)
 165 #define HF_PE_MASK           (1 << HF_PE_SHIFT)
 166 #define HF_TF_MASK           (1 << HF_TF_SHIFT)
 167 #define HF_MP_MASK           (1 << HF_MP_SHIFT)
 168 #define HF_EM_MASK           (1 << HF_EM_SHIFT)
 169 #define HF_TS_MASK           (1 << HF_TS_SHIFT)
 170 #define HF_IOPL_MASK         (3 << HF_IOPL_SHIFT)
 171 #define HF_LMA_MASK          (1 << HF_LMA_SHIFT)
 172 #define HF_CS64_MASK         (1 << HF_CS64_SHIFT)
 173 #define HF_RF_MASK           (1 << HF_RF_SHIFT)
 174 #define HF_VM_MASK           (1 << HF_VM_SHIFT)
 175 #define HF_AC_MASK           (1 << HF_AC_SHIFT)
 176 #define HF_SMM_MASK          (1 << HF_SMM_SHIFT)
 177 #define HF_SVME_MASK         (1 << HF_SVME_SHIFT)
 178 #define HF_SVMI_MASK         (1 << HF_SVMI_SHIFT)
 179 #define HF_OSFXSR_MASK       (1 << HF_OSFXSR_SHIFT)
 180 #define HF_SMAP_MASK         (1 << HF_SMAP_SHIFT)
 181
 182 /* hflags2 */
 183
 184 #define HF2_GIF_SHIFT        0 /* if set CPU takes interrupts */
 185 #define HF2_HIF_SHIFT        1 /* value of IF_MASK when entering SVM */
 186 #define HF2_NMI_SHIFT        2 /* CPU serving NMI */
 187 #define HF2_VINTR_SHIFT      3 /* value of V_INTR_MASKING bit */
 188
 189 #define HF2_GIF_MASK          (1 << HF2_GIF_SHIFT)
 190 #define HF2_HIF_MASK          (1 << HF2_HIF_SHIFT)
 191 #define HF2_NMI_MASK          (1 << HF2_NMI_SHIFT)
 192 #define HF2_VINTR_MASK        (1 << HF2_VINTR_SHIFT)
 193
 194 #define CR0_PE_SHIFT 0
 195 #define CR0_MP_SHIFT 1
 196
 197 #define CR0_PE_MASK  (1U << 0)
 198 #define CR0_MP_MASK  (1U << 1)
 199 #define CR0_EM_MASK  (1U << 2)
 200 #define CR0_TS_MASK  (1U << 3)
 201 #define CR0_ET_MASK  (1U << 4)
 202 #define CR0_NE_MASK  (1U << 5)
 203 #define CR0_WP_MASK  (1U << 16)
 204 #define CR0_AM_MASK  (1U << 18)
 205 #define CR0_PG_MASK  (1U << 31)
 206
 207 #define CR4_VME_MASK  (1U << 0)
 208 #define CR4_PVI_MASK  (1U << 1)
 209 #define CR4_TSD_MASK  (1U << 2)
 210 #define CR4_DE_MASK   (1U << 3)
 211 #define CR4_PSE_MASK  (1U << 4)
 212 #define CR4_PAE_MASK  (1U << 5)
 213 #define CR4_MCE_MASK  (1U << 6)
 214 #define CR4_PGE_MASK  (1U << 7)
 215 #define CR4_PCE_MASK  (1U << 8)
 216 #define CR4_OSFXSR_SHIFT 9
 217 #define CR4_OSFXSR_MASK (1U << CR4_OSFXSR_SHIFT)
 218 #define CR4_OSXMMEXCPT_MASK  (1U << 10)
 219 #define CR4_VMXE_MASK   (1U << 13)
 220 #define CR4_SMXE_MASK   (1U << 14)
 221 #define CR4_FSGSBASE_MASK (1U << 16)
 222 #define CR4_PCIDE_MASK  (1U << 17)
 223 #define CR4_OSXSAVE_MASK (1U << 18)
 224 #define CR4_SMEP_MASK   (1U << 20)
 225 #define CR4_SMAP_MASK   (1U << 21)
 226
 227 #define DR6_BD          (1 << 13)
 228 #define DR6_BS          (1 << 14)
 229 #define DR6_BT          (1 << 15)
 230 #define DR6_FIXED_1     0xffff0ff0
 231
 232 #define DR7_GD          (1 << 13)
 233 #define DR7_TYPE_SHIFT  16
 234 #define DR7_LEN_SHIFT   18
 235 #define DR7_FIXED_1     0x00000400
 236 #define DR7_LOCAL_BP_MASK    0x55
 237 #define DR7_MAX_BP           4
 238 #define DR7_TYPE_BP_INST     0x0
 239 #define DR7_TYPE_DATA_WR     0x1
 240 #define DR7_TYPE_IO_RW       0x2
 241 #define DR7_TYPE_DATA_RW     0x3
 242
 243 #define PG_PRESENT_BIT  0
 244 #define PG_RW_BIT       1
 245 #define PG_USER_BIT     2
 246 #define PG_PWT_BIT      3
 247 #define PG_PCD_BIT      4
 248 #define PG_ACCESSED_BIT 5
 249 #define PG_DIRTY_BIT    6
 250 #define PG_PSE_BIT      7
 251 #define PG_GLOBAL_BIT   8
 252 #define PG_NX_BIT       63
 253
 254 #define PG_PRESENT_MASK  (1 << PG_PRESENT_BIT)
 255 #define PG_RW_MASK       (1 << PG_RW_BIT)
 256 #define PG_USER_MASK     (1 << PG_USER_BIT)
 257 #define PG_PWT_MASK      (1 << PG_PWT_BIT)
 258 #define PG_PCD_MASK      (1 << PG_PCD_BIT)
 259 #define PG_ACCESSED_MASK (1 << PG_ACCESSED_BIT)
 260 #define PG_DIRTY_MASK    (1 << PG_DIRTY_BIT)
 261 #define PG_PSE_MASK      (1 << PG_PSE_BIT)
 262 #define PG_GLOBAL_MASK   (1 << PG_GLOBAL_BIT)
 263 #define PG_HI_USER_MASK  0x7ff0000000000000LL
 264 #define PG_NX_MASK       (1LL << PG_NX_BIT)
 265
 266 #define PG_ERROR_W_BIT     1
 267
 268 #define PG_ERROR_P_MASK    0x01
 269 #define PG_ERROR_W_MASK    (1 << PG_ERROR_W_BIT)
 270 #define PG_ERROR_U_MASK    0x04
 271 #define PG_ERROR_RSVD_MASK 0x08
 272 #define PG_ERROR_I_D_MASK  0x10
 273
 274 #define MCG_CTL_P       (1ULL<<8)   /* MCG_CAP register available */
 275 #define MCG_SER_P       (1ULL<<24) /* MCA recovery/new status bits */
 276
 277 #define MCE_CAP_DEF     (MCG_CTL_P|MCG_SER_P)
 278 #define MCE_BANKS_DEF   10
 279
 280 #define MCG_STATUS_RIPV (1ULL<<0)   /* restart ip valid */
 281 #define MCG_STATUS_EIPV (1ULL<<1)   /* ip points to correct instruction */
 282 #define MCG_STATUS_MCIP (1ULL<<2)   /* machine check in progress */
 283
 284 #define MCI_STATUS_VAL   (1ULL<<63)  /* valid error */
 285 #define MCI_STATUS_OVER  (1ULL<<62)  /* previous errors lost */
 286 #define MCI_STATUS_UC    (1ULL<<61)  /* uncorrected error */
 287 #define MCI_STATUS_EN    (1ULL<<60)  /* error enabled */
 288 #define MCI_STATUS_MISCV (1ULL<<59)  /* misc error reg. valid */
 289 #define MCI_STATUS_ADDRV (1ULL<<58)  /* addr reg. valid */
 290 #define MCI_STATUS_PCC   (1ULL<<57)  /* processor context corrupt */
 291 #define MCI_STATUS_S     (1ULL<<56)  /* Signaled machine check */
 292 #define MCI_STATUS_AR    (1ULL<<55)  /* Action required */
 293
 294 /* MISC register defines */
 295 #define MCM_ADDR_SEGOFF  0      /* segment offset */
 296 #define MCM_ADDR_LINEAR  1      /* linear address */
 297 #define MCM_ADDR_PHYS    2      /* physical address */
 298 #define MCM_ADDR_MEM     3      /* memory address */
 299 #define MCM_ADDR_GENERIC 7      /* generic */
 300
 301 #define MSR_IA32_TSC                    0x10
 302 #define MSR_IA32_APICBASE               0x1b
 303 #define MSR_IA32_APICBASE_BSP           (1<<8)
 304 #define MSR_IA32_APICBASE_ENABLE        (1<<11)
 305 #define MSR_IA32_APICBASE_BASE          (0xfffff<<12)
 306 #define MSR_IA32_FEATURE_CONTROL        0x0000003a
 307 #define MSR_TSC_ADJUST                  0x0000003b
 308 #define MSR_IA32_TSCDEADLINE            0x6e0
 309
 310 #define MSR_P6_PERFCTR0                 0xc1
 311
 312 #define MSR_MTRRcap                     0xfe
 313 #define MSR_MTRRcap_VCNT                8
 314 #define MSR_MTRRcap_FIXRANGE_SUPPORT    (1 << 8)
 315 #define MSR_MTRRcap_WC_SUPPORTED        (1 << 10)
 316
 317 #define MSR_IA32_SYSENTER_CS            0x174
 318 #define MSR_IA32_SYSENTER_ESP           0x175
 319 #define MSR_IA32_SYSENTER_EIP           0x176
 320
 321 #define MSR_MCG_CAP                     0x179
 322 #define MSR_MCG_STATUS                  0x17a
 323 #define MSR_MCG_CTL                     0x17b
 324
 325 #define MSR_P6_EVNTSEL0                 0x186
 326
 327 #define MSR_IA32_PERF_STATUS            0x198
 328
 329 #define MSR_IA32_MISC_ENABLE            0x1a0
 330 /* Indicates good rep/movs microcode on some processors: */
 331 #define MSR_IA32_MISC_ENABLE_DEFAULT    1
 332
 333 #define MSR_MTRRphysBase(reg)           (0x200 + 2 * (reg))
 334 #define MSR_MTRRphysMask(reg)           (0x200 + 2 * (reg) + 1)
 335
 336 #define MSR_MTRRfix64K_00000            0x250
 337 #define MSR_MTRRfix16K_80000            0x258
 338 #define MSR_MTRRfix16K_A0000            0x259
 339 #define MSR_MTRRfix4K_C0000             0x268
 340 #define MSR_MTRRfix4K_C8000             0x269
 341 #define MSR_MTRRfix4K_D0000             0x26a
 342 #define MSR_MTRRfix4K_D8000             0x26b
 343 #define MSR_MTRRfix4K_E0000             0x26c
 344 #define MSR_MTRRfix4K_E8000             0x26d
 345 #define MSR_MTRRfix4K_F0000             0x26e
 346 #define MSR_MTRRfix4K_F8000             0x26f
 347
 348 #define MSR_PAT                         0x277
 349
 350 #define MSR_MTRRdefType                 0x2ff
 351
 352 #define MSR_CORE_PERF_FIXED_CTR0        0x309
 353 #define MSR_CORE_PERF_FIXED_CTR1        0x30a
 354 #define MSR_CORE_PERF_FIXED_CTR2        0x30b
 355 #define MSR_CORE_PERF_FIXED_CTR_CTRL    0x38d
 356 #define MSR_CORE_PERF_GLOBAL_STATUS     0x38e
 357 #define MSR_CORE_PERF_GLOBAL_CTRL       0x38f
 358 #define MSR_CORE_PERF_GLOBAL_OVF_CTRL   0x390
 359
 360 #define MSR_MC0_CTL                     0x400
 361 #define MSR_MC0_STATUS                  0x401
 362 #define MSR_MC0_ADDR                    0x402
 363 #define MSR_MC0_MISC                    0x403
 364
 365 #define MSR_EFER                        0xc0000080
 366
 367 #define MSR_EFER_SCE   (1 << 0)
 368 #define MSR_EFER_LME   (1 << 8)
 369 #define MSR_EFER_LMA   (1 << 10)
 370 #define MSR_EFER_NXE   (1 << 11)
 371 #define MSR_EFER_SVME  (1 << 12)
 372 #define MSR_EFER_FFXSR (1 << 14)
 373
 374 #define MSR_STAR                        0xc0000081
 375 #define MSR_LSTAR                       0xc0000082
 376 #define MSR_CSTAR                       0xc0000083
 377 #define MSR_FMASK                       0xc0000084
 378 #define MSR_FSBASE                      0xc0000100
 379 #define MSR_GSBASE                      0xc0000101
 380 #define MSR_KERNELGSBASE                0xc0000102
 381 #define MSR_TSC_AUX                     0xc0000103
 382
 383 #define MSR_VM_HSAVE_PA                 0xc0010117
 384
 385 #define MSR_IA32_BNDCFGS                0x00000d90
 386
 387 #define XSTATE_FP                       (1ULL << 0)
 388 #define XSTATE_SSE                      (1ULL << 1)
 389 #define XSTATE_YMM                      (1ULL << 2)
 390 #define XSTATE_BNDREGS                  (1ULL << 3)
 391 #define XSTATE_BNDCSR                   (1ULL << 4)
 392
 393
 394 /* CPUID feature words */
 395 typedef enum FeatureWord {
 396     FEAT_1_EDX,         /* CPUID[1].EDX */
 397     FEAT_1_ECX,         /* CPUID[1].ECX */
 398     FEAT_7_0_EBX,       /* CPUID[EAX=7,ECX=0].EBX */
 399     FEAT_8000_0001_EDX, /* CPUID[8000_0001].EDX */
 400     FEAT_8000_0001_ECX, /* CPUID[8000_0001].ECX */
 401     FEAT_C000_0001_EDX, /* CPUID[C000_0001].EDX */
 402     FEAT_KVM,           /* CPUID[4000_0001].EAX (KVM_CPUID_FEATURES) */
 403     FEAT_SVM,           /* CPUID[8000_000A].EDX */
 404     FEATURE_WORDS,
 405 } FeatureWord;
 406
 407 typedef uint32_t FeatureWordArray[FEATURE_WORDS];
 408
 409 /* cpuid_features bits */
 410 #define CPUID_FP87 (1U << 0)
 411 #define CPUID_VME  (1U << 1)
 412 #define CPUID_DE   (1U << 2)
 413 #define CPUID_PSE  (1U << 3)
 414 #define CPUID_TSC  (1U << 4)
 415 #define CPUID_MSR  (1U << 5)
 416 #define CPUID_PAE  (1U << 6)
 417 #define CPUID_MCE  (1U << 7)
 418 #define CPUID_CX8  (1U << 8)
 419 #define CPUID_APIC (1U << 9)
 420 #define CPUID_SEP  (1U << 11) /* sysenter/sysexit */
 421 #define CPUID_MTRR (1U << 12)
 422 #define CPUID_PGE  (1U << 13)
 423 #define CPUID_MCA  (1U << 14)
 424 #define CPUID_CMOV (1U << 15)
 425 #define CPUID_PAT  (1U << 16)
 426 #define CPUID_PSE36   (1U << 17)
 427 #define CPUID_PN   (1U << 18)
 428 #define CPUID_CLFLUSH (1U << 19)
 429 #define CPUID_DTS (1U << 21)
 430 #define CPUID_ACPI (1U << 22)
 431 #define CPUID_MMX  (1U << 23)
 432 #define CPUID_FXSR (1U << 24)
 433 #define CPUID_SSE  (1U << 25)
 434 #define CPUID_SSE2 (1U << 26)
 435 #define CPUID_SS (1U << 27)
 436 #define CPUID_HT (1U << 28)
 437 #define CPUID_TM (1U << 29)
 438 #define CPUID_IA64 (1U << 30)
 439 #define CPUID_PBE (1U << 31)
 440
 441 #define CPUID_EXT_SSE3     (1U << 0)
 442 #define CPUID_EXT_PCLMULQDQ (1U << 1)
 443 #define CPUID_EXT_DTES64   (1U << 2)
 444 #define CPUID_EXT_MONITOR  (1U << 3)
 445 #define CPUID_EXT_DSCPL    (1U << 4)
 446 #define CPUID_EXT_VMX      (1U << 5)
 447 #define CPUID_EXT_SMX      (1U << 6)
 448 #define CPUID_EXT_EST      (1U << 7)
 449 #define CPUID_EXT_TM2      (1U << 8)
 450 #define CPUID_EXT_SSSE3    (1U << 9)
 451 #define CPUID_EXT_CID      (1U << 10)
 452 #define CPUID_EXT_FMA      (1U << 12)
 453 #define CPUID_EXT_CX16     (1U << 13)
 454 #define CPUID_EXT_XTPR     (1U << 14)
 455 #define CPUID_EXT_PDCM     (1U << 15)
 456 #define CPUID_EXT_PCID     (1U << 17)
 457 #define CPUID_EXT_DCA      (1U << 18)
 458 #define CPUID_EXT_SSE41    (1U << 19)
 459 #define CPUID_EXT_SSE42    (1U << 20)
 460 #define CPUID_EXT_X2APIC   (1U << 21)
 461 #define CPUID_EXT_MOVBE    (1U << 22)
 462 #define CPUID_EXT_POPCNT   (1U << 23)
 463 #define CPUID_EXT_TSC_DEADLINE_TIMER (1U << 24)
 464 #define CPUID_EXT_AES      (1U << 25)
 465 #define CPUID_EXT_XSAVE    (1U << 26)
 466 #define CPUID_EXT_OSXSAVE  (1U << 27)
 467 #define CPUID_EXT_AVX      (1U << 28)
 468 #define CPUID_EXT_F16C     (1U << 29)
 469 #define CPUID_EXT_RDRAND   (1U << 30)
 470 #define CPUID_EXT_HYPERVISOR  (1U << 31)
 471
 472 #define CPUID_EXT2_FPU     (1U << 0)
 473 #define CPUID_EXT2_VME     (1U << 1)
 474 #define CPUID_EXT2_DE      (1U << 2)
 475 #define CPUID_EXT2_PSE     (1U << 3)
 476 #define CPUID_EXT2_TSC     (1U << 4)
 477 #define CPUID_EXT2_MSR     (1U << 5)
 478 #define CPUID_EXT2_PAE     (1U << 6)
 479 #define CPUID_EXT2_MCE     (1U << 7)
 480 #define CPUID_EXT2_CX8     (1U << 8)
 481 #define CPUID_EXT2_APIC    (1U << 9)
 482 #define CPUID_EXT2_SYSCALL (1U << 11)
 483 #define CPUID_EXT2_MTRR    (1U << 12)
 484 #define CPUID_EXT2_PGE     (1U << 13)
 485 #define CPUID_EXT2_MCA     (1U << 14)
 486 #define CPUID_EXT2_CMOV    (1U << 15)
 487 #define CPUID_EXT2_PAT     (1U << 16)
 488 #define CPUID_EXT2_PSE36   (1U << 17)
 489 #define CPUID_EXT2_MP      (1U << 19)
 490 #define CPUID_EXT2_NX      (1U << 20)
 491 #define CPUID_EXT2_MMXEXT  (1U << 22)
 492 #define CPUID_EXT2_MMX     (1U << 23)
 493 #define CPUID_EXT2_FXSR    (1U << 24)
 494 #define CPUID_EXT2_FFXSR   (1U << 25)
 495 #define CPUID_EXT2_PDPE1GB (1U << 26)
 496 #define CPUID_EXT2_RDTSCP  (1U << 27)
 497 #define CPUID_EXT2_LM      (1U << 29)
 498 #define CPUID_EXT2_3DNOWEXT (1U << 30)
 499 #define CPUID_EXT2_3DNOW   (1U << 31)
 500
 501 /* CPUID[8000_0001].EDX bits that are aliase of CPUID[1].EDX bits on AMD CPUs */
 502 #define CPUID_EXT2_AMD_ALIASES (CPUID_EXT2_FPU | CPUID_EXT2_VME | \
 503                                 CPUID_EXT2_DE | CPUID_EXT2_PSE | \
 504                                 CPUID_EXT2_TSC | CPUID_EXT2_MSR | \
 505                                 CPUID_EXT2_PAE | CPUID_EXT2_MCE | \
 506                                 CPUID_EXT2_CX8 | CPUID_EXT2_APIC | \
 507                                 CPUID_EXT2_MTRR | CPUID_EXT2_PGE | \
 508                                 CPUID_EXT2_MCA | CPUID_EXT2_CMOV | \
 509                                 CPUID_EXT2_PAT | CPUID_EXT2_PSE36 | \
 510                                 CPUID_EXT2_MMX | CPUID_EXT2_FXSR)
 511
 512 #define CPUID_EXT3_LAHF_LM (1U << 0)
 513 #define CPUID_EXT3_CMP_LEG (1U << 1)
 514 #define CPUID_EXT3_SVM     (1U << 2)
 515 #define CPUID_EXT3_EXTAPIC (1U << 3)
 516 #define CPUID_EXT3_CR8LEG  (1U << 4)
 517 #define CPUID_EXT3_ABM     (1U << 5)
 518 #define CPUID_EXT3_SSE4A   (1U << 6)
 519 #define CPUID_EXT3_MISALIGNSSE (1U << 7)
 520 #define CPUID_EXT3_3DNOWPREFETCH (1U << 8)
 521 #define CPUID_EXT3_OSVW    (1U << 9)
 522 #define CPUID_EXT3_IBS     (1U << 10)
 523 #define CPUID_EXT3_XOP     (1U << 11)
 524 #define CPUID_EXT3_SKINIT  (1U << 12)
 525 #define CPUID_EXT3_WDT     (1U << 13)
 526 #define CPUID_EXT3_LWP     (1U << 15)
 527 #define CPUID_EXT3_FMA4    (1U << 16)
 528 #define CPUID_EXT3_TCE     (1U << 17)
 529 #define CPUID_EXT3_NODEID  (1U << 19)
 530 #define CPUID_EXT3_TBM     (1U << 21)
 531 #define CPUID_EXT3_TOPOEXT (1U << 22)
 532 #define CPUID_EXT3_PERFCORE (1U << 23)
 533 #define CPUID_EXT3_PERFNB  (1U << 24)
 534
 535 #define CPUID_SVM_NPT          (1U << 0)
 536 #define CPUID_SVM_LBRV         (1U << 1)
 537 #define CPUID_SVM_SVMLOCK      (1U << 2)
 538 #define CPUID_SVM_NRIPSAVE     (1U << 3)
 539 #define CPUID_SVM_TSCSCALE     (1U << 4)
 540 #define CPUID_SVM_VMCBCLEAN    (1U << 5)
 541 #define CPUID_SVM_FLUSHASID    (1U << 6)
 542 #define CPUID_SVM_DECODEASSIST (1U << 7)
 543 #define CPUID_SVM_PAUSEFILTER  (1U << 10)
 544 #define CPUID_SVM_PFTHRESHOLD  (1U << 12)
 545
 546 #define CPUID_7_0_EBX_FSGSBASE (1U << 0)
 547 #define CPUID_7_0_EBX_BMI1     (1U << 3)
 548 #define CPUID_7_0_EBX_HLE      (1U << 4)
 549 #define CPUID_7_0_EBX_AVX2     (1U << 5)
 550 #define CPUID_7_0_EBX_SMEP     (1U << 7)
 551 #define CPUID_7_0_EBX_BMI2     (1U << 8)
 552 #define CPUID_7_0_EBX_ERMS     (1U << 9)
 553 #define CPUID_7_0_EBX_INVPCID  (1U << 10)
 554 #define CPUID_7_0_EBX_RTM      (1U << 11)
 555 #define CPUID_7_0_EBX_MPX      (1U << 14)
 556 #define CPUID_7_0_EBX_RDSEED   (1U << 18)
 557 #define CPUID_7_0_EBX_ADX      (1U << 19)
 558 #define CPUID_7_0_EBX_SMAP     (1U << 20)
 559
 560 #define CPUID_VENDOR_SZ      12
 561
 562 #define CPUID_VENDOR_INTEL_1 0x756e6547 /* "Genu" */
 563 #define CPUID_VENDOR_INTEL_2 0x49656e69 /* "ineI" */
 564 #define CPUID_VENDOR_INTEL_3 0x6c65746e /* "ntel" */
 565 #define CPUID_VENDOR_INTEL "GenuineIntel"
 566
 567 #define CPUID_VENDOR_AMD_1   0x68747541 /* "Auth" */
 568 #define CPUID_VENDOR_AMD_2   0x69746e65 /* "enti" */
 569 #define CPUID_VENDOR_AMD_3   0x444d4163 /* "cAMD" */
 570 #define CPUID_VENDOR_AMD   "AuthenticAMD"
 571
 572 #define CPUID_VENDOR_VIA   "CentaurHauls"
 573
 574 #define CPUID_MWAIT_IBE     (1U << 1) /* Interrupts can exit capability */
 575 #define CPUID_MWAIT_EMX     (1U << 0) /* enumeration supported */
 576
 577 #ifndef HYPERV_SPINLOCK_NEVER_RETRY
 578 #define HYPERV_SPINLOCK_NEVER_RETRY             0xFFFFFFFF
 579 #endif
 580
 581 #define EXCP00_DIVZ     0
 582 #define EXCP01_DB       1
 583 #define EXCP02_NMI      2
 584 #define EXCP03_INT3     3
 585 #define EXCP04_INTO     4
 586 #define EXCP05_BOUND    5
 587 #define EXCP06_ILLOP    6
 588 #define EXCP07_PREX     7
 589 #define EXCP08_DBLE     8
 590 #define EXCP09_XERR     9
 591 #define EXCP0A_TSS      10
 592 #define EXCP0B_NOSEG    11
 593 #define EXCP0C_STACK    12
 594 #define EXCP0D_GPF      13
 595 #define EXCP0E_PAGE     14
 596 #define EXCP10_COPR     16
 597 #define EXCP11_ALGN     17
 598 #define EXCP12_MCHK     18
 599
 600 #define EXCP_SYSCALL    0x100 /* only happens in user only emulation
 601                                  for syscall instruction */
 602
 603 /* i386-specific interrupt pending bits.  */
 604 #define CPU_INTERRUPT_POLL      CPU_INTERRUPT_TGT_EXT_1
 605 #define CPU_INTERRUPT_SMI       CPU_INTERRUPT_TGT_EXT_2
 606 #define CPU_INTERRUPT_NMI       CPU_INTERRUPT_TGT_EXT_3
 607 #define CPU_INTERRUPT_MCE       CPU_INTERRUPT_TGT_EXT_4
 608 #define CPU_INTERRUPT_VIRQ      CPU_INTERRUPT_TGT_INT_0
 609 #define CPU_INTERRUPT_SIPI      CPU_INTERRUPT_TGT_INT_1
 610 #define CPU_INTERRUPT_TPR       CPU_INTERRUPT_TGT_INT_2
 611
 612 /* Use a clearer name for this.  */
 613 #define CPU_INTERRUPT_INIT      CPU_INTERRUPT_RESET
 614
 615 typedef enum {
 616     CC_OP_DYNAMIC, /* must use dynamic code to get cc_op */
 617     CC_OP_EFLAGS,  /* all cc are explicitly computed, CC_SRC = flags */
 618
 619     CC_OP_MULB, /* modify all flags, C, O = (CC_SRC != 0) */
 620     CC_OP_MULW,
 621     CC_OP_MULL,
 622     CC_OP_MULQ,
 623
 624     CC_OP_ADDB, /* modify all flags, CC_DST = res, CC_SRC = src1 */
 625     CC_OP_ADDW,
 626     CC_OP_ADDL,
 627     CC_OP_ADDQ,
 628
 629     CC_OP_ADCB, /* modify all flags, CC_DST = res, CC_SRC = src1 */
 630     CC_OP_ADCW,
 631     CC_OP_ADCL,
 632     CC_OP_ADCQ,
 633
 634     CC_OP_SUBB, /* modify all flags, CC_DST = res, CC_SRC = src1 */
 635     CC_OP_SUBW,
 636     CC_OP_SUBL,
 637     CC_OP_SUBQ,
 638
 639     CC_OP_SBBB, /* modify all flags, CC_DST = res, CC_SRC = src1 */
 640     CC_OP_SBBW,
 641     CC_OP_SBBL,
 642     CC_OP_SBBQ,
 643
 644     CC_OP_LOGICB, /* modify all flags, CC_DST = res */
 645     CC_OP_LOGICW,
 646     CC_OP_LOGICL,
 647     CC_OP_LOGICQ,
 648
 649     CC_OP_INCB, /* modify all flags except, CC_DST = res, CC_SRC = C */
 650     CC_OP_INCW,
 651     CC_OP_INCL,
 652     CC_OP_INCQ,
 653
 654     CC_OP_DECB, /* modify all flags except, CC_DST = res, CC_SRC = C  */
 655     CC_OP_DECW,
 656     CC_OP_DECL,
 657     CC_OP_DECQ,
 658
 659     CC_OP_SHLB, /* modify all flags, CC_DST = res, CC_SRC.msb = C */
 660     CC_OP_SHLW,
 661     CC_OP_SHLL,
 662     CC_OP_SHLQ,
 663
 664     CC_OP_SARB, /* modify all flags, CC_DST = res, CC_SRC.lsb = C */
 665     CC_OP_SARW,
 666     CC_OP_SARL,
 667     CC_OP_SARQ,
 668
 669     CC_OP_BMILGB, /* Z,S via CC_DST, C = SRC==0; O=0; P,A undefined */
 670     CC_OP_BMILGW,
 671     CC_OP_BMILGL,
 672     CC_OP_BMILGQ,
 673
 674     CC_OP_ADCX, /* CC_DST = C, CC_SRC = rest.  */
 675     CC_OP_ADOX, /* CC_DST = O, CC_SRC = rest.  */
 676     CC_OP_ADCOX, /* CC_DST = C, CC_SRC2 = O, CC_SRC = rest.  */
 677
 678     CC_OP_CLR, /* Z set, all other flags clear.  */
 679
 680     CC_OP_NB,
 681 } CCOp;
 682
 683 typedef struct SegmentCache {
 684     uint32_t selector;
 685     target_ulong base;
 686     uint32_t limit;
 687     uint32_t flags;
 688 } SegmentCache;
 689
 690 typedef union {
 691     uint8_t _b[16];
 692     uint16_t _w[8];
 693     uint32_t _l[4];
 694     uint64_t _q[2];
 695     float32 _s[4];
 696     float64 _d[2];
 697 } XMMReg;
 698
 699 typedef union {
 700     uint8_t _b[8];
 701     uint16_t _w[4];
 702     uint32_t _l[2];
 703     float32 _s[2];
 704     uint64_t q;
 705 } MMXReg;
 706
 707 typedef struct BNDReg {
 708     uint64_t lb;
 709     uint64_t ub;
 710 } BNDReg;
 711
 712 typedef struct BNDCSReg {
 713     uint64_t cfgu;
 714     uint64_t sts;
 715 } BNDCSReg;
 716
 717 #ifdef HOST_WORDS_BIGENDIAN
 718 #define XMM_B(n) _b[15 - (n)]
 719 #define XMM_W(n) _w[7 - (n)]
 720 #define XMM_L(n) _l[3 - (n)]
 721 #define XMM_S(n) _s[3 - (n)]
 722 #define XMM_Q(n) _q[1 - (n)]
 723 #define XMM_D(n) _d[1 - (n)]
 724
 725 #define MMX_B(n) _b[7 - (n)]
 726 #define MMX_W(n) _w[3 - (n)]
 727 #define MMX_L(n) _l[1 - (n)]
 728 #define MMX_S(n) _s[1 - (n)]
 729 #else
 730 #define XMM_B(n) _b[n]
 731 #define XMM_W(n) _w[n]
 732 #define XMM_L(n) _l[n]
 733 #define XMM_S(n) _s[n]
 734 #define XMM_Q(n) _q[n]
 735 #define XMM_D(n) _d[n]
 736
 737 #define MMX_B(n) _b[n]
 738 #define MMX_W(n) _w[n]
 739 #define MMX_L(n) _l[n]
 740 #define MMX_S(n) _s[n]
 741 #endif
 742 #define MMX_Q(n) q
 743
 744 typedef union {
 745     floatx80 d __attribute__((aligned(16)));
 746     MMXReg mmx;
 747 } FPReg;
 748
 749 typedef struct {
 750     uint64_t base;
 751     uint64_t mask;
 752 } MTRRVar;
 753
 754 #define CPU_NB_REGS64 16
 755 #define CPU_NB_REGS32 8
 756
 757 #ifdef TARGET_X86_64
 758 #define CPU_NB_REGS CPU_NB_REGS64
 759 #else
 760 #define CPU_NB_REGS CPU_NB_REGS32
 761 #endif
 762
 763 #define MAX_FIXED_COUNTERS 3
 764 #define MAX_GP_COUNTERS    (MSR_IA32_PERF_STATUS - MSR_P6_EVNTSEL0)
 765
 766 #define NB_MMU_MODES 3
 767
 768 typedef enum TPRAccess {
 769     TPR_ACCESS_READ,
 770     TPR_ACCESS_WRITE,
 771 } TPRAccess;
 772
 773 typedef struct CPUX86State {
 774     /* standard registers */
 775     target_ulong regs[CPU_NB_REGS];
 776     target_ulong eip;
 777     target_ulong eflags; /* eflags register. During CPU emulation, CC
 778                         flags and DF are set to zero because they are
 779                         stored elsewhere */
 780
 781     /* emulator internal eflags handling */
 782     target_ulong cc_dst;
 783     target_ulong cc_src;
 784     target_ulong cc_src2;
 785     uint32_t cc_op;
 786     int32_t df; /* D flag : 1 if D = 0, -1 if D = 1 */
 787     uint32_t hflags; /* TB flags, see HF_xxx constants. These flags
 788                         are known at translation time. */
 789     uint32_t hflags2; /* various other flags, see HF2_xxx constants. */
 790
 791     /* segments */
 792     SegmentCache segs[6]; /* selector values */
 793     SegmentCache ldt;
 794     SegmentCache tr;
 795     SegmentCache gdt; /* only base and limit are used */
 796     SegmentCache idt; /* only base and limit are used */
 797
 798     target_ulong cr[5]; /* NOTE: cr1 is unused */
 799     int32_t a20_mask;
 800
 801     BNDReg bnd_regs[4];
 802     BNDCSReg bndcs_regs;
 803     uint64_t msr_bndcfgs;
 804
 805     /* Beginning of state preserved by INIT (dummy marker).  */
 806     struct {} start_init_save;
 807
 808     /* FPU state */
 809     unsigned int fpstt; /* top of stack index */
 810     uint16_t fpus;
 811     uint16_t fpuc;
 812     uint8_t fptags[8];   /* 0 = valid, 1 = empty */
 813     FPReg fpregs[8];
 814     /* KVM-only so far */
 815     uint16_t fpop;
 816     uint64_t fpip;
 817     uint64_t fpdp;
 818
 819     /* emulator internal variables */
 820     float_status fp_status;
 821     floatx80 ft0;
 822
 823     float_status mmx_status; /* for 3DNow! float ops */
 824     float_status sse_status;
 825     uint32_t mxcsr;
 826     XMMReg xmm_regs[CPU_NB_REGS];
 827     XMMReg xmm_t0;
 828     MMXReg mmx_t0;
 829
 830     XMMReg ymmh_regs[CPU_NB_REGS];
 831
 832     /* sysenter registers */
 833     uint32_t sysenter_cs;
 834     target_ulong sysenter_esp;
 835     target_ulong sysenter_eip;
 836     uint64_t efer;
 837     uint64_t star;
 838
 839     uint64_t vm_hsave;
 840
 841 #ifdef TARGET_X86_64
 842     target_ulong lstar;
 843     target_ulong cstar;
 844     target_ulong fmask;
 845     target_ulong kernelgsbase;
 846 #endif
 847
 848     uint64_t tsc;
 849     uint64_t tsc_adjust;
 850     uint64_t tsc_deadline;
 851
 852     uint64_t mcg_status;
 853     uint64_t msr_ia32_misc_enable;
 854     uint64_t msr_ia32_feature_control;
 855
 856     uint64_t msr_fixed_ctr_ctrl;
 857     uint64_t msr_global_ctrl;
 858     uint64_t msr_global_status;
 859     uint64_t msr_global_ovf_ctrl;
 860     uint64_t msr_fixed_counters[MAX_FIXED_COUNTERS];
 861     uint64_t msr_gp_counters[MAX_GP_COUNTERS];
 862     uint64_t msr_gp_evtsel[MAX_GP_COUNTERS];
 863
 864     uint64_t pat;
 865     uint32_t smbase;
 866
 867     /* End of state preserved by INIT (dummy marker).  */
 868     struct {} end_init_save;
 869
 870     uint64_t system_time_msr;
 871     uint64_t wall_clock_msr;
 872     uint64_t steal_time_msr;
 873     uint64_t async_pf_en_msr;
 874     uint64_t pv_eoi_en_msr;
 875
 876     uint64_t msr_hv_hypercall;
 877     uint64_t msr_hv_guest_os_id;
 878     uint64_t msr_hv_vapic;
 879     uint64_t msr_hv_tsc;
 880
 881     /* exception/interrupt handling */
 882     int error_code;
 883     int exception_is_int;
 884     target_ulong exception_next_eip;
 885     target_ulong dr[8]; /* debug registers */
 886     union {
 887         struct CPUBreakpoint *cpu_breakpoint[4];
 888         struct CPUWatchpoint *cpu_watchpoint[4];
 889     }; /* break/watchpoints for dr[0..3] */
 890     int old_exception;  /* exception in flight */
 891
 892     uint64_t vm_vmcb;
 893     uint64_t tsc_offset;
 894     uint64_t intercept;
 895     uint16_t intercept_cr_read;
 896     uint16_t intercept_cr_write;
 897     uint16_t intercept_dr_read;
 898     uint16_t intercept_dr_write;
 899     uint32_t intercept_exceptions;
 900     uint8_t v_tpr;
 901
 902     /* KVM states, automatically cleared on reset */
 903     uint8_t nmi_injected;
 904     uint8_t nmi_pending;
 905
 906     CPU_COMMON
 907
 908     /* Fields from here on are preserved across CPU reset. */
 909
 910     /* processor features (e.g. for CPUID insn) */
 911     uint32_t cpuid_level;
 912     uint32_t cpuid_xlevel;
 913     uint32_t cpuid_xlevel2;
 914     uint32_t cpuid_vendor1;
 915     uint32_t cpuid_vendor2;
 916     uint32_t cpuid_vendor3;
 917     uint32_t cpuid_version;
 918     FeatureWordArray features;
 919     uint32_t cpuid_model[12];
 920     uint32_t cpuid_apic_id;
 921
 922     /* MTRRs */
 923     uint64_t mtrr_fixed[11];
 924     uint64_t mtrr_deftype;
 925     MTRRVar mtrr_var[8];
 926
 927     /* For KVM */
 928     uint32_t mp_state;
 929     int32_t exception_injected;
 930     int32_t interrupt_injected;
 931     uint8_t soft_interrupt;
 932     uint8_t has_error_code;
 933     uint32_t sipi_vector;
 934     bool tsc_valid;
 935     int tsc_khz;
 936     void *kvm_xsave_buf;
 937
 938     uint64_t mcg_cap;
 939     uint64_t mcg_ctl;
 940     uint64_t mce_banks[MCE_BANKS_DEF*4];
 941
 942     uint64_t tsc_aux;
 943
 944     /* vmstate */
 945     uint16_t fpus_vmstate;
 946     uint16_t fptag_vmstate;
 947     uint16_t fpregs_format_vmstate;
 948     uint64_t xstate_bv;
 949
 950     uint64_t xcr0;
 951
 952     TPRAccess tpr_access_type;
 953 } CPUX86State;
 954
 955 #include "cpu-qom.h"
 956
 957 X86CPU *cpu_x86_init(const char *cpu_model);
 958 X86CPU *cpu_x86_create(const char *cpu_model, DeviceState *icc_bridge,
 959                        Error **errp);
 960 int cpu_x86_exec(CPUX86State *s);
 961 void x86_cpu_list(FILE *f, fprintf_function cpu_fprintf);
 962 void x86_cpudef_setup(void);
 963 int cpu_x86_support_mca_broadcast(CPUX86State *env);
 964
 965 int cpu_get_pic_interrupt(CPUX86State *s);
 966 /* MSDOS compatibility mode FPU exception support */
 967 void cpu_set_ferr(CPUX86State *s);
 968
 969 /* this function must always be used to load data in the segment
 970    cache: it synchronizes the hflags with the segment cache values */
 971 static inline void cpu_x86_load_seg_cache(CPUX86State *env,
 972                                           int seg_reg, unsigned int selector,
 973                                           target_ulong base,
 974                                           unsigned int limit,
 975                                           unsigned int flags)
 976 {
 977     SegmentCache *sc;
 978     unsigned int new_hflags;
 979
 980     sc = &env->segs[seg_reg];
 981     sc->selector = selector;
 982     sc->base = base;
 983     sc->limit = limit;
 984     sc->flags = flags;
 985
 986     /* update the hidden flags */
 987     {
 988         if (seg_reg == R_CS) {
 989             int cpl = selector & 3;
 990 #ifdef TARGET_X86_64
 991             if ((env->hflags & HF_LMA_MASK) && (flags & DESC_L_MASK)) {
 992                 /* long mode */
 993                 env->hflags |= HF_CS32_MASK | HF_SS32_MASK | HF_CS64_MASK;
 994                 env->hflags &= ~(HF_ADDSEG_MASK);
 995             } else
 996 #endif
 997             {
 998                 /* legacy / compatibility case */
 999                 if (!(env->cr[0] & CR0_PE_MASK))
1000                     cpl = 0;
1001                 else if (env->eflags & VM_MASK)
1002                     cpl = 3;
1003                 new_hflags = (env->segs[R_CS].flags & DESC_B_MASK)
1004                     >> (DESC_B_SHIFT - HF_CS32_SHIFT);
1005                 env->hflags = (env->hflags & ~(HF_CS32_MASK | HF_CS64_MASK)) |
1006                     new_hflags;
1007             }
1008 #if HF_CPL_MASK != 3
1009 #error HF_CPL_MASK is hardcoded
1010 #endif
1011             env->hflags = (env->hflags & ~HF_CPL_MASK) | cpl;
1012         }
1013         new_hflags = (env->segs[R_SS].flags & DESC_B_MASK)
1014             >> (DESC_B_SHIFT - HF_SS32_SHIFT);
1015         if (env->hflags & HF_CS64_MASK) {
1016             /* zero base assumed for DS, ES and SS in long mode */
1017         } else if (!(env->cr[0] & CR0_PE_MASK) ||
1018                    (env->eflags & VM_MASK) ||
1019                    !(env->hflags & HF_CS32_MASK)) {
1020             /* XXX: try to avoid this test. The problem comes from the
1021                fact that is real mode or vm86 mode we only modify the
1022                'base' and 'selector' fields of the segment cache to go
1023                faster. A solution may be to force addseg to one in
1024                translate-i386.c. */
1025             new_hflags |= HF_ADDSEG_MASK;
1026         } else {
1027             new_hflags |= ((env->segs[R_DS].base |
1028                             env->segs[R_ES].base |
1029                             env->segs[R_SS].base) != 0) <<
1030                 HF_ADDSEG_SHIFT;
1031         }
1032         env->hflags = (env->hflags &
1033                        ~(HF_SS32_MASK | HF_ADDSEG_MASK)) | new_hflags;
1034     }
1035 }
1036
1037 static inline void cpu_x86_load_seg_cache_sipi(X86CPU *cpu,
1038                                                int sipi_vector)
1039 {
1040     CPUState *cs = CPU(cpu);
1041     CPUX86State *env = &cpu->env;
1042
1043     env->eip = 0;
1044     cpu_x86_load_seg_cache(env, R_CS, sipi_vector << 8,
1045                            sipi_vector << 12,
1046                            env->segs[R_CS].limit,
1047                            env->segs[R_CS].flags);
1048     cs->halted = 0;
1049 }
1050
1051 int cpu_x86_get_descr_debug(CPUX86State *env, unsigned int selector,
1052                             target_ulong *base, unsigned int *limit,
1053                             unsigned int *flags);
1054
1055 /* op_helper.c */
1056 /* used for debug or cpu save/restore */
1057 void cpu_get_fp80(uint64_t *pmant, uint16_t *pexp, floatx80 f);
1058 floatx80 cpu_set_fp80(uint64_t mant, uint16_t upper);
1059
1060 /* cpu-exec.c */
1061 /* the following helpers are only usable in user mode simulation as
1062    they can trigger unexpected exceptions */
1063 void cpu_x86_load_seg(CPUX86State *s, int seg_reg, int selector);
1064 void cpu_x86_fsave(CPUX86State *s, target_ulong ptr, int data32);
1065 void cpu_x86_frstor(CPUX86State *s, target_ulong ptr, int data32);
1066
1067 /* you can call this signal handler from your SIGBUS and SIGSEGV
1068    signal handlers to inform the virtual CPU of exceptions. non zero
1069    is returned if the signal was handled by the virtual CPU.  */
1070 int cpu_x86_signal_handler(int host_signum, void *pinfo,
1071                            void *puc);
1072
1073 /* cpuid.c */
1074 void cpu_x86_cpuid(CPUX86State *env, uint32_t index, uint32_t count,
1075                    uint32_t *eax, uint32_t *ebx,
1076                    uint32_t *ecx, uint32_t *edx);
1077 void cpu_clear_apic_feature(CPUX86State *env);
1078 void host_cpuid(uint32_t function, uint32_t count,
1079                 uint32_t *eax, uint32_t *ebx, uint32_t *ecx, uint32_t *edx);
1080
1081 /* helper.c */
1082 int x86_cpu_handle_mmu_fault(CPUState *cpu, vaddr addr,
1083                              int is_write, int mmu_idx);
1084 void x86_cpu_set_a20(X86CPU *cpu, int a20_state);
1085
1086 static inline bool hw_local_breakpoint_enabled(unsigned long dr7, int index)
1087 {
1088     return (dr7 >> (index * 2)) & 1;
1089 }
1090
1091 static inline bool hw_global_breakpoint_enabled(unsigned long dr7, int index)
1092 {
1093     return (dr7 >> (index * 2)) & 2;
1094
1095 }
1096 static inline bool hw_breakpoint_enabled(unsigned long dr7, int index)
1097 {
1098     return hw_global_breakpoint_enabled(dr7, index) ||
1099            hw_local_breakpoint_enabled(dr7, index);
1100 }
1101
1102 static inline int hw_breakpoint_type(unsigned long dr7, int index)
1103 {
1104     return (dr7 >> (DR7_TYPE_SHIFT + (index * 4))) & 3;
1105 }
1106
1107 static inline int hw_breakpoint_len(unsigned long dr7, int index)
1108 {
1109     int len = ((dr7 >> (DR7_LEN_SHIFT + (index * 4))) & 3);
1110     return (len == 2) ? 8 : len + 1;
1111 }
1112
1113 void hw_breakpoint_insert(CPUX86State *env, int index);
1114 void hw_breakpoint_remove(CPUX86State *env, int index);
1115 bool check_hw_breakpoints(CPUX86State *env, bool force_dr6_update);
1116 void breakpoint_handler(CPUX86State *env);
1117
1118 /* will be suppressed */
1119 void cpu_x86_update_cr0(CPUX86State *env, uint32_t new_cr0);
1120 void cpu_x86_update_cr3(CPUX86State *env, target_ulong new_cr3);
1121 void cpu_x86_update_cr4(CPUX86State *env, uint32_t new_cr4);
1122
1123 /* hw/pc.c */
1124 void cpu_smm_update(CPUX86State *env);
1125 uint64_t cpu_get_tsc(CPUX86State *env);
1126
1127 #define TARGET_PAGE_BITS 12
1128
1129 #ifdef TARGET_X86_64
1130 #define TARGET_PHYS_ADDR_SPACE_BITS 52
1131 /* ??? This is really 48 bits, sign-extended, but the only thing
1132    accessible to userland with bit 48 set is the VSYSCALL, and that
1133    is handled via other mechanisms.  */
1134 #define TARGET_VIRT_ADDR_SPACE_BITS 47
1135 #else
1136 #define TARGET_PHYS_ADDR_SPACE_BITS 36
1137 #define TARGET_VIRT_ADDR_SPACE_BITS 32
1138 #endif
1139
1140 static inline CPUX86State *cpu_init(const char *cpu_model)
1141 {
1142     X86CPU *cpu = cpu_x86_init(cpu_model);
1143     if (cpu == NULL) {
1144         return NULL;
1145     }
1146     return &cpu->env;
1147 }
1148
1149 #define cpu_exec cpu_x86_exec
1150 #define cpu_gen_code cpu_x86_gen_code
1151 #define cpu_signal_handler cpu_x86_signal_handler
1152 #define cpu_list x86_cpu_list
1153 #define cpudef_setup x86_cpudef_setup
1154
1155 /* MMU modes definitions */
1156 #define MMU_MODE0_SUFFIX _kernel
1157 #define MMU_MODE1_SUFFIX _user
1158 #define MMU_MODE2_SUFFIX _ksmap /* Kernel with SMAP override */
1159 #define MMU_KERNEL_IDX  0
1160 #define MMU_USER_IDX    1
1161 #define MMU_KSMAP_IDX   2
1162 static inline int cpu_mmu_index (CPUX86State *env)
1163 {
1164     return (env->hflags & HF_CPL_MASK) == 3 ? MMU_USER_IDX :
1165         ((env->hflags & HF_SMAP_MASK) && (env->eflags & AC_MASK))
1166         ? MMU_KSMAP_IDX : MMU_KERNEL_IDX;
1167 }
1168
1169 #define CC_DST  (env->cc_dst)
1170 #define CC_SRC  (env->cc_src)
1171 #define CC_SRC2 (env->cc_src2)
1172 #define CC_OP   (env->cc_op)
1173
1174 /* n must be a constant to be efficient */
1175 static inline target_long lshift(target_long x, int n)
1176 {
1177     if (n >= 0) {
1178         return x << n;
1179     } else {
1180         return x >> (-n);
1181     }
1182 }
1183
1184 /* float macros */
1185 #define FT0    (env->ft0)
1186 #define ST0    (env->fpregs[env->fpstt].d)
1187 #define ST(n)  (env->fpregs[(env->fpstt + (n)) & 7].d)
1188 #define ST1    ST(1)
1189
1190 /* translate.c */
1191 void optimize_flags_init(void);
1192
1193 #include "exec/cpu-all.h"
1194 #include "svm.h"
1195
1196 #if !defined(CONFIG_USER_ONLY)
1197 #include "hw/i386/apic.h"
1198 #endif
1199
1200 #include "exec/exec-all.h"
1201
1202 static inline void cpu_get_tb_cpu_state(CPUX86State *env, target_ulong *pc,
1203                                         target_ulong *cs_base, int *flags)
1204 {
1205     *cs_base = env->segs[R_CS].base;
1206     *pc = *cs_base + env->eip;
1207     *flags = env->hflags |
1208         (env->eflags & (IOPL_MASK | TF_MASK | RF_MASK | VM_MASK | AC_MASK));
1209 }
1210
1211 void do_cpu_init(X86CPU *cpu);
1212 void do_cpu_sipi(X86CPU *cpu);
1213
1214 #define MCE_INJECT_BROADCAST    1
1215 #define MCE_INJECT_UNCOND_AO    2
1216
1217 void cpu_x86_inject_mce(Monitor *mon, X86CPU *cpu, int bank,
1218                         uint64_t status, uint64_t mcg_status, uint64_t addr,
1219                         uint64_t misc, int flags);
1220
1221 /* excp_helper.c */
1222 void QEMU_NORETURN raise_exception(CPUX86State *env, int exception_index);
1223 void QEMU_NORETURN raise_exception_err(CPUX86State *env, int exception_index,
1224                                        int error_code);
1225 void QEMU_NORETURN raise_interrupt(CPUX86State *nenv, int intno, int is_int,
1226                                    int error_code, int next_eip_addend);
1227
1228 /* cc_helper.c */
1229 extern const uint8_t parity_table[256];
1230 uint32_t cpu_cc_compute_all(CPUX86State *env1, int op);
1231
1232 static inline uint32_t cpu_compute_eflags(CPUX86State *env)
1233 {
1234     return env->eflags | cpu_cc_compute_all(env, CC_OP) | (env->df & DF_MASK);
1235 }
1236
1237 /* NOTE: CC_OP must be modified manually to CC_OP_EFLAGS */
1238 static inline void cpu_load_eflags(CPUX86State *env, int eflags,
1239                                    int update_mask)
1240 {
1241     CC_SRC = eflags & (CC_O | CC_S | CC_Z | CC_A | CC_P | CC_C);
1242     env->df = 1 - (2 * ((eflags >> 10) & 1));
1243     env->eflags = (env->eflags & ~update_mask) |
1244         (eflags & update_mask) | 0x2;
1245 }
1246
1247 /* load efer and update the corresponding hflags. XXX: do consistency
1248    checks with cpuid bits? */
1249 static inline void cpu_load_efer(CPUX86State *env, uint64_t val)
1250 {
1251     env->efer = val;
1252     env->hflags &= ~(HF_LMA_MASK | HF_SVME_MASK);
1253     if (env->efer & MSR_EFER_LMA) {
1254         env->hflags |= HF_LMA_MASK;
1255     }
1256     if (env->efer & MSR_EFER_SVME) {
1257         env->hflags |= HF_SVME_MASK;
1258     }
1259 }
1260
1261 /* fpu_helper.c */
1262 void cpu_set_mxcsr(CPUX86State *env, uint32_t val);
1263
1264 /* svm_helper.c */
1265 void cpu_svm_check_intercept_param(CPUX86State *env1, uint32_t type,
1266                                    uint64_t param);
1267 void cpu_vmexit(CPUX86State *nenv, uint32_t exit_code, uint64_t exit_info_1);
1268
1269 /* seg_helper.c */
1270 void do_interrupt_x86_hardirq(CPUX86State *env, int intno, int is_hw);
1271
1272 void do_smm_enter(X86CPU *cpu);
1273
1274 void cpu_report_tpr_access(CPUX86State *env, TPRAccess access);
1275
1276 void x86_cpu_compat_set_features(const char *cpu_model, FeatureWord w,
1277                                  uint32_t feat_add, uint32_t feat_remove);
1278
1279 void x86_cpu_compat_disable_kvm_features(FeatureWord w, uint32_t features);
1280
1281
1282 /* Return name of 32-bit register, from a R_* constant */
1283 const char *get_register_name_32(unsigned int reg);
1284
1285 uint32_t x86_cpu_apic_id_from_index(unsigned int cpu_index);
1286 void enable_compat_apic_id_mode(void);
1287
1288 #define APIC_DEFAULT_ADDRESS 0xfee00000
1289 #define APIC_SPACE_SIZE      0x100000
1290
1291 #endif /* CPU_I386_H */