target/riscv/cpu.h

   1 /*
   2  * QEMU RISC-V CPU
   3  *
   4  * Copyright (c) 2016-2017 Sagar Karandikar, [email protected]
   5  * Copyright (c) 2017-2018 SiFive, Inc.
   6  *
   7  * This program is free software; you can redistribute it and/or modify it
   8  * under the terms and conditions of the GNU General Public License,
   9  * version 2 or later, as published by the Free Software Foundation.
  10  *
  11  * This program is distributed in the hope it will be useful, but WITHOUT
  12  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  13  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  14  * more details.
  15  *
  16  * You should have received a copy of the GNU General Public License along with
  17  * this program.  If not, see <http://www.gnu.org/licenses/>.
  18  */
  19
  20 #ifndef RISCV_CPU_H
  21 #define RISCV_CPU_H
  22
  23 #include "hw/core/cpu.h"
  24 #include "hw/registerfields.h"
  25 #include "exec/cpu-defs.h"
  26 #include "fpu/softfloat-types.h"
  27 #include "qom/object.h"
  28 #include "cpu_bits.h"
  29
  30 #define TCG_GUEST_DEFAULT_MO 0
  31
  32 #define TYPE_RISCV_CPU "riscv-cpu"
  33
  34 #define RISCV_CPU_TYPE_SUFFIX "-" TYPE_RISCV_CPU
  35 #define RISCV_CPU_TYPE_NAME(name) (name RISCV_CPU_TYPE_SUFFIX)
  36 #define CPU_RESOLVING_TYPE TYPE_RISCV_CPU
  37
  38 #define TYPE_RISCV_CPU_ANY              RISCV_CPU_TYPE_NAME("any")
  39 #define TYPE_RISCV_CPU_BASE32           RISCV_CPU_TYPE_NAME("rv32")
  40 #define TYPE_RISCV_CPU_BASE64           RISCV_CPU_TYPE_NAME("rv64")
  41 #define TYPE_RISCV_CPU_IBEX             RISCV_CPU_TYPE_NAME("lowrisc-ibex")
  42 #define TYPE_RISCV_CPU_SHAKTI_C         RISCV_CPU_TYPE_NAME("shakti-c")
  43 #define TYPE_RISCV_CPU_SIFIVE_E31       RISCV_CPU_TYPE_NAME("sifive-e31")
  44 #define TYPE_RISCV_CPU_SIFIVE_E34       RISCV_CPU_TYPE_NAME("sifive-e34")
  45 #define TYPE_RISCV_CPU_SIFIVE_E51       RISCV_CPU_TYPE_NAME("sifive-e51")
  46 #define TYPE_RISCV_CPU_SIFIVE_U34       RISCV_CPU_TYPE_NAME("sifive-u34")
  47 #define TYPE_RISCV_CPU_SIFIVE_U54       RISCV_CPU_TYPE_NAME("sifive-u54")
  48
  49 #if defined(TARGET_RISCV32)
  50 # define TYPE_RISCV_CPU_BASE            TYPE_RISCV_CPU_BASE32
  51 #elif defined(TARGET_RISCV64)
  52 # define TYPE_RISCV_CPU_BASE            TYPE_RISCV_CPU_BASE64
  53 #endif
  54
  55 #define RV(x) ((target_ulong)1 << (x - 'A'))
  56
  57 #define RVI RV('I')
  58 #define RVE RV('E') /* E and I are mutually exclusive */
  59 #define RVM RV('M')
  60 #define RVA RV('A')
  61 #define RVF RV('F')
  62 #define RVD RV('D')
  63 #define RVV RV('V')
  64 #define RVC RV('C')
  65 #define RVS RV('S')
  66 #define RVU RV('U')
  67 #define RVH RV('H')
  68 #define RVJ RV('J')
  69
  70 /* S extension denotes that Supervisor mode exists, however it is possible
  71    to have a core that support S mode but does not have an MMU and there
  72    is currently no bit in misa to indicate whether an MMU exists or not
  73    so a cpu features bitfield is required, likewise for optional PMP support */
  74 enum {
  75     RISCV_FEATURE_MMU,
  76     RISCV_FEATURE_PMP,
  77     RISCV_FEATURE_EPMP,
  78     RISCV_FEATURE_MISA
  79 };
  80
  81 #define PRIV_VERSION_1_10_0 0x00011000
  82 #define PRIV_VERSION_1_11_0 0x00011100
  83
  84 #define VEXT_VERSION_0_07_1 0x00000701
  85
  86 enum {
  87     TRANSLATE_SUCCESS,
  88     TRANSLATE_FAIL,
  89     TRANSLATE_PMP_FAIL,
  90     TRANSLATE_G_STAGE_FAIL
  91 };
  92
  93 #define MMU_USER_IDX 3
  94
  95 #define MAX_RISCV_PMPS (16)
  96
  97 typedef struct CPURISCVState CPURISCVState;
  98
  99 #if !defined(CONFIG_USER_ONLY)
 100 #include "pmp.h"
 101 #endif
 102
 103 #define RV_VLEN_MAX 256
 104
 105 FIELD(VTYPE, VLMUL, 0, 2)
 106 FIELD(VTYPE, VSEW, 2, 3)
 107 FIELD(VTYPE, VEDIV, 5, 2)
 108 FIELD(VTYPE, RESERVED, 7, sizeof(target_ulong) * 8 - 9)
 109 FIELD(VTYPE, VILL, sizeof(target_ulong) * 8 - 1, 1)
 110
 111 struct CPURISCVState {
 112     target_ulong gpr[32];
 113     uint64_t fpr[32]; /* assume both F and D extensions */
 114
 115     /* vector coprocessor state. */
 116     uint64_t vreg[32 * RV_VLEN_MAX / 64] QEMU_ALIGNED(16);
 117     target_ulong vxrm;
 118     target_ulong vxsat;
 119     target_ulong vl;
 120     target_ulong vstart;
 121     target_ulong vtype;
 122
 123     target_ulong pc;
 124     target_ulong load_res;
 125     target_ulong load_val;
 126
 127     target_ulong frm;
 128
 129     target_ulong badaddr;
 130     target_ulong guest_phys_fault_addr;
 131
 132     target_ulong priv_ver;
 133     target_ulong bext_ver;
 134     target_ulong vext_ver;
 135
 136     /* RISCVMXL, but uint32_t for vmstate migration */
 137     uint32_t misa_mxl;      /* current mxl */
 138     uint32_t misa_mxl_max;  /* max mxl for this cpu */
 139     uint32_t misa_ext;      /* current extensions */
 140     uint32_t misa_ext_mask; /* max ext for this cpu */
 141
 142     uint32_t features;
 143
 144 #ifdef CONFIG_USER_ONLY
 145     uint32_t elf_flags;
 146 #endif
 147
 148 #ifndef CONFIG_USER_ONLY
 149     target_ulong priv;
 150     /* This contains QEMU specific information about the virt state. */
 151     target_ulong virt;
 152     target_ulong resetvec;
 153
 154     target_ulong mhartid;
 155     /*
 156      * For RV32 this is 32-bit mstatus and 32-bit mstatush.
 157      * For RV64 this is a 64-bit mstatus.
 158      */
 159     uint64_t mstatus;
 160
 161     target_ulong mip;
 162
 163     uint32_t miclaim;
 164
 165     target_ulong mie;
 166     target_ulong mideleg;
 167
 168     target_ulong satp;   /* since: priv-1.10.0 */
 169     target_ulong stval;
 170     target_ulong medeleg;
 171
 172     target_ulong stvec;
 173     target_ulong sepc;
 174     target_ulong scause;
 175
 176     target_ulong mtvec;
 177     target_ulong mepc;
 178     target_ulong mcause;
 179     target_ulong mtval;  /* since: priv-1.10.0 */
 180
 181     /* Hypervisor CSRs */
 182     target_ulong hstatus;
 183     target_ulong hedeleg;
 184     target_ulong hideleg;
 185     target_ulong hcounteren;
 186     target_ulong htval;
 187     target_ulong htinst;
 188     target_ulong hgatp;
 189     uint64_t htimedelta;
 190
 191     /* Virtual CSRs */
 192     /*
 193      * For RV32 this is 32-bit vsstatus and 32-bit vsstatush.
 194      * For RV64 this is a 64-bit vsstatus.
 195      */
 196     uint64_t vsstatus;
 197     target_ulong vstvec;
 198     target_ulong vsscratch;
 199     target_ulong vsepc;
 200     target_ulong vscause;
 201     target_ulong vstval;
 202     target_ulong vsatp;
 203
 204     target_ulong mtval2;
 205     target_ulong mtinst;
 206
 207     /* HS Backup CSRs */
 208     target_ulong stvec_hs;
 209     target_ulong sscratch_hs;
 210     target_ulong sepc_hs;
 211     target_ulong scause_hs;
 212     target_ulong stval_hs;
 213     target_ulong satp_hs;
 214     uint64_t mstatus_hs;
 215
 216     /* Signals whether the current exception occurred with two-stage address
 217        translation active. */
 218     bool two_stage_lookup;
 219
 220     target_ulong scounteren;
 221     target_ulong mcounteren;
 222
 223     target_ulong sscratch;
 224     target_ulong mscratch;
 225
 226     /* temporary htif regs */
 227     uint64_t mfromhost;
 228     uint64_t mtohost;
 229     uint64_t timecmp;
 230
 231     /* physical memory protection */
 232     pmp_table_t pmp_state;
 233     target_ulong mseccfg;
 234
 235     /* machine specific rdtime callback */
 236     uint64_t (*rdtime_fn)(uint32_t);
 237     uint32_t rdtime_fn_arg;
 238
 239     /* True if in debugger mode.  */
 240     bool debugger;
 241 #endif
 242
 243     float_status fp_status;
 244
 245     /* Fields from here on are preserved across CPU reset. */
 246     QEMUTimer *timer; /* Internal timer */
 247 };
 248
 249 OBJECT_DECLARE_TYPE(RISCVCPU, RISCVCPUClass,
 250                     RISCV_CPU)
 251
 252 /**
 253  * RISCVCPUClass:
 254  * @parent_realize: The parent class' realize handler.
 255  * @parent_reset: The parent class' reset handler.
 256  *
 257  * A RISCV CPU model.
 258  */
 259 struct RISCVCPUClass {
 260     /*< private >*/
 261     CPUClass parent_class;
 262     /*< public >*/
 263     DeviceRealize parent_realize;
 264     DeviceReset parent_reset;
 265 };
 266
 267 /**
 268  * RISCVCPU:
 269  * @env: #CPURISCVState
 270  *
 271  * A RISCV CPU.
 272  */
 273 struct RISCVCPU {
 274     /*< private >*/
 275     CPUState parent_obj;
 276     /*< public >*/
 277     CPUNegativeOffsetState neg;
 278     CPURISCVState env;
 279
 280     char *dyn_csr_xml;
 281
 282     /* Configuration Settings */
 283     struct {
 284         bool ext_i;
 285         bool ext_e;
 286         bool ext_g;
 287         bool ext_m;
 288         bool ext_a;
 289         bool ext_f;
 290         bool ext_d;
 291         bool ext_c;
 292         bool ext_s;
 293         bool ext_u;
 294         bool ext_h;
 295         bool ext_j;
 296         bool ext_v;
 297         bool ext_zba;
 298         bool ext_zbb;
 299         bool ext_zbc;
 300         bool ext_zbs;
 301         bool ext_counters;
 302         bool ext_ifencei;
 303         bool ext_icsr;
 304
 305         char *priv_spec;
 306         char *user_spec;
 307         char *bext_spec;
 308         char *vext_spec;
 309         uint16_t vlen;
 310         uint16_t elen;
 311         bool mmu;
 312         bool pmp;
 313         bool epmp;
 314         uint64_t resetvec;
 315     } cfg;
 316 };
 317
 318 static inline int riscv_has_ext(CPURISCVState *env, target_ulong ext)
 319 {
 320     return (env->misa_ext & ext) != 0;
 321 }
 322
 323 static inline bool riscv_feature(CPURISCVState *env, int feature)
 324 {
 325     return env->features & (1ULL << feature);
 326 }
 327
 328 #include "cpu_user.h"
 329
 330 extern const char * const riscv_int_regnames[];
 331 extern const char * const riscv_fpr_regnames[];
 332
 333 const char *riscv_cpu_get_trap_name(target_ulong cause, bool async);
 334 void riscv_cpu_do_interrupt(CPUState *cpu);
 335 int riscv_cpu_write_elf64_note(WriteCoreDumpFunction f, CPUState *cs,
 336                                int cpuid, void *opaque);
 337 int riscv_cpu_write_elf32_note(WriteCoreDumpFunction f, CPUState *cs,
 338                                int cpuid, void *opaque);
 339 int riscv_cpu_gdb_read_register(CPUState *cpu, GByteArray *buf, int reg);
 340 int riscv_cpu_gdb_write_register(CPUState *cpu, uint8_t *buf, int reg);
 341 bool riscv_cpu_fp_enabled(CPURISCVState *env);
 342 bool riscv_cpu_virt_enabled(CPURISCVState *env);
 343 void riscv_cpu_set_virt_enabled(CPURISCVState *env, bool enable);
 344 bool riscv_cpu_force_hs_excep_enabled(CPURISCVState *env);
 345 void riscv_cpu_set_force_hs_excep(CPURISCVState *env, bool enable);
 346 bool riscv_cpu_two_stage_lookup(int mmu_idx);
 347 int riscv_cpu_mmu_index(CPURISCVState *env, bool ifetch);
 348 hwaddr riscv_cpu_get_phys_page_debug(CPUState *cpu, vaddr addr);
 349 void  riscv_cpu_do_unaligned_access(CPUState *cs, vaddr addr,
 350                                     MMUAccessType access_type, int mmu_idx,
 351                                     uintptr_t retaddr) QEMU_NORETURN;
 352 bool riscv_cpu_tlb_fill(CPUState *cs, vaddr address, int size,
 353                         MMUAccessType access_type, int mmu_idx,
 354                         bool probe, uintptr_t retaddr);
 355 void riscv_cpu_do_transaction_failed(CPUState *cs, hwaddr physaddr,
 356                                      vaddr addr, unsigned size,
 357                                      MMUAccessType access_type,
 358                                      int mmu_idx, MemTxAttrs attrs,
 359                                      MemTxResult response, uintptr_t retaddr);
 360 char *riscv_isa_string(RISCVCPU *cpu);
 361 void riscv_cpu_list(void);
 362
 363 #define cpu_list riscv_cpu_list
 364 #define cpu_mmu_index riscv_cpu_mmu_index
 365
 366 #ifndef CONFIG_USER_ONLY
 367 bool riscv_cpu_exec_interrupt(CPUState *cs, int interrupt_request);
 368 void riscv_cpu_swap_hypervisor_regs(CPURISCVState *env);
 369 int riscv_cpu_claim_interrupts(RISCVCPU *cpu, uint32_t interrupts);
 370 uint32_t riscv_cpu_update_mip(RISCVCPU *cpu, uint32_t mask, uint32_t value);
 371 #define BOOL_TO_MASK(x) (-!!(x)) /* helper for riscv_cpu_update_mip value */
 372 void riscv_cpu_set_rdtime_fn(CPURISCVState *env, uint64_t (*fn)(uint32_t),
 373                              uint32_t arg);
 374 #endif
 375 void riscv_cpu_set_mode(CPURISCVState *env, target_ulong newpriv);
 376
 377 void riscv_translate_init(void);
 378 void QEMU_NORETURN riscv_raise_exception(CPURISCVState *env,
 379                                          uint32_t exception, uintptr_t pc);
 380
 381 target_ulong riscv_cpu_get_fflags(CPURISCVState *env);
 382 void riscv_cpu_set_fflags(CPURISCVState *env, target_ulong);
 383
 384 #define TB_FLAGS_PRIV_MMU_MASK                3
 385 #define TB_FLAGS_PRIV_HYP_ACCESS_MASK   (1 << 2)
 386 #define TB_FLAGS_MSTATUS_FS MSTATUS_FS
 387
 388 typedef CPURISCVState CPUArchState;
 389 typedef RISCVCPU ArchCPU;
 390 #include "exec/cpu-all.h"
 391
 392 FIELD(TB_FLAGS, MEM_IDX, 0, 3)
 393 FIELD(TB_FLAGS, VL_EQ_VLMAX, 3, 1)
 394 FIELD(TB_FLAGS, LMUL, 4, 2)
 395 FIELD(TB_FLAGS, SEW, 6, 3)
 396 FIELD(TB_FLAGS, VILL, 9, 1)
 397 /* Is a Hypervisor instruction load/store allowed? */
 398 FIELD(TB_FLAGS, HLSX, 10, 1)
 399 FIELD(TB_FLAGS, MSTATUS_HS_FS, 11, 2)
 400 /* The combination of MXL/SXL/UXL that applies to the current cpu mode. */
 401 FIELD(TB_FLAGS, XL, 13, 2)
 402
 403 #ifdef TARGET_RISCV32
 404 #define riscv_cpu_mxl(env)  ((void)(env), MXL_RV32)
 405 #else
 406 static inline RISCVMXL riscv_cpu_mxl(CPURISCVState *env)
 407 {
 408     return env->misa_mxl;
 409 }
 410 #endif
 411
 412 /*
 413  * A simplification for VLMAX
 414  * = (1 << LMUL) * VLEN / (8 * (1 << SEW))
 415  * = (VLEN << LMUL) / (8 << SEW)
 416  * = (VLEN << LMUL) >> (SEW + 3)
 417  * = VLEN >> (SEW + 3 - LMUL)
 418  */
 419 static inline uint32_t vext_get_vlmax(RISCVCPU *cpu, target_ulong vtype)
 420 {
 421     uint8_t sew, lmul;
 422
 423     sew = FIELD_EX64(vtype, VTYPE, VSEW);
 424     lmul = FIELD_EX64(vtype, VTYPE, VLMUL);
 425     return cpu->cfg.vlen >> (sew + 3 - lmul);
 426 }
 427
 428 void cpu_get_tb_cpu_state(CPURISCVState *env, target_ulong *pc,
 429                           target_ulong *cs_base, uint32_t *pflags);
 430
 431 RISCVException riscv_csrrw(CPURISCVState *env, int csrno,
 432                            target_ulong *ret_value,
 433                            target_ulong new_value, target_ulong write_mask);
 434 RISCVException riscv_csrrw_debug(CPURISCVState *env, int csrno,
 435                                  target_ulong *ret_value,
 436                                  target_ulong new_value,
 437                                  target_ulong write_mask);
 438
 439 static inline void riscv_csr_write(CPURISCVState *env, int csrno,
 440                                    target_ulong val)
 441 {
 442     riscv_csrrw(env, csrno, NULL, val, MAKE_64BIT_MASK(0, TARGET_LONG_BITS));
 443 }
 444
 445 static inline target_ulong riscv_csr_read(CPURISCVState *env, int csrno)
 446 {
 447     target_ulong val = 0;
 448     riscv_csrrw(env, csrno, &val, 0, 0);
 449     return val;
 450 }
 451
 452 typedef RISCVException (*riscv_csr_predicate_fn)(CPURISCVState *env,
 453                                                  int csrno);
 454 typedef RISCVException (*riscv_csr_read_fn)(CPURISCVState *env, int csrno,
 455                                             target_ulong *ret_value);
 456 typedef RISCVException (*riscv_csr_write_fn)(CPURISCVState *env, int csrno,
 457                                              target_ulong new_value);
 458 typedef RISCVException (*riscv_csr_op_fn)(CPURISCVState *env, int csrno,
 459                                           target_ulong *ret_value,
 460                                           target_ulong new_value,
 461                                           target_ulong write_mask);
 462
 463 typedef struct {
 464     const char *name;
 465     riscv_csr_predicate_fn predicate;
 466     riscv_csr_read_fn read;
 467     riscv_csr_write_fn write;
 468     riscv_csr_op_fn op;
 469 } riscv_csr_operations;
 470
 471 /* CSR function table constants */
 472 enum {
 473     CSR_TABLE_SIZE = 0x1000
 474 };
 475
 476 /* CSR function table */
 477 extern riscv_csr_operations csr_ops[CSR_TABLE_SIZE];
 478
 479 void riscv_get_csr_ops(int csrno, riscv_csr_operations *ops);
 480 void riscv_set_csr_ops(int csrno, riscv_csr_operations *ops);
 481
 482 void riscv_cpu_register_gdb_regs_for_features(CPUState *cs);
 483
 484 #endif /* RISCV_CPU_H */