target-ppc/cpu.h

   1 /*
   2  *  PowerPC emulation cpu definitions for qemu.
   3  *
   4  *  Copyright (c) 2003-2007 Jocelyn Mayer
   5  *
   6  * This library is free software; you can redistribute it and/or
   7  * modify it under the terms of the GNU Lesser General Public
   8  * License as published by the Free Software Foundation; either
   9  * version 2 of the License, or (at your option) any later version.
  10  *
  11  * This library is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
  14  * Lesser General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU Lesser General Public
  17  * License along with this library; if not, write to the Free Software
  18  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA
  19  */
  20 #if !defined (__CPU_PPC_H__)
  21 #define __CPU_PPC_H__
  22
  23 #include "config.h"
  24 #include <inttypes.h>
  25
  26 #if defined (TARGET_PPC64)
  27 /* PowerPC 64 definitions */
  28 typedef uint64_t ppc_gpr_t;
  29 #define TARGET_GPR_BITS  64
  30 #define TARGET_LONG_BITS 64
  31 #define REGX "%016" PRIx64
  32 #define TARGET_PAGE_BITS 12
  33
  34 #else /* defined (TARGET_PPC64) */
  35 /* PowerPC 32 definitions */
  36 #if (HOST_LONG_BITS >= 64)
  37 /* When using 64 bits temporary registers,
  38  * we can use 64 bits GPR with no extra cost
  39  * It's even an optimization as this will prevent
  40  * the compiler to do unuseful masking in the micro-ops.
  41  */
  42 typedef uint64_t ppc_gpr_t;
  43 #define TARGET_GPR_BITS  64
  44 #define REGX "%08" PRIx64
  45 #else /* (HOST_LONG_BITS >= 64) */
  46 typedef uint32_t ppc_gpr_t;
  47 #define TARGET_GPR_BITS  32
  48 #define REGX "%08" PRIx32
  49 #endif /* (HOST_LONG_BITS >= 64) */
  50
  51 #define TARGET_LONG_BITS 32
  52
  53 #if defined(TARGET_PPCEMB)
  54 /* Specific definitions for PowerPC embedded */
  55 /* BookE have 36 bits physical address space */
  56 #define TARGET_PHYS_ADDR_BITS 64
  57 #if defined(CONFIG_USER_ONLY)
  58 /* It looks like a lot of Linux programs assume page size
  59  * is 4kB long. This is evil, but we have to deal with it...
  60  */
  61 #define TARGET_PAGE_BITS 12
  62 #else /* defined(CONFIG_USER_ONLY) */
  63 /* Pages can be 1 kB small */
  64 #define TARGET_PAGE_BITS 10
  65 #endif /* defined(CONFIG_USER_ONLY) */
  66 #else /* defined(TARGET_PPCEMB) */
  67 /* "standard" PowerPC 32 definitions */
  68 #define TARGET_PAGE_BITS 12
  69 #endif /* defined(TARGET_PPCEMB) */
  70
  71 #endif /* defined (TARGET_PPC64) */
  72
  73 #include "cpu-defs.h"
  74
  75 #define ADDRX TARGET_FMT_lx
  76 #define PADDRX TARGET_FMT_plx
  77
  78 #include <setjmp.h>
  79
  80 #include "softfloat.h"
  81
  82 #define TARGET_HAS_ICE 1
  83
  84 #if defined (TARGET_PPC64)
  85 #define ELF_MACHINE     EM_PPC64
  86 #else
  87 #define ELF_MACHINE     EM_PPC
  88 #endif
  89
  90 /*****************************************************************************/
  91 /* MMU model                                                                 */
  92 enum {
  93     POWERPC_MMU_UNKNOWN    = 0,
  94     /* Standard 32 bits PowerPC MMU                            */
  95     POWERPC_MMU_32B,
  96     /* PowerPC 6xx MMU with software TLB                       */
  97     POWERPC_MMU_SOFT_6xx,
  98     /* PowerPC 74xx MMU with software TLB                      */
  99     POWERPC_MMU_SOFT_74xx,
 100     /* PowerPC 4xx MMU with software TLB                       */
 101     POWERPC_MMU_SOFT_4xx,
 102     /* PowerPC 4xx MMU with software TLB and zones protections */
 103     POWERPC_MMU_SOFT_4xx_Z,
 104     /* PowerPC 4xx MMU in real mode only                       */
 105     POWERPC_MMU_REAL_4xx,
 106     /* BookE MMU model                                         */
 107     POWERPC_MMU_BOOKE,
 108     /* BookE FSL MMU model                                     */
 109     POWERPC_MMU_BOOKE_FSL,
 110     /* PowerPC 601 MMU model (specific BATs format)            */
 111     POWERPC_MMU_601,
 112 #if defined(TARGET_PPC64)
 113     /* 64 bits PowerPC MMU                                     */
 114     POWERPC_MMU_64B,
 115 #endif /* defined(TARGET_PPC64) */
 116 };
 117
 118 /*****************************************************************************/
 119 /* Exception model                                                           */
 120 enum {
 121     POWERPC_EXCP_UNKNOWN   = 0,
 122     /* Standard PowerPC exception model */
 123     POWERPC_EXCP_STD,
 124     /* PowerPC 40x exception model      */
 125     POWERPC_EXCP_40x,
 126     /* PowerPC 601 exception model      */
 127     POWERPC_EXCP_601,
 128     /* PowerPC 602 exception model      */
 129     POWERPC_EXCP_602,
 130     /* PowerPC 603 exception model      */
 131     POWERPC_EXCP_603,
 132     /* PowerPC 603e exception model     */
 133     POWERPC_EXCP_603E,
 134     /* PowerPC G2 exception model       */
 135     POWERPC_EXCP_G2,
 136     /* PowerPC 604 exception model      */
 137     POWERPC_EXCP_604,
 138     /* PowerPC 7x0 exception model      */
 139     POWERPC_EXCP_7x0,
 140     /* PowerPC 7x5 exception model      */
 141     POWERPC_EXCP_7x5,
 142     /* PowerPC 74xx exception model     */
 143     POWERPC_EXCP_74xx,
 144     /* BookE exception model            */
 145     POWERPC_EXCP_BOOKE,
 146 #if defined(TARGET_PPC64)
 147     /* PowerPC 970 exception model      */
 148     POWERPC_EXCP_970,
 149 #endif /* defined(TARGET_PPC64) */
 150 };
 151
 152 /*****************************************************************************/
 153 /* Exception vectors definitions                                             */
 154 enum {
 155     POWERPC_EXCP_NONE    = -1,
 156     /* The 64 first entries are used by the PowerPC embedded specification   */
 157     POWERPC_EXCP_CRITICAL = 0,  /* Critical input                            */
 158     POWERPC_EXCP_MCHECK   = 1,  /* Machine check exception                   */
 159     POWERPC_EXCP_DSI      = 2,  /* Data storage exception                    */
 160     POWERPC_EXCP_ISI      = 3,  /* Instruction storage exception             */
 161     POWERPC_EXCP_EXTERNAL = 4,  /* External input                            */
 162     POWERPC_EXCP_ALIGN    = 5,  /* Alignment exception                       */
 163     POWERPC_EXCP_PROGRAM  = 6,  /* Program exception                         */
 164     POWERPC_EXCP_FPU      = 7,  /* Floating-point unavailable exception      */
 165     POWERPC_EXCP_SYSCALL  = 8,  /* System call exception                     */
 166     POWERPC_EXCP_APU      = 9,  /* Auxiliary processor unavailable           */
 167     POWERPC_EXCP_DECR     = 10, /* Decrementer exception                     */
 168     POWERPC_EXCP_FIT      = 11, /* Fixed-interval timer interrupt            */
 169     POWERPC_EXCP_WDT      = 12, /* Watchdog timer interrupt                  */
 170     POWERPC_EXCP_DTLB     = 13, /* Data TLB error                            */
 171     POWERPC_EXCP_ITLB     = 14, /* Instruction TLB error                     */
 172     POWERPC_EXCP_DEBUG    = 15, /* Debug interrupt                           */
 173     /* Vectors 16 to 31 are reserved                                         */
 174     POWERPC_EXCP_SPEU     = 32, /* SPE/embedded floating-point unavailable   */
 175     POWERPC_EXCP_EFPDI    = 33, /* Embedded floating-point data interrupt    */
 176     POWERPC_EXCP_EFPRI    = 34, /* Embedded floating-point round interrupt   */
 177     POWERPC_EXCP_EPERFM   = 35, /* Embedded performance monitor interrupt    */
 178     POWERPC_EXCP_DOORI    = 36, /* Embedded doorbell interrupt               */
 179     POWERPC_EXCP_DOORCI   = 37, /* Embedded doorbell critical interrupt      */
 180     /* Vectors 38 to 63 are reserved                                         */
 181     /* Exceptions defined in the PowerPC server specification                */
 182     POWERPC_EXCP_RESET    = 64, /* System reset exception                    */
 183 #if defined(TARGET_PPC64) /* PowerPC 64 */
 184     POWERPC_EXCP_DSEG     = 65, /* Data segment exception                    */
 185     POWERPC_EXCP_ISEG     = 66, /* Instruction segment exception             */
 186 #endif /* defined(TARGET_PPC64) */
 187 #if defined(TARGET_PPC64H) /* PowerPC 64 with hypervisor mode support */
 188     POWERPC_EXCP_HDECR    = 67, /* Hypervisor decrementer exception          */
 189 #endif /* defined(TARGET_PPC64H) */
 190     POWERPC_EXCP_TRACE    = 68, /* Trace exception                           */
 191 #if defined(TARGET_PPC64H) /* PowerPC 64 with hypervisor mode support */
 192     POWERPC_EXCP_HDSI     = 69, /* Hypervisor data storage exception         */
 193     POWERPC_EXCP_HISI     = 70, /* Hypervisor instruction storage exception  */
 194     POWERPC_EXCP_HDSEG    = 71, /* Hypervisor data segment exception         */
 195     POWERPC_EXCP_HISEG    = 72, /* Hypervisor instruction segment exception  */
 196 #endif /* defined(TARGET_PPC64H) */
 197     POWERPC_EXCP_VPU      = 73, /* Vector unavailable exception              */
 198     /* 40x specific exceptions                                               */
 199     POWERPC_EXCP_PIT      = 74, /* Programmable interval timer interrupt     */
 200     /* 601 specific exceptions                                               */
 201     POWERPC_EXCP_IO       = 75, /* IO error exception                        */
 202     POWERPC_EXCP_RUNM     = 76, /* Run mode exception                        */
 203     /* 602 specific exceptions                                               */
 204     POWERPC_EXCP_EMUL     = 77, /* Emulation trap exception                  */
 205     /* 602/603 specific exceptions                                           */
 206     POWERPC_EXCP_IFTLB    = 78, /* Instruction fetch TLB error               */
 207     POWERPC_EXCP_DLTLB    = 79, /* Data load TLB miss                        */
 208     POWERPC_EXCP_DSTLB    = 80, /* Data store TLB miss                       */
 209     /* Exceptions available on most PowerPC                                  */
 210     POWERPC_EXCP_FPA      = 81, /* Floating-point assist exception           */
 211     POWERPC_EXCP_IABR     = 82, /* Instruction address breakpoint            */
 212     POWERPC_EXCP_SMI      = 83, /* System management interrupt               */
 213     POWERPC_EXCP_PERFM    = 84, /* Embedded performance monitor interrupt    */
 214     /* 7xx/74xx specific exceptions                                          */
 215     POWERPC_EXCP_THERM    = 85, /* Thermal interrupt                         */
 216     /* 74xx specific exceptions                                              */
 217     POWERPC_EXCP_VPUA     = 86, /* Vector assist exception                   */
 218     /* 970FX specific exceptions                                             */
 219     POWERPC_EXCP_SOFTP    = 87, /* Soft patch exception                      */
 220     POWERPC_EXCP_MAINT    = 88, /* Maintenance exception                     */
 221     /* EOL                                                                   */
 222     POWERPC_EXCP_NB       = 96,
 223     /* Qemu exceptions: used internally during code translation              */
 224     POWERPC_EXCP_STOP         = 0x200, /* stop translation                   */
 225     POWERPC_EXCP_BRANCH       = 0x201, /* branch instruction                 */
 226     /* Qemu exceptions: special cases we want to stop translation            */
 227     POWERPC_EXCP_SYNC         = 0x202, /* context synchronizing instruction  */
 228     POWERPC_EXCP_SYSCALL_USER = 0x203, /* System call in user mode only      */
 229 };
 230
 231 /* Exceptions error codes                                                    */
 232 enum {
 233     /* Exception subtypes for POWERPC_EXCP_ALIGN                             */
 234     POWERPC_EXCP_ALIGN_FP      = 0x01,  /* FP alignment exception            */
 235     POWERPC_EXCP_ALIGN_LST     = 0x02,  /* Unaligned mult/extern load/store  */
 236     POWERPC_EXCP_ALIGN_LE      = 0x03,  /* Multiple little-endian access     */
 237     POWERPC_EXCP_ALIGN_PROT    = 0x04,  /* Access cross protection boundary  */
 238     POWERPC_EXCP_ALIGN_BAT     = 0x05,  /* Access cross a BAT/seg boundary   */
 239     POWERPC_EXCP_ALIGN_CACHE   = 0x06,  /* Impossible dcbz access            */
 240     /* Exception subtypes for POWERPC_EXCP_PROGRAM                           */
 241     /* FP exceptions                                                         */
 242     POWERPC_EXCP_FP            = 0x10,
 243     POWERPC_EXCP_FP_OX         = 0x01,  /* FP overflow                       */
 244     POWERPC_EXCP_FP_UX         = 0x02,  /* FP underflow                      */
 245     POWERPC_EXCP_FP_ZX         = 0x03,  /* FP divide by zero                 */
 246     POWERPC_EXCP_FP_XX         = 0x04,  /* FP inexact                        */
 247     POWERPC_EXCP_FP_VXSNAN     = 0x05,  /* FP invalid SNaN op                */
 248     POWERPC_EXCP_FP_VXISI      = 0x06,  /* FP invalid infinite subtraction   */
 249     POWERPC_EXCP_FP_VXIDI      = 0x07,  /* FP invalid infinite divide        */
 250     POWERPC_EXCP_FP_VXZDZ      = 0x08,  /* FP invalid zero divide            */
 251     POWERPC_EXCP_FP_VXIMZ      = 0x09,  /* FP invalid infinite * zero        */
 252     POWERPC_EXCP_FP_VXVC       = 0x0A,  /* FP invalid compare                */
 253     POWERPC_EXCP_FP_VXSOFT     = 0x0B,  /* FP invalid operation              */
 254     POWERPC_EXCP_FP_VXSQRT     = 0x0C,  /* FP invalid square root            */
 255     POWERPC_EXCP_FP_VXCVI      = 0x0D,  /* FP invalid integer conversion     */
 256     /* Invalid instruction                                                   */
 257     POWERPC_EXCP_INVAL         = 0x20,
 258     POWERPC_EXCP_INVAL_INVAL   = 0x01,  /* Invalid instruction               */
 259     POWERPC_EXCP_INVAL_LSWX    = 0x02,  /* Invalid lswx instruction          */
 260     POWERPC_EXCP_INVAL_SPR     = 0x03,  /* Invalid SPR access                */
 261     POWERPC_EXCP_INVAL_FP      = 0x04,  /* Unimplemented mandatory fp instr  */
 262     /* Privileged instruction                                                */
 263     POWERPC_EXCP_PRIV          = 0x30,
 264     POWERPC_EXCP_PRIV_OPC      = 0x01,  /* Privileged operation exception    */
 265     POWERPC_EXCP_PRIV_REG      = 0x02,  /* Privileged register exception     */
 266     /* Trap                                                                  */
 267     POWERPC_EXCP_TRAP          = 0x40,
 268 };
 269
 270 /*****************************************************************************/
 271 /* Input pins model                                                          */
 272 enum {
 273     PPC_FLAGS_INPUT_UNKNOWN = 0,
 274     /* PowerPC 6xx bus                  */
 275     PPC_FLAGS_INPUT_6xx,
 276     /* BookE bus                        */
 277     PPC_FLAGS_INPUT_BookE,
 278     /* PowerPC 405 bus                  */
 279     PPC_FLAGS_INPUT_405,
 280     /* PowerPC 970 bus                  */
 281     PPC_FLAGS_INPUT_970,
 282     /* PowerPC 401 bus                  */
 283     PPC_FLAGS_INPUT_401,
 284 };
 285
 286 #define PPC_INPUT(env) (env->bus_model)
 287
 288 /*****************************************************************************/
 289 typedef struct ppc_def_t ppc_def_t;
 290 typedef struct opc_handler_t opc_handler_t;
 291
 292 /*****************************************************************************/
 293 /* Types used to describe some PowerPC registers */
 294 typedef struct CPUPPCState CPUPPCState;
 295 typedef struct ppc_tb_t ppc_tb_t;
 296 typedef struct ppc_spr_t ppc_spr_t;
 297 typedef struct ppc_dcr_t ppc_dcr_t;
 298 typedef union ppc_avr_t ppc_avr_t;
 299 typedef union ppc_tlb_t ppc_tlb_t;
 300
 301 /* SPR access micro-ops generations callbacks */
 302 struct ppc_spr_t {
 303     void (*uea_read)(void *opaque, int spr_num);
 304     void (*uea_write)(void *opaque, int spr_num);
 305 #if !defined(CONFIG_USER_ONLY)
 306     void (*oea_read)(void *opaque, int spr_num);
 307     void (*oea_write)(void *opaque, int spr_num);
 308 #if defined(TARGET_PPC64H)
 309     void (*hea_read)(void *opaque, int spr_num);
 310     void (*hea_write)(void *opaque, int spr_num);
 311 #endif
 312 #endif
 313     const unsigned char *name;
 314 };
 315
 316 /* Altivec registers (128 bits) */
 317 union ppc_avr_t {
 318     uint8_t u8[16];
 319     uint16_t u16[8];
 320     uint32_t u32[4];
 321     uint64_t u64[2];
 322 };
 323
 324 /* Software TLB cache */
 325 typedef struct ppc6xx_tlb_t ppc6xx_tlb_t;
 326 struct ppc6xx_tlb_t {
 327     target_ulong pte0;
 328     target_ulong pte1;
 329     target_ulong EPN;
 330 };
 331
 332 typedef struct ppcemb_tlb_t ppcemb_tlb_t;
 333 struct ppcemb_tlb_t {
 334     target_phys_addr_t RPN;
 335     target_ulong EPN;
 336     target_ulong PID;
 337     target_ulong size;
 338     uint32_t prot;
 339     uint32_t attr; /* Storage attributes */
 340 };
 341
 342 union ppc_tlb_t {
 343     ppc6xx_tlb_t tlb6;
 344     ppcemb_tlb_t tlbe;
 345 };
 346
 347 /*****************************************************************************/
 348 /* Machine state register bits definition                                    */
 349 #define MSR_SF   63 /* Sixty-four-bit mode                            hflags */
 350 #define MSR_ISF  61 /* Sixty-four-bit interrupt mode on 630                  */
 351 #define MSR_HV   60 /* hypervisor state                               hflags */
 352 #define MSR_CM   31 /* Computation mode for BookE                     hflags */
 353 #define MSR_ICM  30 /* Interrupt computation mode for BookE                  */
 354 #define MSR_UCLE 26 /* User-mode cache lock enable for BookE                 */
 355 #define MSR_VR   25 /* altivec available                            x hflags */
 356 #define MSR_SPE  25 /* SPE enable for BookE                         x hflags */
 357 #define MSR_AP   23 /* Access privilege state on 602                  hflags */
 358 #define MSR_SA   22 /* Supervisor access mode on 602                  hflags */
 359 #define MSR_KEY  19 /* key bit on 603e                                       */
 360 #define MSR_POW  18 /* Power management                                      */
 361 #define MSR_TGPR 17 /* TGPR usage on 602/603                        x        */
 362 #define MSR_CE   17 /* Critical interrupt enable on embedded PowerPC x       */
 363 #define MSR_ILE  16 /* Interrupt little-endian mode                          */
 364 #define MSR_EE   15 /* External interrupt enable                             */
 365 #define MSR_PR   14 /* Problem state                                  hflags */
 366 #define MSR_FP   13 /* Floating point available                       hflags */
 367 #define MSR_ME   12 /* Machine check interrupt enable                        */
 368 #define MSR_FE0  11 /* Floating point exception mode 0                hflags */
 369 #define MSR_SE   10 /* Single-step trace enable                     x hflags */
 370 #define MSR_DWE  10 /* Debug wait enable on 405                     x        */
 371 #define MSR_UBLE 10 /* User BTB lock enable on e500                 x        */
 372 #define MSR_BE   9  /* Branch trace enable                          x hflags */
 373 #define MSR_DE   9  /* Debug interrupts enable on embedded PowerPC  x        */
 374 #define MSR_FE1  8  /* Floating point exception mode 1                hflags */
 375 #define MSR_AL   7  /* AL bit on POWER                                       */
 376 #define MSR_EP   6  /* Exception prefix on 601                               */
 377 #define MSR_IR   5  /* Instruction relocate                                  */
 378 #define MSR_DR   4  /* Data relocate                                         */
 379 #define MSR_PE   3  /* Protection enable on 403                              */
 380 #define MSR_PX   2  /* Protection exclusive on 403                  x        */
 381 #define MSR_PMM  2  /* Performance monitor mark on POWER            x        */
 382 #define MSR_RI   1  /* Recoverable interrupt                        1        */
 383 #define MSR_LE   0  /* Little-endian mode                           1 hflags */
 384
 385 #define msr_sf   ((env->msr >> MSR_SF)   & 1)
 386 #define msr_isf  ((env->msr >> MSR_ISF)  & 1)
 387 #define msr_hv   ((env->msr >> MSR_HV)   & 1)
 388 #define msr_cm   ((env->msr >> MSR_CM)   & 1)
 389 #define msr_icm  ((env->msr >> MSR_ICM)  & 1)
 390 #define msr_ucle ((env->msr >> MSR_UCLE) & 1)
 391 #define msr_vr   ((env->msr >> MSR_VR)   & 1)
 392 #define msr_spe  ((env->msr >> MSR_SE)   & 1)
 393 #define msr_ap   ((env->msr >> MSR_AP)   & 1)
 394 #define msr_sa   ((env->msr >> MSR_SA)   & 1)
 395 #define msr_key  ((env->msr >> MSR_KEY)  & 1)
 396 #define msr_pow  ((env->msr >> MSR_POW)  & 1)
 397 #define msr_tgpr ((env->msr >> MSR_TGPR) & 1)
 398 #define msr_ce   ((env->msr >> MSR_CE)   & 1)
 399 #define msr_ile  ((env->msr >> MSR_ILE)  & 1)
 400 #define msr_ee   ((env->msr >> MSR_EE)   & 1)
 401 #define msr_pr   ((env->msr >> MSR_PR)   & 1)
 402 #define msr_fp   ((env->msr >> MSR_FP)   & 1)
 403 #define msr_me   ((env->msr >> MSR_ME)   & 1)
 404 #define msr_fe0  ((env->msr >> MSR_FE0)  & 1)
 405 #define msr_se   ((env->msr >> MSR_SE)   & 1)
 406 #define msr_dwe  ((env->msr >> MSR_DWE)  & 1)
 407 #define msr_uble ((env->msr >> MSR_UBLE) & 1)
 408 #define msr_be   ((env->msr >> MSR_BE)   & 1)
 409 #define msr_de   ((env->msr >> MSR_DE)   & 1)
 410 #define msr_fe1  ((env->msr >> MSR_FE1)  & 1)
 411 #define msr_al   ((env->msr >> MSR_AL)   & 1)
 412 #define msr_ep   ((env->msr >> MSR_EP)   & 1)
 413 #define msr_ir   ((env->msr >> MSR_IR)   & 1)
 414 #define msr_dr   ((env->msr >> MSR_DR)   & 1)
 415 #define msr_pe   ((env->msr >> MSR_PE)   & 1)
 416 #define msr_px   ((env->msr >> MSR_PX)   & 1)
 417 #define msr_pmm  ((env->msr >> MSR_PMM)  & 1)
 418 #define msr_ri   ((env->msr >> MSR_RI)   & 1)
 419 #define msr_le   ((env->msr >> MSR_LE)   & 1)
 420
 421 enum {
 422     POWERPC_FLAG_NONE = 0x00000000,
 423     /* Flag for MSR bit 25 signification (VRE/SPE)                           */
 424     POWERPC_FLAG_SPE  = 0x00000001,
 425     POWERPC_FLAG_VRE  = 0x00000002,
 426     /* Flag for MSR bit 17 signification (TGPR/CE)                           */
 427     POWERPC_FLAG_TGPR = 0x00000004,
 428     POWERPC_FLAG_CE   = 0x00000008,
 429     /* Flag for MSR bit 10 signification (SE/DWE/UBLE)                       */
 430     POWERPC_FLAG_SE   = 0x00000010,
 431     POWERPC_FLAG_DWE  = 0x00000020,
 432     POWERPC_FLAG_UBLE = 0x00000040,
 433     /* Flag for MSR bit 9 signification (BE/DE)                              */
 434     POWERPC_FLAG_BE   = 0x00000080,
 435     POWERPC_FLAG_DE   = 0x00000100,
 436     /* Flag for MSR but 2 signification (PX/PMM)                             */
 437     POWERPC_FLAG_PX   = 0x00000200,
 438     POWERPC_FLAG_PMM  = 0x00000400,
 439 };
 440
 441 /*****************************************************************************/
 442 /* Floating point status and control register                                */
 443 #define FPSCR_FX     31 /* Floating-point exception summary                  */
 444 #define FPSCR_FEX    30 /* Floating-point enabled exception summary          */
 445 #define FPSCR_VX     29 /* Floating-point invalid operation exception summ.  */
 446 #define FPSCR_OX     28 /* Floating-point overflow exception                 */
 447 #define FPSCR_UX     27 /* Floating-point underflow exception                */
 448 #define FPSCR_ZX     26 /* Floating-point zero divide exception              */
 449 #define FPSCR_XX     25 /* Floating-point inexact exception                  */
 450 #define FPSCR_VXSNAN 24 /* Floating-point invalid operation exception (sNan) */
 451 #define FPSCR_VXISI  23 /* Floating-point invalid operation exception (inf)  */
 452 #define FPSCR_VXIDI  22 /* Floating-point invalid operation exception (inf)  */
 453 #define FPSCR_VXZDZ  21 /* Floating-point invalid operation exception (zero) */
 454 #define FPSCR_VXIMZ  20 /* Floating-point invalid operation exception (inf)  */
 455 #define FPSCR_VXVC   19 /* Floating-point invalid operation exception (comp) */
 456 #define FPSCR_FR     18 /* Floating-point fraction rounded                   */
 457 #define FPSCR_FI     17 /* Floating-point fraction inexact                   */
 458 #define FPSCR_C      16 /* Floating-point result class descriptor            */
 459 #define FPSCR_FL     15 /* Floating-point less than or negative              */
 460 #define FPSCR_FG     14 /* Floating-point greater than or negative           */
 461 #define FPSCR_FE     13 /* Floating-point equal or zero                      */
 462 #define FPSCR_FU     12 /* Floating-point unordered or NaN                   */
 463 #define FPSCR_FPCC   12 /* Floating-point condition code                     */
 464 #define FPSCR_FPRF   12 /* Floating-point result flags                       */
 465 #define FPSCR_VXSOFT 10 /* Floating-point invalid operation exception (soft) */
 466 #define FPSCR_VXSQRT 9  /* Floating-point invalid operation exception (sqrt) */
 467 #define FPSCR_VXCVI  8  /* Floating-point invalid operation exception (int)  */
 468 #define FPSCR_VE     7  /* Floating-point invalid operation exception enable */
 469 #define FPSCR_OE     6  /* Floating-point overflow exception enable          */
 470 #define FPSCR_UE     5  /* Floating-point undeflow exception enable          */
 471 #define FPSCR_ZE     4  /* Floating-point zero divide exception enable       */
 472 #define FPSCR_XE     3  /* Floating-point inexact exception enable           */
 473 #define FPSCR_NI     2  /* Floating-point non-IEEE mode                      */
 474 #define FPSCR_RN1    1
 475 #define FPSCR_RN     0  /* Floating-point rounding control                   */
 476 #define fpscr_fex    (((env->fpscr) >> FPSCR_FEX)    & 0x1)
 477 #define fpscr_vx     (((env->fpscr) >> FPSCR_VX)     & 0x1)
 478 #define fpscr_ox     (((env->fpscr) >> FPSCR_OX)     & 0x1)
 479 #define fpscr_ux     (((env->fpscr) >> FPSCR_UX)     & 0x1)
 480 #define fpscr_zx     (((env->fpscr) >> FPSCR_ZX)     & 0x1)
 481 #define fpscr_xx     (((env->fpscr) >> FPSCR_XX)     & 0x1)
 482 #define fpscr_vxsnan (((env->fpscr) >> FPSCR_VXSNAN) & 0x1)
 483 #define fpscr_vxisi  (((env->fpscr) >> FPSCR_VXISI)  & 0x1)
 484 #define fpscr_vxidi  (((env->fpscr) >> FPSCR_VXIDI)  & 0x1)
 485 #define fpscr_vxzdz  (((env->fpscr) >> FPSCR_VXZDZ)  & 0x1)
 486 #define fpscr_vximz  (((env->fpscr) >> FPSCR_VXIMZ)  & 0x1)
 487 #define fpscr_vxvc   (((env->fpscr) >> FPSCR_VXVC)   & 0x1)
 488 #define fpscr_fpcc   (((env->fpscr) >> FPSCR_FPCC)   & 0xF)
 489 #define fpscr_vxsoft (((env->fpscr) >> FPSCR_VXSOFT) & 0x1)
 490 #define fpscr_vxsqrt (((env->fpscr) >> FPSCR_VXSQRT) & 0x1)
 491 #define fpscr_vxcvi  (((env->fpscr) >> FPSCR_VXCVI)  & 0x1)
 492 #define fpscr_ve     (((env->fpscr) >> FPSCR_VE)     & 0x1)
 493 #define fpscr_oe     (((env->fpscr) >> FPSCR_OE)     & 0x1)
 494 #define fpscr_ue     (((env->fpscr) >> FPSCR_UE)     & 0x1)
 495 #define fpscr_ze     (((env->fpscr) >> FPSCR_ZE)     & 0x1)
 496 #define fpscr_xe     (((env->fpscr) >> FPSCR_XE)     & 0x1)
 497 #define fpscr_ni     (((env->fpscr) >> FPSCR_NI)     & 0x1)
 498 #define fpscr_rn     (((env->fpscr) >> FPSCR_RN)     & 0x3)
 499 /* Invalid operation exception summary */
 500 #define fpscr_ix ((env->fpscr) & ((1 << FPSCR_VXSNAN) | (1 << FPSCR_VXISI)  | \
 501                                   (1 << FPSCR_VXIDI)  | (1 << FPSCR_VXZDZ)  | \
 502                                   (1 << FPSCR_VXIMZ)  | (1 << FPSCR_VXVC)   | \
 503                                   (1 << FPSCR_VXSOFT) | (1 << FPSCR_VXSQRT) | \
 504                                   (1 << FPSCR_VXCVI)))
 505 /* exception summary */
 506 #define fpscr_ex  (((env->fpscr) >> FPSCR_XX) & 0x1F)
 507 /* enabled exception summary */
 508 #define fpscr_eex (((env->fpscr) >> FPSCR_XX) & ((env->fpscr) >> FPSCR_XE) &  \
 509                    0x1F)
 510
 511 /*****************************************************************************/
 512 /* The whole PowerPC CPU context */
 513 #if defined(TARGET_PPC64H)
 514 #define NB_MMU_MODES 3
 515 #else
 516 #define NB_MMU_MODES 2
 517 #endif
 518
 519 struct CPUPPCState {
 520     /* First are the most commonly used resources
 521      * during translated code execution
 522      */
 523 #if TARGET_GPR_BITS > HOST_LONG_BITS
 524     /* temporary fixed-point registers
 525      * used to emulate 64 bits target on 32 bits hosts
 526      */
 527     ppc_gpr_t t0, t1, t2;
 528 #endif
 529     ppc_avr_t avr0, avr1, avr2;
 530
 531     /* general purpose registers */
 532     ppc_gpr_t gpr[32];
 533 #if TARGET_GPR_BITS < 64
 534     /* Storage for GPR MSB, used by the SPE extension */
 535     ppc_gpr_t gprh[32];
 536 #endif
 537     /* LR */
 538     target_ulong lr;
 539     /* CTR */
 540     target_ulong ctr;
 541     /* condition register */
 542     uint8_t crf[8];
 543     /* XER */
 544     /* XXX: We use only 5 fields, but we want to keep the structure aligned */
 545     uint8_t xer[8];
 546     /* Reservation address */
 547     target_ulong reserve;
 548
 549     /* Those ones are used in supervisor mode only */
 550     /* machine state register */
 551     target_ulong msr;
 552     /* temporary general purpose registers */
 553     ppc_gpr_t tgpr[4]; /* Used to speed-up TLB assist handlers */
 554
 555     /* Floating point execution context */
 556     /* temporary float registers */
 557     float64 ft0;
 558     float64 ft1;
 559     float64 ft2;
 560     float_status fp_status;
 561     /* floating point registers */
 562     float64 fpr[32];
 563     /* floating point status and control register */
 564     uint32_t fpscr;
 565
 566     CPU_COMMON
 567
 568     int halted; /* TRUE if the CPU is in suspend state */
 569
 570     int access_type; /* when a memory exception occurs, the access
 571                         type is stored here */
 572
 573     /* MMU context - only relevant for full system emulation */
 574 #if !defined(CONFIG_USER_ONLY)
 575 #if defined(TARGET_PPC64)
 576     /* Address space register */
 577     target_ulong asr;
 578     /* PowerPC 64 SLB area */
 579     int slb_nr;
 580 #endif
 581     /* segment registers */
 582     target_ulong sdr1;
 583     target_ulong sr[16];
 584     /* BATs */
 585     int nb_BATs;
 586     target_ulong DBAT[2][8];
 587     target_ulong IBAT[2][8];
 588     /* PowerPC TLB registers (for 4xx and 60x software driven TLBs) */
 589     int nb_tlb;      /* Total number of TLB                                  */
 590     int tlb_per_way; /* Speed-up helper: used to avoid divisions at run time */
 591     int nb_ways;     /* Number of ways in the TLB set                        */
 592     int last_way;    /* Last used way used to allocate TLB in a LRU way      */
 593     int id_tlbs;     /* If 1, MMU has separated TLBs for instructions & data */
 594     int nb_pids;     /* Number of available PID registers                    */
 595     ppc_tlb_t *tlb;  /* TLB is optional. Allocate them only if needed        */
 596     /* 403 dedicated access protection registers */
 597     target_ulong pb[4];
 598 #endif
 599
 600     /* Other registers */
 601     /* Special purpose registers */
 602     target_ulong spr[1024];
 603     ppc_spr_t spr_cb[1024];
 604     /* Altivec registers */
 605     ppc_avr_t avr[32];
 606     uint32_t vscr;
 607     /* SPE registers */
 608     ppc_gpr_t spe_acc;
 609     float_status spe_status;
 610     uint32_t spe_fscr;
 611
 612     /* Internal devices resources */
 613     /* Time base and decrementer */
 614     ppc_tb_t *tb_env;
 615     /* Device control registers */
 616     ppc_dcr_t *dcr_env;
 617
 618     int dcache_line_size;
 619     int icache_line_size;
 620
 621     /* Those resources are used during exception processing */
 622     /* CPU model definition */
 623     target_ulong msr_mask;
 624     uint8_t mmu_model;
 625     uint8_t excp_model;
 626     uint8_t bus_model;
 627     uint8_t pad;
 628     int bfd_mach;
 629     uint32_t flags;
 630
 631     int exception_index;
 632     int error_code;
 633     int interrupt_request;
 634     uint32_t pending_interrupts;
 635 #if !defined(CONFIG_USER_ONLY)
 636     /* This is the IRQ controller, which is implementation dependant
 637      * and only relevant when emulating a complete machine.
 638      */
 639     uint32_t irq_input_state;
 640     void **irq_inputs;
 641     /* Exception vectors */
 642     target_ulong excp_vectors[POWERPC_EXCP_NB];
 643     target_ulong excp_prefix;
 644     target_ulong ivor_mask;
 645     target_ulong ivpr_mask;
 646     target_ulong hreset_vector;
 647 #endif
 648
 649     /* Those resources are used only during code translation */
 650     /* Next instruction pointer */
 651     target_ulong nip;
 652
 653     /* opcode handlers */
 654     opc_handler_t *opcodes[0x40];
 655
 656     /* Those resources are used only in Qemu core */
 657     jmp_buf jmp_env;
 658     int user_mode_only; /* user mode only simulation */
 659     target_ulong hflags;      /* hflags is a MSR & HFLAGS_MASK         */
 660     target_ulong hflags_nmsr; /* specific hflags, not comming from MSR */
 661     int mmu_idx;         /* precomputed MMU index to speed up mem accesses */
 662
 663     /* Power management */
 664     int power_mode;
 665     int (*check_pow)(CPUPPCState *env);
 666
 667     /* temporary hack to handle OSI calls (only used if non NULL) */
 668     int (*osi_call)(struct CPUPPCState *env);
 669 };
 670
 671 /* Context used internally during MMU translations */
 672 typedef struct mmu_ctx_t mmu_ctx_t;
 673 struct mmu_ctx_t {
 674     target_phys_addr_t raddr;      /* Real address              */
 675     int prot;                      /* Protection bits           */
 676     target_phys_addr_t pg_addr[2]; /* PTE tables base addresses */
 677     target_ulong ptem;             /* Virtual segment ID | API  */
 678     int key;                       /* Access key                */
 679     int nx;                        /* Non-execute area          */
 680 };
 681
 682 /*****************************************************************************/
 683 CPUPPCState *cpu_ppc_init (const char *cpu_model);
 684 int cpu_ppc_exec (CPUPPCState *s);
 685 void cpu_ppc_close (CPUPPCState *s);
 686 /* you can call this signal handler from your SIGBUS and SIGSEGV
 687    signal handlers to inform the virtual CPU of exceptions. non zero
 688    is returned if the signal was handled by the virtual CPU.  */
 689 int cpu_ppc_signal_handler (int host_signum, void *pinfo,
 690                             void *puc);
 691
 692 void do_interrupt (CPUPPCState *env);
 693 void ppc_hw_interrupt (CPUPPCState *env);
 694 void cpu_loop_exit (void);
 695
 696 void dump_stack (CPUPPCState *env);
 697
 698 #if !defined(CONFIG_USER_ONLY)
 699 target_ulong do_load_ibatu (CPUPPCState *env, int nr);
 700 target_ulong do_load_ibatl (CPUPPCState *env, int nr);
 701 void do_store_ibatu (CPUPPCState *env, int nr, target_ulong value);
 702 void do_store_ibatl (CPUPPCState *env, int nr, target_ulong value);
 703 target_ulong do_load_dbatu (CPUPPCState *env, int nr);
 704 target_ulong do_load_dbatl (CPUPPCState *env, int nr);
 705 void do_store_dbatu (CPUPPCState *env, int nr, target_ulong value);
 706 void do_store_dbatl (CPUPPCState *env, int nr, target_ulong value);
 707 void do_store_ibatu_601 (CPUPPCState *env, int nr, target_ulong value);
 708 void do_store_ibatl_601 (CPUPPCState *env, int nr, target_ulong value);
 709 target_ulong do_load_sdr1 (CPUPPCState *env);
 710 void do_store_sdr1 (CPUPPCState *env, target_ulong value);
 711 #if defined(TARGET_PPC64)
 712 target_ulong ppc_load_asr (CPUPPCState *env);
 713 void ppc_store_asr (CPUPPCState *env, target_ulong value);
 714 target_ulong ppc_load_slb (CPUPPCState *env, int slb_nr);
 715 void ppc_store_slb (CPUPPCState *env, int slb_nr, target_ulong rs);
 716 #endif /* defined(TARGET_PPC64) */
 717 #if 0 // Unused
 718 target_ulong do_load_sr (CPUPPCState *env, int srnum);
 719 #endif
 720 void do_store_sr (CPUPPCState *env, int srnum, target_ulong value);
 721 #endif /* !defined(CONFIG_USER_ONLY) */
 722 target_ulong ppc_load_xer (CPUPPCState *env);
 723 void ppc_store_xer (CPUPPCState *env, target_ulong value);
 724 void ppc_store_msr (CPUPPCState *env, target_ulong value);
 725
 726 void cpu_ppc_reset (void *opaque);
 727
 728 void ppc_cpu_list (FILE *f, int (*cpu_fprintf)(FILE *f, const char *fmt, ...));
 729
 730 const ppc_def_t *cpu_ppc_find_by_name (const unsigned char *name);
 731 int cpu_ppc_register_internal (CPUPPCState *env, const ppc_def_t *def);
 732
 733 /* Time-base and decrementer management */
 734 #ifndef NO_CPU_IO_DEFS
 735 uint32_t cpu_ppc_load_tbl (CPUPPCState *env);
 736 uint32_t cpu_ppc_load_tbu (CPUPPCState *env);
 737 void cpu_ppc_store_tbu (CPUPPCState *env, uint32_t value);
 738 void cpu_ppc_store_tbl (CPUPPCState *env, uint32_t value);
 739 uint32_t cpu_ppc_load_atbl (CPUPPCState *env);
 740 uint32_t cpu_ppc_load_atbu (CPUPPCState *env);
 741 void cpu_ppc_store_atbl (CPUPPCState *env, uint32_t value);
 742 void cpu_ppc_store_atbu (CPUPPCState *env, uint32_t value);
 743 uint32_t cpu_ppc_load_decr (CPUPPCState *env);
 744 void cpu_ppc_store_decr (CPUPPCState *env, uint32_t value);
 745 #if defined(TARGET_PPC64H)
 746 uint32_t cpu_ppc_load_hdecr (CPUPPCState *env);
 747 void cpu_ppc_store_hdecr (CPUPPCState *env, uint32_t value);
 748 uint64_t cpu_ppc_load_purr (CPUPPCState *env);
 749 void cpu_ppc_store_purr (CPUPPCState *env, uint64_t value);
 750 #endif
 751 uint32_t cpu_ppc601_load_rtcl (CPUPPCState *env);
 752 uint32_t cpu_ppc601_load_rtcu (CPUPPCState *env);
 753 #if !defined(CONFIG_USER_ONLY)
 754 void cpu_ppc601_store_rtcl (CPUPPCState *env, uint32_t value);
 755 void cpu_ppc601_store_rtcu (CPUPPCState *env, uint32_t value);
 756 target_ulong load_40x_pit (CPUPPCState *env);
 757 void store_40x_pit (CPUPPCState *env, target_ulong val);
 758 void store_40x_dbcr0 (CPUPPCState *env, uint32_t val);
 759 void store_40x_sler (CPUPPCState *env, uint32_t val);
 760 void store_booke_tcr (CPUPPCState *env, target_ulong val);
 761 void store_booke_tsr (CPUPPCState *env, target_ulong val);
 762 void ppc_tlb_invalidate_all (CPUPPCState *env);
 763 void ppc_tlb_invalidate_one (CPUPPCState *env, target_ulong addr);
 764 #if defined(TARGET_PPC64)
 765 void ppc_slb_invalidate_all (CPUPPCState *env);
 766 void ppc_slb_invalidate_one (CPUPPCState *env, uint64_t T0);
 767 #endif
 768 int ppcemb_tlb_search (CPUPPCState *env, target_ulong address, uint32_t pid);
 769 #endif
 770 #endif
 771
 772 /* Device control registers */
 773 int ppc_dcr_read (ppc_dcr_t *dcr_env, int dcrn, target_ulong *valp);
 774 int ppc_dcr_write (ppc_dcr_t *dcr_env, int dcrn, target_ulong val);
 775
 776 #define CPUState CPUPPCState
 777 #define cpu_init cpu_ppc_init
 778 #define cpu_exec cpu_ppc_exec
 779 #define cpu_gen_code cpu_ppc_gen_code
 780 #define cpu_signal_handler cpu_ppc_signal_handler
 781 #define cpu_list ppc_cpu_list
 782
 783 /* MMU modes definitions */
 784 #define MMU_MODE0_SUFFIX _user
 785 #define MMU_MODE1_SUFFIX _kernel
 786 #if defined(TARGET_PPC64H)
 787 #define MMU_MODE2_SUFFIX _hypv
 788 #endif
 789 #define MMU_USER_IDX 0
 790 static inline int cpu_mmu_index (CPUState *env)
 791 {
 792     return env->mmu_idx;
 793 }
 794
 795 #include "cpu-all.h"
 796
 797 /*****************************************************************************/
 798 /* Registers definitions */
 799 #define XER_SO 31
 800 #define XER_OV 30
 801 #define XER_CA 29
 802 #define XER_CMP 8
 803 #define XER_BC  0
 804 #define xer_so  env->xer[4]
 805 #define xer_ov  env->xer[6]
 806 #define xer_ca  env->xer[2]
 807 #define xer_cmp env->xer[1]
 808 #define xer_bc  env->xer[0]
 809
 810 /* SPR definitions */
 811 #define SPR_MQ           (0x000)
 812 #define SPR_XER          (0x001)
 813 #define SPR_601_VRTCU    (0x004)
 814 #define SPR_601_VRTCL    (0x005)
 815 #define SPR_601_UDECR    (0x006)
 816 #define SPR_LR           (0x008)
 817 #define SPR_CTR          (0x009)
 818 #define SPR_DSISR        (0x012)
 819 #define SPR_DAR          (0x013) /* DAE for PowerPC 601 */
 820 #define SPR_601_RTCU     (0x014)
 821 #define SPR_601_RTCL     (0x015)
 822 #define SPR_DECR         (0x016)
 823 #define SPR_SDR1         (0x019)
 824 #define SPR_SRR0         (0x01A)
 825 #define SPR_SRR1         (0x01B)
 826 #define SPR_AMR          (0x01D)
 827 #define SPR_BOOKE_PID    (0x030)
 828 #define SPR_BOOKE_DECAR  (0x036)
 829 #define SPR_BOOKE_CSRR0  (0x03A)
 830 #define SPR_BOOKE_CSRR1  (0x03B)
 831 #define SPR_BOOKE_DEAR   (0x03D)
 832 #define SPR_BOOKE_ESR    (0x03E)
 833 #define SPR_BOOKE_IVPR   (0x03F)
 834 #define SPR_8xx_EIE      (0x050)
 835 #define SPR_8xx_EID      (0x051)
 836 #define SPR_8xx_NRE      (0x052)
 837 #define SPR_CTRL         (0x088)
 838 #define SPR_58x_CMPA     (0x090)
 839 #define SPR_58x_CMPB     (0x091)
 840 #define SPR_58x_CMPC     (0x092)
 841 #define SPR_58x_CMPD     (0x093)
 842 #define SPR_58x_ICR      (0x094)
 843 #define SPR_58x_DER      (0x094)
 844 #define SPR_58x_COUNTA   (0x096)
 845 #define SPR_58x_COUNTB   (0x097)
 846 #define SPR_UCTRL        (0x098)
 847 #define SPR_58x_CMPE     (0x098)
 848 #define SPR_58x_CMPF     (0x099)
 849 #define SPR_58x_CMPG     (0x09A)
 850 #define SPR_58x_CMPH     (0x09B)
 851 #define SPR_58x_LCTRL1   (0x09C)
 852 #define SPR_58x_LCTRL2   (0x09D)
 853 #define SPR_58x_ICTRL    (0x09E)
 854 #define SPR_58x_BAR      (0x09F)
 855 #define SPR_VRSAVE       (0x100)
 856 #define SPR_USPRG0       (0x100)
 857 #define SPR_USPRG1       (0x101)
 858 #define SPR_USPRG2       (0x102)
 859 #define SPR_USPRG3       (0x103)
 860 #define SPR_USPRG4       (0x104)
 861 #define SPR_USPRG5       (0x105)
 862 #define SPR_USPRG6       (0x106)
 863 #define SPR_USPRG7       (0x107)
 864 #define SPR_VTBL         (0x10C)
 865 #define SPR_VTBU         (0x10D)
 866 #define SPR_SPRG0        (0x110)
 867 #define SPR_SPRG1        (0x111)
 868 #define SPR_SPRG2        (0x112)
 869 #define SPR_SPRG3        (0x113)
 870 #define SPR_SPRG4        (0x114)
 871 #define SPR_SCOMC        (0x114)
 872 #define SPR_SPRG5        (0x115)
 873 #define SPR_SCOMD        (0x115)
 874 #define SPR_SPRG6        (0x116)
 875 #define SPR_SPRG7        (0x117)
 876 #define SPR_ASR          (0x118)
 877 #define SPR_EAR          (0x11A)
 878 #define SPR_TBL          (0x11C)
 879 #define SPR_TBU          (0x11D)
 880 #define SPR_TBU40        (0x11E)
 881 #define SPR_SVR          (0x11E)
 882 #define SPR_BOOKE_PIR    (0x11E)
 883 #define SPR_PVR          (0x11F)
 884 #define SPR_HSPRG0       (0x130)
 885 #define SPR_BOOKE_DBSR   (0x130)
 886 #define SPR_HSPRG1       (0x131)
 887 #define SPR_HDSISR       (0x132)
 888 #define SPR_HDAR         (0x133)
 889 #define SPR_BOOKE_DBCR0  (0x134)
 890 #define SPR_IBCR         (0x135)
 891 #define SPR_PURR         (0x135)
 892 #define SPR_BOOKE_DBCR1  (0x135)
 893 #define SPR_DBCR         (0x136)
 894 #define SPR_HDEC         (0x136)
 895 #define SPR_BOOKE_DBCR2  (0x136)
 896 #define SPR_HIOR         (0x137)
 897 #define SPR_MBAR         (0x137)
 898 #define SPR_RMOR         (0x138)
 899 #define SPR_BOOKE_IAC1   (0x138)
 900 #define SPR_HRMOR        (0x139)
 901 #define SPR_BOOKE_IAC2   (0x139)
 902 #define SPR_HSRR0        (0x13A)
 903 #define SPR_BOOKE_IAC3   (0x13A)
 904 #define SPR_HSRR1        (0x13B)
 905 #define SPR_BOOKE_IAC4   (0x13B)
 906 #define SPR_LPCR         (0x13C)
 907 #define SPR_BOOKE_DAC1   (0x13C)
 908 #define SPR_LPIDR        (0x13D)
 909 #define SPR_DABR2        (0x13D)
 910 #define SPR_BOOKE_DAC2   (0x13D)
 911 #define SPR_BOOKE_DVC1   (0x13E)
 912 #define SPR_BOOKE_DVC2   (0x13F)
 913 #define SPR_BOOKE_TSR    (0x150)
 914 #define SPR_BOOKE_TCR    (0x154)
 915 #define SPR_BOOKE_IVOR0  (0x190)
 916 #define SPR_BOOKE_IVOR1  (0x191)
 917 #define SPR_BOOKE_IVOR2  (0x192)
 918 #define SPR_BOOKE_IVOR3  (0x193)
 919 #define SPR_BOOKE_IVOR4  (0x194)
 920 #define SPR_BOOKE_IVOR5  (0x195)
 921 #define SPR_BOOKE_IVOR6  (0x196)
 922 #define SPR_BOOKE_IVOR7  (0x197)
 923 #define SPR_BOOKE_IVOR8  (0x198)
 924 #define SPR_BOOKE_IVOR9  (0x199)
 925 #define SPR_BOOKE_IVOR10 (0x19A)
 926 #define SPR_BOOKE_IVOR11 (0x19B)
 927 #define SPR_BOOKE_IVOR12 (0x19C)
 928 #define SPR_BOOKE_IVOR13 (0x19D)
 929 #define SPR_BOOKE_IVOR14 (0x19E)
 930 #define SPR_BOOKE_IVOR15 (0x19F)
 931 #define SPR_BOOKE_SPEFSCR (0x200)
 932 #define SPR_E500_BBEAR   (0x201)
 933 #define SPR_E500_BBTAR   (0x202)
 934 #define SPR_ATBL         (0x20E)
 935 #define SPR_ATBU         (0x20F)
 936 #define SPR_IBAT0U       (0x210)
 937 #define SPR_BOOKE_IVOR32 (0x210)
 938 #define SPR_IBAT0L       (0x211)
 939 #define SPR_BOOKE_IVOR33 (0x211)
 940 #define SPR_IBAT1U       (0x212)
 941 #define SPR_BOOKE_IVOR34 (0x212)
 942 #define SPR_IBAT1L       (0x213)
 943 #define SPR_BOOKE_IVOR35 (0x213)
 944 #define SPR_IBAT2U       (0x214)
 945 #define SPR_BOOKE_IVOR36 (0x214)
 946 #define SPR_IBAT2L       (0x215)
 947 #define SPR_E500_L1CFG0  (0x215)
 948 #define SPR_BOOKE_IVOR37 (0x215)
 949 #define SPR_IBAT3U       (0x216)
 950 #define SPR_E500_L1CFG1  (0x216)
 951 #define SPR_IBAT3L       (0x217)
 952 #define SPR_DBAT0U       (0x218)
 953 #define SPR_DBAT0L       (0x219)
 954 #define SPR_DBAT1U       (0x21A)
 955 #define SPR_DBAT1L       (0x21B)
 956 #define SPR_DBAT2U       (0x21C)
 957 #define SPR_DBAT2L       (0x21D)
 958 #define SPR_DBAT3U       (0x21E)
 959 #define SPR_DBAT3L       (0x21F)
 960 #define SPR_IBAT4U       (0x230)
 961 #define SPR_IBAT4L       (0x231)
 962 #define SPR_IBAT5U       (0x232)
 963 #define SPR_IBAT5L       (0x233)
 964 #define SPR_IBAT6U       (0x234)
 965 #define SPR_IBAT6L       (0x235)
 966 #define SPR_IBAT7U       (0x236)
 967 #define SPR_IBAT7L       (0x237)
 968 #define SPR_DBAT4U       (0x238)
 969 #define SPR_DBAT4L       (0x239)
 970 #define SPR_DBAT5U       (0x23A)
 971 #define SPR_BOOKE_MCSRR0 (0x23A)
 972 #define SPR_DBAT5L       (0x23B)
 973 #define SPR_BOOKE_MCSRR1 (0x23B)
 974 #define SPR_DBAT6U       (0x23C)
 975 #define SPR_BOOKE_MCSR   (0x23C)
 976 #define SPR_DBAT6L       (0x23D)
 977 #define SPR_E500_MCAR    (0x23D)
 978 #define SPR_DBAT7U       (0x23E)
 979 #define SPR_BOOKE_DSRR0  (0x23E)
 980 #define SPR_DBAT7L       (0x23F)
 981 #define SPR_BOOKE_DSRR1  (0x23F)
 982 #define SPR_BOOKE_SPRG8  (0x25C)
 983 #define SPR_BOOKE_SPRG9  (0x25D)
 984 #define SPR_BOOKE_MAS0   (0x270)
 985 #define SPR_BOOKE_MAS1   (0x271)
 986 #define SPR_BOOKE_MAS2   (0x272)
 987 #define SPR_BOOKE_MAS3   (0x273)
 988 #define SPR_BOOKE_MAS4   (0x274)
 989 #define SPR_BOOKE_MAS6   (0x276)
 990 #define SPR_BOOKE_PID1   (0x279)
 991 #define SPR_BOOKE_PID2   (0x27A)
 992 #define SPR_BOOKE_TLB0CFG (0x2B0)
 993 #define SPR_BOOKE_TLB1CFG (0x2B1)
 994 #define SPR_BOOKE_TLB2CFG (0x2B2)
 995 #define SPR_BOOKE_TLB3CFG (0x2B3)
 996 #define SPR_BOOKE_EPR    (0x2BE)
 997 #define SPR_PERF0        (0x300)
 998 #define SPR_PERF1        (0x301)
 999 #define SPR_PERF2        (0x302)
1000 #define SPR_PERF3        (0x303)
1001 #define SPR_PERF4        (0x304)
1002 #define SPR_PERF5        (0x305)
1003 #define SPR_PERF6        (0x306)
1004 #define SPR_PERF7        (0x307)
1005 #define SPR_PERF8        (0x308)
1006 #define SPR_PERF9        (0x309)
1007 #define SPR_PERFA        (0x30A)
1008 #define SPR_PERFB        (0x30B)
1009 #define SPR_PERFC        (0x30C)
1010 #define SPR_PERFD        (0x30D)
1011 #define SPR_PERFE        (0x30E)
1012 #define SPR_PERFF        (0x30F)
1013 #define SPR_UPERF0       (0x310)
1014 #define SPR_UPERF1       (0x311)
1015 #define SPR_UPERF2       (0x312)
1016 #define SPR_UPERF3       (0x313)
1017 #define SPR_UPERF4       (0x314)
1018 #define SPR_UPERF5       (0x315)
1019 #define SPR_UPERF6       (0x316)
1020 #define SPR_UPERF7       (0x317)
1021 #define SPR_UPERF8       (0x318)
1022 #define SPR_UPERF9       (0x319)
1023 #define SPR_UPERFA       (0x31A)
1024 #define SPR_UPERFB       (0x31B)
1025 #define SPR_UPERFC       (0x31C)
1026 #define SPR_UPERFD       (0x31D)
1027 #define SPR_UPERFE       (0x31E)
1028 #define SPR_UPERFF       (0x31F)
1029 #define SPR_440_INV0     (0x370)
1030 #define SPR_440_INV1     (0x371)
1031 #define SPR_440_INV2     (0x372)
1032 #define SPR_440_INV3     (0x373)
1033 #define SPR_440_ITV0     (0x374)
1034 #define SPR_440_ITV1     (0x375)
1035 #define SPR_440_ITV2     (0x376)
1036 #define SPR_440_ITV3     (0x377)
1037 #define SPR_440_CCR1     (0x378)
1038 #define SPR_DCRIPR       (0x37B)
1039 #define SPR_PPR          (0x380)
1040 #define SPR_440_DNV0     (0x390)
1041 #define SPR_440_DNV1     (0x391)
1042 #define SPR_440_DNV2     (0x392)
1043 #define SPR_440_DNV3     (0x393)
1044 #define SPR_440_DTV0     (0x394)
1045 #define SPR_440_DTV1     (0x395)
1046 #define SPR_440_DTV2     (0x396)
1047 #define SPR_440_DTV3     (0x397)
1048 #define SPR_440_DVLIM    (0x398)
1049 #define SPR_440_IVLIM    (0x399)
1050 #define SPR_440_RSTCFG   (0x39B)
1051 #define SPR_BOOKE_DCDBTRL (0x39C)
1052 #define SPR_BOOKE_DCDBTRH (0x39D)
1053 #define SPR_BOOKE_ICDBTRL (0x39E)
1054 #define SPR_BOOKE_ICDBTRH (0x39F)
1055 #define SPR_UMMCR2       (0x3A0)
1056 #define SPR_UPMC5        (0x3A1)
1057 #define SPR_UPMC6        (0x3A2)
1058 #define SPR_UBAMR        (0x3A7)
1059 #define SPR_UMMCR0       (0x3A8)
1060 #define SPR_UPMC1        (0x3A9)
1061 #define SPR_UPMC2        (0x3AA)
1062 #define SPR_USIAR        (0x3AB)
1063 #define SPR_UMMCR1       (0x3AC)
1064 #define SPR_UPMC3        (0x3AD)
1065 #define SPR_UPMC4        (0x3AE)
1066 #define SPR_USDA         (0x3AF)
1067 #define SPR_40x_ZPR      (0x3B0)
1068 #define SPR_BOOKE_MAS7   (0x3B0)
1069 #define SPR_620_PMR0     (0x3B0)
1070 #define SPR_MMCR2        (0x3B0)
1071 #define SPR_PMC5         (0x3B1)
1072 #define SPR_40x_PID      (0x3B1)
1073 #define SPR_620_PMR1     (0x3B1)
1074 #define SPR_PMC6         (0x3B2)
1075 #define SPR_440_MMUCR    (0x3B2)
1076 #define SPR_620_PMR2     (0x3B2)
1077 #define SPR_4xx_CCR0     (0x3B3)
1078 #define SPR_BOOKE_EPLC   (0x3B3)
1079 #define SPR_620_PMR3     (0x3B3)
1080 #define SPR_405_IAC3     (0x3B4)
1081 #define SPR_BOOKE_EPSC   (0x3B4)
1082 #define SPR_620_PMR4     (0x3B4)
1083 #define SPR_405_IAC4     (0x3B5)
1084 #define SPR_620_PMR5     (0x3B5)
1085 #define SPR_405_DVC1     (0x3B6)
1086 #define SPR_620_PMR6     (0x3B6)
1087 #define SPR_405_DVC2     (0x3B7)
1088 #define SPR_620_PMR7     (0x3B7)
1089 #define SPR_BAMR         (0x3B7)
1090 #define SPR_MMCR0        (0x3B8)
1091 #define SPR_620_PMR8     (0x3B8)
1092 #define SPR_PMC1         (0x3B9)
1093 #define SPR_40x_SGR      (0x3B9)
1094 #define SPR_620_PMR9     (0x3B9)
1095 #define SPR_PMC2         (0x3BA)
1096 #define SPR_40x_DCWR     (0x3BA)
1097 #define SPR_620_PMRA     (0x3BA)
1098 #define SPR_SIAR         (0x3BB)
1099 #define SPR_405_SLER     (0x3BB)
1100 #define SPR_620_PMRB     (0x3BB)
1101 #define SPR_MMCR1        (0x3BC)
1102 #define SPR_405_SU0R     (0x3BC)
1103 #define SPR_620_PMRC     (0x3BC)
1104 #define SPR_401_SKR      (0x3BC)
1105 #define SPR_PMC3         (0x3BD)
1106 #define SPR_405_DBCR1    (0x3BD)
1107 #define SPR_620_PMRD     (0x3BD)
1108 #define SPR_PMC4         (0x3BE)
1109 #define SPR_620_PMRE     (0x3BE)
1110 #define SPR_SDA          (0x3BF)
1111 #define SPR_620_PMRF     (0x3BF)
1112 #define SPR_403_VTBL     (0x3CC)
1113 #define SPR_403_VTBU     (0x3CD)
1114 #define SPR_DMISS        (0x3D0)
1115 #define SPR_DCMP         (0x3D1)
1116 #define SPR_HASH1        (0x3D2)
1117 #define SPR_HASH2        (0x3D3)
1118 #define SPR_BOOKE_ICDBDR (0x3D3)
1119 #define SPR_TLBMISS      (0x3D4)
1120 #define SPR_IMISS        (0x3D4)
1121 #define SPR_40x_ESR      (0x3D4)
1122 #define SPR_PTEHI        (0x3D5)
1123 #define SPR_ICMP         (0x3D5)
1124 #define SPR_40x_DEAR     (0x3D5)
1125 #define SPR_PTELO        (0x3D6)
1126 #define SPR_RPA          (0x3D6)
1127 #define SPR_40x_EVPR     (0x3D6)
1128 #define SPR_L3PM         (0x3D7)
1129 #define SPR_403_CDBCR    (0x3D7)
1130 #define SPR_L3OHCR       (0x3D8)
1131 #define SPR_TCR          (0x3D8)
1132 #define SPR_40x_TSR      (0x3D8)
1133 #define SPR_IBR          (0x3DA)
1134 #define SPR_40x_TCR      (0x3DA)
1135 #define SPR_ESASRR       (0x3DB)
1136 #define SPR_40x_PIT      (0x3DB)
1137 #define SPR_403_TBL      (0x3DC)
1138 #define SPR_403_TBU      (0x3DD)
1139 #define SPR_SEBR         (0x3DE)
1140 #define SPR_40x_SRR2     (0x3DE)
1141 #define SPR_SER          (0x3DF)
1142 #define SPR_40x_SRR3     (0x3DF)
1143 #define SPR_L3ITCR0      (0x3E8)
1144 #define SPR_L3ITCR1      (0x3E9)
1145 #define SPR_L3ITCR2      (0x3EA)
1146 #define SPR_L3ITCR3      (0x3EB)
1147 #define SPR_HID0         (0x3F0)
1148 #define SPR_40x_DBSR     (0x3F0)
1149 #define SPR_HID1         (0x3F1)
1150 #define SPR_IABR         (0x3F2)
1151 #define SPR_40x_DBCR0    (0x3F2)
1152 #define SPR_601_HID2     (0x3F2)
1153 #define SPR_E500_L1CSR0  (0x3F2)
1154 #define SPR_ICTRL        (0x3F3)
1155 #define SPR_HID2         (0x3F3)
1156 #define SPR_E500_L1CSR1  (0x3F3)
1157 #define SPR_440_DBDR     (0x3F3)
1158 #define SPR_LDSTDB       (0x3F4)
1159 #define SPR_40x_IAC1     (0x3F4)
1160 #define SPR_MMUCSR0      (0x3F4)
1161 #define SPR_DABR         (0x3F5)
1162 #define DABR_MASK (~(target_ulong)0x7)
1163 #define SPR_E500_BUCSR   (0x3F5)
1164 #define SPR_40x_IAC2     (0x3F5)
1165 #define SPR_601_HID5     (0x3F5)
1166 #define SPR_40x_DAC1     (0x3F6)
1167 #define SPR_MSSCR0       (0x3F6)
1168 #define SPR_970_HID5     (0x3F6)
1169 #define SPR_MSSSR0       (0x3F7)
1170 #define SPR_DABRX        (0x3F7)
1171 #define SPR_40x_DAC2     (0x3F7)
1172 #define SPR_MMUCFG       (0x3F7)
1173 #define SPR_LDSTCR       (0x3F8)
1174 #define SPR_L2PMCR       (0x3F8)
1175 #define SPR_750_HID2     (0x3F8)
1176 #define SPR_620_HID8     (0x3F8)
1177 #define SPR_L2CR         (0x3F9)
1178 #define SPR_620_HID9     (0x3F9)
1179 #define SPR_L3CR         (0x3FA)
1180 #define SPR_IABR2        (0x3FA)
1181 #define SPR_40x_DCCR     (0x3FA)
1182 #define SPR_ICTC         (0x3FB)
1183 #define SPR_40x_ICCR     (0x3FB)
1184 #define SPR_THRM1        (0x3FC)
1185 #define SPR_403_PBL1     (0x3FC)
1186 #define SPR_SP           (0x3FD)
1187 #define SPR_THRM2        (0x3FD)
1188 #define SPR_403_PBU1     (0x3FD)
1189 #define SPR_604_HID13    (0x3FD)
1190 #define SPR_LT           (0x3FE)
1191 #define SPR_THRM3        (0x3FE)
1192 #define SPR_FPECR        (0x3FE)
1193 #define SPR_403_PBL2     (0x3FE)
1194 #define SPR_PIR          (0x3FF)
1195 #define SPR_403_PBU2     (0x3FF)
1196 #define SPR_601_HID15    (0x3FF)
1197 #define SPR_604_HID15    (0x3FF)
1198 #define SPR_E500_SVR     (0x3FF)
1199
1200 /*****************************************************************************/
1201 /* Memory access type :
1202  * may be needed for precise access rights control and precise exceptions.
1203  */
1204 enum {
1205     /* 1 bit to define user level / supervisor access */
1206     ACCESS_USER  = 0x00,
1207     ACCESS_SUPER = 0x01,
1208     /* Type of instruction that generated the access */
1209     ACCESS_CODE  = 0x10, /* Code fetch access                */
1210     ACCESS_INT   = 0x20, /* Integer load/store access        */
1211     ACCESS_FLOAT = 0x30, /* floating point load/store access */
1212     ACCESS_RES   = 0x40, /* load/store with reservation      */
1213     ACCESS_EXT   = 0x50, /* external access                  */
1214     ACCESS_CACHE = 0x60, /* Cache manipulation               */
1215 };
1216
1217 /* Hardware interruption sources:
1218  * all those exception can be raised simulteaneously
1219  */
1220 /* Input pins definitions */
1221 enum {
1222     /* 6xx bus input pins */
1223     PPC6xx_INPUT_HRESET     = 0,
1224     PPC6xx_INPUT_SRESET     = 1,
1225     PPC6xx_INPUT_CKSTP_IN   = 2,
1226     PPC6xx_INPUT_MCP        = 3,
1227     PPC6xx_INPUT_SMI        = 4,
1228     PPC6xx_INPUT_INT        = 5,
1229     PPC6xx_INPUT_TBEN       = 6,
1230     PPC6xx_INPUT_WAKEUP     = 7,
1231     PPC6xx_INPUT_NB,
1232 };
1233
1234 enum {
1235     /* Embedded PowerPC input pins */
1236     PPCBookE_INPUT_HRESET     = 0,
1237     PPCBookE_INPUT_SRESET     = 1,
1238     PPCBookE_INPUT_CKSTP_IN   = 2,
1239     PPCBookE_INPUT_MCP        = 3,
1240     PPCBookE_INPUT_SMI        = 4,
1241     PPCBookE_INPUT_INT        = 5,
1242     PPCBookE_INPUT_CINT       = 6,
1243     PPCBookE_INPUT_NB,
1244 };
1245
1246 enum {
1247     /* PowerPC 40x input pins */
1248     PPC40x_INPUT_RESET_CORE = 0,
1249     PPC40x_INPUT_RESET_CHIP = 1,
1250     PPC40x_INPUT_RESET_SYS  = 2,
1251     PPC40x_INPUT_CINT       = 3,
1252     PPC40x_INPUT_INT        = 4,
1253     PPC40x_INPUT_HALT       = 5,
1254     PPC40x_INPUT_DEBUG      = 6,
1255     PPC40x_INPUT_NB,
1256 };
1257
1258 #if defined(TARGET_PPC64)
1259 enum {
1260     /* PowerPC 970 input pins */
1261     PPC970_INPUT_HRESET     = 0,
1262     PPC970_INPUT_SRESET     = 1,
1263     PPC970_INPUT_CKSTP      = 2,
1264     PPC970_INPUT_TBEN       = 3,
1265     PPC970_INPUT_MCP        = 4,
1266     PPC970_INPUT_INT        = 5,
1267     PPC970_INPUT_THINT      = 6,
1268 };
1269 #endif
1270
1271 /* Hardware exceptions definitions */
1272 enum {
1273     /* External hardware exception sources */
1274     PPC_INTERRUPT_RESET     = 0,  /* Reset exception                      */
1275     PPC_INTERRUPT_WAKEUP,         /* Wakeup exception                     */
1276     PPC_INTERRUPT_MCK,            /* Machine check exception              */
1277     PPC_INTERRUPT_EXT,            /* External interrupt                   */
1278     PPC_INTERRUPT_SMI,            /* System management interrupt          */
1279     PPC_INTERRUPT_CEXT,           /* Critical external interrupt          */
1280     PPC_INTERRUPT_DEBUG,          /* External debug exception             */
1281     PPC_INTERRUPT_THERM,          /* Thermal exception                    */
1282     /* Internal hardware exception sources */
1283     PPC_INTERRUPT_DECR,           /* Decrementer exception                */
1284     PPC_INTERRUPT_HDECR,          /* Hypervisor decrementer exception     */
1285     PPC_INTERRUPT_PIT,            /* Programmable inteval timer interrupt */
1286     PPC_INTERRUPT_FIT,            /* Fixed interval timer interrupt       */
1287     PPC_INTERRUPT_WDT,            /* Watchdog timer interrupt             */
1288     PPC_INTERRUPT_CDOORBELL,      /* Critical doorbell interrupt          */
1289     PPC_INTERRUPT_DOORBELL,       /* Doorbell interrupt                   */
1290     PPC_INTERRUPT_PERFM,          /* Performance monitor interrupt        */
1291 };
1292
1293 /*****************************************************************************/
1294
1295 #endif /* !defined (__CPU_PPC_H__) */