hw/net/cadence_gem.c

   1 /*
   2  * QEMU Xilinx GEM emulation
   3  *
   4  * Copyright (c) 2011 Xilinx, Inc.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a copy
   7  * of this software and associated documentation files (the "Software"), to deal
   8  * in the Software without restriction, including without limitation the rights
   9  * to use, copy, modify, merge, publish, distribute, sublicense, and/or sell
  10  * copies of the Software, and to permit persons to whom the Software is
  11  * furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. IN NO EVENT SHALL
  19  * THE AUTHORS OR COPYRIGHT HOLDERS BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER
  20  * LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM,
  21  * OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN
  22  * THE SOFTWARE.
  23  */
  24
  25 #include <zlib.h> /* For crc32 */
  26
  27 #include "hw/sysbus.h"
  28 #include "net/net.h"
  29 #include "net/checksum.h"
  30
  31 #ifdef CADENCE_GEM_ERR_DEBUG
  32 #define DB_PRINT(...) do { \
  33     fprintf(stderr,  ": %s: ", __func__); \
  34     fprintf(stderr, ## __VA_ARGS__); \
  35     } while (0);
  36 #else
  37     #define DB_PRINT(...)
  38 #endif
  39
  40 #define GEM_NWCTRL        (0x00000000/4) /* Network Control reg */
  41 #define GEM_NWCFG         (0x00000004/4) /* Network Config reg */
  42 #define GEM_NWSTATUS      (0x00000008/4) /* Network Status reg */
  43 #define GEM_USERIO        (0x0000000C/4) /* User IO reg */
  44 #define GEM_DMACFG        (0x00000010/4) /* DMA Control reg */
  45 #define GEM_TXSTATUS      (0x00000014/4) /* TX Status reg */
  46 #define GEM_RXQBASE       (0x00000018/4) /* RX Q Base address reg */
  47 #define GEM_TXQBASE       (0x0000001C/4) /* TX Q Base address reg */
  48 #define GEM_RXSTATUS      (0x00000020/4) /* RX Status reg */
  49 #define GEM_ISR           (0x00000024/4) /* Interrupt Status reg */
  50 #define GEM_IER           (0x00000028/4) /* Interrupt Enable reg */
  51 #define GEM_IDR           (0x0000002C/4) /* Interrupt Disable reg */
  52 #define GEM_IMR           (0x00000030/4) /* Interrupt Mask reg */
  53 #define GEM_PHYMNTNC      (0x00000034/4) /* Phy Maintaince reg */
  54 #define GEM_RXPAUSE       (0x00000038/4) /* RX Pause Time reg */
  55 #define GEM_TXPAUSE       (0x0000003C/4) /* TX Pause Time reg */
  56 #define GEM_TXPARTIALSF   (0x00000040/4) /* TX Partial Store and Forward */
  57 #define GEM_RXPARTIALSF   (0x00000044/4) /* RX Partial Store and Forward */
  58 #define GEM_HASHLO        (0x00000080/4) /* Hash Low address reg */
  59 #define GEM_HASHHI        (0x00000084/4) /* Hash High address reg */
  60 #define GEM_SPADDR1LO     (0x00000088/4) /* Specific addr 1 low reg */
  61 #define GEM_SPADDR1HI     (0x0000008C/4) /* Specific addr 1 high reg */
  62 #define GEM_SPADDR2LO     (0x00000090/4) /* Specific addr 2 low reg */
  63 #define GEM_SPADDR2HI     (0x00000094/4) /* Specific addr 2 high reg */
  64 #define GEM_SPADDR3LO     (0x00000098/4) /* Specific addr 3 low reg */
  65 #define GEM_SPADDR3HI     (0x0000009C/4) /* Specific addr 3 high reg */
  66 #define GEM_SPADDR4LO     (0x000000A0/4) /* Specific addr 4 low reg */
  67 #define GEM_SPADDR4HI     (0x000000A4/4) /* Specific addr 4 high reg */
  68 #define GEM_TIDMATCH1     (0x000000A8/4) /* Type ID1 Match reg */
  69 #define GEM_TIDMATCH2     (0x000000AC/4) /* Type ID2 Match reg */
  70 #define GEM_TIDMATCH3     (0x000000B0/4) /* Type ID3 Match reg */
  71 #define GEM_TIDMATCH4     (0x000000B4/4) /* Type ID4 Match reg */
  72 #define GEM_WOLAN         (0x000000B8/4) /* Wake on LAN reg */
  73 #define GEM_IPGSTRETCH    (0x000000BC/4) /* IPG Stretch reg */
  74 #define GEM_SVLAN         (0x000000C0/4) /* Stacked VLAN reg */
  75 #define GEM_MODID         (0x000000FC/4) /* Module ID reg */
  76 #define GEM_OCTTXLO       (0x00000100/4) /* Octects transmitted Low reg */
  77 #define GEM_OCTTXHI       (0x00000104/4) /* Octects transmitted High reg */
  78 #define GEM_TXCNT         (0x00000108/4) /* Error-free Frames transmitted */
  79 #define GEM_TXBCNT        (0x0000010C/4) /* Error-free Broadcast Frames */
  80 #define GEM_TXMCNT        (0x00000110/4) /* Error-free Multicast Frame */
  81 #define GEM_TXPAUSECNT    (0x00000114/4) /* Pause Frames Transmitted */
  82 #define GEM_TX64CNT       (0x00000118/4) /* Error-free 64 TX */
  83 #define GEM_TX65CNT       (0x0000011C/4) /* Error-free 65-127 TX */
  84 #define GEM_TX128CNT      (0x00000120/4) /* Error-free 128-255 TX */
  85 #define GEM_TX256CNT      (0x00000124/4) /* Error-free 256-511 */
  86 #define GEM_TX512CNT      (0x00000128/4) /* Error-free 512-1023 TX */
  87 #define GEM_TX1024CNT     (0x0000012C/4) /* Error-free 1024-1518 TX */
  88 #define GEM_TX1519CNT     (0x00000130/4) /* Error-free larger than 1519 TX */
  89 #define GEM_TXURUNCNT     (0x00000134/4) /* TX under run error counter */
  90 #define GEM_SINGLECOLLCNT (0x00000138/4) /* Single Collision Frames */
  91 #define GEM_MULTCOLLCNT   (0x0000013C/4) /* Multiple Collision Frames */
  92 #define GEM_EXCESSCOLLCNT (0x00000140/4) /* Excessive Collision Frames */
  93 #define GEM_LATECOLLCNT   (0x00000144/4) /* Late Collision Frames */
  94 #define GEM_DEFERTXCNT    (0x00000148/4) /* Deferred Transmission Frames */
  95 #define GEM_CSENSECNT     (0x0000014C/4) /* Carrier Sense Error Counter */
  96 #define GEM_OCTRXLO       (0x00000150/4) /* Octects Received register Low */
  97 #define GEM_OCTRXHI       (0x00000154/4) /* Octects Received register High */
  98 #define GEM_RXCNT         (0x00000158/4) /* Error-free Frames Received */
  99 #define GEM_RXBROADCNT    (0x0000015C/4) /* Error-free Broadcast Frames RX */
 100 #define GEM_RXMULTICNT    (0x00000160/4) /* Error-free Multicast Frames RX */
 101 #define GEM_RXPAUSECNT    (0x00000164/4) /* Pause Frames Received Counter */
 102 #define GEM_RX64CNT       (0x00000168/4) /* Error-free 64 byte Frames RX */
 103 #define GEM_RX65CNT       (0x0000016C/4) /* Error-free 65-127B Frames RX */
 104 #define GEM_RX128CNT      (0x00000170/4) /* Error-free 128-255B Frames RX */
 105 #define GEM_RX256CNT      (0x00000174/4) /* Error-free 256-512B Frames RX */
 106 #define GEM_RX512CNT      (0x00000178/4) /* Error-free 512-1023B Frames RX */
 107 #define GEM_RX1024CNT     (0x0000017C/4) /* Error-free 1024-1518B Frames RX */
 108 #define GEM_RX1519CNT     (0x00000180/4) /* Error-free 1519-max Frames RX */
 109 #define GEM_RXUNDERCNT    (0x00000184/4) /* Undersize Frames Received */
 110 #define GEM_RXOVERCNT     (0x00000188/4) /* Oversize Frames Received */
 111 #define GEM_RXJABCNT      (0x0000018C/4) /* Jabbers Received Counter */
 112 #define GEM_RXFCSCNT      (0x00000190/4) /* Frame Check seq. Error Counter */
 113 #define GEM_RXLENERRCNT   (0x00000194/4) /* Length Field Error Counter */
 114 #define GEM_RXSYMERRCNT   (0x00000198/4) /* Symbol Error Counter */
 115 #define GEM_RXALIGNERRCNT (0x0000019C/4) /* Alignment Error Counter */
 116 #define GEM_RXRSCERRCNT   (0x000001A0/4) /* Receive Resource Error Counter */
 117 #define GEM_RXORUNCNT     (0x000001A4/4) /* Receive Overrun Counter */
 118 #define GEM_RXIPCSERRCNT  (0x000001A8/4) /* IP header Checksum Error Counter */
 119 #define GEM_RXTCPCCNT     (0x000001AC/4) /* TCP Checksum Error Counter */
 120 #define GEM_RXUDPCCNT     (0x000001B0/4) /* UDP Checksum Error Counter */
 121
 122 #define GEM_1588S         (0x000001D0/4) /* 1588 Timer Seconds */
 123 #define GEM_1588NS        (0x000001D4/4) /* 1588 Timer Nanoseconds */
 124 #define GEM_1588ADJ       (0x000001D8/4) /* 1588 Timer Adjust */
 125 #define GEM_1588INC       (0x000001DC/4) /* 1588 Timer Increment */
 126 #define GEM_PTPETXS       (0x000001E0/4) /* PTP Event Frame Transmitted (s) */
 127 #define GEM_PTPETXNS      (0x000001E4/4) /* PTP Event Frame Transmitted (ns) */
 128 #define GEM_PTPERXS       (0x000001E8/4) /* PTP Event Frame Received (s) */
 129 #define GEM_PTPERXNS      (0x000001EC/4) /* PTP Event Frame Received (ns) */
 130 #define GEM_PTPPTXS       (0x000001E0/4) /* PTP Peer Frame Transmitted (s) */
 131 #define GEM_PTPPTXNS      (0x000001E4/4) /* PTP Peer Frame Transmitted (ns) */
 132 #define GEM_PTPPRXS       (0x000001E8/4) /* PTP Peer Frame Received (s) */
 133 #define GEM_PTPPRXNS      (0x000001EC/4) /* PTP Peer Frame Received (ns) */
 134
 135 /* Design Configuration Registers */
 136 #define GEM_DESCONF       (0x00000280/4)
 137 #define GEM_DESCONF2      (0x00000284/4)
 138 #define GEM_DESCONF3      (0x00000288/4)
 139 #define GEM_DESCONF4      (0x0000028C/4)
 140 #define GEM_DESCONF5      (0x00000290/4)
 141 #define GEM_DESCONF6      (0x00000294/4)
 142 #define GEM_DESCONF7      (0x00000298/4)
 143
 144 #define GEM_MAXREG        (0x00000640/4) /* Last valid GEM address */
 145
 146 /*****************************************/
 147 #define GEM_NWCTRL_TXSTART     0x00000200 /* Transmit Enable */
 148 #define GEM_NWCTRL_TXENA       0x00000008 /* Transmit Enable */
 149 #define GEM_NWCTRL_RXENA       0x00000004 /* Receive Enable */
 150 #define GEM_NWCTRL_LOCALLOOP   0x00000002 /* Local Loopback */
 151
 152 #define GEM_NWCFG_STRIP_FCS    0x00020000 /* Strip FCS field */
 153 #define GEM_NWCFG_LERR_DISC    0x00010000 /* Discard RX frames with lenth err */
 154 #define GEM_NWCFG_BUFF_OFST_M  0x0000C000 /* Receive buffer offset mask */
 155 #define GEM_NWCFG_BUFF_OFST_S  14         /* Receive buffer offset shift */
 156 #define GEM_NWCFG_UCAST_HASH   0x00000080 /* accept unicast if hash match */
 157 #define GEM_NWCFG_MCAST_HASH   0x00000040 /* accept multicast if hash match */
 158 #define GEM_NWCFG_BCAST_REJ    0x00000020 /* Reject broadcast packets */
 159 #define GEM_NWCFG_PROMISC      0x00000010 /* Accept all packets */
 160
 161 #define GEM_DMACFG_RBUFSZ_M    0x007F0000 /* DMA RX Buffer Size mask */
 162 #define GEM_DMACFG_RBUFSZ_S    16         /* DMA RX Buffer Size shift */
 163 #define GEM_DMACFG_RBUFSZ_MUL  64         /* DMA RX Buffer Size multiplier */
 164 #define GEM_DMACFG_TXCSUM_OFFL 0x00000800 /* Transmit checksum offload */
 165
 166 #define GEM_TXSTATUS_TXCMPL    0x00000020 /* Transmit Complete */
 167 #define GEM_TXSTATUS_USED      0x00000001 /* sw owned descriptor encountered */
 168
 169 #define GEM_RXSTATUS_FRMRCVD   0x00000002 /* Frame received */
 170 #define GEM_RXSTATUS_NOBUF     0x00000001 /* Buffer unavailable */
 171
 172 /* GEM_ISR GEM_IER GEM_IDR GEM_IMR */
 173 #define GEM_INT_TXCMPL        0x00000080 /* Transmit Complete */
 174 #define GEM_INT_TXUSED         0x00000008
 175 #define GEM_INT_RXUSED         0x00000004
 176 #define GEM_INT_RXCMPL        0x00000002
 177
 178 #define GEM_PHYMNTNC_OP_R      0x20000000 /* read operation */
 179 #define GEM_PHYMNTNC_OP_W      0x10000000 /* write operation */
 180 #define GEM_PHYMNTNC_ADDR      0x0F800000 /* Address bits */
 181 #define GEM_PHYMNTNC_ADDR_SHFT 23
 182 #define GEM_PHYMNTNC_REG       0x007C0000 /* register bits */
 183 #define GEM_PHYMNTNC_REG_SHIFT 18
 184
 185 /* Marvell PHY definitions */
 186 #define BOARD_PHY_ADDRESS    23 /* PHY address we will emulate a device at */
 187
 188 #define PHY_REG_CONTROL      0
 189 #define PHY_REG_STATUS       1
 190 #define PHY_REG_PHYID1       2
 191 #define PHY_REG_PHYID2       3
 192 #define PHY_REG_ANEGADV      4
 193 #define PHY_REG_LINKPABIL    5
 194 #define PHY_REG_ANEGEXP      6
 195 #define PHY_REG_NEXTP        7
 196 #define PHY_REG_LINKPNEXTP   8
 197 #define PHY_REG_100BTCTRL    9
 198 #define PHY_REG_1000BTSTAT   10
 199 #define PHY_REG_EXTSTAT      15
 200 #define PHY_REG_PHYSPCFC_CTL 16
 201 #define PHY_REG_PHYSPCFC_ST  17
 202 #define PHY_REG_INT_EN       18
 203 #define PHY_REG_INT_ST       19
 204 #define PHY_REG_EXT_PHYSPCFC_CTL  20
 205 #define PHY_REG_RXERR        21
 206 #define PHY_REG_EACD         22
 207 #define PHY_REG_LED          24
 208 #define PHY_REG_LED_OVRD     25
 209 #define PHY_REG_EXT_PHYSPCFC_CTL2 26
 210 #define PHY_REG_EXT_PHYSPCFC_ST   27
 211 #define PHY_REG_CABLE_DIAG   28
 212
 213 #define PHY_REG_CONTROL_RST  0x8000
 214 #define PHY_REG_CONTROL_LOOP 0x4000
 215 #define PHY_REG_CONTROL_ANEG 0x1000
 216
 217 #define PHY_REG_STATUS_LINK     0x0004
 218 #define PHY_REG_STATUS_ANEGCMPL 0x0020
 219
 220 #define PHY_REG_INT_ST_ANEGCMPL 0x0800
 221 #define PHY_REG_INT_ST_LINKC    0x0400
 222 #define PHY_REG_INT_ST_ENERGY   0x0010
 223
 224 /***********************************************************************/
 225 #define GEM_RX_REJECT                   (-1)
 226 #define GEM_RX_PROMISCUOUS_ACCEPT       (-2)
 227 #define GEM_RX_BROADCAST_ACCEPT         (-3)
 228 #define GEM_RX_MULTICAST_HASH_ACCEPT    (-4)
 229 #define GEM_RX_UNICAST_HASH_ACCEPT      (-5)
 230
 231 #define GEM_RX_SAR_ACCEPT               0
 232
 233 /***********************************************************************/
 234
 235 #define DESC_1_USED 0x80000000
 236 #define DESC_1_LENGTH 0x00001FFF
 237
 238 #define DESC_1_TX_WRAP 0x40000000
 239 #define DESC_1_TX_LAST 0x00008000
 240
 241 #define DESC_0_RX_WRAP 0x00000002
 242 #define DESC_0_RX_OWNERSHIP 0x00000001
 243
 244 #define R_DESC_1_RX_SAR_SHIFT           25
 245 #define R_DESC_1_RX_SAR_LENGTH          2
 246 #define R_DESC_1_RX_SAR_MATCH           (1 << 27)
 247 #define R_DESC_1_RX_UNICAST_HASH        (1 << 29)
 248 #define R_DESC_1_RX_MULTICAST_HASH      (1 << 30)
 249 #define R_DESC_1_RX_BROADCAST           (1 << 31)
 250
 251 #define DESC_1_RX_SOF 0x00004000
 252 #define DESC_1_RX_EOF 0x00008000
 253
 254 static inline unsigned tx_desc_get_buffer(unsigned *desc)
 255 {
 256     return desc[0];
 257 }
 258
 259 static inline unsigned tx_desc_get_used(unsigned *desc)
 260 {
 261     return (desc[1] & DESC_1_USED) ? 1 : 0;
 262 }
 263
 264 static inline void tx_desc_set_used(unsigned *desc)
 265 {
 266     desc[1] |= DESC_1_USED;
 267 }
 268
 269 static inline unsigned tx_desc_get_wrap(unsigned *desc)
 270 {
 271     return (desc[1] & DESC_1_TX_WRAP) ? 1 : 0;
 272 }
 273
 274 static inline unsigned tx_desc_get_last(unsigned *desc)
 275 {
 276     return (desc[1] & DESC_1_TX_LAST) ? 1 : 0;
 277 }
 278
 279 static inline unsigned tx_desc_get_length(unsigned *desc)
 280 {
 281     return desc[1] & DESC_1_LENGTH;
 282 }
 283
 284 static inline void print_gem_tx_desc(unsigned *desc)
 285 {
 286     DB_PRINT("TXDESC:\n");
 287     DB_PRINT("bufaddr: 0x%08x\n", *desc);
 288     DB_PRINT("used_hw: %d\n", tx_desc_get_used(desc));
 289     DB_PRINT("wrap:    %d\n", tx_desc_get_wrap(desc));
 290     DB_PRINT("last:    %d\n", tx_desc_get_last(desc));
 291     DB_PRINT("length:  %d\n", tx_desc_get_length(desc));
 292 }
 293
 294 static inline unsigned rx_desc_get_buffer(unsigned *desc)
 295 {
 296     return desc[0] & ~0x3UL;
 297 }
 298
 299 static inline unsigned rx_desc_get_wrap(unsigned *desc)
 300 {
 301     return desc[0] & DESC_0_RX_WRAP ? 1 : 0;
 302 }
 303
 304 static inline unsigned rx_desc_get_ownership(unsigned *desc)
 305 {
 306     return desc[0] & DESC_0_RX_OWNERSHIP ? 1 : 0;
 307 }
 308
 309 static inline void rx_desc_set_ownership(unsigned *desc)
 310 {
 311     desc[0] |= DESC_0_RX_OWNERSHIP;
 312 }
 313
 314 static inline void rx_desc_set_sof(unsigned *desc)
 315 {
 316     desc[1] |= DESC_1_RX_SOF;
 317 }
 318
 319 static inline void rx_desc_set_eof(unsigned *desc)
 320 {
 321     desc[1] |= DESC_1_RX_EOF;
 322 }
 323
 324 static inline void rx_desc_set_length(unsigned *desc, unsigned len)
 325 {
 326     desc[1] &= ~DESC_1_LENGTH;
 327     desc[1] |= len;
 328 }
 329
 330 static inline void rx_desc_set_broadcast(unsigned *desc)
 331 {
 332     desc[1] |= R_DESC_1_RX_BROADCAST;
 333 }
 334
 335 static inline void rx_desc_set_unicast_hash(unsigned *desc)
 336 {
 337     desc[1] |= R_DESC_1_RX_UNICAST_HASH;
 338 }
 339
 340 static inline void rx_desc_set_multicast_hash(unsigned *desc)
 341 {
 342     desc[1] |= R_DESC_1_RX_MULTICAST_HASH;
 343 }
 344
 345 static inline void rx_desc_set_sar(unsigned *desc, int sar_idx)
 346 {
 347     desc[1] = deposit32(desc[1], R_DESC_1_RX_SAR_SHIFT, R_DESC_1_RX_SAR_LENGTH,
 348                         sar_idx);
 349     desc[1] |= R_DESC_1_RX_SAR_MATCH;
 350 }
 351
 352 #define TYPE_CADENCE_GEM "cadence_gem"
 353 #define GEM(obj) OBJECT_CHECK(GemState, (obj), TYPE_CADENCE_GEM)
 354
 355 typedef struct GemState {
 356     SysBusDevice parent_obj;
 357
 358     MemoryRegion iomem;
 359     NICState *nic;
 360     NICConf conf;
 361     qemu_irq irq;
 362
 363     /* GEM registers backing store */
 364     uint32_t regs[GEM_MAXREG];
 365     /* Mask of register bits which are write only */
 366     uint32_t regs_wo[GEM_MAXREG];
 367     /* Mask of register bits which are read only */
 368     uint32_t regs_ro[GEM_MAXREG];
 369     /* Mask of register bits which are clear on read */
 370     uint32_t regs_rtc[GEM_MAXREG];
 371     /* Mask of register bits which are write 1 to clear */
 372     uint32_t regs_w1c[GEM_MAXREG];
 373
 374     /* PHY registers backing store */
 375     uint16_t phy_regs[32];
 376
 377     uint8_t phy_loop; /* Are we in phy loopback? */
 378
 379     /* The current DMA descriptor pointers */
 380     uint32_t rx_desc_addr;
 381     uint32_t tx_desc_addr;
 382
 383     uint8_t can_rx_state; /* Debug only */
 384
 385     unsigned rx_desc[2];
 386
 387     bool sar_active[4];
 388 } GemState;
 389
 390 /* The broadcast MAC address: 0xFFFFFFFFFFFF */
 391 const uint8_t broadcast_addr[] = { 0xFF, 0xFF, 0xFF, 0xFF, 0xFF, 0xFF };
 392
 393 /*
 394  * gem_init_register_masks:
 395  * One time initialization.
 396  * Set masks to identify which register bits have magical clear properties
 397  */
 398 static void gem_init_register_masks(GemState *s)
 399 {
 400     /* Mask of register bits which are read only*/
 401     memset(&s->regs_ro[0], 0, sizeof(s->regs_ro));
 402     s->regs_ro[GEM_NWCTRL]   = 0xFFF80000;
 403     s->regs_ro[GEM_NWSTATUS] = 0xFFFFFFFF;
 404     s->regs_ro[GEM_DMACFG]   = 0xFE00F000;
 405     s->regs_ro[GEM_TXSTATUS] = 0xFFFFFE08;
 406     s->regs_ro[GEM_RXQBASE]  = 0x00000003;
 407     s->regs_ro[GEM_TXQBASE]  = 0x00000003;
 408     s->regs_ro[GEM_RXSTATUS] = 0xFFFFFFF0;
 409     s->regs_ro[GEM_ISR]      = 0xFFFFFFFF;
 410     s->regs_ro[GEM_IMR]      = 0xFFFFFFFF;
 411     s->regs_ro[GEM_MODID]    = 0xFFFFFFFF;
 412
 413     /* Mask of register bits which are clear on read */
 414     memset(&s->regs_rtc[0], 0, sizeof(s->regs_rtc));
 415     s->regs_rtc[GEM_ISR]      = 0xFFFFFFFF;
 416
 417     /* Mask of register bits which are write 1 to clear */
 418     memset(&s->regs_w1c[0], 0, sizeof(s->regs_w1c));
 419     s->regs_w1c[GEM_TXSTATUS] = 0x000001F7;
 420     s->regs_w1c[GEM_RXSTATUS] = 0x0000000F;
 421
 422     /* Mask of register bits which are write only */
 423     memset(&s->regs_wo[0], 0, sizeof(s->regs_wo));
 424     s->regs_wo[GEM_NWCTRL]   = 0x00073E60;
 425     s->regs_wo[GEM_IER]      = 0x07FFFFFF;
 426     s->regs_wo[GEM_IDR]      = 0x07FFFFFF;
 427 }
 428
 429 /*
 430  * phy_update_link:
 431  * Make the emulated PHY link state match the QEMU "interface" state.
 432  */
 433 static void phy_update_link(GemState *s)
 434 {
 435     DB_PRINT("down %d\n", qemu_get_queue(s->nic)->link_down);
 436
 437     /* Autonegotiation status mirrors link status.  */
 438     if (qemu_get_queue(s->nic)->link_down) {
 439         s->phy_regs[PHY_REG_STATUS] &= ~(PHY_REG_STATUS_ANEGCMPL |
 440                                          PHY_REG_STATUS_LINK);
 441         s->phy_regs[PHY_REG_INT_ST] |= PHY_REG_INT_ST_LINKC;
 442     } else {
 443         s->phy_regs[PHY_REG_STATUS] |= (PHY_REG_STATUS_ANEGCMPL |
 444                                          PHY_REG_STATUS_LINK);
 445         s->phy_regs[PHY_REG_INT_ST] |= (PHY_REG_INT_ST_LINKC |
 446                                         PHY_REG_INT_ST_ANEGCMPL |
 447                                         PHY_REG_INT_ST_ENERGY);
 448     }
 449 }
 450
 451 static int gem_can_receive(NetClientState *nc)
 452 {
 453     GemState *s;
 454
 455     s = qemu_get_nic_opaque(nc);
 456
 457     /* Do nothing if receive is not enabled. */
 458     if (!(s->regs[GEM_NWCTRL] & GEM_NWCTRL_RXENA)) {
 459         if (s->can_rx_state != 1) {
 460             s->can_rx_state = 1;
 461             DB_PRINT("can't receive - no enable\n");
 462         }
 463         return 0;
 464     }
 465
 466     if (s->can_rx_state != 0) {
 467         s->can_rx_state = 0;
 468         DB_PRINT("can receive 0x%x\n", s->rx_desc_addr);
 469     }
 470     return 1;
 471 }
 472
 473 /*
 474  * gem_update_int_status:
 475  * Raise or lower interrupt based on current status.
 476  */
 477 static void gem_update_int_status(GemState *s)
 478 {
 479     if (s->regs[GEM_ISR]) {
 480         DB_PRINT("asserting int. (0x%08x)\n", s->regs[GEM_ISR]);
 481         qemu_set_irq(s->irq, 1);
 482     }
 483 }
 484
 485 /*
 486  * gem_receive_updatestats:
 487  * Increment receive statistics.
 488  */
 489 static void gem_receive_updatestats(GemState *s, const uint8_t *packet,
 490                                     unsigned bytes)
 491 {
 492     uint64_t octets;
 493
 494     /* Total octets (bytes) received */
 495     octets = ((uint64_t)(s->regs[GEM_OCTRXLO]) << 32) |
 496              s->regs[GEM_OCTRXHI];
 497     octets += bytes;
 498     s->regs[GEM_OCTRXLO] = octets >> 32;
 499     s->regs[GEM_OCTRXHI] = octets;
 500
 501     /* Error-free Frames received */
 502     s->regs[GEM_RXCNT]++;
 503
 504     /* Error-free Broadcast Frames counter */
 505     if (!memcmp(packet, broadcast_addr, 6)) {
 506         s->regs[GEM_RXBROADCNT]++;
 507     }
 508
 509     /* Error-free Multicast Frames counter */
 510     if (packet[0] == 0x01) {
 511         s->regs[GEM_RXMULTICNT]++;
 512     }
 513
 514     if (bytes <= 64) {
 515         s->regs[GEM_RX64CNT]++;
 516     } else if (bytes <= 127) {
 517         s->regs[GEM_RX65CNT]++;
 518     } else if (bytes <= 255) {
 519         s->regs[GEM_RX128CNT]++;
 520     } else if (bytes <= 511) {
 521         s->regs[GEM_RX256CNT]++;
 522     } else if (bytes <= 1023) {
 523         s->regs[GEM_RX512CNT]++;
 524     } else if (bytes <= 1518) {
 525         s->regs[GEM_RX1024CNT]++;
 526     } else {
 527         s->regs[GEM_RX1519CNT]++;
 528     }
 529 }
 530
 531 /*
 532  * Get the MAC Address bit from the specified position
 533  */
 534 static unsigned get_bit(const uint8_t *mac, unsigned bit)
 535 {
 536     unsigned byte;
 537
 538     byte = mac[bit / 8];
 539     byte >>= (bit & 0x7);
 540     byte &= 1;
 541
 542     return byte;
 543 }
 544
 545 /*
 546  * Calculate a GEM MAC Address hash index
 547  */
 548 static unsigned calc_mac_hash(const uint8_t *mac)
 549 {
 550     int index_bit, mac_bit;
 551     unsigned hash_index;
 552
 553     hash_index = 0;
 554     mac_bit = 5;
 555     for (index_bit = 5; index_bit >= 0; index_bit--) {
 556         hash_index |= (get_bit(mac,  mac_bit) ^
 557                                get_bit(mac, mac_bit + 6) ^
 558                                get_bit(mac, mac_bit + 12) ^
 559                                get_bit(mac, mac_bit + 18) ^
 560                                get_bit(mac, mac_bit + 24) ^
 561                                get_bit(mac, mac_bit + 30) ^
 562                                get_bit(mac, mac_bit + 36) ^
 563                                get_bit(mac, mac_bit + 42)) << index_bit;
 564         mac_bit--;
 565     }
 566
 567     return hash_index;
 568 }
 569
 570 /*
 571  * gem_mac_address_filter:
 572  * Accept or reject this destination address?
 573  * Returns:
 574  * GEM_RX_REJECT: reject
 575  * >= 0: Specific address accept (which matched SAR is returned)
 576  * others for various other modes of accept:
 577  * GEM_RM_PROMISCUOUS_ACCEPT, GEM_RX_BROADCAST_ACCEPT,
 578  * GEM_RX_MULTICAST_HASH_ACCEPT or GEM_RX_UNICAST_HASH_ACCEPT
 579  */
 580 static int gem_mac_address_filter(GemState *s, const uint8_t *packet)
 581 {
 582     uint8_t *gem_spaddr;
 583     int i;
 584
 585     /* Promiscuous mode? */
 586     if (s->regs[GEM_NWCFG] & GEM_NWCFG_PROMISC) {
 587         return GEM_RX_PROMISCUOUS_ACCEPT;
 588     }
 589
 590     if (!memcmp(packet, broadcast_addr, 6)) {
 591         /* Reject broadcast packets? */
 592         if (s->regs[GEM_NWCFG] & GEM_NWCFG_BCAST_REJ) {
 593             return GEM_RX_REJECT;
 594         }
 595         return GEM_RX_BROADCAST_ACCEPT;
 596     }
 597
 598     /* Accept packets -w- hash match? */
 599     if ((packet[0] == 0x01 && (s->regs[GEM_NWCFG] & GEM_NWCFG_MCAST_HASH)) ||
 600         (packet[0] != 0x01 && (s->regs[GEM_NWCFG] & GEM_NWCFG_UCAST_HASH))) {
 601         unsigned hash_index;
 602
 603         hash_index = calc_mac_hash(packet);
 604         if (hash_index < 32) {
 605             if (s->regs[GEM_HASHLO] & (1<<hash_index)) {
 606                 return packet[0] == 0x01 ? GEM_RX_MULTICAST_HASH_ACCEPT :
 607                                            GEM_RX_UNICAST_HASH_ACCEPT;
 608             }
 609         } else {
 610             hash_index -= 32;
 611             if (s->regs[GEM_HASHHI] & (1<<hash_index)) {
 612                 return packet[0] == 0x01 ? GEM_RX_MULTICAST_HASH_ACCEPT :
 613                                            GEM_RX_UNICAST_HASH_ACCEPT;
 614             }
 615         }
 616     }
 617
 618     /* Check all 4 specific addresses */
 619     gem_spaddr = (uint8_t *)&(s->regs[GEM_SPADDR1LO]);
 620     for (i = 3; i >= 0; i--) {
 621         if (s->sar_active[i] && !memcmp(packet, gem_spaddr + 8 * i, 6)) {
 622             return GEM_RX_SAR_ACCEPT + i;
 623         }
 624     }
 625
 626     /* No address match; reject the packet */
 627     return GEM_RX_REJECT;
 628 }
 629
 630 static void gem_get_rx_desc(GemState *s)
 631 {
 632     DB_PRINT("read descriptor 0x%x\n", (unsigned)s->rx_desc_addr);
 633     /* read current descriptor */
 634     cpu_physical_memory_read(s->rx_desc_addr,
 635                              (uint8_t *)s->rx_desc, sizeof(s->rx_desc));
 636
 637     /* Descriptor owned by software ? */
 638     if (rx_desc_get_ownership(s->rx_desc) == 1) {
 639         DB_PRINT("descriptor 0x%x owned by sw.\n",
 640                  (unsigned)s->rx_desc_addr);
 641         s->regs[GEM_RXSTATUS] |= GEM_RXSTATUS_NOBUF;
 642         s->regs[GEM_ISR] |= GEM_INT_RXUSED & ~(s->regs[GEM_IMR]);
 643         /* Handle interrupt consequences */
 644         gem_update_int_status(s);
 645     }
 646 }
 647
 648 /*
 649  * gem_receive:
 650  * Fit a packet handed to us by QEMU into the receive descriptor ring.
 651  */
 652 static ssize_t gem_receive(NetClientState *nc, const uint8_t *buf, size_t size)
 653 {
 654     GemState *s;
 655     unsigned   rxbufsize, bytes_to_copy;
 656     unsigned   rxbuf_offset;
 657     uint8_t    rxbuf[2048];
 658     uint8_t   *rxbuf_ptr;
 659     bool first_desc = true;
 660     int maf;
 661
 662     s = qemu_get_nic_opaque(nc);
 663
 664     /* Is this destination MAC address "for us" ? */
 665     maf = gem_mac_address_filter(s, buf);
 666     if (maf == GEM_RX_REJECT) {
 667         return -1;
 668     }
 669
 670     /* Discard packets with receive length error enabled ? */
 671     if (s->regs[GEM_NWCFG] & GEM_NWCFG_LERR_DISC) {
 672         unsigned type_len;
 673
 674         /* Fish the ethertype / length field out of the RX packet */
 675         type_len = buf[12] << 8 | buf[13];
 676         /* It is a length field, not an ethertype */
 677         if (type_len < 0x600) {
 678             if (size < type_len) {
 679                 /* discard */
 680                 return -1;
 681             }
 682         }
 683     }
 684
 685     /*
 686      * Determine configured receive buffer offset (probably 0)
 687      */
 688     rxbuf_offset = (s->regs[GEM_NWCFG] & GEM_NWCFG_BUFF_OFST_M) >>
 689                    GEM_NWCFG_BUFF_OFST_S;
 690
 691     /* The configure size of each receive buffer.  Determines how many
 692      * buffers needed to hold this packet.
 693      */
 694     rxbufsize = ((s->regs[GEM_DMACFG] & GEM_DMACFG_RBUFSZ_M) >>
 695                  GEM_DMACFG_RBUFSZ_S) * GEM_DMACFG_RBUFSZ_MUL;
 696     bytes_to_copy = size;
 697
 698     /* Pad to minimum length. Assume FCS field is stripped, logic
 699      * below will increment it to the real minimum of 64 when
 700      * not FCS stripping
 701      */
 702     if (size < 60) {
 703         size = 60;
 704     }
 705
 706     /* Strip of FCS field ? (usually yes) */
 707     if (s->regs[GEM_NWCFG] & GEM_NWCFG_STRIP_FCS) {
 708         rxbuf_ptr = (void *)buf;
 709     } else {
 710         unsigned crc_val;
 711         int      crc_offset;
 712
 713         /* The application wants the FCS field, which QEMU does not provide.
 714          * We must try and caclculate one.
 715          */
 716
 717         memcpy(rxbuf, buf, size);
 718         memset(rxbuf + size, 0, sizeof(rxbuf) - size);
 719         rxbuf_ptr = rxbuf;
 720         crc_val = cpu_to_le32(crc32(0, rxbuf, MAX(size, 60)));
 721         if (size < 60) {
 722             crc_offset = 60;
 723         } else {
 724             crc_offset = size;
 725         }
 726         memcpy(rxbuf + crc_offset, &crc_val, sizeof(crc_val));
 727
 728         bytes_to_copy += 4;
 729         size += 4;
 730     }
 731
 732     DB_PRINT("config bufsize: %d packet size: %ld\n", rxbufsize, size);
 733
 734     while (bytes_to_copy) {
 735         /* Do nothing if receive is not enabled. */
 736         if (!gem_can_receive(nc)) {
 737             assert(!first_desc);
 738             return -1;
 739         }
 740
 741         DB_PRINT("copy %d bytes to 0x%x\n", MIN(bytes_to_copy, rxbufsize),
 742                 rx_desc_get_buffer(s->rx_desc));
 743
 744         /* Copy packet data to emulated DMA buffer */
 745         cpu_physical_memory_write(rx_desc_get_buffer(s->rx_desc) + rxbuf_offset,
 746                                   rxbuf_ptr, MIN(bytes_to_copy, rxbufsize));
 747         rxbuf_ptr += MIN(bytes_to_copy, rxbufsize);
 748         bytes_to_copy -= MIN(bytes_to_copy, rxbufsize);
 749
 750         /* Update the descriptor.  */
 751         if (first_desc) {
 752             rx_desc_set_sof(s->rx_desc);
 753             first_desc = false;
 754         }
 755         if (bytes_to_copy == 0) {
 756             rx_desc_set_eof(s->rx_desc);
 757             rx_desc_set_length(s->rx_desc, size);
 758         }
 759         rx_desc_set_ownership(s->rx_desc);
 760
 761         switch (maf) {
 762         case GEM_RX_PROMISCUOUS_ACCEPT:
 763             break;
 764         case GEM_RX_BROADCAST_ACCEPT:
 765             rx_desc_set_broadcast(s->rx_desc);
 766             break;
 767         case GEM_RX_UNICAST_HASH_ACCEPT:
 768             rx_desc_set_unicast_hash(s->rx_desc);
 769             break;
 770         case GEM_RX_MULTICAST_HASH_ACCEPT:
 771             rx_desc_set_multicast_hash(s->rx_desc);
 772             break;
 773         case GEM_RX_REJECT:
 774             abort();
 775         default: /* SAR */
 776             rx_desc_set_sar(s->rx_desc, maf);
 777         }
 778
 779         /* Descriptor write-back.  */
 780         cpu_physical_memory_write(s->rx_desc_addr,
 781                                   (uint8_t *)s->rx_desc, sizeof(s->rx_desc));
 782
 783         /* Next descriptor */
 784         if (rx_desc_get_wrap(s->rx_desc)) {
 785             DB_PRINT("wrapping RX descriptor list\n");
 786             s->rx_desc_addr = s->regs[GEM_RXQBASE];
 787         } else {
 788             DB_PRINT("incrementing RX descriptor list\n");
 789             s->rx_desc_addr += 8;
 790         }
 791         gem_get_rx_desc(s);
 792     }
 793
 794     /* Count it */
 795     gem_receive_updatestats(s, buf, size);
 796
 797     s->regs[GEM_RXSTATUS] |= GEM_RXSTATUS_FRMRCVD;
 798     s->regs[GEM_ISR] |= GEM_INT_RXCMPL & ~(s->regs[GEM_IMR]);
 799
 800     /* Handle interrupt consequences */
 801     gem_update_int_status(s);
 802
 803     return size;
 804 }
 805
 806 /*
 807  * gem_transmit_updatestats:
 808  * Increment transmit statistics.
 809  */
 810 static void gem_transmit_updatestats(GemState *s, const uint8_t *packet,
 811                                      unsigned bytes)
 812 {
 813     uint64_t octets;
 814
 815     /* Total octets (bytes) transmitted */
 816     octets = ((uint64_t)(s->regs[GEM_OCTTXLO]) << 32) |
 817              s->regs[GEM_OCTTXHI];
 818     octets += bytes;
 819     s->regs[GEM_OCTTXLO] = octets >> 32;
 820     s->regs[GEM_OCTTXHI] = octets;
 821
 822     /* Error-free Frames transmitted */
 823     s->regs[GEM_TXCNT]++;
 824
 825     /* Error-free Broadcast Frames counter */
 826     if (!memcmp(packet, broadcast_addr, 6)) {
 827         s->regs[GEM_TXBCNT]++;
 828     }
 829
 830     /* Error-free Multicast Frames counter */
 831     if (packet[0] == 0x01) {
 832         s->regs[GEM_TXMCNT]++;
 833     }
 834
 835     if (bytes <= 64) {
 836         s->regs[GEM_TX64CNT]++;
 837     } else if (bytes <= 127) {
 838         s->regs[GEM_TX65CNT]++;
 839     } else if (bytes <= 255) {
 840         s->regs[GEM_TX128CNT]++;
 841     } else if (bytes <= 511) {
 842         s->regs[GEM_TX256CNT]++;
 843     } else if (bytes <= 1023) {
 844         s->regs[GEM_TX512CNT]++;
 845     } else if (bytes <= 1518) {
 846         s->regs[GEM_TX1024CNT]++;
 847     } else {
 848         s->regs[GEM_TX1519CNT]++;
 849     }
 850 }
 851
 852 /*
 853  * gem_transmit:
 854  * Fish packets out of the descriptor ring and feed them to QEMU
 855  */
 856 static void gem_transmit(GemState *s)
 857 {
 858     unsigned    desc[2];
 859     hwaddr packet_desc_addr;
 860     uint8_t     tx_packet[2048];
 861     uint8_t     *p;
 862     unsigned    total_bytes;
 863
 864     /* Do nothing if transmit is not enabled. */
 865     if (!(s->regs[GEM_NWCTRL] & GEM_NWCTRL_TXENA)) {
 866         return;
 867     }
 868
 869     DB_PRINT("\n");
 870
 871     /* The packet we will hand off to qemu.
 872      * Packets scattered across multiple descriptors are gathered to this
 873      * one contiguous buffer first.
 874      */
 875     p = tx_packet;
 876     total_bytes = 0;
 877
 878     /* read current descriptor */
 879     packet_desc_addr = s->tx_desc_addr;
 880     cpu_physical_memory_read(packet_desc_addr,
 881                              (uint8_t *)&desc[0], sizeof(desc));
 882     /* Handle all descriptors owned by hardware */
 883     while (tx_desc_get_used(desc) == 0) {
 884
 885         /* Do nothing if transmit is not enabled. */
 886         if (!(s->regs[GEM_NWCTRL] & GEM_NWCTRL_TXENA)) {
 887             return;
 888         }
 889         print_gem_tx_desc(desc);
 890
 891         /* The real hardware would eat this (and possibly crash).
 892          * For QEMU let's lend a helping hand.
 893          */
 894         if ((tx_desc_get_buffer(desc) == 0) ||
 895             (tx_desc_get_length(desc) == 0)) {
 896             DB_PRINT("Invalid TX descriptor @ 0x%x\n",
 897                      (unsigned)packet_desc_addr);
 898             break;
 899         }
 900
 901         /* Gather this fragment of the packet from "dma memory" to our contig.
 902          * buffer.
 903          */
 904         cpu_physical_memory_read(tx_desc_get_buffer(desc), p,
 905                                  tx_desc_get_length(desc));
 906         p += tx_desc_get_length(desc);
 907         total_bytes += tx_desc_get_length(desc);
 908
 909         /* Last descriptor for this packet; hand the whole thing off */
 910         if (tx_desc_get_last(desc)) {
 911             /* Modify the 1st descriptor of this packet to be owned by
 912              * the processor.
 913              */
 914             cpu_physical_memory_read(s->tx_desc_addr,
 915                                      (uint8_t *)&desc[0], sizeof(desc));
 916             tx_desc_set_used(desc);
 917             cpu_physical_memory_write(s->tx_desc_addr,
 918                                       (uint8_t *)&desc[0], sizeof(desc));
 919             /* Advance the hardare current descriptor past this packet */
 920             if (tx_desc_get_wrap(desc)) {
 921                 s->tx_desc_addr = s->regs[GEM_TXQBASE];
 922             } else {
 923                 s->tx_desc_addr = packet_desc_addr + 8;
 924             }
 925             DB_PRINT("TX descriptor next: 0x%08x\n", s->tx_desc_addr);
 926
 927             s->regs[GEM_TXSTATUS] |= GEM_TXSTATUS_TXCMPL;
 928             s->regs[GEM_ISR] |= GEM_INT_TXCMPL & ~(s->regs[GEM_IMR]);
 929
 930             /* Handle interrupt consequences */
 931             gem_update_int_status(s);
 932
 933             /* Is checksum offload enabled? */
 934             if (s->regs[GEM_DMACFG] & GEM_DMACFG_TXCSUM_OFFL) {
 935                 net_checksum_calculate(tx_packet, total_bytes);
 936             }
 937
 938             /* Update MAC statistics */
 939             gem_transmit_updatestats(s, tx_packet, total_bytes);
 940
 941             /* Send the packet somewhere */
 942             if (s->phy_loop || (s->regs[GEM_NWCTRL] & GEM_NWCTRL_LOCALLOOP)) {
 943                 gem_receive(qemu_get_queue(s->nic), tx_packet, total_bytes);
 944             } else {
 945                 qemu_send_packet(qemu_get_queue(s->nic), tx_packet,
 946                                  total_bytes);
 947             }
 948
 949             /* Prepare for next packet */
 950             p = tx_packet;
 951             total_bytes = 0;
 952         }
 953
 954         /* read next descriptor */
 955         if (tx_desc_get_wrap(desc)) {
 956             packet_desc_addr = s->regs[GEM_TXQBASE];
 957         } else {
 958             packet_desc_addr += 8;
 959         }
 960         cpu_physical_memory_read(packet_desc_addr,
 961                                  (uint8_t *)&desc[0], sizeof(desc));
 962     }
 963
 964     if (tx_desc_get_used(desc)) {
 965         s->regs[GEM_TXSTATUS] |= GEM_TXSTATUS_USED;
 966         s->regs[GEM_ISR] |= GEM_INT_TXUSED & ~(s->regs[GEM_IMR]);
 967         gem_update_int_status(s);
 968     }
 969 }
 970
 971 static void gem_phy_reset(GemState *s)
 972 {
 973     memset(&s->phy_regs[0], 0, sizeof(s->phy_regs));
 974     s->phy_regs[PHY_REG_CONTROL] = 0x1140;
 975     s->phy_regs[PHY_REG_STATUS] = 0x7969;
 976     s->phy_regs[PHY_REG_PHYID1] = 0x0141;
 977     s->phy_regs[PHY_REG_PHYID2] = 0x0CC2;
 978     s->phy_regs[PHY_REG_ANEGADV] = 0x01E1;
 979     s->phy_regs[PHY_REG_LINKPABIL] = 0xCDE1;
 980     s->phy_regs[PHY_REG_ANEGEXP] = 0x000F;
 981     s->phy_regs[PHY_REG_NEXTP] = 0x2001;
 982     s->phy_regs[PHY_REG_LINKPNEXTP] = 0x40E6;
 983     s->phy_regs[PHY_REG_100BTCTRL] = 0x0300;
 984     s->phy_regs[PHY_REG_1000BTSTAT] = 0x7C00;
 985     s->phy_regs[PHY_REG_EXTSTAT] = 0x3000;
 986     s->phy_regs[PHY_REG_PHYSPCFC_CTL] = 0x0078;
 987     s->phy_regs[PHY_REG_PHYSPCFC_ST] = 0xBC00;
 988     s->phy_regs[PHY_REG_EXT_PHYSPCFC_CTL] = 0x0C60;
 989     s->phy_regs[PHY_REG_LED] = 0x4100;
 990     s->phy_regs[PHY_REG_EXT_PHYSPCFC_CTL2] = 0x000A;
 991     s->phy_regs[PHY_REG_EXT_PHYSPCFC_ST] = 0x848B;
 992
 993     phy_update_link(s);
 994 }
 995
 996 static void gem_reset(DeviceState *d)
 997 {
 998     int i;
 999     GemState *s = GEM(d);
1000
1001     DB_PRINT("\n");
1002
1003     /* Set post reset register values */
1004     memset(&s->regs[0], 0, sizeof(s->regs));
1005     s->regs[GEM_NWCFG] = 0x00080000;
1006     s->regs[GEM_NWSTATUS] = 0x00000006;
1007     s->regs[GEM_DMACFG] = 0x00020784;
1008     s->regs[GEM_IMR] = 0x07ffffff;
1009     s->regs[GEM_TXPAUSE] = 0x0000ffff;
1010     s->regs[GEM_TXPARTIALSF] = 0x000003ff;
1011     s->regs[GEM_RXPARTIALSF] = 0x000003ff;
1012     s->regs[GEM_MODID] = 0x00020118;
1013     s->regs[GEM_DESCONF] = 0x02500111;
1014     s->regs[GEM_DESCONF2] = 0x2ab13fff;
1015     s->regs[GEM_DESCONF5] = 0x002f2145;
1016     s->regs[GEM_DESCONF6] = 0x00000200;
1017
1018     for (i = 0; i < 4; i++) {
1019         s->sar_active[i] = false;
1020     }
1021
1022     gem_phy_reset(s);
1023
1024     gem_update_int_status(s);
1025 }
1026
1027 static uint16_t gem_phy_read(GemState *s, unsigned reg_num)
1028 {
1029     DB_PRINT("reg: %d value: 0x%04x\n", reg_num, s->phy_regs[reg_num]);
1030     return s->phy_regs[reg_num];
1031 }
1032
1033 static void gem_phy_write(GemState *s, unsigned reg_num, uint16_t val)
1034 {
1035     DB_PRINT("reg: %d value: 0x%04x\n", reg_num, val);
1036
1037     switch (reg_num) {
1038     case PHY_REG_CONTROL:
1039         if (val & PHY_REG_CONTROL_RST) {
1040             /* Phy reset */
1041             gem_phy_reset(s);
1042             val &= ~(PHY_REG_CONTROL_RST | PHY_REG_CONTROL_LOOP);
1043             s->phy_loop = 0;
1044         }
1045         if (val & PHY_REG_CONTROL_ANEG) {
1046             /* Complete autonegotiation immediately */
1047             val &= ~PHY_REG_CONTROL_ANEG;
1048             s->phy_regs[PHY_REG_STATUS] |= PHY_REG_STATUS_ANEGCMPL;
1049         }
1050         if (val & PHY_REG_CONTROL_LOOP) {
1051             DB_PRINT("PHY placed in loopback\n");
1052             s->phy_loop = 1;
1053         } else {
1054             s->phy_loop = 0;
1055         }
1056         break;
1057     }
1058     s->phy_regs[reg_num] = val;
1059 }
1060
1061 /*
1062  * gem_read32:
1063  * Read a GEM register.
1064  */
1065 static uint64_t gem_read(void *opaque, hwaddr offset, unsigned size)
1066 {
1067     GemState *s;
1068     uint32_t retval;
1069
1070     s = (GemState *)opaque;
1071
1072     offset >>= 2;
1073     retval = s->regs[offset];
1074
1075     DB_PRINT("offset: 0x%04x read: 0x%08x\n", (unsigned)offset*4, retval);
1076
1077     switch (offset) {
1078     case GEM_ISR:
1079         DB_PRINT("lowering irq on ISR read\n");
1080         qemu_set_irq(s->irq, 0);
1081         break;
1082     case GEM_PHYMNTNC:
1083         if (retval & GEM_PHYMNTNC_OP_R) {
1084             uint32_t phy_addr, reg_num;
1085
1086             phy_addr = (retval & GEM_PHYMNTNC_ADDR) >> GEM_PHYMNTNC_ADDR_SHFT;
1087             if (phy_addr == BOARD_PHY_ADDRESS) {
1088                 reg_num = (retval & GEM_PHYMNTNC_REG) >> GEM_PHYMNTNC_REG_SHIFT;
1089                 retval &= 0xFFFF0000;
1090                 retval |= gem_phy_read(s, reg_num);
1091             } else {
1092                 retval |= 0xFFFF; /* No device at this address */
1093             }
1094         }
1095         break;
1096     }
1097
1098     /* Squash read to clear bits */
1099     s->regs[offset] &= ~(s->regs_rtc[offset]);
1100
1101     /* Do not provide write only bits */
1102     retval &= ~(s->regs_wo[offset]);
1103
1104     DB_PRINT("0x%08x\n", retval);
1105     return retval;
1106 }
1107
1108 /*
1109  * gem_write32:
1110  * Write a GEM register.
1111  */
1112 static void gem_write(void *opaque, hwaddr offset, uint64_t val,
1113         unsigned size)
1114 {
1115     GemState *s = (GemState *)opaque;
1116     uint32_t readonly;
1117
1118     DB_PRINT("offset: 0x%04x write: 0x%08x ", (unsigned)offset, (unsigned)val);
1119     offset >>= 2;
1120
1121     /* Squash bits which are read only in write value */
1122     val &= ~(s->regs_ro[offset]);
1123     /* Preserve (only) bits which are read only and wtc in register */
1124     readonly = s->regs[offset] & (s->regs_ro[offset] | s->regs_w1c[offset]);
1125
1126     /* Copy register write to backing store */
1127     s->regs[offset] = (val & ~s->regs_w1c[offset]) | readonly;
1128
1129     /* do w1c */
1130     s->regs[offset] &= ~(s->regs_w1c[offset] & val);
1131
1132     /* Handle register write side effects */
1133     switch (offset) {
1134     case GEM_NWCTRL:
1135         if (val & GEM_NWCTRL_RXENA) {
1136             gem_get_rx_desc(s);
1137         }
1138         if (val & GEM_NWCTRL_TXSTART) {
1139             gem_transmit(s);
1140         }
1141         if (!(val & GEM_NWCTRL_TXENA)) {
1142             /* Reset to start of Q when transmit disabled. */
1143             s->tx_desc_addr = s->regs[GEM_TXQBASE];
1144         }
1145         if (val & GEM_NWCTRL_RXENA) {
1146             qemu_flush_queued_packets(qemu_get_queue(s->nic));
1147         }
1148         break;
1149
1150     case GEM_TXSTATUS:
1151         gem_update_int_status(s);
1152         break;
1153     case GEM_RXQBASE:
1154         s->rx_desc_addr = val;
1155         break;
1156     case GEM_TXQBASE:
1157         s->tx_desc_addr = val;
1158         break;
1159     case GEM_RXSTATUS:
1160         gem_update_int_status(s);
1161         break;
1162     case GEM_IER:
1163         s->regs[GEM_IMR] &= ~val;
1164         gem_update_int_status(s);
1165         break;
1166     case GEM_IDR:
1167         s->regs[GEM_IMR] |= val;
1168         gem_update_int_status(s);
1169         break;
1170     case GEM_SPADDR1LO:
1171     case GEM_SPADDR2LO:
1172     case GEM_SPADDR3LO:
1173     case GEM_SPADDR4LO:
1174         s->sar_active[(offset - GEM_SPADDR1LO) / 2] = false;
1175         break;
1176     case GEM_SPADDR1HI:
1177     case GEM_SPADDR2HI:
1178     case GEM_SPADDR3HI:
1179     case GEM_SPADDR4HI:
1180         s->sar_active[(offset - GEM_SPADDR1HI) / 2] = true;
1181         break;
1182     case GEM_PHYMNTNC:
1183         if (val & GEM_PHYMNTNC_OP_W) {
1184             uint32_t phy_addr, reg_num;
1185
1186             phy_addr = (val & GEM_PHYMNTNC_ADDR) >> GEM_PHYMNTNC_ADDR_SHFT;
1187             if (phy_addr == BOARD_PHY_ADDRESS) {
1188                 reg_num = (val & GEM_PHYMNTNC_REG) >> GEM_PHYMNTNC_REG_SHIFT;
1189                 gem_phy_write(s, reg_num, val);
1190             }
1191         }
1192         break;
1193     }
1194
1195     DB_PRINT("newval: 0x%08x\n", s->regs[offset]);
1196 }
1197
1198 static const MemoryRegionOps gem_ops = {
1199     .read = gem_read,
1200     .write = gem_write,
1201     .endianness = DEVICE_LITTLE_ENDIAN,
1202 };
1203
1204 static void gem_cleanup(NetClientState *nc)
1205 {
1206     GemState *s = qemu_get_nic_opaque(nc);
1207
1208     DB_PRINT("\n");
1209     s->nic = NULL;
1210 }
1211
1212 static void gem_set_link(NetClientState *nc)
1213 {
1214     DB_PRINT("\n");
1215     phy_update_link(qemu_get_nic_opaque(nc));
1216 }
1217
1218 static NetClientInfo net_gem_info = {
1219     .type = NET_CLIENT_OPTIONS_KIND_NIC,
1220     .size = sizeof(NICState),
1221     .can_receive = gem_can_receive,
1222     .receive = gem_receive,
1223     .cleanup = gem_cleanup,
1224     .link_status_changed = gem_set_link,
1225 };
1226
1227 static int gem_init(SysBusDevice *sbd)
1228 {
1229     DeviceState *dev = DEVICE(sbd);
1230     GemState *s = GEM(dev);
1231
1232     DB_PRINT("\n");
1233
1234     gem_init_register_masks(s);
1235     memory_region_init_io(&s->iomem, OBJECT(s), &gem_ops, s,
1236                           "enet", sizeof(s->regs));
1237     sysbus_init_mmio(sbd, &s->iomem);
1238     sysbus_init_irq(sbd, &s->irq);
1239     qemu_macaddr_default_if_unset(&s->conf.macaddr);
1240
1241     s->nic = qemu_new_nic(&net_gem_info, &s->conf,
1242             object_get_typename(OBJECT(dev)), dev->id, s);
1243
1244     return 0;
1245 }
1246
1247 static const VMStateDescription vmstate_cadence_gem = {
1248     .name = "cadence_gem",
1249     .version_id = 2,
1250     .minimum_version_id = 2,
1251     .minimum_version_id_old = 2,
1252     .fields      = (VMStateField[]) {
1253         VMSTATE_UINT32_ARRAY(regs, GemState, GEM_MAXREG),
1254         VMSTATE_UINT16_ARRAY(phy_regs, GemState, 32),
1255         VMSTATE_UINT8(phy_loop, GemState),
1256         VMSTATE_UINT32(rx_desc_addr, GemState),
1257         VMSTATE_UINT32(tx_desc_addr, GemState),
1258         VMSTATE_BOOL_ARRAY(sar_active, GemState, 4),
1259         VMSTATE_END_OF_LIST(),
1260     }
1261 };
1262
1263 static Property gem_properties[] = {
1264     DEFINE_NIC_PROPERTIES(GemState, conf),
1265     DEFINE_PROP_END_OF_LIST(),
1266 };
1267
1268 static void gem_class_init(ObjectClass *klass, void *data)
1269 {
1270     DeviceClass *dc = DEVICE_CLASS(klass);
1271     SysBusDeviceClass *sdc = SYS_BUS_DEVICE_CLASS(klass);
1272
1273     sdc->init = gem_init;
1274     dc->props = gem_properties;
1275     dc->vmsd = &vmstate_cadence_gem;
1276     dc->reset = gem_reset;
1277 }
1278
1279 static const TypeInfo gem_info = {
1280     .name  = TYPE_CADENCE_GEM,
1281     .parent = TYPE_SYS_BUS_DEVICE,
1282     .instance_size  = sizeof(GemState),
1283     .class_init = gem_class_init,
1284 };
1285
1286 static void gem_register_types(void)
1287 {
1288     type_register_static(&gem_info);
1289 }
1290
1291 type_init(gem_register_types)