target-i386/cpu.h

   1 /*
   2  * i386 virtual CPU header
   3  *
   4  *  Copyright (c) 2003 Fabrice Bellard
   5  *
   6  * This library is free software; you can redistribute it and/or
   7  * modify it under the terms of the GNU Lesser General Public
   8  * License as published by the Free Software Foundation; either
   9  * version 2 of the License, or (at your option) any later version.
  10  *
  11  * This library is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
  14  * Lesser General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU Lesser General Public
  17  * License along with this library; if not, see <http://www.gnu.org/licenses/>.
  18  */
  19 #ifndef CPU_I386_H
  20 #define CPU_I386_H
  21
  22 #include "config.h"
  23 #include "qemu-common.h"
  24
  25 #ifdef TARGET_X86_64
  26 #define TARGET_LONG_BITS 64
  27 #else
  28 #define TARGET_LONG_BITS 32
  29 #endif
  30
  31 /* target supports implicit self modifying code */
  32 #define TARGET_HAS_SMC
  33 /* support for self modifying code even if the modified instruction is
  34    close to the modifying instruction */
  35 #define TARGET_HAS_PRECISE_SMC
  36
  37 #define TARGET_HAS_ICE 1
  38
  39 #ifdef TARGET_X86_64
  40 #define ELF_MACHINE     EM_X86_64
  41 #else
  42 #define ELF_MACHINE     EM_386
  43 #endif
  44
  45 #define CPUArchState struct CPUX86State
  46
  47 #include "cpu-defs.h"
  48
  49 #include "softfloat.h"
  50
  51 #define R_EAX 0
  52 #define R_ECX 1
  53 #define R_EDX 2
  54 #define R_EBX 3
  55 #define R_ESP 4
  56 #define R_EBP 5
  57 #define R_ESI 6
  58 #define R_EDI 7
  59
  60 #define R_AL 0
  61 #define R_CL 1
  62 #define R_DL 2
  63 #define R_BL 3
  64 #define R_AH 4
  65 #define R_CH 5
  66 #define R_DH 6
  67 #define R_BH 7
  68
  69 #define R_ES 0
  70 #define R_CS 1
  71 #define R_SS 2
  72 #define R_DS 3
  73 #define R_FS 4
  74 #define R_GS 5
  75
  76 /* segment descriptor fields */
  77 #define DESC_G_MASK     (1 << 23)
  78 #define DESC_B_SHIFT    22
  79 #define DESC_B_MASK     (1 << DESC_B_SHIFT)
  80 #define DESC_L_SHIFT    21 /* x86_64 only : 64 bit code segment */
  81 #define DESC_L_MASK     (1 << DESC_L_SHIFT)
  82 #define DESC_AVL_MASK   (1 << 20)
  83 #define DESC_P_MASK     (1 << 15)
  84 #define DESC_DPL_SHIFT  13
  85 #define DESC_DPL_MASK   (3 << DESC_DPL_SHIFT)
  86 #define DESC_S_MASK     (1 << 12)
  87 #define DESC_TYPE_SHIFT 8
  88 #define DESC_TYPE_MASK  (15 << DESC_TYPE_SHIFT)
  89 #define DESC_A_MASK     (1 << 8)
  90
  91 #define DESC_CS_MASK    (1 << 11) /* 1=code segment 0=data segment */
  92 #define DESC_C_MASK     (1 << 10) /* code: conforming */
  93 #define DESC_R_MASK     (1 << 9)  /* code: readable */
  94
  95 #define DESC_E_MASK     (1 << 10) /* data: expansion direction */
  96 #define DESC_W_MASK     (1 << 9)  /* data: writable */
  97
  98 #define DESC_TSS_BUSY_MASK (1 << 9)
  99
 100 /* eflags masks */
 101 #define CC_C    0x0001
 102 #define CC_P    0x0004
 103 #define CC_A    0x0010
 104 #define CC_Z    0x0040
 105 #define CC_S    0x0080
 106 #define CC_O    0x0800
 107
 108 #define TF_SHIFT   8
 109 #define IOPL_SHIFT 12
 110 #define VM_SHIFT   17
 111
 112 #define TF_MASK                 0x00000100
 113 #define IF_MASK                 0x00000200
 114 #define DF_MASK                 0x00000400
 115 #define IOPL_MASK               0x00003000
 116 #define NT_MASK                 0x00004000
 117 #define RF_MASK                 0x00010000
 118 #define VM_MASK                 0x00020000
 119 #define AC_MASK                 0x00040000
 120 #define VIF_MASK                0x00080000
 121 #define VIP_MASK                0x00100000
 122 #define ID_MASK                 0x00200000
 123
 124 /* hidden flags - used internally by qemu to represent additional cpu
 125    states. Only the CPL, INHIBIT_IRQ, SMM and SVMI are not
 126    redundant. We avoid using the IOPL_MASK, TF_MASK, VM_MASK and AC_MASK
 127    bit positions to ease oring with eflags. */
 128 /* current cpl */
 129 #define HF_CPL_SHIFT         0
 130 /* true if soft mmu is being used */
 131 #define HF_SOFTMMU_SHIFT     2
 132 /* true if hardware interrupts must be disabled for next instruction */
 133 #define HF_INHIBIT_IRQ_SHIFT 3
 134 /* 16 or 32 segments */
 135 #define HF_CS32_SHIFT        4
 136 #define HF_SS32_SHIFT        5
 137 /* zero base for DS, ES and SS : can be '0' only in 32 bit CS segment */
 138 #define HF_ADDSEG_SHIFT      6
 139 /* copy of CR0.PE (protected mode) */
 140 #define HF_PE_SHIFT          7
 141 #define HF_TF_SHIFT          8 /* must be same as eflags */
 142 #define HF_MP_SHIFT          9 /* the order must be MP, EM, TS */
 143 #define HF_EM_SHIFT         10
 144 #define HF_TS_SHIFT         11
 145 #define HF_IOPL_SHIFT       12 /* must be same as eflags */
 146 #define HF_LMA_SHIFT        14 /* only used on x86_64: long mode active */
 147 #define HF_CS64_SHIFT       15 /* only used on x86_64: 64 bit code segment  */
 148 #define HF_RF_SHIFT         16 /* must be same as eflags */
 149 #define HF_VM_SHIFT         17 /* must be same as eflags */
 150 #define HF_AC_SHIFT         18 /* must be same as eflags */
 151 #define HF_SMM_SHIFT        19 /* CPU in SMM mode */
 152 #define HF_SVME_SHIFT       20 /* SVME enabled (copy of EFER.SVME) */
 153 #define HF_SVMI_SHIFT       21 /* SVM intercepts are active */
 154 #define HF_OSFXSR_SHIFT     22 /* CR4.OSFXSR */
 155 #define HF_SMAP_SHIFT       23 /* CR4.SMAP */
 156
 157 #define HF_CPL_MASK          (3 << HF_CPL_SHIFT)
 158 #define HF_SOFTMMU_MASK      (1 << HF_SOFTMMU_SHIFT)
 159 #define HF_INHIBIT_IRQ_MASK  (1 << HF_INHIBIT_IRQ_SHIFT)
 160 #define HF_CS32_MASK         (1 << HF_CS32_SHIFT)
 161 #define HF_SS32_MASK         (1 << HF_SS32_SHIFT)
 162 #define HF_ADDSEG_MASK       (1 << HF_ADDSEG_SHIFT)
 163 #define HF_PE_MASK           (1 << HF_PE_SHIFT)
 164 #define HF_TF_MASK           (1 << HF_TF_SHIFT)
 165 #define HF_MP_MASK           (1 << HF_MP_SHIFT)
 166 #define HF_EM_MASK           (1 << HF_EM_SHIFT)
 167 #define HF_TS_MASK           (1 << HF_TS_SHIFT)
 168 #define HF_IOPL_MASK         (3 << HF_IOPL_SHIFT)
 169 #define HF_LMA_MASK          (1 << HF_LMA_SHIFT)
 170 #define HF_CS64_MASK         (1 << HF_CS64_SHIFT)
 171 #define HF_RF_MASK           (1 << HF_RF_SHIFT)
 172 #define HF_VM_MASK           (1 << HF_VM_SHIFT)
 173 #define HF_AC_MASK           (1 << HF_AC_SHIFT)
 174 #define HF_SMM_MASK          (1 << HF_SMM_SHIFT)
 175 #define HF_SVME_MASK         (1 << HF_SVME_SHIFT)
 176 #define HF_SVMI_MASK         (1 << HF_SVMI_SHIFT)
 177 #define HF_OSFXSR_MASK       (1 << HF_OSFXSR_SHIFT)
 178 #define HF_SMAP_MASK         (1 << HF_SMAP_SHIFT)
 179
 180 /* hflags2 */
 181
 182 #define HF2_GIF_SHIFT        0 /* if set CPU takes interrupts */
 183 #define HF2_HIF_SHIFT        1 /* value of IF_MASK when entering SVM */
 184 #define HF2_NMI_SHIFT        2 /* CPU serving NMI */
 185 #define HF2_VINTR_SHIFT      3 /* value of V_INTR_MASKING bit */
 186
 187 #define HF2_GIF_MASK          (1 << HF2_GIF_SHIFT)
 188 #define HF2_HIF_MASK          (1 << HF2_HIF_SHIFT)
 189 #define HF2_NMI_MASK          (1 << HF2_NMI_SHIFT)
 190 #define HF2_VINTR_MASK        (1 << HF2_VINTR_SHIFT)
 191
 192 #define CR0_PE_SHIFT 0
 193 #define CR0_MP_SHIFT 1
 194
 195 #define CR0_PE_MASK  (1 << 0)
 196 #define CR0_MP_MASK  (1 << 1)
 197 #define CR0_EM_MASK  (1 << 2)
 198 #define CR0_TS_MASK  (1 << 3)
 199 #define CR0_ET_MASK  (1 << 4)
 200 #define CR0_NE_MASK  (1 << 5)
 201 #define CR0_WP_MASK  (1 << 16)
 202 #define CR0_AM_MASK  (1 << 18)
 203 #define CR0_PG_MASK  (1 << 31)
 204
 205 #define CR4_VME_MASK  (1 << 0)
 206 #define CR4_PVI_MASK  (1 << 1)
 207 #define CR4_TSD_MASK  (1 << 2)
 208 #define CR4_DE_MASK   (1 << 3)
 209 #define CR4_PSE_MASK  (1 << 4)
 210 #define CR4_PAE_MASK  (1 << 5)
 211 #define CR4_MCE_MASK  (1 << 6)
 212 #define CR4_PGE_MASK  (1 << 7)
 213 #define CR4_PCE_MASK  (1 << 8)
 214 #define CR4_OSFXSR_SHIFT 9
 215 #define CR4_OSFXSR_MASK (1 << CR4_OSFXSR_SHIFT)
 216 #define CR4_OSXMMEXCPT_MASK  (1 << 10)
 217 #define CR4_VMXE_MASK   (1 << 13)
 218 #define CR4_SMXE_MASK   (1 << 14)
 219 #define CR4_FSGSBASE_MASK (1 << 16)
 220 #define CR4_PCIDE_MASK  (1 << 17)
 221 #define CR4_OSXSAVE_MASK (1 << 18)
 222 #define CR4_SMEP_MASK   (1 << 20)
 223 #define CR4_SMAP_MASK   (1 << 21)
 224
 225 #define DR6_BD          (1 << 13)
 226 #define DR6_BS          (1 << 14)
 227 #define DR6_BT          (1 << 15)
 228 #define DR6_FIXED_1     0xffff0ff0
 229
 230 #define DR7_GD          (1 << 13)
 231 #define DR7_TYPE_SHIFT  16
 232 #define DR7_LEN_SHIFT   18
 233 #define DR7_FIXED_1     0x00000400
 234
 235 #define PG_PRESENT_BIT  0
 236 #define PG_RW_BIT       1
 237 #define PG_USER_BIT     2
 238 #define PG_PWT_BIT      3
 239 #define PG_PCD_BIT      4
 240 #define PG_ACCESSED_BIT 5
 241 #define PG_DIRTY_BIT    6
 242 #define PG_PSE_BIT      7
 243 #define PG_GLOBAL_BIT   8
 244 #define PG_NX_BIT       63
 245
 246 #define PG_PRESENT_MASK  (1 << PG_PRESENT_BIT)
 247 #define PG_RW_MASK       (1 << PG_RW_BIT)
 248 #define PG_USER_MASK     (1 << PG_USER_BIT)
 249 #define PG_PWT_MASK      (1 << PG_PWT_BIT)
 250 #define PG_PCD_MASK      (1 << PG_PCD_BIT)
 251 #define PG_ACCESSED_MASK (1 << PG_ACCESSED_BIT)
 252 #define PG_DIRTY_MASK    (1 << PG_DIRTY_BIT)
 253 #define PG_PSE_MASK      (1 << PG_PSE_BIT)
 254 #define PG_GLOBAL_MASK   (1 << PG_GLOBAL_BIT)
 255 #define PG_HI_USER_MASK  0x7ff0000000000000LL
 256 #define PG_NX_MASK       (1LL << PG_NX_BIT)
 257
 258 #define PG_ERROR_W_BIT     1
 259
 260 #define PG_ERROR_P_MASK    0x01
 261 #define PG_ERROR_W_MASK    (1 << PG_ERROR_W_BIT)
 262 #define PG_ERROR_U_MASK    0x04
 263 #define PG_ERROR_RSVD_MASK 0x08
 264 #define PG_ERROR_I_D_MASK  0x10
 265
 266 #define MCG_CTL_P       (1ULL<<8)   /* MCG_CAP register available */
 267 #define MCG_SER_P       (1ULL<<24) /* MCA recovery/new status bits */
 268
 269 #define MCE_CAP_DEF     (MCG_CTL_P|MCG_SER_P)
 270 #define MCE_BANKS_DEF   10
 271
 272 #define MCG_STATUS_RIPV (1ULL<<0)   /* restart ip valid */
 273 #define MCG_STATUS_EIPV (1ULL<<1)   /* ip points to correct instruction */
 274 #define MCG_STATUS_MCIP (1ULL<<2)   /* machine check in progress */
 275
 276 #define MCI_STATUS_VAL  (1ULL<<63)  /* valid error */
 277 #define MCI_STATUS_OVER (1ULL<<62)  /* previous errors lost */
 278 #define MCI_STATUS_UC   (1ULL<<61)  /* uncorrected error */
 279 #define MCI_STATUS_EN   (1ULL<<60)  /* error enabled */
 280 #define MCI_STATUS_MISCV (1ULL<<59) /* misc error reg. valid */
 281 #define MCI_STATUS_ADDRV (1ULL<<58) /* addr reg. valid */
 282 #define MCI_STATUS_PCC  (1ULL<<57)  /* processor context corrupt */
 283 #define MCI_STATUS_S    (1ULL<<56)  /* Signaled machine check */
 284 #define MCI_STATUS_AR   (1ULL<<55)  /* Action required */
 285
 286 /* MISC register defines */
 287 #define MCM_ADDR_SEGOFF 0       /* segment offset */
 288 #define MCM_ADDR_LINEAR 1       /* linear address */
 289 #define MCM_ADDR_PHYS   2       /* physical address */
 290 #define MCM_ADDR_MEM    3       /* memory address */
 291 #define MCM_ADDR_GENERIC 7      /* generic */
 292
 293 #define MSR_IA32_TSC                    0x10
 294 #define MSR_IA32_APICBASE               0x1b
 295 #define MSR_IA32_APICBASE_BSP           (1<<8)
 296 #define MSR_IA32_APICBASE_ENABLE        (1<<11)
 297 #define MSR_IA32_APICBASE_BASE          (0xfffff<<12)
 298 #define MSR_IA32_TSCDEADLINE            0x6e0
 299
 300 #define MSR_MTRRcap                     0xfe
 301 #define MSR_MTRRcap_VCNT                8
 302 #define MSR_MTRRcap_FIXRANGE_SUPPORT    (1 << 8)
 303 #define MSR_MTRRcap_WC_SUPPORTED        (1 << 10)
 304
 305 #define MSR_IA32_SYSENTER_CS            0x174
 306 #define MSR_IA32_SYSENTER_ESP           0x175
 307 #define MSR_IA32_SYSENTER_EIP           0x176
 308
 309 #define MSR_MCG_CAP                     0x179
 310 #define MSR_MCG_STATUS                  0x17a
 311 #define MSR_MCG_CTL                     0x17b
 312
 313 #define MSR_IA32_PERF_STATUS            0x198
 314
 315 #define MSR_IA32_MISC_ENABLE            0x1a0
 316 /* Indicates good rep/movs microcode on some processors: */
 317 #define MSR_IA32_MISC_ENABLE_DEFAULT    1
 318
 319 #define MSR_MTRRphysBase(reg)           (0x200 + 2 * (reg))
 320 #define MSR_MTRRphysMask(reg)           (0x200 + 2 * (reg) + 1)
 321
 322 #define MSR_MTRRfix64K_00000            0x250
 323 #define MSR_MTRRfix16K_80000            0x258
 324 #define MSR_MTRRfix16K_A0000            0x259
 325 #define MSR_MTRRfix4K_C0000             0x268
 326 #define MSR_MTRRfix4K_C8000             0x269
 327 #define MSR_MTRRfix4K_D0000             0x26a
 328 #define MSR_MTRRfix4K_D8000             0x26b
 329 #define MSR_MTRRfix4K_E0000             0x26c
 330 #define MSR_MTRRfix4K_E8000             0x26d
 331 #define MSR_MTRRfix4K_F0000             0x26e
 332 #define MSR_MTRRfix4K_F8000             0x26f
 333
 334 #define MSR_PAT                         0x277
 335
 336 #define MSR_MTRRdefType                 0x2ff
 337
 338 #define MSR_MC0_CTL                     0x400
 339 #define MSR_MC0_STATUS                  0x401
 340 #define MSR_MC0_ADDR                    0x402
 341 #define MSR_MC0_MISC                    0x403
 342
 343 #define MSR_EFER                        0xc0000080
 344
 345 #define MSR_EFER_SCE   (1 << 0)
 346 #define MSR_EFER_LME   (1 << 8)
 347 #define MSR_EFER_LMA   (1 << 10)
 348 #define MSR_EFER_NXE   (1 << 11)
 349 #define MSR_EFER_SVME  (1 << 12)
 350 #define MSR_EFER_FFXSR (1 << 14)
 351
 352 #define MSR_STAR                        0xc0000081
 353 #define MSR_LSTAR                       0xc0000082
 354 #define MSR_CSTAR                       0xc0000083
 355 #define MSR_FMASK                       0xc0000084
 356 #define MSR_FSBASE                      0xc0000100
 357 #define MSR_GSBASE                      0xc0000101
 358 #define MSR_KERNELGSBASE                0xc0000102
 359 #define MSR_TSC_AUX                     0xc0000103
 360
 361 #define MSR_VM_HSAVE_PA                 0xc0010117
 362
 363 /* cpuid_features bits */
 364 #define CPUID_FP87 (1 << 0)
 365 #define CPUID_VME  (1 << 1)
 366 #define CPUID_DE   (1 << 2)
 367 #define CPUID_PSE  (1 << 3)
 368 #define CPUID_TSC  (1 << 4)
 369 #define CPUID_MSR  (1 << 5)
 370 #define CPUID_PAE  (1 << 6)
 371 #define CPUID_MCE  (1 << 7)
 372 #define CPUID_CX8  (1 << 8)
 373 #define CPUID_APIC (1 << 9)
 374 #define CPUID_SEP  (1 << 11) /* sysenter/sysexit */
 375 #define CPUID_MTRR (1 << 12)
 376 #define CPUID_PGE  (1 << 13)
 377 #define CPUID_MCA  (1 << 14)
 378 #define CPUID_CMOV (1 << 15)
 379 #define CPUID_PAT  (1 << 16)
 380 #define CPUID_PSE36   (1 << 17)
 381 #define CPUID_PN   (1 << 18)
 382 #define CPUID_CLFLUSH (1 << 19)
 383 #define CPUID_DTS (1 << 21)
 384 #define CPUID_ACPI (1 << 22)
 385 #define CPUID_MMX  (1 << 23)
 386 #define CPUID_FXSR (1 << 24)
 387 #define CPUID_SSE  (1 << 25)
 388 #define CPUID_SSE2 (1 << 26)
 389 #define CPUID_SS (1 << 27)
 390 #define CPUID_HT (1 << 28)
 391 #define CPUID_TM (1 << 29)
 392 #define CPUID_IA64 (1 << 30)
 393 #define CPUID_PBE (1 << 31)
 394
 395 #define CPUID_EXT_SSE3     (1 << 0)
 396 #define CPUID_EXT_PCLMULQDQ (1 << 1)
 397 #define CPUID_EXT_DTES64   (1 << 2)
 398 #define CPUID_EXT_MONITOR  (1 << 3)
 399 #define CPUID_EXT_DSCPL    (1 << 4)
 400 #define CPUID_EXT_VMX      (1 << 5)
 401 #define CPUID_EXT_SMX      (1 << 6)
 402 #define CPUID_EXT_EST      (1 << 7)
 403 #define CPUID_EXT_TM2      (1 << 8)
 404 #define CPUID_EXT_SSSE3    (1 << 9)
 405 #define CPUID_EXT_CID      (1 << 10)
 406 #define CPUID_EXT_CX16     (1 << 13)
 407 #define CPUID_EXT_XTPR     (1 << 14)
 408 #define CPUID_EXT_PDCM     (1 << 15)
 409 #define CPUID_EXT_DCA      (1 << 18)
 410 #define CPUID_EXT_SSE41    (1 << 19)
 411 #define CPUID_EXT_SSE42    (1 << 20)
 412 #define CPUID_EXT_X2APIC   (1 << 21)
 413 #define CPUID_EXT_MOVBE    (1 << 22)
 414 #define CPUID_EXT_POPCNT   (1 << 23)
 415 #define CPUID_EXT_TSC_DEADLINE_TIMER (1 << 24)
 416 #define CPUID_EXT_AES      (1 << 25)
 417 #define CPUID_EXT_XSAVE    (1 << 26)
 418 #define CPUID_EXT_OSXSAVE  (1 << 27)
 419 #define CPUID_EXT_AVX      (1 << 28)
 420 #define CPUID_EXT_HYPERVISOR  (1 << 31)
 421
 422 #define CPUID_EXT2_FPU     (1 << 0)
 423 #define CPUID_EXT2_VME     (1 << 1)
 424 #define CPUID_EXT2_DE      (1 << 2)
 425 #define CPUID_EXT2_PSE     (1 << 3)
 426 #define CPUID_EXT2_TSC     (1 << 4)
 427 #define CPUID_EXT2_MSR     (1 << 5)
 428 #define CPUID_EXT2_PAE     (1 << 6)
 429 #define CPUID_EXT2_MCE     (1 << 7)
 430 #define CPUID_EXT2_CX8     (1 << 8)
 431 #define CPUID_EXT2_APIC    (1 << 9)
 432 #define CPUID_EXT2_SYSCALL (1 << 11)
 433 #define CPUID_EXT2_MTRR    (1 << 12)
 434 #define CPUID_EXT2_PGE     (1 << 13)
 435 #define CPUID_EXT2_MCA     (1 << 14)
 436 #define CPUID_EXT2_CMOV    (1 << 15)
 437 #define CPUID_EXT2_PAT     (1 << 16)
 438 #define CPUID_EXT2_PSE36   (1 << 17)
 439 #define CPUID_EXT2_MP      (1 << 19)
 440 #define CPUID_EXT2_NX      (1 << 20)
 441 #define CPUID_EXT2_MMXEXT  (1 << 22)
 442 #define CPUID_EXT2_MMX     (1 << 23)
 443 #define CPUID_EXT2_FXSR    (1 << 24)
 444 #define CPUID_EXT2_FFXSR   (1 << 25)
 445 #define CPUID_EXT2_PDPE1GB (1 << 26)
 446 #define CPUID_EXT2_RDTSCP  (1 << 27)
 447 #define CPUID_EXT2_LM      (1 << 29)
 448 #define CPUID_EXT2_3DNOWEXT (1 << 30)
 449 #define CPUID_EXT2_3DNOW   (1 << 31)
 450
 451 /* CPUID[8000_0001].EDX bits that are aliase of CPUID[1].EDX bits on AMD CPUs */
 452 #define CPUID_EXT2_AMD_ALIASES (CPUID_EXT2_FPU | CPUID_EXT2_VME | \
 453                                 CPUID_EXT2_DE | CPUID_EXT2_PSE | \
 454                                 CPUID_EXT2_TSC | CPUID_EXT2_MSR | \
 455                                 CPUID_EXT2_PAE | CPUID_EXT2_MCE | \
 456                                 CPUID_EXT2_CX8 | CPUID_EXT2_APIC | \
 457                                 CPUID_EXT2_MTRR | CPUID_EXT2_PGE | \
 458                                 CPUID_EXT2_MCA | CPUID_EXT2_CMOV | \
 459                                 CPUID_EXT2_PAT | CPUID_EXT2_PSE36 | \
 460                                 CPUID_EXT2_MMX | CPUID_EXT2_FXSR)
 461
 462 #define CPUID_EXT3_LAHF_LM (1 << 0)
 463 #define CPUID_EXT3_CMP_LEG (1 << 1)
 464 #define CPUID_EXT3_SVM     (1 << 2)
 465 #define CPUID_EXT3_EXTAPIC (1 << 3)
 466 #define CPUID_EXT3_CR8LEG  (1 << 4)
 467 #define CPUID_EXT3_ABM     (1 << 5)
 468 #define CPUID_EXT3_SSE4A   (1 << 6)
 469 #define CPUID_EXT3_MISALIGNSSE (1 << 7)
 470 #define CPUID_EXT3_3DNOWPREFETCH (1 << 8)
 471 #define CPUID_EXT3_OSVW    (1 << 9)
 472 #define CPUID_EXT3_IBS     (1 << 10)
 473 #define CPUID_EXT3_XOP     (1 << 11)
 474 #define CPUID_EXT3_SKINIT  (1 << 12)
 475 #define CPUID_EXT3_FMA4    (1 << 16)
 476
 477 #define CPUID_SVM_NPT          (1 << 0)
 478 #define CPUID_SVM_LBRV         (1 << 1)
 479 #define CPUID_SVM_SVMLOCK      (1 << 2)
 480 #define CPUID_SVM_NRIPSAVE     (1 << 3)
 481 #define CPUID_SVM_TSCSCALE     (1 << 4)
 482 #define CPUID_SVM_VMCBCLEAN    (1 << 5)
 483 #define CPUID_SVM_FLUSHASID    (1 << 6)
 484 #define CPUID_SVM_DECODEASSIST (1 << 7)
 485 #define CPUID_SVM_PAUSEFILTER  (1 << 10)
 486 #define CPUID_SVM_PFTHRESHOLD  (1 << 12)
 487
 488 #define CPUID_7_0_EBX_SMEP     (1 << 7)
 489 #define CPUID_7_0_EBX_SMAP     (1 << 20)
 490
 491 #define CPUID_VENDOR_INTEL_1 0x756e6547 /* "Genu" */
 492 #define CPUID_VENDOR_INTEL_2 0x49656e69 /* "ineI" */
 493 #define CPUID_VENDOR_INTEL_3 0x6c65746e /* "ntel" */
 494
 495 #define CPUID_VENDOR_AMD_1   0x68747541 /* "Auth" */
 496 #define CPUID_VENDOR_AMD_2   0x69746e65 /* "enti" */
 497 #define CPUID_VENDOR_AMD_3   0x444d4163 /* "cAMD" */
 498
 499 #define CPUID_VENDOR_VIA_1   0x746e6543 /* "Cent" */
 500 #define CPUID_VENDOR_VIA_2   0x48727561 /* "aurH" */
 501 #define CPUID_VENDOR_VIA_3   0x736c7561 /* "auls" */
 502
 503 #define CPUID_MWAIT_IBE     (1 << 1) /* Interrupts can exit capability */
 504 #define CPUID_MWAIT_EMX     (1 << 0) /* enumeration supported */
 505
 506 #define EXCP00_DIVZ     0
 507 #define EXCP01_DB       1
 508 #define EXCP02_NMI      2
 509 #define EXCP03_INT3     3
 510 #define EXCP04_INTO     4
 511 #define EXCP05_BOUND    5
 512 #define EXCP06_ILLOP    6
 513 #define EXCP07_PREX     7
 514 #define EXCP08_DBLE     8
 515 #define EXCP09_XERR     9
 516 #define EXCP0A_TSS      10
 517 #define EXCP0B_NOSEG    11
 518 #define EXCP0C_STACK    12
 519 #define EXCP0D_GPF      13
 520 #define EXCP0E_PAGE     14
 521 #define EXCP10_COPR     16
 522 #define EXCP11_ALGN     17
 523 #define EXCP12_MCHK     18
 524
 525 #define EXCP_SYSCALL    0x100 /* only happens in user only emulation
 526                                  for syscall instruction */
 527
 528 /* i386-specific interrupt pending bits.  */
 529 #define CPU_INTERRUPT_POLL      CPU_INTERRUPT_TGT_EXT_1
 530 #define CPU_INTERRUPT_SMI       CPU_INTERRUPT_TGT_EXT_2
 531 #define CPU_INTERRUPT_NMI       CPU_INTERRUPT_TGT_EXT_3
 532 #define CPU_INTERRUPT_MCE       CPU_INTERRUPT_TGT_EXT_4
 533 #define CPU_INTERRUPT_VIRQ      CPU_INTERRUPT_TGT_INT_0
 534 #define CPU_INTERRUPT_INIT      CPU_INTERRUPT_TGT_INT_1
 535 #define CPU_INTERRUPT_SIPI      CPU_INTERRUPT_TGT_INT_2
 536 #define CPU_INTERRUPT_TPR       CPU_INTERRUPT_TGT_INT_3
 537
 538
 539 enum {
 540     CC_OP_DYNAMIC, /* must use dynamic code to get cc_op */
 541     CC_OP_EFLAGS,  /* all cc are explicitly computed, CC_SRC = flags */
 542
 543     CC_OP_MULB, /* modify all flags, C, O = (CC_SRC != 0) */
 544     CC_OP_MULW,
 545     CC_OP_MULL,
 546     CC_OP_MULQ,
 547
 548     CC_OP_ADDB, /* modify all flags, CC_DST = res, CC_SRC = src1 */
 549     CC_OP_ADDW,
 550     CC_OP_ADDL,
 551     CC_OP_ADDQ,
 552
 553     CC_OP_ADCB, /* modify all flags, CC_DST = res, CC_SRC = src1 */
 554     CC_OP_ADCW,
 555     CC_OP_ADCL,
 556     CC_OP_ADCQ,
 557
 558     CC_OP_SUBB, /* modify all flags, CC_DST = res, CC_SRC = src1 */
 559     CC_OP_SUBW,
 560     CC_OP_SUBL,
 561     CC_OP_SUBQ,
 562
 563     CC_OP_SBBB, /* modify all flags, CC_DST = res, CC_SRC = src1 */
 564     CC_OP_SBBW,
 565     CC_OP_SBBL,
 566     CC_OP_SBBQ,
 567
 568     CC_OP_LOGICB, /* modify all flags, CC_DST = res */
 569     CC_OP_LOGICW,
 570     CC_OP_LOGICL,
 571     CC_OP_LOGICQ,
 572
 573     CC_OP_INCB, /* modify all flags except, CC_DST = res, CC_SRC = C */
 574     CC_OP_INCW,
 575     CC_OP_INCL,
 576     CC_OP_INCQ,
 577
 578     CC_OP_DECB, /* modify all flags except, CC_DST = res, CC_SRC = C  */
 579     CC_OP_DECW,
 580     CC_OP_DECL,
 581     CC_OP_DECQ,
 582
 583     CC_OP_SHLB, /* modify all flags, CC_DST = res, CC_SRC.msb = C */
 584     CC_OP_SHLW,
 585     CC_OP_SHLL,
 586     CC_OP_SHLQ,
 587
 588     CC_OP_SARB, /* modify all flags, CC_DST = res, CC_SRC.lsb = C */
 589     CC_OP_SARW,
 590     CC_OP_SARL,
 591     CC_OP_SARQ,
 592
 593     CC_OP_NB,
 594 };
 595
 596 typedef struct SegmentCache {
 597     uint32_t selector;
 598     target_ulong base;
 599     uint32_t limit;
 600     uint32_t flags;
 601 } SegmentCache;
 602
 603 typedef union {
 604     uint8_t _b[16];
 605     uint16_t _w[8];
 606     uint32_t _l[4];
 607     uint64_t _q[2];
 608     float32 _s[4];
 609     float64 _d[2];
 610 } XMMReg;
 611
 612 typedef union {
 613     uint8_t _b[8];
 614     uint16_t _w[4];
 615     uint32_t _l[2];
 616     float32 _s[2];
 617     uint64_t q;
 618 } MMXReg;
 619
 620 #ifdef HOST_WORDS_BIGENDIAN
 621 #define XMM_B(n) _b[15 - (n)]
 622 #define XMM_W(n) _w[7 - (n)]
 623 #define XMM_L(n) _l[3 - (n)]
 624 #define XMM_S(n) _s[3 - (n)]
 625 #define XMM_Q(n) _q[1 - (n)]
 626 #define XMM_D(n) _d[1 - (n)]
 627
 628 #define MMX_B(n) _b[7 - (n)]
 629 #define MMX_W(n) _w[3 - (n)]
 630 #define MMX_L(n) _l[1 - (n)]
 631 #define MMX_S(n) _s[1 - (n)]
 632 #else
 633 #define XMM_B(n) _b[n]
 634 #define XMM_W(n) _w[n]
 635 #define XMM_L(n) _l[n]
 636 #define XMM_S(n) _s[n]
 637 #define XMM_Q(n) _q[n]
 638 #define XMM_D(n) _d[n]
 639
 640 #define MMX_B(n) _b[n]
 641 #define MMX_W(n) _w[n]
 642 #define MMX_L(n) _l[n]
 643 #define MMX_S(n) _s[n]
 644 #endif
 645 #define MMX_Q(n) q
 646
 647 typedef union {
 648     floatx80 d __attribute__((aligned(16)));
 649     MMXReg mmx;
 650 } FPReg;
 651
 652 typedef struct {
 653     uint64_t base;
 654     uint64_t mask;
 655 } MTRRVar;
 656
 657 #define CPU_NB_REGS64 16
 658 #define CPU_NB_REGS32 8
 659
 660 #ifdef TARGET_X86_64
 661 #define CPU_NB_REGS CPU_NB_REGS64
 662 #else
 663 #define CPU_NB_REGS CPU_NB_REGS32
 664 #endif
 665
 666 #define NB_MMU_MODES 3
 667
 668 typedef enum TPRAccess {
 669     TPR_ACCESS_READ,
 670     TPR_ACCESS_WRITE,
 671 } TPRAccess;
 672
 673 typedef struct CPUX86State {
 674     /* standard registers */
 675     target_ulong regs[CPU_NB_REGS];
 676     target_ulong eip;
 677     target_ulong eflags; /* eflags register. During CPU emulation, CC
 678                         flags and DF are set to zero because they are
 679                         stored elsewhere */
 680
 681     /* emulator internal eflags handling */
 682     target_ulong cc_src;
 683     target_ulong cc_dst;
 684     uint32_t cc_op;
 685     int32_t df; /* D flag : 1 if D = 0, -1 if D = 1 */
 686     uint32_t hflags; /* TB flags, see HF_xxx constants. These flags
 687                         are known at translation time. */
 688     uint32_t hflags2; /* various other flags, see HF2_xxx constants. */
 689
 690     /* segments */
 691     SegmentCache segs[6]; /* selector values */
 692     SegmentCache ldt;
 693     SegmentCache tr;
 694     SegmentCache gdt; /* only base and limit are used */
 695     SegmentCache idt; /* only base and limit are used */
 696
 697     target_ulong cr[5]; /* NOTE: cr1 is unused */
 698     int32_t a20_mask;
 699
 700     /* FPU state */
 701     unsigned int fpstt; /* top of stack index */
 702     uint16_t fpus;
 703     uint16_t fpuc;
 704     uint8_t fptags[8];   /* 0 = valid, 1 = empty */
 705     FPReg fpregs[8];
 706     /* KVM-only so far */
 707     uint16_t fpop;
 708     uint64_t fpip;
 709     uint64_t fpdp;
 710
 711     /* emulator internal variables */
 712     float_status fp_status;
 713     floatx80 ft0;
 714
 715     float_status mmx_status; /* for 3DNow! float ops */
 716     float_status sse_status;
 717     uint32_t mxcsr;
 718     XMMReg xmm_regs[CPU_NB_REGS];
 719     XMMReg xmm_t0;
 720     MMXReg mmx_t0;
 721     target_ulong cc_tmp; /* temporary for rcr/rcl */
 722
 723     /* sysenter registers */
 724     uint32_t sysenter_cs;
 725     target_ulong sysenter_esp;
 726     target_ulong sysenter_eip;
 727     uint64_t efer;
 728     uint64_t star;
 729
 730     uint64_t vm_hsave;
 731     uint64_t vm_vmcb;
 732     uint64_t tsc_offset;
 733     uint64_t intercept;
 734     uint16_t intercept_cr_read;
 735     uint16_t intercept_cr_write;
 736     uint16_t intercept_dr_read;
 737     uint16_t intercept_dr_write;
 738     uint32_t intercept_exceptions;
 739     uint8_t v_tpr;
 740
 741 #ifdef TARGET_X86_64
 742     target_ulong lstar;
 743     target_ulong cstar;
 744     target_ulong fmask;
 745     target_ulong kernelgsbase;
 746 #endif
 747     uint64_t system_time_msr;
 748     uint64_t wall_clock_msr;
 749     uint64_t async_pf_en_msr;
 750     uint64_t pv_eoi_en_msr;
 751
 752     uint64_t tsc;
 753     uint64_t tsc_deadline;
 754
 755     uint64_t mcg_status;
 756     uint64_t msr_ia32_misc_enable;
 757
 758     /* exception/interrupt handling */
 759     int error_code;
 760     int exception_is_int;
 761     target_ulong exception_next_eip;
 762     target_ulong dr[8]; /* debug registers */
 763     union {
 764         CPUBreakpoint *cpu_breakpoint[4];
 765         CPUWatchpoint *cpu_watchpoint[4];
 766     }; /* break/watchpoints for dr[0..3] */
 767     uint32_t smbase;
 768     int old_exception;  /* exception in flight */
 769
 770     /* KVM states, automatically cleared on reset */
 771     uint8_t nmi_injected;
 772     uint8_t nmi_pending;
 773
 774     CPU_COMMON
 775
 776     uint64_t pat;
 777
 778     /* processor features (e.g. for CPUID insn) */
 779     uint32_t cpuid_level;
 780     uint32_t cpuid_vendor1;
 781     uint32_t cpuid_vendor2;
 782     uint32_t cpuid_vendor3;
 783     uint32_t cpuid_version;
 784     uint32_t cpuid_features;
 785     uint32_t cpuid_ext_features;
 786     uint32_t cpuid_xlevel;
 787     uint32_t cpuid_model[12];
 788     uint32_t cpuid_ext2_features;
 789     uint32_t cpuid_ext3_features;
 790     uint32_t cpuid_apic_id;
 791     int cpuid_vendor_override;
 792     /* Store the results of Centaur's CPUID instructions */
 793     uint32_t cpuid_xlevel2;
 794     uint32_t cpuid_ext4_features;
 795     /* Flags from CPUID[EAX=7,ECX=0].EBX */
 796     uint32_t cpuid_7_0_ebx_features;
 797
 798     /* MTRRs */
 799     uint64_t mtrr_fixed[11];
 800     uint64_t mtrr_deftype;
 801     MTRRVar mtrr_var[8];
 802
 803     /* For KVM */
 804     uint32_t mp_state;
 805     int32_t exception_injected;
 806     int32_t interrupt_injected;
 807     uint8_t soft_interrupt;
 808     uint8_t has_error_code;
 809     uint32_t sipi_vector;
 810     uint32_t cpuid_kvm_features;
 811     uint32_t cpuid_svm_features;
 812     bool tsc_valid;
 813     int tsc_khz;
 814     void *kvm_xsave_buf;
 815
 816     /* in order to simplify APIC support, we leave this pointer to the
 817        user */
 818     struct DeviceState *apic_state;
 819
 820     uint64_t mcg_cap;
 821     uint64_t mcg_ctl;
 822     uint64_t mce_banks[MCE_BANKS_DEF*4];
 823
 824     uint64_t tsc_aux;
 825
 826     /* vmstate */
 827     uint16_t fpus_vmstate;
 828     uint16_t fptag_vmstate;
 829     uint16_t fpregs_format_vmstate;
 830
 831     uint64_t xstate_bv;
 832     XMMReg ymmh_regs[CPU_NB_REGS];
 833
 834     uint64_t xcr0;
 835
 836     TPRAccess tpr_access_type;
 837 } CPUX86State;
 838
 839 #include "cpu-qom.h"
 840
 841 X86CPU *cpu_x86_init(const char *cpu_model);
 842 int cpu_x86_exec(CPUX86State *s);
 843 void x86_cpu_list(FILE *f, fprintf_function cpu_fprintf);
 844 void x86_cpudef_setup(void);
 845 int cpu_x86_support_mca_broadcast(CPUX86State *env);
 846
 847 int cpu_get_pic_interrupt(CPUX86State *s);
 848 /* MSDOS compatibility mode FPU exception support */
 849 void cpu_set_ferr(CPUX86State *s);
 850
 851 /* this function must always be used to load data in the segment
 852    cache: it synchronizes the hflags with the segment cache values */
 853 static inline void cpu_x86_load_seg_cache(CPUX86State *env,
 854                                           int seg_reg, unsigned int selector,
 855                                           target_ulong base,
 856                                           unsigned int limit,
 857                                           unsigned int flags)
 858 {
 859     SegmentCache *sc;
 860     unsigned int new_hflags;
 861
 862     sc = &env->segs[seg_reg];
 863     sc->selector = selector;
 864     sc->base = base;
 865     sc->limit = limit;
 866     sc->flags = flags;
 867
 868     /* update the hidden flags */
 869     {
 870         if (seg_reg == R_CS) {
 871 #ifdef TARGET_X86_64
 872             if ((env->hflags & HF_LMA_MASK) && (flags & DESC_L_MASK)) {
 873                 /* long mode */
 874                 env->hflags |= HF_CS32_MASK | HF_SS32_MASK | HF_CS64_MASK;
 875                 env->hflags &= ~(HF_ADDSEG_MASK);
 876             } else
 877 #endif
 878             {
 879                 /* legacy / compatibility case */
 880                 new_hflags = (env->segs[R_CS].flags & DESC_B_MASK)
 881                     >> (DESC_B_SHIFT - HF_CS32_SHIFT);
 882                 env->hflags = (env->hflags & ~(HF_CS32_MASK | HF_CS64_MASK)) |
 883                     new_hflags;
 884             }
 885         }
 886         new_hflags = (env->segs[R_SS].flags & DESC_B_MASK)
 887             >> (DESC_B_SHIFT - HF_SS32_SHIFT);
 888         if (env->hflags & HF_CS64_MASK) {
 889             /* zero base assumed for DS, ES and SS in long mode */
 890         } else if (!(env->cr[0] & CR0_PE_MASK) ||
 891                    (env->eflags & VM_MASK) ||
 892                    !(env->hflags & HF_CS32_MASK)) {
 893             /* XXX: try to avoid this test. The problem comes from the
 894                fact that is real mode or vm86 mode we only modify the
 895                'base' and 'selector' fields of the segment cache to go
 896                faster. A solution may be to force addseg to one in
 897                translate-i386.c. */
 898             new_hflags |= HF_ADDSEG_MASK;
 899         } else {
 900             new_hflags |= ((env->segs[R_DS].base |
 901                             env->segs[R_ES].base |
 902                             env->segs[R_SS].base) != 0) <<
 903                 HF_ADDSEG_SHIFT;
 904         }
 905         env->hflags = (env->hflags &
 906                        ~(HF_SS32_MASK | HF_ADDSEG_MASK)) | new_hflags;
 907     }
 908 }
 909
 910 static inline void cpu_x86_load_seg_cache_sipi(CPUX86State *env,
 911                                                int sipi_vector)
 912 {
 913     env->eip = 0;
 914     cpu_x86_load_seg_cache(env, R_CS, sipi_vector << 8,
 915                            sipi_vector << 12,
 916                            env->segs[R_CS].limit,
 917                            env->segs[R_CS].flags);
 918     env->halted = 0;
 919 }
 920
 921 int cpu_x86_get_descr_debug(CPUX86State *env, unsigned int selector,
 922                             target_ulong *base, unsigned int *limit,
 923                             unsigned int *flags);
 924
 925 /* wrapper, just in case memory mappings must be changed */
 926 static inline void cpu_x86_set_cpl(CPUX86State *s, int cpl)
 927 {
 928 #if HF_CPL_MASK == 3
 929     s->hflags = (s->hflags & ~HF_CPL_MASK) | cpl;
 930 #else
 931 #error HF_CPL_MASK is hardcoded
 932 #endif
 933 }
 934
 935 /* op_helper.c */
 936 /* used for debug or cpu save/restore */
 937 void cpu_get_fp80(uint64_t *pmant, uint16_t *pexp, floatx80 f);
 938 floatx80 cpu_set_fp80(uint64_t mant, uint16_t upper);
 939
 940 /* cpu-exec.c */
 941 /* the following helpers are only usable in user mode simulation as
 942    they can trigger unexpected exceptions */
 943 void cpu_x86_load_seg(CPUX86State *s, int seg_reg, int selector);
 944 void cpu_x86_fsave(CPUX86State *s, target_ulong ptr, int data32);
 945 void cpu_x86_frstor(CPUX86State *s, target_ulong ptr, int data32);
 946
 947 /* you can call this signal handler from your SIGBUS and SIGSEGV
 948    signal handlers to inform the virtual CPU of exceptions. non zero
 949    is returned if the signal was handled by the virtual CPU.  */
 950 int cpu_x86_signal_handler(int host_signum, void *pinfo,
 951                            void *puc);
 952
 953 /* cpuid.c */
 954 void cpu_x86_cpuid(CPUX86State *env, uint32_t index, uint32_t count,
 955                    uint32_t *eax, uint32_t *ebx,
 956                    uint32_t *ecx, uint32_t *edx);
 957 int cpu_x86_register(X86CPU *cpu, const char *cpu_model);
 958 void cpu_clear_apic_feature(CPUX86State *env);
 959 void host_cpuid(uint32_t function, uint32_t count,
 960                 uint32_t *eax, uint32_t *ebx, uint32_t *ecx, uint32_t *edx);
 961
 962 /* helper.c */
 963 int cpu_x86_handle_mmu_fault(CPUX86State *env, target_ulong addr,
 964                              int is_write, int mmu_idx);
 965 #define cpu_handle_mmu_fault cpu_x86_handle_mmu_fault
 966 void cpu_x86_set_a20(CPUX86State *env, int a20_state);
 967
 968 static inline int hw_breakpoint_enabled(unsigned long dr7, int index)
 969 {
 970     return (dr7 >> (index * 2)) & 3;
 971 }
 972
 973 static inline int hw_breakpoint_type(unsigned long dr7, int index)
 974 {
 975     return (dr7 >> (DR7_TYPE_SHIFT + (index * 4))) & 3;
 976 }
 977
 978 static inline int hw_breakpoint_len(unsigned long dr7, int index)
 979 {
 980     int len = ((dr7 >> (DR7_LEN_SHIFT + (index * 4))) & 3);
 981     return (len == 2) ? 8 : len + 1;
 982 }
 983
 984 void hw_breakpoint_insert(CPUX86State *env, int index);
 985 void hw_breakpoint_remove(CPUX86State *env, int index);
 986 int check_hw_breakpoints(CPUX86State *env, int force_dr6_update);
 987 void breakpoint_handler(CPUX86State *env);
 988
 989 /* will be suppressed */
 990 void cpu_x86_update_cr0(CPUX86State *env, uint32_t new_cr0);
 991 void cpu_x86_update_cr3(CPUX86State *env, target_ulong new_cr3);
 992 void cpu_x86_update_cr4(CPUX86State *env, uint32_t new_cr4);
 993
 994 /* hw/pc.c */
 995 void cpu_smm_update(CPUX86State *env);
 996 uint64_t cpu_get_tsc(CPUX86State *env);
 997
 998 #define TARGET_PAGE_BITS 12
 999
1000 #ifdef TARGET_X86_64
1001 #define TARGET_PHYS_ADDR_SPACE_BITS 52
1002 /* ??? This is really 48 bits, sign-extended, but the only thing
1003    accessible to userland with bit 48 set is the VSYSCALL, and that
1004    is handled via other mechanisms.  */
1005 #define TARGET_VIRT_ADDR_SPACE_BITS 47
1006 #else
1007 #define TARGET_PHYS_ADDR_SPACE_BITS 36
1008 #define TARGET_VIRT_ADDR_SPACE_BITS 32
1009 #endif
1010
1011 static inline CPUX86State *cpu_init(const char *cpu_model)
1012 {
1013     X86CPU *cpu = cpu_x86_init(cpu_model);
1014     if (cpu == NULL) {
1015         return NULL;
1016     }
1017     return &cpu->env;
1018 }
1019
1020 #define cpu_exec cpu_x86_exec
1021 #define cpu_gen_code cpu_x86_gen_code
1022 #define cpu_signal_handler cpu_x86_signal_handler
1023 #define cpu_list x86_cpu_list
1024 #define cpudef_setup    x86_cpudef_setup
1025
1026 #define CPU_SAVE_VERSION 12
1027
1028 /* MMU modes definitions */
1029 #define MMU_MODE0_SUFFIX _kernel
1030 #define MMU_MODE1_SUFFIX _user
1031 #define MMU_MODE2_SUFFIX _ksmap /* Kernel with SMAP override */
1032 #define MMU_KERNEL_IDX  0
1033 #define MMU_USER_IDX    1
1034 #define MMU_KSMAP_IDX   2
1035 static inline int cpu_mmu_index (CPUX86State *env)
1036 {
1037     return (env->hflags & HF_CPL_MASK) == 3 ? MMU_USER_IDX :
1038         ((env->hflags & HF_SMAP_MASK) && (env->eflags & AC_MASK))
1039         ? MMU_KSMAP_IDX : MMU_KERNEL_IDX;
1040 }
1041
1042 #undef EAX
1043 #define EAX (env->regs[R_EAX])
1044 #undef ECX
1045 #define ECX (env->regs[R_ECX])
1046 #undef EDX
1047 #define EDX (env->regs[R_EDX])
1048 #undef EBX
1049 #define EBX (env->regs[R_EBX])
1050 #undef ESP
1051 #define ESP (env->regs[R_ESP])
1052 #undef EBP
1053 #define EBP (env->regs[R_EBP])
1054 #undef ESI
1055 #define ESI (env->regs[R_ESI])
1056 #undef EDI
1057 #define EDI (env->regs[R_EDI])
1058 #undef EIP
1059 #define EIP (env->eip)
1060 #define DF  (env->df)
1061
1062 #define CC_SRC (env->cc_src)
1063 #define CC_DST (env->cc_dst)
1064 #define CC_OP  (env->cc_op)
1065
1066 /* n must be a constant to be efficient */
1067 static inline target_long lshift(target_long x, int n)
1068 {
1069     if (n >= 0) {
1070         return x << n;
1071     } else {
1072         return x >> (-n);
1073     }
1074 }
1075
1076 /* float macros */
1077 #define FT0    (env->ft0)
1078 #define ST0    (env->fpregs[env->fpstt].d)
1079 #define ST(n)  (env->fpregs[(env->fpstt + (n)) & 7].d)
1080 #define ST1    ST(1)
1081
1082 /* translate.c */
1083 void optimize_flags_init(void);
1084
1085 #if defined(CONFIG_USER_ONLY)
1086 static inline void cpu_clone_regs(CPUX86State *env, target_ulong newsp)
1087 {
1088     if (newsp)
1089         env->regs[R_ESP] = newsp;
1090     env->regs[R_EAX] = 0;
1091 }
1092 #endif
1093
1094 #include "cpu-all.h"
1095 #include "svm.h"
1096
1097 #if !defined(CONFIG_USER_ONLY)
1098 #include "hw/apic.h"
1099 #endif
1100
1101 static inline bool cpu_has_work(CPUX86State *env)
1102 {
1103     return ((env->interrupt_request & (CPU_INTERRUPT_HARD |
1104                                        CPU_INTERRUPT_POLL)) &&
1105             (env->eflags & IF_MASK)) ||
1106            (env->interrupt_request & (CPU_INTERRUPT_NMI |
1107                                       CPU_INTERRUPT_INIT |
1108                                       CPU_INTERRUPT_SIPI |
1109                                       CPU_INTERRUPT_MCE));
1110 }
1111
1112 #include "exec-all.h"
1113
1114 static inline void cpu_pc_from_tb(CPUX86State *env, TranslationBlock *tb)
1115 {
1116     env->eip = tb->pc - tb->cs_base;
1117 }
1118
1119 static inline void cpu_get_tb_cpu_state(CPUX86State *env, target_ulong *pc,
1120                                         target_ulong *cs_base, int *flags)
1121 {
1122     *cs_base = env->segs[R_CS].base;
1123     *pc = *cs_base + env->eip;
1124     *flags = env->hflags |
1125         (env->eflags & (IOPL_MASK | TF_MASK | RF_MASK | VM_MASK | AC_MASK));
1126 }
1127
1128 void do_cpu_init(X86CPU *cpu);
1129 void do_cpu_sipi(X86CPU *cpu);
1130
1131 #define MCE_INJECT_BROADCAST    1
1132 #define MCE_INJECT_UNCOND_AO    2
1133
1134 void cpu_x86_inject_mce(Monitor *mon, CPUX86State *cenv, int bank,
1135                         uint64_t status, uint64_t mcg_status, uint64_t addr,
1136                         uint64_t misc, int flags);
1137
1138 /* excp_helper.c */
1139 void QEMU_NORETURN raise_exception(CPUX86State *env, int exception_index);
1140 void QEMU_NORETURN raise_exception_err(CPUX86State *env, int exception_index,
1141                                        int error_code);
1142 void QEMU_NORETURN raise_interrupt(CPUX86State *nenv, int intno, int is_int,
1143                                    int error_code, int next_eip_addend);
1144
1145 /* cc_helper.c */
1146 extern const uint8_t parity_table[256];
1147 uint32_t cpu_cc_compute_all(CPUX86State *env1, int op);
1148
1149 static inline uint32_t cpu_compute_eflags(CPUX86State *env)
1150 {
1151     return env->eflags | cpu_cc_compute_all(env, CC_OP) | (DF & DF_MASK);
1152 }
1153
1154 /* NOTE: CC_OP must be modified manually to CC_OP_EFLAGS */
1155 static inline void cpu_load_eflags(CPUX86State *env, int eflags,
1156                                    int update_mask)
1157 {
1158     CC_SRC = eflags & (CC_O | CC_S | CC_Z | CC_A | CC_P | CC_C);
1159     DF = 1 - (2 * ((eflags >> 10) & 1));
1160     env->eflags = (env->eflags & ~update_mask) |
1161         (eflags & update_mask) | 0x2;
1162 }
1163
1164 /* load efer and update the corresponding hflags. XXX: do consistency
1165    checks with cpuid bits? */
1166 static inline void cpu_load_efer(CPUX86State *env, uint64_t val)
1167 {
1168     env->efer = val;
1169     env->hflags &= ~(HF_LMA_MASK | HF_SVME_MASK);
1170     if (env->efer & MSR_EFER_LMA) {
1171         env->hflags |= HF_LMA_MASK;
1172     }
1173     if (env->efer & MSR_EFER_SVME) {
1174         env->hflags |= HF_SVME_MASK;
1175     }
1176 }
1177
1178 /* svm_helper.c */
1179 void cpu_svm_check_intercept_param(CPUX86State *env1, uint32_t type,
1180                                    uint64_t param);
1181 void cpu_vmexit(CPUX86State *nenv, uint32_t exit_code, uint64_t exit_info_1);
1182
1183 /* op_helper.c */
1184 void do_interrupt(CPUX86State *env);
1185 void do_interrupt_x86_hardirq(CPUX86State *env, int intno, int is_hw);
1186
1187 void do_smm_enter(CPUX86State *env1);
1188
1189 void cpu_report_tpr_access(CPUX86State *env, TPRAccess access);
1190
1191 void enable_kvm_pv_eoi(void);
1192
1193 #endif /* CPU_I386_H */