]> Git Repo - qemu.git/blob - target-arm/cpu.h
cpus: protect work list with work_mutex
[qemu.git] / target-arm / cpu.h
1 /*
2  * ARM virtual CPU header
3  *
4  *  Copyright (c) 2003 Fabrice Bellard
5  *
6  * This library is free software; you can redistribute it and/or
7  * modify it under the terms of the GNU Lesser General Public
8  * License as published by the Free Software Foundation; either
9  * version 2 of the License, or (at your option) any later version.
10  *
11  * This library is distributed in the hope that it will be useful,
12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
14  * Lesser General Public License for more details.
15  *
16  * You should have received a copy of the GNU Lesser General Public
17  * License along with this library; if not, see <http://www.gnu.org/licenses/>.
18  */
19 #ifndef CPU_ARM_H
20 #define CPU_ARM_H
21
22 #include "config.h"
23
24 #include "kvm-consts.h"
25
26 #if defined(TARGET_AARCH64)
27   /* AArch64 definitions */
28 #  define TARGET_LONG_BITS 64
29 #  define ELF_MACHINE EM_AARCH64
30 #else
31 #  define TARGET_LONG_BITS 32
32 #  define ELF_MACHINE EM_ARM
33 #endif
34
35 #define TARGET_IS_BIENDIAN 1
36
37 #define CPUArchState struct CPUARMState
38
39 #include "qemu-common.h"
40 #include "exec/cpu-defs.h"
41
42 #include "fpu/softfloat.h"
43
44 #define EXCP_UDEF            1   /* undefined instruction */
45 #define EXCP_SWI             2   /* software interrupt */
46 #define EXCP_PREFETCH_ABORT  3
47 #define EXCP_DATA_ABORT      4
48 #define EXCP_IRQ             5
49 #define EXCP_FIQ             6
50 #define EXCP_BKPT            7
51 #define EXCP_EXCEPTION_EXIT  8   /* Return from v7M exception.  */
52 #define EXCP_KERNEL_TRAP     9   /* Jumped to kernel code page.  */
53 #define EXCP_STREX          10
54 #define EXCP_HVC            11   /* HyperVisor Call */
55 #define EXCP_HYP_TRAP       12
56 #define EXCP_SMC            13   /* Secure Monitor Call */
57 #define EXCP_VIRQ           14
58 #define EXCP_VFIQ           15
59
60 #define ARMV7M_EXCP_RESET   1
61 #define ARMV7M_EXCP_NMI     2
62 #define ARMV7M_EXCP_HARD    3
63 #define ARMV7M_EXCP_MEM     4
64 #define ARMV7M_EXCP_BUS     5
65 #define ARMV7M_EXCP_USAGE   6
66 #define ARMV7M_EXCP_SVC     11
67 #define ARMV7M_EXCP_DEBUG   12
68 #define ARMV7M_EXCP_PENDSV  14
69 #define ARMV7M_EXCP_SYSTICK 15
70
71 /* ARM-specific interrupt pending bits.  */
72 #define CPU_INTERRUPT_FIQ   CPU_INTERRUPT_TGT_EXT_1
73 #define CPU_INTERRUPT_VIRQ  CPU_INTERRUPT_TGT_EXT_2
74 #define CPU_INTERRUPT_VFIQ  CPU_INTERRUPT_TGT_EXT_3
75
76 /* The usual mapping for an AArch64 system register to its AArch32
77  * counterpart is for the 32 bit world to have access to the lower
78  * half only (with writes leaving the upper half untouched). It's
79  * therefore useful to be able to pass TCG the offset of the least
80  * significant half of a uint64_t struct member.
81  */
82 #ifdef HOST_WORDS_BIGENDIAN
83 #define offsetoflow32(S, M) (offsetof(S, M) + sizeof(uint32_t))
84 #define offsetofhigh32(S, M) offsetof(S, M)
85 #else
86 #define offsetoflow32(S, M) offsetof(S, M)
87 #define offsetofhigh32(S, M) (offsetof(S, M) + sizeof(uint32_t))
88 #endif
89
90 /* Meanings of the ARMCPU object's four inbound GPIO lines */
91 #define ARM_CPU_IRQ 0
92 #define ARM_CPU_FIQ 1
93 #define ARM_CPU_VIRQ 2
94 #define ARM_CPU_VFIQ 3
95
96 struct arm_boot_info;
97
98 #define NB_MMU_MODES 7
99
100 /* We currently assume float and double are IEEE single and double
101    precision respectively.
102    Doing runtime conversions is tricky because VFP registers may contain
103    integer values (eg. as the result of a FTOSI instruction).
104    s<2n> maps to the least significant half of d<n>
105    s<2n+1> maps to the most significant half of d<n>
106  */
107
108 /* CPU state for each instance of a generic timer (in cp15 c14) */
109 typedef struct ARMGenericTimer {
110     uint64_t cval; /* Timer CompareValue register */
111     uint64_t ctl; /* Timer Control register */
112 } ARMGenericTimer;
113
114 #define GTIMER_PHYS 0
115 #define GTIMER_VIRT 1
116 #define GTIMER_HYP  2
117 #define GTIMER_SEC  3
118 #define NUM_GTIMERS 4
119
120 typedef struct {
121     uint64_t raw_tcr;
122     uint32_t mask;
123     uint32_t base_mask;
124 } TCR;
125
126 typedef struct CPUARMState {
127     /* Regs for current mode.  */
128     uint32_t regs[16];
129
130     /* 32/64 switch only happens when taking and returning from
131      * exceptions so the overlap semantics are taken care of then
132      * instead of having a complicated union.
133      */
134     /* Regs for A64 mode.  */
135     uint64_t xregs[32];
136     uint64_t pc;
137     /* PSTATE isn't an architectural register for ARMv8. However, it is
138      * convenient for us to assemble the underlying state into a 32 bit format
139      * identical to the architectural format used for the SPSR. (This is also
140      * what the Linux kernel's 'pstate' field in signal handlers and KVM's
141      * 'pstate' register are.) Of the PSTATE bits:
142      *  NZCV are kept in the split out env->CF/VF/NF/ZF, (which have the same
143      *    semantics as for AArch32, as described in the comments on each field)
144      *  nRW (also known as M[4]) is kept, inverted, in env->aarch64
145      *  DAIF (exception masks) are kept in env->daif
146      *  all other bits are stored in their correct places in env->pstate
147      */
148     uint32_t pstate;
149     uint32_t aarch64; /* 1 if CPU is in aarch64 state; inverse of PSTATE.nRW */
150
151     /* Frequently accessed CPSR bits are stored separately for efficiency.
152        This contains all the other bits.  Use cpsr_{read,write} to access
153        the whole CPSR.  */
154     uint32_t uncached_cpsr;
155     uint32_t spsr;
156
157     /* Banked registers.  */
158     uint64_t banked_spsr[8];
159     uint32_t banked_r13[8];
160     uint32_t banked_r14[8];
161
162     /* These hold r8-r12.  */
163     uint32_t usr_regs[5];
164     uint32_t fiq_regs[5];
165
166     /* cpsr flag cache for faster execution */
167     uint32_t CF; /* 0 or 1 */
168     uint32_t VF; /* V is the bit 31. All other bits are undefined */
169     uint32_t NF; /* N is bit 31. All other bits are undefined.  */
170     uint32_t ZF; /* Z set if zero.  */
171     uint32_t QF; /* 0 or 1 */
172     uint32_t GE; /* cpsr[19:16] */
173     uint32_t thumb; /* cpsr[5]. 0 = arm mode, 1 = thumb mode. */
174     uint32_t condexec_bits; /* IT bits.  cpsr[15:10,26:25].  */
175     uint64_t daif; /* exception masks, in the bits they are in in PSTATE */
176
177     uint64_t elr_el[4]; /* AArch64 exception link regs  */
178     uint64_t sp_el[4]; /* AArch64 banked stack pointers */
179
180     /* System control coprocessor (cp15) */
181     struct {
182         uint32_t c0_cpuid;
183         union { /* Cache size selection */
184             struct {
185                 uint64_t _unused_csselr0;
186                 uint64_t csselr_ns;
187                 uint64_t _unused_csselr1;
188                 uint64_t csselr_s;
189             };
190             uint64_t csselr_el[4];
191         };
192         union { /* System control register. */
193             struct {
194                 uint64_t _unused_sctlr;
195                 uint64_t sctlr_ns;
196                 uint64_t hsctlr;
197                 uint64_t sctlr_s;
198             };
199             uint64_t sctlr_el[4];
200         };
201         uint64_t cpacr_el1; /* Architectural feature access control register */
202         uint64_t cptr_el[4];  /* ARMv8 feature trap registers */
203         uint32_t c1_xscaleauxcr; /* XScale auxiliary control register.  */
204         uint64_t sder; /* Secure debug enable register. */
205         uint32_t nsacr; /* Non-secure access control register. */
206         union { /* MMU translation table base 0. */
207             struct {
208                 uint64_t _unused_ttbr0_0;
209                 uint64_t ttbr0_ns;
210                 uint64_t _unused_ttbr0_1;
211                 uint64_t ttbr0_s;
212             };
213             uint64_t ttbr0_el[4];
214         };
215         union { /* MMU translation table base 1. */
216             struct {
217                 uint64_t _unused_ttbr1_0;
218                 uint64_t ttbr1_ns;
219                 uint64_t _unused_ttbr1_1;
220                 uint64_t ttbr1_s;
221             };
222             uint64_t ttbr1_el[4];
223         };
224         /* MMU translation table base control. */
225         TCR tcr_el[4];
226         uint32_t c2_data; /* MPU data cachable bits.  */
227         uint32_t c2_insn; /* MPU instruction cachable bits.  */
228         union { /* MMU domain access control register
229                  * MPU write buffer control.
230                  */
231             struct {
232                 uint64_t dacr_ns;
233                 uint64_t dacr_s;
234             };
235             struct {
236                 uint64_t dacr32_el2;
237             };
238         };
239         uint32_t pmsav5_data_ap; /* PMSAv5 MPU data access permissions */
240         uint32_t pmsav5_insn_ap; /* PMSAv5 MPU insn access permissions */
241         uint64_t hcr_el2; /* Hypervisor configuration register */
242         uint64_t scr_el3; /* Secure configuration register.  */
243         union { /* Fault status registers.  */
244             struct {
245                 uint64_t ifsr_ns;
246                 uint64_t ifsr_s;
247             };
248             struct {
249                 uint64_t ifsr32_el2;
250             };
251         };
252         union {
253             struct {
254                 uint64_t _unused_dfsr;
255                 uint64_t dfsr_ns;
256                 uint64_t hsr;
257                 uint64_t dfsr_s;
258             };
259             uint64_t esr_el[4];
260         };
261         uint32_t c6_region[8]; /* MPU base/size registers.  */
262         union { /* Fault address registers. */
263             struct {
264                 uint64_t _unused_far0;
265 #ifdef HOST_WORDS_BIGENDIAN
266                 uint32_t ifar_ns;
267                 uint32_t dfar_ns;
268                 uint32_t ifar_s;
269                 uint32_t dfar_s;
270 #else
271                 uint32_t dfar_ns;
272                 uint32_t ifar_ns;
273                 uint32_t dfar_s;
274                 uint32_t ifar_s;
275 #endif
276                 uint64_t _unused_far3;
277             };
278             uint64_t far_el[4];
279         };
280         union { /* Translation result. */
281             struct {
282                 uint64_t _unused_par_0;
283                 uint64_t par_ns;
284                 uint64_t _unused_par_1;
285                 uint64_t par_s;
286             };
287             uint64_t par_el[4];
288         };
289
290         uint32_t c6_rgnr;
291
292         uint32_t c9_insn; /* Cache lockdown registers.  */
293         uint32_t c9_data;
294         uint64_t c9_pmcr; /* performance monitor control register */
295         uint64_t c9_pmcnten; /* perf monitor counter enables */
296         uint32_t c9_pmovsr; /* perf monitor overflow status */
297         uint32_t c9_pmxevtyper; /* perf monitor event type */
298         uint32_t c9_pmuserenr; /* perf monitor user enable */
299         uint32_t c9_pminten; /* perf monitor interrupt enables */
300         union { /* Memory attribute redirection */
301             struct {
302 #ifdef HOST_WORDS_BIGENDIAN
303                 uint64_t _unused_mair_0;
304                 uint32_t mair1_ns;
305                 uint32_t mair0_ns;
306                 uint64_t _unused_mair_1;
307                 uint32_t mair1_s;
308                 uint32_t mair0_s;
309 #else
310                 uint64_t _unused_mair_0;
311                 uint32_t mair0_ns;
312                 uint32_t mair1_ns;
313                 uint64_t _unused_mair_1;
314                 uint32_t mair0_s;
315                 uint32_t mair1_s;
316 #endif
317             };
318             uint64_t mair_el[4];
319         };
320         union { /* vector base address register */
321             struct {
322                 uint64_t _unused_vbar;
323                 uint64_t vbar_ns;
324                 uint64_t hvbar;
325                 uint64_t vbar_s;
326             };
327             uint64_t vbar_el[4];
328         };
329         uint32_t mvbar; /* (monitor) vector base address register */
330         struct { /* FCSE PID. */
331             uint32_t fcseidr_ns;
332             uint32_t fcseidr_s;
333         };
334         union { /* Context ID. */
335             struct {
336                 uint64_t _unused_contextidr_0;
337                 uint64_t contextidr_ns;
338                 uint64_t _unused_contextidr_1;
339                 uint64_t contextidr_s;
340             };
341             uint64_t contextidr_el[4];
342         };
343         union { /* User RW Thread register. */
344             struct {
345                 uint64_t tpidrurw_ns;
346                 uint64_t tpidrprw_ns;
347                 uint64_t htpidr;
348                 uint64_t _tpidr_el3;
349             };
350             uint64_t tpidr_el[4];
351         };
352         /* The secure banks of these registers don't map anywhere */
353         uint64_t tpidrurw_s;
354         uint64_t tpidrprw_s;
355         uint64_t tpidruro_s;
356
357         union { /* User RO Thread register. */
358             uint64_t tpidruro_ns;
359             uint64_t tpidrro_el[1];
360         };
361         uint64_t c14_cntfrq; /* Counter Frequency register */
362         uint64_t c14_cntkctl; /* Timer Control register */
363         uint32_t cnthctl_el2; /* Counter/Timer Hyp Control register */
364         uint64_t cntvoff_el2; /* Counter Virtual Offset register */
365         ARMGenericTimer c14_timer[NUM_GTIMERS];
366         uint32_t c15_cpar; /* XScale Coprocessor Access Register */
367         uint32_t c15_ticonfig; /* TI925T configuration byte.  */
368         uint32_t c15_i_max; /* Maximum D-cache dirty line index.  */
369         uint32_t c15_i_min; /* Minimum D-cache dirty line index.  */
370         uint32_t c15_threadid; /* TI debugger thread-ID.  */
371         uint32_t c15_config_base_address; /* SCU base address.  */
372         uint32_t c15_diagnostic; /* diagnostic register */
373         uint32_t c15_power_diagnostic;
374         uint32_t c15_power_control; /* power control */
375         uint64_t dbgbvr[16]; /* breakpoint value registers */
376         uint64_t dbgbcr[16]; /* breakpoint control registers */
377         uint64_t dbgwvr[16]; /* watchpoint value registers */
378         uint64_t dbgwcr[16]; /* watchpoint control registers */
379         uint64_t mdscr_el1;
380         /* If the counter is enabled, this stores the last time the counter
381          * was reset. Otherwise it stores the counter value
382          */
383         uint64_t c15_ccnt;
384         uint64_t pmccfiltr_el0; /* Performance Monitor Filter Register */
385     } cp15;
386
387     struct {
388         uint32_t other_sp;
389         uint32_t vecbase;
390         uint32_t basepri;
391         uint32_t control;
392         int current_sp;
393         int exception;
394     } v7m;
395
396     /* Information associated with an exception about to be taken:
397      * code which raises an exception must set cs->exception_index and
398      * the relevant parts of this structure; the cpu_do_interrupt function
399      * will then set the guest-visible registers as part of the exception
400      * entry process.
401      */
402     struct {
403         uint32_t syndrome; /* AArch64 format syndrome register */
404         uint32_t fsr; /* AArch32 format fault status register info */
405         uint64_t vaddress; /* virtual addr associated with exception, if any */
406         uint32_t target_el; /* EL the exception should be targeted for */
407         /* If we implement EL2 we will also need to store information
408          * about the intermediate physical address for stage 2 faults.
409          */
410     } exception;
411
412     /* Thumb-2 EE state.  */
413     uint32_t teecr;
414     uint32_t teehbr;
415
416     /* VFP coprocessor state.  */
417     struct {
418         /* VFP/Neon register state. Note that the mapping between S, D and Q
419          * views of the register bank differs between AArch64 and AArch32:
420          * In AArch32:
421          *  Qn = regs[2n+1]:regs[2n]
422          *  Dn = regs[n]
423          *  Sn = regs[n/2] bits 31..0 for even n, and bits 63..32 for odd n
424          * (and regs[32] to regs[63] are inaccessible)
425          * In AArch64:
426          *  Qn = regs[2n+1]:regs[2n]
427          *  Dn = regs[2n]
428          *  Sn = regs[2n] bits 31..0
429          * This corresponds to the architecturally defined mapping between
430          * the two execution states, and means we do not need to explicitly
431          * map these registers when changing states.
432          */
433         float64 regs[64];
434
435         uint32_t xregs[16];
436         /* We store these fpcsr fields separately for convenience.  */
437         int vec_len;
438         int vec_stride;
439
440         /* scratch space when Tn are not sufficient.  */
441         uint32_t scratch[8];
442
443         /* fp_status is the "normal" fp status. standard_fp_status retains
444          * values corresponding to the ARM "Standard FPSCR Value", ie
445          * default-NaN, flush-to-zero, round-to-nearest and is used by
446          * any operations (generally Neon) which the architecture defines
447          * as controlled by the standard FPSCR value rather than the FPSCR.
448          *
449          * To avoid having to transfer exception bits around, we simply
450          * say that the FPSCR cumulative exception flags are the logical
451          * OR of the flags in the two fp statuses. This relies on the
452          * only thing which needs to read the exception flags being
453          * an explicit FPSCR read.
454          */
455         float_status fp_status;
456         float_status standard_fp_status;
457     } vfp;
458     uint64_t exclusive_addr;
459     uint64_t exclusive_val;
460     uint64_t exclusive_high;
461 #if defined(CONFIG_USER_ONLY)
462     uint64_t exclusive_test;
463     uint32_t exclusive_info;
464 #endif
465
466     /* iwMMXt coprocessor state.  */
467     struct {
468         uint64_t regs[16];
469         uint64_t val;
470
471         uint32_t cregs[16];
472     } iwmmxt;
473
474     /* For mixed endian mode.  */
475     bool bswap_code;
476
477 #if defined(CONFIG_USER_ONLY)
478     /* For usermode syscall translation.  */
479     int eabi;
480 #endif
481
482     struct CPUBreakpoint *cpu_breakpoint[16];
483     struct CPUWatchpoint *cpu_watchpoint[16];
484
485     CPU_COMMON
486
487     /* These fields after the common ones so they are preserved on reset.  */
488
489     /* Internal CPU feature flags.  */
490     uint64_t features;
491
492     /* PMSAv7 MPU */
493     struct {
494         uint32_t *drbar;
495         uint32_t *drsr;
496         uint32_t *dracr;
497     } pmsav7;
498
499     void *nvic;
500     const struct arm_boot_info *boot_info;
501 } CPUARMState;
502
503 #include "cpu-qom.h"
504
505 ARMCPU *cpu_arm_init(const char *cpu_model);
506 int cpu_arm_exec(CPUState *cpu);
507 uint32_t do_arm_semihosting(CPUARMState *env);
508 void aarch64_sync_32_to_64(CPUARMState *env);
509 void aarch64_sync_64_to_32(CPUARMState *env);
510
511 static inline bool is_a64(CPUARMState *env)
512 {
513     return env->aarch64;
514 }
515
516 /* you can call this signal handler from your SIGBUS and SIGSEGV
517    signal handlers to inform the virtual CPU of exceptions. non zero
518    is returned if the signal was handled by the virtual CPU.  */
519 int cpu_arm_signal_handler(int host_signum, void *pinfo,
520                            void *puc);
521
522 /**
523  * pmccntr_sync
524  * @env: CPUARMState
525  *
526  * Synchronises the counter in the PMCCNTR. This must always be called twice,
527  * once before any action that might affect the timer and again afterwards.
528  * The function is used to swap the state of the register if required.
529  * This only happens when not in user mode (!CONFIG_USER_ONLY)
530  */
531 void pmccntr_sync(CPUARMState *env);
532
533 /* SCTLR bit meanings. Several bits have been reused in newer
534  * versions of the architecture; in that case we define constants
535  * for both old and new bit meanings. Code which tests against those
536  * bits should probably check or otherwise arrange that the CPU
537  * is the architectural version it expects.
538  */
539 #define SCTLR_M       (1U << 0)
540 #define SCTLR_A       (1U << 1)
541 #define SCTLR_C       (1U << 2)
542 #define SCTLR_W       (1U << 3) /* up to v6; RAO in v7 */
543 #define SCTLR_SA      (1U << 3)
544 #define SCTLR_P       (1U << 4) /* up to v5; RAO in v6 and v7 */
545 #define SCTLR_SA0     (1U << 4) /* v8 onward, AArch64 only */
546 #define SCTLR_D       (1U << 5) /* up to v5; RAO in v6 */
547 #define SCTLR_CP15BEN (1U << 5) /* v7 onward */
548 #define SCTLR_L       (1U << 6) /* up to v5; RAO in v6 and v7; RAZ in v8 */
549 #define SCTLR_B       (1U << 7) /* up to v6; RAZ in v7 */
550 #define SCTLR_ITD     (1U << 7) /* v8 onward */
551 #define SCTLR_S       (1U << 8) /* up to v6; RAZ in v7 */
552 #define SCTLR_SED     (1U << 8) /* v8 onward */
553 #define SCTLR_R       (1U << 9) /* up to v6; RAZ in v7 */
554 #define SCTLR_UMA     (1U << 9) /* v8 onward, AArch64 only */
555 #define SCTLR_F       (1U << 10) /* up to v6 */
556 #define SCTLR_SW      (1U << 10) /* v7 onward */
557 #define SCTLR_Z       (1U << 11)
558 #define SCTLR_I       (1U << 12)
559 #define SCTLR_V       (1U << 13)
560 #define SCTLR_RR      (1U << 14) /* up to v7 */
561 #define SCTLR_DZE     (1U << 14) /* v8 onward, AArch64 only */
562 #define SCTLR_L4      (1U << 15) /* up to v6; RAZ in v7 */
563 #define SCTLR_UCT     (1U << 15) /* v8 onward, AArch64 only */
564 #define SCTLR_DT      (1U << 16) /* up to ??, RAO in v6 and v7 */
565 #define SCTLR_nTWI    (1U << 16) /* v8 onward */
566 #define SCTLR_HA      (1U << 17)
567 #define SCTLR_BR      (1U << 17) /* PMSA only */
568 #define SCTLR_IT      (1U << 18) /* up to ??, RAO in v6 and v7 */
569 #define SCTLR_nTWE    (1U << 18) /* v8 onward */
570 #define SCTLR_WXN     (1U << 19)
571 #define SCTLR_ST      (1U << 20) /* up to ??, RAZ in v6 */
572 #define SCTLR_UWXN    (1U << 20) /* v7 onward */
573 #define SCTLR_FI      (1U << 21)
574 #define SCTLR_U       (1U << 22)
575 #define SCTLR_XP      (1U << 23) /* up to v6; v7 onward RAO */
576 #define SCTLR_VE      (1U << 24) /* up to v7 */
577 #define SCTLR_E0E     (1U << 24) /* v8 onward, AArch64 only */
578 #define SCTLR_EE      (1U << 25)
579 #define SCTLR_L2      (1U << 26) /* up to v6, RAZ in v7 */
580 #define SCTLR_UCI     (1U << 26) /* v8 onward, AArch64 only */
581 #define SCTLR_NMFI    (1U << 27)
582 #define SCTLR_TRE     (1U << 28)
583 #define SCTLR_AFE     (1U << 29)
584 #define SCTLR_TE      (1U << 30)
585
586 #define CPTR_TCPAC    (1U << 31)
587 #define CPTR_TTA      (1U << 20)
588 #define CPTR_TFP      (1U << 10)
589
590 #define CPSR_M (0x1fU)
591 #define CPSR_T (1U << 5)
592 #define CPSR_F (1U << 6)
593 #define CPSR_I (1U << 7)
594 #define CPSR_A (1U << 8)
595 #define CPSR_E (1U << 9)
596 #define CPSR_IT_2_7 (0xfc00U)
597 #define CPSR_GE (0xfU << 16)
598 #define CPSR_IL (1U << 20)
599 /* Note that the RESERVED bits include bit 21, which is PSTATE_SS in
600  * an AArch64 SPSR but RES0 in AArch32 SPSR and CPSR. In QEMU we use
601  * env->uncached_cpsr bit 21 to store PSTATE.SS when executing in AArch32,
602  * where it is live state but not accessible to the AArch32 code.
603  */
604 #define CPSR_RESERVED (0x7U << 21)
605 #define CPSR_J (1U << 24)
606 #define CPSR_IT_0_1 (3U << 25)
607 #define CPSR_Q (1U << 27)
608 #define CPSR_V (1U << 28)
609 #define CPSR_C (1U << 29)
610 #define CPSR_Z (1U << 30)
611 #define CPSR_N (1U << 31)
612 #define CPSR_NZCV (CPSR_N | CPSR_Z | CPSR_C | CPSR_V)
613 #define CPSR_AIF (CPSR_A | CPSR_I | CPSR_F)
614
615 #define CPSR_IT (CPSR_IT_0_1 | CPSR_IT_2_7)
616 #define CACHED_CPSR_BITS (CPSR_T | CPSR_AIF | CPSR_GE | CPSR_IT | CPSR_Q \
617     | CPSR_NZCV)
618 /* Bits writable in user mode.  */
619 #define CPSR_USER (CPSR_NZCV | CPSR_Q | CPSR_GE)
620 /* Execution state bits.  MRS read as zero, MSR writes ignored.  */
621 #define CPSR_EXEC (CPSR_T | CPSR_IT | CPSR_J | CPSR_IL)
622 /* Mask of bits which may be set by exception return copying them from SPSR */
623 #define CPSR_ERET_MASK (~CPSR_RESERVED)
624
625 #define TTBCR_N      (7U << 0) /* TTBCR.EAE==0 */
626 #define TTBCR_T0SZ   (7U << 0) /* TTBCR.EAE==1 */
627 #define TTBCR_PD0    (1U << 4)
628 #define TTBCR_PD1    (1U << 5)
629 #define TTBCR_EPD0   (1U << 7)
630 #define TTBCR_IRGN0  (3U << 8)
631 #define TTBCR_ORGN0  (3U << 10)
632 #define TTBCR_SH0    (3U << 12)
633 #define TTBCR_T1SZ   (3U << 16)
634 #define TTBCR_A1     (1U << 22)
635 #define TTBCR_EPD1   (1U << 23)
636 #define TTBCR_IRGN1  (3U << 24)
637 #define TTBCR_ORGN1  (3U << 26)
638 #define TTBCR_SH1    (1U << 28)
639 #define TTBCR_EAE    (1U << 31)
640
641 /* Bit definitions for ARMv8 SPSR (PSTATE) format.
642  * Only these are valid when in AArch64 mode; in
643  * AArch32 mode SPSRs are basically CPSR-format.
644  */
645 #define PSTATE_SP (1U)
646 #define PSTATE_M (0xFU)
647 #define PSTATE_nRW (1U << 4)
648 #define PSTATE_F (1U << 6)
649 #define PSTATE_I (1U << 7)
650 #define PSTATE_A (1U << 8)
651 #define PSTATE_D (1U << 9)
652 #define PSTATE_IL (1U << 20)
653 #define PSTATE_SS (1U << 21)
654 #define PSTATE_V (1U << 28)
655 #define PSTATE_C (1U << 29)
656 #define PSTATE_Z (1U << 30)
657 #define PSTATE_N (1U << 31)
658 #define PSTATE_NZCV (PSTATE_N | PSTATE_Z | PSTATE_C | PSTATE_V)
659 #define PSTATE_DAIF (PSTATE_D | PSTATE_A | PSTATE_I | PSTATE_F)
660 #define CACHED_PSTATE_BITS (PSTATE_NZCV | PSTATE_DAIF)
661 /* Mode values for AArch64 */
662 #define PSTATE_MODE_EL3h 13
663 #define PSTATE_MODE_EL3t 12
664 #define PSTATE_MODE_EL2h 9
665 #define PSTATE_MODE_EL2t 8
666 #define PSTATE_MODE_EL1h 5
667 #define PSTATE_MODE_EL1t 4
668 #define PSTATE_MODE_EL0t 0
669
670 /* Map EL and handler into a PSTATE_MODE.  */
671 static inline unsigned int aarch64_pstate_mode(unsigned int el, bool handler)
672 {
673     return (el << 2) | handler;
674 }
675
676 /* Return the current PSTATE value. For the moment we don't support 32<->64 bit
677  * interprocessing, so we don't attempt to sync with the cpsr state used by
678  * the 32 bit decoder.
679  */
680 static inline uint32_t pstate_read(CPUARMState *env)
681 {
682     int ZF;
683
684     ZF = (env->ZF == 0);
685     return (env->NF & 0x80000000) | (ZF << 30)
686         | (env->CF << 29) | ((env->VF & 0x80000000) >> 3)
687         | env->pstate | env->daif;
688 }
689
690 static inline void pstate_write(CPUARMState *env, uint32_t val)
691 {
692     env->ZF = (~val) & PSTATE_Z;
693     env->NF = val;
694     env->CF = (val >> 29) & 1;
695     env->VF = (val << 3) & 0x80000000;
696     env->daif = val & PSTATE_DAIF;
697     env->pstate = val & ~CACHED_PSTATE_BITS;
698 }
699
700 /* Return the current CPSR value.  */
701 uint32_t cpsr_read(CPUARMState *env);
702 /* Set the CPSR.  Note that some bits of mask must be all-set or all-clear.  */
703 void cpsr_write(CPUARMState *env, uint32_t val, uint32_t mask);
704
705 /* Return the current xPSR value.  */
706 static inline uint32_t xpsr_read(CPUARMState *env)
707 {
708     int ZF;
709     ZF = (env->ZF == 0);
710     return (env->NF & 0x80000000) | (ZF << 30)
711         | (env->CF << 29) | ((env->VF & 0x80000000) >> 3) | (env->QF << 27)
712         | (env->thumb << 24) | ((env->condexec_bits & 3) << 25)
713         | ((env->condexec_bits & 0xfc) << 8)
714         | env->v7m.exception;
715 }
716
717 /* Set the xPSR.  Note that some bits of mask must be all-set or all-clear.  */
718 static inline void xpsr_write(CPUARMState *env, uint32_t val, uint32_t mask)
719 {
720     if (mask & CPSR_NZCV) {
721         env->ZF = (~val) & CPSR_Z;
722         env->NF = val;
723         env->CF = (val >> 29) & 1;
724         env->VF = (val << 3) & 0x80000000;
725     }
726     if (mask & CPSR_Q)
727         env->QF = ((val & CPSR_Q) != 0);
728     if (mask & (1 << 24))
729         env->thumb = ((val & (1 << 24)) != 0);
730     if (mask & CPSR_IT_0_1) {
731         env->condexec_bits &= ~3;
732         env->condexec_bits |= (val >> 25) & 3;
733     }
734     if (mask & CPSR_IT_2_7) {
735         env->condexec_bits &= 3;
736         env->condexec_bits |= (val >> 8) & 0xfc;
737     }
738     if (mask & 0x1ff) {
739         env->v7m.exception = val & 0x1ff;
740     }
741 }
742
743 #define HCR_VM        (1ULL << 0)
744 #define HCR_SWIO      (1ULL << 1)
745 #define HCR_PTW       (1ULL << 2)
746 #define HCR_FMO       (1ULL << 3)
747 #define HCR_IMO       (1ULL << 4)
748 #define HCR_AMO       (1ULL << 5)
749 #define HCR_VF        (1ULL << 6)
750 #define HCR_VI        (1ULL << 7)
751 #define HCR_VSE       (1ULL << 8)
752 #define HCR_FB        (1ULL << 9)
753 #define HCR_BSU_MASK  (3ULL << 10)
754 #define HCR_DC        (1ULL << 12)
755 #define HCR_TWI       (1ULL << 13)
756 #define HCR_TWE       (1ULL << 14)
757 #define HCR_TID0      (1ULL << 15)
758 #define HCR_TID1      (1ULL << 16)
759 #define HCR_TID2      (1ULL << 17)
760 #define HCR_TID3      (1ULL << 18)
761 #define HCR_TSC       (1ULL << 19)
762 #define HCR_TIDCP     (1ULL << 20)
763 #define HCR_TACR      (1ULL << 21)
764 #define HCR_TSW       (1ULL << 22)
765 #define HCR_TPC       (1ULL << 23)
766 #define HCR_TPU       (1ULL << 24)
767 #define HCR_TTLB      (1ULL << 25)
768 #define HCR_TVM       (1ULL << 26)
769 #define HCR_TGE       (1ULL << 27)
770 #define HCR_TDZ       (1ULL << 28)
771 #define HCR_HCD       (1ULL << 29)
772 #define HCR_TRVM      (1ULL << 30)
773 #define HCR_RW        (1ULL << 31)
774 #define HCR_CD        (1ULL << 32)
775 #define HCR_ID        (1ULL << 33)
776 #define HCR_MASK      ((1ULL << 34) - 1)
777
778 #define SCR_NS                (1U << 0)
779 #define SCR_IRQ               (1U << 1)
780 #define SCR_FIQ               (1U << 2)
781 #define SCR_EA                (1U << 3)
782 #define SCR_FW                (1U << 4)
783 #define SCR_AW                (1U << 5)
784 #define SCR_NET               (1U << 6)
785 #define SCR_SMD               (1U << 7)
786 #define SCR_HCE               (1U << 8)
787 #define SCR_SIF               (1U << 9)
788 #define SCR_RW                (1U << 10)
789 #define SCR_ST                (1U << 11)
790 #define SCR_TWI               (1U << 12)
791 #define SCR_TWE               (1U << 13)
792 #define SCR_AARCH32_MASK      (0x3fff & ~(SCR_RW | SCR_ST))
793 #define SCR_AARCH64_MASK      (0x3fff & ~SCR_NET)
794
795 /* Return the current FPSCR value.  */
796 uint32_t vfp_get_fpscr(CPUARMState *env);
797 void vfp_set_fpscr(CPUARMState *env, uint32_t val);
798
799 /* For A64 the FPSCR is split into two logically distinct registers,
800  * FPCR and FPSR. However since they still use non-overlapping bits
801  * we store the underlying state in fpscr and just mask on read/write.
802  */
803 #define FPSR_MASK 0xf800009f
804 #define FPCR_MASK 0x07f79f00
805 static inline uint32_t vfp_get_fpsr(CPUARMState *env)
806 {
807     return vfp_get_fpscr(env) & FPSR_MASK;
808 }
809
810 static inline void vfp_set_fpsr(CPUARMState *env, uint32_t val)
811 {
812     uint32_t new_fpscr = (vfp_get_fpscr(env) & ~FPSR_MASK) | (val & FPSR_MASK);
813     vfp_set_fpscr(env, new_fpscr);
814 }
815
816 static inline uint32_t vfp_get_fpcr(CPUARMState *env)
817 {
818     return vfp_get_fpscr(env) & FPCR_MASK;
819 }
820
821 static inline void vfp_set_fpcr(CPUARMState *env, uint32_t val)
822 {
823     uint32_t new_fpscr = (vfp_get_fpscr(env) & ~FPCR_MASK) | (val & FPCR_MASK);
824     vfp_set_fpscr(env, new_fpscr);
825 }
826
827 enum arm_cpu_mode {
828   ARM_CPU_MODE_USR = 0x10,
829   ARM_CPU_MODE_FIQ = 0x11,
830   ARM_CPU_MODE_IRQ = 0x12,
831   ARM_CPU_MODE_SVC = 0x13,
832   ARM_CPU_MODE_MON = 0x16,
833   ARM_CPU_MODE_ABT = 0x17,
834   ARM_CPU_MODE_HYP = 0x1a,
835   ARM_CPU_MODE_UND = 0x1b,
836   ARM_CPU_MODE_SYS = 0x1f
837 };
838
839 /* VFP system registers.  */
840 #define ARM_VFP_FPSID   0
841 #define ARM_VFP_FPSCR   1
842 #define ARM_VFP_MVFR2   5
843 #define ARM_VFP_MVFR1   6
844 #define ARM_VFP_MVFR0   7
845 #define ARM_VFP_FPEXC   8
846 #define ARM_VFP_FPINST  9
847 #define ARM_VFP_FPINST2 10
848
849 /* iwMMXt coprocessor control registers.  */
850 #define ARM_IWMMXT_wCID         0
851 #define ARM_IWMMXT_wCon         1
852 #define ARM_IWMMXT_wCSSF        2
853 #define ARM_IWMMXT_wCASF        3
854 #define ARM_IWMMXT_wCGR0        8
855 #define ARM_IWMMXT_wCGR1        9
856 #define ARM_IWMMXT_wCGR2        10
857 #define ARM_IWMMXT_wCGR3        11
858
859 /* If adding a feature bit which corresponds to a Linux ELF
860  * HWCAP bit, remember to update the feature-bit-to-hwcap
861  * mapping in linux-user/elfload.c:get_elf_hwcap().
862  */
863 enum arm_features {
864     ARM_FEATURE_VFP,
865     ARM_FEATURE_AUXCR,  /* ARM1026 Auxiliary control register.  */
866     ARM_FEATURE_XSCALE, /* Intel XScale extensions.  */
867     ARM_FEATURE_IWMMXT, /* Intel iwMMXt extension.  */
868     ARM_FEATURE_V6,
869     ARM_FEATURE_V6K,
870     ARM_FEATURE_V7,
871     ARM_FEATURE_THUMB2,
872     ARM_FEATURE_MPU,    /* Only has Memory Protection Unit, not full MMU.  */
873     ARM_FEATURE_VFP3,
874     ARM_FEATURE_VFP_FP16,
875     ARM_FEATURE_NEON,
876     ARM_FEATURE_THUMB_DIV, /* divide supported in Thumb encoding */
877     ARM_FEATURE_M, /* Microcontroller profile.  */
878     ARM_FEATURE_OMAPCP, /* OMAP specific CP15 ops handling.  */
879     ARM_FEATURE_THUMB2EE,
880     ARM_FEATURE_V7MP,    /* v7 Multiprocessing Extensions */
881     ARM_FEATURE_V4T,
882     ARM_FEATURE_V5,
883     ARM_FEATURE_STRONGARM,
884     ARM_FEATURE_VAPA, /* cp15 VA to PA lookups */
885     ARM_FEATURE_ARM_DIV, /* divide supported in ARM encoding */
886     ARM_FEATURE_VFP4, /* VFPv4 (implies that NEON is v2) */
887     ARM_FEATURE_GENERIC_TIMER,
888     ARM_FEATURE_MVFR, /* Media and VFP Feature Registers 0 and 1 */
889     ARM_FEATURE_DUMMY_C15_REGS, /* RAZ/WI all of cp15 crn=15 */
890     ARM_FEATURE_CACHE_TEST_CLEAN, /* 926/1026 style test-and-clean ops */
891     ARM_FEATURE_CACHE_DIRTY_REG, /* 1136/1176 cache dirty status register */
892     ARM_FEATURE_CACHE_BLOCK_OPS, /* v6 optional cache block operations */
893     ARM_FEATURE_MPIDR, /* has cp15 MPIDR */
894     ARM_FEATURE_PXN, /* has Privileged Execute Never bit */
895     ARM_FEATURE_LPAE, /* has Large Physical Address Extension */
896     ARM_FEATURE_V8,
897     ARM_FEATURE_AARCH64, /* supports 64 bit mode */
898     ARM_FEATURE_V8_AES, /* implements AES part of v8 Crypto Extensions */
899     ARM_FEATURE_CBAR, /* has cp15 CBAR */
900     ARM_FEATURE_CRC, /* ARMv8 CRC instructions */
901     ARM_FEATURE_CBAR_RO, /* has cp15 CBAR and it is read-only */
902     ARM_FEATURE_EL2, /* has EL2 Virtualization support */
903     ARM_FEATURE_EL3, /* has EL3 Secure monitor support */
904     ARM_FEATURE_V8_SHA1, /* implements SHA1 part of v8 Crypto Extensions */
905     ARM_FEATURE_V8_SHA256, /* implements SHA256 part of v8 Crypto Extensions */
906     ARM_FEATURE_V8_PMULL, /* implements PMULL part of v8 Crypto Extensions */
907     ARM_FEATURE_THUMB_DSP, /* DSP insns supported in the Thumb encodings */
908 };
909
910 static inline int arm_feature(CPUARMState *env, int feature)
911 {
912     return (env->features & (1ULL << feature)) != 0;
913 }
914
915 #if !defined(CONFIG_USER_ONLY)
916 /* Return true if exception levels below EL3 are in secure state,
917  * or would be following an exception return to that level.
918  * Unlike arm_is_secure() (which is always a question about the
919  * _current_ state of the CPU) this doesn't care about the current
920  * EL or mode.
921  */
922 static inline bool arm_is_secure_below_el3(CPUARMState *env)
923 {
924     if (arm_feature(env, ARM_FEATURE_EL3)) {
925         return !(env->cp15.scr_el3 & SCR_NS);
926     } else {
927         /* If EL2 is not supported then the secure state is implementation
928          * defined, in which case QEMU defaults to non-secure.
929          */
930         return false;
931     }
932 }
933
934 /* Return true if the processor is in secure state */
935 static inline bool arm_is_secure(CPUARMState *env)
936 {
937     if (arm_feature(env, ARM_FEATURE_EL3)) {
938         if (is_a64(env) && extract32(env->pstate, 2, 2) == 3) {
939             /* CPU currently in AArch64 state and EL3 */
940             return true;
941         } else if (!is_a64(env) &&
942                 (env->uncached_cpsr & CPSR_M) == ARM_CPU_MODE_MON) {
943             /* CPU currently in AArch32 state and monitor mode */
944             return true;
945         }
946     }
947     return arm_is_secure_below_el3(env);
948 }
949
950 #else
951 static inline bool arm_is_secure_below_el3(CPUARMState *env)
952 {
953     return false;
954 }
955
956 static inline bool arm_is_secure(CPUARMState *env)
957 {
958     return false;
959 }
960 #endif
961
962 /* Return true if the specified exception level is running in AArch64 state. */
963 static inline bool arm_el_is_aa64(CPUARMState *env, int el)
964 {
965     /* We don't currently support EL2, and this isn't valid for EL0
966      * (if we're in EL0, is_a64() is what you want, and if we're not in EL0
967      * then the state of EL0 isn't well defined.)
968      */
969     assert(el == 1 || el == 3);
970
971     /* AArch64-capable CPUs always run with EL1 in AArch64 mode. This
972      * is a QEMU-imposed simplification which we may wish to change later.
973      * If we in future support EL2 and/or EL3, then the state of lower
974      * exception levels is controlled by the HCR.RW and SCR.RW bits.
975      */
976     return arm_feature(env, ARM_FEATURE_AARCH64);
977 }
978
979 /* Function for determing whether guest cp register reads and writes should
980  * access the secure or non-secure bank of a cp register.  When EL3 is
981  * operating in AArch32 state, the NS-bit determines whether the secure
982  * instance of a cp register should be used. When EL3 is AArch64 (or if
983  * it doesn't exist at all) then there is no register banking, and all
984  * accesses are to the non-secure version.
985  */
986 static inline bool access_secure_reg(CPUARMState *env)
987 {
988     bool ret = (arm_feature(env, ARM_FEATURE_EL3) &&
989                 !arm_el_is_aa64(env, 3) &&
990                 !(env->cp15.scr_el3 & SCR_NS));
991
992     return ret;
993 }
994
995 /* Macros for accessing a specified CP register bank */
996 #define A32_BANKED_REG_GET(_env, _regname, _secure)    \
997     ((_secure) ? (_env)->cp15._regname##_s : (_env)->cp15._regname##_ns)
998
999 #define A32_BANKED_REG_SET(_env, _regname, _secure, _val)   \
1000     do {                                                \
1001         if (_secure) {                                   \
1002             (_env)->cp15._regname##_s = (_val);            \
1003         } else {                                        \
1004             (_env)->cp15._regname##_ns = (_val);           \
1005         }                                               \
1006     } while (0)
1007
1008 /* Macros for automatically accessing a specific CP register bank depending on
1009  * the current secure state of the system.  These macros are not intended for
1010  * supporting instruction translation reads/writes as these are dependent
1011  * solely on the SCR.NS bit and not the mode.
1012  */
1013 #define A32_BANKED_CURRENT_REG_GET(_env, _regname)        \
1014     A32_BANKED_REG_GET((_env), _regname,                \
1015                        ((!arm_el_is_aa64((_env), 3) && arm_is_secure(_env))))
1016
1017 #define A32_BANKED_CURRENT_REG_SET(_env, _regname, _val)                       \
1018     A32_BANKED_REG_SET((_env), _regname,                                    \
1019                        ((!arm_el_is_aa64((_env), 3) && arm_is_secure(_env))),  \
1020                        (_val))
1021
1022 void arm_cpu_list(FILE *f, fprintf_function cpu_fprintf);
1023 uint32_t arm_phys_excp_target_el(CPUState *cs, uint32_t excp_idx,
1024                                  uint32_t cur_el, bool secure);
1025
1026 /* Interface between CPU and Interrupt controller.  */
1027 void armv7m_nvic_set_pending(void *opaque, int irq);
1028 int armv7m_nvic_acknowledge_irq(void *opaque);
1029 void armv7m_nvic_complete_irq(void *opaque, int irq);
1030
1031 /* Interface for defining coprocessor registers.
1032  * Registers are defined in tables of arm_cp_reginfo structs
1033  * which are passed to define_arm_cp_regs().
1034  */
1035
1036 /* When looking up a coprocessor register we look for it
1037  * via an integer which encodes all of:
1038  *  coprocessor number
1039  *  Crn, Crm, opc1, opc2 fields
1040  *  32 or 64 bit register (ie is it accessed via MRC/MCR
1041  *    or via MRRC/MCRR?)
1042  *  non-secure/secure bank (AArch32 only)
1043  * We allow 4 bits for opc1 because MRRC/MCRR have a 4 bit field.
1044  * (In this case crn and opc2 should be zero.)
1045  * For AArch64, there is no 32/64 bit size distinction;
1046  * instead all registers have a 2 bit op0, 3 bit op1 and op2,
1047  * and 4 bit CRn and CRm. The encoding patterns are chosen
1048  * to be easy to convert to and from the KVM encodings, and also
1049  * so that the hashtable can contain both AArch32 and AArch64
1050  * registers (to allow for interprocessing where we might run
1051  * 32 bit code on a 64 bit core).
1052  */
1053 /* This bit is private to our hashtable cpreg; in KVM register
1054  * IDs the AArch64/32 distinction is the KVM_REG_ARM/ARM64
1055  * in the upper bits of the 64 bit ID.
1056  */
1057 #define CP_REG_AA64_SHIFT 28
1058 #define CP_REG_AA64_MASK (1 << CP_REG_AA64_SHIFT)
1059
1060 /* To enable banking of coprocessor registers depending on ns-bit we
1061  * add a bit to distinguish between secure and non-secure cpregs in the
1062  * hashtable.
1063  */
1064 #define CP_REG_NS_SHIFT 29
1065 #define CP_REG_NS_MASK (1 << CP_REG_NS_SHIFT)
1066
1067 #define ENCODE_CP_REG(cp, is64, ns, crn, crm, opc1, opc2)   \
1068     ((ns) << CP_REG_NS_SHIFT | ((cp) << 16) | ((is64) << 15) |   \
1069      ((crn) << 11) | ((crm) << 7) | ((opc1) << 3) | (opc2))
1070
1071 #define ENCODE_AA64_CP_REG(cp, crn, crm, op0, op1, op2) \
1072     (CP_REG_AA64_MASK |                                 \
1073      ((cp) << CP_REG_ARM_COPROC_SHIFT) |                \
1074      ((op0) << CP_REG_ARM64_SYSREG_OP0_SHIFT) |         \
1075      ((op1) << CP_REG_ARM64_SYSREG_OP1_SHIFT) |         \
1076      ((crn) << CP_REG_ARM64_SYSREG_CRN_SHIFT) |         \
1077      ((crm) << CP_REG_ARM64_SYSREG_CRM_SHIFT) |         \
1078      ((op2) << CP_REG_ARM64_SYSREG_OP2_SHIFT))
1079
1080 /* Convert a full 64 bit KVM register ID to the truncated 32 bit
1081  * version used as a key for the coprocessor register hashtable
1082  */
1083 static inline uint32_t kvm_to_cpreg_id(uint64_t kvmid)
1084 {
1085     uint32_t cpregid = kvmid;
1086     if ((kvmid & CP_REG_ARCH_MASK) == CP_REG_ARM64) {
1087         cpregid |= CP_REG_AA64_MASK;
1088     } else {
1089         if ((kvmid & CP_REG_SIZE_MASK) == CP_REG_SIZE_U64) {
1090             cpregid |= (1 << 15);
1091         }
1092
1093         /* KVM is always non-secure so add the NS flag on AArch32 register
1094          * entries.
1095          */
1096          cpregid |= 1 << CP_REG_NS_SHIFT;
1097     }
1098     return cpregid;
1099 }
1100
1101 /* Convert a truncated 32 bit hashtable key into the full
1102  * 64 bit KVM register ID.
1103  */
1104 static inline uint64_t cpreg_to_kvm_id(uint32_t cpregid)
1105 {
1106     uint64_t kvmid;
1107
1108     if (cpregid & CP_REG_AA64_MASK) {
1109         kvmid = cpregid & ~CP_REG_AA64_MASK;
1110         kvmid |= CP_REG_SIZE_U64 | CP_REG_ARM64;
1111     } else {
1112         kvmid = cpregid & ~(1 << 15);
1113         if (cpregid & (1 << 15)) {
1114             kvmid |= CP_REG_SIZE_U64 | CP_REG_ARM;
1115         } else {
1116             kvmid |= CP_REG_SIZE_U32 | CP_REG_ARM;
1117         }
1118     }
1119     return kvmid;
1120 }
1121
1122 /* ARMCPRegInfo type field bits. If the SPECIAL bit is set this is a
1123  * special-behaviour cp reg and bits [15..8] indicate what behaviour
1124  * it has. Otherwise it is a simple cp reg, where CONST indicates that
1125  * TCG can assume the value to be constant (ie load at translate time)
1126  * and 64BIT indicates a 64 bit wide coprocessor register. SUPPRESS_TB_END
1127  * indicates that the TB should not be ended after a write to this register
1128  * (the default is that the TB ends after cp writes). OVERRIDE permits
1129  * a register definition to override a previous definition for the
1130  * same (cp, is64, crn, crm, opc1, opc2) tuple: either the new or the
1131  * old must have the OVERRIDE bit set.
1132  * ALIAS indicates that this register is an alias view of some underlying
1133  * state which is also visible via another register, and that the other
1134  * register is handling migration and reset; registers marked ALIAS will not be
1135  * migrated but may have their state set by syncing of register state from KVM.
1136  * NO_RAW indicates that this register has no underlying state and does not
1137  * support raw access for state saving/loading; it will not be used for either
1138  * migration or KVM state synchronization. (Typically this is for "registers"
1139  * which are actually used as instructions for cache maintenance and so on.)
1140  * IO indicates that this register does I/O and therefore its accesses
1141  * need to be surrounded by gen_io_start()/gen_io_end(). In particular,
1142  * registers which implement clocks or timers require this.
1143  */
1144 #define ARM_CP_SPECIAL 1
1145 #define ARM_CP_CONST 2
1146 #define ARM_CP_64BIT 4
1147 #define ARM_CP_SUPPRESS_TB_END 8
1148 #define ARM_CP_OVERRIDE 16
1149 #define ARM_CP_ALIAS 32
1150 #define ARM_CP_IO 64
1151 #define ARM_CP_NO_RAW 128
1152 #define ARM_CP_NOP (ARM_CP_SPECIAL | (1 << 8))
1153 #define ARM_CP_WFI (ARM_CP_SPECIAL | (2 << 8))
1154 #define ARM_CP_NZCV (ARM_CP_SPECIAL | (3 << 8))
1155 #define ARM_CP_CURRENTEL (ARM_CP_SPECIAL | (4 << 8))
1156 #define ARM_CP_DC_ZVA (ARM_CP_SPECIAL | (5 << 8))
1157 #define ARM_LAST_SPECIAL ARM_CP_DC_ZVA
1158 /* Used only as a terminator for ARMCPRegInfo lists */
1159 #define ARM_CP_SENTINEL 0xffff
1160 /* Mask of only the flag bits in a type field */
1161 #define ARM_CP_FLAG_MASK 0xff
1162
1163 /* Valid values for ARMCPRegInfo state field, indicating which of
1164  * the AArch32 and AArch64 execution states this register is visible in.
1165  * If the reginfo doesn't explicitly specify then it is AArch32 only.
1166  * If the reginfo is declared to be visible in both states then a second
1167  * reginfo is synthesised for the AArch32 view of the AArch64 register,
1168  * such that the AArch32 view is the lower 32 bits of the AArch64 one.
1169  * Note that we rely on the values of these enums as we iterate through
1170  * the various states in some places.
1171  */
1172 enum {
1173     ARM_CP_STATE_AA32 = 0,
1174     ARM_CP_STATE_AA64 = 1,
1175     ARM_CP_STATE_BOTH = 2,
1176 };
1177
1178 /* ARM CP register secure state flags.  These flags identify security state
1179  * attributes for a given CP register entry.
1180  * The existence of both or neither secure and non-secure flags indicates that
1181  * the register has both a secure and non-secure hash entry.  A single one of
1182  * these flags causes the register to only be hashed for the specified
1183  * security state.
1184  * Although definitions may have any combination of the S/NS bits, each
1185  * registered entry will only have one to identify whether the entry is secure
1186  * or non-secure.
1187  */
1188 enum {
1189     ARM_CP_SECSTATE_S =   (1 << 0), /* bit[0]: Secure state register */
1190     ARM_CP_SECSTATE_NS =  (1 << 1), /* bit[1]: Non-secure state register */
1191 };
1192
1193 /* Return true if cptype is a valid type field. This is used to try to
1194  * catch errors where the sentinel has been accidentally left off the end
1195  * of a list of registers.
1196  */
1197 static inline bool cptype_valid(int cptype)
1198 {
1199     return ((cptype & ~ARM_CP_FLAG_MASK) == 0)
1200         || ((cptype & ARM_CP_SPECIAL) &&
1201             ((cptype & ~ARM_CP_FLAG_MASK) <= ARM_LAST_SPECIAL));
1202 }
1203
1204 /* Access rights:
1205  * We define bits for Read and Write access for what rev C of the v7-AR ARM ARM
1206  * defines as PL0 (user), PL1 (fiq/irq/svc/abt/und/sys, ie privileged), and
1207  * PL2 (hyp). The other level which has Read and Write bits is Secure PL1
1208  * (ie any of the privileged modes in Secure state, or Monitor mode).
1209  * If a register is accessible in one privilege level it's always accessible
1210  * in higher privilege levels too. Since "Secure PL1" also follows this rule
1211  * (ie anything visible in PL2 is visible in S-PL1, some things are only
1212  * visible in S-PL1) but "Secure PL1" is a bit of a mouthful, we bend the
1213  * terminology a little and call this PL3.
1214  * In AArch64 things are somewhat simpler as the PLx bits line up exactly
1215  * with the ELx exception levels.
1216  *
1217  * If access permissions for a register are more complex than can be
1218  * described with these bits, then use a laxer set of restrictions, and
1219  * do the more restrictive/complex check inside a helper function.
1220  */
1221 #define PL3_R 0x80
1222 #define PL3_W 0x40
1223 #define PL2_R (0x20 | PL3_R)
1224 #define PL2_W (0x10 | PL3_W)
1225 #define PL1_R (0x08 | PL2_R)
1226 #define PL1_W (0x04 | PL2_W)
1227 #define PL0_R (0x02 | PL1_R)
1228 #define PL0_W (0x01 | PL1_W)
1229
1230 #define PL3_RW (PL3_R | PL3_W)
1231 #define PL2_RW (PL2_R | PL2_W)
1232 #define PL1_RW (PL1_R | PL1_W)
1233 #define PL0_RW (PL0_R | PL0_W)
1234
1235 /* Return the current Exception Level (as per ARMv8; note that this differs
1236  * from the ARMv7 Privilege Level).
1237  */
1238 static inline int arm_current_el(CPUARMState *env)
1239 {
1240     if (arm_feature(env, ARM_FEATURE_M)) {
1241         return !((env->v7m.exception == 0) && (env->v7m.control & 1));
1242     }
1243
1244     if (is_a64(env)) {
1245         return extract32(env->pstate, 2, 2);
1246     }
1247
1248     switch (env->uncached_cpsr & 0x1f) {
1249     case ARM_CPU_MODE_USR:
1250         return 0;
1251     case ARM_CPU_MODE_HYP:
1252         return 2;
1253     case ARM_CPU_MODE_MON:
1254         return 3;
1255     default:
1256         if (arm_is_secure(env) && !arm_el_is_aa64(env, 3)) {
1257             /* If EL3 is 32-bit then all secure privileged modes run in
1258              * EL3
1259              */
1260             return 3;
1261         }
1262
1263         return 1;
1264     }
1265 }
1266
1267 typedef struct ARMCPRegInfo ARMCPRegInfo;
1268
1269 typedef enum CPAccessResult {
1270     /* Access is permitted */
1271     CP_ACCESS_OK = 0,
1272     /* Access fails due to a configurable trap or enable which would
1273      * result in a categorized exception syndrome giving information about
1274      * the failing instruction (ie syndrome category 0x3, 0x4, 0x5, 0x6,
1275      * 0xc or 0x18). The exception is taken to the usual target EL (EL1 or
1276      * PL1 if in EL0, otherwise to the current EL).
1277      */
1278     CP_ACCESS_TRAP = 1,
1279     /* Access fails and results in an exception syndrome 0x0 ("uncategorized").
1280      * Note that this is not a catch-all case -- the set of cases which may
1281      * result in this failure is specifically defined by the architecture.
1282      */
1283     CP_ACCESS_TRAP_UNCATEGORIZED = 2,
1284     /* As CP_ACCESS_TRAP, but for traps directly to EL2 or EL3 */
1285     CP_ACCESS_TRAP_EL2 = 3,
1286     CP_ACCESS_TRAP_EL3 = 4,
1287     /* As CP_ACCESS_UNCATEGORIZED, but for traps directly to EL2 or EL3 */
1288     CP_ACCESS_TRAP_UNCATEGORIZED_EL2 = 5,
1289     CP_ACCESS_TRAP_UNCATEGORIZED_EL3 = 6,
1290 } CPAccessResult;
1291
1292 /* Access functions for coprocessor registers. These cannot fail and
1293  * may not raise exceptions.
1294  */
1295 typedef uint64_t CPReadFn(CPUARMState *env, const ARMCPRegInfo *opaque);
1296 typedef void CPWriteFn(CPUARMState *env, const ARMCPRegInfo *opaque,
1297                        uint64_t value);
1298 /* Access permission check functions for coprocessor registers. */
1299 typedef CPAccessResult CPAccessFn(CPUARMState *env, const ARMCPRegInfo *opaque);
1300 /* Hook function for register reset */
1301 typedef void CPResetFn(CPUARMState *env, const ARMCPRegInfo *opaque);
1302
1303 #define CP_ANY 0xff
1304
1305 /* Definition of an ARM coprocessor register */
1306 struct ARMCPRegInfo {
1307     /* Name of register (useful mainly for debugging, need not be unique) */
1308     const char *name;
1309     /* Location of register: coprocessor number and (crn,crm,opc1,opc2)
1310      * tuple. Any of crm, opc1 and opc2 may be CP_ANY to indicate a
1311      * 'wildcard' field -- any value of that field in the MRC/MCR insn
1312      * will be decoded to this register. The register read and write
1313      * callbacks will be passed an ARMCPRegInfo with the crn/crm/opc1/opc2
1314      * used by the program, so it is possible to register a wildcard and
1315      * then behave differently on read/write if necessary.
1316      * For 64 bit registers, only crm and opc1 are relevant; crn and opc2
1317      * must both be zero.
1318      * For AArch64-visible registers, opc0 is also used.
1319      * Since there are no "coprocessors" in AArch64, cp is purely used as a
1320      * way to distinguish (for KVM's benefit) guest-visible system registers
1321      * from demuxed ones provided to preserve the "no side effects on
1322      * KVM register read/write from QEMU" semantics. cp==0x13 is guest
1323      * visible (to match KVM's encoding); cp==0 will be converted to
1324      * cp==0x13 when the ARMCPRegInfo is registered, for convenience.
1325      */
1326     uint8_t cp;
1327     uint8_t crn;
1328     uint8_t crm;
1329     uint8_t opc0;
1330     uint8_t opc1;
1331     uint8_t opc2;
1332     /* Execution state in which this register is visible: ARM_CP_STATE_* */
1333     int state;
1334     /* Register type: ARM_CP_* bits/values */
1335     int type;
1336     /* Access rights: PL*_[RW] */
1337     int access;
1338     /* Security state: ARM_CP_SECSTATE_* bits/values */
1339     int secure;
1340     /* The opaque pointer passed to define_arm_cp_regs_with_opaque() when
1341      * this register was defined: can be used to hand data through to the
1342      * register read/write functions, since they are passed the ARMCPRegInfo*.
1343      */
1344     void *opaque;
1345     /* Value of this register, if it is ARM_CP_CONST. Otherwise, if
1346      * fieldoffset is non-zero, the reset value of the register.
1347      */
1348     uint64_t resetvalue;
1349     /* Offset of the field in CPUARMState for this register.
1350      *
1351      * This is not needed if either:
1352      *  1. type is ARM_CP_CONST or one of the ARM_CP_SPECIALs
1353      *  2. both readfn and writefn are specified
1354      */
1355     ptrdiff_t fieldoffset; /* offsetof(CPUARMState, field) */
1356
1357     /* Offsets of the secure and non-secure fields in CPUARMState for the
1358      * register if it is banked.  These fields are only used during the static
1359      * registration of a register.  During hashing the bank associated
1360      * with a given security state is copied to fieldoffset which is used from
1361      * there on out.
1362      *
1363      * It is expected that register definitions use either fieldoffset or
1364      * bank_fieldoffsets in the definition but not both.  It is also expected
1365      * that both bank offsets are set when defining a banked register.  This
1366      * use indicates that a register is banked.
1367      */
1368     ptrdiff_t bank_fieldoffsets[2];
1369
1370     /* Function for making any access checks for this register in addition to
1371      * those specified by the 'access' permissions bits. If NULL, no extra
1372      * checks required. The access check is performed at runtime, not at
1373      * translate time.
1374      */
1375     CPAccessFn *accessfn;
1376     /* Function for handling reads of this register. If NULL, then reads
1377      * will be done by loading from the offset into CPUARMState specified
1378      * by fieldoffset.
1379      */
1380     CPReadFn *readfn;
1381     /* Function for handling writes of this register. If NULL, then writes
1382      * will be done by writing to the offset into CPUARMState specified
1383      * by fieldoffset.
1384      */
1385     CPWriteFn *writefn;
1386     /* Function for doing a "raw" read; used when we need to copy
1387      * coprocessor state to the kernel for KVM or out for
1388      * migration. This only needs to be provided if there is also a
1389      * readfn and it has side effects (for instance clear-on-read bits).
1390      */
1391     CPReadFn *raw_readfn;
1392     /* Function for doing a "raw" write; used when we need to copy KVM
1393      * kernel coprocessor state into userspace, or for inbound
1394      * migration. This only needs to be provided if there is also a
1395      * writefn and it masks out "unwritable" bits or has write-one-to-clear
1396      * or similar behaviour.
1397      */
1398     CPWriteFn *raw_writefn;
1399     /* Function for resetting the register. If NULL, then reset will be done
1400      * by writing resetvalue to the field specified in fieldoffset. If
1401      * fieldoffset is 0 then no reset will be done.
1402      */
1403     CPResetFn *resetfn;
1404 };
1405
1406 /* Macros which are lvalues for the field in CPUARMState for the
1407  * ARMCPRegInfo *ri.
1408  */
1409 #define CPREG_FIELD32(env, ri) \
1410     (*(uint32_t *)((char *)(env) + (ri)->fieldoffset))
1411 #define CPREG_FIELD64(env, ri) \
1412     (*(uint64_t *)((char *)(env) + (ri)->fieldoffset))
1413
1414 #define REGINFO_SENTINEL { .type = ARM_CP_SENTINEL }
1415
1416 void define_arm_cp_regs_with_opaque(ARMCPU *cpu,
1417                                     const ARMCPRegInfo *regs, void *opaque);
1418 void define_one_arm_cp_reg_with_opaque(ARMCPU *cpu,
1419                                        const ARMCPRegInfo *regs, void *opaque);
1420 static inline void define_arm_cp_regs(ARMCPU *cpu, const ARMCPRegInfo *regs)
1421 {
1422     define_arm_cp_regs_with_opaque(cpu, regs, 0);
1423 }
1424 static inline void define_one_arm_cp_reg(ARMCPU *cpu, const ARMCPRegInfo *regs)
1425 {
1426     define_one_arm_cp_reg_with_opaque(cpu, regs, 0);
1427 }
1428 const ARMCPRegInfo *get_arm_cp_reginfo(GHashTable *cpregs, uint32_t encoded_cp);
1429
1430 /* CPWriteFn that can be used to implement writes-ignored behaviour */
1431 void arm_cp_write_ignore(CPUARMState *env, const ARMCPRegInfo *ri,
1432                          uint64_t value);
1433 /* CPReadFn that can be used for read-as-zero behaviour */
1434 uint64_t arm_cp_read_zero(CPUARMState *env, const ARMCPRegInfo *ri);
1435
1436 /* CPResetFn that does nothing, for use if no reset is required even
1437  * if fieldoffset is non zero.
1438  */
1439 void arm_cp_reset_ignore(CPUARMState *env, const ARMCPRegInfo *opaque);
1440
1441 /* Return true if this reginfo struct's field in the cpu state struct
1442  * is 64 bits wide.
1443  */
1444 static inline bool cpreg_field_is_64bit(const ARMCPRegInfo *ri)
1445 {
1446     return (ri->state == ARM_CP_STATE_AA64) || (ri->type & ARM_CP_64BIT);
1447 }
1448
1449 static inline bool cp_access_ok(int current_el,
1450                                 const ARMCPRegInfo *ri, int isread)
1451 {
1452     return (ri->access >> ((current_el * 2) + isread)) & 1;
1453 }
1454
1455 /* Raw read of a coprocessor register (as needed for migration, etc) */
1456 uint64_t read_raw_cp_reg(CPUARMState *env, const ARMCPRegInfo *ri);
1457
1458 /**
1459  * write_list_to_cpustate
1460  * @cpu: ARMCPU
1461  *
1462  * For each register listed in the ARMCPU cpreg_indexes list, write
1463  * its value from the cpreg_values list into the ARMCPUState structure.
1464  * This updates TCG's working data structures from KVM data or
1465  * from incoming migration state.
1466  *
1467  * Returns: true if all register values were updated correctly,
1468  * false if some register was unknown or could not be written.
1469  * Note that we do not stop early on failure -- we will attempt
1470  * writing all registers in the list.
1471  */
1472 bool write_list_to_cpustate(ARMCPU *cpu);
1473
1474 /**
1475  * write_cpustate_to_list:
1476  * @cpu: ARMCPU
1477  *
1478  * For each register listed in the ARMCPU cpreg_indexes list, write
1479  * its value from the ARMCPUState structure into the cpreg_values list.
1480  * This is used to copy info from TCG's working data structures into
1481  * KVM or for outbound migration.
1482  *
1483  * Returns: true if all register values were read correctly,
1484  * false if some register was unknown or could not be read.
1485  * Note that we do not stop early on failure -- we will attempt
1486  * reading all registers in the list.
1487  */
1488 bool write_cpustate_to_list(ARMCPU *cpu);
1489
1490 /* Does the core conform to the the "MicroController" profile. e.g. Cortex-M3.
1491    Note the M in older cores (eg. ARM7TDMI) stands for Multiply. These are
1492    conventional cores (ie. Application or Realtime profile).  */
1493
1494 #define IS_M(env) arm_feature(env, ARM_FEATURE_M)
1495
1496 #define ARM_CPUID_TI915T      0x54029152
1497 #define ARM_CPUID_TI925T      0x54029252
1498
1499 #if defined(CONFIG_USER_ONLY)
1500 #define TARGET_PAGE_BITS 12
1501 #else
1502 /* The ARM MMU allows 1k pages.  */
1503 /* ??? Linux doesn't actually use these, and they're deprecated in recent
1504    architecture revisions.  Maybe a configure option to disable them.  */
1505 #define TARGET_PAGE_BITS 10
1506 #endif
1507
1508 #if defined(TARGET_AARCH64)
1509 #  define TARGET_PHYS_ADDR_SPACE_BITS 48
1510 #  define TARGET_VIRT_ADDR_SPACE_BITS 64
1511 #else
1512 #  define TARGET_PHYS_ADDR_SPACE_BITS 40
1513 #  define TARGET_VIRT_ADDR_SPACE_BITS 32
1514 #endif
1515
1516 static inline bool arm_excp_unmasked(CPUState *cs, unsigned int excp_idx,
1517                                      unsigned int target_el)
1518 {
1519     CPUARMState *env = cs->env_ptr;
1520     unsigned int cur_el = arm_current_el(env);
1521     bool secure = arm_is_secure(env);
1522     uint32_t scr;
1523     uint32_t hcr;
1524     bool pstate_unmasked;
1525     int8_t unmasked = 0;
1526
1527     /* Don't take exceptions if they target a lower EL.
1528      * This check should catch any exceptions that would not be taken but left
1529      * pending.
1530      */
1531     if (cur_el > target_el) {
1532         return false;
1533     }
1534
1535     switch (excp_idx) {
1536     case EXCP_FIQ:
1537         /* If FIQs are routed to EL3 or EL2 then there are cases where we
1538          * override the CPSR.F in determining if the exception is masked or
1539          * not.  If neither of these are set then we fall back to the CPSR.F
1540          * setting otherwise we further assess the state below.
1541          */
1542         hcr = (env->cp15.hcr_el2 & HCR_FMO);
1543         scr = (env->cp15.scr_el3 & SCR_FIQ);
1544
1545         /* When EL3 is 32-bit, the SCR.FW bit controls whether the CPSR.F bit
1546          * masks FIQ interrupts when taken in non-secure state.  If SCR.FW is
1547          * set then FIQs can be masked by CPSR.F when non-secure but only
1548          * when FIQs are only routed to EL3.
1549          */
1550         scr &= !((env->cp15.scr_el3 & SCR_FW) && !hcr);
1551         pstate_unmasked = !(env->daif & PSTATE_F);
1552         break;
1553
1554     case EXCP_IRQ:
1555         /* When EL3 execution state is 32-bit, if HCR.IMO is set then we may
1556          * override the CPSR.I masking when in non-secure state.  The SCR.IRQ
1557          * setting has already been taken into consideration when setting the
1558          * target EL, so it does not have a further affect here.
1559          */
1560         hcr = (env->cp15.hcr_el2 & HCR_IMO);
1561         scr = false;
1562         pstate_unmasked = !(env->daif & PSTATE_I);
1563         break;
1564
1565     case EXCP_VFIQ:
1566         if (secure || !(env->cp15.hcr_el2 & HCR_FMO)) {
1567             /* VFIQs are only taken when hypervized and non-secure.  */
1568             return false;
1569         }
1570         return !(env->daif & PSTATE_F);
1571     case EXCP_VIRQ:
1572         if (secure || !(env->cp15.hcr_el2 & HCR_IMO)) {
1573             /* VIRQs are only taken when hypervized and non-secure.  */
1574             return false;
1575         }
1576         return !(env->daif & PSTATE_I);
1577     default:
1578         g_assert_not_reached();
1579     }
1580
1581     /* Use the target EL, current execution state and SCR/HCR settings to
1582      * determine whether the corresponding CPSR bit is used to mask the
1583      * interrupt.
1584      */
1585     if ((target_el > cur_el) && (target_el != 1)) {
1586         if (arm_el_is_aa64(env, 3) || ((scr || hcr) && (!secure))) {
1587             unmasked = 1;
1588         }
1589     }
1590
1591     /* The PSTATE bits only mask the interrupt if we have not overriden the
1592      * ability above.
1593      */
1594     return unmasked || pstate_unmasked;
1595 }
1596
1597 #define cpu_init(cpu_model) CPU(cpu_arm_init(cpu_model))
1598
1599 #define cpu_exec cpu_arm_exec
1600 #define cpu_gen_code cpu_arm_gen_code
1601 #define cpu_signal_handler cpu_arm_signal_handler
1602 #define cpu_list arm_cpu_list
1603
1604 /* ARM has the following "translation regimes" (as the ARM ARM calls them):
1605  *
1606  * If EL3 is 64-bit:
1607  *  + NonSecure EL1 & 0 stage 1
1608  *  + NonSecure EL1 & 0 stage 2
1609  *  + NonSecure EL2
1610  *  + Secure EL1 & EL0
1611  *  + Secure EL3
1612  * If EL3 is 32-bit:
1613  *  + NonSecure PL1 & 0 stage 1
1614  *  + NonSecure PL1 & 0 stage 2
1615  *  + NonSecure PL2
1616  *  + Secure PL0 & PL1
1617  * (reminder: for 32 bit EL3, Secure PL1 is *EL3*, not EL1.)
1618  *
1619  * For QEMU, an mmu_idx is not quite the same as a translation regime because:
1620  *  1. we need to split the "EL1 & 0" regimes into two mmu_idxes, because they
1621  *     may differ in access permissions even if the VA->PA map is the same
1622  *  2. we want to cache in our TLB the full VA->IPA->PA lookup for a stage 1+2
1623  *     translation, which means that we have one mmu_idx that deals with two
1624  *     concatenated translation regimes [this sort of combined s1+2 TLB is
1625  *     architecturally permitted]
1626  *  3. we don't need to allocate an mmu_idx to translations that we won't be
1627  *     handling via the TLB. The only way to do a stage 1 translation without
1628  *     the immediate stage 2 translation is via the ATS or AT system insns,
1629  *     which can be slow-pathed and always do a page table walk.
1630  *  4. we can also safely fold together the "32 bit EL3" and "64 bit EL3"
1631  *     translation regimes, because they map reasonably well to each other
1632  *     and they can't both be active at the same time.
1633  * This gives us the following list of mmu_idx values:
1634  *
1635  * NS EL0 (aka NS PL0) stage 1+2
1636  * NS EL1 (aka NS PL1) stage 1+2
1637  * NS EL2 (aka NS PL2)
1638  * S EL3 (aka S PL1)
1639  * S EL0 (aka S PL0)
1640  * S EL1 (not used if EL3 is 32 bit)
1641  * NS EL0+1 stage 2
1642  *
1643  * (The last of these is an mmu_idx because we want to be able to use the TLB
1644  * for the accesses done as part of a stage 1 page table walk, rather than
1645  * having to walk the stage 2 page table over and over.)
1646  *
1647  * Our enumeration includes at the end some entries which are not "true"
1648  * mmu_idx values in that they don't have corresponding TLBs and are only
1649  * valid for doing slow path page table walks.
1650  *
1651  * The constant names here are patterned after the general style of the names
1652  * of the AT/ATS operations.
1653  * The values used are carefully arranged to make mmu_idx => EL lookup easy.
1654  */
1655 typedef enum ARMMMUIdx {
1656     ARMMMUIdx_S12NSE0 = 0,
1657     ARMMMUIdx_S12NSE1 = 1,
1658     ARMMMUIdx_S1E2 = 2,
1659     ARMMMUIdx_S1E3 = 3,
1660     ARMMMUIdx_S1SE0 = 4,
1661     ARMMMUIdx_S1SE1 = 5,
1662     ARMMMUIdx_S2NS = 6,
1663     /* Indexes below here don't have TLBs and are used only for AT system
1664      * instructions or for the first stage of an S12 page table walk.
1665      */
1666     ARMMMUIdx_S1NSE0 = 7,
1667     ARMMMUIdx_S1NSE1 = 8,
1668 } ARMMMUIdx;
1669
1670 #define MMU_USER_IDX 0
1671
1672 /* Return the exception level we're running at if this is our mmu_idx */
1673 static inline int arm_mmu_idx_to_el(ARMMMUIdx mmu_idx)
1674 {
1675     assert(mmu_idx < ARMMMUIdx_S2NS);
1676     return mmu_idx & 3;
1677 }
1678
1679 /* Determine the current mmu_idx to use for normal loads/stores */
1680 static inline int cpu_mmu_index(CPUARMState *env)
1681 {
1682     int el = arm_current_el(env);
1683
1684     if (el < 2 && arm_is_secure_below_el3(env)) {
1685         return ARMMMUIdx_S1SE0 + el;
1686     }
1687     return el;
1688 }
1689
1690 /* Return the Exception Level targeted by debug exceptions;
1691  * currently always EL1 since we don't implement EL2 or EL3.
1692  */
1693 static inline int arm_debug_target_el(CPUARMState *env)
1694 {
1695     return 1;
1696 }
1697
1698 static inline bool aa64_generate_debug_exceptions(CPUARMState *env)
1699 {
1700     if (arm_current_el(env) == arm_debug_target_el(env)) {
1701         if ((extract32(env->cp15.mdscr_el1, 13, 1) == 0)
1702             || (env->daif & PSTATE_D)) {
1703             return false;
1704         }
1705     }
1706     return true;
1707 }
1708
1709 static inline bool aa32_generate_debug_exceptions(CPUARMState *env)
1710 {
1711     if (arm_current_el(env) == 0 && arm_el_is_aa64(env, 1)) {
1712         return aa64_generate_debug_exceptions(env);
1713     }
1714     return arm_current_el(env) != 2;
1715 }
1716
1717 /* Return true if debugging exceptions are currently enabled.
1718  * This corresponds to what in ARM ARM pseudocode would be
1719  *    if UsingAArch32() then
1720  *        return AArch32.GenerateDebugExceptions()
1721  *    else
1722  *        return AArch64.GenerateDebugExceptions()
1723  * We choose to push the if() down into this function for clarity,
1724  * since the pseudocode has it at all callsites except for the one in
1725  * CheckSoftwareStep(), where it is elided because both branches would
1726  * always return the same value.
1727  *
1728  * Parts of the pseudocode relating to EL2 and EL3 are omitted because we
1729  * don't yet implement those exception levels or their associated trap bits.
1730  */
1731 static inline bool arm_generate_debug_exceptions(CPUARMState *env)
1732 {
1733     if (env->aarch64) {
1734         return aa64_generate_debug_exceptions(env);
1735     } else {
1736         return aa32_generate_debug_exceptions(env);
1737     }
1738 }
1739
1740 /* Is single-stepping active? (Note that the "is EL_D AArch64?" check
1741  * implicitly means this always returns false in pre-v8 CPUs.)
1742  */
1743 static inline bool arm_singlestep_active(CPUARMState *env)
1744 {
1745     return extract32(env->cp15.mdscr_el1, 0, 1)
1746         && arm_el_is_aa64(env, arm_debug_target_el(env))
1747         && arm_generate_debug_exceptions(env);
1748 }
1749
1750 #include "exec/cpu-all.h"
1751
1752 /* Bit usage in the TB flags field: bit 31 indicates whether we are
1753  * in 32 or 64 bit mode. The meaning of the other bits depends on that.
1754  * We put flags which are shared between 32 and 64 bit mode at the top
1755  * of the word, and flags which apply to only one mode at the bottom.
1756  */
1757 #define ARM_TBFLAG_AARCH64_STATE_SHIFT 31
1758 #define ARM_TBFLAG_AARCH64_STATE_MASK  (1U << ARM_TBFLAG_AARCH64_STATE_SHIFT)
1759 #define ARM_TBFLAG_MMUIDX_SHIFT 28
1760 #define ARM_TBFLAG_MMUIDX_MASK (0x7 << ARM_TBFLAG_MMUIDX_SHIFT)
1761 #define ARM_TBFLAG_SS_ACTIVE_SHIFT 27
1762 #define ARM_TBFLAG_SS_ACTIVE_MASK (1 << ARM_TBFLAG_SS_ACTIVE_SHIFT)
1763 #define ARM_TBFLAG_PSTATE_SS_SHIFT 26
1764 #define ARM_TBFLAG_PSTATE_SS_MASK (1 << ARM_TBFLAG_PSTATE_SS_SHIFT)
1765 /* Target EL if we take a floating-point-disabled exception */
1766 #define ARM_TBFLAG_FPEXC_EL_SHIFT 24
1767 #define ARM_TBFLAG_FPEXC_EL_MASK (0x3 << ARM_TBFLAG_FPEXC_EL_SHIFT)
1768
1769 /* Bit usage when in AArch32 state: */
1770 #define ARM_TBFLAG_THUMB_SHIFT      0
1771 #define ARM_TBFLAG_THUMB_MASK       (1 << ARM_TBFLAG_THUMB_SHIFT)
1772 #define ARM_TBFLAG_VECLEN_SHIFT     1
1773 #define ARM_TBFLAG_VECLEN_MASK      (0x7 << ARM_TBFLAG_VECLEN_SHIFT)
1774 #define ARM_TBFLAG_VECSTRIDE_SHIFT  4
1775 #define ARM_TBFLAG_VECSTRIDE_MASK   (0x3 << ARM_TBFLAG_VECSTRIDE_SHIFT)
1776 #define ARM_TBFLAG_VFPEN_SHIFT      7
1777 #define ARM_TBFLAG_VFPEN_MASK       (1 << ARM_TBFLAG_VFPEN_SHIFT)
1778 #define ARM_TBFLAG_CONDEXEC_SHIFT   8
1779 #define ARM_TBFLAG_CONDEXEC_MASK    (0xff << ARM_TBFLAG_CONDEXEC_SHIFT)
1780 #define ARM_TBFLAG_BSWAP_CODE_SHIFT 16
1781 #define ARM_TBFLAG_BSWAP_CODE_MASK  (1 << ARM_TBFLAG_BSWAP_CODE_SHIFT)
1782 /* We store the bottom two bits of the CPAR as TB flags and handle
1783  * checks on the other bits at runtime
1784  */
1785 #define ARM_TBFLAG_XSCALE_CPAR_SHIFT 17
1786 #define ARM_TBFLAG_XSCALE_CPAR_MASK (3 << ARM_TBFLAG_XSCALE_CPAR_SHIFT)
1787 /* Indicates whether cp register reads and writes by guest code should access
1788  * the secure or nonsecure bank of banked registers; note that this is not
1789  * the same thing as the current security state of the processor!
1790  */
1791 #define ARM_TBFLAG_NS_SHIFT         19
1792 #define ARM_TBFLAG_NS_MASK          (1 << ARM_TBFLAG_NS_SHIFT)
1793
1794 /* Bit usage when in AArch64 state: currently we have no A64 specific bits */
1795
1796 /* some convenience accessor macros */
1797 #define ARM_TBFLAG_AARCH64_STATE(F) \
1798     (((F) & ARM_TBFLAG_AARCH64_STATE_MASK) >> ARM_TBFLAG_AARCH64_STATE_SHIFT)
1799 #define ARM_TBFLAG_MMUIDX(F) \
1800     (((F) & ARM_TBFLAG_MMUIDX_MASK) >> ARM_TBFLAG_MMUIDX_SHIFT)
1801 #define ARM_TBFLAG_SS_ACTIVE(F) \
1802     (((F) & ARM_TBFLAG_SS_ACTIVE_MASK) >> ARM_TBFLAG_SS_ACTIVE_SHIFT)
1803 #define ARM_TBFLAG_PSTATE_SS(F) \
1804     (((F) & ARM_TBFLAG_PSTATE_SS_MASK) >> ARM_TBFLAG_PSTATE_SS_SHIFT)
1805 #define ARM_TBFLAG_FPEXC_EL(F) \
1806     (((F) & ARM_TBFLAG_FPEXC_EL_MASK) >> ARM_TBFLAG_FPEXC_EL_SHIFT)
1807 #define ARM_TBFLAG_THUMB(F) \
1808     (((F) & ARM_TBFLAG_THUMB_MASK) >> ARM_TBFLAG_THUMB_SHIFT)
1809 #define ARM_TBFLAG_VECLEN(F) \
1810     (((F) & ARM_TBFLAG_VECLEN_MASK) >> ARM_TBFLAG_VECLEN_SHIFT)
1811 #define ARM_TBFLAG_VECSTRIDE(F) \
1812     (((F) & ARM_TBFLAG_VECSTRIDE_MASK) >> ARM_TBFLAG_VECSTRIDE_SHIFT)
1813 #define ARM_TBFLAG_VFPEN(F) \
1814     (((F) & ARM_TBFLAG_VFPEN_MASK) >> ARM_TBFLAG_VFPEN_SHIFT)
1815 #define ARM_TBFLAG_CONDEXEC(F) \
1816     (((F) & ARM_TBFLAG_CONDEXEC_MASK) >> ARM_TBFLAG_CONDEXEC_SHIFT)
1817 #define ARM_TBFLAG_BSWAP_CODE(F) \
1818     (((F) & ARM_TBFLAG_BSWAP_CODE_MASK) >> ARM_TBFLAG_BSWAP_CODE_SHIFT)
1819 #define ARM_TBFLAG_XSCALE_CPAR(F) \
1820     (((F) & ARM_TBFLAG_XSCALE_CPAR_MASK) >> ARM_TBFLAG_XSCALE_CPAR_SHIFT)
1821 #define ARM_TBFLAG_NS(F) \
1822     (((F) & ARM_TBFLAG_NS_MASK) >> ARM_TBFLAG_NS_SHIFT)
1823
1824 /* Return the exception level to which FP-disabled exceptions should
1825  * be taken, or 0 if FP is enabled.
1826  */
1827 static inline int fp_exception_el(CPUARMState *env)
1828 {
1829     int fpen;
1830     int cur_el = arm_current_el(env);
1831
1832     /* CPACR and the CPTR registers don't exist before v6, so FP is
1833      * always accessible
1834      */
1835     if (!arm_feature(env, ARM_FEATURE_V6)) {
1836         return 0;
1837     }
1838
1839     /* The CPACR controls traps to EL1, or PL1 if we're 32 bit:
1840      * 0, 2 : trap EL0 and EL1/PL1 accesses
1841      * 1    : trap only EL0 accesses
1842      * 3    : trap no accesses
1843      */
1844     fpen = extract32(env->cp15.cpacr_el1, 20, 2);
1845     switch (fpen) {
1846     case 0:
1847     case 2:
1848         if (cur_el == 0 || cur_el == 1) {
1849             /* Trap to PL1, which might be EL1 or EL3 */
1850             if (arm_is_secure(env) && !arm_el_is_aa64(env, 3)) {
1851                 return 3;
1852             }
1853             return 1;
1854         }
1855         if (cur_el == 3 && !is_a64(env)) {
1856             /* Secure PL1 running at EL3 */
1857             return 3;
1858         }
1859         break;
1860     case 1:
1861         if (cur_el == 0) {
1862             return 1;
1863         }
1864         break;
1865     case 3:
1866         break;
1867     }
1868
1869     /* For the CPTR registers we don't need to guard with an ARM_FEATURE
1870      * check because zero bits in the registers mean "don't trap".
1871      */
1872
1873     /* CPTR_EL2 : present in v7VE or v8 */
1874     if (cur_el <= 2 && extract32(env->cp15.cptr_el[2], 10, 1)
1875         && !arm_is_secure_below_el3(env)) {
1876         /* Trap FP ops at EL2, NS-EL1 or NS-EL0 to EL2 */
1877         return 2;
1878     }
1879
1880     /* CPTR_EL3 : present in v8 */
1881     if (extract32(env->cp15.cptr_el[3], 10, 1)) {
1882         /* Trap all FP ops to EL3 */
1883         return 3;
1884     }
1885
1886     return 0;
1887 }
1888
1889 static inline void cpu_get_tb_cpu_state(CPUARMState *env, target_ulong *pc,
1890                                         target_ulong *cs_base, int *flags)
1891 {
1892     if (is_a64(env)) {
1893         *pc = env->pc;
1894         *flags = ARM_TBFLAG_AARCH64_STATE_MASK;
1895     } else {
1896         *pc = env->regs[15];
1897         *flags = (env->thumb << ARM_TBFLAG_THUMB_SHIFT)
1898             | (env->vfp.vec_len << ARM_TBFLAG_VECLEN_SHIFT)
1899             | (env->vfp.vec_stride << ARM_TBFLAG_VECSTRIDE_SHIFT)
1900             | (env->condexec_bits << ARM_TBFLAG_CONDEXEC_SHIFT)
1901             | (env->bswap_code << ARM_TBFLAG_BSWAP_CODE_SHIFT);
1902         if (!(access_secure_reg(env))) {
1903             *flags |= ARM_TBFLAG_NS_MASK;
1904         }
1905         if (env->vfp.xregs[ARM_VFP_FPEXC] & (1 << 30)
1906             || arm_el_is_aa64(env, 1)) {
1907             *flags |= ARM_TBFLAG_VFPEN_MASK;
1908         }
1909         *flags |= (extract32(env->cp15.c15_cpar, 0, 2)
1910                    << ARM_TBFLAG_XSCALE_CPAR_SHIFT);
1911     }
1912
1913     *flags |= (cpu_mmu_index(env) << ARM_TBFLAG_MMUIDX_SHIFT);
1914     /* The SS_ACTIVE and PSTATE_SS bits correspond to the state machine
1915      * states defined in the ARM ARM for software singlestep:
1916      *  SS_ACTIVE   PSTATE.SS   State
1917      *     0            x       Inactive (the TB flag for SS is always 0)
1918      *     1            0       Active-pending
1919      *     1            1       Active-not-pending
1920      */
1921     if (arm_singlestep_active(env)) {
1922         *flags |= ARM_TBFLAG_SS_ACTIVE_MASK;
1923         if (is_a64(env)) {
1924             if (env->pstate & PSTATE_SS) {
1925                 *flags |= ARM_TBFLAG_PSTATE_SS_MASK;
1926             }
1927         } else {
1928             if (env->uncached_cpsr & PSTATE_SS) {
1929                 *flags |= ARM_TBFLAG_PSTATE_SS_MASK;
1930             }
1931         }
1932     }
1933     *flags |= fp_exception_el(env) << ARM_TBFLAG_FPEXC_EL_SHIFT;
1934
1935     *cs_base = 0;
1936 }
1937
1938 #include "exec/exec-all.h"
1939
1940 enum {
1941     QEMU_PSCI_CONDUIT_DISABLED = 0,
1942     QEMU_PSCI_CONDUIT_SMC = 1,
1943     QEMU_PSCI_CONDUIT_HVC = 2,
1944 };
1945
1946 #endif
This page took 0.129206 seconds and 4 git commands to generate.