hw/usb-ehci.c

   1 /*
   2  * QEMU USB EHCI Emulation
   3  *
   4  * Copyright(c) 2008  Emutex Ltd. (address@hidden)
   5  *
   6  * EHCI project was started by Mark Burkley, with contributions by
   7  * Niels de Vos.  David S. Ahern continued working on it.  Kevin Wolf,
   8  * Jan Kiszka and Vincent Palatin contributed bugfixes.
   9  *
  10  *
  11  * This library is free software; you can redistribute it and/or
  12  * modify it under the terms of the GNU Lesser General Public
  13  * License as published by the Free Software Foundation; either
  14  * version 2 of the License, or(at your option) any later version.
  15  *
  16  * This library is distributed in the hope that it will be useful,
  17  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  18  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
  19  * Lesser General Public License for more details.
  20  *
  21  * You should have received a copy of the GNU General Public License
  22  * along with this program; if not, see <http://www.gnu.org/licenses/>.
  23  *
  24  * TODO:
  25  *  o Downstream port handoff
  26  */
  27
  28 #include "hw.h"
  29 #include "qemu-timer.h"
  30 #include "usb.h"
  31 #include "pci.h"
  32 #include "monitor.h"
  33 #include "trace.h"
  34
  35 #define EHCI_DEBUG   0
  36
  37 #if EHCI_DEBUG
  38 #define DPRINTF printf
  39 #else
  40 #define DPRINTF(...)
  41 #endif
  42
  43 /* internal processing - reset HC to try and recover */
  44 #define USB_RET_PROCERR   (-99)
  45
  46 #define MMIO_SIZE        0x1000
  47
  48 /* Capability Registers Base Address - section 2.2 */
  49 #define CAPREGBASE       0x0000
  50 #define CAPLENGTH        CAPREGBASE + 0x0000  // 1-byte, 0x0001 reserved
  51 #define HCIVERSION       CAPREGBASE + 0x0002  // 2-bytes, i/f version #
  52 #define HCSPARAMS        CAPREGBASE + 0x0004  // 4-bytes, structural params
  53 #define HCCPARAMS        CAPREGBASE + 0x0008  // 4-bytes, capability params
  54 #define EECP             HCCPARAMS + 1
  55 #define HCSPPORTROUTE1   CAPREGBASE + 0x000c
  56 #define HCSPPORTROUTE2   CAPREGBASE + 0x0010
  57
  58 #define OPREGBASE        0x0020        // Operational Registers Base Address
  59
  60 #define USBCMD           OPREGBASE + 0x0000
  61 #define USBCMD_RUNSTOP   (1 << 0)      // run / Stop
  62 #define USBCMD_HCRESET   (1 << 1)      // HC Reset
  63 #define USBCMD_FLS       (3 << 2)      // Frame List Size
  64 #define USBCMD_FLS_SH    2             // Frame List Size Shift
  65 #define USBCMD_PSE       (1 << 4)      // Periodic Schedule Enable
  66 #define USBCMD_ASE       (1 << 5)      // Asynch Schedule Enable
  67 #define USBCMD_IAAD      (1 << 6)      // Int Asynch Advance Doorbell
  68 #define USBCMD_LHCR      (1 << 7)      // Light Host Controller Reset
  69 #define USBCMD_ASPMC     (3 << 8)      // Async Sched Park Mode Count
  70 #define USBCMD_ASPME     (1 << 11)     // Async Sched Park Mode Enable
  71 #define USBCMD_ITC       (0x7f << 16)  // Int Threshold Control
  72 #define USBCMD_ITC_SH    16            // Int Threshold Control Shift
  73
  74 #define USBSTS           OPREGBASE + 0x0004
  75 #define USBSTS_RO_MASK   0x0000003f
  76 #define USBSTS_INT       (1 << 0)      // USB Interrupt
  77 #define USBSTS_ERRINT    (1 << 1)      // Error Interrupt
  78 #define USBSTS_PCD       (1 << 2)      // Port Change Detect
  79 #define USBSTS_FLR       (1 << 3)      // Frame List Rollover
  80 #define USBSTS_HSE       (1 << 4)      // Host System Error
  81 #define USBSTS_IAA       (1 << 5)      // Interrupt on Async Advance
  82 #define USBSTS_HALT      (1 << 12)     // HC Halted
  83 #define USBSTS_REC       (1 << 13)     // Reclamation
  84 #define USBSTS_PSS       (1 << 14)     // Periodic Schedule Status
  85 #define USBSTS_ASS       (1 << 15)     // Asynchronous Schedule Status
  86
  87 /*
  88  *  Interrupt enable bits correspond to the interrupt active bits in USBSTS
  89  *  so no need to redefine here.
  90  */
  91 #define USBINTR              OPREGBASE + 0x0008
  92 #define USBINTR_MASK         0x0000003f
  93
  94 #define FRINDEX              OPREGBASE + 0x000c
  95 #define CTRLDSSEGMENT        OPREGBASE + 0x0010
  96 #define PERIODICLISTBASE     OPREGBASE + 0x0014
  97 #define ASYNCLISTADDR        OPREGBASE + 0x0018
  98 #define ASYNCLISTADDR_MASK   0xffffffe0
  99
 100 #define CONFIGFLAG           OPREGBASE + 0x0040
 101
 102 #define PORTSC               (OPREGBASE + 0x0044)
 103 #define PORTSC_BEGIN         PORTSC
 104 #define PORTSC_END           (PORTSC + 4 * NB_PORTS)
 105 /*
 106  * Bits that are reserverd or are read-only are masked out of values
 107  * written to us by software
 108  */
 109 #define PORTSC_RO_MASK       0x007021c5
 110 #define PORTSC_RWC_MASK      0x0000002a
 111 #define PORTSC_WKOC_E        (1 << 22)    // Wake on Over Current Enable
 112 #define PORTSC_WKDS_E        (1 << 21)    // Wake on Disconnect Enable
 113 #define PORTSC_WKCN_E        (1 << 20)    // Wake on Connect Enable
 114 #define PORTSC_PTC           (15 << 16)   // Port Test Control
 115 #define PORTSC_PTC_SH        16           // Port Test Control shift
 116 #define PORTSC_PIC           (3 << 14)    // Port Indicator Control
 117 #define PORTSC_PIC_SH        14           // Port Indicator Control Shift
 118 #define PORTSC_POWNER        (1 << 13)    // Port Owner
 119 #define PORTSC_PPOWER        (1 << 12)    // Port Power
 120 #define PORTSC_LINESTAT      (3 << 10)    // Port Line Status
 121 #define PORTSC_LINESTAT_SH   10           // Port Line Status Shift
 122 #define PORTSC_PRESET        (1 << 8)     // Port Reset
 123 #define PORTSC_SUSPEND       (1 << 7)     // Port Suspend
 124 #define PORTSC_FPRES         (1 << 6)     // Force Port Resume
 125 #define PORTSC_OCC           (1 << 5)     // Over Current Change
 126 #define PORTSC_OCA           (1 << 4)     // Over Current Active
 127 #define PORTSC_PEDC          (1 << 3)     // Port Enable/Disable Change
 128 #define PORTSC_PED           (1 << 2)     // Port Enable/Disable
 129 #define PORTSC_CSC           (1 << 1)     // Connect Status Change
 130 #define PORTSC_CONNECT       (1 << 0)     // Current Connect Status
 131
 132 #define FRAME_TIMER_FREQ 1000
 133 #define FRAME_TIMER_NS   (1000000000 / FRAME_TIMER_FREQ)
 134
 135 #define NB_MAXINTRATE    8        // Max rate at which controller issues ints
 136 #define NB_PORTS         4        // Number of downstream ports
 137 #define BUFF_SIZE        5*4096   // Max bytes to transfer per transaction
 138 #define MAX_ITERATIONS   20       // Max number of QH before we break the loop
 139 #define MAX_QH           100      // Max allowable queue heads in a chain
 140
 141 /*  Internal periodic / asynchronous schedule state machine states
 142  */
 143 typedef enum {
 144     EST_INACTIVE = 1000,
 145     EST_ACTIVE,
 146     EST_EXECUTING,
 147     EST_SLEEPING,
 148     /*  The following states are internal to the state machine function
 149     */
 150     EST_WAITLISTHEAD,
 151     EST_FETCHENTRY,
 152     EST_FETCHQH,
 153     EST_FETCHITD,
 154     EST_ADVANCEQUEUE,
 155     EST_FETCHQTD,
 156     EST_EXECUTE,
 157     EST_WRITEBACK,
 158     EST_HORIZONTALQH
 159 } EHCI_STATES;
 160
 161 /* macros for accessing fields within next link pointer entry */
 162 #define NLPTR_GET(x)             ((x) & 0xffffffe0)
 163 #define NLPTR_TYPE_GET(x)        (((x) >> 1) & 3)
 164 #define NLPTR_TBIT(x)            ((x) & 1)  // 1=invalid, 0=valid
 165
 166 /* link pointer types */
 167 #define NLPTR_TYPE_ITD           0     // isoc xfer descriptor
 168 #define NLPTR_TYPE_QH            1     // queue head
 169 #define NLPTR_TYPE_STITD         2     // split xaction, isoc xfer descriptor
 170 #define NLPTR_TYPE_FSTN          3     // frame span traversal node
 171
 172
 173 /*  EHCI spec version 1.0 Section 3.3
 174  */
 175 typedef struct EHCIitd {
 176     uint32_t next;
 177
 178     uint32_t transact[8];
 179 #define ITD_XACT_ACTIVE          (1 << 31)
 180 #define ITD_XACT_DBERROR         (1 << 30)
 181 #define ITD_XACT_BABBLE          (1 << 29)
 182 #define ITD_XACT_XACTERR         (1 << 28)
 183 #define ITD_XACT_LENGTH_MASK     0x0fff0000
 184 #define ITD_XACT_LENGTH_SH       16
 185 #define ITD_XACT_IOC             (1 << 15)
 186 #define ITD_XACT_PGSEL_MASK      0x00007000
 187 #define ITD_XACT_PGSEL_SH        12
 188 #define ITD_XACT_OFFSET_MASK     0x00000fff
 189
 190     uint32_t bufptr[7];
 191 #define ITD_BUFPTR_MASK          0xfffff000
 192 #define ITD_BUFPTR_SH            12
 193 #define ITD_BUFPTR_EP_MASK       0x00000f00
 194 #define ITD_BUFPTR_EP_SH         8
 195 #define ITD_BUFPTR_DEVADDR_MASK  0x0000007f
 196 #define ITD_BUFPTR_DEVADDR_SH    0
 197 #define ITD_BUFPTR_DIRECTION     (1 << 11)
 198 #define ITD_BUFPTR_MAXPKT_MASK   0x000007ff
 199 #define ITD_BUFPTR_MAXPKT_SH     0
 200 #define ITD_BUFPTR_MULT_MASK     0x00000003
 201 #define ITD_BUFPTR_MULT_SH       0
 202 } EHCIitd;
 203
 204 /*  EHCI spec version 1.0 Section 3.4
 205  */
 206 typedef struct EHCIsitd {
 207     uint32_t next;                  // Standard next link pointer
 208     uint32_t epchar;
 209 #define SITD_EPCHAR_IO              (1 << 31)
 210 #define SITD_EPCHAR_PORTNUM_MASK    0x7f000000
 211 #define SITD_EPCHAR_PORTNUM_SH      24
 212 #define SITD_EPCHAR_HUBADD_MASK     0x007f0000
 213 #define SITD_EPCHAR_HUBADDR_SH      16
 214 #define SITD_EPCHAR_EPNUM_MASK      0x00000f00
 215 #define SITD_EPCHAR_EPNUM_SH        8
 216 #define SITD_EPCHAR_DEVADDR_MASK    0x0000007f
 217
 218     uint32_t uframe;
 219 #define SITD_UFRAME_CMASK_MASK      0x0000ff00
 220 #define SITD_UFRAME_CMASK_SH        8
 221 #define SITD_UFRAME_SMASK_MASK      0x000000ff
 222
 223     uint32_t results;
 224 #define SITD_RESULTS_IOC              (1 << 31)
 225 #define SITD_RESULTS_PGSEL            (1 << 30)
 226 #define SITD_RESULTS_TBYTES_MASK      0x03ff0000
 227 #define SITD_RESULTS_TYBYTES_SH       16
 228 #define SITD_RESULTS_CPROGMASK_MASK   0x0000ff00
 229 #define SITD_RESULTS_CPROGMASK_SH     8
 230 #define SITD_RESULTS_ACTIVE           (1 << 7)
 231 #define SITD_RESULTS_ERR              (1 << 6)
 232 #define SITD_RESULTS_DBERR            (1 << 5)
 233 #define SITD_RESULTS_BABBLE           (1 << 4)
 234 #define SITD_RESULTS_XACTERR          (1 << 3)
 235 #define SITD_RESULTS_MISSEDUF         (1 << 2)
 236 #define SITD_RESULTS_SPLITXSTATE      (1 << 1)
 237
 238     uint32_t bufptr[2];
 239 #define SITD_BUFPTR_MASK              0xfffff000
 240 #define SITD_BUFPTR_CURROFF_MASK      0x00000fff
 241 #define SITD_BUFPTR_TPOS_MASK         0x00000018
 242 #define SITD_BUFPTR_TPOS_SH           3
 243 #define SITD_BUFPTR_TCNT_MASK         0x00000007
 244
 245     uint32_t backptr;                 // Standard next link pointer
 246 } EHCIsitd;
 247
 248 /*  EHCI spec version 1.0 Section 3.5
 249  */
 250 typedef struct EHCIqtd {
 251     uint32_t next;                    // Standard next link pointer
 252     uint32_t altnext;                 // Standard next link pointer
 253     uint32_t token;
 254 #define QTD_TOKEN_DTOGGLE             (1 << 31)
 255 #define QTD_TOKEN_TBYTES_MASK         0x7fff0000
 256 #define QTD_TOKEN_TBYTES_SH           16
 257 #define QTD_TOKEN_IOC                 (1 << 15)
 258 #define QTD_TOKEN_CPAGE_MASK          0x00007000
 259 #define QTD_TOKEN_CPAGE_SH            12
 260 #define QTD_TOKEN_CERR_MASK           0x00000c00
 261 #define QTD_TOKEN_CERR_SH             10
 262 #define QTD_TOKEN_PID_MASK            0x00000300
 263 #define QTD_TOKEN_PID_SH              8
 264 #define QTD_TOKEN_ACTIVE              (1 << 7)
 265 #define QTD_TOKEN_HALT                (1 << 6)
 266 #define QTD_TOKEN_DBERR               (1 << 5)
 267 #define QTD_TOKEN_BABBLE              (1 << 4)
 268 #define QTD_TOKEN_XACTERR             (1 << 3)
 269 #define QTD_TOKEN_MISSEDUF            (1 << 2)
 270 #define QTD_TOKEN_SPLITXSTATE         (1 << 1)
 271 #define QTD_TOKEN_PING                (1 << 0)
 272
 273     uint32_t bufptr[5];               // Standard buffer pointer
 274 #define QTD_BUFPTR_MASK               0xfffff000
 275 } EHCIqtd;
 276
 277 /*  EHCI spec version 1.0 Section 3.6
 278  */
 279 typedef struct EHCIqh {
 280     uint32_t next;                    // Standard next link pointer
 281
 282     /* endpoint characteristics */
 283     uint32_t epchar;
 284 #define QH_EPCHAR_RL_MASK             0xf0000000
 285 #define QH_EPCHAR_RL_SH               28
 286 #define QH_EPCHAR_C                   (1 << 27)
 287 #define QH_EPCHAR_MPLEN_MASK          0x07FF0000
 288 #define QH_EPCHAR_MPLEN_SH            16
 289 #define QH_EPCHAR_H                   (1 << 15)
 290 #define QH_EPCHAR_DTC                 (1 << 14)
 291 #define QH_EPCHAR_EPS_MASK            0x00003000
 292 #define QH_EPCHAR_EPS_SH              12
 293 #define EHCI_QH_EPS_FULL              0
 294 #define EHCI_QH_EPS_LOW               1
 295 #define EHCI_QH_EPS_HIGH              2
 296 #define EHCI_QH_EPS_RESERVED          3
 297
 298 #define QH_EPCHAR_EP_MASK             0x00000f00
 299 #define QH_EPCHAR_EP_SH               8
 300 #define QH_EPCHAR_I                   (1 << 7)
 301 #define QH_EPCHAR_DEVADDR_MASK        0x0000007f
 302 #define QH_EPCHAR_DEVADDR_SH          0
 303
 304     /* endpoint capabilities */
 305     uint32_t epcap;
 306 #define QH_EPCAP_MULT_MASK            0xc0000000
 307 #define QH_EPCAP_MULT_SH              30
 308 #define QH_EPCAP_PORTNUM_MASK         0x3f800000
 309 #define QH_EPCAP_PORTNUM_SH           23
 310 #define QH_EPCAP_HUBADDR_MASK         0x007f0000
 311 #define QH_EPCAP_HUBADDR_SH           16
 312 #define QH_EPCAP_CMASK_MASK           0x0000ff00
 313 #define QH_EPCAP_CMASK_SH             8
 314 #define QH_EPCAP_SMASK_MASK           0x000000ff
 315 #define QH_EPCAP_SMASK_SH             0
 316
 317     uint32_t current_qtd;             // Standard next link pointer
 318     uint32_t next_qtd;                // Standard next link pointer
 319     uint32_t altnext_qtd;
 320 #define QH_ALTNEXT_NAKCNT_MASK        0x0000001e
 321 #define QH_ALTNEXT_NAKCNT_SH          1
 322
 323     uint32_t token;                   // Same as QTD token
 324     uint32_t bufptr[5];               // Standard buffer pointer
 325 #define BUFPTR_CPROGMASK_MASK         0x000000ff
 326 #define BUFPTR_FRAMETAG_MASK          0x0000001f
 327 #define BUFPTR_SBYTES_MASK            0x00000fe0
 328 #define BUFPTR_SBYTES_SH              5
 329 } EHCIqh;
 330
 331 /*  EHCI spec version 1.0 Section 3.7
 332  */
 333 typedef struct EHCIfstn {
 334     uint32_t next;                    // Standard next link pointer
 335     uint32_t backptr;                 // Standard next link pointer
 336 } EHCIfstn;
 337
 338 typedef struct EHCIQueue EHCIQueue;
 339 typedef struct EHCIState EHCIState;
 340
 341 enum async_state {
 342     EHCI_ASYNC_NONE = 0,
 343     EHCI_ASYNC_INFLIGHT,
 344     EHCI_ASYNC_FINISHED,
 345 };
 346
 347 struct EHCIQueue {
 348     EHCIState *ehci;
 349     QTAILQ_ENTRY(EHCIQueue) next;
 350     bool async_schedule;
 351     uint32_t seen;
 352     uint64_t ts;
 353
 354     /* cached data from guest - needs to be flushed
 355      * when guest removes an entry (doorbell, handshake sequence)
 356      */
 357     EHCIqh qh;             // copy of current QH (being worked on)
 358     uint32_t qhaddr;       // address QH read from
 359     EHCIqtd qtd;           // copy of current QTD (being worked on)
 360     uint32_t qtdaddr;      // address QTD read from
 361
 362     USBPacket packet;
 363     uint8_t buffer[BUFF_SIZE];
 364     int pid;
 365     uint32_t tbytes;
 366     enum async_state async;
 367     int usb_status;
 368 };
 369
 370 struct EHCIState {
 371     PCIDevice dev;
 372     USBBus bus;
 373     qemu_irq irq;
 374     target_phys_addr_t mem_base;
 375     int mem;
 376     int num_ports;
 377
 378     /* properties */
 379     uint32_t freq;
 380     uint32_t maxframes;
 381
 382     /*
 383      *  EHCI spec version 1.0 Section 2.3
 384      *  Host Controller Operational Registers
 385      */
 386     union {
 387         uint8_t mmio[MMIO_SIZE];
 388         struct {
 389             uint8_t cap[OPREGBASE];
 390             uint32_t usbcmd;
 391             uint32_t usbsts;
 392             uint32_t usbintr;
 393             uint32_t frindex;
 394             uint32_t ctrldssegment;
 395             uint32_t periodiclistbase;
 396             uint32_t asynclistaddr;
 397             uint32_t notused[9];
 398             uint32_t configflag;
 399             uint32_t portsc[NB_PORTS];
 400         };
 401     };
 402
 403     /*
 404      *  Internal states, shadow registers, etc
 405      */
 406     uint32_t sofv;
 407     QEMUTimer *frame_timer;
 408     int attach_poll_counter;
 409     int astate;                        // Current state in asynchronous schedule
 410     int pstate;                        // Current state in periodic schedule
 411     USBPort ports[NB_PORTS];
 412     uint32_t usbsts_pending;
 413     QTAILQ_HEAD(, EHCIQueue) queues;
 414
 415     uint32_t a_fetch_addr;   // which address to look at next
 416     uint32_t p_fetch_addr;   // which address to look at next
 417
 418     USBPacket ipacket;
 419     uint8_t ibuffer[BUFF_SIZE];
 420     int isoch_pause;
 421
 422     uint64_t last_run_ns;
 423 };
 424
 425 #define SET_LAST_RUN_CLOCK(s) \
 426     (s)->last_run_ns = qemu_get_clock_ns(vm_clock);
 427
 428 /* nifty macros from Arnon's EHCI version  */
 429 #define get_field(data, field) \
 430     (((data) & field##_MASK) >> field##_SH)
 431
 432 #define set_field(data, newval, field) do { \
 433     uint32_t val = *data; \
 434     val &= ~ field##_MASK; \
 435     val |= ((newval) << field##_SH) & field##_MASK; \
 436     *data = val; \
 437     } while(0)
 438
 439 static const char *ehci_state_names[] = {
 440     [ EST_INACTIVE ]     = "INACTIVE",
 441     [ EST_ACTIVE ]       = "ACTIVE",
 442     [ EST_EXECUTING ]    = "EXECUTING",
 443     [ EST_SLEEPING ]     = "SLEEPING",
 444     [ EST_WAITLISTHEAD ] = "WAITLISTHEAD",
 445     [ EST_FETCHENTRY ]   = "FETCH ENTRY",
 446     [ EST_FETCHQH ]      = "FETCH QH",
 447     [ EST_FETCHITD ]     = "FETCH ITD",
 448     [ EST_ADVANCEQUEUE ] = "ADVANCEQUEUE",
 449     [ EST_FETCHQTD ]     = "FETCH QTD",
 450     [ EST_EXECUTE ]      = "EXECUTE",
 451     [ EST_WRITEBACK ]    = "WRITEBACK",
 452     [ EST_HORIZONTALQH ] = "HORIZONTALQH",
 453 };
 454
 455 static const char *ehci_mmio_names[] = {
 456     [ CAPLENGTH ]        = "CAPLENGTH",
 457     [ HCIVERSION ]       = "HCIVERSION",
 458     [ HCSPARAMS ]        = "HCSPARAMS",
 459     [ HCCPARAMS ]        = "HCCPARAMS",
 460     [ USBCMD ]           = "USBCMD",
 461     [ USBSTS ]           = "USBSTS",
 462     [ USBINTR ]          = "USBINTR",
 463     [ FRINDEX ]          = "FRINDEX",
 464     [ PERIODICLISTBASE ] = "P-LIST BASE",
 465     [ ASYNCLISTADDR ]    = "A-LIST ADDR",
 466     [ PORTSC_BEGIN ]     = "PORTSC #0",
 467     [ PORTSC_BEGIN + 4]  = "PORTSC #1",
 468     [ PORTSC_BEGIN + 8]  = "PORTSC #2",
 469     [ PORTSC_BEGIN + 12] = "PORTSC #3",
 470     [ CONFIGFLAG ]       = "CONFIGFLAG",
 471 };
 472
 473 static const char *nr2str(const char **n, size_t len, uint32_t nr)
 474 {
 475     if (nr < len && n[nr] != NULL) {
 476         return n[nr];
 477     } else {
 478         return "unknown";
 479     }
 480 }
 481
 482 static const char *state2str(uint32_t state)
 483 {
 484     return nr2str(ehci_state_names, ARRAY_SIZE(ehci_state_names), state);
 485 }
 486
 487 static const char *addr2str(target_phys_addr_t addr)
 488 {
 489     return nr2str(ehci_mmio_names, ARRAY_SIZE(ehci_mmio_names), addr);
 490 }
 491
 492 static void ehci_trace_usbsts(uint32_t mask, int state)
 493 {
 494     /* interrupts */
 495     if (mask & USBSTS_INT) {
 496         trace_usb_ehci_usbsts("INT", state);
 497     }
 498     if (mask & USBSTS_ERRINT) {
 499         trace_usb_ehci_usbsts("ERRINT", state);
 500     }
 501     if (mask & USBSTS_PCD) {
 502         trace_usb_ehci_usbsts("PCD", state);
 503     }
 504     if (mask & USBSTS_FLR) {
 505         trace_usb_ehci_usbsts("FLR", state);
 506     }
 507     if (mask & USBSTS_HSE) {
 508         trace_usb_ehci_usbsts("HSE", state);
 509     }
 510     if (mask & USBSTS_IAA) {
 511         trace_usb_ehci_usbsts("IAA", state);
 512     }
 513
 514     /* status */
 515     if (mask & USBSTS_HALT) {
 516         trace_usb_ehci_usbsts("HALT", state);
 517     }
 518     if (mask & USBSTS_REC) {
 519         trace_usb_ehci_usbsts("REC", state);
 520     }
 521     if (mask & USBSTS_PSS) {
 522         trace_usb_ehci_usbsts("PSS", state);
 523     }
 524     if (mask & USBSTS_ASS) {
 525         trace_usb_ehci_usbsts("ASS", state);
 526     }
 527 }
 528
 529 static inline void ehci_set_usbsts(EHCIState *s, int mask)
 530 {
 531     if ((s->usbsts & mask) == mask) {
 532         return;
 533     }
 534     ehci_trace_usbsts(mask, 1);
 535     s->usbsts |= mask;
 536 }
 537
 538 static inline void ehci_clear_usbsts(EHCIState *s, int mask)
 539 {
 540     if ((s->usbsts & mask) == 0) {
 541         return;
 542     }
 543     ehci_trace_usbsts(mask, 0);
 544     s->usbsts &= ~mask;
 545 }
 546
 547 static inline void ehci_set_interrupt(EHCIState *s, int intr)
 548 {
 549     int level = 0;
 550
 551     // TODO honour interrupt threshold requests
 552
 553     ehci_set_usbsts(s, intr);
 554
 555     if ((s->usbsts & USBINTR_MASK) & s->usbintr) {
 556         level = 1;
 557     }
 558
 559     qemu_set_irq(s->irq, level);
 560 }
 561
 562 static inline void ehci_record_interrupt(EHCIState *s, int intr)
 563 {
 564     s->usbsts_pending |= intr;
 565 }
 566
 567 static inline void ehci_commit_interrupt(EHCIState *s)
 568 {
 569     if (!s->usbsts_pending) {
 570         return;
 571     }
 572     ehci_set_interrupt(s, s->usbsts_pending);
 573     s->usbsts_pending = 0;
 574 }
 575
 576 static void ehci_set_state(EHCIState *s, int async, int state)
 577 {
 578     if (async) {
 579         trace_usb_ehci_state("async", state2str(state));
 580         s->astate = state;
 581     } else {
 582         trace_usb_ehci_state("periodic", state2str(state));
 583         s->pstate = state;
 584     }
 585 }
 586
 587 static int ehci_get_state(EHCIState *s, int async)
 588 {
 589     return async ? s->astate : s->pstate;
 590 }
 591
 592 static void ehci_set_fetch_addr(EHCIState *s, int async, uint32_t addr)
 593 {
 594     if (async) {
 595         s->a_fetch_addr = addr;
 596     } else {
 597         s->p_fetch_addr = addr;
 598     }
 599 }
 600
 601 static int ehci_get_fetch_addr(EHCIState *s, int async)
 602 {
 603     return async ? s->a_fetch_addr : s->p_fetch_addr;
 604 }
 605
 606 static void ehci_trace_qh(EHCIQueue *q, target_phys_addr_t addr, EHCIqh *qh)
 607 {
 608     /* need three here due to argument count limits */
 609     trace_usb_ehci_qh_ptrs(q, addr, qh->next,
 610                            qh->current_qtd, qh->next_qtd, qh->altnext_qtd);
 611     trace_usb_ehci_qh_fields(addr,
 612                              get_field(qh->epchar, QH_EPCHAR_RL),
 613                              get_field(qh->epchar, QH_EPCHAR_MPLEN),
 614                              get_field(qh->epchar, QH_EPCHAR_EPS),
 615                              get_field(qh->epchar, QH_EPCHAR_EP),
 616                              get_field(qh->epchar, QH_EPCHAR_DEVADDR));
 617     trace_usb_ehci_qh_bits(addr,
 618                            (bool)(qh->epchar & QH_EPCHAR_C),
 619                            (bool)(qh->epchar & QH_EPCHAR_H),
 620                            (bool)(qh->epchar & QH_EPCHAR_DTC),
 621                            (bool)(qh->epchar & QH_EPCHAR_I));
 622 }
 623
 624 static void ehci_trace_qtd(EHCIQueue *q, target_phys_addr_t addr, EHCIqtd *qtd)
 625 {
 626     /* need three here due to argument count limits */
 627     trace_usb_ehci_qtd_ptrs(q, addr, qtd->next, qtd->altnext);
 628     trace_usb_ehci_qtd_fields(addr,
 629                               get_field(qtd->token, QTD_TOKEN_TBYTES),
 630                               get_field(qtd->token, QTD_TOKEN_CPAGE),
 631                               get_field(qtd->token, QTD_TOKEN_CERR),
 632                               get_field(qtd->token, QTD_TOKEN_PID));
 633     trace_usb_ehci_qtd_bits(addr,
 634                             (bool)(qtd->token & QTD_TOKEN_IOC),
 635                             (bool)(qtd->token & QTD_TOKEN_ACTIVE),
 636                             (bool)(qtd->token & QTD_TOKEN_HALT),
 637                             (bool)(qtd->token & QTD_TOKEN_BABBLE),
 638                             (bool)(qtd->token & QTD_TOKEN_XACTERR));
 639 }
 640
 641 static void ehci_trace_itd(EHCIState *s, target_phys_addr_t addr, EHCIitd *itd)
 642 {
 643     trace_usb_ehci_itd(addr, itd->next,
 644                        get_field(itd->bufptr[1], ITD_BUFPTR_MAXPKT),
 645                        get_field(itd->bufptr[2], ITD_BUFPTR_MULT),
 646                        get_field(itd->bufptr[0], ITD_BUFPTR_EP),
 647                        get_field(itd->bufptr[0], ITD_BUFPTR_DEVADDR));
 648 }
 649
 650 /* queue management */
 651
 652 static EHCIQueue *ehci_alloc_queue(EHCIState *ehci, int async)
 653 {
 654     EHCIQueue *q;
 655
 656     q = qemu_mallocz(sizeof(*q));
 657     q->ehci = ehci;
 658     q->async_schedule = async;
 659     QTAILQ_INSERT_HEAD(&ehci->queues, q, next);
 660     trace_usb_ehci_queue_action(q, "alloc");
 661     return q;
 662 }
 663
 664 static void ehci_free_queue(EHCIQueue *q)
 665 {
 666     trace_usb_ehci_queue_action(q, "free");
 667     if (q->async == EHCI_ASYNC_INFLIGHT) {
 668         usb_cancel_packet(&q->packet);
 669     }
 670     QTAILQ_REMOVE(&q->ehci->queues, q, next);
 671     qemu_free(q);
 672 }
 673
 674 static EHCIQueue *ehci_find_queue_by_qh(EHCIState *ehci, uint32_t addr)
 675 {
 676     EHCIQueue *q;
 677
 678     QTAILQ_FOREACH(q, &ehci->queues, next) {
 679         if (addr == q->qhaddr) {
 680             return q;
 681         }
 682     }
 683     return NULL;
 684 }
 685
 686 static void ehci_queues_rip_unused(EHCIState *ehci)
 687 {
 688     EHCIQueue *q, *tmp;
 689
 690     QTAILQ_FOREACH_SAFE(q, &ehci->queues, next, tmp) {
 691         if (q->seen) {
 692             q->seen = 0;
 693             q->ts = ehci->last_run_ns;
 694             continue;
 695         }
 696         if (ehci->last_run_ns < q->ts + 250000000) {
 697             /* allow 0.25 sec idle */
 698             continue;
 699         }
 700         ehci_free_queue(q);
 701     }
 702 }
 703
 704 static void ehci_queues_rip_device(EHCIState *ehci, USBDevice *dev)
 705 {
 706     EHCIQueue *q, *tmp;
 707
 708     QTAILQ_FOREACH_SAFE(q, &ehci->queues, next, tmp) {
 709         if (q->packet.owner != dev) {
 710             continue;
 711         }
 712         ehci_free_queue(q);
 713     }
 714 }
 715
 716 static void ehci_queues_rip_all(EHCIState *ehci)
 717 {
 718     EHCIQueue *q, *tmp;
 719
 720     QTAILQ_FOREACH_SAFE(q, &ehci->queues, next, tmp) {
 721         ehci_free_queue(q);
 722     }
 723 }
 724
 725 /* Attach or detach a device on root hub */
 726
 727 static void ehci_attach(USBPort *port)
 728 {
 729     EHCIState *s = port->opaque;
 730     uint32_t *portsc = &s->portsc[port->index];
 731
 732     trace_usb_ehci_port_attach(port->index, port->dev->product_desc);
 733
 734     *portsc |= PORTSC_CONNECT;
 735     *portsc |= PORTSC_CSC;
 736
 737     /*
 738      *  If a high speed device is attached then we own this port(indicated
 739      *  by zero in the PORTSC_POWNER bit field) so set the status bit
 740      *  and set an interrupt if enabled.
 741      */
 742     if ( !(*portsc & PORTSC_POWNER)) {
 743         ehci_set_interrupt(s, USBSTS_PCD);
 744     }
 745 }
 746
 747 static void ehci_detach(USBPort *port)
 748 {
 749     EHCIState *s = port->opaque;
 750     uint32_t *portsc = &s->portsc[port->index];
 751
 752     trace_usb_ehci_port_detach(port->index);
 753
 754     *portsc &= ~PORTSC_CONNECT;
 755     *portsc |= PORTSC_CSC;
 756
 757     /*
 758      *  If a high speed device is attached then we own this port(indicated
 759      *  by zero in the PORTSC_POWNER bit field) so set the status bit
 760      *  and set an interrupt if enabled.
 761      */
 762     if ( !(*portsc & PORTSC_POWNER)) {
 763         ehci_set_interrupt(s, USBSTS_PCD);
 764     }
 765 }
 766
 767 /* 4.1 host controller initialization */
 768 static void ehci_reset(void *opaque)
 769 {
 770     EHCIState *s = opaque;
 771     int i;
 772
 773     trace_usb_ehci_reset();
 774
 775     memset(&s->mmio[OPREGBASE], 0x00, MMIO_SIZE - OPREGBASE);
 776
 777     s->usbcmd = NB_MAXINTRATE << USBCMD_ITC_SH;
 778     s->usbsts = USBSTS_HALT;
 779
 780     s->astate = EST_INACTIVE;
 781     s->pstate = EST_INACTIVE;
 782     s->isoch_pause = -1;
 783     s->attach_poll_counter = 0;
 784
 785     for(i = 0; i < NB_PORTS; i++) {
 786         s->portsc[i] = PORTSC_POWNER | PORTSC_PPOWER;
 787
 788         if (s->ports[i].dev) {
 789             usb_attach(&s->ports[i], s->ports[i].dev);
 790         }
 791     }
 792     ehci_queues_rip_all(s);
 793 }
 794
 795 static uint32_t ehci_mem_readb(void *ptr, target_phys_addr_t addr)
 796 {
 797     EHCIState *s = ptr;
 798     uint32_t val;
 799
 800     val = s->mmio[addr];
 801
 802     return val;
 803 }
 804
 805 static uint32_t ehci_mem_readw(void *ptr, target_phys_addr_t addr)
 806 {
 807     EHCIState *s = ptr;
 808     uint32_t val;
 809
 810     val = s->mmio[addr] | (s->mmio[addr+1] << 8);
 811
 812     return val;
 813 }
 814
 815 static uint32_t ehci_mem_readl(void *ptr, target_phys_addr_t addr)
 816 {
 817     EHCIState *s = ptr;
 818     uint32_t val;
 819
 820     val = s->mmio[addr] | (s->mmio[addr+1] << 8) |
 821           (s->mmio[addr+2] << 16) | (s->mmio[addr+3] << 24);
 822
 823     trace_usb_ehci_mmio_readl(addr, addr2str(addr), val);
 824     return val;
 825 }
 826
 827 static void ehci_mem_writeb(void *ptr, target_phys_addr_t addr, uint32_t val)
 828 {
 829     fprintf(stderr, "EHCI doesn't handle byte writes to MMIO\n");
 830     exit(1);
 831 }
 832
 833 static void ehci_mem_writew(void *ptr, target_phys_addr_t addr, uint32_t val)
 834 {
 835     fprintf(stderr, "EHCI doesn't handle 16-bit writes to MMIO\n");
 836     exit(1);
 837 }
 838
 839 static void handle_port_status_write(EHCIState *s, int port, uint32_t val)
 840 {
 841     uint32_t *portsc = &s->portsc[port];
 842     int rwc;
 843     USBDevice *dev = s->ports[port].dev;
 844
 845     rwc = val & PORTSC_RWC_MASK;
 846     val &= PORTSC_RO_MASK;
 847
 848     // handle_read_write_clear(&val, portsc, PORTSC_PEDC | PORTSC_CSC);
 849
 850     *portsc &= ~rwc;
 851
 852     if ((val & PORTSC_PRESET) && !(*portsc & PORTSC_PRESET)) {
 853         trace_usb_ehci_port_reset(port, 1);
 854     }
 855
 856     if (!(val & PORTSC_PRESET) &&(*portsc & PORTSC_PRESET)) {
 857         trace_usb_ehci_port_reset(port, 0);
 858         usb_attach(&s->ports[port], dev);
 859
 860         // TODO how to handle reset of ports with no device
 861         if (dev) {
 862             usb_send_msg(dev, USB_MSG_RESET);
 863         }
 864
 865         if (s->ports[port].dev) {
 866             *portsc &= ~PORTSC_CSC;
 867         }
 868
 869         /*  Table 2.16 Set the enable bit(and enable bit change) to indicate
 870          *  to SW that this port has a high speed device attached
 871          *
 872          *  TODO - when to disable?
 873          */
 874         val |= PORTSC_PED;
 875         val |= PORTSC_PEDC;
 876     }
 877
 878     *portsc &= ~PORTSC_RO_MASK;
 879     *portsc |= val;
 880 }
 881
 882 static void ehci_mem_writel(void *ptr, target_phys_addr_t addr, uint32_t val)
 883 {
 884     EHCIState *s = ptr;
 885     uint32_t *mmio = (uint32_t *)(&s->mmio[addr]);
 886     uint32_t old = *mmio;
 887     int i;
 888
 889     trace_usb_ehci_mmio_writel(addr, addr2str(addr), val);
 890
 891     /* Only aligned reads are allowed on OHCI */
 892     if (addr & 3) {
 893         fprintf(stderr, "usb-ehci: Mis-aligned write to addr 0x"
 894                 TARGET_FMT_plx "\n", addr);
 895         return;
 896     }
 897
 898     if (addr >= PORTSC && addr < PORTSC + 4 * NB_PORTS) {
 899         handle_port_status_write(s, (addr-PORTSC)/4, val);
 900         trace_usb_ehci_mmio_change(addr, addr2str(addr), *mmio, old);
 901         return;
 902     }
 903
 904     if (addr < OPREGBASE) {
 905         fprintf(stderr, "usb-ehci: write attempt to read-only register"
 906                 TARGET_FMT_plx "\n", addr);
 907         return;
 908     }
 909
 910
 911     /* Do any register specific pre-write processing here.  */
 912     switch(addr) {
 913     case USBCMD:
 914         if ((val & USBCMD_RUNSTOP) && !(s->usbcmd & USBCMD_RUNSTOP)) {
 915             qemu_mod_timer(s->frame_timer, qemu_get_clock_ns(vm_clock));
 916             SET_LAST_RUN_CLOCK(s);
 917             ehci_clear_usbsts(s, USBSTS_HALT);
 918         }
 919
 920         if (!(val & USBCMD_RUNSTOP) && (s->usbcmd & USBCMD_RUNSTOP)) {
 921             qemu_del_timer(s->frame_timer);
 922             // TODO - should finish out some stuff before setting halt
 923             ehci_set_usbsts(s, USBSTS_HALT);
 924         }
 925
 926         if (val & USBCMD_HCRESET) {
 927             ehci_reset(s);
 928             val &= ~USBCMD_HCRESET;
 929         }
 930
 931         /* not supporting dynamic frame list size at the moment */
 932         if ((val & USBCMD_FLS) && !(s->usbcmd & USBCMD_FLS)) {
 933             fprintf(stderr, "attempt to set frame list size -- value %d\n",
 934                     val & USBCMD_FLS);
 935             val &= ~USBCMD_FLS;
 936         }
 937         break;
 938
 939     case USBSTS:
 940         val &= USBSTS_RO_MASK;              // bits 6 thru 31 are RO
 941         ehci_clear_usbsts(s, val);          // bits 0 thru 5 are R/WC
 942         val = s->usbsts;
 943         ehci_set_interrupt(s, 0);
 944         break;
 945
 946     case USBINTR:
 947         val &= USBINTR_MASK;
 948         break;
 949
 950     case FRINDEX:
 951         s->sofv = val >> 3;
 952         break;
 953
 954     case CONFIGFLAG:
 955         val &= 0x1;
 956         if (val) {
 957             for(i = 0; i < NB_PORTS; i++)
 958                 s->portsc[i] &= ~PORTSC_POWNER;
 959         }
 960         break;
 961
 962     case PERIODICLISTBASE:
 963         if ((s->usbcmd & USBCMD_PSE) && (s->usbcmd & USBCMD_RUNSTOP)) {
 964             fprintf(stderr,
 965               "ehci: PERIODIC list base register set while periodic schedule\n"
 966               "      is enabled and HC is enabled\n");
 967         }
 968         break;
 969
 970     case ASYNCLISTADDR:
 971         if ((s->usbcmd & USBCMD_ASE) && (s->usbcmd & USBCMD_RUNSTOP)) {
 972             fprintf(stderr,
 973               "ehci: ASYNC list address register set while async schedule\n"
 974               "      is enabled and HC is enabled\n");
 975         }
 976         break;
 977     }
 978
 979     *mmio = val;
 980     trace_usb_ehci_mmio_change(addr, addr2str(addr), *mmio, old);
 981 }
 982
 983
 984 // TODO : Put in common header file, duplication from usb-ohci.c
 985
 986 /* Get an array of dwords from main memory */
 987 static inline int get_dwords(uint32_t addr, uint32_t *buf, int num)
 988 {
 989     int i;
 990
 991     for(i = 0; i < num; i++, buf++, addr += sizeof(*buf)) {
 992         cpu_physical_memory_rw(addr,(uint8_t *)buf, sizeof(*buf), 0);
 993         *buf = le32_to_cpu(*buf);
 994     }
 995
 996     return 1;
 997 }
 998
 999 /* Put an array of dwords in to main memory */
1000 static inline int put_dwords(uint32_t addr, uint32_t *buf, int num)
1001 {
1002     int i;
1003
1004     for(i = 0; i < num; i++, buf++, addr += sizeof(*buf)) {
1005         uint32_t tmp = cpu_to_le32(*buf);
1006         cpu_physical_memory_rw(addr,(uint8_t *)&tmp, sizeof(tmp), 1);
1007     }
1008
1009     return 1;
1010 }
1011
1012 // 4.10.2
1013
1014 static int ehci_qh_do_overlay(EHCIQueue *q)
1015 {
1016     int i;
1017     int dtoggle;
1018     int ping;
1019     int eps;
1020     int reload;
1021
1022     // remember values in fields to preserve in qh after overlay
1023
1024     dtoggle = q->qh.token & QTD_TOKEN_DTOGGLE;
1025     ping    = q->qh.token & QTD_TOKEN_PING;
1026
1027     q->qh.current_qtd = q->qtdaddr;
1028     q->qh.next_qtd    = q->qtd.next;
1029     q->qh.altnext_qtd = q->qtd.altnext;
1030     q->qh.token       = q->qtd.token;
1031
1032
1033     eps = get_field(q->qh.epchar, QH_EPCHAR_EPS);
1034     if (eps == EHCI_QH_EPS_HIGH) {
1035         q->qh.token &= ~QTD_TOKEN_PING;
1036         q->qh.token |= ping;
1037     }
1038
1039     reload = get_field(q->qh.epchar, QH_EPCHAR_RL);
1040     set_field(&q->qh.altnext_qtd, reload, QH_ALTNEXT_NAKCNT);
1041
1042     for (i = 0; i < 5; i++) {
1043         q->qh.bufptr[i] = q->qtd.bufptr[i];
1044     }
1045
1046     if (!(q->qh.epchar & QH_EPCHAR_DTC)) {
1047         // preserve QH DT bit
1048         q->qh.token &= ~QTD_TOKEN_DTOGGLE;
1049         q->qh.token |= dtoggle;
1050     }
1051
1052     q->qh.bufptr[1] &= ~BUFPTR_CPROGMASK_MASK;
1053     q->qh.bufptr[2] &= ~BUFPTR_FRAMETAG_MASK;
1054
1055     put_dwords(NLPTR_GET(q->qhaddr), (uint32_t *) &q->qh, sizeof(EHCIqh) >> 2);
1056
1057     return 0;
1058 }
1059
1060 static int ehci_buffer_rw(EHCIQueue *q, int bytes, int rw)
1061 {
1062     int bufpos = 0;
1063     int cpage, offset;
1064     uint32_t head;
1065     uint32_t tail;
1066
1067
1068     if (!bytes) {
1069         return 0;
1070     }
1071
1072     cpage = get_field(q->qh.token, QTD_TOKEN_CPAGE);
1073     if (cpage > 4) {
1074         fprintf(stderr, "cpage out of range (%d)\n", cpage);
1075         return USB_RET_PROCERR;
1076     }
1077
1078     offset = q->qh.bufptr[0] & ~QTD_BUFPTR_MASK;
1079
1080     do {
1081         /* start and end of this page */
1082         head = q->qh.bufptr[cpage] & QTD_BUFPTR_MASK;
1083         tail = head + ~QTD_BUFPTR_MASK + 1;
1084         /* add offset into page */
1085         head |= offset;
1086
1087         if (bytes <= (tail - head)) {
1088             tail = head + bytes;
1089         }
1090
1091         trace_usb_ehci_data(rw, cpage, offset, head, tail-head, bufpos);
1092         cpu_physical_memory_rw(head, q->buffer + bufpos, tail - head, rw);
1093
1094         bufpos += (tail - head);
1095         offset += (tail - head);
1096         bytes -= (tail - head);
1097
1098         if (bytes > 0) {
1099             cpage++;
1100             offset = 0;
1101         }
1102     } while (bytes > 0);
1103
1104     /* save cpage */
1105     set_field(&q->qh.token, cpage, QTD_TOKEN_CPAGE);
1106
1107     /* save offset into cpage */
1108     q->qh.bufptr[0] &= QTD_BUFPTR_MASK;
1109     q->qh.bufptr[0] |= offset;
1110
1111     return 0;
1112 }
1113
1114 static void ehci_async_complete_packet(USBDevice *dev, USBPacket *packet)
1115 {
1116     EHCIQueue *q = container_of(packet, EHCIQueue, packet);
1117
1118     trace_usb_ehci_queue_action(q, "wakeup");
1119     assert(q->async == EHCI_ASYNC_INFLIGHT);
1120     q->async = EHCI_ASYNC_FINISHED;
1121     q->usb_status = packet->len;
1122 }
1123
1124 static void ehci_execute_complete(EHCIQueue *q)
1125 {
1126     int c_err, reload;
1127
1128     assert(q->async != EHCI_ASYNC_INFLIGHT);
1129     q->async = EHCI_ASYNC_NONE;
1130
1131     DPRINTF("execute_complete: qhaddr 0x%x, next %x, qtdaddr 0x%x, status %d\n",
1132             q->qhaddr, q->qh.next, q->qtdaddr, q->usb_status);
1133
1134     if (q->usb_status < 0) {
1135 err:
1136         /* TO-DO: put this is in a function that can be invoked below as well */
1137         c_err = get_field(q->qh.token, QTD_TOKEN_CERR);
1138         c_err--;
1139         set_field(&q->qh.token, c_err, QTD_TOKEN_CERR);
1140
1141         switch(q->usb_status) {
1142         case USB_RET_NODEV:
1143             q->qh.token |= (QTD_TOKEN_HALT | QTD_TOKEN_XACTERR);
1144             ehci_record_interrupt(q->ehci, USBSTS_ERRINT);
1145             break;
1146         case USB_RET_STALL:
1147             q->qh.token |= QTD_TOKEN_HALT;
1148             ehci_record_interrupt(q->ehci, USBSTS_ERRINT);
1149             break;
1150         case USB_RET_NAK:
1151             /* 4.10.3 */
1152             reload = get_field(q->qh.epchar, QH_EPCHAR_RL);
1153             if ((q->pid == USB_TOKEN_IN) && reload) {
1154                 int nakcnt = get_field(q->qh.altnext_qtd, QH_ALTNEXT_NAKCNT);
1155                 nakcnt--;
1156                 set_field(&q->qh.altnext_qtd, nakcnt, QH_ALTNEXT_NAKCNT);
1157             } else if (!reload) {
1158                 return;
1159             }
1160             break;
1161         case USB_RET_BABBLE:
1162             q->qh.token |= (QTD_TOKEN_HALT | QTD_TOKEN_BABBLE);
1163             ehci_record_interrupt(q->ehci, USBSTS_ERRINT);
1164             break;
1165         default:
1166             /* should not be triggerable */
1167             fprintf(stderr, "USB invalid response %d to handle\n", q->usb_status);
1168             assert(0);
1169             break;
1170         }
1171     } else {
1172         // DPRINTF("Short packet condition\n");
1173         // TODO check 4.12 for splits
1174
1175         if ((q->usb_status > q->tbytes) && (q->pid == USB_TOKEN_IN)) {
1176             q->usb_status = USB_RET_BABBLE;
1177             goto err;
1178         }
1179
1180         if (q->tbytes && q->pid == USB_TOKEN_IN) {
1181             if (ehci_buffer_rw(q, q->usb_status, 1) != 0) {
1182                 q->usb_status = USB_RET_PROCERR;
1183                 return;
1184             }
1185             q->tbytes -= q->usb_status;
1186         } else {
1187             q->tbytes = 0;
1188         }
1189
1190         DPRINTF("updating tbytes to %d\n", q->tbytes);
1191         set_field(&q->qh.token, q->tbytes, QTD_TOKEN_TBYTES);
1192     }
1193
1194     q->qh.token ^= QTD_TOKEN_DTOGGLE;
1195     q->qh.token &= ~QTD_TOKEN_ACTIVE;
1196
1197     if ((q->usb_status >= 0) && (q->qh.token & QTD_TOKEN_IOC)) {
1198         ehci_record_interrupt(q->ehci, USBSTS_INT);
1199     }
1200 }
1201
1202 // 4.10.3
1203
1204 static int ehci_execute(EHCIQueue *q)
1205 {
1206     USBPort *port;
1207     USBDevice *dev;
1208     int ret;
1209     int i;
1210     int endp;
1211     int devadr;
1212
1213     if ( !(q->qh.token & QTD_TOKEN_ACTIVE)) {
1214         fprintf(stderr, "Attempting to execute inactive QH\n");
1215         return USB_RET_PROCERR;
1216     }
1217
1218     q->tbytes = (q->qh.token & QTD_TOKEN_TBYTES_MASK) >> QTD_TOKEN_TBYTES_SH;
1219     if (q->tbytes > BUFF_SIZE) {
1220         fprintf(stderr, "Request for more bytes than allowed\n");
1221         return USB_RET_PROCERR;
1222     }
1223
1224     q->pid = (q->qh.token & QTD_TOKEN_PID_MASK) >> QTD_TOKEN_PID_SH;
1225     switch(q->pid) {
1226         case 0: q->pid = USB_TOKEN_OUT; break;
1227         case 1: q->pid = USB_TOKEN_IN; break;
1228         case 2: q->pid = USB_TOKEN_SETUP; break;
1229         default: fprintf(stderr, "bad token\n"); break;
1230     }
1231
1232     if ((q->tbytes && q->pid != USB_TOKEN_IN) &&
1233         (ehci_buffer_rw(q, q->tbytes, 0) != 0)) {
1234         return USB_RET_PROCERR;
1235     }
1236
1237     endp = get_field(q->qh.epchar, QH_EPCHAR_EP);
1238     devadr = get_field(q->qh.epchar, QH_EPCHAR_DEVADDR);
1239
1240     ret = USB_RET_NODEV;
1241
1242     // TO-DO: associating device with ehci port
1243     for(i = 0; i < NB_PORTS; i++) {
1244         port = &q->ehci->ports[i];
1245         dev = port->dev;
1246
1247         // TODO sometime we will also need to check if we are the port owner
1248
1249         if (!(q->ehci->portsc[i] &(PORTSC_CONNECT))) {
1250             DPRINTF("Port %d, no exec, not connected(%08X)\n",
1251                     i, q->ehci->portsc[i]);
1252             continue;
1253         }
1254
1255         q->packet.pid = q->pid;
1256         q->packet.devaddr = devadr;
1257         q->packet.devep = endp;
1258         q->packet.data = q->buffer;
1259         q->packet.len = q->tbytes;
1260
1261         ret = usb_handle_packet(dev, &q->packet);
1262
1263         DPRINTF("submit: qh %x next %x qtd %x pid %x len %d (total %d) endp %x ret %d\n",
1264                 q->qhaddr, q->qh.next, q->qtdaddr, q->pid,
1265                 q->packet.len, q->tbytes, endp, ret);
1266
1267         if (ret != USB_RET_NODEV) {
1268             break;
1269         }
1270     }
1271
1272     if (ret > BUFF_SIZE) {
1273         fprintf(stderr, "ret from usb_handle_packet > BUFF_SIZE\n");
1274         return USB_RET_PROCERR;
1275     }
1276
1277     return ret;
1278 }
1279
1280 /*  4.7.2
1281  */
1282
1283 static int ehci_process_itd(EHCIState *ehci,
1284                             EHCIitd *itd)
1285 {
1286     USBPort *port;
1287     USBDevice *dev;
1288     int ret;
1289     uint32_t i, j, len, len1, len2, pid, dir, devaddr, endp;
1290     uint32_t pg, off, ptr1, ptr2, max, mult;
1291
1292     dir =(itd->bufptr[1] & ITD_BUFPTR_DIRECTION);
1293     devaddr = get_field(itd->bufptr[0], ITD_BUFPTR_DEVADDR);
1294     endp = get_field(itd->bufptr[0], ITD_BUFPTR_EP);
1295     max = get_field(itd->bufptr[1], ITD_BUFPTR_MAXPKT);
1296     mult = get_field(itd->bufptr[2], ITD_BUFPTR_MULT);
1297
1298     for(i = 0; i < 8; i++) {
1299         if (itd->transact[i] & ITD_XACT_ACTIVE) {
1300             pg   = get_field(itd->transact[i], ITD_XACT_PGSEL);
1301             off  = itd->transact[i] & ITD_XACT_OFFSET_MASK;
1302             ptr1 = (itd->bufptr[pg] & ITD_BUFPTR_MASK);
1303             ptr2 = (itd->bufptr[pg+1] & ITD_BUFPTR_MASK);
1304             len  = get_field(itd->transact[i], ITD_XACT_LENGTH);
1305
1306             if (len > max * mult) {
1307                 len = max * mult;
1308             }
1309
1310             if (len > BUFF_SIZE) {
1311                 return USB_RET_PROCERR;
1312             }
1313
1314             if (off + len > 4096) {
1315                 /* transfer crosses page border */
1316                 len2 = off + len - 4096;
1317                 len1 = len - len2;
1318             } else {
1319                 len1 = len;
1320                 len2 = 0;
1321             }
1322
1323             if (!dir) {
1324                 pid = USB_TOKEN_OUT;
1325                 trace_usb_ehci_data(0, pg, off, ptr1 + off, len1, 0);
1326                 cpu_physical_memory_rw(ptr1 + off, &ehci->ibuffer[0], len1, 0);
1327                 if (len2) {
1328                     trace_usb_ehci_data(0, pg+1, 0, ptr2, len2, len1);
1329                     cpu_physical_memory_rw(ptr2, &ehci->ibuffer[len1], len2, 0);
1330                 }
1331             } else {
1332                 pid = USB_TOKEN_IN;
1333             }
1334
1335             ret = USB_RET_NODEV;
1336
1337             for (j = 0; j < NB_PORTS; j++) {
1338                 port = &ehci->ports[j];
1339                 dev = port->dev;
1340
1341                 // TODO sometime we will also need to check if we are the port owner
1342
1343                 if (!(ehci->portsc[j] &(PORTSC_CONNECT))) {
1344                     continue;
1345                 }
1346
1347                 ehci->ipacket.pid = pid;
1348                 ehci->ipacket.devaddr = devaddr;
1349                 ehci->ipacket.devep = endp;
1350                 ehci->ipacket.data = ehci->ibuffer;
1351                 ehci->ipacket.len = len;
1352
1353                 ret = usb_handle_packet(dev, &ehci->ipacket);
1354
1355                 if (ret != USB_RET_NODEV) {
1356                     break;
1357                 }
1358             }
1359
1360 #if 0
1361             /*  In isoch, there is no facility to indicate a NAK so let's
1362              *  instead just complete a zero-byte transaction.  Setting
1363              *  DBERR seems too draconian.
1364              */
1365
1366             if (ret == USB_RET_NAK) {
1367                 if (ehci->isoch_pause > 0) {
1368                     DPRINTF("ISOCH: received a NAK but paused so returning\n");
1369                     ehci->isoch_pause--;
1370                     return 0;
1371                 } else if (ehci->isoch_pause == -1) {
1372                     DPRINTF("ISOCH: recv NAK & isoch pause inactive, setting\n");
1373                     // Pause frindex for up to 50 msec waiting for data from
1374                     // remote
1375                     ehci->isoch_pause = 50;
1376                     return 0;
1377                 } else {
1378                     DPRINTF("ISOCH: isoch pause timeout! return 0\n");
1379                     ret = 0;
1380                 }
1381             } else {
1382                 DPRINTF("ISOCH: received ACK, clearing pause\n");
1383                 ehci->isoch_pause = -1;
1384             }
1385 #else
1386             if (ret == USB_RET_NAK) {
1387                 ret = 0;
1388             }
1389 #endif
1390
1391             if (ret >= 0) {
1392                 if (!dir) {
1393                     /* OUT */
1394                     set_field(&itd->transact[i], len - ret, ITD_XACT_LENGTH);
1395                 } else {
1396                     /* IN */
1397                     if (len1 > ret) {
1398                         len1 = ret;
1399                     }
1400                     if (len2 > ret - len1) {
1401                         len2 = ret - len1;
1402                     }
1403                     if (len1) {
1404                         trace_usb_ehci_data(1, pg, off, ptr1 + off, len1, 0);
1405                         cpu_physical_memory_rw(ptr1 + off, &ehci->ibuffer[0], len1, 1);
1406                     }
1407                     if (len2) {
1408                         trace_usb_ehci_data(1, pg+1, 0, ptr2, len2, len1);
1409                         cpu_physical_memory_rw(ptr2, &ehci->ibuffer[len1], len2, 1);
1410                     }
1411                     set_field(&itd->transact[i], ret, ITD_XACT_LENGTH);
1412                 }
1413
1414                 if (itd->transact[i] & ITD_XACT_IOC) {
1415                     ehci_record_interrupt(ehci, USBSTS_INT);
1416                 }
1417             }
1418             itd->transact[i] &= ~ITD_XACT_ACTIVE;
1419         }
1420     }
1421     return 0;
1422 }
1423
1424 /*  This state is the entry point for asynchronous schedule
1425  *  processing.  Entry here consitutes a EHCI start event state (4.8.5)
1426  */
1427 static int ehci_state_waitlisthead(EHCIState *ehci,  int async)
1428 {
1429     EHCIqh qh;
1430     int i = 0;
1431     int again = 0;
1432     uint32_t entry = ehci->asynclistaddr;
1433
1434     /* set reclamation flag at start event (4.8.6) */
1435     if (async) {
1436         ehci_set_usbsts(ehci, USBSTS_REC);
1437     }
1438
1439     ehci_queues_rip_unused(ehci);
1440
1441     /*  Find the head of the list (4.9.1.1) */
1442     for(i = 0; i < MAX_QH; i++) {
1443         get_dwords(NLPTR_GET(entry), (uint32_t *) &qh, sizeof(EHCIqh) >> 2);
1444         ehci_trace_qh(NULL, NLPTR_GET(entry), &qh);
1445
1446         if (qh.epchar & QH_EPCHAR_H) {
1447             if (async) {
1448                 entry |= (NLPTR_TYPE_QH << 1);
1449             }
1450
1451             ehci_set_fetch_addr(ehci, async, entry);
1452             ehci_set_state(ehci, async, EST_FETCHENTRY);
1453             again = 1;
1454             goto out;
1455         }
1456
1457         entry = qh.next;
1458         if (entry == ehci->asynclistaddr) {
1459             break;
1460         }
1461     }
1462
1463     /* no head found for list. */
1464
1465     ehci_set_state(ehci, async, EST_ACTIVE);
1466
1467 out:
1468     return again;
1469 }
1470
1471
1472 /*  This state is the entry point for periodic schedule processing as
1473  *  well as being a continuation state for async processing.
1474  */
1475 static int ehci_state_fetchentry(EHCIState *ehci, int async)
1476 {
1477     int again = 0;
1478     uint32_t entry = ehci_get_fetch_addr(ehci, async);
1479
1480     if (entry < 0x1000) {
1481         DPRINTF("fetchentry: entry invalid (0x%08x)\n", entry);
1482         ehci_set_state(ehci, async, EST_ACTIVE);
1483         goto out;
1484     }
1485
1486     /* section 4.8, only QH in async schedule */
1487     if (async && (NLPTR_TYPE_GET(entry) != NLPTR_TYPE_QH)) {
1488         fprintf(stderr, "non queue head request in async schedule\n");
1489         return -1;
1490     }
1491
1492     switch (NLPTR_TYPE_GET(entry)) {
1493     case NLPTR_TYPE_QH:
1494         ehci_set_state(ehci, async, EST_FETCHQH);
1495         again = 1;
1496         break;
1497
1498     case NLPTR_TYPE_ITD:
1499         ehci_set_state(ehci, async, EST_FETCHITD);
1500         again = 1;
1501         break;
1502
1503     default:
1504         // TODO: handle siTD and FSTN types
1505         fprintf(stderr, "FETCHENTRY: entry at %X is of type %d "
1506                 "which is not supported yet\n", entry, NLPTR_TYPE_GET(entry));
1507         return -1;
1508     }
1509
1510 out:
1511     return again;
1512 }
1513
1514 static EHCIQueue *ehci_state_fetchqh(EHCIState *ehci, int async)
1515 {
1516     uint32_t entry;
1517     EHCIQueue *q;
1518     int reload;
1519
1520     entry = ehci_get_fetch_addr(ehci, async);
1521     q = ehci_find_queue_by_qh(ehci, entry);
1522     if (NULL == q) {
1523         q = ehci_alloc_queue(ehci, async);
1524     }
1525     q->qhaddr = entry;
1526     q->seen++;
1527
1528     if (q->seen > 1) {
1529         /* we are going in circles -- stop processing */
1530         ehci_set_state(ehci, async, EST_ACTIVE);
1531         q = NULL;
1532         goto out;
1533     }
1534
1535     get_dwords(NLPTR_GET(q->qhaddr), (uint32_t *) &q->qh, sizeof(EHCIqh) >> 2);
1536     ehci_trace_qh(q, NLPTR_GET(q->qhaddr), &q->qh);
1537
1538     if (q->async == EHCI_ASYNC_INFLIGHT) {
1539         /* I/O still in progress -- skip queue */
1540         ehci_set_state(ehci, async, EST_HORIZONTALQH);
1541         goto out;
1542     }
1543     if (q->async == EHCI_ASYNC_FINISHED) {
1544         /* I/O finished -- continue processing queue */
1545         trace_usb_ehci_queue_action(q, "resume");
1546         ehci_set_state(ehci, async, EST_EXECUTING);
1547         goto out;
1548     }
1549
1550     if (async && (q->qh.epchar & QH_EPCHAR_H)) {
1551
1552         /*  EHCI spec version 1.0 Section 4.8.3 & 4.10.1 */
1553         if (ehci->usbsts & USBSTS_REC) {
1554             ehci_clear_usbsts(ehci, USBSTS_REC);
1555         } else {
1556             DPRINTF("FETCHQH:  QH 0x%08x. H-bit set, reclamation status reset"
1557                        " - done processing\n", q->qhaddr);
1558             ehci_set_state(ehci, async, EST_ACTIVE);
1559             q = NULL;
1560             goto out;
1561         }
1562     }
1563
1564 #if EHCI_DEBUG
1565     if (q->qhaddr != q->qh.next) {
1566     DPRINTF("FETCHQH:  QH 0x%08x (h %x halt %x active %x) next 0x%08x\n",
1567                q->qhaddr,
1568                q->qh.epchar & QH_EPCHAR_H,
1569                q->qh.token & QTD_TOKEN_HALT,
1570                q->qh.token & QTD_TOKEN_ACTIVE,
1571                q->qh.next);
1572     }
1573 #endif
1574
1575     reload = get_field(q->qh.epchar, QH_EPCHAR_RL);
1576     if (reload) {
1577         set_field(&q->qh.altnext_qtd, reload, QH_ALTNEXT_NAKCNT);
1578     }
1579
1580     if (q->qh.token & QTD_TOKEN_HALT) {
1581         ehci_set_state(ehci, async, EST_HORIZONTALQH);
1582
1583     } else if ((q->qh.token & QTD_TOKEN_ACTIVE) && (q->qh.current_qtd > 0x1000)) {
1584         q->qtdaddr = q->qh.current_qtd;
1585         ehci_set_state(ehci, async, EST_FETCHQTD);
1586
1587     } else {
1588         /*  EHCI spec version 1.0 Section 4.10.2 */
1589         ehci_set_state(ehci, async, EST_ADVANCEQUEUE);
1590     }
1591
1592 out:
1593     return q;
1594 }
1595
1596 static int ehci_state_fetchitd(EHCIState *ehci, int async)
1597 {
1598     uint32_t entry;
1599     EHCIitd itd;
1600
1601     assert(!async);
1602     entry = ehci_get_fetch_addr(ehci, async);
1603
1604     get_dwords(NLPTR_GET(entry),(uint32_t *) &itd,
1605                sizeof(EHCIitd) >> 2);
1606     ehci_trace_itd(ehci, entry, &itd);
1607
1608     if (ehci_process_itd(ehci, &itd) != 0) {
1609         return -1;
1610     }
1611
1612     put_dwords(NLPTR_GET(entry), (uint32_t *) &itd,
1613                 sizeof(EHCIitd) >> 2);
1614     ehci_set_fetch_addr(ehci, async, itd.next);
1615     ehci_set_state(ehci, async, EST_FETCHENTRY);
1616
1617     return 1;
1618 }
1619
1620 /* Section 4.10.2 - paragraph 3 */
1621 static int ehci_state_advqueue(EHCIQueue *q, int async)
1622 {
1623 #if 0
1624     /* TO-DO: 4.10.2 - paragraph 2
1625      * if I-bit is set to 1 and QH is not active
1626      * go to horizontal QH
1627      */
1628     if (I-bit set) {
1629         ehci_set_state(ehci, async, EST_HORIZONTALQH);
1630         goto out;
1631     }
1632 #endif
1633
1634     /*
1635      * want data and alt-next qTD is valid
1636      */
1637     if (((q->qh.token & QTD_TOKEN_TBYTES_MASK) != 0) &&
1638         (q->qh.altnext_qtd > 0x1000) &&
1639         (NLPTR_TBIT(q->qh.altnext_qtd) == 0)) {
1640         q->qtdaddr = q->qh.altnext_qtd;
1641         ehci_set_state(q->ehci, async, EST_FETCHQTD);
1642
1643     /*
1644      *  next qTD is valid
1645      */
1646     } else if ((q->qh.next_qtd > 0x1000) &&
1647                (NLPTR_TBIT(q->qh.next_qtd) == 0)) {
1648         q->qtdaddr = q->qh.next_qtd;
1649         ehci_set_state(q->ehci, async, EST_FETCHQTD);
1650
1651     /*
1652      *  no valid qTD, try next QH
1653      */
1654     } else {
1655         ehci_set_state(q->ehci, async, EST_HORIZONTALQH);
1656     }
1657
1658     return 1;
1659 }
1660
1661 /* Section 4.10.2 - paragraph 4 */
1662 static int ehci_state_fetchqtd(EHCIQueue *q, int async)
1663 {
1664     int again = 0;
1665
1666     get_dwords(NLPTR_GET(q->qtdaddr),(uint32_t *) &q->qtd, sizeof(EHCIqtd) >> 2);
1667     ehci_trace_qtd(q, NLPTR_GET(q->qtdaddr), &q->qtd);
1668
1669     if (q->qtd.token & QTD_TOKEN_ACTIVE) {
1670         ehci_set_state(q->ehci, async, EST_EXECUTE);
1671         again = 1;
1672     } else {
1673         ehci_set_state(q->ehci, async, EST_HORIZONTALQH);
1674         again = 1;
1675     }
1676
1677     return again;
1678 }
1679
1680 static int ehci_state_horizqh(EHCIQueue *q, int async)
1681 {
1682     int again = 0;
1683
1684     if (ehci_get_fetch_addr(q->ehci, async) != q->qh.next) {
1685         ehci_set_fetch_addr(q->ehci, async, q->qh.next);
1686         ehci_set_state(q->ehci, async, EST_FETCHENTRY);
1687         again = 1;
1688     } else {
1689         ehci_set_state(q->ehci, async, EST_ACTIVE);
1690     }
1691
1692     return again;
1693 }
1694
1695 /*
1696  *  Write the qh back to guest physical memory.  This step isn't
1697  *  in the EHCI spec but we need to do it since we don't share
1698  *  physical memory with our guest VM.
1699  *
1700  *  The first three dwords are read-only for the EHCI, so skip them
1701  *  when writing back the qh.
1702  */
1703 static void ehci_flush_qh(EHCIQueue *q)
1704 {
1705     uint32_t *qh = (uint32_t *) &q->qh;
1706     uint32_t dwords = sizeof(EHCIqh) >> 2;
1707     uint32_t addr = NLPTR_GET(q->qhaddr);
1708
1709     put_dwords(addr + 3 * sizeof(uint32_t), qh + 3, dwords - 3);
1710 }
1711
1712 static int ehci_state_execute(EHCIQueue *q, int async)
1713 {
1714     int again = 0;
1715     int reload, nakcnt;
1716     int smask;
1717
1718     if (ehci_qh_do_overlay(q) != 0) {
1719         return -1;
1720     }
1721
1722     smask = get_field(q->qh.epcap, QH_EPCAP_SMASK);
1723
1724     if (!smask) {
1725         reload = get_field(q->qh.epchar, QH_EPCHAR_RL);
1726         nakcnt = get_field(q->qh.altnext_qtd, QH_ALTNEXT_NAKCNT);
1727         if (reload && !nakcnt) {
1728             ehci_set_state(q->ehci, async, EST_HORIZONTALQH);
1729             again = 1;
1730             goto out;
1731         }
1732     }
1733
1734     // TODO verify enough time remains in the uframe as in 4.4.1.1
1735     // TODO write back ptr to async list when done or out of time
1736     // TODO Windows does not seem to ever set the MULT field
1737
1738     if (!async) {
1739         int transactCtr = get_field(q->qh.epcap, QH_EPCAP_MULT);
1740         if (!transactCtr) {
1741             ehci_set_state(q->ehci, async, EST_HORIZONTALQH);
1742             again = 1;
1743             goto out;
1744         }
1745     }
1746
1747     if (async) {
1748         ehci_set_usbsts(q->ehci, USBSTS_REC);
1749     }
1750
1751     q->usb_status = ehci_execute(q);
1752     if (q->usb_status == USB_RET_PROCERR) {
1753         again = -1;
1754         goto out;
1755     }
1756     if (q->usb_status == USB_RET_ASYNC) {
1757         ehci_flush_qh(q);
1758         trace_usb_ehci_queue_action(q, "suspend");
1759         q->async = EHCI_ASYNC_INFLIGHT;
1760         ehci_set_state(q->ehci, async, EST_HORIZONTALQH);
1761         again = 1;
1762         goto out;
1763     }
1764
1765     ehci_set_state(q->ehci, async, EST_EXECUTING);
1766     again = 1;
1767
1768 out:
1769     return again;
1770 }
1771
1772 static int ehci_state_executing(EHCIQueue *q, int async)
1773 {
1774     int again = 0;
1775     int reload, nakcnt;
1776
1777     ehci_execute_complete(q);
1778     if (q->usb_status == USB_RET_ASYNC) {
1779         goto out;
1780     }
1781     if (q->usb_status == USB_RET_PROCERR) {
1782         again = -1;
1783         goto out;
1784     }
1785
1786     // 4.10.3
1787     if (!async) {
1788         int transactCtr = get_field(q->qh.epcap, QH_EPCAP_MULT);
1789         transactCtr--;
1790         set_field(&q->qh.epcap, transactCtr, QH_EPCAP_MULT);
1791         // 4.10.3, bottom of page 82, should exit this state when transaction
1792         // counter decrements to 0
1793     }
1794
1795     reload = get_field(q->qh.epchar, QH_EPCHAR_RL);
1796     if (reload) {
1797         nakcnt = get_field(q->qh.altnext_qtd, QH_ALTNEXT_NAKCNT);
1798         if (q->usb_status == USB_RET_NAK) {
1799             if (nakcnt) {
1800                 nakcnt--;
1801             }
1802         } else {
1803             nakcnt = reload;
1804         }
1805         set_field(&q->qh.altnext_qtd, nakcnt, QH_ALTNEXT_NAKCNT);
1806     }
1807
1808     /* 4.10.5 */
1809     if ((q->usb_status == USB_RET_NAK) || (q->qh.token & QTD_TOKEN_ACTIVE)) {
1810         ehci_set_state(q->ehci, async, EST_HORIZONTALQH);
1811     } else {
1812         ehci_set_state(q->ehci, async, EST_WRITEBACK);
1813     }
1814
1815     again = 1;
1816
1817 out:
1818     ehci_flush_qh(q);
1819     return again;
1820 }
1821
1822
1823 static int ehci_state_writeback(EHCIQueue *q, int async)
1824 {
1825     int again = 0;
1826
1827     /*  Write back the QTD from the QH area */
1828     ehci_trace_qtd(q, NLPTR_GET(q->qtdaddr), (EHCIqtd*) &q->qh.next_qtd);
1829     put_dwords(NLPTR_GET(q->qtdaddr),(uint32_t *) &q->qh.next_qtd,
1830                 sizeof(EHCIqtd) >> 2);
1831
1832     /*
1833      * EHCI specs say go horizontal here.
1834      *
1835      * We can also advance the queue here for performance reasons.  We
1836      * need to take care to only take that shortcut in case we've
1837      * processed the qtd just written back without errors, i.e. halt
1838      * bit is clear.
1839      */
1840     if (q->qh.token & QTD_TOKEN_HALT) {
1841         ehci_set_state(q->ehci, async, EST_HORIZONTALQH);
1842         again = 1;
1843     } else {
1844         ehci_set_state(q->ehci, async, EST_ADVANCEQUEUE);
1845         again = 1;
1846     }
1847     return again;
1848 }
1849
1850 /*
1851  * This is the state machine that is common to both async and periodic
1852  */
1853
1854 static void ehci_advance_state(EHCIState *ehci,
1855                                int async)
1856 {
1857     EHCIQueue *q = NULL;
1858     int again;
1859     int iter = 0;
1860
1861     do {
1862         if (ehci_get_state(ehci, async) == EST_FETCHQH) {
1863             iter++;
1864             /* if we are roaming a lot of QH without executing a qTD
1865              * something is wrong with the linked list. TO-DO: why is
1866              * this hack needed?
1867              */
1868             assert(iter < MAX_ITERATIONS);
1869 #if 0
1870             if (iter > MAX_ITERATIONS) {
1871                 DPRINTF("\n*** advance_state: bailing on MAX ITERATIONS***\n");
1872                 ehci_set_state(ehci, async, EST_ACTIVE);
1873                 break;
1874             }
1875 #endif
1876         }
1877         switch(ehci_get_state(ehci, async)) {
1878         case EST_WAITLISTHEAD:
1879             again = ehci_state_waitlisthead(ehci, async);
1880             break;
1881
1882         case EST_FETCHENTRY:
1883             again = ehci_state_fetchentry(ehci, async);
1884             break;
1885
1886         case EST_FETCHQH:
1887             q = ehci_state_fetchqh(ehci, async);
1888             again = q ? 1 : 0;
1889             break;
1890
1891         case EST_FETCHITD:
1892             again = ehci_state_fetchitd(ehci, async);
1893             break;
1894
1895         case EST_ADVANCEQUEUE:
1896             again = ehci_state_advqueue(q, async);
1897             break;
1898
1899         case EST_FETCHQTD:
1900             again = ehci_state_fetchqtd(q, async);
1901             break;
1902
1903         case EST_HORIZONTALQH:
1904             again = ehci_state_horizqh(q, async);
1905             break;
1906
1907         case EST_EXECUTE:
1908             iter = 0;
1909             again = ehci_state_execute(q, async);
1910             break;
1911
1912         case EST_EXECUTING:
1913             assert(q != NULL);
1914             again = ehci_state_executing(q, async);
1915             break;
1916
1917         case EST_WRITEBACK:
1918             again = ehci_state_writeback(q, async);
1919             break;
1920
1921         default:
1922             fprintf(stderr, "Bad state!\n");
1923             again = -1;
1924             assert(0);
1925             break;
1926         }
1927
1928         if (again < 0) {
1929             fprintf(stderr, "processing error - resetting ehci HC\n");
1930             ehci_reset(ehci);
1931             again = 0;
1932             assert(0);
1933         }
1934     }
1935     while (again);
1936
1937     ehci_commit_interrupt(ehci);
1938 }
1939
1940 static void ehci_advance_async_state(EHCIState *ehci)
1941 {
1942     int async = 1;
1943
1944     switch(ehci_get_state(ehci, async)) {
1945     case EST_INACTIVE:
1946         if (!(ehci->usbcmd & USBCMD_ASE)) {
1947             break;
1948         }
1949         ehci_set_usbsts(ehci, USBSTS_ASS);
1950         ehci_set_state(ehci, async, EST_ACTIVE);
1951         // No break, fall through to ACTIVE
1952
1953     case EST_ACTIVE:
1954         if ( !(ehci->usbcmd & USBCMD_ASE)) {
1955             ehci_clear_usbsts(ehci, USBSTS_ASS);
1956             ehci_set_state(ehci, async, EST_INACTIVE);
1957             break;
1958         }
1959
1960         /* If the doorbell is set, the guest wants to make a change to the
1961          * schedule. The host controller needs to release cached data.
1962          * (section 4.8.2)
1963          */
1964         if (ehci->usbcmd & USBCMD_IAAD) {
1965             DPRINTF("ASYNC: doorbell request acknowledged\n");
1966             ehci->usbcmd &= ~USBCMD_IAAD;
1967             ehci_set_interrupt(ehci, USBSTS_IAA);
1968             break;
1969         }
1970
1971         /* make sure guest has acknowledged */
1972         /* TO-DO: is this really needed? */
1973         if (ehci->usbsts & USBSTS_IAA) {
1974             DPRINTF("IAA status bit still set.\n");
1975             break;
1976         }
1977
1978         /* check that address register has been set */
1979         if (ehci->asynclistaddr == 0) {
1980             break;
1981         }
1982
1983         ehci_set_state(ehci, async, EST_WAITLISTHEAD);
1984         ehci_advance_state(ehci, async);
1985         break;
1986
1987     default:
1988         /* this should only be due to a developer mistake */
1989         fprintf(stderr, "ehci: Bad asynchronous state %d. "
1990                 "Resetting to active\n", ehci->astate);
1991         assert(0);
1992     }
1993 }
1994
1995 static void ehci_advance_periodic_state(EHCIState *ehci)
1996 {
1997     uint32_t entry;
1998     uint32_t list;
1999     int async = 0;
2000
2001     // 4.6
2002
2003     switch(ehci_get_state(ehci, async)) {
2004     case EST_INACTIVE:
2005         if ( !(ehci->frindex & 7) && (ehci->usbcmd & USBCMD_PSE)) {
2006             ehci_set_usbsts(ehci, USBSTS_PSS);
2007             ehci_set_state(ehci, async, EST_ACTIVE);
2008             // No break, fall through to ACTIVE
2009         } else
2010             break;
2011
2012     case EST_ACTIVE:
2013         if ( !(ehci->frindex & 7) && !(ehci->usbcmd & USBCMD_PSE)) {
2014             ehci_clear_usbsts(ehci, USBSTS_PSS);
2015             ehci_set_state(ehci, async, EST_INACTIVE);
2016             break;
2017         }
2018
2019         list = ehci->periodiclistbase & 0xfffff000;
2020         /* check that register has been set */
2021         if (list == 0) {
2022             break;
2023         }
2024         list |= ((ehci->frindex & 0x1ff8) >> 1);
2025
2026         cpu_physical_memory_rw(list, (uint8_t *) &entry, sizeof entry, 0);
2027         entry = le32_to_cpu(entry);
2028
2029         DPRINTF("PERIODIC state adv fr=%d.  [%08X] -> %08X\n",
2030                 ehci->frindex / 8, list, entry);
2031         ehci_set_fetch_addr(ehci, async,entry);
2032         ehci_set_state(ehci, async, EST_FETCHENTRY);
2033         ehci_advance_state(ehci, async);
2034         break;
2035
2036     default:
2037         /* this should only be due to a developer mistake */
2038         fprintf(stderr, "ehci: Bad periodic state %d. "
2039                 "Resetting to active\n", ehci->pstate);
2040         assert(0);
2041     }
2042 }
2043
2044 static void ehci_frame_timer(void *opaque)
2045 {
2046     EHCIState *ehci = opaque;
2047     int64_t expire_time, t_now;
2048     uint64_t ns_elapsed;
2049     int frames;
2050     int i;
2051     int skipped_frames = 0;
2052
2053     t_now = qemu_get_clock_ns(vm_clock);
2054     expire_time = t_now + (get_ticks_per_sec() / ehci->freq);
2055
2056     ns_elapsed = t_now - ehci->last_run_ns;
2057     frames = ns_elapsed / FRAME_TIMER_NS;
2058
2059     for (i = 0; i < frames; i++) {
2060         if ( !(ehci->usbsts & USBSTS_HALT)) {
2061             if (ehci->isoch_pause <= 0) {
2062                 ehci->frindex += 8;
2063             }
2064
2065             if (ehci->frindex > 0x00001fff) {
2066                 ehci->frindex = 0;
2067                 ehci_set_interrupt(ehci, USBSTS_FLR);
2068             }
2069
2070             ehci->sofv = (ehci->frindex - 1) >> 3;
2071             ehci->sofv &= 0x000003ff;
2072         }
2073
2074         if (frames - i > ehci->maxframes) {
2075             skipped_frames++;
2076         } else {
2077             ehci_advance_periodic_state(ehci);
2078         }
2079
2080         ehci->last_run_ns += FRAME_TIMER_NS;
2081     }
2082
2083 #if 0
2084     if (skipped_frames) {
2085         DPRINTF("WARNING - EHCI skipped %d frames\n", skipped_frames);
2086     }
2087 #endif
2088
2089     /*  Async is not inside loop since it executes everything it can once
2090      *  called
2091      */
2092     ehci_advance_async_state(ehci);
2093
2094     qemu_mod_timer(ehci->frame_timer, expire_time);
2095 }
2096
2097 static CPUReadMemoryFunc *ehci_readfn[3]={
2098     ehci_mem_readb,
2099     ehci_mem_readw,
2100     ehci_mem_readl
2101 };
2102
2103 static CPUWriteMemoryFunc *ehci_writefn[3]={
2104     ehci_mem_writeb,
2105     ehci_mem_writew,
2106     ehci_mem_writel
2107 };
2108
2109 static void ehci_map(PCIDevice *pci_dev, int region_num,
2110                      pcibus_t addr, pcibus_t size, int type)
2111 {
2112     EHCIState *s =(EHCIState *)pci_dev;
2113
2114     DPRINTF("ehci_map: region %d, addr %08" PRIx64 ", size %" PRId64 ", s->mem %08X\n",
2115             region_num, addr, size, s->mem);
2116     s->mem_base = addr;
2117     cpu_register_physical_memory(addr, size, s->mem);
2118 }
2119
2120 static void ehci_device_destroy(USBBus *bus, USBDevice *dev)
2121 {
2122     EHCIState *s = container_of(bus, EHCIState, bus);
2123
2124     ehci_queues_rip_device(s, dev);
2125 }
2126
2127 static int usb_ehci_initfn(PCIDevice *dev);
2128
2129 static USBPortOps ehci_port_ops = {
2130     .attach = ehci_attach,
2131     .detach = ehci_detach,
2132     .complete = ehci_async_complete_packet,
2133 };
2134
2135 static USBBusOps ehci_bus_ops = {
2136     .device_destroy = ehci_device_destroy,
2137 };
2138
2139 static PCIDeviceInfo ehci_info = {
2140     .qdev.name    = "usb-ehci",
2141     .qdev.size    = sizeof(EHCIState),
2142     .init         = usb_ehci_initfn,
2143     .vendor_id    = PCI_VENDOR_ID_INTEL,
2144     .device_id    = PCI_DEVICE_ID_INTEL_82801D,
2145     .revision     = 0x10,
2146     .class_id     = PCI_CLASS_SERIAL_USB,
2147     .qdev.props   = (Property[]) {
2148         DEFINE_PROP_UINT32("freq",      EHCIState, freq, FRAME_TIMER_FREQ),
2149         DEFINE_PROP_UINT32("maxframes", EHCIState, maxframes, 128),
2150         DEFINE_PROP_END_OF_LIST(),
2151     },
2152 };
2153
2154 static int usb_ehci_initfn(PCIDevice *dev)
2155 {
2156     EHCIState *s = DO_UPCAST(EHCIState, dev, dev);
2157     uint8_t *pci_conf = s->dev.config;
2158     int i;
2159
2160     pci_set_byte(&pci_conf[PCI_CLASS_PROG], 0x20);
2161
2162     /* capabilities pointer */
2163     pci_set_byte(&pci_conf[PCI_CAPABILITY_LIST], 0x00);
2164     //pci_set_byte(&pci_conf[PCI_CAPABILITY_LIST], 0x50);
2165
2166     pci_set_byte(&pci_conf[PCI_INTERRUPT_PIN], 4); // interrupt pin 3
2167     pci_set_byte(&pci_conf[PCI_MIN_GNT], 0);
2168     pci_set_byte(&pci_conf[PCI_MAX_LAT], 0);
2169
2170     // pci_conf[0x50] = 0x01; // power management caps
2171
2172     pci_set_byte(&pci_conf[USB_SBRN], USB_RELEASE_2); // release number (2.1.4)
2173     pci_set_byte(&pci_conf[0x61], 0x20);  // frame length adjustment (2.1.5)
2174     pci_set_word(&pci_conf[0x62], 0x00);  // port wake up capability (2.1.6)
2175
2176     pci_conf[0x64] = 0x00;
2177     pci_conf[0x65] = 0x00;
2178     pci_conf[0x66] = 0x00;
2179     pci_conf[0x67] = 0x00;
2180     pci_conf[0x68] = 0x01;
2181     pci_conf[0x69] = 0x00;
2182     pci_conf[0x6a] = 0x00;
2183     pci_conf[0x6b] = 0x00;  // USBLEGSUP
2184     pci_conf[0x6c] = 0x00;
2185     pci_conf[0x6d] = 0x00;
2186     pci_conf[0x6e] = 0x00;
2187     pci_conf[0x6f] = 0xc0;  // USBLEFCTLSTS
2188
2189     // 2.2 host controller interface version
2190     s->mmio[0x00] = (uint8_t) OPREGBASE;
2191     s->mmio[0x01] = 0x00;
2192     s->mmio[0x02] = 0x00;
2193     s->mmio[0x03] = 0x01;        // HC version
2194     s->mmio[0x04] = NB_PORTS;    // Number of downstream ports
2195     s->mmio[0x05] = 0x00;        // No companion ports at present
2196     s->mmio[0x06] = 0x00;
2197     s->mmio[0x07] = 0x00;
2198     s->mmio[0x08] = 0x80;        // We can cache whole frame, not 64-bit capable
2199     s->mmio[0x09] = 0x68;        // EECP
2200     s->mmio[0x0a] = 0x00;
2201     s->mmio[0x0b] = 0x00;
2202
2203     s->irq = s->dev.irq[3];
2204
2205     usb_bus_new(&s->bus, &ehci_bus_ops, &s->dev.qdev);
2206     for(i = 0; i < NB_PORTS; i++) {
2207         usb_register_port(&s->bus, &s->ports[i], s, i, &ehci_port_ops,
2208                           USB_SPEED_MASK_HIGH);
2209         s->ports[i].dev = 0;
2210     }
2211
2212     s->frame_timer = qemu_new_timer_ns(vm_clock, ehci_frame_timer, s);
2213     QTAILQ_INIT(&s->queues);
2214
2215     qemu_register_reset(ehci_reset, s);
2216
2217     s->mem = cpu_register_io_memory(ehci_readfn, ehci_writefn, s,
2218                                     DEVICE_LITTLE_ENDIAN);
2219
2220     pci_register_bar(&s->dev, 0, MMIO_SIZE, PCI_BASE_ADDRESS_SPACE_MEMORY,
2221                                                             ehci_map);
2222
2223     fprintf(stderr, "*** EHCI support is under development ***\n");
2224
2225     return 0;
2226 }
2227
2228 static void ehci_register(void)
2229 {
2230     pci_qdev_register(&ehci_info);
2231 }
2232 device_init(ehci_register);
2233
2234 /*
2235  * vim: expandtab ts=4
2236  */