target-i386/cpu.h

   1 /*
   2  * i386 virtual CPU header
   3  *
   4  *  Copyright (c) 2003 Fabrice Bellard
   5  *
   6  * This library is free software; you can redistribute it and/or
   7  * modify it under the terms of the GNU Lesser General Public
   8  * License as published by the Free Software Foundation; either
   9  * version 2 of the License, or (at your option) any later version.
  10  *
  11  * This library is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
  14  * Lesser General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU Lesser General Public
  17  * License along with this library; if not, see <http://www.gnu.org/licenses/>.
  18  */
  19 #ifndef CPU_I386_H
  20 #define CPU_I386_H
  21
  22 #include "config.h"
  23 #include "qemu-common.h"
  24
  25 #ifdef TARGET_X86_64
  26 #define TARGET_LONG_BITS 64
  27 #else
  28 #define TARGET_LONG_BITS 32
  29 #endif
  30
  31 /* target supports implicit self modifying code */
  32 #define TARGET_HAS_SMC
  33 /* support for self modifying code even if the modified instruction is
  34    close to the modifying instruction */
  35 #define TARGET_HAS_PRECISE_SMC
  36
  37 #define TARGET_HAS_ICE 1
  38
  39 #ifdef TARGET_X86_64
  40 #define ELF_MACHINE     EM_X86_64
  41 #define ELF_MACHINE_UNAME "x86_64"
  42 #else
  43 #define ELF_MACHINE     EM_386
  44 #define ELF_MACHINE_UNAME "i686"
  45 #endif
  46
  47 #define CPUArchState struct CPUX86State
  48
  49 #include "exec/cpu-defs.h"
  50
  51 #include "fpu/softfloat.h"
  52
  53 #define R_EAX 0
  54 #define R_ECX 1
  55 #define R_EDX 2
  56 #define R_EBX 3
  57 #define R_ESP 4
  58 #define R_EBP 5
  59 #define R_ESI 6
  60 #define R_EDI 7
  61
  62 #define R_AL 0
  63 #define R_CL 1
  64 #define R_DL 2
  65 #define R_BL 3
  66 #define R_AH 4
  67 #define R_CH 5
  68 #define R_DH 6
  69 #define R_BH 7
  70
  71 #define R_ES 0
  72 #define R_CS 1
  73 #define R_SS 2
  74 #define R_DS 3
  75 #define R_FS 4
  76 #define R_GS 5
  77
  78 /* segment descriptor fields */
  79 #define DESC_G_MASK     (1 << 23)
  80 #define DESC_B_SHIFT    22
  81 #define DESC_B_MASK     (1 << DESC_B_SHIFT)
  82 #define DESC_L_SHIFT    21 /* x86_64 only : 64 bit code segment */
  83 #define DESC_L_MASK     (1 << DESC_L_SHIFT)
  84 #define DESC_AVL_MASK   (1 << 20)
  85 #define DESC_P_MASK     (1 << 15)
  86 #define DESC_DPL_SHIFT  13
  87 #define DESC_DPL_MASK   (3 << DESC_DPL_SHIFT)
  88 #define DESC_S_MASK     (1 << 12)
  89 #define DESC_TYPE_SHIFT 8
  90 #define DESC_TYPE_MASK  (15 << DESC_TYPE_SHIFT)
  91 #define DESC_A_MASK     (1 << 8)
  92
  93 #define DESC_CS_MASK    (1 << 11) /* 1=code segment 0=data segment */
  94 #define DESC_C_MASK     (1 << 10) /* code: conforming */
  95 #define DESC_R_MASK     (1 << 9)  /* code: readable */
  96
  97 #define DESC_E_MASK     (1 << 10) /* data: expansion direction */
  98 #define DESC_W_MASK     (1 << 9)  /* data: writable */
  99
 100 #define DESC_TSS_BUSY_MASK (1 << 9)
 101
 102 /* eflags masks */
 103 #define CC_C    0x0001
 104 #define CC_P    0x0004
 105 #define CC_A    0x0010
 106 #define CC_Z    0x0040
 107 #define CC_S    0x0080
 108 #define CC_O    0x0800
 109
 110 #define TF_SHIFT   8
 111 #define IOPL_SHIFT 12
 112 #define VM_SHIFT   17
 113
 114 #define TF_MASK                 0x00000100
 115 #define IF_MASK                 0x00000200
 116 #define DF_MASK                 0x00000400
 117 #define IOPL_MASK               0x00003000
 118 #define NT_MASK                 0x00004000
 119 #define RF_MASK                 0x00010000
 120 #define VM_MASK                 0x00020000
 121 #define AC_MASK                 0x00040000
 122 #define VIF_MASK                0x00080000
 123 #define VIP_MASK                0x00100000
 124 #define ID_MASK                 0x00200000
 125
 126 /* hidden flags - used internally by qemu to represent additional cpu
 127    states. Only the INHIBIT_IRQ, SMM and SVMI are not redundant. We
 128    avoid using the IOPL_MASK, TF_MASK, VM_MASK and AC_MASK bit
 129    positions to ease oring with eflags. */
 130 /* current cpl */
 131 #define HF_CPL_SHIFT         0
 132 /* true if soft mmu is being used */
 133 #define HF_SOFTMMU_SHIFT     2
 134 /* true if hardware interrupts must be disabled for next instruction */
 135 #define HF_INHIBIT_IRQ_SHIFT 3
 136 /* 16 or 32 segments */
 137 #define HF_CS32_SHIFT        4
 138 #define HF_SS32_SHIFT        5
 139 /* zero base for DS, ES and SS : can be '0' only in 32 bit CS segment */
 140 #define HF_ADDSEG_SHIFT      6
 141 /* copy of CR0.PE (protected mode) */
 142 #define HF_PE_SHIFT          7
 143 #define HF_TF_SHIFT          8 /* must be same as eflags */
 144 #define HF_MP_SHIFT          9 /* the order must be MP, EM, TS */
 145 #define HF_EM_SHIFT         10
 146 #define HF_TS_SHIFT         11
 147 #define HF_IOPL_SHIFT       12 /* must be same as eflags */
 148 #define HF_LMA_SHIFT        14 /* only used on x86_64: long mode active */
 149 #define HF_CS64_SHIFT       15 /* only used on x86_64: 64 bit code segment  */
 150 #define HF_RF_SHIFT         16 /* must be same as eflags */
 151 #define HF_VM_SHIFT         17 /* must be same as eflags */
 152 #define HF_AC_SHIFT         18 /* must be same as eflags */
 153 #define HF_SMM_SHIFT        19 /* CPU in SMM mode */
 154 #define HF_SVME_SHIFT       20 /* SVME enabled (copy of EFER.SVME) */
 155 #define HF_SVMI_SHIFT       21 /* SVM intercepts are active */
 156 #define HF_OSFXSR_SHIFT     22 /* CR4.OSFXSR */
 157 #define HF_SMAP_SHIFT       23 /* CR4.SMAP */
 158
 159 #define HF_CPL_MASK          (3 << HF_CPL_SHIFT)
 160 #define HF_SOFTMMU_MASK      (1 << HF_SOFTMMU_SHIFT)
 161 #define HF_INHIBIT_IRQ_MASK  (1 << HF_INHIBIT_IRQ_SHIFT)
 162 #define HF_CS32_MASK         (1 << HF_CS32_SHIFT)
 163 #define HF_SS32_MASK         (1 << HF_SS32_SHIFT)
 164 #define HF_ADDSEG_MASK       (1 << HF_ADDSEG_SHIFT)
 165 #define HF_PE_MASK           (1 << HF_PE_SHIFT)
 166 #define HF_TF_MASK           (1 << HF_TF_SHIFT)
 167 #define HF_MP_MASK           (1 << HF_MP_SHIFT)
 168 #define HF_EM_MASK           (1 << HF_EM_SHIFT)
 169 #define HF_TS_MASK           (1 << HF_TS_SHIFT)
 170 #define HF_IOPL_MASK         (3 << HF_IOPL_SHIFT)
 171 #define HF_LMA_MASK          (1 << HF_LMA_SHIFT)
 172 #define HF_CS64_MASK         (1 << HF_CS64_SHIFT)
 173 #define HF_RF_MASK           (1 << HF_RF_SHIFT)
 174 #define HF_VM_MASK           (1 << HF_VM_SHIFT)
 175 #define HF_AC_MASK           (1 << HF_AC_SHIFT)
 176 #define HF_SMM_MASK          (1 << HF_SMM_SHIFT)
 177 #define HF_SVME_MASK         (1 << HF_SVME_SHIFT)
 178 #define HF_SVMI_MASK         (1 << HF_SVMI_SHIFT)
 179 #define HF_OSFXSR_MASK       (1 << HF_OSFXSR_SHIFT)
 180 #define HF_SMAP_MASK         (1 << HF_SMAP_SHIFT)
 181
 182 /* hflags2 */
 183
 184 #define HF2_GIF_SHIFT        0 /* if set CPU takes interrupts */
 185 #define HF2_HIF_SHIFT        1 /* value of IF_MASK when entering SVM */
 186 #define HF2_NMI_SHIFT        2 /* CPU serving NMI */
 187 #define HF2_VINTR_SHIFT      3 /* value of V_INTR_MASKING bit */
 188
 189 #define HF2_GIF_MASK          (1 << HF2_GIF_SHIFT)
 190 #define HF2_HIF_MASK          (1 << HF2_HIF_SHIFT)
 191 #define HF2_NMI_MASK          (1 << HF2_NMI_SHIFT)
 192 #define HF2_VINTR_MASK        (1 << HF2_VINTR_SHIFT)
 193
 194 #define CR0_PE_SHIFT 0
 195 #define CR0_MP_SHIFT 1
 196
 197 #define CR0_PE_MASK  (1U << 0)
 198 #define CR0_MP_MASK  (1U << 1)
 199 #define CR0_EM_MASK  (1U << 2)
 200 #define CR0_TS_MASK  (1U << 3)
 201 #define CR0_ET_MASK  (1U << 4)
 202 #define CR0_NE_MASK  (1U << 5)
 203 #define CR0_WP_MASK  (1U << 16)
 204 #define CR0_AM_MASK  (1U << 18)
 205 #define CR0_PG_MASK  (1U << 31)
 206
 207 #define CR4_VME_MASK  (1U << 0)
 208 #define CR4_PVI_MASK  (1U << 1)
 209 #define CR4_TSD_MASK  (1U << 2)
 210 #define CR4_DE_MASK   (1U << 3)
 211 #define CR4_PSE_MASK  (1U << 4)
 212 #define CR4_PAE_MASK  (1U << 5)
 213 #define CR4_MCE_MASK  (1U << 6)
 214 #define CR4_PGE_MASK  (1U << 7)
 215 #define CR4_PCE_MASK  (1U << 8)
 216 #define CR4_OSFXSR_SHIFT 9
 217 #define CR4_OSFXSR_MASK (1U << CR4_OSFXSR_SHIFT)
 218 #define CR4_OSXMMEXCPT_MASK  (1U << 10)
 219 #define CR4_VMXE_MASK   (1U << 13)
 220 #define CR4_SMXE_MASK   (1U << 14)
 221 #define CR4_FSGSBASE_MASK (1U << 16)
 222 #define CR4_PCIDE_MASK  (1U << 17)
 223 #define CR4_OSXSAVE_MASK (1U << 18)
 224 #define CR4_SMEP_MASK   (1U << 20)
 225 #define CR4_SMAP_MASK   (1U << 21)
 226
 227 #define DR6_BD          (1 << 13)
 228 #define DR6_BS          (1 << 14)
 229 #define DR6_BT          (1 << 15)
 230 #define DR6_FIXED_1     0xffff0ff0
 231
 232 #define DR7_GD          (1 << 13)
 233 #define DR7_TYPE_SHIFT  16
 234 #define DR7_LEN_SHIFT   18
 235 #define DR7_FIXED_1     0x00000400
 236 #define DR7_LOCAL_BP_MASK    0x55
 237 #define DR7_MAX_BP           4
 238 #define DR7_TYPE_BP_INST     0x0
 239 #define DR7_TYPE_DATA_WR     0x1
 240 #define DR7_TYPE_IO_RW       0x2
 241 #define DR7_TYPE_DATA_RW     0x3
 242
 243 #define PG_PRESENT_BIT  0
 244 #define PG_RW_BIT       1
 245 #define PG_USER_BIT     2
 246 #define PG_PWT_BIT      3
 247 #define PG_PCD_BIT      4
 248 #define PG_ACCESSED_BIT 5
 249 #define PG_DIRTY_BIT    6
 250 #define PG_PSE_BIT      7
 251 #define PG_GLOBAL_BIT   8
 252 #define PG_PSE_PAT_BIT  12
 253 #define PG_NX_BIT       63
 254
 255 #define PG_PRESENT_MASK  (1 << PG_PRESENT_BIT)
 256 #define PG_RW_MASK       (1 << PG_RW_BIT)
 257 #define PG_USER_MASK     (1 << PG_USER_BIT)
 258 #define PG_PWT_MASK      (1 << PG_PWT_BIT)
 259 #define PG_PCD_MASK      (1 << PG_PCD_BIT)
 260 #define PG_ACCESSED_MASK (1 << PG_ACCESSED_BIT)
 261 #define PG_DIRTY_MASK    (1 << PG_DIRTY_BIT)
 262 #define PG_PSE_MASK      (1 << PG_PSE_BIT)
 263 #define PG_GLOBAL_MASK   (1 << PG_GLOBAL_BIT)
 264 #define PG_PSE_PAT_MASK  (1 << PG_PSE_PAT_BIT)
 265 #define PG_ADDRESS_MASK  0x000ffffffffff000LL
 266 #define PG_HI_RSVD_MASK  (PG_ADDRESS_MASK & ~PHYS_ADDR_MASK)
 267 #define PG_HI_USER_MASK  0x7ff0000000000000LL
 268 #define PG_NX_MASK       (1LL << PG_NX_BIT)
 269
 270 #define PG_ERROR_W_BIT     1
 271
 272 #define PG_ERROR_P_MASK    0x01
 273 #define PG_ERROR_W_MASK    (1 << PG_ERROR_W_BIT)
 274 #define PG_ERROR_U_MASK    0x04
 275 #define PG_ERROR_RSVD_MASK 0x08
 276 #define PG_ERROR_I_D_MASK  0x10
 277
 278 #define MCG_CTL_P       (1ULL<<8)   /* MCG_CAP register available */
 279 #define MCG_SER_P       (1ULL<<24) /* MCA recovery/new status bits */
 280
 281 #define MCE_CAP_DEF     (MCG_CTL_P|MCG_SER_P)
 282 #define MCE_BANKS_DEF   10
 283
 284 #define MCG_STATUS_RIPV (1ULL<<0)   /* restart ip valid */
 285 #define MCG_STATUS_EIPV (1ULL<<1)   /* ip points to correct instruction */
 286 #define MCG_STATUS_MCIP (1ULL<<2)   /* machine check in progress */
 287
 288 #define MCI_STATUS_VAL   (1ULL<<63)  /* valid error */
 289 #define MCI_STATUS_OVER  (1ULL<<62)  /* previous errors lost */
 290 #define MCI_STATUS_UC    (1ULL<<61)  /* uncorrected error */
 291 #define MCI_STATUS_EN    (1ULL<<60)  /* error enabled */
 292 #define MCI_STATUS_MISCV (1ULL<<59)  /* misc error reg. valid */
 293 #define MCI_STATUS_ADDRV (1ULL<<58)  /* addr reg. valid */
 294 #define MCI_STATUS_PCC   (1ULL<<57)  /* processor context corrupt */
 295 #define MCI_STATUS_S     (1ULL<<56)  /* Signaled machine check */
 296 #define MCI_STATUS_AR    (1ULL<<55)  /* Action required */
 297
 298 /* MISC register defines */
 299 #define MCM_ADDR_SEGOFF  0      /* segment offset */
 300 #define MCM_ADDR_LINEAR  1      /* linear address */
 301 #define MCM_ADDR_PHYS    2      /* physical address */
 302 #define MCM_ADDR_MEM     3      /* memory address */
 303 #define MCM_ADDR_GENERIC 7      /* generic */
 304
 305 #define MSR_IA32_TSC                    0x10
 306 #define MSR_IA32_APICBASE               0x1b
 307 #define MSR_IA32_APICBASE_BSP           (1<<8)
 308 #define MSR_IA32_APICBASE_ENABLE        (1<<11)
 309 #define MSR_IA32_APICBASE_BASE          (0xfffff<<12)
 310 #define MSR_IA32_FEATURE_CONTROL        0x0000003a
 311 #define MSR_TSC_ADJUST                  0x0000003b
 312 #define MSR_IA32_TSCDEADLINE            0x6e0
 313
 314 #define MSR_P6_PERFCTR0                 0xc1
 315
 316 #define MSR_MTRRcap                     0xfe
 317 #define MSR_MTRRcap_VCNT                8
 318 #define MSR_MTRRcap_FIXRANGE_SUPPORT    (1 << 8)
 319 #define MSR_MTRRcap_WC_SUPPORTED        (1 << 10)
 320
 321 #define MSR_IA32_SYSENTER_CS            0x174
 322 #define MSR_IA32_SYSENTER_ESP           0x175
 323 #define MSR_IA32_SYSENTER_EIP           0x176
 324
 325 #define MSR_MCG_CAP                     0x179
 326 #define MSR_MCG_STATUS                  0x17a
 327 #define MSR_MCG_CTL                     0x17b
 328
 329 #define MSR_P6_EVNTSEL0                 0x186
 330
 331 #define MSR_IA32_PERF_STATUS            0x198
 332
 333 #define MSR_IA32_MISC_ENABLE            0x1a0
 334 /* Indicates good rep/movs microcode on some processors: */
 335 #define MSR_IA32_MISC_ENABLE_DEFAULT    1
 336
 337 #define MSR_MTRRphysBase(reg)           (0x200 + 2 * (reg))
 338 #define MSR_MTRRphysMask(reg)           (0x200 + 2 * (reg) + 1)
 339
 340 #define MSR_MTRRfix64K_00000            0x250
 341 #define MSR_MTRRfix16K_80000            0x258
 342 #define MSR_MTRRfix16K_A0000            0x259
 343 #define MSR_MTRRfix4K_C0000             0x268
 344 #define MSR_MTRRfix4K_C8000             0x269
 345 #define MSR_MTRRfix4K_D0000             0x26a
 346 #define MSR_MTRRfix4K_D8000             0x26b
 347 #define MSR_MTRRfix4K_E0000             0x26c
 348 #define MSR_MTRRfix4K_E8000             0x26d
 349 #define MSR_MTRRfix4K_F0000             0x26e
 350 #define MSR_MTRRfix4K_F8000             0x26f
 351
 352 #define MSR_PAT                         0x277
 353
 354 #define MSR_MTRRdefType                 0x2ff
 355
 356 #define MSR_CORE_PERF_FIXED_CTR0        0x309
 357 #define MSR_CORE_PERF_FIXED_CTR1        0x30a
 358 #define MSR_CORE_PERF_FIXED_CTR2        0x30b
 359 #define MSR_CORE_PERF_FIXED_CTR_CTRL    0x38d
 360 #define MSR_CORE_PERF_GLOBAL_STATUS     0x38e
 361 #define MSR_CORE_PERF_GLOBAL_CTRL       0x38f
 362 #define MSR_CORE_PERF_GLOBAL_OVF_CTRL   0x390
 363
 364 #define MSR_MC0_CTL                     0x400
 365 #define MSR_MC0_STATUS                  0x401
 366 #define MSR_MC0_ADDR                    0x402
 367 #define MSR_MC0_MISC                    0x403
 368
 369 #define MSR_EFER                        0xc0000080
 370
 371 #define MSR_EFER_SCE   (1 << 0)
 372 #define MSR_EFER_LME   (1 << 8)
 373 #define MSR_EFER_LMA   (1 << 10)
 374 #define MSR_EFER_NXE   (1 << 11)
 375 #define MSR_EFER_SVME  (1 << 12)
 376 #define MSR_EFER_FFXSR (1 << 14)
 377
 378 #define MSR_STAR                        0xc0000081
 379 #define MSR_LSTAR                       0xc0000082
 380 #define MSR_CSTAR                       0xc0000083
 381 #define MSR_FMASK                       0xc0000084
 382 #define MSR_FSBASE                      0xc0000100
 383 #define MSR_GSBASE                      0xc0000101
 384 #define MSR_KERNELGSBASE                0xc0000102
 385 #define MSR_TSC_AUX                     0xc0000103
 386
 387 #define MSR_VM_HSAVE_PA                 0xc0010117
 388
 389 #define MSR_IA32_BNDCFGS                0x00000d90
 390
 391 #define XSTATE_FP                       (1ULL << 0)
 392 #define XSTATE_SSE                      (1ULL << 1)
 393 #define XSTATE_YMM                      (1ULL << 2)
 394 #define XSTATE_BNDREGS                  (1ULL << 3)
 395 #define XSTATE_BNDCSR                   (1ULL << 4)
 396
 397
 398 /* CPUID feature words */
 399 typedef enum FeatureWord {
 400     FEAT_1_EDX,         /* CPUID[1].EDX */
 401     FEAT_1_ECX,         /* CPUID[1].ECX */
 402     FEAT_7_0_EBX,       /* CPUID[EAX=7,ECX=0].EBX */
 403     FEAT_8000_0001_EDX, /* CPUID[8000_0001].EDX */
 404     FEAT_8000_0001_ECX, /* CPUID[8000_0001].ECX */
 405     FEAT_C000_0001_EDX, /* CPUID[C000_0001].EDX */
 406     FEAT_KVM,           /* CPUID[4000_0001].EAX (KVM_CPUID_FEATURES) */
 407     FEAT_SVM,           /* CPUID[8000_000A].EDX */
 408     FEATURE_WORDS,
 409 } FeatureWord;
 410
 411 typedef uint32_t FeatureWordArray[FEATURE_WORDS];
 412
 413 /* cpuid_features bits */
 414 #define CPUID_FP87 (1U << 0)
 415 #define CPUID_VME  (1U << 1)
 416 #define CPUID_DE   (1U << 2)
 417 #define CPUID_PSE  (1U << 3)
 418 #define CPUID_TSC  (1U << 4)
 419 #define CPUID_MSR  (1U << 5)
 420 #define CPUID_PAE  (1U << 6)
 421 #define CPUID_MCE  (1U << 7)
 422 #define CPUID_CX8  (1U << 8)
 423 #define CPUID_APIC (1U << 9)
 424 #define CPUID_SEP  (1U << 11) /* sysenter/sysexit */
 425 #define CPUID_MTRR (1U << 12)
 426 #define CPUID_PGE  (1U << 13)
 427 #define CPUID_MCA  (1U << 14)
 428 #define CPUID_CMOV (1U << 15)
 429 #define CPUID_PAT  (1U << 16)
 430 #define CPUID_PSE36   (1U << 17)
 431 #define CPUID_PN   (1U << 18)
 432 #define CPUID_CLFLUSH (1U << 19)
 433 #define CPUID_DTS (1U << 21)
 434 #define CPUID_ACPI (1U << 22)
 435 #define CPUID_MMX  (1U << 23)
 436 #define CPUID_FXSR (1U << 24)
 437 #define CPUID_SSE  (1U << 25)
 438 #define CPUID_SSE2 (1U << 26)
 439 #define CPUID_SS (1U << 27)
 440 #define CPUID_HT (1U << 28)
 441 #define CPUID_TM (1U << 29)
 442 #define CPUID_IA64 (1U << 30)
 443 #define CPUID_PBE (1U << 31)
 444
 445 #define CPUID_EXT_SSE3     (1U << 0)
 446 #define CPUID_EXT_PCLMULQDQ (1U << 1)
 447 #define CPUID_EXT_DTES64   (1U << 2)
 448 #define CPUID_EXT_MONITOR  (1U << 3)
 449 #define CPUID_EXT_DSCPL    (1U << 4)
 450 #define CPUID_EXT_VMX      (1U << 5)
 451 #define CPUID_EXT_SMX      (1U << 6)
 452 #define CPUID_EXT_EST      (1U << 7)
 453 #define CPUID_EXT_TM2      (1U << 8)
 454 #define CPUID_EXT_SSSE3    (1U << 9)
 455 #define CPUID_EXT_CID      (1U << 10)
 456 #define CPUID_EXT_FMA      (1U << 12)
 457 #define CPUID_EXT_CX16     (1U << 13)
 458 #define CPUID_EXT_XTPR     (1U << 14)
 459 #define CPUID_EXT_PDCM     (1U << 15)
 460 #define CPUID_EXT_PCID     (1U << 17)
 461 #define CPUID_EXT_DCA      (1U << 18)
 462 #define CPUID_EXT_SSE41    (1U << 19)
 463 #define CPUID_EXT_SSE42    (1U << 20)
 464 #define CPUID_EXT_X2APIC   (1U << 21)
 465 #define CPUID_EXT_MOVBE    (1U << 22)
 466 #define CPUID_EXT_POPCNT   (1U << 23)
 467 #define CPUID_EXT_TSC_DEADLINE_TIMER (1U << 24)
 468 #define CPUID_EXT_AES      (1U << 25)
 469 #define CPUID_EXT_XSAVE    (1U << 26)
 470 #define CPUID_EXT_OSXSAVE  (1U << 27)
 471 #define CPUID_EXT_AVX      (1U << 28)
 472 #define CPUID_EXT_F16C     (1U << 29)
 473 #define CPUID_EXT_RDRAND   (1U << 30)
 474 #define CPUID_EXT_HYPERVISOR  (1U << 31)
 475
 476 #define CPUID_EXT2_FPU     (1U << 0)
 477 #define CPUID_EXT2_VME     (1U << 1)
 478 #define CPUID_EXT2_DE      (1U << 2)
 479 #define CPUID_EXT2_PSE     (1U << 3)
 480 #define CPUID_EXT2_TSC     (1U << 4)
 481 #define CPUID_EXT2_MSR     (1U << 5)
 482 #define CPUID_EXT2_PAE     (1U << 6)
 483 #define CPUID_EXT2_MCE     (1U << 7)
 484 #define CPUID_EXT2_CX8     (1U << 8)
 485 #define CPUID_EXT2_APIC    (1U << 9)
 486 #define CPUID_EXT2_SYSCALL (1U << 11)
 487 #define CPUID_EXT2_MTRR    (1U << 12)
 488 #define CPUID_EXT2_PGE     (1U << 13)
 489 #define CPUID_EXT2_MCA     (1U << 14)
 490 #define CPUID_EXT2_CMOV    (1U << 15)
 491 #define CPUID_EXT2_PAT     (1U << 16)
 492 #define CPUID_EXT2_PSE36   (1U << 17)
 493 #define CPUID_EXT2_MP      (1U << 19)
 494 #define CPUID_EXT2_NX      (1U << 20)
 495 #define CPUID_EXT2_MMXEXT  (1U << 22)
 496 #define CPUID_EXT2_MMX     (1U << 23)
 497 #define CPUID_EXT2_FXSR    (1U << 24)
 498 #define CPUID_EXT2_FFXSR   (1U << 25)
 499 #define CPUID_EXT2_PDPE1GB (1U << 26)
 500 #define CPUID_EXT2_RDTSCP  (1U << 27)
 501 #define CPUID_EXT2_LM      (1U << 29)
 502 #define CPUID_EXT2_3DNOWEXT (1U << 30)
 503 #define CPUID_EXT2_3DNOW   (1U << 31)
 504
 505 /* CPUID[8000_0001].EDX bits that are aliase of CPUID[1].EDX bits on AMD CPUs */
 506 #define CPUID_EXT2_AMD_ALIASES (CPUID_EXT2_FPU | CPUID_EXT2_VME | \
 507                                 CPUID_EXT2_DE | CPUID_EXT2_PSE | \
 508                                 CPUID_EXT2_TSC | CPUID_EXT2_MSR | \
 509                                 CPUID_EXT2_PAE | CPUID_EXT2_MCE | \
 510                                 CPUID_EXT2_CX8 | CPUID_EXT2_APIC | \
 511                                 CPUID_EXT2_MTRR | CPUID_EXT2_PGE | \
 512                                 CPUID_EXT2_MCA | CPUID_EXT2_CMOV | \
 513                                 CPUID_EXT2_PAT | CPUID_EXT2_PSE36 | \
 514                                 CPUID_EXT2_MMX | CPUID_EXT2_FXSR)
 515
 516 #define CPUID_EXT3_LAHF_LM (1U << 0)
 517 #define CPUID_EXT3_CMP_LEG (1U << 1)
 518 #define CPUID_EXT3_SVM     (1U << 2)
 519 #define CPUID_EXT3_EXTAPIC (1U << 3)
 520 #define CPUID_EXT3_CR8LEG  (1U << 4)
 521 #define CPUID_EXT3_ABM     (1U << 5)
 522 #define CPUID_EXT3_SSE4A   (1U << 6)
 523 #define CPUID_EXT3_MISALIGNSSE (1U << 7)
 524 #define CPUID_EXT3_3DNOWPREFETCH (1U << 8)
 525 #define CPUID_EXT3_OSVW    (1U << 9)
 526 #define CPUID_EXT3_IBS     (1U << 10)
 527 #define CPUID_EXT3_XOP     (1U << 11)
 528 #define CPUID_EXT3_SKINIT  (1U << 12)
 529 #define CPUID_EXT3_WDT     (1U << 13)
 530 #define CPUID_EXT3_LWP     (1U << 15)
 531 #define CPUID_EXT3_FMA4    (1U << 16)
 532 #define CPUID_EXT3_TCE     (1U << 17)
 533 #define CPUID_EXT3_NODEID  (1U << 19)
 534 #define CPUID_EXT3_TBM     (1U << 21)
 535 #define CPUID_EXT3_TOPOEXT (1U << 22)
 536 #define CPUID_EXT3_PERFCORE (1U << 23)
 537 #define CPUID_EXT3_PERFNB  (1U << 24)
 538
 539 #define CPUID_SVM_NPT          (1U << 0)
 540 #define CPUID_SVM_LBRV         (1U << 1)
 541 #define CPUID_SVM_SVMLOCK      (1U << 2)
 542 #define CPUID_SVM_NRIPSAVE     (1U << 3)
 543 #define CPUID_SVM_TSCSCALE     (1U << 4)
 544 #define CPUID_SVM_VMCBCLEAN    (1U << 5)
 545 #define CPUID_SVM_FLUSHASID    (1U << 6)
 546 #define CPUID_SVM_DECODEASSIST (1U << 7)
 547 #define CPUID_SVM_PAUSEFILTER  (1U << 10)
 548 #define CPUID_SVM_PFTHRESHOLD  (1U << 12)
 549
 550 #define CPUID_7_0_EBX_FSGSBASE (1U << 0)
 551 #define CPUID_7_0_EBX_BMI1     (1U << 3)
 552 #define CPUID_7_0_EBX_HLE      (1U << 4)
 553 #define CPUID_7_0_EBX_AVX2     (1U << 5)
 554 #define CPUID_7_0_EBX_SMEP     (1U << 7)
 555 #define CPUID_7_0_EBX_BMI2     (1U << 8)
 556 #define CPUID_7_0_EBX_ERMS     (1U << 9)
 557 #define CPUID_7_0_EBX_INVPCID  (1U << 10)
 558 #define CPUID_7_0_EBX_RTM      (1U << 11)
 559 #define CPUID_7_0_EBX_MPX      (1U << 14)
 560 #define CPUID_7_0_EBX_RDSEED   (1U << 18)
 561 #define CPUID_7_0_EBX_ADX      (1U << 19)
 562 #define CPUID_7_0_EBX_SMAP     (1U << 20)
 563
 564 #define CPUID_VENDOR_SZ      12
 565
 566 #define CPUID_VENDOR_INTEL_1 0x756e6547 /* "Genu" */
 567 #define CPUID_VENDOR_INTEL_2 0x49656e69 /* "ineI" */
 568 #define CPUID_VENDOR_INTEL_3 0x6c65746e /* "ntel" */
 569 #define CPUID_VENDOR_INTEL "GenuineIntel"
 570
 571 #define CPUID_VENDOR_AMD_1   0x68747541 /* "Auth" */
 572 #define CPUID_VENDOR_AMD_2   0x69746e65 /* "enti" */
 573 #define CPUID_VENDOR_AMD_3   0x444d4163 /* "cAMD" */
 574 #define CPUID_VENDOR_AMD   "AuthenticAMD"
 575
 576 #define CPUID_VENDOR_VIA   "CentaurHauls"
 577
 578 #define CPUID_MWAIT_IBE     (1U << 1) /* Interrupts can exit capability */
 579 #define CPUID_MWAIT_EMX     (1U << 0) /* enumeration supported */
 580
 581 #ifndef HYPERV_SPINLOCK_NEVER_RETRY
 582 #define HYPERV_SPINLOCK_NEVER_RETRY             0xFFFFFFFF
 583 #endif
 584
 585 #define EXCP00_DIVZ     0
 586 #define EXCP01_DB       1
 587 #define EXCP02_NMI      2
 588 #define EXCP03_INT3     3
 589 #define EXCP04_INTO     4
 590 #define EXCP05_BOUND    5
 591 #define EXCP06_ILLOP    6
 592 #define EXCP07_PREX     7
 593 #define EXCP08_DBLE     8
 594 #define EXCP09_XERR     9
 595 #define EXCP0A_TSS      10
 596 #define EXCP0B_NOSEG    11
 597 #define EXCP0C_STACK    12
 598 #define EXCP0D_GPF      13
 599 #define EXCP0E_PAGE     14
 600 #define EXCP10_COPR     16
 601 #define EXCP11_ALGN     17
 602 #define EXCP12_MCHK     18
 603
 604 #define EXCP_SYSCALL    0x100 /* only happens in user only emulation
 605                                  for syscall instruction */
 606
 607 /* i386-specific interrupt pending bits.  */
 608 #define CPU_INTERRUPT_POLL      CPU_INTERRUPT_TGT_EXT_1
 609 #define CPU_INTERRUPT_SMI       CPU_INTERRUPT_TGT_EXT_2
 610 #define CPU_INTERRUPT_NMI       CPU_INTERRUPT_TGT_EXT_3
 611 #define CPU_INTERRUPT_MCE       CPU_INTERRUPT_TGT_EXT_4
 612 #define CPU_INTERRUPT_VIRQ      CPU_INTERRUPT_TGT_INT_0
 613 #define CPU_INTERRUPT_SIPI      CPU_INTERRUPT_TGT_INT_1
 614 #define CPU_INTERRUPT_TPR       CPU_INTERRUPT_TGT_INT_2
 615
 616 /* Use a clearer name for this.  */
 617 #define CPU_INTERRUPT_INIT      CPU_INTERRUPT_RESET
 618
 619 typedef enum {
 620     CC_OP_DYNAMIC, /* must use dynamic code to get cc_op */
 621     CC_OP_EFLAGS,  /* all cc are explicitly computed, CC_SRC = flags */
 622
 623     CC_OP_MULB, /* modify all flags, C, O = (CC_SRC != 0) */
 624     CC_OP_MULW,
 625     CC_OP_MULL,
 626     CC_OP_MULQ,
 627
 628     CC_OP_ADDB, /* modify all flags, CC_DST = res, CC_SRC = src1 */
 629     CC_OP_ADDW,
 630     CC_OP_ADDL,
 631     CC_OP_ADDQ,
 632
 633     CC_OP_ADCB, /* modify all flags, CC_DST = res, CC_SRC = src1 */
 634     CC_OP_ADCW,
 635     CC_OP_ADCL,
 636     CC_OP_ADCQ,
 637
 638     CC_OP_SUBB, /* modify all flags, CC_DST = res, CC_SRC = src1 */
 639     CC_OP_SUBW,
 640     CC_OP_SUBL,
 641     CC_OP_SUBQ,
 642
 643     CC_OP_SBBB, /* modify all flags, CC_DST = res, CC_SRC = src1 */
 644     CC_OP_SBBW,
 645     CC_OP_SBBL,
 646     CC_OP_SBBQ,
 647
 648     CC_OP_LOGICB, /* modify all flags, CC_DST = res */
 649     CC_OP_LOGICW,
 650     CC_OP_LOGICL,
 651     CC_OP_LOGICQ,
 652
 653     CC_OP_INCB, /* modify all flags except, CC_DST = res, CC_SRC = C */
 654     CC_OP_INCW,
 655     CC_OP_INCL,
 656     CC_OP_INCQ,
 657
 658     CC_OP_DECB, /* modify all flags except, CC_DST = res, CC_SRC = C  */
 659     CC_OP_DECW,
 660     CC_OP_DECL,
 661     CC_OP_DECQ,
 662
 663     CC_OP_SHLB, /* modify all flags, CC_DST = res, CC_SRC.msb = C */
 664     CC_OP_SHLW,
 665     CC_OP_SHLL,
 666     CC_OP_SHLQ,
 667
 668     CC_OP_SARB, /* modify all flags, CC_DST = res, CC_SRC.lsb = C */
 669     CC_OP_SARW,
 670     CC_OP_SARL,
 671     CC_OP_SARQ,
 672
 673     CC_OP_BMILGB, /* Z,S via CC_DST, C = SRC==0; O=0; P,A undefined */
 674     CC_OP_BMILGW,
 675     CC_OP_BMILGL,
 676     CC_OP_BMILGQ,
 677
 678     CC_OP_ADCX, /* CC_DST = C, CC_SRC = rest.  */
 679     CC_OP_ADOX, /* CC_DST = O, CC_SRC = rest.  */
 680     CC_OP_ADCOX, /* CC_DST = C, CC_SRC2 = O, CC_SRC = rest.  */
 681
 682     CC_OP_CLR, /* Z set, all other flags clear.  */
 683
 684     CC_OP_NB,
 685 } CCOp;
 686
 687 typedef struct SegmentCache {
 688     uint32_t selector;
 689     target_ulong base;
 690     uint32_t limit;
 691     uint32_t flags;
 692 } SegmentCache;
 693
 694 typedef union {
 695     uint8_t _b[16];
 696     uint16_t _w[8];
 697     uint32_t _l[4];
 698     uint64_t _q[2];
 699     float32 _s[4];
 700     float64 _d[2];
 701 } XMMReg;
 702
 703 typedef union {
 704     uint8_t _b[8];
 705     uint16_t _w[4];
 706     uint32_t _l[2];
 707     float32 _s[2];
 708     uint64_t q;
 709 } MMXReg;
 710
 711 typedef struct BNDReg {
 712     uint64_t lb;
 713     uint64_t ub;
 714 } BNDReg;
 715
 716 typedef struct BNDCSReg {
 717     uint64_t cfgu;
 718     uint64_t sts;
 719 } BNDCSReg;
 720
 721 #ifdef HOST_WORDS_BIGENDIAN
 722 #define XMM_B(n) _b[15 - (n)]
 723 #define XMM_W(n) _w[7 - (n)]
 724 #define XMM_L(n) _l[3 - (n)]
 725 #define XMM_S(n) _s[3 - (n)]
 726 #define XMM_Q(n) _q[1 - (n)]
 727 #define XMM_D(n) _d[1 - (n)]
 728
 729 #define MMX_B(n) _b[7 - (n)]
 730 #define MMX_W(n) _w[3 - (n)]
 731 #define MMX_L(n) _l[1 - (n)]
 732 #define MMX_S(n) _s[1 - (n)]
 733 #else
 734 #define XMM_B(n) _b[n]
 735 #define XMM_W(n) _w[n]
 736 #define XMM_L(n) _l[n]
 737 #define XMM_S(n) _s[n]
 738 #define XMM_Q(n) _q[n]
 739 #define XMM_D(n) _d[n]
 740
 741 #define MMX_B(n) _b[n]
 742 #define MMX_W(n) _w[n]
 743 #define MMX_L(n) _l[n]
 744 #define MMX_S(n) _s[n]
 745 #endif
 746 #define MMX_Q(n) q
 747
 748 typedef union {
 749     floatx80 d __attribute__((aligned(16)));
 750     MMXReg mmx;
 751 } FPReg;
 752
 753 typedef struct {
 754     uint64_t base;
 755     uint64_t mask;
 756 } MTRRVar;
 757
 758 #define CPU_NB_REGS64 16
 759 #define CPU_NB_REGS32 8
 760
 761 #ifdef TARGET_X86_64
 762 #define CPU_NB_REGS CPU_NB_REGS64
 763 #else
 764 #define CPU_NB_REGS CPU_NB_REGS32
 765 #endif
 766
 767 #define MAX_FIXED_COUNTERS 3
 768 #define MAX_GP_COUNTERS    (MSR_IA32_PERF_STATUS - MSR_P6_EVNTSEL0)
 769
 770 #define NB_MMU_MODES 3
 771
 772 typedef enum TPRAccess {
 773     TPR_ACCESS_READ,
 774     TPR_ACCESS_WRITE,
 775 } TPRAccess;
 776
 777 typedef struct CPUX86State {
 778     /* standard registers */
 779     target_ulong regs[CPU_NB_REGS];
 780     target_ulong eip;
 781     target_ulong eflags; /* eflags register. During CPU emulation, CC
 782                         flags and DF are set to zero because they are
 783                         stored elsewhere */
 784
 785     /* emulator internal eflags handling */
 786     target_ulong cc_dst;
 787     target_ulong cc_src;
 788     target_ulong cc_src2;
 789     uint32_t cc_op;
 790     int32_t df; /* D flag : 1 if D = 0, -1 if D = 1 */
 791     uint32_t hflags; /* TB flags, see HF_xxx constants. These flags
 792                         are known at translation time. */
 793     uint32_t hflags2; /* various other flags, see HF2_xxx constants. */
 794
 795     /* segments */
 796     SegmentCache segs[6]; /* selector values */
 797     SegmentCache ldt;
 798     SegmentCache tr;
 799     SegmentCache gdt; /* only base and limit are used */
 800     SegmentCache idt; /* only base and limit are used */
 801
 802     target_ulong cr[5]; /* NOTE: cr1 is unused */
 803     int32_t a20_mask;
 804
 805     BNDReg bnd_regs[4];
 806     BNDCSReg bndcs_regs;
 807     uint64_t msr_bndcfgs;
 808
 809     /* Beginning of state preserved by INIT (dummy marker).  */
 810     struct {} start_init_save;
 811
 812     /* FPU state */
 813     unsigned int fpstt; /* top of stack index */
 814     uint16_t fpus;
 815     uint16_t fpuc;
 816     uint8_t fptags[8];   /* 0 = valid, 1 = empty */
 817     FPReg fpregs[8];
 818     /* KVM-only so far */
 819     uint16_t fpop;
 820     uint64_t fpip;
 821     uint64_t fpdp;
 822
 823     /* emulator internal variables */
 824     float_status fp_status;
 825     floatx80 ft0;
 826
 827     float_status mmx_status; /* for 3DNow! float ops */
 828     float_status sse_status;
 829     uint32_t mxcsr;
 830     XMMReg xmm_regs[CPU_NB_REGS];
 831     XMMReg xmm_t0;
 832     MMXReg mmx_t0;
 833
 834     XMMReg ymmh_regs[CPU_NB_REGS];
 835
 836     /* sysenter registers */
 837     uint32_t sysenter_cs;
 838     target_ulong sysenter_esp;
 839     target_ulong sysenter_eip;
 840     uint64_t efer;
 841     uint64_t star;
 842
 843     uint64_t vm_hsave;
 844
 845 #ifdef TARGET_X86_64
 846     target_ulong lstar;
 847     target_ulong cstar;
 848     target_ulong fmask;
 849     target_ulong kernelgsbase;
 850 #endif
 851
 852     uint64_t tsc;
 853     uint64_t tsc_adjust;
 854     uint64_t tsc_deadline;
 855
 856     uint64_t mcg_status;
 857     uint64_t msr_ia32_misc_enable;
 858     uint64_t msr_ia32_feature_control;
 859
 860     uint64_t msr_fixed_ctr_ctrl;
 861     uint64_t msr_global_ctrl;
 862     uint64_t msr_global_status;
 863     uint64_t msr_global_ovf_ctrl;
 864     uint64_t msr_fixed_counters[MAX_FIXED_COUNTERS];
 865     uint64_t msr_gp_counters[MAX_GP_COUNTERS];
 866     uint64_t msr_gp_evtsel[MAX_GP_COUNTERS];
 867
 868     uint64_t pat;
 869     uint32_t smbase;
 870
 871     /* End of state preserved by INIT (dummy marker).  */
 872     struct {} end_init_save;
 873
 874     uint64_t system_time_msr;
 875     uint64_t wall_clock_msr;
 876     uint64_t steal_time_msr;
 877     uint64_t async_pf_en_msr;
 878     uint64_t pv_eoi_en_msr;
 879
 880     uint64_t msr_hv_hypercall;
 881     uint64_t msr_hv_guest_os_id;
 882     uint64_t msr_hv_vapic;
 883     uint64_t msr_hv_tsc;
 884
 885     /* exception/interrupt handling */
 886     int error_code;
 887     int exception_is_int;
 888     target_ulong exception_next_eip;
 889     target_ulong dr[8]; /* debug registers */
 890     union {
 891         struct CPUBreakpoint *cpu_breakpoint[4];
 892         struct CPUWatchpoint *cpu_watchpoint[4];
 893     }; /* break/watchpoints for dr[0..3] */
 894     int old_exception;  /* exception in flight */
 895
 896     uint64_t vm_vmcb;
 897     uint64_t tsc_offset;
 898     uint64_t intercept;
 899     uint16_t intercept_cr_read;
 900     uint16_t intercept_cr_write;
 901     uint16_t intercept_dr_read;
 902     uint16_t intercept_dr_write;
 903     uint32_t intercept_exceptions;
 904     uint8_t v_tpr;
 905
 906     /* KVM states, automatically cleared on reset */
 907     uint8_t nmi_injected;
 908     uint8_t nmi_pending;
 909
 910     CPU_COMMON
 911
 912     /* Fields from here on are preserved across CPU reset. */
 913
 914     /* processor features (e.g. for CPUID insn) */
 915     uint32_t cpuid_level;
 916     uint32_t cpuid_xlevel;
 917     uint32_t cpuid_xlevel2;
 918     uint32_t cpuid_vendor1;
 919     uint32_t cpuid_vendor2;
 920     uint32_t cpuid_vendor3;
 921     uint32_t cpuid_version;
 922     FeatureWordArray features;
 923     uint32_t cpuid_model[12];
 924     uint32_t cpuid_apic_id;
 925
 926     /* MTRRs */
 927     uint64_t mtrr_fixed[11];
 928     uint64_t mtrr_deftype;
 929     MTRRVar mtrr_var[8];
 930
 931     /* For KVM */
 932     uint32_t mp_state;
 933     int32_t exception_injected;
 934     int32_t interrupt_injected;
 935     uint8_t soft_interrupt;
 936     uint8_t has_error_code;
 937     uint32_t sipi_vector;
 938     bool tsc_valid;
 939     int tsc_khz;
 940     void *kvm_xsave_buf;
 941
 942     uint64_t mcg_cap;
 943     uint64_t mcg_ctl;
 944     uint64_t mce_banks[MCE_BANKS_DEF*4];
 945
 946     uint64_t tsc_aux;
 947
 948     /* vmstate */
 949     uint16_t fpus_vmstate;
 950     uint16_t fptag_vmstate;
 951     uint16_t fpregs_format_vmstate;
 952     uint64_t xstate_bv;
 953
 954     uint64_t xcr0;
 955
 956     TPRAccess tpr_access_type;
 957 } CPUX86State;
 958
 959 #include "cpu-qom.h"
 960
 961 X86CPU *cpu_x86_init(const char *cpu_model);
 962 X86CPU *cpu_x86_create(const char *cpu_model, DeviceState *icc_bridge,
 963                        Error **errp);
 964 int cpu_x86_exec(CPUX86State *s);
 965 void x86_cpu_list(FILE *f, fprintf_function cpu_fprintf);
 966 void x86_cpudef_setup(void);
 967 int cpu_x86_support_mca_broadcast(CPUX86State *env);
 968
 969 int cpu_get_pic_interrupt(CPUX86State *s);
 970 /* MSDOS compatibility mode FPU exception support */
 971 void cpu_set_ferr(CPUX86State *s);
 972
 973 /* this function must always be used to load data in the segment
 974    cache: it synchronizes the hflags with the segment cache values */
 975 static inline void cpu_x86_load_seg_cache(CPUX86State *env,
 976                                           int seg_reg, unsigned int selector,
 977                                           target_ulong base,
 978                                           unsigned int limit,
 979                                           unsigned int flags)
 980 {
 981     SegmentCache *sc;
 982     unsigned int new_hflags;
 983
 984     sc = &env->segs[seg_reg];
 985     sc->selector = selector;
 986     sc->base = base;
 987     sc->limit = limit;
 988     sc->flags = flags;
 989
 990     /* update the hidden flags */
 991     {
 992         if (seg_reg == R_CS) {
 993 #ifdef TARGET_X86_64
 994             if ((env->hflags & HF_LMA_MASK) && (flags & DESC_L_MASK)) {
 995                 /* long mode */
 996                 env->hflags |= HF_CS32_MASK | HF_SS32_MASK | HF_CS64_MASK;
 997                 env->hflags &= ~(HF_ADDSEG_MASK);
 998             } else
 999 #endif
1000             {
1001                 /* legacy / compatibility case */
1002                 new_hflags = (env->segs[R_CS].flags & DESC_B_MASK)
1003                     >> (DESC_B_SHIFT - HF_CS32_SHIFT);
1004                 env->hflags = (env->hflags & ~(HF_CS32_MASK | HF_CS64_MASK)) |
1005                     new_hflags;
1006             }
1007         }
1008         if (seg_reg == R_SS) {
1009             int cpl = (flags >> DESC_DPL_SHIFT) & 3;
1010 #if HF_CPL_MASK != 3
1011 #error HF_CPL_MASK is hardcoded
1012 #endif
1013             env->hflags = (env->hflags & ~HF_CPL_MASK) | cpl;
1014         }
1015         new_hflags = (env->segs[R_SS].flags & DESC_B_MASK)
1016             >> (DESC_B_SHIFT - HF_SS32_SHIFT);
1017         if (env->hflags & HF_CS64_MASK) {
1018             /* zero base assumed for DS, ES and SS in long mode */
1019         } else if (!(env->cr[0] & CR0_PE_MASK) ||
1020                    (env->eflags & VM_MASK) ||
1021                    !(env->hflags & HF_CS32_MASK)) {
1022             /* XXX: try to avoid this test. The problem comes from the
1023                fact that is real mode or vm86 mode we only modify the
1024                'base' and 'selector' fields of the segment cache to go
1025                faster. A solution may be to force addseg to one in
1026                translate-i386.c. */
1027             new_hflags |= HF_ADDSEG_MASK;
1028         } else {
1029             new_hflags |= ((env->segs[R_DS].base |
1030                             env->segs[R_ES].base |
1031                             env->segs[R_SS].base) != 0) <<
1032                 HF_ADDSEG_SHIFT;
1033         }
1034         env->hflags = (env->hflags &
1035                        ~(HF_SS32_MASK | HF_ADDSEG_MASK)) | new_hflags;
1036     }
1037 }
1038
1039 static inline void cpu_x86_load_seg_cache_sipi(X86CPU *cpu,
1040                                                int sipi_vector)
1041 {
1042     CPUState *cs = CPU(cpu);
1043     CPUX86State *env = &cpu->env;
1044
1045     env->eip = 0;
1046     cpu_x86_load_seg_cache(env, R_CS, sipi_vector << 8,
1047                            sipi_vector << 12,
1048                            env->segs[R_CS].limit,
1049                            env->segs[R_CS].flags);
1050     cs->halted = 0;
1051 }
1052
1053 int cpu_x86_get_descr_debug(CPUX86State *env, unsigned int selector,
1054                             target_ulong *base, unsigned int *limit,
1055                             unsigned int *flags);
1056
1057 /* op_helper.c */
1058 /* used for debug or cpu save/restore */
1059 void cpu_get_fp80(uint64_t *pmant, uint16_t *pexp, floatx80 f);
1060 floatx80 cpu_set_fp80(uint64_t mant, uint16_t upper);
1061
1062 /* cpu-exec.c */
1063 /* the following helpers are only usable in user mode simulation as
1064    they can trigger unexpected exceptions */
1065 void cpu_x86_load_seg(CPUX86State *s, int seg_reg, int selector);
1066 void cpu_x86_fsave(CPUX86State *s, target_ulong ptr, int data32);
1067 void cpu_x86_frstor(CPUX86State *s, target_ulong ptr, int data32);
1068
1069 /* you can call this signal handler from your SIGBUS and SIGSEGV
1070    signal handlers to inform the virtual CPU of exceptions. non zero
1071    is returned if the signal was handled by the virtual CPU.  */
1072 int cpu_x86_signal_handler(int host_signum, void *pinfo,
1073                            void *puc);
1074
1075 /* cpuid.c */
1076 void cpu_x86_cpuid(CPUX86State *env, uint32_t index, uint32_t count,
1077                    uint32_t *eax, uint32_t *ebx,
1078                    uint32_t *ecx, uint32_t *edx);
1079 void cpu_clear_apic_feature(CPUX86State *env);
1080 void host_cpuid(uint32_t function, uint32_t count,
1081                 uint32_t *eax, uint32_t *ebx, uint32_t *ecx, uint32_t *edx);
1082
1083 /* helper.c */
1084 int x86_cpu_handle_mmu_fault(CPUState *cpu, vaddr addr,
1085                              int is_write, int mmu_idx);
1086 void x86_cpu_set_a20(X86CPU *cpu, int a20_state);
1087
1088 static inline bool hw_local_breakpoint_enabled(unsigned long dr7, int index)
1089 {
1090     return (dr7 >> (index * 2)) & 1;
1091 }
1092
1093 static inline bool hw_global_breakpoint_enabled(unsigned long dr7, int index)
1094 {
1095     return (dr7 >> (index * 2)) & 2;
1096
1097 }
1098 static inline bool hw_breakpoint_enabled(unsigned long dr7, int index)
1099 {
1100     return hw_global_breakpoint_enabled(dr7, index) ||
1101            hw_local_breakpoint_enabled(dr7, index);
1102 }
1103
1104 static inline int hw_breakpoint_type(unsigned long dr7, int index)
1105 {
1106     return (dr7 >> (DR7_TYPE_SHIFT + (index * 4))) & 3;
1107 }
1108
1109 static inline int hw_breakpoint_len(unsigned long dr7, int index)
1110 {
1111     int len = ((dr7 >> (DR7_LEN_SHIFT + (index * 4))) & 3);
1112     return (len == 2) ? 8 : len + 1;
1113 }
1114
1115 void hw_breakpoint_insert(CPUX86State *env, int index);
1116 void hw_breakpoint_remove(CPUX86State *env, int index);
1117 bool check_hw_breakpoints(CPUX86State *env, bool force_dr6_update);
1118 void breakpoint_handler(CPUX86State *env);
1119
1120 /* will be suppressed */
1121 void cpu_x86_update_cr0(CPUX86State *env, uint32_t new_cr0);
1122 void cpu_x86_update_cr3(CPUX86State *env, target_ulong new_cr3);
1123 void cpu_x86_update_cr4(CPUX86State *env, uint32_t new_cr4);
1124
1125 /* hw/pc.c */
1126 void cpu_smm_update(CPUX86State *env);
1127 uint64_t cpu_get_tsc(CPUX86State *env);
1128
1129 #define TARGET_PAGE_BITS 12
1130
1131 #ifdef TARGET_X86_64
1132 #define TARGET_PHYS_ADDR_SPACE_BITS 52
1133 /* ??? This is really 48 bits, sign-extended, but the only thing
1134    accessible to userland with bit 48 set is the VSYSCALL, and that
1135    is handled via other mechanisms.  */
1136 #define TARGET_VIRT_ADDR_SPACE_BITS 47
1137 #else
1138 #define TARGET_PHYS_ADDR_SPACE_BITS 36
1139 #define TARGET_VIRT_ADDR_SPACE_BITS 32
1140 #endif
1141
1142 /* XXX: This value should match the one returned by CPUID
1143  * and in exec.c */
1144 # if defined(TARGET_X86_64)
1145 # define PHYS_ADDR_MASK 0xffffffffffLL
1146 # else
1147 # define PHYS_ADDR_MASK 0xfffffffffLL
1148 # endif
1149
1150 static inline CPUX86State *cpu_init(const char *cpu_model)
1151 {
1152     X86CPU *cpu = cpu_x86_init(cpu_model);
1153     if (cpu == NULL) {
1154         return NULL;
1155     }
1156     return &cpu->env;
1157 }
1158
1159 #define cpu_exec cpu_x86_exec
1160 #define cpu_gen_code cpu_x86_gen_code
1161 #define cpu_signal_handler cpu_x86_signal_handler
1162 #define cpu_list x86_cpu_list
1163 #define cpudef_setup x86_cpudef_setup
1164
1165 /* MMU modes definitions */
1166 #define MMU_MODE0_SUFFIX _ksmap
1167 #define MMU_MODE1_SUFFIX _user
1168 #define MMU_MODE2_SUFFIX _knosmap /* SMAP disabled or CPL<3 && AC=1 */
1169 #define MMU_KSMAP_IDX   0
1170 #define MMU_USER_IDX    1
1171 #define MMU_KNOSMAP_IDX 2
1172 static inline int cpu_mmu_index(CPUX86State *env)
1173 {
1174     return (env->hflags & HF_CPL_MASK) == 3 ? MMU_USER_IDX :
1175         (!(env->hflags & HF_SMAP_MASK) || (env->eflags & AC_MASK))
1176         ? MMU_KNOSMAP_IDX : MMU_KSMAP_IDX;
1177 }
1178
1179 static inline int cpu_mmu_index_kernel(CPUX86State *env)
1180 {
1181     return !(env->hflags & HF_SMAP_MASK) ? MMU_KNOSMAP_IDX :
1182         ((env->hflags & HF_CPL_MASK) < 3 && (env->eflags & AC_MASK))
1183         ? MMU_KNOSMAP_IDX : MMU_KSMAP_IDX;
1184 }
1185
1186 #define CC_DST  (env->cc_dst)
1187 #define CC_SRC  (env->cc_src)
1188 #define CC_SRC2 (env->cc_src2)
1189 #define CC_OP   (env->cc_op)
1190
1191 /* n must be a constant to be efficient */
1192 static inline target_long lshift(target_long x, int n)
1193 {
1194     if (n >= 0) {
1195         return x << n;
1196     } else {
1197         return x >> (-n);
1198     }
1199 }
1200
1201 /* float macros */
1202 #define FT0    (env->ft0)
1203 #define ST0    (env->fpregs[env->fpstt].d)
1204 #define ST(n)  (env->fpregs[(env->fpstt + (n)) & 7].d)
1205 #define ST1    ST(1)
1206
1207 /* translate.c */
1208 void optimize_flags_init(void);
1209
1210 #include "exec/cpu-all.h"
1211 #include "svm.h"
1212
1213 #if !defined(CONFIG_USER_ONLY)
1214 #include "hw/i386/apic.h"
1215 #endif
1216
1217 #include "exec/exec-all.h"
1218
1219 static inline void cpu_get_tb_cpu_state(CPUX86State *env, target_ulong *pc,
1220                                         target_ulong *cs_base, int *flags)
1221 {
1222     *cs_base = env->segs[R_CS].base;
1223     *pc = *cs_base + env->eip;
1224     *flags = env->hflags |
1225         (env->eflags & (IOPL_MASK | TF_MASK | RF_MASK | VM_MASK | AC_MASK));
1226 }
1227
1228 void do_cpu_init(X86CPU *cpu);
1229 void do_cpu_sipi(X86CPU *cpu);
1230
1231 #define MCE_INJECT_BROADCAST    1
1232 #define MCE_INJECT_UNCOND_AO    2
1233
1234 void cpu_x86_inject_mce(Monitor *mon, X86CPU *cpu, int bank,
1235                         uint64_t status, uint64_t mcg_status, uint64_t addr,
1236                         uint64_t misc, int flags);
1237
1238 /* excp_helper.c */
1239 void QEMU_NORETURN raise_exception(CPUX86State *env, int exception_index);
1240 void QEMU_NORETURN raise_exception_err(CPUX86State *env, int exception_index,
1241                                        int error_code);
1242 void QEMU_NORETURN raise_interrupt(CPUX86State *nenv, int intno, int is_int,
1243                                    int error_code, int next_eip_addend);
1244
1245 /* cc_helper.c */
1246 extern const uint8_t parity_table[256];
1247 uint32_t cpu_cc_compute_all(CPUX86State *env1, int op);
1248
1249 static inline uint32_t cpu_compute_eflags(CPUX86State *env)
1250 {
1251     return env->eflags | cpu_cc_compute_all(env, CC_OP) | (env->df & DF_MASK);
1252 }
1253
1254 /* NOTE: the translator must set DisasContext.cc_op to CC_OP_EFLAGS
1255  * after generating a call to a helper that uses this.
1256  */
1257 static inline void cpu_load_eflags(CPUX86State *env, int eflags,
1258                                    int update_mask)
1259 {
1260     CC_SRC = eflags & (CC_O | CC_S | CC_Z | CC_A | CC_P | CC_C);
1261     CC_OP = CC_OP_EFLAGS;
1262     env->df = 1 - (2 * ((eflags >> 10) & 1));
1263     env->eflags = (env->eflags & ~update_mask) |
1264         (eflags & update_mask) | 0x2;
1265 }
1266
1267 /* load efer and update the corresponding hflags. XXX: do consistency
1268    checks with cpuid bits? */
1269 static inline void cpu_load_efer(CPUX86State *env, uint64_t val)
1270 {
1271     env->efer = val;
1272     env->hflags &= ~(HF_LMA_MASK | HF_SVME_MASK);
1273     if (env->efer & MSR_EFER_LMA) {
1274         env->hflags |= HF_LMA_MASK;
1275     }
1276     if (env->efer & MSR_EFER_SVME) {
1277         env->hflags |= HF_SVME_MASK;
1278     }
1279 }
1280
1281 /* fpu_helper.c */
1282 void cpu_set_mxcsr(CPUX86State *env, uint32_t val);
1283
1284 /* svm_helper.c */
1285 void cpu_svm_check_intercept_param(CPUX86State *env1, uint32_t type,
1286                                    uint64_t param);
1287 void cpu_vmexit(CPUX86State *nenv, uint32_t exit_code, uint64_t exit_info_1);
1288
1289 /* seg_helper.c */
1290 void do_interrupt_x86_hardirq(CPUX86State *env, int intno, int is_hw);
1291
1292 void do_smm_enter(X86CPU *cpu);
1293
1294 void cpu_report_tpr_access(CPUX86State *env, TPRAccess access);
1295
1296 void x86_cpu_compat_set_features(const char *cpu_model, FeatureWord w,
1297                                  uint32_t feat_add, uint32_t feat_remove);
1298
1299 void x86_cpu_compat_disable_kvm_features(FeatureWord w, uint32_t features);
1300
1301
1302 /* Return name of 32-bit register, from a R_* constant */
1303 const char *get_register_name_32(unsigned int reg);
1304
1305 uint32_t x86_cpu_apic_id_from_index(unsigned int cpu_index);
1306 void enable_compat_apic_id_mode(void);
1307
1308 #define APIC_DEFAULT_ADDRESS 0xfee00000
1309 #define APIC_SPACE_SIZE      0x100000
1310
1311 #endif /* CPU_I386_H */