hw/net/cadence_gem.c

   1 /*
   2  * QEMU Xilinx GEM emulation
   3  *
   4  * Copyright (c) 2011 Xilinx, Inc.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a copy
   7  * of this software and associated documentation files (the "Software"), to deal
   8  * in the Software without restriction, including without limitation the rights
   9  * to use, copy, modify, merge, publish, distribute, sublicense, and/or sell
  10  * copies of the Software, and to permit persons to whom the Software is
  11  * furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. IN NO EVENT SHALL
  19  * THE AUTHORS OR COPYRIGHT HOLDERS BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER
  20  * LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM,
  21  * OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN
  22  * THE SOFTWARE.
  23  */
  24
  25 #include <zlib.h> /* For crc32 */
  26
  27 #include "hw/sysbus.h"
  28 #include "net/net.h"
  29 #include "net/checksum.h"
  30
  31 #ifdef CADENCE_GEM_ERR_DEBUG
  32 #define DB_PRINT(...) do { \
  33     fprintf(stderr,  ": %s: ", __func__); \
  34     fprintf(stderr, ## __VA_ARGS__); \
  35     } while (0);
  36 #else
  37     #define DB_PRINT(...)
  38 #endif
  39
  40 #define GEM_NWCTRL        (0x00000000/4) /* Network Control reg */
  41 #define GEM_NWCFG         (0x00000004/4) /* Network Config reg */
  42 #define GEM_NWSTATUS      (0x00000008/4) /* Network Status reg */
  43 #define GEM_USERIO        (0x0000000C/4) /* User IO reg */
  44 #define GEM_DMACFG        (0x00000010/4) /* DMA Control reg */
  45 #define GEM_TXSTATUS      (0x00000014/4) /* TX Status reg */
  46 #define GEM_RXQBASE       (0x00000018/4) /* RX Q Base address reg */
  47 #define GEM_TXQBASE       (0x0000001C/4) /* TX Q Base address reg */
  48 #define GEM_RXSTATUS      (0x00000020/4) /* RX Status reg */
  49 #define GEM_ISR           (0x00000024/4) /* Interrupt Status reg */
  50 #define GEM_IER           (0x00000028/4) /* Interrupt Enable reg */
  51 #define GEM_IDR           (0x0000002C/4) /* Interrupt Disable reg */
  52 #define GEM_IMR           (0x00000030/4) /* Interrupt Mask reg */
  53 #define GEM_PHYMNTNC      (0x00000034/4) /* Phy Maintaince reg */
  54 #define GEM_RXPAUSE       (0x00000038/4) /* RX Pause Time reg */
  55 #define GEM_TXPAUSE       (0x0000003C/4) /* TX Pause Time reg */
  56 #define GEM_TXPARTIALSF   (0x00000040/4) /* TX Partial Store and Forward */
  57 #define GEM_RXPARTIALSF   (0x00000044/4) /* RX Partial Store and Forward */
  58 #define GEM_HASHLO        (0x00000080/4) /* Hash Low address reg */
  59 #define GEM_HASHHI        (0x00000084/4) /* Hash High address reg */
  60 #define GEM_SPADDR1LO     (0x00000088/4) /* Specific addr 1 low reg */
  61 #define GEM_SPADDR1HI     (0x0000008C/4) /* Specific addr 1 high reg */
  62 #define GEM_SPADDR2LO     (0x00000090/4) /* Specific addr 2 low reg */
  63 #define GEM_SPADDR2HI     (0x00000094/4) /* Specific addr 2 high reg */
  64 #define GEM_SPADDR3LO     (0x00000098/4) /* Specific addr 3 low reg */
  65 #define GEM_SPADDR3HI     (0x0000009C/4) /* Specific addr 3 high reg */
  66 #define GEM_SPADDR4LO     (0x000000A0/4) /* Specific addr 4 low reg */
  67 #define GEM_SPADDR4HI     (0x000000A4/4) /* Specific addr 4 high reg */
  68 #define GEM_TIDMATCH1     (0x000000A8/4) /* Type ID1 Match reg */
  69 #define GEM_TIDMATCH2     (0x000000AC/4) /* Type ID2 Match reg */
  70 #define GEM_TIDMATCH3     (0x000000B0/4) /* Type ID3 Match reg */
  71 #define GEM_TIDMATCH4     (0x000000B4/4) /* Type ID4 Match reg */
  72 #define GEM_WOLAN         (0x000000B8/4) /* Wake on LAN reg */
  73 #define GEM_IPGSTRETCH    (0x000000BC/4) /* IPG Stretch reg */
  74 #define GEM_SVLAN         (0x000000C0/4) /* Stacked VLAN reg */
  75 #define GEM_MODID         (0x000000FC/4) /* Module ID reg */
  76 #define GEM_OCTTXLO       (0x00000100/4) /* Octects transmitted Low reg */
  77 #define GEM_OCTTXHI       (0x00000104/4) /* Octects transmitted High reg */
  78 #define GEM_TXCNT         (0x00000108/4) /* Error-free Frames transmitted */
  79 #define GEM_TXBCNT        (0x0000010C/4) /* Error-free Broadcast Frames */
  80 #define GEM_TXMCNT        (0x00000110/4) /* Error-free Multicast Frame */
  81 #define GEM_TXPAUSECNT    (0x00000114/4) /* Pause Frames Transmitted */
  82 #define GEM_TX64CNT       (0x00000118/4) /* Error-free 64 TX */
  83 #define GEM_TX65CNT       (0x0000011C/4) /* Error-free 65-127 TX */
  84 #define GEM_TX128CNT      (0x00000120/4) /* Error-free 128-255 TX */
  85 #define GEM_TX256CNT      (0x00000124/4) /* Error-free 256-511 */
  86 #define GEM_TX512CNT      (0x00000128/4) /* Error-free 512-1023 TX */
  87 #define GEM_TX1024CNT     (0x0000012C/4) /* Error-free 1024-1518 TX */
  88 #define GEM_TX1519CNT     (0x00000130/4) /* Error-free larger than 1519 TX */
  89 #define GEM_TXURUNCNT     (0x00000134/4) /* TX under run error counter */
  90 #define GEM_SINGLECOLLCNT (0x00000138/4) /* Single Collision Frames */
  91 #define GEM_MULTCOLLCNT   (0x0000013C/4) /* Multiple Collision Frames */
  92 #define GEM_EXCESSCOLLCNT (0x00000140/4) /* Excessive Collision Frames */
  93 #define GEM_LATECOLLCNT   (0x00000144/4) /* Late Collision Frames */
  94 #define GEM_DEFERTXCNT    (0x00000148/4) /* Deferred Transmission Frames */
  95 #define GEM_CSENSECNT     (0x0000014C/4) /* Carrier Sense Error Counter */
  96 #define GEM_OCTRXLO       (0x00000150/4) /* Octects Received register Low */
  97 #define GEM_OCTRXHI       (0x00000154/4) /* Octects Received register High */
  98 #define GEM_RXCNT         (0x00000158/4) /* Error-free Frames Received */
  99 #define GEM_RXBROADCNT    (0x0000015C/4) /* Error-free Broadcast Frames RX */
 100 #define GEM_RXMULTICNT    (0x00000160/4) /* Error-free Multicast Frames RX */
 101 #define GEM_RXPAUSECNT    (0x00000164/4) /* Pause Frames Received Counter */
 102 #define GEM_RX64CNT       (0x00000168/4) /* Error-free 64 byte Frames RX */
 103 #define GEM_RX65CNT       (0x0000016C/4) /* Error-free 65-127B Frames RX */
 104 #define GEM_RX128CNT      (0x00000170/4) /* Error-free 128-255B Frames RX */
 105 #define GEM_RX256CNT      (0x00000174/4) /* Error-free 256-512B Frames RX */
 106 #define GEM_RX512CNT      (0x00000178/4) /* Error-free 512-1023B Frames RX */
 107 #define GEM_RX1024CNT     (0x0000017C/4) /* Error-free 1024-1518B Frames RX */
 108 #define GEM_RX1519CNT     (0x00000180/4) /* Error-free 1519-max Frames RX */
 109 #define GEM_RXUNDERCNT    (0x00000184/4) /* Undersize Frames Received */
 110 #define GEM_RXOVERCNT     (0x00000188/4) /* Oversize Frames Received */
 111 #define GEM_RXJABCNT      (0x0000018C/4) /* Jabbers Received Counter */
 112 #define GEM_RXFCSCNT      (0x00000190/4) /* Frame Check seq. Error Counter */
 113 #define GEM_RXLENERRCNT   (0x00000194/4) /* Length Field Error Counter */
 114 #define GEM_RXSYMERRCNT   (0x00000198/4) /* Symbol Error Counter */
 115 #define GEM_RXALIGNERRCNT (0x0000019C/4) /* Alignment Error Counter */
 116 #define GEM_RXRSCERRCNT   (0x000001A0/4) /* Receive Resource Error Counter */
 117 #define GEM_RXORUNCNT     (0x000001A4/4) /* Receive Overrun Counter */
 118 #define GEM_RXIPCSERRCNT  (0x000001A8/4) /* IP header Checksum Error Counter */
 119 #define GEM_RXTCPCCNT     (0x000001AC/4) /* TCP Checksum Error Counter */
 120 #define GEM_RXUDPCCNT     (0x000001B0/4) /* UDP Checksum Error Counter */
 121
 122 #define GEM_1588S         (0x000001D0/4) /* 1588 Timer Seconds */
 123 #define GEM_1588NS        (0x000001D4/4) /* 1588 Timer Nanoseconds */
 124 #define GEM_1588ADJ       (0x000001D8/4) /* 1588 Timer Adjust */
 125 #define GEM_1588INC       (0x000001DC/4) /* 1588 Timer Increment */
 126 #define GEM_PTPETXS       (0x000001E0/4) /* PTP Event Frame Transmitted (s) */
 127 #define GEM_PTPETXNS      (0x000001E4/4) /* PTP Event Frame Transmitted (ns) */
 128 #define GEM_PTPERXS       (0x000001E8/4) /* PTP Event Frame Received (s) */
 129 #define GEM_PTPERXNS      (0x000001EC/4) /* PTP Event Frame Received (ns) */
 130 #define GEM_PTPPTXS       (0x000001E0/4) /* PTP Peer Frame Transmitted (s) */
 131 #define GEM_PTPPTXNS      (0x000001E4/4) /* PTP Peer Frame Transmitted (ns) */
 132 #define GEM_PTPPRXS       (0x000001E8/4) /* PTP Peer Frame Received (s) */
 133 #define GEM_PTPPRXNS      (0x000001EC/4) /* PTP Peer Frame Received (ns) */
 134
 135 /* Design Configuration Registers */
 136 #define GEM_DESCONF       (0x00000280/4)
 137 #define GEM_DESCONF2      (0x00000284/4)
 138 #define GEM_DESCONF3      (0x00000288/4)
 139 #define GEM_DESCONF4      (0x0000028C/4)
 140 #define GEM_DESCONF5      (0x00000290/4)
 141 #define GEM_DESCONF6      (0x00000294/4)
 142 #define GEM_DESCONF7      (0x00000298/4)
 143
 144 #define GEM_MAXREG        (0x00000640/4) /* Last valid GEM address */
 145
 146 /*****************************************/
 147 #define GEM_NWCTRL_TXSTART     0x00000200 /* Transmit Enable */
 148 #define GEM_NWCTRL_TXENA       0x00000008 /* Transmit Enable */
 149 #define GEM_NWCTRL_RXENA       0x00000004 /* Receive Enable */
 150 #define GEM_NWCTRL_LOCALLOOP   0x00000002 /* Local Loopback */
 151
 152 #define GEM_NWCFG_STRIP_FCS    0x00020000 /* Strip FCS field */
 153 #define GEM_NWCFG_LERR_DISC    0x00010000 /* Discard RX frames with lenth err */
 154 #define GEM_NWCFG_BUFF_OFST_M  0x0000C000 /* Receive buffer offset mask */
 155 #define GEM_NWCFG_BUFF_OFST_S  14         /* Receive buffer offset shift */
 156 #define GEM_NWCFG_UCAST_HASH   0x00000080 /* accept unicast if hash match */
 157 #define GEM_NWCFG_MCAST_HASH   0x00000040 /* accept multicast if hash match */
 158 #define GEM_NWCFG_BCAST_REJ    0x00000020 /* Reject broadcast packets */
 159 #define GEM_NWCFG_PROMISC      0x00000010 /* Accept all packets */
 160
 161 #define GEM_DMACFG_RBUFSZ_M    0x007F0000 /* DMA RX Buffer Size mask */
 162 #define GEM_DMACFG_RBUFSZ_S    16         /* DMA RX Buffer Size shift */
 163 #define GEM_DMACFG_RBUFSZ_MUL  64         /* DMA RX Buffer Size multiplier */
 164 #define GEM_DMACFG_TXCSUM_OFFL 0x00000800 /* Transmit checksum offload */
 165
 166 #define GEM_TXSTATUS_TXCMPL    0x00000020 /* Transmit Complete */
 167 #define GEM_TXSTATUS_USED      0x00000001 /* sw owned descriptor encountered */
 168
 169 #define GEM_RXSTATUS_FRMRCVD   0x00000002 /* Frame received */
 170 #define GEM_RXSTATUS_NOBUF     0x00000001 /* Buffer unavailable */
 171
 172 /* GEM_ISR GEM_IER GEM_IDR GEM_IMR */
 173 #define GEM_INT_TXCMPL        0x00000080 /* Transmit Complete */
 174 #define GEM_INT_TXUSED         0x00000008
 175 #define GEM_INT_RXUSED         0x00000004
 176 #define GEM_INT_RXCMPL        0x00000002
 177
 178 #define GEM_PHYMNTNC_OP_R      0x20000000 /* read operation */
 179 #define GEM_PHYMNTNC_OP_W      0x10000000 /* write operation */
 180 #define GEM_PHYMNTNC_ADDR      0x0F800000 /* Address bits */
 181 #define GEM_PHYMNTNC_ADDR_SHFT 23
 182 #define GEM_PHYMNTNC_REG       0x007C0000 /* register bits */
 183 #define GEM_PHYMNTNC_REG_SHIFT 18
 184
 185 /* Marvell PHY definitions */
 186 #define BOARD_PHY_ADDRESS    23 /* PHY address we will emulate a device at */
 187
 188 #define PHY_REG_CONTROL      0
 189 #define PHY_REG_STATUS       1
 190 #define PHY_REG_PHYID1       2
 191 #define PHY_REG_PHYID2       3
 192 #define PHY_REG_ANEGADV      4
 193 #define PHY_REG_LINKPABIL    5
 194 #define PHY_REG_ANEGEXP      6
 195 #define PHY_REG_NEXTP        7
 196 #define PHY_REG_LINKPNEXTP   8
 197 #define PHY_REG_100BTCTRL    9
 198 #define PHY_REG_1000BTSTAT   10
 199 #define PHY_REG_EXTSTAT      15
 200 #define PHY_REG_PHYSPCFC_CTL 16
 201 #define PHY_REG_PHYSPCFC_ST  17
 202 #define PHY_REG_INT_EN       18
 203 #define PHY_REG_INT_ST       19
 204 #define PHY_REG_EXT_PHYSPCFC_CTL  20
 205 #define PHY_REG_RXERR        21
 206 #define PHY_REG_EACD         22
 207 #define PHY_REG_LED          24
 208 #define PHY_REG_LED_OVRD     25
 209 #define PHY_REG_EXT_PHYSPCFC_CTL2 26
 210 #define PHY_REG_EXT_PHYSPCFC_ST   27
 211 #define PHY_REG_CABLE_DIAG   28
 212
 213 #define PHY_REG_CONTROL_RST  0x8000
 214 #define PHY_REG_CONTROL_LOOP 0x4000
 215 #define PHY_REG_CONTROL_ANEG 0x1000
 216
 217 #define PHY_REG_STATUS_LINK     0x0004
 218 #define PHY_REG_STATUS_ANEGCMPL 0x0020
 219
 220 #define PHY_REG_INT_ST_ANEGCMPL 0x0800
 221 #define PHY_REG_INT_ST_LINKC    0x0400
 222 #define PHY_REG_INT_ST_ENERGY   0x0010
 223
 224 /***********************************************************************/
 225 #define GEM_RX_REJECT                   (-1)
 226 #define GEM_RX_PROMISCUOUS_ACCEPT       (-2)
 227 #define GEM_RX_BROADCAST_ACCEPT         (-3)
 228 #define GEM_RX_MULTICAST_HASH_ACCEPT    (-4)
 229 #define GEM_RX_UNICAST_HASH_ACCEPT      (-5)
 230
 231 #define GEM_RX_SAR_ACCEPT               0
 232
 233 /***********************************************************************/
 234
 235 #define DESC_1_USED 0x80000000
 236 #define DESC_1_LENGTH 0x00001FFF
 237
 238 #define DESC_1_TX_WRAP 0x40000000
 239 #define DESC_1_TX_LAST 0x00008000
 240
 241 #define DESC_0_RX_WRAP 0x00000002
 242 #define DESC_0_RX_OWNERSHIP 0x00000001
 243
 244 #define R_DESC_1_RX_SAR_SHIFT           25
 245 #define R_DESC_1_RX_SAR_LENGTH          2
 246 #define R_DESC_1_RX_SAR_MATCH           (1 << 27)
 247 #define R_DESC_1_RX_UNICAST_HASH        (1 << 29)
 248 #define R_DESC_1_RX_MULTICAST_HASH      (1 << 30)
 249 #define R_DESC_1_RX_BROADCAST           (1 << 31)
 250
 251 #define DESC_1_RX_SOF 0x00004000
 252 #define DESC_1_RX_EOF 0x00008000
 253
 254 static inline unsigned tx_desc_get_buffer(unsigned *desc)
 255 {
 256     return desc[0];
 257 }
 258
 259 static inline unsigned tx_desc_get_used(unsigned *desc)
 260 {
 261     return (desc[1] & DESC_1_USED) ? 1 : 0;
 262 }
 263
 264 static inline void tx_desc_set_used(unsigned *desc)
 265 {
 266     desc[1] |= DESC_1_USED;
 267 }
 268
 269 static inline unsigned tx_desc_get_wrap(unsigned *desc)
 270 {
 271     return (desc[1] & DESC_1_TX_WRAP) ? 1 : 0;
 272 }
 273
 274 static inline unsigned tx_desc_get_last(unsigned *desc)
 275 {
 276     return (desc[1] & DESC_1_TX_LAST) ? 1 : 0;
 277 }
 278
 279 static inline unsigned tx_desc_get_length(unsigned *desc)
 280 {
 281     return desc[1] & DESC_1_LENGTH;
 282 }
 283
 284 static inline void print_gem_tx_desc(unsigned *desc)
 285 {
 286     DB_PRINT("TXDESC:\n");
 287     DB_PRINT("bufaddr: 0x%08x\n", *desc);
 288     DB_PRINT("used_hw: %d\n", tx_desc_get_used(desc));
 289     DB_PRINT("wrap:    %d\n", tx_desc_get_wrap(desc));
 290     DB_PRINT("last:    %d\n", tx_desc_get_last(desc));
 291     DB_PRINT("length:  %d\n", tx_desc_get_length(desc));
 292 }
 293
 294 static inline unsigned rx_desc_get_buffer(unsigned *desc)
 295 {
 296     return desc[0] & ~0x3UL;
 297 }
 298
 299 static inline unsigned rx_desc_get_wrap(unsigned *desc)
 300 {
 301     return desc[0] & DESC_0_RX_WRAP ? 1 : 0;
 302 }
 303
 304 static inline unsigned rx_desc_get_ownership(unsigned *desc)
 305 {
 306     return desc[0] & DESC_0_RX_OWNERSHIP ? 1 : 0;
 307 }
 308
 309 static inline void rx_desc_set_ownership(unsigned *desc)
 310 {
 311     desc[0] |= DESC_0_RX_OWNERSHIP;
 312 }
 313
 314 static inline void rx_desc_set_sof(unsigned *desc)
 315 {
 316     desc[1] |= DESC_1_RX_SOF;
 317 }
 318
 319 static inline void rx_desc_set_eof(unsigned *desc)
 320 {
 321     desc[1] |= DESC_1_RX_EOF;
 322 }
 323
 324 static inline void rx_desc_set_length(unsigned *desc, unsigned len)
 325 {
 326     desc[1] &= ~DESC_1_LENGTH;
 327     desc[1] |= len;
 328 }
 329
 330 static inline void rx_desc_set_broadcast(unsigned *desc)
 331 {
 332     desc[1] |= R_DESC_1_RX_BROADCAST;
 333 }
 334
 335 static inline void rx_desc_set_unicast_hash(unsigned *desc)
 336 {
 337     desc[1] |= R_DESC_1_RX_UNICAST_HASH;
 338 }
 339
 340 static inline void rx_desc_set_multicast_hash(unsigned *desc)
 341 {
 342     desc[1] |= R_DESC_1_RX_MULTICAST_HASH;
 343 }
 344
 345 static inline void rx_desc_set_sar(unsigned *desc, int sar_idx)
 346 {
 347     desc[1] = deposit32(desc[1], R_DESC_1_RX_SAR_SHIFT, R_DESC_1_RX_SAR_LENGTH,
 348                         sar_idx);
 349     desc[1] |= R_DESC_1_RX_SAR_MATCH;
 350 }
 351
 352 #define TYPE_CADENCE_GEM "cadence_gem"
 353 #define GEM(obj) OBJECT_CHECK(GemState, (obj), TYPE_CADENCE_GEM)
 354
 355 typedef struct GemState {
 356     SysBusDevice parent_obj;
 357
 358     MemoryRegion iomem;
 359     NICState *nic;
 360     NICConf conf;
 361     qemu_irq irq;
 362
 363     /* GEM registers backing store */
 364     uint32_t regs[GEM_MAXREG];
 365     /* Mask of register bits which are write only */
 366     uint32_t regs_wo[GEM_MAXREG];
 367     /* Mask of register bits which are read only */
 368     uint32_t regs_ro[GEM_MAXREG];
 369     /* Mask of register bits which are clear on read */
 370     uint32_t regs_rtc[GEM_MAXREG];
 371     /* Mask of register bits which are write 1 to clear */
 372     uint32_t regs_w1c[GEM_MAXREG];
 373
 374     /* PHY registers backing store */
 375     uint16_t phy_regs[32];
 376
 377     uint8_t phy_loop; /* Are we in phy loopback? */
 378
 379     /* The current DMA descriptor pointers */
 380     uint32_t rx_desc_addr;
 381     uint32_t tx_desc_addr;
 382
 383     unsigned rx_desc[2];
 384
 385     bool sar_active[4];
 386 } GemState;
 387
 388 /* The broadcast MAC address: 0xFFFFFFFFFFFF */
 389 const uint8_t broadcast_addr[] = { 0xFF, 0xFF, 0xFF, 0xFF, 0xFF, 0xFF };
 390
 391 /*
 392  * gem_init_register_masks:
 393  * One time initialization.
 394  * Set masks to identify which register bits have magical clear properties
 395  */
 396 static void gem_init_register_masks(GemState *s)
 397 {
 398     /* Mask of register bits which are read only*/
 399     memset(&s->regs_ro[0], 0, sizeof(s->regs_ro));
 400     s->regs_ro[GEM_NWCTRL]   = 0xFFF80000;
 401     s->regs_ro[GEM_NWSTATUS] = 0xFFFFFFFF;
 402     s->regs_ro[GEM_DMACFG]   = 0xFE00F000;
 403     s->regs_ro[GEM_TXSTATUS] = 0xFFFFFE08;
 404     s->regs_ro[GEM_RXQBASE]  = 0x00000003;
 405     s->regs_ro[GEM_TXQBASE]  = 0x00000003;
 406     s->regs_ro[GEM_RXSTATUS] = 0xFFFFFFF0;
 407     s->regs_ro[GEM_ISR]      = 0xFFFFFFFF;
 408     s->regs_ro[GEM_IMR]      = 0xFFFFFFFF;
 409     s->regs_ro[GEM_MODID]    = 0xFFFFFFFF;
 410
 411     /* Mask of register bits which are clear on read */
 412     memset(&s->regs_rtc[0], 0, sizeof(s->regs_rtc));
 413     s->regs_rtc[GEM_ISR]      = 0xFFFFFFFF;
 414
 415     /* Mask of register bits which are write 1 to clear */
 416     memset(&s->regs_w1c[0], 0, sizeof(s->regs_w1c));
 417     s->regs_w1c[GEM_TXSTATUS] = 0x000001F7;
 418     s->regs_w1c[GEM_RXSTATUS] = 0x0000000F;
 419
 420     /* Mask of register bits which are write only */
 421     memset(&s->regs_wo[0], 0, sizeof(s->regs_wo));
 422     s->regs_wo[GEM_NWCTRL]   = 0x00073E60;
 423     s->regs_wo[GEM_IER]      = 0x07FFFFFF;
 424     s->regs_wo[GEM_IDR]      = 0x07FFFFFF;
 425 }
 426
 427 /*
 428  * phy_update_link:
 429  * Make the emulated PHY link state match the QEMU "interface" state.
 430  */
 431 static void phy_update_link(GemState *s)
 432 {
 433     DB_PRINT("down %d\n", qemu_get_queue(s->nic)->link_down);
 434
 435     /* Autonegotiation status mirrors link status.  */
 436     if (qemu_get_queue(s->nic)->link_down) {
 437         s->phy_regs[PHY_REG_STATUS] &= ~(PHY_REG_STATUS_ANEGCMPL |
 438                                          PHY_REG_STATUS_LINK);
 439         s->phy_regs[PHY_REG_INT_ST] |= PHY_REG_INT_ST_LINKC;
 440     } else {
 441         s->phy_regs[PHY_REG_STATUS] |= (PHY_REG_STATUS_ANEGCMPL |
 442                                          PHY_REG_STATUS_LINK);
 443         s->phy_regs[PHY_REG_INT_ST] |= (PHY_REG_INT_ST_LINKC |
 444                                         PHY_REG_INT_ST_ANEGCMPL |
 445                                         PHY_REG_INT_ST_ENERGY);
 446     }
 447 }
 448
 449 static int gem_can_receive(NetClientState *nc)
 450 {
 451     GemState *s;
 452
 453     s = qemu_get_nic_opaque(nc);
 454
 455     DB_PRINT("\n");
 456
 457     /* Do nothing if receive is not enabled. */
 458     if (!(s->regs[GEM_NWCTRL] & GEM_NWCTRL_RXENA)) {
 459         return 0;
 460     }
 461
 462     return 1;
 463 }
 464
 465 /*
 466  * gem_update_int_status:
 467  * Raise or lower interrupt based on current status.
 468  */
 469 static void gem_update_int_status(GemState *s)
 470 {
 471     if (s->regs[GEM_ISR]) {
 472         DB_PRINT("asserting int. (0x%08x)\n", s->regs[GEM_ISR]);
 473         qemu_set_irq(s->irq, 1);
 474     }
 475 }
 476
 477 /*
 478  * gem_receive_updatestats:
 479  * Increment receive statistics.
 480  */
 481 static void gem_receive_updatestats(GemState *s, const uint8_t *packet,
 482                                     unsigned bytes)
 483 {
 484     uint64_t octets;
 485
 486     /* Total octets (bytes) received */
 487     octets = ((uint64_t)(s->regs[GEM_OCTRXLO]) << 32) |
 488              s->regs[GEM_OCTRXHI];
 489     octets += bytes;
 490     s->regs[GEM_OCTRXLO] = octets >> 32;
 491     s->regs[GEM_OCTRXHI] = octets;
 492
 493     /* Error-free Frames received */
 494     s->regs[GEM_RXCNT]++;
 495
 496     /* Error-free Broadcast Frames counter */
 497     if (!memcmp(packet, broadcast_addr, 6)) {
 498         s->regs[GEM_RXBROADCNT]++;
 499     }
 500
 501     /* Error-free Multicast Frames counter */
 502     if (packet[0] == 0x01) {
 503         s->regs[GEM_RXMULTICNT]++;
 504     }
 505
 506     if (bytes <= 64) {
 507         s->regs[GEM_RX64CNT]++;
 508     } else if (bytes <= 127) {
 509         s->regs[GEM_RX65CNT]++;
 510     } else if (bytes <= 255) {
 511         s->regs[GEM_RX128CNT]++;
 512     } else if (bytes <= 511) {
 513         s->regs[GEM_RX256CNT]++;
 514     } else if (bytes <= 1023) {
 515         s->regs[GEM_RX512CNT]++;
 516     } else if (bytes <= 1518) {
 517         s->regs[GEM_RX1024CNT]++;
 518     } else {
 519         s->regs[GEM_RX1519CNT]++;
 520     }
 521 }
 522
 523 /*
 524  * Get the MAC Address bit from the specified position
 525  */
 526 static unsigned get_bit(const uint8_t *mac, unsigned bit)
 527 {
 528     unsigned byte;
 529
 530     byte = mac[bit / 8];
 531     byte >>= (bit & 0x7);
 532     byte &= 1;
 533
 534     return byte;
 535 }
 536
 537 /*
 538  * Calculate a GEM MAC Address hash index
 539  */
 540 static unsigned calc_mac_hash(const uint8_t *mac)
 541 {
 542     int index_bit, mac_bit;
 543     unsigned hash_index;
 544
 545     hash_index = 0;
 546     mac_bit = 5;
 547     for (index_bit = 5; index_bit >= 0; index_bit--) {
 548         hash_index |= (get_bit(mac,  mac_bit) ^
 549                                get_bit(mac, mac_bit + 6) ^
 550                                get_bit(mac, mac_bit + 12) ^
 551                                get_bit(mac, mac_bit + 18) ^
 552                                get_bit(mac, mac_bit + 24) ^
 553                                get_bit(mac, mac_bit + 30) ^
 554                                get_bit(mac, mac_bit + 36) ^
 555                                get_bit(mac, mac_bit + 42)) << index_bit;
 556         mac_bit--;
 557     }
 558
 559     return hash_index;
 560 }
 561
 562 /*
 563  * gem_mac_address_filter:
 564  * Accept or reject this destination address?
 565  * Returns:
 566  * GEM_RX_REJECT: reject
 567  * >= 0: Specific address accept (which matched SAR is returned)
 568  * others for various other modes of accept:
 569  * GEM_RM_PROMISCUOUS_ACCEPT, GEM_RX_BROADCAST_ACCEPT,
 570  * GEM_RX_MULTICAST_HASH_ACCEPT or GEM_RX_UNICAST_HASH_ACCEPT
 571  */
 572 static int gem_mac_address_filter(GemState *s, const uint8_t *packet)
 573 {
 574     uint8_t *gem_spaddr;
 575     int i;
 576
 577     /* Promiscuous mode? */
 578     if (s->regs[GEM_NWCFG] & GEM_NWCFG_PROMISC) {
 579         return GEM_RX_PROMISCUOUS_ACCEPT;
 580     }
 581
 582     if (!memcmp(packet, broadcast_addr, 6)) {
 583         /* Reject broadcast packets? */
 584         if (s->regs[GEM_NWCFG] & GEM_NWCFG_BCAST_REJ) {
 585             return GEM_RX_REJECT;
 586         }
 587         return GEM_RX_BROADCAST_ACCEPT;
 588     }
 589
 590     /* Accept packets -w- hash match? */
 591     if ((packet[0] == 0x01 && (s->regs[GEM_NWCFG] & GEM_NWCFG_MCAST_HASH)) ||
 592         (packet[0] != 0x01 && (s->regs[GEM_NWCFG] & GEM_NWCFG_UCAST_HASH))) {
 593         unsigned hash_index;
 594
 595         hash_index = calc_mac_hash(packet);
 596         if (hash_index < 32) {
 597             if (s->regs[GEM_HASHLO] & (1<<hash_index)) {
 598                 return packet[0] == 0x01 ? GEM_RX_MULTICAST_HASH_ACCEPT :
 599                                            GEM_RX_UNICAST_HASH_ACCEPT;
 600             }
 601         } else {
 602             hash_index -= 32;
 603             if (s->regs[GEM_HASHHI] & (1<<hash_index)) {
 604                 return packet[0] == 0x01 ? GEM_RX_MULTICAST_HASH_ACCEPT :
 605                                            GEM_RX_UNICAST_HASH_ACCEPT;
 606             }
 607         }
 608     }
 609
 610     /* Check all 4 specific addresses */
 611     gem_spaddr = (uint8_t *)&(s->regs[GEM_SPADDR1LO]);
 612     for (i = 3; i >= 0; i--) {
 613         if (s->sar_active[i] && !memcmp(packet, gem_spaddr + 8 * i, 6)) {
 614             return GEM_RX_SAR_ACCEPT + i;
 615         }
 616     }
 617
 618     /* No address match; reject the packet */
 619     return GEM_RX_REJECT;
 620 }
 621
 622 static void gem_get_rx_desc(GemState *s)
 623 {
 624     DB_PRINT("read descriptor 0x%x\n", (unsigned)s->rx_desc_addr);
 625     /* read current descriptor */
 626     cpu_physical_memory_read(s->rx_desc_addr,
 627                              (uint8_t *)s->rx_desc, sizeof(s->rx_desc));
 628
 629     /* Descriptor owned by software ? */
 630     if (rx_desc_get_ownership(s->rx_desc) == 1) {
 631         DB_PRINT("descriptor 0x%x owned by sw.\n",
 632                  (unsigned)s->rx_desc_addr);
 633         s->regs[GEM_RXSTATUS] |= GEM_RXSTATUS_NOBUF;
 634         s->regs[GEM_ISR] |= GEM_INT_RXUSED & ~(s->regs[GEM_IMR]);
 635         /* Handle interrupt consequences */
 636         gem_update_int_status(s);
 637     }
 638 }
 639
 640 /*
 641  * gem_receive:
 642  * Fit a packet handed to us by QEMU into the receive descriptor ring.
 643  */
 644 static ssize_t gem_receive(NetClientState *nc, const uint8_t *buf, size_t size)
 645 {
 646     GemState *s;
 647     unsigned   rxbufsize, bytes_to_copy;
 648     unsigned   rxbuf_offset;
 649     uint8_t    rxbuf[2048];
 650     uint8_t   *rxbuf_ptr;
 651     bool first_desc = true;
 652     int maf;
 653
 654     s = qemu_get_nic_opaque(nc);
 655
 656     /* Is this destination MAC address "for us" ? */
 657     maf = gem_mac_address_filter(s, buf);
 658     if (maf == GEM_RX_REJECT) {
 659         return -1;
 660     }
 661
 662     /* Discard packets with receive length error enabled ? */
 663     if (s->regs[GEM_NWCFG] & GEM_NWCFG_LERR_DISC) {
 664         unsigned type_len;
 665
 666         /* Fish the ethertype / length field out of the RX packet */
 667         type_len = buf[12] << 8 | buf[13];
 668         /* It is a length field, not an ethertype */
 669         if (type_len < 0x600) {
 670             if (size < type_len) {
 671                 /* discard */
 672                 return -1;
 673             }
 674         }
 675     }
 676
 677     /*
 678      * Determine configured receive buffer offset (probably 0)
 679      */
 680     rxbuf_offset = (s->regs[GEM_NWCFG] & GEM_NWCFG_BUFF_OFST_M) >>
 681                    GEM_NWCFG_BUFF_OFST_S;
 682
 683     /* The configure size of each receive buffer.  Determines how many
 684      * buffers needed to hold this packet.
 685      */
 686     rxbufsize = ((s->regs[GEM_DMACFG] & GEM_DMACFG_RBUFSZ_M) >>
 687                  GEM_DMACFG_RBUFSZ_S) * GEM_DMACFG_RBUFSZ_MUL;
 688     bytes_to_copy = size;
 689
 690     /* Strip of FCS field ? (usually yes) */
 691     if (s->regs[GEM_NWCFG] & GEM_NWCFG_STRIP_FCS) {
 692         rxbuf_ptr = (void *)buf;
 693     } else {
 694         unsigned crc_val;
 695         int      crc_offset;
 696
 697         /* The application wants the FCS field, which QEMU does not provide.
 698          * We must try and caclculate one.
 699          */
 700
 701         memcpy(rxbuf, buf, size);
 702         memset(rxbuf + size, 0, sizeof(rxbuf) - size);
 703         rxbuf_ptr = rxbuf;
 704         crc_val = cpu_to_le32(crc32(0, rxbuf, MAX(size, 60)));
 705         if (size < 60) {
 706             crc_offset = 60;
 707         } else {
 708             crc_offset = size;
 709         }
 710         memcpy(rxbuf + crc_offset, &crc_val, sizeof(crc_val));
 711
 712         bytes_to_copy += 4;
 713         size += 4;
 714     }
 715
 716     /* Pad to minimum length */
 717     if (size < 64) {
 718         size = 64;
 719     }
 720
 721     DB_PRINT("config bufsize: %d packet size: %ld\n", rxbufsize, size);
 722
 723     while (bytes_to_copy) {
 724         /* Do nothing if receive is not enabled. */
 725         if (!gem_can_receive(nc)) {
 726             assert(!first_desc);
 727             return -1;
 728         }
 729
 730         DB_PRINT("copy %d bytes to 0x%x\n", MIN(bytes_to_copy, rxbufsize),
 731                 rx_desc_get_buffer(s->rx_desc));
 732
 733         /* Copy packet data to emulated DMA buffer */
 734         cpu_physical_memory_write(rx_desc_get_buffer(s->rx_desc) + rxbuf_offset,
 735                                   rxbuf_ptr, MIN(bytes_to_copy, rxbufsize));
 736         rxbuf_ptr += MIN(bytes_to_copy, rxbufsize);
 737         bytes_to_copy -= MIN(bytes_to_copy, rxbufsize);
 738
 739         /* Update the descriptor.  */
 740         if (first_desc) {
 741             rx_desc_set_sof(s->rx_desc);
 742             first_desc = false;
 743         }
 744         if (bytes_to_copy == 0) {
 745             rx_desc_set_eof(s->rx_desc);
 746             rx_desc_set_length(s->rx_desc, size);
 747         }
 748         rx_desc_set_ownership(s->rx_desc);
 749
 750         switch (maf) {
 751         case GEM_RX_PROMISCUOUS_ACCEPT:
 752             break;
 753         case GEM_RX_BROADCAST_ACCEPT:
 754             rx_desc_set_broadcast(s->rx_desc);
 755             break;
 756         case GEM_RX_UNICAST_HASH_ACCEPT:
 757             rx_desc_set_unicast_hash(s->rx_desc);
 758             break;
 759         case GEM_RX_MULTICAST_HASH_ACCEPT:
 760             rx_desc_set_multicast_hash(s->rx_desc);
 761             break;
 762         case GEM_RX_REJECT:
 763             abort();
 764         default: /* SAR */
 765             rx_desc_set_sar(s->rx_desc, maf);
 766         }
 767
 768         /* Descriptor write-back.  */
 769         cpu_physical_memory_write(s->rx_desc_addr,
 770                                   (uint8_t *)s->rx_desc, sizeof(s->rx_desc));
 771
 772         /* Next descriptor */
 773         if (rx_desc_get_wrap(s->rx_desc)) {
 774             DB_PRINT("wrapping RX descriptor list\n");
 775             s->rx_desc_addr = s->regs[GEM_RXQBASE];
 776         } else {
 777             DB_PRINT("incrementing RX descriptor list\n");
 778             s->rx_desc_addr += 8;
 779         }
 780         gem_get_rx_desc(s);
 781     }
 782
 783     /* Count it */
 784     gem_receive_updatestats(s, buf, size);
 785
 786     s->regs[GEM_RXSTATUS] |= GEM_RXSTATUS_FRMRCVD;
 787     s->regs[GEM_ISR] |= GEM_INT_RXCMPL & ~(s->regs[GEM_IMR]);
 788
 789     /* Handle interrupt consequences */
 790     gem_update_int_status(s);
 791
 792     return size;
 793 }
 794
 795 /*
 796  * gem_transmit_updatestats:
 797  * Increment transmit statistics.
 798  */
 799 static void gem_transmit_updatestats(GemState *s, const uint8_t *packet,
 800                                      unsigned bytes)
 801 {
 802     uint64_t octets;
 803
 804     /* Total octets (bytes) transmitted */
 805     octets = ((uint64_t)(s->regs[GEM_OCTTXLO]) << 32) |
 806              s->regs[GEM_OCTTXHI];
 807     octets += bytes;
 808     s->regs[GEM_OCTTXLO] = octets >> 32;
 809     s->regs[GEM_OCTTXHI] = octets;
 810
 811     /* Error-free Frames transmitted */
 812     s->regs[GEM_TXCNT]++;
 813
 814     /* Error-free Broadcast Frames counter */
 815     if (!memcmp(packet, broadcast_addr, 6)) {
 816         s->regs[GEM_TXBCNT]++;
 817     }
 818
 819     /* Error-free Multicast Frames counter */
 820     if (packet[0] == 0x01) {
 821         s->regs[GEM_TXMCNT]++;
 822     }
 823
 824     if (bytes <= 64) {
 825         s->regs[GEM_TX64CNT]++;
 826     } else if (bytes <= 127) {
 827         s->regs[GEM_TX65CNT]++;
 828     } else if (bytes <= 255) {
 829         s->regs[GEM_TX128CNT]++;
 830     } else if (bytes <= 511) {
 831         s->regs[GEM_TX256CNT]++;
 832     } else if (bytes <= 1023) {
 833         s->regs[GEM_TX512CNT]++;
 834     } else if (bytes <= 1518) {
 835         s->regs[GEM_TX1024CNT]++;
 836     } else {
 837         s->regs[GEM_TX1519CNT]++;
 838     }
 839 }
 840
 841 /*
 842  * gem_transmit:
 843  * Fish packets out of the descriptor ring and feed them to QEMU
 844  */
 845 static void gem_transmit(GemState *s)
 846 {
 847     unsigned    desc[2];
 848     hwaddr packet_desc_addr;
 849     uint8_t     tx_packet[2048];
 850     uint8_t     *p;
 851     unsigned    total_bytes;
 852
 853     /* Do nothing if transmit is not enabled. */
 854     if (!(s->regs[GEM_NWCTRL] & GEM_NWCTRL_TXENA)) {
 855         return;
 856     }
 857
 858     DB_PRINT("\n");
 859
 860     /* The packet we will hand off to qemu.
 861      * Packets scattered across multiple descriptors are gathered to this
 862      * one contiguous buffer first.
 863      */
 864     p = tx_packet;
 865     total_bytes = 0;
 866
 867     /* read current descriptor */
 868     packet_desc_addr = s->tx_desc_addr;
 869     cpu_physical_memory_read(packet_desc_addr,
 870                              (uint8_t *)&desc[0], sizeof(desc));
 871     /* Handle all descriptors owned by hardware */
 872     while (tx_desc_get_used(desc) == 0) {
 873
 874         /* Do nothing if transmit is not enabled. */
 875         if (!(s->regs[GEM_NWCTRL] & GEM_NWCTRL_TXENA)) {
 876             return;
 877         }
 878         print_gem_tx_desc(desc);
 879
 880         /* The real hardware would eat this (and possibly crash).
 881          * For QEMU let's lend a helping hand.
 882          */
 883         if ((tx_desc_get_buffer(desc) == 0) ||
 884             (tx_desc_get_length(desc) == 0)) {
 885             DB_PRINT("Invalid TX descriptor @ 0x%x\n",
 886                      (unsigned)packet_desc_addr);
 887             break;
 888         }
 889
 890         /* Gather this fragment of the packet from "dma memory" to our contig.
 891          * buffer.
 892          */
 893         cpu_physical_memory_read(tx_desc_get_buffer(desc), p,
 894                                  tx_desc_get_length(desc));
 895         p += tx_desc_get_length(desc);
 896         total_bytes += tx_desc_get_length(desc);
 897
 898         /* Last descriptor for this packet; hand the whole thing off */
 899         if (tx_desc_get_last(desc)) {
 900             /* Modify the 1st descriptor of this packet to be owned by
 901              * the processor.
 902              */
 903             cpu_physical_memory_read(s->tx_desc_addr,
 904                                      (uint8_t *)&desc[0], sizeof(desc));
 905             tx_desc_set_used(desc);
 906             cpu_physical_memory_write(s->tx_desc_addr,
 907                                       (uint8_t *)&desc[0], sizeof(desc));
 908             /* Advance the hardare current descriptor past this packet */
 909             if (tx_desc_get_wrap(desc)) {
 910                 s->tx_desc_addr = s->regs[GEM_TXQBASE];
 911             } else {
 912                 s->tx_desc_addr = packet_desc_addr + 8;
 913             }
 914             DB_PRINT("TX descriptor next: 0x%08x\n", s->tx_desc_addr);
 915
 916             s->regs[GEM_TXSTATUS] |= GEM_TXSTATUS_TXCMPL;
 917             s->regs[GEM_ISR] |= GEM_INT_TXCMPL & ~(s->regs[GEM_IMR]);
 918
 919             /* Handle interrupt consequences */
 920             gem_update_int_status(s);
 921
 922             /* Is checksum offload enabled? */
 923             if (s->regs[GEM_DMACFG] & GEM_DMACFG_TXCSUM_OFFL) {
 924                 net_checksum_calculate(tx_packet, total_bytes);
 925             }
 926
 927             /* Update MAC statistics */
 928             gem_transmit_updatestats(s, tx_packet, total_bytes);
 929
 930             /* Send the packet somewhere */
 931             if (s->phy_loop || (s->regs[GEM_NWCTRL] & GEM_NWCTRL_LOCALLOOP)) {
 932                 gem_receive(qemu_get_queue(s->nic), tx_packet, total_bytes);
 933             } else {
 934                 qemu_send_packet(qemu_get_queue(s->nic), tx_packet,
 935                                  total_bytes);
 936             }
 937
 938             /* Prepare for next packet */
 939             p = tx_packet;
 940             total_bytes = 0;
 941         }
 942
 943         /* read next descriptor */
 944         if (tx_desc_get_wrap(desc)) {
 945             packet_desc_addr = s->regs[GEM_TXQBASE];
 946         } else {
 947             packet_desc_addr += 8;
 948         }
 949         cpu_physical_memory_read(packet_desc_addr,
 950                                  (uint8_t *)&desc[0], sizeof(desc));
 951     }
 952
 953     if (tx_desc_get_used(desc)) {
 954         s->regs[GEM_TXSTATUS] |= GEM_TXSTATUS_USED;
 955         s->regs[GEM_ISR] |= GEM_INT_TXUSED & ~(s->regs[GEM_IMR]);
 956         gem_update_int_status(s);
 957     }
 958 }
 959
 960 static void gem_phy_reset(GemState *s)
 961 {
 962     memset(&s->phy_regs[0], 0, sizeof(s->phy_regs));
 963     s->phy_regs[PHY_REG_CONTROL] = 0x1140;
 964     s->phy_regs[PHY_REG_STATUS] = 0x7969;
 965     s->phy_regs[PHY_REG_PHYID1] = 0x0141;
 966     s->phy_regs[PHY_REG_PHYID2] = 0x0CC2;
 967     s->phy_regs[PHY_REG_ANEGADV] = 0x01E1;
 968     s->phy_regs[PHY_REG_LINKPABIL] = 0xCDE1;
 969     s->phy_regs[PHY_REG_ANEGEXP] = 0x000F;
 970     s->phy_regs[PHY_REG_NEXTP] = 0x2001;
 971     s->phy_regs[PHY_REG_LINKPNEXTP] = 0x40E6;
 972     s->phy_regs[PHY_REG_100BTCTRL] = 0x0300;
 973     s->phy_regs[PHY_REG_1000BTSTAT] = 0x7C00;
 974     s->phy_regs[PHY_REG_EXTSTAT] = 0x3000;
 975     s->phy_regs[PHY_REG_PHYSPCFC_CTL] = 0x0078;
 976     s->phy_regs[PHY_REG_PHYSPCFC_ST] = 0xBC00;
 977     s->phy_regs[PHY_REG_EXT_PHYSPCFC_CTL] = 0x0C60;
 978     s->phy_regs[PHY_REG_LED] = 0x4100;
 979     s->phy_regs[PHY_REG_EXT_PHYSPCFC_CTL2] = 0x000A;
 980     s->phy_regs[PHY_REG_EXT_PHYSPCFC_ST] = 0x848B;
 981
 982     phy_update_link(s);
 983 }
 984
 985 static void gem_reset(DeviceState *d)
 986 {
 987     int i;
 988     GemState *s = GEM(d);
 989
 990     DB_PRINT("\n");
 991
 992     /* Set post reset register values */
 993     memset(&s->regs[0], 0, sizeof(s->regs));
 994     s->regs[GEM_NWCFG] = 0x00080000;
 995     s->regs[GEM_NWSTATUS] = 0x00000006;
 996     s->regs[GEM_DMACFG] = 0x00020784;
 997     s->regs[GEM_IMR] = 0x07ffffff;
 998     s->regs[GEM_TXPAUSE] = 0x0000ffff;
 999     s->regs[GEM_TXPARTIALSF] = 0x000003ff;
1000     s->regs[GEM_RXPARTIALSF] = 0x000003ff;
1001     s->regs[GEM_MODID] = 0x00020118;
1002     s->regs[GEM_DESCONF] = 0x02500111;
1003     s->regs[GEM_DESCONF2] = 0x2ab13fff;
1004     s->regs[GEM_DESCONF5] = 0x002f2145;
1005     s->regs[GEM_DESCONF6] = 0x00000200;
1006
1007     for (i = 0; i < 4; i++) {
1008         s->sar_active[i] = false;
1009     }
1010
1011     gem_phy_reset(s);
1012
1013     gem_update_int_status(s);
1014 }
1015
1016 static uint16_t gem_phy_read(GemState *s, unsigned reg_num)
1017 {
1018     DB_PRINT("reg: %d value: 0x%04x\n", reg_num, s->phy_regs[reg_num]);
1019     return s->phy_regs[reg_num];
1020 }
1021
1022 static void gem_phy_write(GemState *s, unsigned reg_num, uint16_t val)
1023 {
1024     DB_PRINT("reg: %d value: 0x%04x\n", reg_num, val);
1025
1026     switch (reg_num) {
1027     case PHY_REG_CONTROL:
1028         if (val & PHY_REG_CONTROL_RST) {
1029             /* Phy reset */
1030             gem_phy_reset(s);
1031             val &= ~(PHY_REG_CONTROL_RST | PHY_REG_CONTROL_LOOP);
1032             s->phy_loop = 0;
1033         }
1034         if (val & PHY_REG_CONTROL_ANEG) {
1035             /* Complete autonegotiation immediately */
1036             val &= ~PHY_REG_CONTROL_ANEG;
1037             s->phy_regs[PHY_REG_STATUS] |= PHY_REG_STATUS_ANEGCMPL;
1038         }
1039         if (val & PHY_REG_CONTROL_LOOP) {
1040             DB_PRINT("PHY placed in loopback\n");
1041             s->phy_loop = 1;
1042         } else {
1043             s->phy_loop = 0;
1044         }
1045         break;
1046     }
1047     s->phy_regs[reg_num] = val;
1048 }
1049
1050 /*
1051  * gem_read32:
1052  * Read a GEM register.
1053  */
1054 static uint64_t gem_read(void *opaque, hwaddr offset, unsigned size)
1055 {
1056     GemState *s;
1057     uint32_t retval;
1058
1059     s = (GemState *)opaque;
1060
1061     offset >>= 2;
1062     retval = s->regs[offset];
1063
1064     DB_PRINT("offset: 0x%04x read: 0x%08x\n", (unsigned)offset*4, retval);
1065
1066     switch (offset) {
1067     case GEM_ISR:
1068         DB_PRINT("lowering irq on ISR read\n");
1069         qemu_set_irq(s->irq, 0);
1070         break;
1071     case GEM_PHYMNTNC:
1072         if (retval & GEM_PHYMNTNC_OP_R) {
1073             uint32_t phy_addr, reg_num;
1074
1075             phy_addr = (retval & GEM_PHYMNTNC_ADDR) >> GEM_PHYMNTNC_ADDR_SHFT;
1076             if (phy_addr == BOARD_PHY_ADDRESS) {
1077                 reg_num = (retval & GEM_PHYMNTNC_REG) >> GEM_PHYMNTNC_REG_SHIFT;
1078                 retval &= 0xFFFF0000;
1079                 retval |= gem_phy_read(s, reg_num);
1080             } else {
1081                 retval |= 0xFFFF; /* No device at this address */
1082             }
1083         }
1084         break;
1085     }
1086
1087     /* Squash read to clear bits */
1088     s->regs[offset] &= ~(s->regs_rtc[offset]);
1089
1090     /* Do not provide write only bits */
1091     retval &= ~(s->regs_wo[offset]);
1092
1093     DB_PRINT("0x%08x\n", retval);
1094     return retval;
1095 }
1096
1097 /*
1098  * gem_write32:
1099  * Write a GEM register.
1100  */
1101 static void gem_write(void *opaque, hwaddr offset, uint64_t val,
1102         unsigned size)
1103 {
1104     GemState *s = (GemState *)opaque;
1105     uint32_t readonly;
1106
1107     DB_PRINT("offset: 0x%04x write: 0x%08x ", (unsigned)offset, (unsigned)val);
1108     offset >>= 2;
1109
1110     /* Squash bits which are read only in write value */
1111     val &= ~(s->regs_ro[offset]);
1112     /* Preserve (only) bits which are read only in register */
1113     readonly = s->regs[offset];
1114     readonly &= s->regs_ro[offset];
1115
1116     /* Squash bits which are write 1 to clear */
1117     val &= ~(s->regs_w1c[offset] & val);
1118
1119     /* Copy register write to backing store */
1120     s->regs[offset] = val | readonly;
1121
1122     /* Handle register write side effects */
1123     switch (offset) {
1124     case GEM_NWCTRL:
1125         if (val & GEM_NWCTRL_RXENA) {
1126             gem_get_rx_desc(s);
1127         }
1128         if (val & GEM_NWCTRL_TXSTART) {
1129             gem_transmit(s);
1130         }
1131         if (!(val & GEM_NWCTRL_TXENA)) {
1132             /* Reset to start of Q when transmit disabled. */
1133             s->tx_desc_addr = s->regs[GEM_TXQBASE];
1134         }
1135         if (val & GEM_NWCTRL_RXENA) {
1136             qemu_flush_queued_packets(qemu_get_queue(s->nic));
1137         }
1138         break;
1139
1140     case GEM_TXSTATUS:
1141         gem_update_int_status(s);
1142         break;
1143     case GEM_RXQBASE:
1144         s->rx_desc_addr = val;
1145         break;
1146     case GEM_TXQBASE:
1147         s->tx_desc_addr = val;
1148         break;
1149     case GEM_RXSTATUS:
1150         gem_update_int_status(s);
1151         break;
1152     case GEM_IER:
1153         s->regs[GEM_IMR] &= ~val;
1154         gem_update_int_status(s);
1155         break;
1156     case GEM_IDR:
1157         s->regs[GEM_IMR] |= val;
1158         gem_update_int_status(s);
1159         break;
1160     case GEM_SPADDR1LO:
1161     case GEM_SPADDR2LO:
1162     case GEM_SPADDR3LO:
1163     case GEM_SPADDR4LO:
1164         s->sar_active[(offset - GEM_SPADDR1LO) / 2] = false;
1165         break;
1166     case GEM_SPADDR1HI:
1167     case GEM_SPADDR2HI:
1168     case GEM_SPADDR3HI:
1169     case GEM_SPADDR4HI:
1170         s->sar_active[(offset - GEM_SPADDR1HI) / 2] = true;
1171         break;
1172     case GEM_PHYMNTNC:
1173         if (val & GEM_PHYMNTNC_OP_W) {
1174             uint32_t phy_addr, reg_num;
1175
1176             phy_addr = (val & GEM_PHYMNTNC_ADDR) >> GEM_PHYMNTNC_ADDR_SHFT;
1177             if (phy_addr == BOARD_PHY_ADDRESS) {
1178                 reg_num = (val & GEM_PHYMNTNC_REG) >> GEM_PHYMNTNC_REG_SHIFT;
1179                 gem_phy_write(s, reg_num, val);
1180             }
1181         }
1182         break;
1183     }
1184
1185     DB_PRINT("newval: 0x%08x\n", s->regs[offset]);
1186 }
1187
1188 static const MemoryRegionOps gem_ops = {
1189     .read = gem_read,
1190     .write = gem_write,
1191     .endianness = DEVICE_LITTLE_ENDIAN,
1192 };
1193
1194 static void gem_cleanup(NetClientState *nc)
1195 {
1196     GemState *s = qemu_get_nic_opaque(nc);
1197
1198     DB_PRINT("\n");
1199     s->nic = NULL;
1200 }
1201
1202 static void gem_set_link(NetClientState *nc)
1203 {
1204     DB_PRINT("\n");
1205     phy_update_link(qemu_get_nic_opaque(nc));
1206 }
1207
1208 static NetClientInfo net_gem_info = {
1209     .type = NET_CLIENT_OPTIONS_KIND_NIC,
1210     .size = sizeof(NICState),
1211     .can_receive = gem_can_receive,
1212     .receive = gem_receive,
1213     .cleanup = gem_cleanup,
1214     .link_status_changed = gem_set_link,
1215 };
1216
1217 static int gem_init(SysBusDevice *sbd)
1218 {
1219     DeviceState *dev = DEVICE(sbd);
1220     GemState *s = GEM(dev);
1221
1222     DB_PRINT("\n");
1223
1224     gem_init_register_masks(s);
1225     memory_region_init_io(&s->iomem, OBJECT(s), &gem_ops, s,
1226                           "enet", sizeof(s->regs));
1227     sysbus_init_mmio(sbd, &s->iomem);
1228     sysbus_init_irq(sbd, &s->irq);
1229     qemu_macaddr_default_if_unset(&s->conf.macaddr);
1230
1231     s->nic = qemu_new_nic(&net_gem_info, &s->conf,
1232             object_get_typename(OBJECT(dev)), dev->id, s);
1233
1234     return 0;
1235 }
1236
1237 static const VMStateDescription vmstate_cadence_gem = {
1238     .name = "cadence_gem",
1239     .version_id = 2,
1240     .minimum_version_id = 2,
1241     .minimum_version_id_old = 2,
1242     .fields      = (VMStateField[]) {
1243         VMSTATE_UINT32_ARRAY(regs, GemState, GEM_MAXREG),
1244         VMSTATE_UINT16_ARRAY(phy_regs, GemState, 32),
1245         VMSTATE_UINT8(phy_loop, GemState),
1246         VMSTATE_UINT32(rx_desc_addr, GemState),
1247         VMSTATE_UINT32(tx_desc_addr, GemState),
1248         VMSTATE_BOOL_ARRAY(sar_active, GemState, 4),
1249         VMSTATE_END_OF_LIST(),
1250     }
1251 };
1252
1253 static Property gem_properties[] = {
1254     DEFINE_NIC_PROPERTIES(GemState, conf),
1255     DEFINE_PROP_END_OF_LIST(),
1256 };
1257
1258 static void gem_class_init(ObjectClass *klass, void *data)
1259 {
1260     DeviceClass *dc = DEVICE_CLASS(klass);
1261     SysBusDeviceClass *sdc = SYS_BUS_DEVICE_CLASS(klass);
1262
1263     sdc->init = gem_init;
1264     dc->props = gem_properties;
1265     dc->vmsd = &vmstate_cadence_gem;
1266     dc->reset = gem_reset;
1267 }
1268
1269 static const TypeInfo gem_info = {
1270     .name  = TYPE_CADENCE_GEM,
1271     .parent = TYPE_SYS_BUS_DEVICE,
1272     .instance_size  = sizeof(GemState),
1273     .class_init = gem_class_init,
1274 };
1275
1276 static void gem_register_types(void)
1277 {
1278     type_register_static(&gem_info);
1279 }
1280
1281 type_init(gem_register_types)