hw/openpic.c

   1 /*
   2  * OpenPIC emulation
   3  *
   4  * Copyright (c) 2004 Jocelyn Mayer
   5  *               2011 Alexander Graf
   6  *
   7  * Permission is hereby granted, free of charge, to any person obtaining a copy
   8  * of this software and associated documentation files (the "Software"), to deal
   9  * in the Software without restriction, including without limitation the rights
  10  * to use, copy, modify, merge, publish, distribute, sublicense, and/or sell
  11  * copies of the Software, and to permit persons to whom the Software is
  12  * furnished to do so, subject to the following conditions:
  13  *
  14  * The above copyright notice and this permission notice shall be included in
  15  * all copies or substantial portions of the Software.
  16  *
  17  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  18  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  19  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. IN NO EVENT SHALL
  20  * THE AUTHORS OR COPYRIGHT HOLDERS BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER
  21  * LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM,
  22  * OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN
  23  * THE SOFTWARE.
  24  */
  25 /*
  26  *
  27  * Based on OpenPic implementations:
  28  * - Intel GW80314 I/O companion chip developer's manual
  29  * - Motorola MPC8245 & MPC8540 user manuals.
  30  * - Motorola MCP750 (aka Raven) programmer manual.
  31  * - Motorola Harrier programmer manuel
  32  *
  33  * Serial interrupts, as implemented in Raven chipset are not supported yet.
  34  *
  35  */
  36 #include "hw.h"
  37 #include "ppc_mac.h"
  38 #include "pci.h"
  39 #include "openpic.h"
  40
  41 //#define DEBUG_OPENPIC
  42
  43 #ifdef DEBUG_OPENPIC
  44 #define DPRINTF(fmt, ...) do { printf(fmt , ## __VA_ARGS__); } while (0)
  45 #else
  46 #define DPRINTF(fmt, ...) do { } while (0)
  47 #endif
  48
  49 #define USE_MPCxxx /* Intel model is broken, for now */
  50
  51 #if defined (USE_INTEL_GW80314)
  52 /* Intel GW80314 I/O Companion chip */
  53
  54 #define MAX_CPU     4
  55 #define MAX_IRQ    32
  56 #define MAX_DBL     4
  57 #define MAX_MBX     4
  58 #define MAX_TMR     4
  59 #define VECTOR_BITS 8
  60 #define MAX_IPI     4
  61
  62 #define VID (0x00000000)
  63
  64 #elif defined(USE_MPCxxx)
  65
  66 #define MAX_CPU    15
  67 #define MAX_IRQ   128
  68 #define MAX_DBL     0
  69 #define MAX_MBX     0
  70 #define MAX_TMR     4
  71 #define VECTOR_BITS 8
  72 #define MAX_IPI     4
  73 #define VID         0x03 /* MPIC version ID */
  74 #define VENI        0x00000000 /* Vendor ID */
  75
  76 enum {
  77     IRQ_IPVP = 0,
  78     IRQ_IDE,
  79 };
  80
  81 /* OpenPIC */
  82 #define OPENPIC_MAX_CPU      2
  83 #define OPENPIC_MAX_IRQ     64
  84 #define OPENPIC_EXT_IRQ     48
  85 #define OPENPIC_MAX_TMR      MAX_TMR
  86 #define OPENPIC_MAX_IPI      MAX_IPI
  87
  88 /* Interrupt definitions */
  89 #define OPENPIC_IRQ_FE     (OPENPIC_EXT_IRQ)     /* Internal functional IRQ */
  90 #define OPENPIC_IRQ_ERR    (OPENPIC_EXT_IRQ + 1) /* Error IRQ */
  91 #define OPENPIC_IRQ_TIM0   (OPENPIC_EXT_IRQ + 2) /* First timer IRQ */
  92 #if OPENPIC_MAX_IPI > 0
  93 #define OPENPIC_IRQ_IPI0   (OPENPIC_IRQ_TIM0 + OPENPIC_MAX_TMR) /* First IPI IRQ */
  94 #define OPENPIC_IRQ_DBL0   (OPENPIC_IRQ_IPI0 + (OPENPIC_MAX_CPU * OPENPIC_MAX_IPI)) /* First doorbell IRQ */
  95 #else
  96 #define OPENPIC_IRQ_DBL0   (OPENPIC_IRQ_TIM0 + OPENPIC_MAX_TMR) /* First doorbell IRQ */
  97 #define OPENPIC_IRQ_MBX0   (OPENPIC_IRQ_DBL0 + OPENPIC_MAX_DBL) /* First mailbox IRQ */
  98 #endif
  99
 100 /* MPIC */
 101 #define MPIC_MAX_CPU      1
 102 #define MPIC_MAX_EXT     12
 103 #define MPIC_MAX_INT     64
 104 #define MPIC_MAX_MSG      4
 105 #define MPIC_MAX_MSI      8
 106 #define MPIC_MAX_TMR      MAX_TMR
 107 #define MPIC_MAX_IPI      MAX_IPI
 108 #define MPIC_MAX_IRQ     (MPIC_MAX_EXT + MPIC_MAX_INT + MPIC_MAX_TMR + MPIC_MAX_MSG + MPIC_MAX_MSI + (MPIC_MAX_IPI * MPIC_MAX_CPU))
 109
 110 /* Interrupt definitions */
 111 #define MPIC_EXT_IRQ      0
 112 #define MPIC_INT_IRQ      (MPIC_EXT_IRQ + MPIC_MAX_EXT)
 113 #define MPIC_TMR_IRQ      (MPIC_INT_IRQ + MPIC_MAX_INT)
 114 #define MPIC_MSG_IRQ      (MPIC_TMR_IRQ + MPIC_MAX_TMR)
 115 #define MPIC_MSI_IRQ      (MPIC_MSG_IRQ + MPIC_MAX_MSG)
 116 #define MPIC_IPI_IRQ      (MPIC_MSI_IRQ + MPIC_MAX_MSI)
 117
 118 #define MPIC_GLB_REG_START        0x0
 119 #define MPIC_GLB_REG_SIZE         0x10F0
 120 #define MPIC_TMR_REG_START        0x10F0
 121 #define MPIC_TMR_REG_SIZE         0x220
 122 #define MPIC_EXT_REG_START        0x10000
 123 #define MPIC_EXT_REG_SIZE         0x180
 124 #define MPIC_INT_REG_START        0x10200
 125 #define MPIC_INT_REG_SIZE         0x800
 126 #define MPIC_MSG_REG_START        0x11600
 127 #define MPIC_MSG_REG_SIZE         0x100
 128 #define MPIC_MSI_REG_START        0x11C00
 129 #define MPIC_MSI_REG_SIZE         0x100
 130 #define MPIC_CPU_REG_START        0x20000
 131 #define MPIC_CPU_REG_SIZE         0x100 + ((MAX_CPU - 1) * 0x1000)
 132
 133 enum mpic_ide_bits {
 134     IDR_EP     = 31,
 135     IDR_CI0     = 30,
 136     IDR_CI1     = 29,
 137     IDR_P1     = 1,
 138     IDR_P0     = 0,
 139 };
 140
 141 #else
 142 #error "Please select which OpenPic implementation is to be emulated"
 143 #endif
 144
 145 #define OPENPIC_PAGE_SIZE 4096
 146
 147 #define BF_WIDTH(_bits_) \
 148 (((_bits_) + (sizeof(uint32_t) * 8) - 1) / (sizeof(uint32_t) * 8))
 149
 150 static inline void set_bit (uint32_t *field, int bit)
 151 {
 152     field[bit >> 5] |= 1 << (bit & 0x1F);
 153 }
 154
 155 static inline void reset_bit (uint32_t *field, int bit)
 156 {
 157     field[bit >> 5] &= ~(1 << (bit & 0x1F));
 158 }
 159
 160 static inline int test_bit (uint32_t *field, int bit)
 161 {
 162     return (field[bit >> 5] & 1 << (bit & 0x1F)) != 0;
 163 }
 164
 165 static int get_current_cpu(void)
 166 {
 167   return cpu_single_env->cpu_index;
 168 }
 169
 170 static uint32_t openpic_cpu_read_internal(void *opaque, target_phys_addr_t addr,
 171                                           int idx);
 172 static void openpic_cpu_write_internal(void *opaque, target_phys_addr_t addr,
 173                                        uint32_t val, int idx);
 174
 175 enum {
 176     IRQ_EXTERNAL = 0x01,
 177     IRQ_INTERNAL = 0x02,
 178     IRQ_TIMER    = 0x04,
 179     IRQ_SPECIAL  = 0x08,
 180 };
 181
 182 typedef struct IRQ_queue_t {
 183     uint32_t queue[BF_WIDTH(MAX_IRQ)];
 184     int next;
 185     int priority;
 186 } IRQ_queue_t;
 187
 188 typedef struct IRQ_src_t {
 189     uint32_t ipvp;  /* IRQ vector/priority register */
 190     uint32_t ide;   /* IRQ destination register */
 191     int type;
 192     int last_cpu;
 193     int pending;    /* TRUE if IRQ is pending */
 194 } IRQ_src_t;
 195
 196 enum IPVP_bits {
 197     IPVP_MASK     = 31,
 198     IPVP_ACTIVITY = 30,
 199     IPVP_MODE     = 29,
 200     IPVP_POLARITY = 23,
 201     IPVP_SENSE    = 22,
 202 };
 203 #define IPVP_PRIORITY_MASK     (0x1F << 16)
 204 #define IPVP_PRIORITY(_ipvpr_) ((int)(((_ipvpr_) & IPVP_PRIORITY_MASK) >> 16))
 205 #define IPVP_VECTOR_MASK       ((1 << VECTOR_BITS) - 1)
 206 #define IPVP_VECTOR(_ipvpr_)   ((_ipvpr_) & IPVP_VECTOR_MASK)
 207
 208 typedef struct IRQ_dst_t {
 209     uint32_t tfrr;
 210     uint32_t pctp; /* CPU current task priority */
 211     uint32_t pcsr; /* CPU sensitivity register */
 212     IRQ_queue_t raised;
 213     IRQ_queue_t servicing;
 214     qemu_irq *irqs;
 215 } IRQ_dst_t;
 216
 217 typedef struct openpic_t {
 218     PCIDevice pci_dev;
 219     MemoryRegion mem;
 220     /* Global registers */
 221     uint32_t frep; /* Feature reporting register */
 222     uint32_t glbc; /* Global configuration register  */
 223     uint32_t micr; /* MPIC interrupt configuration register */
 224     uint32_t veni; /* Vendor identification register */
 225     uint32_t pint; /* Processor initialization register */
 226     uint32_t spve; /* Spurious vector register */
 227     uint32_t tifr; /* Timer frequency reporting register */
 228     /* Source registers */
 229     IRQ_src_t src[MAX_IRQ];
 230     /* Local registers per output pin */
 231     IRQ_dst_t dst[MAX_CPU];
 232     int nb_cpus;
 233     /* Timer registers */
 234     struct {
 235         uint32_t ticc;  /* Global timer current count register */
 236         uint32_t tibc;  /* Global timer base count register */
 237     } timers[MAX_TMR];
 238 #if MAX_DBL > 0
 239     /* Doorbell registers */
 240     uint32_t dar;        /* Doorbell activate register */
 241     struct {
 242         uint32_t dmr;    /* Doorbell messaging register */
 243     } doorbells[MAX_DBL];
 244 #endif
 245 #if MAX_MBX > 0
 246     /* Mailbox registers */
 247     struct {
 248         uint32_t mbr;    /* Mailbox register */
 249     } mailboxes[MAX_MAILBOXES];
 250 #endif
 251     /* IRQ out is used when in bypass mode (not implemented) */
 252     qemu_irq irq_out;
 253     int max_irq;
 254     int irq_ipi0;
 255     int irq_tim0;
 256     void (*reset) (void *);
 257     void (*irq_raise) (struct openpic_t *, int, IRQ_src_t *);
 258 } openpic_t;
 259
 260 static inline void IRQ_setbit (IRQ_queue_t *q, int n_IRQ)
 261 {
 262     set_bit(q->queue, n_IRQ);
 263 }
 264
 265 static inline void IRQ_resetbit (IRQ_queue_t *q, int n_IRQ)
 266 {
 267     reset_bit(q->queue, n_IRQ);
 268 }
 269
 270 static inline int IRQ_testbit (IRQ_queue_t *q, int n_IRQ)
 271 {
 272     return test_bit(q->queue, n_IRQ);
 273 }
 274
 275 static void IRQ_check (openpic_t *opp, IRQ_queue_t *q)
 276 {
 277     int next, i;
 278     int priority;
 279
 280     next = -1;
 281     priority = -1;
 282     for (i = 0; i < opp->max_irq; i++) {
 283         if (IRQ_testbit(q, i)) {
 284             DPRINTF("IRQ_check: irq %d set ipvp_pr=%d pr=%d\n",
 285                     i, IPVP_PRIORITY(opp->src[i].ipvp), priority);
 286             if (IPVP_PRIORITY(opp->src[i].ipvp) > priority) {
 287                 next = i;
 288                 priority = IPVP_PRIORITY(opp->src[i].ipvp);
 289             }
 290         }
 291     }
 292     q->next = next;
 293     q->priority = priority;
 294 }
 295
 296 static int IRQ_get_next (openpic_t *opp, IRQ_queue_t *q)
 297 {
 298     if (q->next == -1) {
 299         /* XXX: optimize */
 300         IRQ_check(opp, q);
 301     }
 302
 303     return q->next;
 304 }
 305
 306 static void IRQ_local_pipe (openpic_t *opp, int n_CPU, int n_IRQ)
 307 {
 308     IRQ_dst_t *dst;
 309     IRQ_src_t *src;
 310     int priority;
 311
 312     dst = &opp->dst[n_CPU];
 313     src = &opp->src[n_IRQ];
 314     priority = IPVP_PRIORITY(src->ipvp);
 315     if (priority <= dst->pctp) {
 316         /* Too low priority */
 317         DPRINTF("%s: IRQ %d has too low priority on CPU %d\n",
 318                 __func__, n_IRQ, n_CPU);
 319         return;
 320     }
 321     if (IRQ_testbit(&dst->raised, n_IRQ)) {
 322         /* Interrupt miss */
 323         DPRINTF("%s: IRQ %d was missed on CPU %d\n",
 324                 __func__, n_IRQ, n_CPU);
 325         return;
 326     }
 327     set_bit(&src->ipvp, IPVP_ACTIVITY);
 328     IRQ_setbit(&dst->raised, n_IRQ);
 329     if (priority < dst->raised.priority) {
 330         /* An higher priority IRQ is already raised */
 331         DPRINTF("%s: IRQ %d is hidden by raised IRQ %d on CPU %d\n",
 332                 __func__, n_IRQ, dst->raised.next, n_CPU);
 333         return;
 334     }
 335     IRQ_get_next(opp, &dst->raised);
 336     if (IRQ_get_next(opp, &dst->servicing) != -1 &&
 337         priority <= dst->servicing.priority) {
 338         DPRINTF("%s: IRQ %d is hidden by servicing IRQ %d on CPU %d\n",
 339                 __func__, n_IRQ, dst->servicing.next, n_CPU);
 340         /* Already servicing a higher priority IRQ */
 341         return;
 342     }
 343     DPRINTF("Raise OpenPIC INT output cpu %d irq %d\n", n_CPU, n_IRQ);
 344     opp->irq_raise(opp, n_CPU, src);
 345 }
 346
 347 /* update pic state because registers for n_IRQ have changed value */
 348 static void openpic_update_irq(openpic_t *opp, int n_IRQ)
 349 {
 350     IRQ_src_t *src;
 351     int i;
 352
 353     src = &opp->src[n_IRQ];
 354
 355     if (!src->pending) {
 356         /* no irq pending */
 357         DPRINTF("%s: IRQ %d is not pending\n", __func__, n_IRQ);
 358         return;
 359     }
 360     if (test_bit(&src->ipvp, IPVP_MASK)) {
 361         /* Interrupt source is disabled */
 362         DPRINTF("%s: IRQ %d is disabled\n", __func__, n_IRQ);
 363         return;
 364     }
 365     if (IPVP_PRIORITY(src->ipvp) == 0) {
 366         /* Priority set to zero */
 367         DPRINTF("%s: IRQ %d has 0 priority\n", __func__, n_IRQ);
 368         return;
 369     }
 370     if (test_bit(&src->ipvp, IPVP_ACTIVITY)) {
 371         /* IRQ already active */
 372         DPRINTF("%s: IRQ %d is already active\n", __func__, n_IRQ);
 373         return;
 374     }
 375     if (src->ide == 0x00000000) {
 376         /* No target */
 377         DPRINTF("%s: IRQ %d has no target\n", __func__, n_IRQ);
 378         return;
 379     }
 380
 381     if (src->ide == (1 << src->last_cpu)) {
 382         /* Only one CPU is allowed to receive this IRQ */
 383         IRQ_local_pipe(opp, src->last_cpu, n_IRQ);
 384     } else if (!test_bit(&src->ipvp, IPVP_MODE)) {
 385         /* Directed delivery mode */
 386         for (i = 0; i < opp->nb_cpus; i++) {
 387             if (test_bit(&src->ide, i))
 388                 IRQ_local_pipe(opp, i, n_IRQ);
 389         }
 390     } else {
 391         /* Distributed delivery mode */
 392         for (i = src->last_cpu + 1; i != src->last_cpu; i++) {
 393             if (i == opp->nb_cpus)
 394                 i = 0;
 395             if (test_bit(&src->ide, i)) {
 396                 IRQ_local_pipe(opp, i, n_IRQ);
 397                 src->last_cpu = i;
 398                 break;
 399             }
 400         }
 401     }
 402 }
 403
 404 static void openpic_set_irq(void *opaque, int n_IRQ, int level)
 405 {
 406     openpic_t *opp = opaque;
 407     IRQ_src_t *src;
 408
 409     src = &opp->src[n_IRQ];
 410     DPRINTF("openpic: set irq %d = %d ipvp=%08x\n",
 411             n_IRQ, level, src->ipvp);
 412     if (test_bit(&src->ipvp, IPVP_SENSE)) {
 413         /* level-sensitive irq */
 414         src->pending = level;
 415         if (!level)
 416             reset_bit(&src->ipvp, IPVP_ACTIVITY);
 417     } else {
 418         /* edge-sensitive irq */
 419         if (level)
 420             src->pending = 1;
 421     }
 422     openpic_update_irq(opp, n_IRQ);
 423 }
 424
 425 static void openpic_reset (void *opaque)
 426 {
 427     openpic_t *opp = (openpic_t *)opaque;
 428     int i;
 429
 430     opp->glbc = 0x80000000;
 431     /* Initialise controller registers */
 432     opp->frep = ((OPENPIC_EXT_IRQ - 1) << 16) | ((MAX_CPU - 1) << 8) | VID;
 433     opp->veni = VENI;
 434     opp->pint = 0x00000000;
 435     opp->spve = 0x000000FF;
 436     opp->tifr = 0x003F7A00;
 437     /* ? */
 438     opp->micr = 0x00000000;
 439     /* Initialise IRQ sources */
 440     for (i = 0; i < opp->max_irq; i++) {
 441         opp->src[i].ipvp = 0xA0000000;
 442         opp->src[i].ide  = 0x00000000;
 443     }
 444     /* Initialise IRQ destinations */
 445     for (i = 0; i < MAX_CPU; i++) {
 446         opp->dst[i].pctp      = 0x0000000F;
 447         opp->dst[i].pcsr      = 0x00000000;
 448         memset(&opp->dst[i].raised, 0, sizeof(IRQ_queue_t));
 449         opp->dst[i].raised.next = -1;
 450         memset(&opp->dst[i].servicing, 0, sizeof(IRQ_queue_t));
 451         opp->dst[i].servicing.next = -1;
 452     }
 453     /* Initialise timers */
 454     for (i = 0; i < MAX_TMR; i++) {
 455         opp->timers[i].ticc = 0x00000000;
 456         opp->timers[i].tibc = 0x80000000;
 457     }
 458     /* Initialise doorbells */
 459 #if MAX_DBL > 0
 460     opp->dar = 0x00000000;
 461     for (i = 0; i < MAX_DBL; i++) {
 462         opp->doorbells[i].dmr  = 0x00000000;
 463     }
 464 #endif
 465     /* Initialise mailboxes */
 466 #if MAX_MBX > 0
 467     for (i = 0; i < MAX_MBX; i++) { /* ? */
 468         opp->mailboxes[i].mbr   = 0x00000000;
 469     }
 470 #endif
 471     /* Go out of RESET state */
 472     opp->glbc = 0x00000000;
 473 }
 474
 475 static inline uint32_t read_IRQreg_ide(openpic_t *opp, int n_IRQ)
 476 {
 477     return opp->src[n_IRQ].ide;
 478 }
 479
 480 static inline uint32_t read_IRQreg_ipvp(openpic_t *opp, int n_IRQ)
 481 {
 482     return opp->src[n_IRQ].ipvp;
 483 }
 484
 485 static inline void write_IRQreg_ide(openpic_t *opp, int n_IRQ, uint32_t val)
 486 {
 487     uint32_t tmp;
 488
 489     tmp = val & 0xC0000000;
 490     tmp |= val & ((1ULL << MAX_CPU) - 1);
 491     opp->src[n_IRQ].ide = tmp;
 492     DPRINTF("Set IDE %d to 0x%08x\n", n_IRQ, opp->src[n_IRQ].ide);
 493 }
 494
 495 static inline void write_IRQreg_ipvp(openpic_t *opp, int n_IRQ, uint32_t val)
 496 {
 497     /* NOTE: not fully accurate for special IRQs, but simple and sufficient */
 498     /* ACTIVITY bit is read-only */
 499     opp->src[n_IRQ].ipvp = (opp->src[n_IRQ].ipvp & 0x40000000)
 500                          | (val & 0x800F00FF);
 501     openpic_update_irq(opp, n_IRQ);
 502     DPRINTF("Set IPVP %d to 0x%08x -> 0x%08x\n", n_IRQ, val,
 503             opp->src[n_IRQ].ipvp);
 504 }
 505
 506 #if 0 // Code provision for Intel model
 507 #if MAX_DBL > 0
 508 static uint32_t read_doorbell_register (openpic_t *opp,
 509                                         int n_dbl, uint32_t offset)
 510 {
 511     uint32_t retval;
 512
 513     switch (offset) {
 514     case DBL_IPVP_OFFSET:
 515         retval = read_IRQreg_ipvp(opp, IRQ_DBL0 + n_dbl);
 516         break;
 517     case DBL_IDE_OFFSET:
 518         retval = read_IRQreg_ide(opp, IRQ_DBL0 + n_dbl);
 519         break;
 520     case DBL_DMR_OFFSET:
 521         retval = opp->doorbells[n_dbl].dmr;
 522         break;
 523     }
 524
 525     return retval;
 526 }
 527
 528 static void write_doorbell_register (penpic_t *opp, int n_dbl,
 529                                      uint32_t offset, uint32_t value)
 530 {
 531     switch (offset) {
 532     case DBL_IVPR_OFFSET:
 533         write_IRQreg_ipvp(opp, IRQ_DBL0 + n_dbl, value);
 534         break;
 535     case DBL_IDE_OFFSET:
 536         write_IRQreg_ide(opp, IRQ_DBL0 + n_dbl, value);
 537         break;
 538     case DBL_DMR_OFFSET:
 539         opp->doorbells[n_dbl].dmr = value;
 540         break;
 541     }
 542 }
 543 #endif
 544
 545 #if MAX_MBX > 0
 546 static uint32_t read_mailbox_register (openpic_t *opp,
 547                                        int n_mbx, uint32_t offset)
 548 {
 549     uint32_t retval;
 550
 551     switch (offset) {
 552     case MBX_MBR_OFFSET:
 553         retval = opp->mailboxes[n_mbx].mbr;
 554         break;
 555     case MBX_IVPR_OFFSET:
 556         retval = read_IRQreg_ipvp(opp, IRQ_MBX0 + n_mbx);
 557         break;
 558     case MBX_DMR_OFFSET:
 559         retval = read_IRQreg_ide(opp, IRQ_MBX0 + n_mbx);
 560         break;
 561     }
 562
 563     return retval;
 564 }
 565
 566 static void write_mailbox_register (openpic_t *opp, int n_mbx,
 567                                     uint32_t address, uint32_t value)
 568 {
 569     switch (offset) {
 570     case MBX_MBR_OFFSET:
 571         opp->mailboxes[n_mbx].mbr = value;
 572         break;
 573     case MBX_IVPR_OFFSET:
 574         write_IRQreg_ipvp(opp, IRQ_MBX0 + n_mbx, value);
 575         break;
 576     case MBX_DMR_OFFSET:
 577         write_IRQreg_ide(opp, IRQ_MBX0 + n_mbx, value);
 578         break;
 579     }
 580 }
 581 #endif
 582 #endif /* 0 : Code provision for Intel model */
 583
 584 static void openpic_gbl_write (void *opaque, target_phys_addr_t addr, uint32_t val)
 585 {
 586     openpic_t *opp = opaque;
 587     IRQ_dst_t *dst;
 588     int idx;
 589
 590     DPRINTF("%s: addr " TARGET_FMT_plx " <= %08x\n", __func__, addr, val);
 591     if (addr & 0xF)
 592         return;
 593     switch (addr) {
 594     case 0x40:
 595     case 0x50:
 596     case 0x60:
 597     case 0x70:
 598     case 0x80:
 599     case 0x90:
 600     case 0xA0:
 601     case 0xB0:
 602         openpic_cpu_write_internal(opp, addr, val, get_current_cpu());
 603         break;
 604     case 0x1000: /* FREP */
 605         break;
 606     case 0x1020: /* GLBC */
 607         if (val & 0x80000000 && opp->reset)
 608             opp->reset(opp);
 609         opp->glbc = val & ~0x80000000;
 610         break;
 611     case 0x1080: /* VENI */
 612         break;
 613     case 0x1090: /* PINT */
 614         for (idx = 0; idx < opp->nb_cpus; idx++) {
 615             if ((val & (1 << idx)) && !(opp->pint & (1 << idx))) {
 616                 DPRINTF("Raise OpenPIC RESET output for CPU %d\n", idx);
 617                 dst = &opp->dst[idx];
 618                 qemu_irq_raise(dst->irqs[OPENPIC_OUTPUT_RESET]);
 619             } else if (!(val & (1 << idx)) && (opp->pint & (1 << idx))) {
 620                 DPRINTF("Lower OpenPIC RESET output for CPU %d\n", idx);
 621                 dst = &opp->dst[idx];
 622                 qemu_irq_lower(dst->irqs[OPENPIC_OUTPUT_RESET]);
 623             }
 624         }
 625         opp->pint = val;
 626         break;
 627     case 0x10A0: /* IPI_IPVP */
 628     case 0x10B0:
 629     case 0x10C0:
 630     case 0x10D0:
 631         {
 632             int idx;
 633             idx = (addr - 0x10A0) >> 4;
 634             write_IRQreg_ipvp(opp, opp->irq_ipi0 + idx, val);
 635         }
 636         break;
 637     case 0x10E0: /* SPVE */
 638         opp->spve = val & 0x000000FF;
 639         break;
 640     case 0x10F0: /* TIFR */
 641         opp->tifr = val;
 642         break;
 643     default:
 644         break;
 645     }
 646 }
 647
 648 static uint32_t openpic_gbl_read (void *opaque, target_phys_addr_t addr)
 649 {
 650     openpic_t *opp = opaque;
 651     uint32_t retval;
 652
 653     DPRINTF("%s: addr " TARGET_FMT_plx "\n", __func__, addr);
 654     retval = 0xFFFFFFFF;
 655     if (addr & 0xF)
 656         return retval;
 657     switch (addr) {
 658     case 0x1000: /* FREP */
 659         retval = opp->frep;
 660         break;
 661     case 0x1020: /* GLBC */
 662         retval = opp->glbc;
 663         break;
 664     case 0x1080: /* VENI */
 665         retval = opp->veni;
 666         break;
 667     case 0x1090: /* PINT */
 668         retval = 0x00000000;
 669         break;
 670     case 0x40:
 671     case 0x50:
 672     case 0x60:
 673     case 0x70:
 674     case 0x80:
 675     case 0x90:
 676     case 0xA0:
 677     case 0xB0:
 678         retval = openpic_cpu_read_internal(opp, addr, get_current_cpu());
 679         break;
 680     case 0x10A0: /* IPI_IPVP */
 681     case 0x10B0:
 682     case 0x10C0:
 683     case 0x10D0:
 684         {
 685             int idx;
 686             idx = (addr - 0x10A0) >> 4;
 687             retval = read_IRQreg_ipvp(opp, opp->irq_ipi0 + idx);
 688         }
 689         break;
 690     case 0x10E0: /* SPVE */
 691         retval = opp->spve;
 692         break;
 693     case 0x10F0: /* TIFR */
 694         retval = opp->tifr;
 695         break;
 696     default:
 697         break;
 698     }
 699     DPRINTF("%s: => %08x\n", __func__, retval);
 700
 701     return retval;
 702 }
 703
 704 static void openpic_timer_write (void *opaque, uint32_t addr, uint32_t val)
 705 {
 706     openpic_t *opp = opaque;
 707     int idx;
 708
 709     DPRINTF("%s: addr %08x <= %08x\n", __func__, addr, val);
 710     if (addr & 0xF)
 711         return;
 712     addr -= 0x1100;
 713     addr &= 0xFFFF;
 714     idx = (addr & 0xFFF0) >> 6;
 715     addr = addr & 0x30;
 716     switch (addr) {
 717     case 0x00: /* TICC */
 718         break;
 719     case 0x10: /* TIBC */
 720         if ((opp->timers[idx].ticc & 0x80000000) != 0 &&
 721             (val & 0x80000000) == 0 &&
 722             (opp->timers[idx].tibc & 0x80000000) != 0)
 723             opp->timers[idx].ticc &= ~0x80000000;
 724         opp->timers[idx].tibc = val;
 725         break;
 726     case 0x20: /* TIVP */
 727         write_IRQreg_ipvp(opp, opp->irq_tim0 + idx, val);
 728         break;
 729     case 0x30: /* TIDE */
 730         write_IRQreg_ide(opp, opp->irq_tim0 + idx, val);
 731         break;
 732     }
 733 }
 734
 735 static uint32_t openpic_timer_read (void *opaque, uint32_t addr)
 736 {
 737     openpic_t *opp = opaque;
 738     uint32_t retval;
 739     int idx;
 740
 741     DPRINTF("%s: addr %08x\n", __func__, addr);
 742     retval = 0xFFFFFFFF;
 743     if (addr & 0xF)
 744         return retval;
 745     addr -= 0x1100;
 746     addr &= 0xFFFF;
 747     idx = (addr & 0xFFF0) >> 6;
 748     addr = addr & 0x30;
 749     switch (addr) {
 750     case 0x00: /* TICC */
 751         retval = opp->timers[idx].ticc;
 752         break;
 753     case 0x10: /* TIBC */
 754         retval = opp->timers[idx].tibc;
 755         break;
 756     case 0x20: /* TIPV */
 757         retval = read_IRQreg_ipvp(opp, opp->irq_tim0 + idx);
 758         break;
 759     case 0x30: /* TIDE */
 760         retval = read_IRQreg_ide(opp, opp->irq_tim0 + idx);
 761         break;
 762     }
 763     DPRINTF("%s: => %08x\n", __func__, retval);
 764
 765     return retval;
 766 }
 767
 768 static void openpic_src_write (void *opaque, uint32_t addr, uint32_t val)
 769 {
 770     openpic_t *opp = opaque;
 771     int idx;
 772
 773     DPRINTF("%s: addr %08x <= %08x\n", __func__, addr, val);
 774     if (addr & 0xF)
 775         return;
 776     addr = addr & 0xFFF0;
 777     idx = addr >> 5;
 778     if (addr & 0x10) {
 779         /* EXDE / IFEDE / IEEDE */
 780         write_IRQreg_ide(opp, idx, val);
 781     } else {
 782         /* EXVP / IFEVP / IEEVP */
 783         write_IRQreg_ipvp(opp, idx, val);
 784     }
 785 }
 786
 787 static uint32_t openpic_src_read (void *opaque, uint32_t addr)
 788 {
 789     openpic_t *opp = opaque;
 790     uint32_t retval;
 791     int idx;
 792
 793     DPRINTF("%s: addr %08x\n", __func__, addr);
 794     retval = 0xFFFFFFFF;
 795     if (addr & 0xF)
 796         return retval;
 797     addr = addr & 0xFFF0;
 798     idx = addr >> 5;
 799     if (addr & 0x10) {
 800         /* EXDE / IFEDE / IEEDE */
 801         retval = read_IRQreg_ide(opp, idx);
 802     } else {
 803         /* EXVP / IFEVP / IEEVP */
 804         retval = read_IRQreg_ipvp(opp, idx);
 805     }
 806     DPRINTF("%s: => %08x\n", __func__, retval);
 807
 808     return retval;
 809 }
 810
 811 static void openpic_cpu_write_internal(void *opaque, target_phys_addr_t addr,
 812                                        uint32_t val, int idx)
 813 {
 814     openpic_t *opp = opaque;
 815     IRQ_src_t *src;
 816     IRQ_dst_t *dst;
 817     int s_IRQ, n_IRQ;
 818
 819     DPRINTF("%s: cpu %d addr " TARGET_FMT_plx " <= %08x\n", __func__, idx,
 820             addr, val);
 821     if (addr & 0xF)
 822         return;
 823     dst = &opp->dst[idx];
 824     addr &= 0xFF0;
 825     switch (addr) {
 826 #if MAX_IPI > 0
 827     case 0x40: /* IPIDR */
 828     case 0x50:
 829     case 0x60:
 830     case 0x70:
 831         idx = (addr - 0x40) >> 4;
 832         /* we use IDE as mask which CPUs to deliver the IPI to still. */
 833         write_IRQreg_ide(opp, opp->irq_ipi0 + idx,
 834                          opp->src[opp->irq_ipi0 + idx].ide | val);
 835         openpic_set_irq(opp, opp->irq_ipi0 + idx, 1);
 836         openpic_set_irq(opp, opp->irq_ipi0 + idx, 0);
 837         break;
 838 #endif
 839     case 0x80: /* PCTP */
 840         dst->pctp = val & 0x0000000F;
 841         break;
 842     case 0x90: /* WHOAMI */
 843         /* Read-only register */
 844         break;
 845     case 0xA0: /* PIAC */
 846         /* Read-only register */
 847         break;
 848     case 0xB0: /* PEOI */
 849         DPRINTF("PEOI\n");
 850         s_IRQ = IRQ_get_next(opp, &dst->servicing);
 851         IRQ_resetbit(&dst->servicing, s_IRQ);
 852         dst->servicing.next = -1;
 853         /* Set up next servicing IRQ */
 854         s_IRQ = IRQ_get_next(opp, &dst->servicing);
 855         /* Check queued interrupts. */
 856         n_IRQ = IRQ_get_next(opp, &dst->raised);
 857         src = &opp->src[n_IRQ];
 858         if (n_IRQ != -1 &&
 859             (s_IRQ == -1 ||
 860              IPVP_PRIORITY(src->ipvp) > dst->servicing.priority)) {
 861             DPRINTF("Raise OpenPIC INT output cpu %d irq %d\n",
 862                     idx, n_IRQ);
 863             opp->irq_raise(opp, idx, src);
 864         }
 865         break;
 866     default:
 867         break;
 868     }
 869 }
 870
 871 static void openpic_cpu_write(void *opaque, target_phys_addr_t addr, uint32_t val)
 872 {
 873     openpic_cpu_write_internal(opaque, addr, val, (addr & 0x1f000) >> 12);
 874 }
 875
 876 static uint32_t openpic_cpu_read_internal(void *opaque, target_phys_addr_t addr,
 877                                           int idx)
 878 {
 879     openpic_t *opp = opaque;
 880     IRQ_src_t *src;
 881     IRQ_dst_t *dst;
 882     uint32_t retval;
 883     int n_IRQ;
 884
 885     DPRINTF("%s: cpu %d addr " TARGET_FMT_plx "\n", __func__, idx, addr);
 886     retval = 0xFFFFFFFF;
 887     if (addr & 0xF)
 888         return retval;
 889     dst = &opp->dst[idx];
 890     addr &= 0xFF0;
 891     switch (addr) {
 892     case 0x80: /* PCTP */
 893         retval = dst->pctp;
 894         break;
 895     case 0x90: /* WHOAMI */
 896         retval = idx;
 897         break;
 898     case 0xA0: /* PIAC */
 899         DPRINTF("Lower OpenPIC INT output\n");
 900         qemu_irq_lower(dst->irqs[OPENPIC_OUTPUT_INT]);
 901         n_IRQ = IRQ_get_next(opp, &dst->raised);
 902         DPRINTF("PIAC: irq=%d\n", n_IRQ);
 903         if (n_IRQ == -1) {
 904             /* No more interrupt pending */
 905             retval = IPVP_VECTOR(opp->spve);
 906         } else {
 907             src = &opp->src[n_IRQ];
 908             if (!test_bit(&src->ipvp, IPVP_ACTIVITY) ||
 909                 !(IPVP_PRIORITY(src->ipvp) > dst->pctp)) {
 910                 /* - Spurious level-sensitive IRQ
 911                  * - Priorities has been changed
 912                  *   and the pending IRQ isn't allowed anymore
 913                  */
 914                 reset_bit(&src->ipvp, IPVP_ACTIVITY);
 915                 retval = IPVP_VECTOR(opp->spve);
 916             } else {
 917                 /* IRQ enter servicing state */
 918                 IRQ_setbit(&dst->servicing, n_IRQ);
 919                 retval = IPVP_VECTOR(src->ipvp);
 920             }
 921             IRQ_resetbit(&dst->raised, n_IRQ);
 922             dst->raised.next = -1;
 923             if (!test_bit(&src->ipvp, IPVP_SENSE)) {
 924                 /* edge-sensitive IRQ */
 925                 reset_bit(&src->ipvp, IPVP_ACTIVITY);
 926                 src->pending = 0;
 927             }
 928
 929             if ((n_IRQ >= opp->irq_ipi0) &&  (n_IRQ < (opp->irq_ipi0 + MAX_IPI))) {
 930                 src->ide &= ~(1 << idx);
 931                 if (src->ide && !test_bit(&src->ipvp, IPVP_SENSE)) {
 932                     /* trigger on CPUs that didn't know about it yet */
 933                     openpic_set_irq(opp, n_IRQ, 1);
 934                     openpic_set_irq(opp, n_IRQ, 0);
 935                     /* if all CPUs knew about it, set active bit again */
 936                     set_bit(&src->ipvp, IPVP_ACTIVITY);
 937                 }
 938             }
 939         }
 940         break;
 941     case 0xB0: /* PEOI */
 942         retval = 0;
 943         break;
 944     default:
 945         break;
 946     }
 947     DPRINTF("%s: => %08x\n", __func__, retval);
 948
 949     return retval;
 950 }
 951
 952 static uint32_t openpic_cpu_read(void *opaque, target_phys_addr_t addr)
 953 {
 954     return openpic_cpu_read_internal(opaque, addr, (addr & 0x1f000) >> 12);
 955 }
 956
 957 static void openpic_buggy_write (void *opaque,
 958                                  target_phys_addr_t addr, uint32_t val)
 959 {
 960     printf("Invalid OPENPIC write access !\n");
 961 }
 962
 963 static uint32_t openpic_buggy_read (void *opaque, target_phys_addr_t addr)
 964 {
 965     printf("Invalid OPENPIC read access !\n");
 966
 967     return -1;
 968 }
 969
 970 static void openpic_writel (void *opaque,
 971                             target_phys_addr_t addr, uint32_t val)
 972 {
 973     openpic_t *opp = opaque;
 974
 975     addr &= 0x3FFFF;
 976     DPRINTF("%s: offset %08x val: %08x\n", __func__, (int)addr, val);
 977     if (addr < 0x1100) {
 978         /* Global registers */
 979         openpic_gbl_write(opp, addr, val);
 980     } else if (addr < 0x10000) {
 981         /* Timers registers */
 982         openpic_timer_write(opp, addr, val);
 983     } else if (addr < 0x20000) {
 984         /* Source registers */
 985         openpic_src_write(opp, addr, val);
 986     } else {
 987         /* CPU registers */
 988         openpic_cpu_write(opp, addr, val);
 989     }
 990 }
 991
 992 static uint32_t openpic_readl (void *opaque,target_phys_addr_t addr)
 993 {
 994     openpic_t *opp = opaque;
 995     uint32_t retval;
 996
 997     addr &= 0x3FFFF;
 998     DPRINTF("%s: offset %08x\n", __func__, (int)addr);
 999     if (addr < 0x1100) {
1000         /* Global registers */
1001         retval = openpic_gbl_read(opp, addr);
1002     } else if (addr < 0x10000) {
1003         /* Timers registers */
1004         retval = openpic_timer_read(opp, addr);
1005     } else if (addr < 0x20000) {
1006         /* Source registers */
1007         retval = openpic_src_read(opp, addr);
1008     } else {
1009         /* CPU registers */
1010         retval = openpic_cpu_read(opp, addr);
1011     }
1012
1013     return retval;
1014 }
1015
1016 static uint64_t openpic_read(void *opaque, target_phys_addr_t addr,
1017                              unsigned size)
1018 {
1019     openpic_t *opp = opaque;
1020
1021     switch (size) {
1022     case 4: return openpic_readl(opp, addr);
1023     default: return openpic_buggy_read(opp, addr);
1024     }
1025 }
1026
1027 static void openpic_write(void *opaque, target_phys_addr_t addr,
1028                           uint64_t data, unsigned size)
1029 {
1030     openpic_t *opp = opaque;
1031
1032     switch (size) {
1033     case 4: return openpic_writel(opp, addr, data);
1034     default: return openpic_buggy_write(opp, addr, data);
1035     }
1036 }
1037
1038 static const MemoryRegionOps openpic_ops = {
1039     .read = openpic_read,
1040     .write = openpic_write,
1041     .endianness = DEVICE_LITTLE_ENDIAN,
1042 };
1043
1044 static void openpic_save_IRQ_queue(QEMUFile* f, IRQ_queue_t *q)
1045 {
1046     unsigned int i;
1047
1048     for (i = 0; i < BF_WIDTH(MAX_IRQ); i++)
1049         qemu_put_be32s(f, &q->queue[i]);
1050
1051     qemu_put_sbe32s(f, &q->next);
1052     qemu_put_sbe32s(f, &q->priority);
1053 }
1054
1055 static void openpic_save(QEMUFile* f, void *opaque)
1056 {
1057     openpic_t *opp = (openpic_t *)opaque;
1058     unsigned int i;
1059
1060     qemu_put_be32s(f, &opp->frep);
1061     qemu_put_be32s(f, &opp->glbc);
1062     qemu_put_be32s(f, &opp->micr);
1063     qemu_put_be32s(f, &opp->veni);
1064     qemu_put_be32s(f, &opp->pint);
1065     qemu_put_be32s(f, &opp->spve);
1066     qemu_put_be32s(f, &opp->tifr);
1067
1068     for (i = 0; i < opp->max_irq; i++) {
1069         qemu_put_be32s(f, &opp->src[i].ipvp);
1070         qemu_put_be32s(f, &opp->src[i].ide);
1071         qemu_put_sbe32s(f, &opp->src[i].type);
1072         qemu_put_sbe32s(f, &opp->src[i].last_cpu);
1073         qemu_put_sbe32s(f, &opp->src[i].pending);
1074     }
1075
1076     qemu_put_sbe32s(f, &opp->nb_cpus);
1077
1078     for (i = 0; i < opp->nb_cpus; i++) {
1079         qemu_put_be32s(f, &opp->dst[i].tfrr);
1080         qemu_put_be32s(f, &opp->dst[i].pctp);
1081         qemu_put_be32s(f, &opp->dst[i].pcsr);
1082         openpic_save_IRQ_queue(f, &opp->dst[i].raised);
1083         openpic_save_IRQ_queue(f, &opp->dst[i].servicing);
1084     }
1085
1086     for (i = 0; i < MAX_TMR; i++) {
1087         qemu_put_be32s(f, &opp->timers[i].ticc);
1088         qemu_put_be32s(f, &opp->timers[i].tibc);
1089     }
1090
1091 #if MAX_DBL > 0
1092     qemu_put_be32s(f, &opp->dar);
1093
1094     for (i = 0; i < MAX_DBL; i++) {
1095         qemu_put_be32s(f, &opp->doorbells[i].dmr);
1096     }
1097 #endif
1098
1099 #if MAX_MBX > 0
1100     for (i = 0; i < MAX_MAILBOXES; i++) {
1101         qemu_put_be32s(f, &opp->mailboxes[i].mbr);
1102     }
1103 #endif
1104
1105     pci_device_save(&opp->pci_dev, f);
1106 }
1107
1108 static void openpic_load_IRQ_queue(QEMUFile* f, IRQ_queue_t *q)
1109 {
1110     unsigned int i;
1111
1112     for (i = 0; i < BF_WIDTH(MAX_IRQ); i++)
1113         qemu_get_be32s(f, &q->queue[i]);
1114
1115     qemu_get_sbe32s(f, &q->next);
1116     qemu_get_sbe32s(f, &q->priority);
1117 }
1118
1119 static int openpic_load(QEMUFile* f, void *opaque, int version_id)
1120 {
1121     openpic_t *opp = (openpic_t *)opaque;
1122     unsigned int i;
1123
1124     if (version_id != 1)
1125         return -EINVAL;
1126
1127     qemu_get_be32s(f, &opp->frep);
1128     qemu_get_be32s(f, &opp->glbc);
1129     qemu_get_be32s(f, &opp->micr);
1130     qemu_get_be32s(f, &opp->veni);
1131     qemu_get_be32s(f, &opp->pint);
1132     qemu_get_be32s(f, &opp->spve);
1133     qemu_get_be32s(f, &opp->tifr);
1134
1135     for (i = 0; i < opp->max_irq; i++) {
1136         qemu_get_be32s(f, &opp->src[i].ipvp);
1137         qemu_get_be32s(f, &opp->src[i].ide);
1138         qemu_get_sbe32s(f, &opp->src[i].type);
1139         qemu_get_sbe32s(f, &opp->src[i].last_cpu);
1140         qemu_get_sbe32s(f, &opp->src[i].pending);
1141     }
1142
1143     qemu_get_sbe32s(f, &opp->nb_cpus);
1144
1145     for (i = 0; i < opp->nb_cpus; i++) {
1146         qemu_get_be32s(f, &opp->dst[i].tfrr);
1147         qemu_get_be32s(f, &opp->dst[i].pctp);
1148         qemu_get_be32s(f, &opp->dst[i].pcsr);
1149         openpic_load_IRQ_queue(f, &opp->dst[i].raised);
1150         openpic_load_IRQ_queue(f, &opp->dst[i].servicing);
1151     }
1152
1153     for (i = 0; i < MAX_TMR; i++) {
1154         qemu_get_be32s(f, &opp->timers[i].ticc);
1155         qemu_get_be32s(f, &opp->timers[i].tibc);
1156     }
1157
1158 #if MAX_DBL > 0
1159     qemu_get_be32s(f, &opp->dar);
1160
1161     for (i = 0; i < MAX_DBL; i++) {
1162         qemu_get_be32s(f, &opp->doorbells[i].dmr);
1163     }
1164 #endif
1165
1166 #if MAX_MBX > 0
1167     for (i = 0; i < MAX_MAILBOXES; i++) {
1168         qemu_get_be32s(f, &opp->mailboxes[i].mbr);
1169     }
1170 #endif
1171
1172     return pci_device_load(&opp->pci_dev, f);
1173 }
1174
1175 static void openpic_irq_raise(openpic_t *opp, int n_CPU, IRQ_src_t *src)
1176 {
1177     qemu_irq_raise(opp->dst[n_CPU].irqs[OPENPIC_OUTPUT_INT]);
1178 }
1179
1180 qemu_irq *openpic_init (PCIBus *bus, MemoryRegion **pmem, int nb_cpus,
1181                         qemu_irq **irqs, qemu_irq irq_out)
1182 {
1183     openpic_t *opp;
1184     uint8_t *pci_conf;
1185     int i, m;
1186
1187     /* XXX: for now, only one CPU is supported */
1188     if (nb_cpus != 1)
1189         return NULL;
1190     if (bus) {
1191         opp = (openpic_t *)pci_register_device(bus, "OpenPIC", sizeof(openpic_t),
1192                                                -1, NULL, NULL);
1193         pci_conf = opp->pci_dev.config;
1194         pci_config_set_vendor_id(pci_conf, PCI_VENDOR_ID_IBM);
1195         pci_config_set_device_id(pci_conf, PCI_DEVICE_ID_IBM_OPENPIC2);
1196         pci_config_set_class(pci_conf, PCI_CLASS_SYSTEM_OTHER); // FIXME?
1197         pci_conf[0x3d] = 0x00; // no interrupt pin
1198
1199         memory_region_init_io(&opp->mem, &openpic_ops, opp, "openpic", 0x40000);
1200 #if 0 // Don't implement ISU for now
1201         opp_io_memory = cpu_register_io_memory(openpic_src_read,
1202                                                openpic_src_write, NULL
1203                                                DEVICE_NATIVE_ENDIAN);
1204         cpu_register_physical_memory(isu_base, 0x20 * (EXT_IRQ + 2),
1205                                      opp_io_memory);
1206 #endif
1207
1208         /* Register I/O spaces */
1209         pci_register_bar(&opp->pci_dev, 0,
1210                          PCI_BASE_ADDRESS_SPACE_MEMORY, &opp->mem);
1211     } else {
1212         opp = g_malloc0(sizeof(openpic_t));
1213         memory_region_init_io(&opp->mem, &openpic_ops, opp, "openpic", 0x40000);
1214     }
1215
1216     //    isu_base &= 0xFFFC0000;
1217     opp->nb_cpus = nb_cpus;
1218     opp->max_irq = OPENPIC_MAX_IRQ;
1219     opp->irq_ipi0 = OPENPIC_IRQ_IPI0;
1220     opp->irq_tim0 = OPENPIC_IRQ_TIM0;
1221     /* Set IRQ types */
1222     for (i = 0; i < OPENPIC_EXT_IRQ; i++) {
1223         opp->src[i].type = IRQ_EXTERNAL;
1224     }
1225     for (; i < OPENPIC_IRQ_TIM0; i++) {
1226         opp->src[i].type = IRQ_SPECIAL;
1227     }
1228 #if MAX_IPI > 0
1229     m = OPENPIC_IRQ_IPI0;
1230 #else
1231     m = OPENPIC_IRQ_DBL0;
1232 #endif
1233     for (; i < m; i++) {
1234         opp->src[i].type = IRQ_TIMER;
1235     }
1236     for (; i < OPENPIC_MAX_IRQ; i++) {
1237         opp->src[i].type = IRQ_INTERNAL;
1238     }
1239     for (i = 0; i < nb_cpus; i++)
1240         opp->dst[i].irqs = irqs[i];
1241     opp->irq_out = irq_out;
1242
1243     register_savevm(&opp->pci_dev.qdev, "openpic", 0, 2,
1244                     openpic_save, openpic_load, opp);
1245     qemu_register_reset(openpic_reset, opp);
1246
1247     opp->irq_raise = openpic_irq_raise;
1248     opp->reset = openpic_reset;
1249
1250     if (pmem)
1251         *pmem = &opp->mem;
1252
1253     return qemu_allocate_irqs(openpic_set_irq, opp, opp->max_irq);
1254 }
1255
1256 static void mpic_irq_raise(openpic_t *mpp, int n_CPU, IRQ_src_t *src)
1257 {
1258     int n_ci = IDR_CI0 - n_CPU;
1259
1260     if(test_bit(&src->ide, n_ci)) {
1261         qemu_irq_raise(mpp->dst[n_CPU].irqs[OPENPIC_OUTPUT_CINT]);
1262     }
1263     else {
1264         qemu_irq_raise(mpp->dst[n_CPU].irqs[OPENPIC_OUTPUT_INT]);
1265     }
1266 }
1267
1268 static void mpic_reset (void *opaque)
1269 {
1270     openpic_t *mpp = (openpic_t *)opaque;
1271     int i;
1272
1273     mpp->glbc = 0x80000000;
1274     /* Initialise controller registers */
1275     mpp->frep = 0x004f0002 | ((mpp->nb_cpus - 1) << 8);
1276     mpp->veni = VENI;
1277     mpp->pint = 0x00000000;
1278     mpp->spve = 0x0000FFFF;
1279     /* Initialise IRQ sources */
1280     for (i = 0; i < mpp->max_irq; i++) {
1281         mpp->src[i].ipvp = 0x80800000;
1282         mpp->src[i].ide  = 0x00000001;
1283     }
1284     /* Set IDE for IPIs to 0 so we don't get spurious interrupts */
1285     for (i = mpp->irq_ipi0; i < (mpp->irq_ipi0 + MAX_IPI); i++) {
1286         mpp->src[i].ide = 0;
1287     }
1288     /* Initialise IRQ destinations */
1289     for (i = 0; i < MAX_CPU; i++) {
1290         mpp->dst[i].pctp      = 0x0000000F;
1291         mpp->dst[i].tfrr      = 0x00000000;
1292         memset(&mpp->dst[i].raised, 0, sizeof(IRQ_queue_t));
1293         mpp->dst[i].raised.next = -1;
1294         memset(&mpp->dst[i].servicing, 0, sizeof(IRQ_queue_t));
1295         mpp->dst[i].servicing.next = -1;
1296     }
1297     /* Initialise timers */
1298     for (i = 0; i < MAX_TMR; i++) {
1299         mpp->timers[i].ticc = 0x00000000;
1300         mpp->timers[i].tibc = 0x80000000;
1301     }
1302     /* Go out of RESET state */
1303     mpp->glbc = 0x00000000;
1304 }
1305
1306 static void mpic_timer_write (void *opaque, target_phys_addr_t addr, uint32_t val)
1307 {
1308     openpic_t *mpp = opaque;
1309     int idx, cpu;
1310
1311     DPRINTF("%s: addr " TARGET_FMT_plx " <= %08x\n", __func__, addr, val);
1312     if (addr & 0xF)
1313         return;
1314     addr &= 0xFFFF;
1315     cpu = addr >> 12;
1316     idx = (addr >> 6) & 0x3;
1317     switch (addr & 0x30) {
1318     case 0x00: /* gtccr */
1319         break;
1320     case 0x10: /* gtbcr */
1321         if ((mpp->timers[idx].ticc & 0x80000000) != 0 &&
1322             (val & 0x80000000) == 0 &&
1323             (mpp->timers[idx].tibc & 0x80000000) != 0)
1324             mpp->timers[idx].ticc &= ~0x80000000;
1325         mpp->timers[idx].tibc = val;
1326         break;
1327     case 0x20: /* GTIVPR */
1328         write_IRQreg_ipvp(mpp, MPIC_TMR_IRQ + idx, val);
1329         break;
1330     case 0x30: /* GTIDR & TFRR */
1331         if ((addr & 0xF0) == 0xF0)
1332             mpp->dst[cpu].tfrr = val;
1333         else
1334             write_IRQreg_ide(mpp, MPIC_TMR_IRQ + idx, val);
1335         break;
1336     }
1337 }
1338
1339 static uint32_t mpic_timer_read (void *opaque, target_phys_addr_t addr)
1340 {
1341     openpic_t *mpp = opaque;
1342     uint32_t retval;
1343     int idx, cpu;
1344
1345     DPRINTF("%s: addr " TARGET_FMT_plx "\n", __func__, addr);
1346     retval = 0xFFFFFFFF;
1347     if (addr & 0xF)
1348         return retval;
1349     addr &= 0xFFFF;
1350     cpu = addr >> 12;
1351     idx = (addr >> 6) & 0x3;
1352     switch (addr & 0x30) {
1353     case 0x00: /* gtccr */
1354         retval = mpp->timers[idx].ticc;
1355         break;
1356     case 0x10: /* gtbcr */
1357         retval = mpp->timers[idx].tibc;
1358         break;
1359     case 0x20: /* TIPV */
1360         retval = read_IRQreg_ipvp(mpp, MPIC_TMR_IRQ + idx);
1361         break;
1362     case 0x30: /* TIDR */
1363         if ((addr &0xF0) == 0XF0)
1364             retval = mpp->dst[cpu].tfrr;
1365         else
1366             retval = read_IRQreg_ide(mpp, MPIC_TMR_IRQ + idx);
1367         break;
1368     }
1369     DPRINTF("%s: => %08x\n", __func__, retval);
1370
1371     return retval;
1372 }
1373
1374 static void mpic_src_ext_write (void *opaque, target_phys_addr_t addr,
1375                                 uint32_t val)
1376 {
1377     openpic_t *mpp = opaque;
1378     int idx = MPIC_EXT_IRQ;
1379
1380     DPRINTF("%s: addr " TARGET_FMT_plx " <= %08x\n", __func__, addr, val);
1381     if (addr & 0xF)
1382         return;
1383
1384     addr -= MPIC_EXT_REG_START & (OPENPIC_PAGE_SIZE - 1);
1385     if (addr < MPIC_EXT_REG_SIZE) {
1386         idx += (addr & 0xFFF0) >> 5;
1387         if (addr & 0x10) {
1388             /* EXDE / IFEDE / IEEDE */
1389             write_IRQreg_ide(mpp, idx, val);
1390         } else {
1391             /* EXVP / IFEVP / IEEVP */
1392             write_IRQreg_ipvp(mpp, idx, val);
1393         }
1394     }
1395 }
1396
1397 static uint32_t mpic_src_ext_read (void *opaque, target_phys_addr_t addr)
1398 {
1399     openpic_t *mpp = opaque;
1400     uint32_t retval;
1401     int idx = MPIC_EXT_IRQ;
1402
1403     DPRINTF("%s: addr " TARGET_FMT_plx "\n", __func__, addr);
1404     retval = 0xFFFFFFFF;
1405     if (addr & 0xF)
1406         return retval;
1407
1408     addr -= MPIC_EXT_REG_START & (OPENPIC_PAGE_SIZE - 1);
1409     if (addr < MPIC_EXT_REG_SIZE) {
1410         idx += (addr & 0xFFF0) >> 5;
1411         if (addr & 0x10) {
1412             /* EXDE / IFEDE / IEEDE */
1413             retval = read_IRQreg_ide(mpp, idx);
1414         } else {
1415             /* EXVP / IFEVP / IEEVP */
1416             retval = read_IRQreg_ipvp(mpp, idx);
1417         }
1418         DPRINTF("%s: => %08x\n", __func__, retval);
1419     }
1420
1421     return retval;
1422 }
1423
1424 static void mpic_src_int_write (void *opaque, target_phys_addr_t addr,
1425                                 uint32_t val)
1426 {
1427     openpic_t *mpp = opaque;
1428     int idx = MPIC_INT_IRQ;
1429
1430     DPRINTF("%s: addr " TARGET_FMT_plx " <= %08x\n", __func__, addr, val);
1431     if (addr & 0xF)
1432         return;
1433
1434     addr -= MPIC_INT_REG_START & (OPENPIC_PAGE_SIZE - 1);
1435     if (addr < MPIC_INT_REG_SIZE) {
1436         idx += (addr & 0xFFF0) >> 5;
1437         if (addr & 0x10) {
1438             /* EXDE / IFEDE / IEEDE */
1439             write_IRQreg_ide(mpp, idx, val);
1440         } else {
1441             /* EXVP / IFEVP / IEEVP */
1442             write_IRQreg_ipvp(mpp, idx, val);
1443         }
1444     }
1445 }
1446
1447 static uint32_t mpic_src_int_read (void *opaque, target_phys_addr_t addr)
1448 {
1449     openpic_t *mpp = opaque;
1450     uint32_t retval;
1451     int idx = MPIC_INT_IRQ;
1452
1453     DPRINTF("%s: addr " TARGET_FMT_plx "\n", __func__, addr);
1454     retval = 0xFFFFFFFF;
1455     if (addr & 0xF)
1456         return retval;
1457
1458     addr -= MPIC_INT_REG_START & (OPENPIC_PAGE_SIZE - 1);
1459     if (addr < MPIC_INT_REG_SIZE) {
1460         idx += (addr & 0xFFF0) >> 5;
1461         if (addr & 0x10) {
1462             /* EXDE / IFEDE / IEEDE */
1463             retval = read_IRQreg_ide(mpp, idx);
1464         } else {
1465             /* EXVP / IFEVP / IEEVP */
1466             retval = read_IRQreg_ipvp(mpp, idx);
1467         }
1468         DPRINTF("%s: => %08x\n", __func__, retval);
1469     }
1470
1471     return retval;
1472 }
1473
1474 static void mpic_src_msg_write (void *opaque, target_phys_addr_t addr,
1475                                 uint32_t val)
1476 {
1477     openpic_t *mpp = opaque;
1478     int idx = MPIC_MSG_IRQ;
1479
1480     DPRINTF("%s: addr " TARGET_FMT_plx " <= %08x\n", __func__, addr, val);
1481     if (addr & 0xF)
1482         return;
1483
1484     addr -= MPIC_MSG_REG_START & (OPENPIC_PAGE_SIZE - 1);
1485     if (addr < MPIC_MSG_REG_SIZE) {
1486         idx += (addr & 0xFFF0) >> 5;
1487         if (addr & 0x10) {
1488             /* EXDE / IFEDE / IEEDE */
1489             write_IRQreg_ide(mpp, idx, val);
1490         } else {
1491             /* EXVP / IFEVP / IEEVP */
1492             write_IRQreg_ipvp(mpp, idx, val);
1493         }
1494     }
1495 }
1496
1497 static uint32_t mpic_src_msg_read (void *opaque, target_phys_addr_t addr)
1498 {
1499     openpic_t *mpp = opaque;
1500     uint32_t retval;
1501     int idx = MPIC_MSG_IRQ;
1502
1503     DPRINTF("%s: addr " TARGET_FMT_plx "\n", __func__, addr);
1504     retval = 0xFFFFFFFF;
1505     if (addr & 0xF)
1506         return retval;
1507
1508     addr -= MPIC_MSG_REG_START & (OPENPIC_PAGE_SIZE - 1);
1509     if (addr < MPIC_MSG_REG_SIZE) {
1510         idx += (addr & 0xFFF0) >> 5;
1511         if (addr & 0x10) {
1512             /* EXDE / IFEDE / IEEDE */
1513             retval = read_IRQreg_ide(mpp, idx);
1514         } else {
1515             /* EXVP / IFEVP / IEEVP */
1516             retval = read_IRQreg_ipvp(mpp, idx);
1517         }
1518         DPRINTF("%s: => %08x\n", __func__, retval);
1519     }
1520
1521     return retval;
1522 }
1523
1524 static void mpic_src_msi_write (void *opaque, target_phys_addr_t addr,
1525                                 uint32_t val)
1526 {
1527     openpic_t *mpp = opaque;
1528     int idx = MPIC_MSI_IRQ;
1529
1530     DPRINTF("%s: addr " TARGET_FMT_plx " <= %08x\n", __func__, addr, val);
1531     if (addr & 0xF)
1532         return;
1533
1534     addr -= MPIC_MSI_REG_START & (OPENPIC_PAGE_SIZE - 1);
1535     if (addr < MPIC_MSI_REG_SIZE) {
1536         idx += (addr & 0xFFF0) >> 5;
1537         if (addr & 0x10) {
1538             /* EXDE / IFEDE / IEEDE */
1539             write_IRQreg_ide(mpp, idx, val);
1540         } else {
1541             /* EXVP / IFEVP / IEEVP */
1542             write_IRQreg_ipvp(mpp, idx, val);
1543         }
1544     }
1545 }
1546 static uint32_t mpic_src_msi_read (void *opaque, target_phys_addr_t addr)
1547 {
1548     openpic_t *mpp = opaque;
1549     uint32_t retval;
1550     int idx = MPIC_MSI_IRQ;
1551
1552     DPRINTF("%s: addr " TARGET_FMT_plx "\n", __func__, addr);
1553     retval = 0xFFFFFFFF;
1554     if (addr & 0xF)
1555         return retval;
1556
1557     addr -= MPIC_MSI_REG_START & (OPENPIC_PAGE_SIZE - 1);
1558     if (addr < MPIC_MSI_REG_SIZE) {
1559         idx += (addr & 0xFFF0) >> 5;
1560         if (addr & 0x10) {
1561             /* EXDE / IFEDE / IEEDE */
1562             retval = read_IRQreg_ide(mpp, idx);
1563         } else {
1564             /* EXVP / IFEVP / IEEVP */
1565             retval = read_IRQreg_ipvp(mpp, idx);
1566         }
1567         DPRINTF("%s: => %08x\n", __func__, retval);
1568     }
1569
1570     return retval;
1571 }
1572
1573 static CPUWriteMemoryFunc * const mpic_glb_write[] = {
1574     &openpic_buggy_write,
1575     &openpic_buggy_write,
1576     &openpic_gbl_write,
1577 };
1578
1579 static CPUReadMemoryFunc * const mpic_glb_read[] = {
1580     &openpic_buggy_read,
1581     &openpic_buggy_read,
1582     &openpic_gbl_read,
1583 };
1584
1585 static CPUWriteMemoryFunc * const mpic_tmr_write[] = {
1586     &openpic_buggy_write,
1587     &openpic_buggy_write,
1588     &mpic_timer_write,
1589 };
1590
1591 static CPUReadMemoryFunc * const mpic_tmr_read[] = {
1592     &openpic_buggy_read,
1593     &openpic_buggy_read,
1594     &mpic_timer_read,
1595 };
1596
1597 static CPUWriteMemoryFunc * const mpic_cpu_write[] = {
1598     &openpic_buggy_write,
1599     &openpic_buggy_write,
1600     &openpic_cpu_write,
1601 };
1602
1603 static CPUReadMemoryFunc * const mpic_cpu_read[] = {
1604     &openpic_buggy_read,
1605     &openpic_buggy_read,
1606     &openpic_cpu_read,
1607 };
1608
1609 static CPUWriteMemoryFunc * const mpic_ext_write[] = {
1610     &openpic_buggy_write,
1611     &openpic_buggy_write,
1612     &mpic_src_ext_write,
1613 };
1614
1615 static CPUReadMemoryFunc * const mpic_ext_read[] = {
1616     &openpic_buggy_read,
1617     &openpic_buggy_read,
1618     &mpic_src_ext_read,
1619 };
1620
1621 static CPUWriteMemoryFunc * const mpic_int_write[] = {
1622     &openpic_buggy_write,
1623     &openpic_buggy_write,
1624     &mpic_src_int_write,
1625 };
1626
1627 static CPUReadMemoryFunc * const mpic_int_read[] = {
1628     &openpic_buggy_read,
1629     &openpic_buggy_read,
1630     &mpic_src_int_read,
1631 };
1632
1633 static CPUWriteMemoryFunc * const mpic_msg_write[] = {
1634     &openpic_buggy_write,
1635     &openpic_buggy_write,
1636     &mpic_src_msg_write,
1637 };
1638
1639 static CPUReadMemoryFunc * const mpic_msg_read[] = {
1640     &openpic_buggy_read,
1641     &openpic_buggy_read,
1642     &mpic_src_msg_read,
1643 };
1644 static CPUWriteMemoryFunc * const mpic_msi_write[] = {
1645     &openpic_buggy_write,
1646     &openpic_buggy_write,
1647     &mpic_src_msi_write,
1648 };
1649
1650 static CPUReadMemoryFunc * const mpic_msi_read[] = {
1651     &openpic_buggy_read,
1652     &openpic_buggy_read,
1653     &mpic_src_msi_read,
1654 };
1655
1656 qemu_irq *mpic_init (target_phys_addr_t base, int nb_cpus,
1657                         qemu_irq **irqs, qemu_irq irq_out)
1658 {
1659     openpic_t *mpp;
1660     int i;
1661     struct {
1662         CPUReadMemoryFunc * const *read;
1663         CPUWriteMemoryFunc * const *write;
1664         target_phys_addr_t start_addr;
1665         ram_addr_t size;
1666     } const list[] = {
1667         {mpic_glb_read, mpic_glb_write, MPIC_GLB_REG_START, MPIC_GLB_REG_SIZE},
1668         {mpic_tmr_read, mpic_tmr_write, MPIC_TMR_REG_START, MPIC_TMR_REG_SIZE},
1669         {mpic_ext_read, mpic_ext_write, MPIC_EXT_REG_START, MPIC_EXT_REG_SIZE},
1670         {mpic_int_read, mpic_int_write, MPIC_INT_REG_START, MPIC_INT_REG_SIZE},
1671         {mpic_msg_read, mpic_msg_write, MPIC_MSG_REG_START, MPIC_MSG_REG_SIZE},
1672         {mpic_msi_read, mpic_msi_write, MPIC_MSI_REG_START, MPIC_MSI_REG_SIZE},
1673         {mpic_cpu_read, mpic_cpu_write, MPIC_CPU_REG_START, MPIC_CPU_REG_SIZE},
1674     };
1675
1676     mpp = g_malloc0(sizeof(openpic_t));
1677
1678     for (i = 0; i < sizeof(list)/sizeof(list[0]); i++) {
1679         int mem_index;
1680
1681         mem_index = cpu_register_io_memory(list[i].read, list[i].write, mpp,
1682                                            DEVICE_BIG_ENDIAN);
1683         if (mem_index < 0) {
1684             goto free;
1685         }
1686         cpu_register_physical_memory(base + list[i].start_addr,
1687                                      list[i].size, mem_index);
1688     }
1689
1690     mpp->nb_cpus = nb_cpus;
1691     mpp->max_irq = MPIC_MAX_IRQ;
1692     mpp->irq_ipi0 = MPIC_IPI_IRQ;
1693     mpp->irq_tim0 = MPIC_TMR_IRQ;
1694
1695     for (i = 0; i < nb_cpus; i++)
1696         mpp->dst[i].irqs = irqs[i];
1697     mpp->irq_out = irq_out;
1698
1699     mpp->irq_raise = mpic_irq_raise;
1700     mpp->reset = mpic_reset;
1701
1702     register_savevm(NULL, "mpic", 0, 2, openpic_save, openpic_load, mpp);
1703     qemu_register_reset(mpic_reset, mpp);
1704
1705     return qemu_allocate_irqs(openpic_set_irq, mpp, mpp->max_irq);
1706
1707 free:
1708     g_free(mpp);
1709     return NULL;
1710 }