target-arm/helper.c

   1 #include "cpu.h"
   2 #include "exec/gdbstub.h"
   3 #include "helper.h"
   4 #include "qemu/host-utils.h"
   5 #include "sysemu/sysemu.h"
   6 #include "qemu/bitops.h"
   7
   8 #ifndef CONFIG_USER_ONLY
   9 static inline int get_phys_addr(CPUARMState *env, uint32_t address,
  10                                 int access_type, int is_user,
  11                                 hwaddr *phys_ptr, int *prot,
  12                                 target_ulong *page_size);
  13 #endif
  14
  15 static int vfp_gdb_get_reg(CPUARMState *env, uint8_t *buf, int reg)
  16 {
  17     int nregs;
  18
  19     /* VFP data registers are always little-endian.  */
  20     nregs = arm_feature(env, ARM_FEATURE_VFP3) ? 32 : 16;
  21     if (reg < nregs) {
  22         stfq_le_p(buf, env->vfp.regs[reg]);
  23         return 8;
  24     }
  25     if (arm_feature(env, ARM_FEATURE_NEON)) {
  26         /* Aliases for Q regs.  */
  27         nregs += 16;
  28         if (reg < nregs) {
  29             stfq_le_p(buf, env->vfp.regs[(reg - 32) * 2]);
  30             stfq_le_p(buf + 8, env->vfp.regs[(reg - 32) * 2 + 1]);
  31             return 16;
  32         }
  33     }
  34     switch (reg - nregs) {
  35     case 0: stl_p(buf, env->vfp.xregs[ARM_VFP_FPSID]); return 4;
  36     case 1: stl_p(buf, env->vfp.xregs[ARM_VFP_FPSCR]); return 4;
  37     case 2: stl_p(buf, env->vfp.xregs[ARM_VFP_FPEXC]); return 4;
  38     }
  39     return 0;
  40 }
  41
  42 static int vfp_gdb_set_reg(CPUARMState *env, uint8_t *buf, int reg)
  43 {
  44     int nregs;
  45
  46     nregs = arm_feature(env, ARM_FEATURE_VFP3) ? 32 : 16;
  47     if (reg < nregs) {
  48         env->vfp.regs[reg] = ldfq_le_p(buf);
  49         return 8;
  50     }
  51     if (arm_feature(env, ARM_FEATURE_NEON)) {
  52         nregs += 16;
  53         if (reg < nregs) {
  54             env->vfp.regs[(reg - 32) * 2] = ldfq_le_p(buf);
  55             env->vfp.regs[(reg - 32) * 2 + 1] = ldfq_le_p(buf + 8);
  56             return 16;
  57         }
  58     }
  59     switch (reg - nregs) {
  60     case 0: env->vfp.xregs[ARM_VFP_FPSID] = ldl_p(buf); return 4;
  61     case 1: env->vfp.xregs[ARM_VFP_FPSCR] = ldl_p(buf); return 4;
  62     case 2: env->vfp.xregs[ARM_VFP_FPEXC] = ldl_p(buf) & (1 << 30); return 4;
  63     }
  64     return 0;
  65 }
  66
  67 static int raw_read(CPUARMState *env, const ARMCPRegInfo *ri,
  68                     uint64_t *value)
  69 {
  70     *value = CPREG_FIELD32(env, ri);
  71     return 0;
  72 }
  73
  74 static int raw_write(CPUARMState *env, const ARMCPRegInfo *ri,
  75                      uint64_t value)
  76 {
  77     CPREG_FIELD32(env, ri) = value;
  78     return 0;
  79 }
  80
  81 static bool read_raw_cp_reg(CPUARMState *env, const ARMCPRegInfo *ri,
  82                             uint64_t *v)
  83 {
  84     /* Raw read of a coprocessor register (as needed for migration, etc)
  85      * return true on success, false if the read is impossible for some reason.
  86      */
  87     if (ri->type & ARM_CP_CONST) {
  88         *v = ri->resetvalue;
  89     } else if (ri->raw_readfn) {
  90         return (ri->raw_readfn(env, ri, v) == 0);
  91     } else if (ri->readfn) {
  92         return (ri->readfn(env, ri, v) == 0);
  93     } else {
  94         if (ri->type & ARM_CP_64BIT) {
  95             *v = CPREG_FIELD64(env, ri);
  96         } else {
  97             *v = CPREG_FIELD32(env, ri);
  98         }
  99     }
 100     return true;
 101 }
 102
 103 static bool write_raw_cp_reg(CPUARMState *env, const ARMCPRegInfo *ri,
 104                              int64_t v)
 105 {
 106     /* Raw write of a coprocessor register (as needed for migration, etc).
 107      * Return true on success, false if the write is impossible for some reason.
 108      * Note that constant registers are treated as write-ignored; the
 109      * caller should check for success by whether a readback gives the
 110      * value written.
 111      */
 112     if (ri->type & ARM_CP_CONST) {
 113         return true;
 114     } else if (ri->raw_writefn) {
 115         return (ri->raw_writefn(env, ri, v) == 0);
 116     } else if (ri->writefn) {
 117         return (ri->writefn(env, ri, v) == 0);
 118     } else {
 119         if (ri->type & ARM_CP_64BIT) {
 120             CPREG_FIELD64(env, ri) = v;
 121         } else {
 122             CPREG_FIELD32(env, ri) = v;
 123         }
 124     }
 125     return true;
 126 }
 127
 128 bool write_cpustate_to_list(ARMCPU *cpu)
 129 {
 130     /* Write the coprocessor state from cpu->env to the (index,value) list. */
 131     int i;
 132     bool ok = true;
 133
 134     for (i = 0; i < cpu->cpreg_array_len; i++) {
 135         uint32_t regidx = kvm_to_cpreg_id(cpu->cpreg_indexes[i]);
 136         const ARMCPRegInfo *ri;
 137         uint64_t v;
 138         ri = get_arm_cp_reginfo(cpu, regidx);
 139         if (!ri) {
 140             ok = false;
 141             continue;
 142         }
 143         if (ri->type & ARM_CP_NO_MIGRATE) {
 144             continue;
 145         }
 146         if (!read_raw_cp_reg(&cpu->env, ri, &v)) {
 147             ok = false;
 148             continue;
 149         }
 150         cpu->cpreg_values[i] = v;
 151     }
 152     return ok;
 153 }
 154
 155 bool write_list_to_cpustate(ARMCPU *cpu)
 156 {
 157     int i;
 158     bool ok = true;
 159
 160     for (i = 0; i < cpu->cpreg_array_len; i++) {
 161         uint32_t regidx = kvm_to_cpreg_id(cpu->cpreg_indexes[i]);
 162         uint64_t v = cpu->cpreg_values[i];
 163         uint64_t readback;
 164         const ARMCPRegInfo *ri;
 165
 166         ri = get_arm_cp_reginfo(cpu, regidx);
 167         if (!ri) {
 168             ok = false;
 169             continue;
 170         }
 171         if (ri->type & ARM_CP_NO_MIGRATE) {
 172             continue;
 173         }
 174         /* Write value and confirm it reads back as written
 175          * (to catch read-only registers and partially read-only
 176          * registers where the incoming migration value doesn't match)
 177          */
 178         if (!write_raw_cp_reg(&cpu->env, ri, v) ||
 179             !read_raw_cp_reg(&cpu->env, ri, &readback) ||
 180             readback != v) {
 181             ok = false;
 182         }
 183     }
 184     return ok;
 185 }
 186
 187 static void add_cpreg_to_list(gpointer key, gpointer opaque)
 188 {
 189     ARMCPU *cpu = opaque;
 190     uint64_t regidx;
 191     const ARMCPRegInfo *ri;
 192
 193     regidx = *(uint32_t *)key;
 194     ri = get_arm_cp_reginfo(cpu, regidx);
 195
 196     if (!(ri->type & ARM_CP_NO_MIGRATE)) {
 197         cpu->cpreg_indexes[cpu->cpreg_array_len] = cpreg_to_kvm_id(regidx);
 198         /* The value array need not be initialized at this point */
 199         cpu->cpreg_array_len++;
 200     }
 201 }
 202
 203 static void count_cpreg(gpointer key, gpointer opaque)
 204 {
 205     ARMCPU *cpu = opaque;
 206     uint64_t regidx;
 207     const ARMCPRegInfo *ri;
 208
 209     regidx = *(uint32_t *)key;
 210     ri = get_arm_cp_reginfo(cpu, regidx);
 211
 212     if (!(ri->type & ARM_CP_NO_MIGRATE)) {
 213         cpu->cpreg_array_len++;
 214     }
 215 }
 216
 217 static gint cpreg_key_compare(gconstpointer a, gconstpointer b)
 218 {
 219     uint32_t aidx = *(uint32_t *)a;
 220     uint32_t bidx = *(uint32_t *)b;
 221
 222     return aidx - bidx;
 223 }
 224
 225 void init_cpreg_list(ARMCPU *cpu)
 226 {
 227     /* Initialise the cpreg_tuples[] array based on the cp_regs hash.
 228      * Note that we require cpreg_tuples[] to be sorted by key ID.
 229      */
 230     GList *keys;
 231     int arraylen;
 232
 233     keys = g_hash_table_get_keys(cpu->cp_regs);
 234     keys = g_list_sort(keys, cpreg_key_compare);
 235
 236     cpu->cpreg_array_len = 0;
 237
 238     g_list_foreach(keys, count_cpreg, cpu);
 239
 240     arraylen = cpu->cpreg_array_len;
 241     cpu->cpreg_indexes = g_new(uint64_t, arraylen);
 242     cpu->cpreg_values = g_new(uint64_t, arraylen);
 243     cpu->cpreg_vmstate_indexes = g_new(uint64_t, arraylen);
 244     cpu->cpreg_vmstate_values = g_new(uint64_t, arraylen);
 245     cpu->cpreg_vmstate_array_len = cpu->cpreg_array_len;
 246     cpu->cpreg_array_len = 0;
 247
 248     g_list_foreach(keys, add_cpreg_to_list, cpu);
 249
 250     assert(cpu->cpreg_array_len == arraylen);
 251
 252     g_list_free(keys);
 253 }
 254
 255 static int dacr_write(CPUARMState *env, const ARMCPRegInfo *ri, uint64_t value)
 256 {
 257     env->cp15.c3 = value;
 258     tlb_flush(env, 1); /* Flush TLB as domain not tracked in TLB */
 259     return 0;
 260 }
 261
 262 static int fcse_write(CPUARMState *env, const ARMCPRegInfo *ri, uint64_t value)
 263 {
 264     if (env->cp15.c13_fcse != value) {
 265         /* Unlike real hardware the qemu TLB uses virtual addresses,
 266          * not modified virtual addresses, so this causes a TLB flush.
 267          */
 268         tlb_flush(env, 1);
 269         env->cp15.c13_fcse = value;
 270     }
 271     return 0;
 272 }
 273 static int contextidr_write(CPUARMState *env, const ARMCPRegInfo *ri,
 274                             uint64_t value)
 275 {
 276     if (env->cp15.c13_context != value && !arm_feature(env, ARM_FEATURE_MPU)) {
 277         /* For VMSA (when not using the LPAE long descriptor page table
 278          * format) this register includes the ASID, so do a TLB flush.
 279          * For PMSA it is purely a process ID and no action is needed.
 280          */
 281         tlb_flush(env, 1);
 282     }
 283     env->cp15.c13_context = value;
 284     return 0;
 285 }
 286
 287 static int tlbiall_write(CPUARMState *env, const ARMCPRegInfo *ri,
 288                          uint64_t value)
 289 {
 290     /* Invalidate all (TLBIALL) */
 291     tlb_flush(env, 1);
 292     return 0;
 293 }
 294
 295 static int tlbimva_write(CPUARMState *env, const ARMCPRegInfo *ri,
 296                          uint64_t value)
 297 {
 298     /* Invalidate single TLB entry by MVA and ASID (TLBIMVA) */
 299     tlb_flush_page(env, value & TARGET_PAGE_MASK);
 300     return 0;
 301 }
 302
 303 static int tlbiasid_write(CPUARMState *env, const ARMCPRegInfo *ri,
 304                           uint64_t value)
 305 {
 306     /* Invalidate by ASID (TLBIASID) */
 307     tlb_flush(env, value == 0);
 308     return 0;
 309 }
 310
 311 static int tlbimvaa_write(CPUARMState *env, const ARMCPRegInfo *ri,
 312                           uint64_t value)
 313 {
 314     /* Invalidate single entry by MVA, all ASIDs (TLBIMVAA) */
 315     tlb_flush_page(env, value & TARGET_PAGE_MASK);
 316     return 0;
 317 }
 318
 319 static const ARMCPRegInfo cp_reginfo[] = {
 320     /* DBGDIDR: just RAZ. In particular this means the "debug architecture
 321      * version" bits will read as a reserved value, which should cause
 322      * Linux to not try to use the debug hardware.
 323      */
 324     { .name = "DBGDIDR", .cp = 14, .crn = 0, .crm = 0, .opc1 = 0, .opc2 = 0,
 325       .access = PL0_R, .type = ARM_CP_CONST, .resetvalue = 0 },
 326     /* MMU Domain access control / MPU write buffer control */
 327     { .name = "DACR", .cp = 15,
 328       .crn = 3, .crm = CP_ANY, .opc1 = CP_ANY, .opc2 = CP_ANY,
 329       .access = PL1_RW, .fieldoffset = offsetof(CPUARMState, cp15.c3),
 330       .resetvalue = 0, .writefn = dacr_write, .raw_writefn = raw_write, },
 331     { .name = "FCSEIDR", .cp = 15, .crn = 13, .crm = 0, .opc1 = 0, .opc2 = 0,
 332       .access = PL1_RW, .fieldoffset = offsetof(CPUARMState, cp15.c13_fcse),
 333       .resetvalue = 0, .writefn = fcse_write, .raw_writefn = raw_write, },
 334     { .name = "CONTEXTIDR", .cp = 15, .crn = 13, .crm = 0, .opc1 = 0, .opc2 = 1,
 335       .access = PL1_RW, .fieldoffset = offsetof(CPUARMState, cp15.c13_fcse),
 336       .resetvalue = 0, .writefn = contextidr_write, .raw_writefn = raw_write, },
 337     /* ??? This covers not just the impdef TLB lockdown registers but also
 338      * some v7VMSA registers relating to TEX remap, so it is overly broad.
 339      */
 340     { .name = "TLB_LOCKDOWN", .cp = 15, .crn = 10, .crm = CP_ANY,
 341       .opc1 = CP_ANY, .opc2 = CP_ANY, .access = PL1_RW, .type = ARM_CP_NOP },
 342     /* MMU TLB control. Note that the wildcarding means we cover not just
 343      * the unified TLB ops but also the dside/iside/inner-shareable variants.
 344      */
 345     { .name = "TLBIALL", .cp = 15, .crn = 8, .crm = CP_ANY,
 346       .opc1 = CP_ANY, .opc2 = 0, .access = PL1_W, .writefn = tlbiall_write,
 347       .type = ARM_CP_NO_MIGRATE },
 348     { .name = "TLBIMVA", .cp = 15, .crn = 8, .crm = CP_ANY,
 349       .opc1 = CP_ANY, .opc2 = 1, .access = PL1_W, .writefn = tlbimva_write,
 350       .type = ARM_CP_NO_MIGRATE },
 351     { .name = "TLBIASID", .cp = 15, .crn = 8, .crm = CP_ANY,
 352       .opc1 = CP_ANY, .opc2 = 2, .access = PL1_W, .writefn = tlbiasid_write,
 353       .type = ARM_CP_NO_MIGRATE },
 354     { .name = "TLBIMVAA", .cp = 15, .crn = 8, .crm = CP_ANY,
 355       .opc1 = CP_ANY, .opc2 = 3, .access = PL1_W, .writefn = tlbimvaa_write,
 356       .type = ARM_CP_NO_MIGRATE },
 357     /* Cache maintenance ops; some of this space may be overridden later. */
 358     { .name = "CACHEMAINT", .cp = 15, .crn = 7, .crm = CP_ANY,
 359       .opc1 = 0, .opc2 = CP_ANY, .access = PL1_W,
 360       .type = ARM_CP_NOP | ARM_CP_OVERRIDE },
 361     REGINFO_SENTINEL
 362 };
 363
 364 static const ARMCPRegInfo not_v6_cp_reginfo[] = {
 365     /* Not all pre-v6 cores implemented this WFI, so this is slightly
 366      * over-broad.
 367      */
 368     { .name = "WFI_v5", .cp = 15, .crn = 7, .crm = 8, .opc1 = 0, .opc2 = 2,
 369       .access = PL1_W, .type = ARM_CP_WFI },
 370     REGINFO_SENTINEL
 371 };
 372
 373 static const ARMCPRegInfo not_v7_cp_reginfo[] = {
 374     /* Standard v6 WFI (also used in some pre-v6 cores); not in v7 (which
 375      * is UNPREDICTABLE; we choose to NOP as most implementations do).
 376      */
 377     { .name = "WFI_v6", .cp = 15, .crn = 7, .crm = 0, .opc1 = 0, .opc2 = 4,
 378       .access = PL1_W, .type = ARM_CP_WFI },
 379     /* L1 cache lockdown. Not architectural in v6 and earlier but in practice
 380      * implemented in 926, 946, 1026, 1136, 1176 and 11MPCore. StrongARM and
 381      * OMAPCP will override this space.
 382      */
 383     { .name = "DLOCKDOWN", .cp = 15, .crn = 9, .crm = 0, .opc1 = 0, .opc2 = 0,
 384       .access = PL1_RW, .fieldoffset = offsetof(CPUARMState, cp15.c9_data),
 385       .resetvalue = 0 },
 386     { .name = "ILOCKDOWN", .cp = 15, .crn = 9, .crm = 0, .opc1 = 0, .opc2 = 1,
 387       .access = PL1_RW, .fieldoffset = offsetof(CPUARMState, cp15.c9_insn),
 388       .resetvalue = 0 },
 389     /* v6 doesn't have the cache ID registers but Linux reads them anyway */
 390     { .name = "DUMMY", .cp = 15, .crn = 0, .crm = 0, .opc1 = 1, .opc2 = CP_ANY,
 391       .access = PL1_R, .type = ARM_CP_CONST | ARM_CP_NO_MIGRATE,
 392       .resetvalue = 0 },
 393     REGINFO_SENTINEL
 394 };
 395
 396 static int cpacr_write(CPUARMState *env, const ARMCPRegInfo *ri, uint64_t value)
 397 {
 398     if (env->cp15.c1_coproc != value) {
 399         env->cp15.c1_coproc = value;
 400         /* ??? Is this safe when called from within a TB?  */
 401         tb_flush(env);
 402     }
 403     return 0;
 404 }
 405
 406 static const ARMCPRegInfo v6_cp_reginfo[] = {
 407     /* prefetch by MVA in v6, NOP in v7 */
 408     { .name = "MVA_prefetch",
 409       .cp = 15, .crn = 7, .crm = 13, .opc1 = 0, .opc2 = 1,
 410       .access = PL1_W, .type = ARM_CP_NOP },
 411     { .name = "ISB", .cp = 15, .crn = 7, .crm = 5, .opc1 = 0, .opc2 = 4,
 412       .access = PL0_W, .type = ARM_CP_NOP },
 413     { .name = "DSB", .cp = 15, .crn = 7, .crm = 10, .opc1 = 0, .opc2 = 4,
 414       .access = PL0_W, .type = ARM_CP_NOP },
 415     { .name = "DMB", .cp = 15, .crn = 7, .crm = 10, .opc1 = 0, .opc2 = 5,
 416       .access = PL0_W, .type = ARM_CP_NOP },
 417     { .name = "IFAR", .cp = 15, .crn = 6, .crm = 0, .opc1 = 0, .opc2 = 2,
 418       .access = PL1_RW, .fieldoffset = offsetof(CPUARMState, cp15.c6_insn),
 419       .resetvalue = 0, },
 420     /* Watchpoint Fault Address Register : should actually only be present
 421      * for 1136, 1176, 11MPCore.
 422      */
 423     { .name = "WFAR", .cp = 15, .crn = 6, .crm = 0, .opc1 = 0, .opc2 = 1,
 424       .access = PL1_RW, .type = ARM_CP_CONST, .resetvalue = 0, },
 425     { .name = "CPACR", .cp = 15, .crn = 1, .crm = 0, .opc1 = 0, .opc2 = 2,
 426       .access = PL1_RW, .fieldoffset = offsetof(CPUARMState, cp15.c1_coproc),
 427       .resetvalue = 0, .writefn = cpacr_write },
 428     REGINFO_SENTINEL
 429 };
 430
 431
 432 static int pmreg_read(CPUARMState *env, const ARMCPRegInfo *ri,
 433                       uint64_t *value)
 434 {
 435     /* Generic performance monitor register read function for where
 436      * user access may be allowed by PMUSERENR.
 437      */
 438     if (arm_current_pl(env) == 0 && !env->cp15.c9_pmuserenr) {
 439         return EXCP_UDEF;
 440     }
 441     *value = CPREG_FIELD32(env, ri);
 442     return 0;
 443 }
 444
 445 static int pmcr_write(CPUARMState *env, const ARMCPRegInfo *ri,
 446                       uint64_t value)
 447 {
 448     if (arm_current_pl(env) == 0 && !env->cp15.c9_pmuserenr) {
 449         return EXCP_UDEF;
 450     }
 451     /* only the DP, X, D and E bits are writable */
 452     env->cp15.c9_pmcr &= ~0x39;
 453     env->cp15.c9_pmcr |= (value & 0x39);
 454     return 0;
 455 }
 456
 457 static int pmcntenset_write(CPUARMState *env, const ARMCPRegInfo *ri,
 458                             uint64_t value)
 459 {
 460     if (arm_current_pl(env) == 0 && !env->cp15.c9_pmuserenr) {
 461         return EXCP_UDEF;
 462     }
 463     value &= (1 << 31);
 464     env->cp15.c9_pmcnten |= value;
 465     return 0;
 466 }
 467
 468 static int pmcntenclr_write(CPUARMState *env, const ARMCPRegInfo *ri,
 469                             uint64_t value)
 470 {
 471     if (arm_current_pl(env) == 0 && !env->cp15.c9_pmuserenr) {
 472         return EXCP_UDEF;
 473     }
 474     value &= (1 << 31);
 475     env->cp15.c9_pmcnten &= ~value;
 476     return 0;
 477 }
 478
 479 static int pmovsr_write(CPUARMState *env, const ARMCPRegInfo *ri,
 480                         uint64_t value)
 481 {
 482     if (arm_current_pl(env) == 0 && !env->cp15.c9_pmuserenr) {
 483         return EXCP_UDEF;
 484     }
 485     env->cp15.c9_pmovsr &= ~value;
 486     return 0;
 487 }
 488
 489 static int pmxevtyper_write(CPUARMState *env, const ARMCPRegInfo *ri,
 490                             uint64_t value)
 491 {
 492     if (arm_current_pl(env) == 0 && !env->cp15.c9_pmuserenr) {
 493         return EXCP_UDEF;
 494     }
 495     env->cp15.c9_pmxevtyper = value & 0xff;
 496     return 0;
 497 }
 498
 499 static int pmuserenr_write(CPUARMState *env, const ARMCPRegInfo *ri,
 500                             uint64_t value)
 501 {
 502     env->cp15.c9_pmuserenr = value & 1;
 503     return 0;
 504 }
 505
 506 static int pmintenset_write(CPUARMState *env, const ARMCPRegInfo *ri,
 507                             uint64_t value)
 508 {
 509     /* We have no event counters so only the C bit can be changed */
 510     value &= (1 << 31);
 511     env->cp15.c9_pminten |= value;
 512     return 0;
 513 }
 514
 515 static int pmintenclr_write(CPUARMState *env, const ARMCPRegInfo *ri,
 516                             uint64_t value)
 517 {
 518     value &= (1 << 31);
 519     env->cp15.c9_pminten &= ~value;
 520     return 0;
 521 }
 522
 523 static int ccsidr_read(CPUARMState *env, const ARMCPRegInfo *ri,
 524                        uint64_t *value)
 525 {
 526     ARMCPU *cpu = arm_env_get_cpu(env);
 527     *value = cpu->ccsidr[env->cp15.c0_cssel];
 528     return 0;
 529 }
 530
 531 static int csselr_write(CPUARMState *env, const ARMCPRegInfo *ri,
 532                         uint64_t value)
 533 {
 534     env->cp15.c0_cssel = value & 0xf;
 535     return 0;
 536 }
 537
 538 static const ARMCPRegInfo v7_cp_reginfo[] = {
 539     /* DBGDRAR, DBGDSAR: always RAZ since we don't implement memory mapped
 540      * debug components
 541      */
 542     { .name = "DBGDRAR", .cp = 14, .crn = 1, .crm = 0, .opc1 = 0, .opc2 = 0,
 543       .access = PL0_R, .type = ARM_CP_CONST, .resetvalue = 0 },
 544     { .name = "DBGDSAR", .cp = 14, .crn = 2, .crm = 0, .opc1 = 0, .opc2 = 0,
 545       .access = PL0_R, .type = ARM_CP_CONST, .resetvalue = 0 },
 546     /* the old v6 WFI, UNPREDICTABLE in v7 but we choose to NOP */
 547     { .name = "NOP", .cp = 15, .crn = 7, .crm = 0, .opc1 = 0, .opc2 = 4,
 548       .access = PL1_W, .type = ARM_CP_NOP },
 549     /* Performance monitors are implementation defined in v7,
 550      * but with an ARM recommended set of registers, which we
 551      * follow (although we don't actually implement any counters)
 552      *
 553      * Performance registers fall into three categories:
 554      *  (a) always UNDEF in PL0, RW in PL1 (PMINTENSET, PMINTENCLR)
 555      *  (b) RO in PL0 (ie UNDEF on write), RW in PL1 (PMUSERENR)
 556      *  (c) UNDEF in PL0 if PMUSERENR.EN==0, otherwise accessible (all others)
 557      * For the cases controlled by PMUSERENR we must set .access to PL0_RW
 558      * or PL0_RO as appropriate and then check PMUSERENR in the helper fn.
 559      */
 560     { .name = "PMCNTENSET", .cp = 15, .crn = 9, .crm = 12, .opc1 = 0, .opc2 = 1,
 561       .access = PL0_RW, .resetvalue = 0,
 562       .fieldoffset = offsetof(CPUARMState, cp15.c9_pmcnten),
 563       .readfn = pmreg_read, .writefn = pmcntenset_write,
 564       .raw_readfn = raw_read, .raw_writefn = raw_write },
 565     { .name = "PMCNTENCLR", .cp = 15, .crn = 9, .crm = 12, .opc1 = 0, .opc2 = 2,
 566       .access = PL0_RW, .fieldoffset = offsetof(CPUARMState, cp15.c9_pmcnten),
 567       .readfn = pmreg_read, .writefn = pmcntenclr_write,
 568       .type = ARM_CP_NO_MIGRATE },
 569     { .name = "PMOVSR", .cp = 15, .crn = 9, .crm = 12, .opc1 = 0, .opc2 = 3,
 570       .access = PL0_RW, .fieldoffset = offsetof(CPUARMState, cp15.c9_pmovsr),
 571       .readfn = pmreg_read, .writefn = pmovsr_write,
 572       .raw_readfn = raw_read, .raw_writefn = raw_write },
 573     /* Unimplemented so WI. Strictly speaking write accesses in PL0 should
 574      * respect PMUSERENR.
 575      */
 576     { .name = "PMSWINC", .cp = 15, .crn = 9, .crm = 12, .opc1 = 0, .opc2 = 4,
 577       .access = PL0_W, .type = ARM_CP_NOP },
 578     /* Since we don't implement any events, writing to PMSELR is UNPREDICTABLE.
 579      * We choose to RAZ/WI. XXX should respect PMUSERENR.
 580      */
 581     { .name = "PMSELR", .cp = 15, .crn = 9, .crm = 12, .opc1 = 0, .opc2 = 5,
 582       .access = PL0_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
 583     /* Unimplemented, RAZ/WI. XXX PMUSERENR */
 584     { .name = "PMCCNTR", .cp = 15, .crn = 9, .crm = 13, .opc1 = 0, .opc2 = 0,
 585       .access = PL0_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
 586     { .name = "PMXEVTYPER", .cp = 15, .crn = 9, .crm = 13, .opc1 = 0, .opc2 = 1,
 587       .access = PL0_RW,
 588       .fieldoffset = offsetof(CPUARMState, cp15.c9_pmxevtyper),
 589       .readfn = pmreg_read, .writefn = pmxevtyper_write,
 590       .raw_readfn = raw_read, .raw_writefn = raw_write },
 591     /* Unimplemented, RAZ/WI. XXX PMUSERENR */
 592     { .name = "PMXEVCNTR", .cp = 15, .crn = 9, .crm = 13, .opc1 = 0, .opc2 = 2,
 593       .access = PL0_RW, .type = ARM_CP_CONST, .resetvalue = 0 },
 594     { .name = "PMUSERENR", .cp = 15, .crn = 9, .crm = 14, .opc1 = 0, .opc2 = 0,
 595       .access = PL0_R | PL1_RW,
 596       .fieldoffset = offsetof(CPUARMState, cp15.c9_pmuserenr),
 597       .resetvalue = 0,
 598       .writefn = pmuserenr_write, .raw_writefn = raw_write },
 599     { .name = "PMINTENSET", .cp = 15, .crn = 9, .crm = 14, .opc1 = 0, .opc2 = 1,
 600       .access = PL1_RW,
 601       .fieldoffset = offsetof(CPUARMState, cp15.c9_pminten),
 602       .resetvalue = 0,
 603       .writefn = pmintenset_write, .raw_writefn = raw_write },
 604     { .name = "PMINTENCLR", .cp = 15, .crn = 9, .crm = 14, .opc1 = 0, .opc2 = 2,
 605       .access = PL1_RW, .type = ARM_CP_NO_MIGRATE,
 606       .fieldoffset = offsetof(CPUARMState, cp15.c9_pminten),
 607       .resetvalue = 0, .writefn = pmintenclr_write, },
 608     { .name = "SCR", .cp = 15, .crn = 1, .crm = 1, .opc1 = 0, .opc2 = 0,
 609       .access = PL1_RW, .fieldoffset = offsetof(CPUARMState, cp15.c1_scr),
 610       .resetvalue = 0, },
 611     { .name = "CCSIDR", .cp = 15, .crn = 0, .crm = 0, .opc1 = 1, .opc2 = 0,
 612       .access = PL1_R, .readfn = ccsidr_read, .type = ARM_CP_NO_MIGRATE },
 613     { .name = "CSSELR", .cp = 15, .crn = 0, .crm = 0, .opc1 = 2, .opc2 = 0,
 614       .access = PL1_RW, .fieldoffset = offsetof(CPUARMState, cp15.c0_cssel),
 615       .writefn = csselr_write, .resetvalue = 0 },
 616     /* Auxiliary ID register: this actually has an IMPDEF value but for now
 617      * just RAZ for all cores:
 618      */
 619     { .name = "AIDR", .cp = 15, .crn = 0, .crm = 0, .opc1 = 1, .opc2 = 7,
 620       .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = 0 },
 621     REGINFO_SENTINEL
 622 };
 623
 624 static int teecr_write(CPUARMState *env, const ARMCPRegInfo *ri, uint64_t value)
 625 {
 626     value &= 1;
 627     env->teecr = value;
 628     return 0;
 629 }
 630
 631 static int teehbr_read(CPUARMState *env, const ARMCPRegInfo *ri,
 632                        uint64_t *value)
 633 {
 634     /* This is a helper function because the user access rights
 635      * depend on the value of the TEECR.
 636      */
 637     if (arm_current_pl(env) == 0 && (env->teecr & 1)) {
 638         return EXCP_UDEF;
 639     }
 640     *value = env->teehbr;
 641     return 0;
 642 }
 643
 644 static int teehbr_write(CPUARMState *env, const ARMCPRegInfo *ri,
 645                         uint64_t value)
 646 {
 647     if (arm_current_pl(env) == 0 && (env->teecr & 1)) {
 648         return EXCP_UDEF;
 649     }
 650     env->teehbr = value;
 651     return 0;
 652 }
 653
 654 static const ARMCPRegInfo t2ee_cp_reginfo[] = {
 655     { .name = "TEECR", .cp = 14, .crn = 0, .crm = 0, .opc1 = 6, .opc2 = 0,
 656       .access = PL1_RW, .fieldoffset = offsetof(CPUARMState, teecr),
 657       .resetvalue = 0,
 658       .writefn = teecr_write },
 659     { .name = "TEEHBR", .cp = 14, .crn = 1, .crm = 0, .opc1 = 6, .opc2 = 0,
 660       .access = PL0_RW, .fieldoffset = offsetof(CPUARMState, teehbr),
 661       .resetvalue = 0, .raw_readfn = raw_read, .raw_writefn = raw_write,
 662       .readfn = teehbr_read, .writefn = teehbr_write },
 663     REGINFO_SENTINEL
 664 };
 665
 666 static const ARMCPRegInfo v6k_cp_reginfo[] = {
 667     { .name = "TPIDRURW", .cp = 15, .crn = 13, .crm = 0, .opc1 = 0, .opc2 = 2,
 668       .access = PL0_RW,
 669       .fieldoffset = offsetof(CPUARMState, cp15.c13_tls1),
 670       .resetvalue = 0 },
 671     { .name = "TPIDRURO", .cp = 15, .crn = 13, .crm = 0, .opc1 = 0, .opc2 = 3,
 672       .access = PL0_R|PL1_W,
 673       .fieldoffset = offsetof(CPUARMState, cp15.c13_tls2),
 674       .resetvalue = 0 },
 675     { .name = "TPIDRPRW", .cp = 15, .crn = 13, .crm = 0, .opc1 = 0, .opc2 = 4,
 676       .access = PL1_RW,
 677       .fieldoffset = offsetof(CPUARMState, cp15.c13_tls3),
 678       .resetvalue = 0 },
 679     REGINFO_SENTINEL
 680 };
 681
 682 static const ARMCPRegInfo generic_timer_cp_reginfo[] = {
 683     /* Dummy implementation: RAZ/WI the whole crn=14 space */
 684     { .name = "GENERIC_TIMER", .cp = 15, .crn = 14,
 685       .crm = CP_ANY, .opc1 = CP_ANY, .opc2 = CP_ANY,
 686       .access = PL1_RW, .type = ARM_CP_CONST | ARM_CP_NO_MIGRATE,
 687       .resetvalue = 0 },
 688     REGINFO_SENTINEL
 689 };
 690
 691 static int par_write(CPUARMState *env, const ARMCPRegInfo *ri, uint64_t value)
 692 {
 693     if (arm_feature(env, ARM_FEATURE_LPAE)) {
 694         env->cp15.c7_par = value;
 695     } else if (arm_feature(env, ARM_FEATURE_V7)) {
 696         env->cp15.c7_par = value & 0xfffff6ff;
 697     } else {
 698         env->cp15.c7_par = value & 0xfffff1ff;
 699     }
 700     return 0;
 701 }
 702
 703 #ifndef CONFIG_USER_ONLY
 704 /* get_phys_addr() isn't present for user-mode-only targets */
 705
 706 /* Return true if extended addresses are enabled, ie this is an
 707  * LPAE implementation and we are using the long-descriptor translation
 708  * table format because the TTBCR EAE bit is set.
 709  */
 710 static inline bool extended_addresses_enabled(CPUARMState *env)
 711 {
 712     return arm_feature(env, ARM_FEATURE_LPAE)
 713         && (env->cp15.c2_control & (1 << 31));
 714 }
 715
 716 static int ats_write(CPUARMState *env, const ARMCPRegInfo *ri, uint64_t value)
 717 {
 718     hwaddr phys_addr;
 719     target_ulong page_size;
 720     int prot;
 721     int ret, is_user = ri->opc2 & 2;
 722     int access_type = ri->opc2 & 1;
 723
 724     if (ri->opc2 & 4) {
 725         /* Other states are only available with TrustZone */
 726         return EXCP_UDEF;
 727     }
 728     ret = get_phys_addr(env, value, access_type, is_user,
 729                         &phys_addr, &prot, &page_size);
 730     if (extended_addresses_enabled(env)) {
 731         /* ret is a DFSR/IFSR value for the long descriptor
 732          * translation table format, but with WnR always clear.
 733          * Convert it to a 64-bit PAR.
 734          */
 735         uint64_t par64 = (1 << 11); /* LPAE bit always set */
 736         if (ret == 0) {
 737             par64 |= phys_addr & ~0xfffULL;
 738             /* We don't set the ATTR or SH fields in the PAR. */
 739         } else {
 740             par64 |= 1; /* F */
 741             par64 |= (ret & 0x3f) << 1; /* FS */
 742             /* Note that S2WLK and FSTAGE are always zero, because we don't
 743              * implement virtualization and therefore there can't be a stage 2
 744              * fault.
 745              */
 746         }
 747         env->cp15.c7_par = par64;
 748         env->cp15.c7_par_hi = par64 >> 32;
 749     } else {
 750         /* ret is a DFSR/IFSR value for the short descriptor
 751          * translation table format (with WnR always clear).
 752          * Convert it to a 32-bit PAR.
 753          */
 754         if (ret == 0) {
 755             /* We do not set any attribute bits in the PAR */
 756             if (page_size == (1 << 24)
 757                 && arm_feature(env, ARM_FEATURE_V7)) {
 758                 env->cp15.c7_par = (phys_addr & 0xff000000) | 1 << 1;
 759             } else {
 760                 env->cp15.c7_par = phys_addr & 0xfffff000;
 761             }
 762         } else {
 763             env->cp15.c7_par = ((ret & (10 << 1)) >> 5) |
 764                 ((ret & (12 << 1)) >> 6) |
 765                 ((ret & 0xf) << 1) | 1;
 766         }
 767         env->cp15.c7_par_hi = 0;
 768     }
 769     return 0;
 770 }
 771 #endif
 772
 773 static const ARMCPRegInfo vapa_cp_reginfo[] = {
 774     { .name = "PAR", .cp = 15, .crn = 7, .crm = 4, .opc1 = 0, .opc2 = 0,
 775       .access = PL1_RW, .resetvalue = 0,
 776       .fieldoffset = offsetof(CPUARMState, cp15.c7_par),
 777       .writefn = par_write },
 778 #ifndef CONFIG_USER_ONLY
 779     { .name = "ATS", .cp = 15, .crn = 7, .crm = 8, .opc1 = 0, .opc2 = CP_ANY,
 780       .access = PL1_W, .writefn = ats_write, .type = ARM_CP_NO_MIGRATE },
 781 #endif
 782     REGINFO_SENTINEL
 783 };
 784
 785 /* Return basic MPU access permission bits.  */
 786 static uint32_t simple_mpu_ap_bits(uint32_t val)
 787 {
 788     uint32_t ret;
 789     uint32_t mask;
 790     int i;
 791     ret = 0;
 792     mask = 3;
 793     for (i = 0; i < 16; i += 2) {
 794         ret |= (val >> i) & mask;
 795         mask <<= 2;
 796     }
 797     return ret;
 798 }
 799
 800 /* Pad basic MPU access permission bits to extended format.  */
 801 static uint32_t extended_mpu_ap_bits(uint32_t val)
 802 {
 803     uint32_t ret;
 804     uint32_t mask;
 805     int i;
 806     ret = 0;
 807     mask = 3;
 808     for (i = 0; i < 16; i += 2) {
 809         ret |= (val & mask) << i;
 810         mask <<= 2;
 811     }
 812     return ret;
 813 }
 814
 815 static int pmsav5_data_ap_write(CPUARMState *env, const ARMCPRegInfo *ri,
 816                                 uint64_t value)
 817 {
 818     env->cp15.c5_data = extended_mpu_ap_bits(value);
 819     return 0;
 820 }
 821
 822 static int pmsav5_data_ap_read(CPUARMState *env, const ARMCPRegInfo *ri,
 823                                uint64_t *value)
 824 {
 825     *value = simple_mpu_ap_bits(env->cp15.c5_data);
 826     return 0;
 827 }
 828
 829 static int pmsav5_insn_ap_write(CPUARMState *env, const ARMCPRegInfo *ri,
 830                                 uint64_t value)
 831 {
 832     env->cp15.c5_insn = extended_mpu_ap_bits(value);
 833     return 0;
 834 }
 835
 836 static int pmsav5_insn_ap_read(CPUARMState *env, const ARMCPRegInfo *ri,
 837                                uint64_t *value)
 838 {
 839     *value = simple_mpu_ap_bits(env->cp15.c5_insn);
 840     return 0;
 841 }
 842
 843 static int arm946_prbs_read(CPUARMState *env, const ARMCPRegInfo *ri,
 844                             uint64_t *value)
 845 {
 846     if (ri->crm >= 8) {
 847         return EXCP_UDEF;
 848     }
 849     *value = env->cp15.c6_region[ri->crm];
 850     return 0;
 851 }
 852
 853 static int arm946_prbs_write(CPUARMState *env, const ARMCPRegInfo *ri,
 854                              uint64_t value)
 855 {
 856     if (ri->crm >= 8) {
 857         return EXCP_UDEF;
 858     }
 859     env->cp15.c6_region[ri->crm] = value;
 860     return 0;
 861 }
 862
 863 static const ARMCPRegInfo pmsav5_cp_reginfo[] = {
 864     { .name = "DATA_AP", .cp = 15, .crn = 5, .crm = 0, .opc1 = 0, .opc2 = 0,
 865       .access = PL1_RW, .type = ARM_CP_NO_MIGRATE,
 866       .fieldoffset = offsetof(CPUARMState, cp15.c5_data), .resetvalue = 0,
 867       .readfn = pmsav5_data_ap_read, .writefn = pmsav5_data_ap_write, },
 868     { .name = "INSN_AP", .cp = 15, .crn = 5, .crm = 0, .opc1 = 0, .opc2 = 1,
 869       .access = PL1_RW, .type = ARM_CP_NO_MIGRATE,
 870       .fieldoffset = offsetof(CPUARMState, cp15.c5_insn), .resetvalue = 0,
 871       .readfn = pmsav5_insn_ap_read, .writefn = pmsav5_insn_ap_write, },
 872     { .name = "DATA_EXT_AP", .cp = 15, .crn = 5, .crm = 0, .opc1 = 0, .opc2 = 2,
 873       .access = PL1_RW,
 874       .fieldoffset = offsetof(CPUARMState, cp15.c5_data), .resetvalue = 0, },
 875     { .name = "INSN_EXT_AP", .cp = 15, .crn = 5, .crm = 0, .opc1 = 0, .opc2 = 3,
 876       .access = PL1_RW,
 877       .fieldoffset = offsetof(CPUARMState, cp15.c5_insn), .resetvalue = 0, },
 878     { .name = "DCACHE_CFG", .cp = 15, .crn = 2, .crm = 0, .opc1 = 0, .opc2 = 0,
 879       .access = PL1_RW,
 880       .fieldoffset = offsetof(CPUARMState, cp15.c2_data), .resetvalue = 0, },
 881     { .name = "ICACHE_CFG", .cp = 15, .crn = 2, .crm = 0, .opc1 = 0, .opc2 = 1,
 882       .access = PL1_RW,
 883       .fieldoffset = offsetof(CPUARMState, cp15.c2_insn), .resetvalue = 0, },
 884     /* Protection region base and size registers */
 885     { .name = "946_PRBS", .cp = 15, .crn = 6, .crm = CP_ANY, .opc1 = 0,
 886       .opc2 = CP_ANY, .access = PL1_RW,
 887       .readfn = arm946_prbs_read, .writefn = arm946_prbs_write, },
 888     REGINFO_SENTINEL
 889 };
 890
 891 static int vmsa_ttbcr_raw_write(CPUARMState *env, const ARMCPRegInfo *ri,
 892                                 uint64_t value)
 893 {
 894     if (arm_feature(env, ARM_FEATURE_LPAE)) {
 895         value &= ~((7 << 19) | (3 << 14) | (0xf << 3));
 896     } else {
 897         value &= 7;
 898     }
 899     /* Note that we always calculate c2_mask and c2_base_mask, but
 900      * they are only used for short-descriptor tables (ie if EAE is 0);
 901      * for long-descriptor tables the TTBCR fields are used differently
 902      * and the c2_mask and c2_base_mask values are meaningless.
 903      */
 904     env->cp15.c2_control = value;
 905     env->cp15.c2_mask = ~(((uint32_t)0xffffffffu) >> value);
 906     env->cp15.c2_base_mask = ~((uint32_t)0x3fffu >> value);
 907     return 0;
 908 }
 909
 910 static int vmsa_ttbcr_write(CPUARMState *env, const ARMCPRegInfo *ri,
 911                             uint64_t value)
 912 {
 913     if (arm_feature(env, ARM_FEATURE_LPAE)) {
 914         /* With LPAE the TTBCR could result in a change of ASID
 915          * via the TTBCR.A1 bit, so do a TLB flush.
 916          */
 917         tlb_flush(env, 1);
 918     }
 919     return vmsa_ttbcr_raw_write(env, ri, value);
 920 }
 921
 922 static void vmsa_ttbcr_reset(CPUARMState *env, const ARMCPRegInfo *ri)
 923 {
 924     env->cp15.c2_base_mask = 0xffffc000u;
 925     env->cp15.c2_control = 0;
 926     env->cp15.c2_mask = 0;
 927 }
 928
 929 static const ARMCPRegInfo vmsa_cp_reginfo[] = {
 930     { .name = "DFSR", .cp = 15, .crn = 5, .crm = 0, .opc1 = 0, .opc2 = 0,
 931       .access = PL1_RW,
 932       .fieldoffset = offsetof(CPUARMState, cp15.c5_data), .resetvalue = 0, },
 933     { .name = "IFSR", .cp = 15, .crn = 5, .crm = 0, .opc1 = 0, .opc2 = 1,
 934       .access = PL1_RW,
 935       .fieldoffset = offsetof(CPUARMState, cp15.c5_insn), .resetvalue = 0, },
 936     { .name = "TTBR0", .cp = 15, .crn = 2, .crm = 0, .opc1 = 0, .opc2 = 0,
 937       .access = PL1_RW,
 938       .fieldoffset = offsetof(CPUARMState, cp15.c2_base0), .resetvalue = 0, },
 939     { .name = "TTBR1", .cp = 15, .crn = 2, .crm = 0, .opc1 = 0, .opc2 = 1,
 940       .access = PL1_RW,
 941       .fieldoffset = offsetof(CPUARMState, cp15.c2_base1), .resetvalue = 0, },
 942     { .name = "TTBCR", .cp = 15, .crn = 2, .crm = 0, .opc1 = 0, .opc2 = 2,
 943       .access = PL1_RW, .writefn = vmsa_ttbcr_write,
 944       .resetfn = vmsa_ttbcr_reset, .raw_writefn = vmsa_ttbcr_raw_write,
 945       .fieldoffset = offsetof(CPUARMState, cp15.c2_control) },
 946     { .name = "DFAR", .cp = 15, .crn = 6, .crm = 0, .opc1 = 0, .opc2 = 0,
 947       .access = PL1_RW, .fieldoffset = offsetof(CPUARMState, cp15.c6_data),
 948       .resetvalue = 0, },
 949     REGINFO_SENTINEL
 950 };
 951
 952 static int omap_ticonfig_write(CPUARMState *env, const ARMCPRegInfo *ri,
 953                                uint64_t value)
 954 {
 955     env->cp15.c15_ticonfig = value & 0xe7;
 956     /* The OS_TYPE bit in this register changes the reported CPUID! */
 957     env->cp15.c0_cpuid = (value & (1 << 5)) ?
 958         ARM_CPUID_TI915T : ARM_CPUID_TI925T;
 959     return 0;
 960 }
 961
 962 static int omap_threadid_write(CPUARMState *env, const ARMCPRegInfo *ri,
 963                                uint64_t value)
 964 {
 965     env->cp15.c15_threadid = value & 0xffff;
 966     return 0;
 967 }
 968
 969 static int omap_wfi_write(CPUARMState *env, const ARMCPRegInfo *ri,
 970                           uint64_t value)
 971 {
 972     /* Wait-for-interrupt (deprecated) */
 973     cpu_interrupt(CPU(arm_env_get_cpu(env)), CPU_INTERRUPT_HALT);
 974     return 0;
 975 }
 976
 977 static int omap_cachemaint_write(CPUARMState *env, const ARMCPRegInfo *ri,
 978                                  uint64_t value)
 979 {
 980     /* On OMAP there are registers indicating the max/min index of dcache lines
 981      * containing a dirty line; cache flush operations have to reset these.
 982      */
 983     env->cp15.c15_i_max = 0x000;
 984     env->cp15.c15_i_min = 0xff0;
 985     return 0;
 986 }
 987
 988 static const ARMCPRegInfo omap_cp_reginfo[] = {
 989     { .name = "DFSR", .cp = 15, .crn = 5, .crm = CP_ANY,
 990       .opc1 = CP_ANY, .opc2 = CP_ANY, .access = PL1_RW, .type = ARM_CP_OVERRIDE,
 991       .fieldoffset = offsetof(CPUARMState, cp15.c5_data), .resetvalue = 0, },
 992     { .name = "", .cp = 15, .crn = 15, .crm = 0, .opc1 = 0, .opc2 = 0,
 993       .access = PL1_RW, .type = ARM_CP_NOP },
 994     { .name = "TICONFIG", .cp = 15, .crn = 15, .crm = 1, .opc1 = 0, .opc2 = 0,
 995       .access = PL1_RW,
 996       .fieldoffset = offsetof(CPUARMState, cp15.c15_ticonfig), .resetvalue = 0,
 997       .writefn = omap_ticonfig_write },
 998     { .name = "IMAX", .cp = 15, .crn = 15, .crm = 2, .opc1 = 0, .opc2 = 0,
 999       .access = PL1_RW,
1000       .fieldoffset = offsetof(CPUARMState, cp15.c15_i_max), .resetvalue = 0, },
1001     { .name = "IMIN", .cp = 15, .crn = 15, .crm = 3, .opc1 = 0, .opc2 = 0,
1002       .access = PL1_RW, .resetvalue = 0xff0,
1003       .fieldoffset = offsetof(CPUARMState, cp15.c15_i_min) },
1004     { .name = "THREADID", .cp = 15, .crn = 15, .crm = 4, .opc1 = 0, .opc2 = 0,
1005       .access = PL1_RW,
1006       .fieldoffset = offsetof(CPUARMState, cp15.c15_threadid), .resetvalue = 0,
1007       .writefn = omap_threadid_write },
1008     { .name = "TI925T_STATUS", .cp = 15, .crn = 15,
1009       .crm = 8, .opc1 = 0, .opc2 = 0, .access = PL1_RW,
1010       .type = ARM_CP_NO_MIGRATE,
1011       .readfn = arm_cp_read_zero, .writefn = omap_wfi_write, },
1012     /* TODO: Peripheral port remap register:
1013      * On OMAP2 mcr p15, 0, rn, c15, c2, 4 sets up the interrupt controller
1014      * base address at $rn & ~0xfff and map size of 0x200 << ($rn & 0xfff),
1015      * when MMU is off.
1016      */
1017     { .name = "OMAP_CACHEMAINT", .cp = 15, .crn = 7, .crm = CP_ANY,
1018       .opc1 = 0, .opc2 = CP_ANY, .access = PL1_W,
1019       .type = ARM_CP_OVERRIDE | ARM_CP_NO_MIGRATE,
1020       .writefn = omap_cachemaint_write },
1021     { .name = "C9", .cp = 15, .crn = 9,
1022       .crm = CP_ANY, .opc1 = CP_ANY, .opc2 = CP_ANY, .access = PL1_RW,
1023       .type = ARM_CP_CONST | ARM_CP_OVERRIDE, .resetvalue = 0 },
1024     REGINFO_SENTINEL
1025 };
1026
1027 static int xscale_cpar_write(CPUARMState *env, const ARMCPRegInfo *ri,
1028                              uint64_t value)
1029 {
1030     value &= 0x3fff;
1031     if (env->cp15.c15_cpar != value) {
1032         /* Changes cp0 to cp13 behavior, so needs a TB flush.  */
1033         tb_flush(env);
1034         env->cp15.c15_cpar = value;
1035     }
1036     return 0;
1037 }
1038
1039 static const ARMCPRegInfo xscale_cp_reginfo[] = {
1040     { .name = "XSCALE_CPAR",
1041       .cp = 15, .crn = 15, .crm = 1, .opc1 = 0, .opc2 = 0, .access = PL1_RW,
1042       .fieldoffset = offsetof(CPUARMState, cp15.c15_cpar), .resetvalue = 0,
1043       .writefn = xscale_cpar_write, },
1044     { .name = "XSCALE_AUXCR",
1045       .cp = 15, .crn = 1, .crm = 0, .opc1 = 0, .opc2 = 1, .access = PL1_RW,
1046       .fieldoffset = offsetof(CPUARMState, cp15.c1_xscaleauxcr),
1047       .resetvalue = 0, },
1048     REGINFO_SENTINEL
1049 };
1050
1051 static const ARMCPRegInfo dummy_c15_cp_reginfo[] = {
1052     /* RAZ/WI the whole crn=15 space, when we don't have a more specific
1053      * implementation of this implementation-defined space.
1054      * Ideally this should eventually disappear in favour of actually
1055      * implementing the correct behaviour for all cores.
1056      */
1057     { .name = "C15_IMPDEF", .cp = 15, .crn = 15,
1058       .crm = CP_ANY, .opc1 = CP_ANY, .opc2 = CP_ANY,
1059       .access = PL1_RW, .type = ARM_CP_CONST | ARM_CP_NO_MIGRATE,
1060       .resetvalue = 0 },
1061     REGINFO_SENTINEL
1062 };
1063
1064 static const ARMCPRegInfo cache_dirty_status_cp_reginfo[] = {
1065     /* Cache status: RAZ because we have no cache so it's always clean */
1066     { .name = "CDSR", .cp = 15, .crn = 7, .crm = 10, .opc1 = 0, .opc2 = 6,
1067       .access = PL1_R, .type = ARM_CP_CONST | ARM_CP_NO_MIGRATE,
1068       .resetvalue = 0 },
1069     REGINFO_SENTINEL
1070 };
1071
1072 static const ARMCPRegInfo cache_block_ops_cp_reginfo[] = {
1073     /* We never have a a block transfer operation in progress */
1074     { .name = "BXSR", .cp = 15, .crn = 7, .crm = 12, .opc1 = 0, .opc2 = 4,
1075       .access = PL0_R, .type = ARM_CP_CONST | ARM_CP_NO_MIGRATE,
1076       .resetvalue = 0 },
1077     /* The cache ops themselves: these all NOP for QEMU */
1078     { .name = "IICR", .cp = 15, .crm = 5, .opc1 = 0,
1079       .access = PL1_W, .type = ARM_CP_NOP|ARM_CP_64BIT },
1080     { .name = "IDCR", .cp = 15, .crm = 6, .opc1 = 0,
1081       .access = PL1_W, .type = ARM_CP_NOP|ARM_CP_64BIT },
1082     { .name = "CDCR", .cp = 15, .crm = 12, .opc1 = 0,
1083       .access = PL0_W, .type = ARM_CP_NOP|ARM_CP_64BIT },
1084     { .name = "PIR", .cp = 15, .crm = 12, .opc1 = 1,
1085       .access = PL0_W, .type = ARM_CP_NOP|ARM_CP_64BIT },
1086     { .name = "PDR", .cp = 15, .crm = 12, .opc1 = 2,
1087       .access = PL0_W, .type = ARM_CP_NOP|ARM_CP_64BIT },
1088     { .name = "CIDCR", .cp = 15, .crm = 14, .opc1 = 0,
1089       .access = PL1_W, .type = ARM_CP_NOP|ARM_CP_64BIT },
1090     REGINFO_SENTINEL
1091 };
1092
1093 static const ARMCPRegInfo cache_test_clean_cp_reginfo[] = {
1094     /* The cache test-and-clean instructions always return (1 << 30)
1095      * to indicate that there are no dirty cache lines.
1096      */
1097     { .name = "TC_DCACHE", .cp = 15, .crn = 7, .crm = 10, .opc1 = 0, .opc2 = 3,
1098       .access = PL0_R, .type = ARM_CP_CONST | ARM_CP_NO_MIGRATE,
1099       .resetvalue = (1 << 30) },
1100     { .name = "TCI_DCACHE", .cp = 15, .crn = 7, .crm = 14, .opc1 = 0, .opc2 = 3,
1101       .access = PL0_R, .type = ARM_CP_CONST | ARM_CP_NO_MIGRATE,
1102       .resetvalue = (1 << 30) },
1103     REGINFO_SENTINEL
1104 };
1105
1106 static const ARMCPRegInfo strongarm_cp_reginfo[] = {
1107     /* Ignore ReadBuffer accesses */
1108     { .name = "C9_READBUFFER", .cp = 15, .crn = 9,
1109       .crm = CP_ANY, .opc1 = CP_ANY, .opc2 = CP_ANY,
1110       .access = PL1_RW, .resetvalue = 0,
1111       .type = ARM_CP_CONST | ARM_CP_OVERRIDE | ARM_CP_NO_MIGRATE },
1112     REGINFO_SENTINEL
1113 };
1114
1115 static int mpidr_read(CPUARMState *env, const ARMCPRegInfo *ri,
1116                       uint64_t *value)
1117 {
1118     CPUState *cs = CPU(arm_env_get_cpu(env));
1119     uint32_t mpidr = cs->cpu_index;
1120     /* We don't support setting cluster ID ([8..11])
1121      * so these bits always RAZ.
1122      */
1123     if (arm_feature(env, ARM_FEATURE_V7MP)) {
1124         mpidr |= (1 << 31);
1125         /* Cores which are uniprocessor (non-coherent)
1126          * but still implement the MP extensions set
1127          * bit 30. (For instance, A9UP.) However we do
1128          * not currently model any of those cores.
1129          */
1130     }
1131     *value = mpidr;
1132     return 0;
1133 }
1134
1135 static const ARMCPRegInfo mpidr_cp_reginfo[] = {
1136     { .name = "MPIDR", .cp = 15, .crn = 0, .crm = 0, .opc1 = 0, .opc2 = 5,
1137       .access = PL1_R, .readfn = mpidr_read, .type = ARM_CP_NO_MIGRATE },
1138     REGINFO_SENTINEL
1139 };
1140
1141 static int par64_read(CPUARMState *env, const ARMCPRegInfo *ri, uint64_t *value)
1142 {
1143     *value = ((uint64_t)env->cp15.c7_par_hi << 32) | env->cp15.c7_par;
1144     return 0;
1145 }
1146
1147 static int par64_write(CPUARMState *env, const ARMCPRegInfo *ri, uint64_t value)
1148 {
1149     env->cp15.c7_par_hi = value >> 32;
1150     env->cp15.c7_par = value;
1151     return 0;
1152 }
1153
1154 static void par64_reset(CPUARMState *env, const ARMCPRegInfo *ri)
1155 {
1156     env->cp15.c7_par_hi = 0;
1157     env->cp15.c7_par = 0;
1158 }
1159
1160 static int ttbr064_read(CPUARMState *env, const ARMCPRegInfo *ri,
1161                         uint64_t *value)
1162 {
1163     *value = ((uint64_t)env->cp15.c2_base0_hi << 32) | env->cp15.c2_base0;
1164     return 0;
1165 }
1166
1167 static int ttbr064_raw_write(CPUARMState *env, const ARMCPRegInfo *ri,
1168                              uint64_t value)
1169 {
1170     env->cp15.c2_base0_hi = value >> 32;
1171     env->cp15.c2_base0 = value;
1172     return 0;
1173 }
1174
1175 static int ttbr064_write(CPUARMState *env, const ARMCPRegInfo *ri,
1176                          uint64_t value)
1177 {
1178     /* Writes to the 64 bit format TTBRs may change the ASID */
1179     tlb_flush(env, 1);
1180     return ttbr064_raw_write(env, ri, value);
1181 }
1182
1183 static void ttbr064_reset(CPUARMState *env, const ARMCPRegInfo *ri)
1184 {
1185     env->cp15.c2_base0_hi = 0;
1186     env->cp15.c2_base0 = 0;
1187 }
1188
1189 static int ttbr164_read(CPUARMState *env, const ARMCPRegInfo *ri,
1190                         uint64_t *value)
1191 {
1192     *value = ((uint64_t)env->cp15.c2_base1_hi << 32) | env->cp15.c2_base1;
1193     return 0;
1194 }
1195
1196 static int ttbr164_write(CPUARMState *env, const ARMCPRegInfo *ri,
1197                          uint64_t value)
1198 {
1199     env->cp15.c2_base1_hi = value >> 32;
1200     env->cp15.c2_base1 = value;
1201     return 0;
1202 }
1203
1204 static void ttbr164_reset(CPUARMState *env, const ARMCPRegInfo *ri)
1205 {
1206     env->cp15.c2_base1_hi = 0;
1207     env->cp15.c2_base1 = 0;
1208 }
1209
1210 static const ARMCPRegInfo lpae_cp_reginfo[] = {
1211     /* NOP AMAIR0/1: the override is because these clash with the rather
1212      * broadly specified TLB_LOCKDOWN entry in the generic cp_reginfo.
1213      */
1214     { .name = "AMAIR0", .cp = 15, .crn = 10, .crm = 3, .opc1 = 0, .opc2 = 0,
1215       .access = PL1_RW, .type = ARM_CP_CONST | ARM_CP_OVERRIDE,
1216       .resetvalue = 0 },
1217     { .name = "AMAIR1", .cp = 15, .crn = 10, .crm = 3, .opc1 = 0, .opc2 = 1,
1218       .access = PL1_RW, .type = ARM_CP_CONST | ARM_CP_OVERRIDE,
1219       .resetvalue = 0 },
1220     /* 64 bit access versions of the (dummy) debug registers */
1221     { .name = "DBGDRAR", .cp = 14, .crm = 1, .opc1 = 0,
1222       .access = PL0_R, .type = ARM_CP_CONST|ARM_CP_64BIT, .resetvalue = 0 },
1223     { .name = "DBGDSAR", .cp = 14, .crm = 2, .opc1 = 0,
1224       .access = PL0_R, .type = ARM_CP_CONST|ARM_CP_64BIT, .resetvalue = 0 },
1225     { .name = "PAR", .cp = 15, .crm = 7, .opc1 = 0,
1226       .access = PL1_RW, .type = ARM_CP_64BIT,
1227       .readfn = par64_read, .writefn = par64_write, .resetfn = par64_reset },
1228     { .name = "TTBR0", .cp = 15, .crm = 2, .opc1 = 0,
1229       .access = PL1_RW, .type = ARM_CP_64BIT, .readfn = ttbr064_read,
1230       .writefn = ttbr064_write, .raw_writefn = ttbr064_raw_write,
1231       .resetfn = ttbr064_reset },
1232     { .name = "TTBR1", .cp = 15, .crm = 2, .opc1 = 1,
1233       .access = PL1_RW, .type = ARM_CP_64BIT, .readfn = ttbr164_read,
1234       .writefn = ttbr164_write, .resetfn = ttbr164_reset },
1235     REGINFO_SENTINEL
1236 };
1237
1238 static int sctlr_write(CPUARMState *env, const ARMCPRegInfo *ri, uint64_t value)
1239 {
1240     env->cp15.c1_sys = value;
1241     /* ??? Lots of these bits are not implemented.  */
1242     /* This may enable/disable the MMU, so do a TLB flush.  */
1243     tlb_flush(env, 1);
1244     return 0;
1245 }
1246
1247 void register_cp_regs_for_features(ARMCPU *cpu)
1248 {
1249     /* Register all the coprocessor registers based on feature bits */
1250     CPUARMState *env = &cpu->env;
1251     if (arm_feature(env, ARM_FEATURE_M)) {
1252         /* M profile has no coprocessor registers */
1253         return;
1254     }
1255
1256     define_arm_cp_regs(cpu, cp_reginfo);
1257     if (arm_feature(env, ARM_FEATURE_V6)) {
1258         /* The ID registers all have impdef reset values */
1259         ARMCPRegInfo v6_idregs[] = {
1260             { .name = "ID_PFR0", .cp = 15, .crn = 0, .crm = 1,
1261               .opc1 = 0, .opc2 = 0, .access = PL1_R, .type = ARM_CP_CONST,
1262               .resetvalue = cpu->id_pfr0 },
1263             { .name = "ID_PFR1", .cp = 15, .crn = 0, .crm = 1,
1264               .opc1 = 0, .opc2 = 1, .access = PL1_R, .type = ARM_CP_CONST,
1265               .resetvalue = cpu->id_pfr1 },
1266             { .name = "ID_DFR0", .cp = 15, .crn = 0, .crm = 1,
1267               .opc1 = 0, .opc2 = 2, .access = PL1_R, .type = ARM_CP_CONST,
1268               .resetvalue = cpu->id_dfr0 },
1269             { .name = "ID_AFR0", .cp = 15, .crn = 0, .crm = 1,
1270               .opc1 = 0, .opc2 = 3, .access = PL1_R, .type = ARM_CP_CONST,
1271               .resetvalue = cpu->id_afr0 },
1272             { .name = "ID_MMFR0", .cp = 15, .crn = 0, .crm = 1,
1273               .opc1 = 0, .opc2 = 4, .access = PL1_R, .type = ARM_CP_CONST,
1274               .resetvalue = cpu->id_mmfr0 },
1275             { .name = "ID_MMFR1", .cp = 15, .crn = 0, .crm = 1,
1276               .opc1 = 0, .opc2 = 5, .access = PL1_R, .type = ARM_CP_CONST,
1277               .resetvalue = cpu->id_mmfr1 },
1278             { .name = "ID_MMFR2", .cp = 15, .crn = 0, .crm = 1,
1279               .opc1 = 0, .opc2 = 6, .access = PL1_R, .type = ARM_CP_CONST,
1280               .resetvalue = cpu->id_mmfr2 },
1281             { .name = "ID_MMFR3", .cp = 15, .crn = 0, .crm = 1,
1282               .opc1 = 0, .opc2 = 7, .access = PL1_R, .type = ARM_CP_CONST,
1283               .resetvalue = cpu->id_mmfr3 },
1284             { .name = "ID_ISAR0", .cp = 15, .crn = 0, .crm = 2,
1285               .opc1 = 0, .opc2 = 0, .access = PL1_R, .type = ARM_CP_CONST,
1286               .resetvalue = cpu->id_isar0 },
1287             { .name = "ID_ISAR1", .cp = 15, .crn = 0, .crm = 2,
1288               .opc1 = 0, .opc2 = 1, .access = PL1_R, .type = ARM_CP_CONST,
1289               .resetvalue = cpu->id_isar1 },
1290             { .name = "ID_ISAR2", .cp = 15, .crn = 0, .crm = 2,
1291               .opc1 = 0, .opc2 = 2, .access = PL1_R, .type = ARM_CP_CONST,
1292               .resetvalue = cpu->id_isar2 },
1293             { .name = "ID_ISAR3", .cp = 15, .crn = 0, .crm = 2,
1294               .opc1 = 0, .opc2 = 3, .access = PL1_R, .type = ARM_CP_CONST,
1295               .resetvalue = cpu->id_isar3 },
1296             { .name = "ID_ISAR4", .cp = 15, .crn = 0, .crm = 2,
1297               .opc1 = 0, .opc2 = 4, .access = PL1_R, .type = ARM_CP_CONST,
1298               .resetvalue = cpu->id_isar4 },
1299             { .name = "ID_ISAR5", .cp = 15, .crn = 0, .crm = 2,
1300               .opc1 = 0, .opc2 = 5, .access = PL1_R, .type = ARM_CP_CONST,
1301               .resetvalue = cpu->id_isar5 },
1302             /* 6..7 are as yet unallocated and must RAZ */
1303             { .name = "ID_ISAR6", .cp = 15, .crn = 0, .crm = 2,
1304               .opc1 = 0, .opc2 = 6, .access = PL1_R, .type = ARM_CP_CONST,
1305               .resetvalue = 0 },
1306             { .name = "ID_ISAR7", .cp = 15, .crn = 0, .crm = 2,
1307               .opc1 = 0, .opc2 = 7, .access = PL1_R, .type = ARM_CP_CONST,
1308               .resetvalue = 0 },
1309             REGINFO_SENTINEL
1310         };
1311         define_arm_cp_regs(cpu, v6_idregs);
1312         define_arm_cp_regs(cpu, v6_cp_reginfo);
1313     } else {
1314         define_arm_cp_regs(cpu, not_v6_cp_reginfo);
1315     }
1316     if (arm_feature(env, ARM_FEATURE_V6K)) {
1317         define_arm_cp_regs(cpu, v6k_cp_reginfo);
1318     }
1319     if (arm_feature(env, ARM_FEATURE_V7)) {
1320         /* v7 performance monitor control register: same implementor
1321          * field as main ID register, and we implement no event counters.
1322          */
1323         ARMCPRegInfo pmcr = {
1324             .name = "PMCR", .cp = 15, .crn = 9, .crm = 12, .opc1 = 0, .opc2 = 0,
1325             .access = PL0_RW, .resetvalue = cpu->midr & 0xff000000,
1326             .fieldoffset = offsetof(CPUARMState, cp15.c9_pmcr),
1327             .readfn = pmreg_read, .writefn = pmcr_write,
1328             .raw_readfn = raw_read, .raw_writefn = raw_write,
1329         };
1330         ARMCPRegInfo clidr = {
1331             .name = "CLIDR", .cp = 15, .crn = 0, .crm = 0, .opc1 = 1, .opc2 = 1,
1332             .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = cpu->clidr
1333         };
1334         define_one_arm_cp_reg(cpu, &pmcr);
1335         define_one_arm_cp_reg(cpu, &clidr);
1336         define_arm_cp_regs(cpu, v7_cp_reginfo);
1337     } else {
1338         define_arm_cp_regs(cpu, not_v7_cp_reginfo);
1339     }
1340     if (arm_feature(env, ARM_FEATURE_MPU)) {
1341         /* These are the MPU registers prior to PMSAv6. Any new
1342          * PMSA core later than the ARM946 will require that we
1343          * implement the PMSAv6 or PMSAv7 registers, which are
1344          * completely different.
1345          */
1346         assert(!arm_feature(env, ARM_FEATURE_V6));
1347         define_arm_cp_regs(cpu, pmsav5_cp_reginfo);
1348     } else {
1349         define_arm_cp_regs(cpu, vmsa_cp_reginfo);
1350     }
1351     if (arm_feature(env, ARM_FEATURE_THUMB2EE)) {
1352         define_arm_cp_regs(cpu, t2ee_cp_reginfo);
1353     }
1354     if (arm_feature(env, ARM_FEATURE_GENERIC_TIMER)) {
1355         define_arm_cp_regs(cpu, generic_timer_cp_reginfo);
1356     }
1357     if (arm_feature(env, ARM_FEATURE_VAPA)) {
1358         define_arm_cp_regs(cpu, vapa_cp_reginfo);
1359     }
1360     if (arm_feature(env, ARM_FEATURE_CACHE_TEST_CLEAN)) {
1361         define_arm_cp_regs(cpu, cache_test_clean_cp_reginfo);
1362     }
1363     if (arm_feature(env, ARM_FEATURE_CACHE_DIRTY_REG)) {
1364         define_arm_cp_regs(cpu, cache_dirty_status_cp_reginfo);
1365     }
1366     if (arm_feature(env, ARM_FEATURE_CACHE_BLOCK_OPS)) {
1367         define_arm_cp_regs(cpu, cache_block_ops_cp_reginfo);
1368     }
1369     if (arm_feature(env, ARM_FEATURE_OMAPCP)) {
1370         define_arm_cp_regs(cpu, omap_cp_reginfo);
1371     }
1372     if (arm_feature(env, ARM_FEATURE_STRONGARM)) {
1373         define_arm_cp_regs(cpu, strongarm_cp_reginfo);
1374     }
1375     if (arm_feature(env, ARM_FEATURE_XSCALE)) {
1376         define_arm_cp_regs(cpu, xscale_cp_reginfo);
1377     }
1378     if (arm_feature(env, ARM_FEATURE_DUMMY_C15_REGS)) {
1379         define_arm_cp_regs(cpu, dummy_c15_cp_reginfo);
1380     }
1381     if (arm_feature(env, ARM_FEATURE_LPAE)) {
1382         define_arm_cp_regs(cpu, lpae_cp_reginfo);
1383     }
1384     /* Slightly awkwardly, the OMAP and StrongARM cores need all of
1385      * cp15 crn=0 to be writes-ignored, whereas for other cores they should
1386      * be read-only (ie write causes UNDEF exception).
1387      */
1388     {
1389         ARMCPRegInfo id_cp_reginfo[] = {
1390             /* Note that the MIDR isn't a simple constant register because
1391              * of the TI925 behaviour where writes to another register can
1392              * cause the MIDR value to change.
1393              *
1394              * Unimplemented registers in the c15 0 0 0 space default to
1395              * MIDR. Define MIDR first as this entire space, then CTR, TCMTR
1396              * and friends override accordingly.
1397              */
1398             { .name = "MIDR",
1399               .cp = 15, .crn = 0, .crm = 0, .opc1 = 0, .opc2 = CP_ANY,
1400               .access = PL1_R, .resetvalue = cpu->midr,
1401               .writefn = arm_cp_write_ignore, .raw_writefn = raw_write,
1402               .fieldoffset = offsetof(CPUARMState, cp15.c0_cpuid),
1403               .type = ARM_CP_OVERRIDE },
1404             { .name = "CTR",
1405               .cp = 15, .crn = 0, .crm = 0, .opc1 = 0, .opc2 = 1,
1406               .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = cpu->ctr },
1407             { .name = "TCMTR",
1408               .cp = 15, .crn = 0, .crm = 0, .opc1 = 0, .opc2 = 2,
1409               .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = 0 },
1410             { .name = "TLBTR",
1411               .cp = 15, .crn = 0, .crm = 0, .opc1 = 0, .opc2 = 3,
1412               .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = 0 },
1413             /* crn = 0 op1 = 0 crm = 3..7 : currently unassigned; we RAZ. */
1414             { .name = "DUMMY",
1415               .cp = 15, .crn = 0, .crm = 3, .opc1 = 0, .opc2 = CP_ANY,
1416               .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = 0 },
1417             { .name = "DUMMY",
1418               .cp = 15, .crn = 0, .crm = 4, .opc1 = 0, .opc2 = CP_ANY,
1419               .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = 0 },
1420             { .name = "DUMMY",
1421               .cp = 15, .crn = 0, .crm = 5, .opc1 = 0, .opc2 = CP_ANY,
1422               .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = 0 },
1423             { .name = "DUMMY",
1424               .cp = 15, .crn = 0, .crm = 6, .opc1 = 0, .opc2 = CP_ANY,
1425               .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = 0 },
1426             { .name = "DUMMY",
1427               .cp = 15, .crn = 0, .crm = 7, .opc1 = 0, .opc2 = CP_ANY,
1428               .access = PL1_R, .type = ARM_CP_CONST, .resetvalue = 0 },
1429             REGINFO_SENTINEL
1430         };
1431         ARMCPRegInfo crn0_wi_reginfo = {
1432             .name = "CRN0_WI", .cp = 15, .crn = 0, .crm = CP_ANY,
1433             .opc1 = CP_ANY, .opc2 = CP_ANY, .access = PL1_W,
1434             .type = ARM_CP_NOP | ARM_CP_OVERRIDE
1435         };
1436         if (arm_feature(env, ARM_FEATURE_OMAPCP) ||
1437             arm_feature(env, ARM_FEATURE_STRONGARM)) {
1438             ARMCPRegInfo *r;
1439             /* Register the blanket "writes ignored" value first to cover the
1440              * whole space. Then update the specific ID registers to allow write
1441              * access, so that they ignore writes rather than causing them to
1442              * UNDEF.
1443              */
1444             define_one_arm_cp_reg(cpu, &crn0_wi_reginfo);
1445             for (r = id_cp_reginfo; r->type != ARM_CP_SENTINEL; r++) {
1446                 r->access = PL1_RW;
1447             }
1448         }
1449         define_arm_cp_regs(cpu, id_cp_reginfo);
1450     }
1451
1452     if (arm_feature(env, ARM_FEATURE_MPIDR)) {
1453         define_arm_cp_regs(cpu, mpidr_cp_reginfo);
1454     }
1455
1456     if (arm_feature(env, ARM_FEATURE_AUXCR)) {
1457         ARMCPRegInfo auxcr = {
1458             .name = "AUXCR", .cp = 15, .crn = 1, .crm = 0, .opc1 = 0, .opc2 = 1,
1459             .access = PL1_RW, .type = ARM_CP_CONST,
1460             .resetvalue = cpu->reset_auxcr
1461         };
1462         define_one_arm_cp_reg(cpu, &auxcr);
1463     }
1464
1465     /* Generic registers whose values depend on the implementation */
1466     {
1467         ARMCPRegInfo sctlr = {
1468             .name = "SCTLR", .cp = 15, .crn = 1, .crm = 0, .opc1 = 0, .opc2 = 0,
1469             .access = PL1_RW, .fieldoffset = offsetof(CPUARMState, cp15.c1_sys),
1470             .writefn = sctlr_write, .resetvalue = cpu->reset_sctlr,
1471             .raw_writefn = raw_write,
1472         };
1473         if (arm_feature(env, ARM_FEATURE_XSCALE)) {
1474             /* Normally we would always end the TB on an SCTLR write, but Linux
1475              * arch/arm/mach-pxa/sleep.S expects two instructions following
1476              * an MMU enable to execute from cache.  Imitate this behaviour.
1477              */
1478             sctlr.type |= ARM_CP_SUPPRESS_TB_END;
1479         }
1480         define_one_arm_cp_reg(cpu, &sctlr);
1481     }
1482 }
1483
1484 ARMCPU *cpu_arm_init(const char *cpu_model)
1485 {
1486     ARMCPU *cpu;
1487     CPUARMState *env;
1488     ObjectClass *oc;
1489
1490     oc = cpu_class_by_name(TYPE_ARM_CPU, cpu_model);
1491     if (!oc) {
1492         return NULL;
1493     }
1494     cpu = ARM_CPU(object_new(object_class_get_name(oc)));
1495     env = &cpu->env;
1496     env->cpu_model_str = cpu_model;
1497
1498     /* TODO this should be set centrally, once possible */
1499     object_property_set_bool(OBJECT(cpu), true, "realized", NULL);
1500
1501     return cpu;
1502 }
1503
1504 void arm_cpu_register_gdb_regs_for_features(ARMCPU *cpu)
1505 {
1506     CPUARMState *env = &cpu->env;
1507
1508     if (arm_feature(env, ARM_FEATURE_NEON)) {
1509         gdb_register_coprocessor(env, vfp_gdb_get_reg, vfp_gdb_set_reg,
1510                                  51, "arm-neon.xml", 0);
1511     } else if (arm_feature(env, ARM_FEATURE_VFP3)) {
1512         gdb_register_coprocessor(env, vfp_gdb_get_reg, vfp_gdb_set_reg,
1513                                  35, "arm-vfp3.xml", 0);
1514     } else if (arm_feature(env, ARM_FEATURE_VFP)) {
1515         gdb_register_coprocessor(env, vfp_gdb_get_reg, vfp_gdb_set_reg,
1516                                  19, "arm-vfp.xml", 0);
1517     }
1518 }
1519
1520 /* Sort alphabetically by type name, except for "any". */
1521 static gint arm_cpu_list_compare(gconstpointer a, gconstpointer b)
1522 {
1523     ObjectClass *class_a = (ObjectClass *)a;
1524     ObjectClass *class_b = (ObjectClass *)b;
1525     const char *name_a, *name_b;
1526
1527     name_a = object_class_get_name(class_a);
1528     name_b = object_class_get_name(class_b);
1529     if (strcmp(name_a, "any-" TYPE_ARM_CPU) == 0) {
1530         return 1;
1531     } else if (strcmp(name_b, "any-" TYPE_ARM_CPU) == 0) {
1532         return -1;
1533     } else {
1534         return strcmp(name_a, name_b);
1535     }
1536 }
1537
1538 static void arm_cpu_list_entry(gpointer data, gpointer user_data)
1539 {
1540     ObjectClass *oc = data;
1541     CPUListState *s = user_data;
1542     const char *typename;
1543     char *name;
1544
1545     typename = object_class_get_name(oc);
1546     name = g_strndup(typename, strlen(typename) - strlen("-" TYPE_ARM_CPU));
1547     (*s->cpu_fprintf)(s->file, "  %s\n",
1548                       name);
1549     g_free(name);
1550 }
1551
1552 void arm_cpu_list(FILE *f, fprintf_function cpu_fprintf)
1553 {
1554     CPUListState s = {
1555         .file = f,
1556         .cpu_fprintf = cpu_fprintf,
1557     };
1558     GSList *list;
1559
1560     list = object_class_get_list(TYPE_ARM_CPU, false);
1561     list = g_slist_sort(list, arm_cpu_list_compare);
1562     (*cpu_fprintf)(f, "Available CPUs:\n");
1563     g_slist_foreach(list, arm_cpu_list_entry, &s);
1564     g_slist_free(list);
1565 }
1566
1567 void define_one_arm_cp_reg_with_opaque(ARMCPU *cpu,
1568                                        const ARMCPRegInfo *r, void *opaque)
1569 {
1570     /* Define implementations of coprocessor registers.
1571      * We store these in a hashtable because typically
1572      * there are less than 150 registers in a space which
1573      * is 16*16*16*8*8 = 262144 in size.
1574      * Wildcarding is supported for the crm, opc1 and opc2 fields.
1575      * If a register is defined twice then the second definition is
1576      * used, so this can be used to define some generic registers and
1577      * then override them with implementation specific variations.
1578      * At least one of the original and the second definition should
1579      * include ARM_CP_OVERRIDE in its type bits -- this is just a guard
1580      * against accidental use.
1581      */
1582     int crm, opc1, opc2;
1583     int crmmin = (r->crm == CP_ANY) ? 0 : r->crm;
1584     int crmmax = (r->crm == CP_ANY) ? 15 : r->crm;
1585     int opc1min = (r->opc1 == CP_ANY) ? 0 : r->opc1;
1586     int opc1max = (r->opc1 == CP_ANY) ? 7 : r->opc1;
1587     int opc2min = (r->opc2 == CP_ANY) ? 0 : r->opc2;
1588     int opc2max = (r->opc2 == CP_ANY) ? 7 : r->opc2;
1589     /* 64 bit registers have only CRm and Opc1 fields */
1590     assert(!((r->type & ARM_CP_64BIT) && (r->opc2 || r->crn)));
1591     /* Check that the register definition has enough info to handle
1592      * reads and writes if they are permitted.
1593      */
1594     if (!(r->type & (ARM_CP_SPECIAL|ARM_CP_CONST))) {
1595         if (r->access & PL3_R) {
1596             assert(r->fieldoffset || r->readfn);
1597         }
1598         if (r->access & PL3_W) {
1599             assert(r->fieldoffset || r->writefn);
1600         }
1601     }
1602     /* Bad type field probably means missing sentinel at end of reg list */
1603     assert(cptype_valid(r->type));
1604     for (crm = crmmin; crm <= crmmax; crm++) {
1605         for (opc1 = opc1min; opc1 <= opc1max; opc1++) {
1606             for (opc2 = opc2min; opc2 <= opc2max; opc2++) {
1607                 uint32_t *key = g_new(uint32_t, 1);
1608                 ARMCPRegInfo *r2 = g_memdup(r, sizeof(ARMCPRegInfo));
1609                 int is64 = (r->type & ARM_CP_64BIT) ? 1 : 0;
1610                 *key = ENCODE_CP_REG(r->cp, is64, r->crn, crm, opc1, opc2);
1611                 if (opaque) {
1612                     r2->opaque = opaque;
1613                 }
1614                 /* Make sure reginfo passed to helpers for wildcarded regs
1615                  * has the correct crm/opc1/opc2 for this reg, not CP_ANY:
1616                  */
1617                 r2->crm = crm;
1618                 r2->opc1 = opc1;
1619                 r2->opc2 = opc2;
1620                 /* By convention, for wildcarded registers only the first
1621                  * entry is used for migration; the others are marked as
1622                  * NO_MIGRATE so we don't try to transfer the register
1623                  * multiple times. Special registers (ie NOP/WFI) are
1624                  * never migratable.
1625                  */
1626                 if ((r->type & ARM_CP_SPECIAL) ||
1627                     ((r->crm == CP_ANY) && crm != 0) ||
1628                     ((r->opc1 == CP_ANY) && opc1 != 0) ||
1629                     ((r->opc2 == CP_ANY) && opc2 != 0)) {
1630                     r2->type |= ARM_CP_NO_MIGRATE;
1631                 }
1632
1633                 /* Overriding of an existing definition must be explicitly
1634                  * requested.
1635                  */
1636                 if (!(r->type & ARM_CP_OVERRIDE)) {
1637                     ARMCPRegInfo *oldreg;
1638                     oldreg = g_hash_table_lookup(cpu->cp_regs, key);
1639                     if (oldreg && !(oldreg->type & ARM_CP_OVERRIDE)) {
1640                         fprintf(stderr, "Register redefined: cp=%d %d bit "
1641                                 "crn=%d crm=%d opc1=%d opc2=%d, "
1642                                 "was %s, now %s\n", r2->cp, 32 + 32 * is64,
1643                                 r2->crn, r2->crm, r2->opc1, r2->opc2,
1644                                 oldreg->name, r2->name);
1645                         assert(0);
1646                     }
1647                 }
1648                 g_hash_table_insert(cpu->cp_regs, key, r2);
1649             }
1650         }
1651     }
1652 }
1653
1654 void define_arm_cp_regs_with_opaque(ARMCPU *cpu,
1655                                     const ARMCPRegInfo *regs, void *opaque)
1656 {
1657     /* Define a whole list of registers */
1658     const ARMCPRegInfo *r;
1659     for (r = regs; r->type != ARM_CP_SENTINEL; r++) {
1660         define_one_arm_cp_reg_with_opaque(cpu, r, opaque);
1661     }
1662 }
1663
1664 const ARMCPRegInfo *get_arm_cp_reginfo(ARMCPU *cpu, uint32_t encoded_cp)
1665 {
1666     return g_hash_table_lookup(cpu->cp_regs, &encoded_cp);
1667 }
1668
1669 int arm_cp_write_ignore(CPUARMState *env, const ARMCPRegInfo *ri,
1670                         uint64_t value)
1671 {
1672     /* Helper coprocessor write function for write-ignore registers */
1673     return 0;
1674 }
1675
1676 int arm_cp_read_zero(CPUARMState *env, const ARMCPRegInfo *ri, uint64_t *value)
1677 {
1678     /* Helper coprocessor write function for read-as-zero registers */
1679     *value = 0;
1680     return 0;
1681 }
1682
1683 static int bad_mode_switch(CPUARMState *env, int mode)
1684 {
1685     /* Return true if it is not valid for us to switch to
1686      * this CPU mode (ie all the UNPREDICTABLE cases in
1687      * the ARM ARM CPSRWriteByInstr pseudocode).
1688      */
1689     switch (mode) {
1690     case ARM_CPU_MODE_USR:
1691     case ARM_CPU_MODE_SYS:
1692     case ARM_CPU_MODE_SVC:
1693     case ARM_CPU_MODE_ABT:
1694     case ARM_CPU_MODE_UND:
1695     case ARM_CPU_MODE_IRQ:
1696     case ARM_CPU_MODE_FIQ:
1697         return 0;
1698     default:
1699         return 1;
1700     }
1701 }
1702
1703 uint32_t cpsr_read(CPUARMState *env)
1704 {
1705     int ZF;
1706     ZF = (env->ZF == 0);
1707     return env->uncached_cpsr | (env->NF & 0x80000000) | (ZF << 30) |
1708         (env->CF << 29) | ((env->VF & 0x80000000) >> 3) | (env->QF << 27)
1709         | (env->thumb << 5) | ((env->condexec_bits & 3) << 25)
1710         | ((env->condexec_bits & 0xfc) << 8)
1711         | (env->GE << 16);
1712 }
1713
1714 void cpsr_write(CPUARMState *env, uint32_t val, uint32_t mask)
1715 {
1716     if (mask & CPSR_NZCV) {
1717         env->ZF = (~val) & CPSR_Z;
1718         env->NF = val;
1719         env->CF = (val >> 29) & 1;
1720         env->VF = (val << 3) & 0x80000000;
1721     }
1722     if (mask & CPSR_Q)
1723         env->QF = ((val & CPSR_Q) != 0);
1724     if (mask & CPSR_T)
1725         env->thumb = ((val & CPSR_T) != 0);
1726     if (mask & CPSR_IT_0_1) {
1727         env->condexec_bits &= ~3;
1728         env->condexec_bits |= (val >> 25) & 3;
1729     }
1730     if (mask & CPSR_IT_2_7) {
1731         env->condexec_bits &= 3;
1732         env->condexec_bits |= (val >> 8) & 0xfc;
1733     }
1734     if (mask & CPSR_GE) {
1735         env->GE = (val >> 16) & 0xf;
1736     }
1737
1738     if ((env->uncached_cpsr ^ val) & mask & CPSR_M) {
1739         if (bad_mode_switch(env, val & CPSR_M)) {
1740             /* Attempt to switch to an invalid mode: this is UNPREDICTABLE.
1741              * We choose to ignore the attempt and leave the CPSR M field
1742              * untouched.
1743              */
1744             mask &= ~CPSR_M;
1745         } else {
1746             switch_mode(env, val & CPSR_M);
1747         }
1748     }
1749     mask &= ~CACHED_CPSR_BITS;
1750     env->uncached_cpsr = (env->uncached_cpsr & ~mask) | (val & mask);
1751 }
1752
1753 /* Sign/zero extend */
1754 uint32_t HELPER(sxtb16)(uint32_t x)
1755 {
1756     uint32_t res;
1757     res = (uint16_t)(int8_t)x;
1758     res |= (uint32_t)(int8_t)(x >> 16) << 16;
1759     return res;
1760 }
1761
1762 uint32_t HELPER(uxtb16)(uint32_t x)
1763 {
1764     uint32_t res;
1765     res = (uint16_t)(uint8_t)x;
1766     res |= (uint32_t)(uint8_t)(x >> 16) << 16;
1767     return res;
1768 }
1769
1770 uint32_t HELPER(clz)(uint32_t x)
1771 {
1772     return clz32(x);
1773 }
1774
1775 int32_t HELPER(sdiv)(int32_t num, int32_t den)
1776 {
1777     if (den == 0)
1778       return 0;
1779     if (num == INT_MIN && den == -1)
1780       return INT_MIN;
1781     return num / den;
1782 }
1783
1784 uint32_t HELPER(udiv)(uint32_t num, uint32_t den)
1785 {
1786     if (den == 0)
1787       return 0;
1788     return num / den;
1789 }
1790
1791 uint32_t HELPER(rbit)(uint32_t x)
1792 {
1793     x =  ((x & 0xff000000) >> 24)
1794        | ((x & 0x00ff0000) >> 8)
1795        | ((x & 0x0000ff00) << 8)
1796        | ((x & 0x000000ff) << 24);
1797     x =  ((x & 0xf0f0f0f0) >> 4)
1798        | ((x & 0x0f0f0f0f) << 4);
1799     x =  ((x & 0x88888888) >> 3)
1800        | ((x & 0x44444444) >> 1)
1801        | ((x & 0x22222222) << 1)
1802        | ((x & 0x11111111) << 3);
1803     return x;
1804 }
1805
1806 #if defined(CONFIG_USER_ONLY)
1807
1808 void arm_cpu_do_interrupt(CPUState *cs)
1809 {
1810     ARMCPU *cpu = ARM_CPU(cs);
1811     CPUARMState *env = &cpu->env;
1812
1813     env->exception_index = -1;
1814 }
1815
1816 int cpu_arm_handle_mmu_fault (CPUARMState *env, target_ulong address, int rw,
1817                               int mmu_idx)
1818 {
1819     if (rw == 2) {
1820         env->exception_index = EXCP_PREFETCH_ABORT;
1821         env->cp15.c6_insn = address;
1822     } else {
1823         env->exception_index = EXCP_DATA_ABORT;
1824         env->cp15.c6_data = address;
1825     }
1826     return 1;
1827 }
1828
1829 /* These should probably raise undefined insn exceptions.  */
1830 void HELPER(v7m_msr)(CPUARMState *env, uint32_t reg, uint32_t val)
1831 {
1832     cpu_abort(env, "v7m_mrs %d\n", reg);
1833 }
1834
1835 uint32_t HELPER(v7m_mrs)(CPUARMState *env, uint32_t reg)
1836 {
1837     cpu_abort(env, "v7m_mrs %d\n", reg);
1838     return 0;
1839 }
1840
1841 void switch_mode(CPUARMState *env, int mode)
1842 {
1843     if (mode != ARM_CPU_MODE_USR)
1844         cpu_abort(env, "Tried to switch out of user mode\n");
1845 }
1846
1847 void HELPER(set_r13_banked)(CPUARMState *env, uint32_t mode, uint32_t val)
1848 {
1849     cpu_abort(env, "banked r13 write\n");
1850 }
1851
1852 uint32_t HELPER(get_r13_banked)(CPUARMState *env, uint32_t mode)
1853 {
1854     cpu_abort(env, "banked r13 read\n");
1855     return 0;
1856 }
1857
1858 #else
1859
1860 /* Map CPU modes onto saved register banks.  */
1861 int bank_number(int mode)
1862 {
1863     switch (mode) {
1864     case ARM_CPU_MODE_USR:
1865     case ARM_CPU_MODE_SYS:
1866         return 0;
1867     case ARM_CPU_MODE_SVC:
1868         return 1;
1869     case ARM_CPU_MODE_ABT:
1870         return 2;
1871     case ARM_CPU_MODE_UND:
1872         return 3;
1873     case ARM_CPU_MODE_IRQ:
1874         return 4;
1875     case ARM_CPU_MODE_FIQ:
1876         return 5;
1877     }
1878     hw_error("bank number requested for bad CPSR mode value 0x%x\n", mode);
1879 }
1880
1881 void switch_mode(CPUARMState *env, int mode)
1882 {
1883     int old_mode;
1884     int i;
1885
1886     old_mode = env->uncached_cpsr & CPSR_M;
1887     if (mode == old_mode)
1888         return;
1889
1890     if (old_mode == ARM_CPU_MODE_FIQ) {
1891         memcpy (env->fiq_regs, env->regs + 8, 5 * sizeof(uint32_t));
1892         memcpy (env->regs + 8, env->usr_regs, 5 * sizeof(uint32_t));
1893     } else if (mode == ARM_CPU_MODE_FIQ) {
1894         memcpy (env->usr_regs, env->regs + 8, 5 * sizeof(uint32_t));
1895         memcpy (env->regs + 8, env->fiq_regs, 5 * sizeof(uint32_t));
1896     }
1897
1898     i = bank_number(old_mode);
1899     env->banked_r13[i] = env->regs[13];
1900     env->banked_r14[i] = env->regs[14];
1901     env->banked_spsr[i] = env->spsr;
1902
1903     i = bank_number(mode);
1904     env->regs[13] = env->banked_r13[i];
1905     env->regs[14] = env->banked_r14[i];
1906     env->spsr = env->banked_spsr[i];
1907 }
1908
1909 static void v7m_push(CPUARMState *env, uint32_t val)
1910 {
1911     env->regs[13] -= 4;
1912     stl_phys(env->regs[13], val);
1913 }
1914
1915 static uint32_t v7m_pop(CPUARMState *env)
1916 {
1917     uint32_t val;
1918     val = ldl_phys(env->regs[13]);
1919     env->regs[13] += 4;
1920     return val;
1921 }
1922
1923 /* Switch to V7M main or process stack pointer.  */
1924 static void switch_v7m_sp(CPUARMState *env, int process)
1925 {
1926     uint32_t tmp;
1927     if (env->v7m.current_sp != process) {
1928         tmp = env->v7m.other_sp;
1929         env->v7m.other_sp = env->regs[13];
1930         env->regs[13] = tmp;
1931         env->v7m.current_sp = process;
1932     }
1933 }
1934
1935 static void do_v7m_exception_exit(CPUARMState *env)
1936 {
1937     uint32_t type;
1938     uint32_t xpsr;
1939
1940     type = env->regs[15];
1941     if (env->v7m.exception != 0)
1942         armv7m_nvic_complete_irq(env->nvic, env->v7m.exception);
1943
1944     /* Switch to the target stack.  */
1945     switch_v7m_sp(env, (type & 4) != 0);
1946     /* Pop registers.  */
1947     env->regs[0] = v7m_pop(env);
1948     env->regs[1] = v7m_pop(env);
1949     env->regs[2] = v7m_pop(env);
1950     env->regs[3] = v7m_pop(env);
1951     env->regs[12] = v7m_pop(env);
1952     env->regs[14] = v7m_pop(env);
1953     env->regs[15] = v7m_pop(env);
1954     xpsr = v7m_pop(env);
1955     xpsr_write(env, xpsr, 0xfffffdff);
1956     /* Undo stack alignment.  */
1957     if (xpsr & 0x200)
1958         env->regs[13] |= 4;
1959     /* ??? The exception return type specifies Thread/Handler mode.  However
1960        this is also implied by the xPSR value. Not sure what to do
1961        if there is a mismatch.  */
1962     /* ??? Likewise for mismatches between the CONTROL register and the stack
1963        pointer.  */
1964 }
1965
1966 void arm_v7m_cpu_do_interrupt(CPUState *cs)
1967 {
1968     ARMCPU *cpu = ARM_CPU(cs);
1969     CPUARMState *env = &cpu->env;
1970     uint32_t xpsr = xpsr_read(env);
1971     uint32_t lr;
1972     uint32_t addr;
1973
1974     lr = 0xfffffff1;
1975     if (env->v7m.current_sp)
1976         lr |= 4;
1977     if (env->v7m.exception == 0)
1978         lr |= 8;
1979
1980     /* For exceptions we just mark as pending on the NVIC, and let that
1981        handle it.  */
1982     /* TODO: Need to escalate if the current priority is higher than the
1983        one we're raising.  */
1984     switch (env->exception_index) {
1985     case EXCP_UDEF:
1986         armv7m_nvic_set_pending(env->nvic, ARMV7M_EXCP_USAGE);
1987         return;
1988     case EXCP_SWI:
1989         /* The PC already points to the next instruction.  */
1990         armv7m_nvic_set_pending(env->nvic, ARMV7M_EXCP_SVC);
1991         return;
1992     case EXCP_PREFETCH_ABORT:
1993     case EXCP_DATA_ABORT:
1994         armv7m_nvic_set_pending(env->nvic, ARMV7M_EXCP_MEM);
1995         return;
1996     case EXCP_BKPT:
1997         if (semihosting_enabled) {
1998             int nr;
1999             nr = arm_lduw_code(env, env->regs[15], env->bswap_code) & 0xff;
2000             if (nr == 0xab) {
2001                 env->regs[15] += 2;
2002                 env->regs[0] = do_arm_semihosting(env);
2003                 return;
2004             }
2005         }
2006         armv7m_nvic_set_pending(env->nvic, ARMV7M_EXCP_DEBUG);
2007         return;
2008     case EXCP_IRQ:
2009         env->v7m.exception = armv7m_nvic_acknowledge_irq(env->nvic);
2010         break;
2011     case EXCP_EXCEPTION_EXIT:
2012         do_v7m_exception_exit(env);
2013         return;
2014     default:
2015         cpu_abort(env, "Unhandled exception 0x%x\n", env->exception_index);
2016         return; /* Never happens.  Keep compiler happy.  */
2017     }
2018
2019     /* Align stack pointer.  */
2020     /* ??? Should only do this if Configuration Control Register
2021        STACKALIGN bit is set.  */
2022     if (env->regs[13] & 4) {
2023         env->regs[13] -= 4;
2024         xpsr |= 0x200;
2025     }
2026     /* Switch to the handler mode.  */
2027     v7m_push(env, xpsr);
2028     v7m_push(env, env->regs[15]);
2029     v7m_push(env, env->regs[14]);
2030     v7m_push(env, env->regs[12]);
2031     v7m_push(env, env->regs[3]);
2032     v7m_push(env, env->regs[2]);
2033     v7m_push(env, env->regs[1]);
2034     v7m_push(env, env->regs[0]);
2035     switch_v7m_sp(env, 0);
2036     /* Clear IT bits */
2037     env->condexec_bits = 0;
2038     env->regs[14] = lr;
2039     addr = ldl_phys(env->v7m.vecbase + env->v7m.exception * 4);
2040     env->regs[15] = addr & 0xfffffffe;
2041     env->thumb = addr & 1;
2042 }
2043
2044 /* Handle a CPU exception.  */
2045 void arm_cpu_do_interrupt(CPUState *cs)
2046 {
2047     ARMCPU *cpu = ARM_CPU(cs);
2048     CPUARMState *env = &cpu->env;
2049     uint32_t addr;
2050     uint32_t mask;
2051     int new_mode;
2052     uint32_t offset;
2053
2054     assert(!IS_M(env));
2055
2056     /* TODO: Vectored interrupt controller.  */
2057     switch (env->exception_index) {
2058     case EXCP_UDEF:
2059         new_mode = ARM_CPU_MODE_UND;
2060         addr = 0x04;
2061         mask = CPSR_I;
2062         if (env->thumb)
2063             offset = 2;
2064         else
2065             offset = 4;
2066         break;
2067     case EXCP_SWI:
2068         if (semihosting_enabled) {
2069             /* Check for semihosting interrupt.  */
2070             if (env->thumb) {
2071                 mask = arm_lduw_code(env, env->regs[15] - 2, env->bswap_code)
2072                     & 0xff;
2073             } else {
2074                 mask = arm_ldl_code(env, env->regs[15] - 4, env->bswap_code)
2075                     & 0xffffff;
2076             }
2077             /* Only intercept calls from privileged modes, to provide some
2078                semblance of security.  */
2079             if (((mask == 0x123456 && !env->thumb)
2080                     || (mask == 0xab && env->thumb))
2081                   && (env->uncached_cpsr & CPSR_M) != ARM_CPU_MODE_USR) {
2082                 env->regs[0] = do_arm_semihosting(env);
2083                 return;
2084             }
2085         }
2086         new_mode = ARM_CPU_MODE_SVC;
2087         addr = 0x08;
2088         mask = CPSR_I;
2089         /* The PC already points to the next instruction.  */
2090         offset = 0;
2091         break;
2092     case EXCP_BKPT:
2093         /* See if this is a semihosting syscall.  */
2094         if (env->thumb && semihosting_enabled) {
2095             mask = arm_lduw_code(env, env->regs[15], env->bswap_code) & 0xff;
2096             if (mask == 0xab
2097                   && (env->uncached_cpsr & CPSR_M) != ARM_CPU_MODE_USR) {
2098                 env->regs[15] += 2;
2099                 env->regs[0] = do_arm_semihosting(env);
2100                 return;
2101             }
2102         }
2103         env->cp15.c5_insn = 2;
2104         /* Fall through to prefetch abort.  */
2105     case EXCP_PREFETCH_ABORT:
2106         new_mode = ARM_CPU_MODE_ABT;
2107         addr = 0x0c;
2108         mask = CPSR_A | CPSR_I;
2109         offset = 4;
2110         break;
2111     case EXCP_DATA_ABORT:
2112         new_mode = ARM_CPU_MODE_ABT;
2113         addr = 0x10;
2114         mask = CPSR_A | CPSR_I;
2115         offset = 8;
2116         break;
2117     case EXCP_IRQ:
2118         new_mode = ARM_CPU_MODE_IRQ;
2119         addr = 0x18;
2120         /* Disable IRQ and imprecise data aborts.  */
2121         mask = CPSR_A | CPSR_I;
2122         offset = 4;
2123         break;
2124     case EXCP_FIQ:
2125         new_mode = ARM_CPU_MODE_FIQ;
2126         addr = 0x1c;
2127         /* Disable FIQ, IRQ and imprecise data aborts.  */
2128         mask = CPSR_A | CPSR_I | CPSR_F;
2129         offset = 4;
2130         break;
2131     default:
2132         cpu_abort(env, "Unhandled exception 0x%x\n", env->exception_index);
2133         return; /* Never happens.  Keep compiler happy.  */
2134     }
2135     /* High vectors.  */
2136     if (env->cp15.c1_sys & (1 << 13)) {
2137         addr += 0xffff0000;
2138     }
2139     switch_mode (env, new_mode);
2140     env->spsr = cpsr_read(env);
2141     /* Clear IT bits.  */
2142     env->condexec_bits = 0;
2143     /* Switch to the new mode, and to the correct instruction set.  */
2144     env->uncached_cpsr = (env->uncached_cpsr & ~CPSR_M) | new_mode;
2145     env->uncached_cpsr |= mask;
2146     /* this is a lie, as the was no c1_sys on V4T/V5, but who cares
2147      * and we should just guard the thumb mode on V4 */
2148     if (arm_feature(env, ARM_FEATURE_V4T)) {
2149         env->thumb = (env->cp15.c1_sys & (1 << 30)) != 0;
2150     }
2151     env->regs[14] = env->regs[15] + offset;
2152     env->regs[15] = addr;
2153     cs->interrupt_request |= CPU_INTERRUPT_EXITTB;
2154 }
2155
2156 /* Check section/page access permissions.
2157    Returns the page protection flags, or zero if the access is not
2158    permitted.  */
2159 static inline int check_ap(CPUARMState *env, int ap, int domain_prot,
2160                            int access_type, int is_user)
2161 {
2162   int prot_ro;
2163
2164   if (domain_prot == 3) {
2165     return PAGE_READ | PAGE_WRITE;
2166   }
2167
2168   if (access_type == 1)
2169       prot_ro = 0;
2170   else
2171       prot_ro = PAGE_READ;
2172
2173   switch (ap) {
2174   case 0:
2175       if (access_type == 1)
2176           return 0;
2177       switch ((env->cp15.c1_sys >> 8) & 3) {
2178       case 1:
2179           return is_user ? 0 : PAGE_READ;
2180       case 2:
2181           return PAGE_READ;
2182       default:
2183           return 0;
2184       }
2185   case 1:
2186       return is_user ? 0 : PAGE_READ | PAGE_WRITE;
2187   case 2:
2188       if (is_user)
2189           return prot_ro;
2190       else
2191           return PAGE_READ | PAGE_WRITE;
2192   case 3:
2193       return PAGE_READ | PAGE_WRITE;
2194   case 4: /* Reserved.  */
2195       return 0;
2196   case 5:
2197       return is_user ? 0 : prot_ro;
2198   case 6:
2199       return prot_ro;
2200   case 7:
2201       if (!arm_feature (env, ARM_FEATURE_V6K))
2202           return 0;
2203       return prot_ro;
2204   default:
2205       abort();
2206   }
2207 }
2208
2209 static uint32_t get_level1_table_address(CPUARMState *env, uint32_t address)
2210 {
2211     uint32_t table;
2212
2213     if (address & env->cp15.c2_mask)
2214         table = env->cp15.c2_base1 & 0xffffc000;
2215     else
2216         table = env->cp15.c2_base0 & env->cp15.c2_base_mask;
2217
2218     table |= (address >> 18) & 0x3ffc;
2219     return table;
2220 }
2221
2222 static int get_phys_addr_v5(CPUARMState *env, uint32_t address, int access_type,
2223                             int is_user, hwaddr *phys_ptr,
2224                             int *prot, target_ulong *page_size)
2225 {
2226     int code;
2227     uint32_t table;
2228     uint32_t desc;
2229     int type;
2230     int ap;
2231     int domain;
2232     int domain_prot;
2233     hwaddr phys_addr;
2234
2235     /* Pagetable walk.  */
2236     /* Lookup l1 descriptor.  */
2237     table = get_level1_table_address(env, address);
2238     desc = ldl_phys(table);
2239     type = (desc & 3);
2240     domain = (desc >> 5) & 0x0f;
2241     domain_prot = (env->cp15.c3 >> (domain * 2)) & 3;
2242     if (type == 0) {
2243         /* Section translation fault.  */
2244         code = 5;
2245         goto do_fault;
2246     }
2247     if (domain_prot == 0 || domain_prot == 2) {
2248         if (type == 2)
2249             code = 9; /* Section domain fault.  */
2250         else
2251             code = 11; /* Page domain fault.  */
2252         goto do_fault;
2253     }
2254     if (type == 2) {
2255         /* 1Mb section.  */
2256         phys_addr = (desc & 0xfff00000) | (address & 0x000fffff);
2257         ap = (desc >> 10) & 3;
2258         code = 13;
2259         *page_size = 1024 * 1024;
2260     } else {
2261         /* Lookup l2 entry.  */
2262         if (type == 1) {
2263             /* Coarse pagetable.  */
2264             table = (desc & 0xfffffc00) | ((address >> 10) & 0x3fc);
2265         } else {
2266             /* Fine pagetable.  */
2267             table = (desc & 0xfffff000) | ((address >> 8) & 0xffc);
2268         }
2269         desc = ldl_phys(table);
2270         switch (desc & 3) {
2271         case 0: /* Page translation fault.  */
2272             code = 7;
2273             goto do_fault;
2274         case 1: /* 64k page.  */
2275             phys_addr = (desc & 0xffff0000) | (address & 0xffff);
2276             ap = (desc >> (4 + ((address >> 13) & 6))) & 3;
2277             *page_size = 0x10000;
2278             break;
2279         case 2: /* 4k page.  */
2280             phys_addr = (desc & 0xfffff000) | (address & 0xfff);
2281             ap = (desc >> (4 + ((address >> 13) & 6))) & 3;
2282             *page_size = 0x1000;
2283             break;
2284         case 3: /* 1k page.  */
2285             if (type == 1) {
2286                 if (arm_feature(env, ARM_FEATURE_XSCALE)) {
2287                     phys_addr = (desc & 0xfffff000) | (address & 0xfff);
2288                 } else {
2289                     /* Page translation fault.  */
2290                     code = 7;
2291                     goto do_fault;
2292                 }
2293             } else {
2294                 phys_addr = (desc & 0xfffffc00) | (address & 0x3ff);
2295             }
2296             ap = (desc >> 4) & 3;
2297             *page_size = 0x400;
2298             break;
2299         default:
2300             /* Never happens, but compiler isn't smart enough to tell.  */
2301             abort();
2302         }
2303         code = 15;
2304     }
2305     *prot = check_ap(env, ap, domain_prot, access_type, is_user);
2306     if (!*prot) {
2307         /* Access permission fault.  */
2308         goto do_fault;
2309     }
2310     *prot |= PAGE_EXEC;
2311     *phys_ptr = phys_addr;
2312     return 0;
2313 do_fault:
2314     return code | (domain << 4);
2315 }
2316
2317 static int get_phys_addr_v6(CPUARMState *env, uint32_t address, int access_type,
2318                             int is_user, hwaddr *phys_ptr,
2319                             int *prot, target_ulong *page_size)
2320 {
2321     int code;
2322     uint32_t table;
2323     uint32_t desc;
2324     uint32_t xn;
2325     uint32_t pxn = 0;
2326     int type;
2327     int ap;
2328     int domain = 0;
2329     int domain_prot;
2330     hwaddr phys_addr;
2331
2332     /* Pagetable walk.  */
2333     /* Lookup l1 descriptor.  */
2334     table = get_level1_table_address(env, address);
2335     desc = ldl_phys(table);
2336     type = (desc & 3);
2337     if (type == 0 || (type == 3 && !arm_feature(env, ARM_FEATURE_PXN))) {
2338         /* Section translation fault, or attempt to use the encoding
2339          * which is Reserved on implementations without PXN.
2340          */
2341         code = 5;
2342         goto do_fault;
2343     }
2344     if ((type == 1) || !(desc & (1 << 18))) {
2345         /* Page or Section.  */
2346         domain = (desc >> 5) & 0x0f;
2347     }
2348     domain_prot = (env->cp15.c3 >> (domain * 2)) & 3;
2349     if (domain_prot == 0 || domain_prot == 2) {
2350         if (type != 1) {
2351             code = 9; /* Section domain fault.  */
2352         } else {
2353             code = 11; /* Page domain fault.  */
2354         }
2355         goto do_fault;
2356     }
2357     if (type != 1) {
2358         if (desc & (1 << 18)) {
2359             /* Supersection.  */
2360             phys_addr = (desc & 0xff000000) | (address & 0x00ffffff);
2361             *page_size = 0x1000000;
2362         } else {
2363             /* Section.  */
2364             phys_addr = (desc & 0xfff00000) | (address & 0x000fffff);
2365             *page_size = 0x100000;
2366         }
2367         ap = ((desc >> 10) & 3) | ((desc >> 13) & 4);
2368         xn = desc & (1 << 4);
2369         pxn = desc & 1;
2370         code = 13;
2371     } else {
2372         if (arm_feature(env, ARM_FEATURE_PXN)) {
2373             pxn = (desc >> 2) & 1;
2374         }
2375         /* Lookup l2 entry.  */
2376         table = (desc & 0xfffffc00) | ((address >> 10) & 0x3fc);
2377         desc = ldl_phys(table);
2378         ap = ((desc >> 4) & 3) | ((desc >> 7) & 4);
2379         switch (desc & 3) {
2380         case 0: /* Page translation fault.  */
2381             code = 7;
2382             goto do_fault;
2383         case 1: /* 64k page.  */
2384             phys_addr = (desc & 0xffff0000) | (address & 0xffff);
2385             xn = desc & (1 << 15);
2386             *page_size = 0x10000;
2387             break;
2388         case 2: case 3: /* 4k page.  */
2389             phys_addr = (desc & 0xfffff000) | (address & 0xfff);
2390             xn = desc & 1;
2391             *page_size = 0x1000;
2392             break;
2393         default:
2394             /* Never happens, but compiler isn't smart enough to tell.  */
2395             abort();
2396         }
2397         code = 15;
2398     }
2399     if (domain_prot == 3) {
2400         *prot = PAGE_READ | PAGE_WRITE | PAGE_EXEC;
2401     } else {
2402         if (pxn && !is_user) {
2403             xn = 1;
2404         }
2405         if (xn && access_type == 2)
2406             goto do_fault;
2407
2408         /* The simplified model uses AP[0] as an access control bit.  */
2409         if ((env->cp15.c1_sys & (1 << 29)) && (ap & 1) == 0) {
2410             /* Access flag fault.  */
2411             code = (code == 15) ? 6 : 3;
2412             goto do_fault;
2413         }
2414         *prot = check_ap(env, ap, domain_prot, access_type, is_user);
2415         if (!*prot) {
2416             /* Access permission fault.  */
2417             goto do_fault;
2418         }
2419         if (!xn) {
2420             *prot |= PAGE_EXEC;
2421         }
2422     }
2423     *phys_ptr = phys_addr;
2424     return 0;
2425 do_fault:
2426     return code | (domain << 4);
2427 }
2428
2429 /* Fault type for long-descriptor MMU fault reporting; this corresponds
2430  * to bits [5..2] in the STATUS field in long-format DFSR/IFSR.
2431  */
2432 typedef enum {
2433     translation_fault = 1,
2434     access_fault = 2,
2435     permission_fault = 3,
2436 } MMUFaultType;
2437
2438 static int get_phys_addr_lpae(CPUARMState *env, uint32_t address,
2439                               int access_type, int is_user,
2440                               hwaddr *phys_ptr, int *prot,
2441                               target_ulong *page_size_ptr)
2442 {
2443     /* Read an LPAE long-descriptor translation table. */
2444     MMUFaultType fault_type = translation_fault;
2445     uint32_t level = 1;
2446     uint32_t epd;
2447     uint32_t tsz;
2448     uint64_t ttbr;
2449     int ttbr_select;
2450     int n;
2451     hwaddr descaddr;
2452     uint32_t tableattrs;
2453     target_ulong page_size;
2454     uint32_t attrs;
2455
2456     /* Determine whether this address is in the region controlled by
2457      * TTBR0 or TTBR1 (or if it is in neither region and should fault).
2458      * This is a Non-secure PL0/1 stage 1 translation, so controlled by
2459      * TTBCR/TTBR0/TTBR1 in accordance with ARM ARM DDI0406C table B-32:
2460      */
2461     uint32_t t0sz = extract32(env->cp15.c2_control, 0, 3);
2462     uint32_t t1sz = extract32(env->cp15.c2_control, 16, 3);
2463     if (t0sz && !extract32(address, 32 - t0sz, t0sz)) {
2464         /* there is a ttbr0 region and we are in it (high bits all zero) */
2465         ttbr_select = 0;
2466     } else if (t1sz && !extract32(~address, 32 - t1sz, t1sz)) {
2467         /* there is a ttbr1 region and we are in it (high bits all one) */
2468         ttbr_select = 1;
2469     } else if (!t0sz) {
2470         /* ttbr0 region is "everything not in the ttbr1 region" */
2471         ttbr_select = 0;
2472     } else if (!t1sz) {
2473         /* ttbr1 region is "everything not in the ttbr0 region" */
2474         ttbr_select = 1;
2475     } else {
2476         /* in the gap between the two regions, this is a Translation fault */
2477         fault_type = translation_fault;
2478         goto do_fault;
2479     }
2480
2481     /* Note that QEMU ignores shareability and cacheability attributes,
2482      * so we don't need to do anything with the SH, ORGN, IRGN fields
2483      * in the TTBCR.  Similarly, TTBCR:A1 selects whether we get the
2484      * ASID from TTBR0 or TTBR1, but QEMU's TLB doesn't currently
2485      * implement any ASID-like capability so we can ignore it (instead
2486      * we will always flush the TLB any time the ASID is changed).
2487      */
2488     if (ttbr_select == 0) {
2489         ttbr = ((uint64_t)env->cp15.c2_base0_hi << 32) | env->cp15.c2_base0;
2490         epd = extract32(env->cp15.c2_control, 7, 1);
2491         tsz = t0sz;
2492     } else {
2493         ttbr = ((uint64_t)env->cp15.c2_base1_hi << 32) | env->cp15.c2_base1;
2494         epd = extract32(env->cp15.c2_control, 23, 1);
2495         tsz = t1sz;
2496     }
2497
2498     if (epd) {
2499         /* Translation table walk disabled => Translation fault on TLB miss */
2500         goto do_fault;
2501     }
2502
2503     /* If the region is small enough we will skip straight to a 2nd level
2504      * lookup. This affects the number of bits of the address used in
2505      * combination with the TTBR to find the first descriptor. ('n' here
2506      * matches the usage in the ARM ARM sB3.6.6, where bits [39..n] are
2507      * from the TTBR, [n-1..3] from the vaddr, and [2..0] always zero).
2508      */
2509     if (tsz > 1) {
2510         level = 2;
2511         n = 14 - tsz;
2512     } else {
2513         n = 5 - tsz;
2514     }
2515
2516     /* Clear the vaddr bits which aren't part of the within-region address,
2517      * so that we don't have to special case things when calculating the
2518      * first descriptor address.
2519      */
2520     address &= (0xffffffffU >> tsz);
2521
2522     /* Now we can extract the actual base address from the TTBR */
2523     descaddr = extract64(ttbr, 0, 40);
2524     descaddr &= ~((1ULL << n) - 1);
2525
2526     tableattrs = 0;
2527     for (;;) {
2528         uint64_t descriptor;
2529
2530         descaddr |= ((address >> (9 * (4 - level))) & 0xff8);
2531         descriptor = ldq_phys(descaddr);
2532         if (!(descriptor & 1) ||
2533             (!(descriptor & 2) && (level == 3))) {
2534             /* Invalid, or the Reserved level 3 encoding */
2535             goto do_fault;
2536         }
2537         descaddr = descriptor & 0xfffffff000ULL;
2538
2539         if ((descriptor & 2) && (level < 3)) {
2540             /* Table entry. The top five bits are attributes which  may
2541              * propagate down through lower levels of the table (and
2542              * which are all arranged so that 0 means "no effect", so
2543              * we can gather them up by ORing in the bits at each level).
2544              */
2545             tableattrs |= extract64(descriptor, 59, 5);
2546             level++;
2547             continue;
2548         }
2549         /* Block entry at level 1 or 2, or page entry at level 3.
2550          * These are basically the same thing, although the number
2551          * of bits we pull in from the vaddr varies.
2552          */
2553         page_size = (1 << (39 - (9 * level)));
2554         descaddr |= (address & (page_size - 1));
2555         /* Extract attributes from the descriptor and merge with table attrs */
2556         attrs = extract64(descriptor, 2, 10)
2557             | (extract64(descriptor, 52, 12) << 10);
2558         attrs |= extract32(tableattrs, 0, 2) << 11; /* XN, PXN */
2559         attrs |= extract32(tableattrs, 3, 1) << 5; /* APTable[1] => AP[2] */
2560         /* The sense of AP[1] vs APTable[0] is reversed, as APTable[0] == 1
2561          * means "force PL1 access only", which means forcing AP[1] to 0.
2562          */
2563         if (extract32(tableattrs, 2, 1)) {
2564             attrs &= ~(1 << 4);
2565         }
2566         /* Since we're always in the Non-secure state, NSTable is ignored. */
2567         break;
2568     }
2569     /* Here descaddr is the final physical address, and attributes
2570      * are all in attrs.
2571      */
2572     fault_type = access_fault;
2573     if ((attrs & (1 << 8)) == 0) {
2574         /* Access flag */
2575         goto do_fault;
2576     }
2577     fault_type = permission_fault;
2578     if (is_user && !(attrs & (1 << 4))) {
2579         /* Unprivileged access not enabled */
2580         goto do_fault;
2581     }
2582     *prot = PAGE_READ | PAGE_WRITE | PAGE_EXEC;
2583     if (attrs & (1 << 12) || (!is_user && (attrs & (1 << 11)))) {
2584         /* XN or PXN */
2585         if (access_type == 2) {
2586             goto do_fault;
2587         }
2588         *prot &= ~PAGE_EXEC;
2589     }
2590     if (attrs & (1 << 5)) {
2591         /* Write access forbidden */
2592         if (access_type == 1) {
2593             goto do_fault;
2594         }
2595         *prot &= ~PAGE_WRITE;
2596     }
2597
2598     *phys_ptr = descaddr;
2599     *page_size_ptr = page_size;
2600     return 0;
2601
2602 do_fault:
2603     /* Long-descriptor format IFSR/DFSR value */
2604     return (1 << 9) | (fault_type << 2) | level;
2605 }
2606
2607 static int get_phys_addr_mpu(CPUARMState *env, uint32_t address,
2608                              int access_type, int is_user,
2609                              hwaddr *phys_ptr, int *prot)
2610 {
2611     int n;
2612     uint32_t mask;
2613     uint32_t base;
2614
2615     *phys_ptr = address;
2616     for (n = 7; n >= 0; n--) {
2617         base = env->cp15.c6_region[n];
2618         if ((base & 1) == 0)
2619             continue;
2620         mask = 1 << ((base >> 1) & 0x1f);
2621         /* Keep this shift separate from the above to avoid an
2622            (undefined) << 32.  */
2623         mask = (mask << 1) - 1;
2624         if (((base ^ address) & ~mask) == 0)
2625             break;
2626     }
2627     if (n < 0)
2628         return 2;
2629
2630     if (access_type == 2) {
2631         mask = env->cp15.c5_insn;
2632     } else {
2633         mask = env->cp15.c5_data;
2634     }
2635     mask = (mask >> (n * 4)) & 0xf;
2636     switch (mask) {
2637     case 0:
2638         return 1;
2639     case 1:
2640         if (is_user)
2641           return 1;
2642         *prot = PAGE_READ | PAGE_WRITE;
2643         break;
2644     case 2:
2645         *prot = PAGE_READ;
2646         if (!is_user)
2647             *prot |= PAGE_WRITE;
2648         break;
2649     case 3:
2650         *prot = PAGE_READ | PAGE_WRITE;
2651         break;
2652     case 5:
2653         if (is_user)
2654             return 1;
2655         *prot = PAGE_READ;
2656         break;
2657     case 6:
2658         *prot = PAGE_READ;
2659         break;
2660     default:
2661         /* Bad permission.  */
2662         return 1;
2663     }
2664     *prot |= PAGE_EXEC;
2665     return 0;
2666 }
2667
2668 /* get_phys_addr - get the physical address for this virtual address
2669  *
2670  * Find the physical address corresponding to the given virtual address,
2671  * by doing a translation table walk on MMU based systems or using the
2672  * MPU state on MPU based systems.
2673  *
2674  * Returns 0 if the translation was successful. Otherwise, phys_ptr,
2675  * prot and page_size are not filled in, and the return value provides
2676  * information on why the translation aborted, in the format of a
2677  * DFSR/IFSR fault register, with the following caveats:
2678  *  * we honour the short vs long DFSR format differences.
2679  *  * the WnR bit is never set (the caller must do this).
2680  *  * for MPU based systems we don't bother to return a full FSR format
2681  *    value.
2682  *
2683  * @env: CPUARMState
2684  * @address: virtual address to get physical address for
2685  * @access_type: 0 for read, 1 for write, 2 for execute
2686  * @is_user: 0 for privileged access, 1 for user
2687  * @phys_ptr: set to the physical address corresponding to the virtual address
2688  * @prot: set to the permissions for the page containing phys_ptr
2689  * @page_size: set to the size of the page containing phys_ptr
2690  */
2691 static inline int get_phys_addr(CPUARMState *env, uint32_t address,
2692                                 int access_type, int is_user,
2693                                 hwaddr *phys_ptr, int *prot,
2694                                 target_ulong *page_size)
2695 {
2696     /* Fast Context Switch Extension.  */
2697     if (address < 0x02000000)
2698         address += env->cp15.c13_fcse;
2699
2700     if ((env->cp15.c1_sys & 1) == 0) {
2701         /* MMU/MPU disabled.  */
2702         *phys_ptr = address;
2703         *prot = PAGE_READ | PAGE_WRITE | PAGE_EXEC;
2704         *page_size = TARGET_PAGE_SIZE;
2705         return 0;
2706     } else if (arm_feature(env, ARM_FEATURE_MPU)) {
2707         *page_size = TARGET_PAGE_SIZE;
2708         return get_phys_addr_mpu(env, address, access_type, is_user, phys_ptr,
2709                                  prot);
2710     } else if (extended_addresses_enabled(env)) {
2711         return get_phys_addr_lpae(env, address, access_type, is_user, phys_ptr,
2712                                   prot, page_size);
2713     } else if (env->cp15.c1_sys & (1 << 23)) {
2714         return get_phys_addr_v6(env, address, access_type, is_user, phys_ptr,
2715                                 prot, page_size);
2716     } else {
2717         return get_phys_addr_v5(env, address, access_type, is_user, phys_ptr,
2718                                 prot, page_size);
2719     }
2720 }
2721
2722 int cpu_arm_handle_mmu_fault (CPUARMState *env, target_ulong address,
2723                               int access_type, int mmu_idx)
2724 {
2725     hwaddr phys_addr;
2726     target_ulong page_size;
2727     int prot;
2728     int ret, is_user;
2729
2730     is_user = mmu_idx == MMU_USER_IDX;
2731     ret = get_phys_addr(env, address, access_type, is_user, &phys_addr, &prot,
2732                         &page_size);
2733     if (ret == 0) {
2734         /* Map a single [sub]page.  */
2735         phys_addr &= ~(hwaddr)0x3ff;
2736         address &= ~(uint32_t)0x3ff;
2737         tlb_set_page (env, address, phys_addr, prot, mmu_idx, page_size);
2738         return 0;
2739     }
2740
2741     if (access_type == 2) {
2742         env->cp15.c5_insn = ret;
2743         env->cp15.c6_insn = address;
2744         env->exception_index = EXCP_PREFETCH_ABORT;
2745     } else {
2746         env->cp15.c5_data = ret;
2747         if (access_type == 1 && arm_feature(env, ARM_FEATURE_V6))
2748             env->cp15.c5_data |= (1 << 11);
2749         env->cp15.c6_data = address;
2750         env->exception_index = EXCP_DATA_ABORT;
2751     }
2752     return 1;
2753 }
2754
2755 hwaddr cpu_get_phys_page_debug(CPUARMState *env, target_ulong addr)
2756 {
2757     hwaddr phys_addr;
2758     target_ulong page_size;
2759     int prot;
2760     int ret;
2761
2762     ret = get_phys_addr(env, addr, 0, 0, &phys_addr, &prot, &page_size);
2763
2764     if (ret != 0)
2765         return -1;
2766
2767     return phys_addr;
2768 }
2769
2770 void HELPER(set_r13_banked)(CPUARMState *env, uint32_t mode, uint32_t val)
2771 {
2772     if ((env->uncached_cpsr & CPSR_M) == mode) {
2773         env->regs[13] = val;
2774     } else {
2775         env->banked_r13[bank_number(mode)] = val;
2776     }
2777 }
2778
2779 uint32_t HELPER(get_r13_banked)(CPUARMState *env, uint32_t mode)
2780 {
2781     if ((env->uncached_cpsr & CPSR_M) == mode) {
2782         return env->regs[13];
2783     } else {
2784         return env->banked_r13[bank_number(mode)];
2785     }
2786 }
2787
2788 uint32_t HELPER(v7m_mrs)(CPUARMState *env, uint32_t reg)
2789 {
2790     switch (reg) {
2791     case 0: /* APSR */
2792         return xpsr_read(env) & 0xf8000000;
2793     case 1: /* IAPSR */
2794         return xpsr_read(env) & 0xf80001ff;
2795     case 2: /* EAPSR */
2796         return xpsr_read(env) & 0xff00fc00;
2797     case 3: /* xPSR */
2798         return xpsr_read(env) & 0xff00fdff;
2799     case 5: /* IPSR */
2800         return xpsr_read(env) & 0x000001ff;
2801     case 6: /* EPSR */
2802         return xpsr_read(env) & 0x0700fc00;
2803     case 7: /* IEPSR */
2804         return xpsr_read(env) & 0x0700edff;
2805     case 8: /* MSP */
2806         return env->v7m.current_sp ? env->v7m.other_sp : env->regs[13];
2807     case 9: /* PSP */
2808         return env->v7m.current_sp ? env->regs[13] : env->v7m.other_sp;
2809     case 16: /* PRIMASK */
2810         return (env->uncached_cpsr & CPSR_I) != 0;
2811     case 17: /* BASEPRI */
2812     case 18: /* BASEPRI_MAX */
2813         return env->v7m.basepri;
2814     case 19: /* FAULTMASK */
2815         return (env->uncached_cpsr & CPSR_F) != 0;
2816     case 20: /* CONTROL */
2817         return env->v7m.control;
2818     default:
2819         /* ??? For debugging only.  */
2820         cpu_abort(env, "Unimplemented system register read (%d)\n", reg);
2821         return 0;
2822     }
2823 }
2824
2825 void HELPER(v7m_msr)(CPUARMState *env, uint32_t reg, uint32_t val)
2826 {
2827     switch (reg) {
2828     case 0: /* APSR */
2829         xpsr_write(env, val, 0xf8000000);
2830         break;
2831     case 1: /* IAPSR */
2832         xpsr_write(env, val, 0xf8000000);
2833         break;
2834     case 2: /* EAPSR */
2835         xpsr_write(env, val, 0xfe00fc00);
2836         break;
2837     case 3: /* xPSR */
2838         xpsr_write(env, val, 0xfe00fc00);
2839         break;
2840     case 5: /* IPSR */
2841         /* IPSR bits are readonly.  */
2842         break;
2843     case 6: /* EPSR */
2844         xpsr_write(env, val, 0x0600fc00);
2845         break;
2846     case 7: /* IEPSR */
2847         xpsr_write(env, val, 0x0600fc00);
2848         break;
2849     case 8: /* MSP */
2850         if (env->v7m.current_sp)
2851             env->v7m.other_sp = val;
2852         else
2853             env->regs[13] = val;
2854         break;
2855     case 9: /* PSP */
2856         if (env->v7m.current_sp)
2857             env->regs[13] = val;
2858         else
2859             env->v7m.other_sp = val;
2860         break;
2861     case 16: /* PRIMASK */
2862         if (val & 1)
2863             env->uncached_cpsr |= CPSR_I;
2864         else
2865             env->uncached_cpsr &= ~CPSR_I;
2866         break;
2867     case 17: /* BASEPRI */
2868         env->v7m.basepri = val & 0xff;
2869         break;
2870     case 18: /* BASEPRI_MAX */
2871         val &= 0xff;
2872         if (val != 0 && (val < env->v7m.basepri || env->v7m.basepri == 0))
2873             env->v7m.basepri = val;
2874         break;
2875     case 19: /* FAULTMASK */
2876         if (val & 1)
2877             env->uncached_cpsr |= CPSR_F;
2878         else
2879             env->uncached_cpsr &= ~CPSR_F;
2880         break;
2881     case 20: /* CONTROL */
2882         env->v7m.control = val & 3;
2883         switch_v7m_sp(env, (val & 2) != 0);
2884         break;
2885     default:
2886         /* ??? For debugging only.  */
2887         cpu_abort(env, "Unimplemented system register write (%d)\n", reg);
2888         return;
2889     }
2890 }
2891
2892 #endif
2893
2894 /* Note that signed overflow is undefined in C.  The following routines are
2895    careful to use unsigned types where modulo arithmetic is required.
2896    Failure to do so _will_ break on newer gcc.  */
2897
2898 /* Signed saturating arithmetic.  */
2899
2900 /* Perform 16-bit signed saturating addition.  */
2901 static inline uint16_t add16_sat(uint16_t a, uint16_t b)
2902 {
2903     uint16_t res;
2904
2905     res = a + b;
2906     if (((res ^ a) & 0x8000) && !((a ^ b) & 0x8000)) {
2907         if (a & 0x8000)
2908             res = 0x8000;
2909         else
2910             res = 0x7fff;
2911     }
2912     return res;
2913 }
2914
2915 /* Perform 8-bit signed saturating addition.  */
2916 static inline uint8_t add8_sat(uint8_t a, uint8_t b)
2917 {
2918     uint8_t res;
2919
2920     res = a + b;
2921     if (((res ^ a) & 0x80) && !((a ^ b) & 0x80)) {
2922         if (a & 0x80)
2923             res = 0x80;
2924         else
2925             res = 0x7f;
2926     }
2927     return res;
2928 }
2929
2930 /* Perform 16-bit signed saturating subtraction.  */
2931 static inline uint16_t sub16_sat(uint16_t a, uint16_t b)
2932 {
2933     uint16_t res;
2934
2935     res = a - b;
2936     if (((res ^ a) & 0x8000) && ((a ^ b) & 0x8000)) {
2937         if (a & 0x8000)
2938             res = 0x8000;
2939         else
2940             res = 0x7fff;
2941     }
2942     return res;
2943 }
2944
2945 /* Perform 8-bit signed saturating subtraction.  */
2946 static inline uint8_t sub8_sat(uint8_t a, uint8_t b)
2947 {
2948     uint8_t res;
2949
2950     res = a - b;
2951     if (((res ^ a) & 0x80) && ((a ^ b) & 0x80)) {
2952         if (a & 0x80)
2953             res = 0x80;
2954         else
2955             res = 0x7f;
2956     }
2957     return res;
2958 }
2959
2960 #define ADD16(a, b, n) RESULT(add16_sat(a, b), n, 16);
2961 #define SUB16(a, b, n) RESULT(sub16_sat(a, b), n, 16);
2962 #define ADD8(a, b, n)  RESULT(add8_sat(a, b), n, 8);
2963 #define SUB8(a, b, n)  RESULT(sub8_sat(a, b), n, 8);
2964 #define PFX q
2965
2966 #include "op_addsub.h"
2967
2968 /* Unsigned saturating arithmetic.  */
2969 static inline uint16_t add16_usat(uint16_t a, uint16_t b)
2970 {
2971     uint16_t res;
2972     res = a + b;
2973     if (res < a)
2974         res = 0xffff;
2975     return res;
2976 }
2977
2978 static inline uint16_t sub16_usat(uint16_t a, uint16_t b)
2979 {
2980     if (a > b)
2981         return a - b;
2982     else
2983         return 0;
2984 }
2985
2986 static inline uint8_t add8_usat(uint8_t a, uint8_t b)
2987 {
2988     uint8_t res;
2989     res = a + b;
2990     if (res < a)
2991         res = 0xff;
2992     return res;
2993 }
2994
2995 static inline uint8_t sub8_usat(uint8_t a, uint8_t b)
2996 {
2997     if (a > b)
2998         return a - b;
2999     else
3000         return 0;
3001 }
3002
3003 #define ADD16(a, b, n) RESULT(add16_usat(a, b), n, 16);
3004 #define SUB16(a, b, n) RESULT(sub16_usat(a, b), n, 16);
3005 #define ADD8(a, b, n)  RESULT(add8_usat(a, b), n, 8);
3006 #define SUB8(a, b, n)  RESULT(sub8_usat(a, b), n, 8);
3007 #define PFX uq
3008
3009 #include "op_addsub.h"
3010
3011 /* Signed modulo arithmetic.  */
3012 #define SARITH16(a, b, n, op) do { \
3013     int32_t sum; \
3014     sum = (int32_t)(int16_t)(a) op (int32_t)(int16_t)(b); \
3015     RESULT(sum, n, 16); \
3016     if (sum >= 0) \
3017         ge |= 3 << (n * 2); \
3018     } while(0)
3019
3020 #define SARITH8(a, b, n, op) do { \
3021     int32_t sum; \
3022     sum = (int32_t)(int8_t)(a) op (int32_t)(int8_t)(b); \
3023     RESULT(sum, n, 8); \
3024     if (sum >= 0) \
3025         ge |= 1 << n; \
3026     } while(0)
3027
3028
3029 #define ADD16(a, b, n) SARITH16(a, b, n, +)
3030 #define SUB16(a, b, n) SARITH16(a, b, n, -)
3031 #define ADD8(a, b, n)  SARITH8(a, b, n, +)
3032 #define SUB8(a, b, n)  SARITH8(a, b, n, -)
3033 #define PFX s
3034 #define ARITH_GE
3035
3036 #include "op_addsub.h"
3037
3038 /* Unsigned modulo arithmetic.  */
3039 #define ADD16(a, b, n) do { \
3040     uint32_t sum; \
3041     sum = (uint32_t)(uint16_t)(a) + (uint32_t)(uint16_t)(b); \
3042     RESULT(sum, n, 16); \
3043     if ((sum >> 16) == 1) \
3044         ge |= 3 << (n * 2); \
3045     } while(0)
3046
3047 #define ADD8(a, b, n) do { \
3048     uint32_t sum; \
3049     sum = (uint32_t)(uint8_t)(a) + (uint32_t)(uint8_t)(b); \
3050     RESULT(sum, n, 8); \
3051     if ((sum >> 8) == 1) \
3052         ge |= 1 << n; \
3053     } while(0)
3054
3055 #define SUB16(a, b, n) do { \
3056     uint32_t sum; \
3057     sum = (uint32_t)(uint16_t)(a) - (uint32_t)(uint16_t)(b); \
3058     RESULT(sum, n, 16); \
3059     if ((sum >> 16) == 0) \
3060         ge |= 3 << (n * 2); \
3061     } while(0)
3062
3063 #define SUB8(a, b, n) do { \
3064     uint32_t sum; \
3065     sum = (uint32_t)(uint8_t)(a) - (uint32_t)(uint8_t)(b); \
3066     RESULT(sum, n, 8); \
3067     if ((sum >> 8) == 0) \
3068         ge |= 1 << n; \
3069     } while(0)
3070
3071 #define PFX u
3072 #define ARITH_GE
3073
3074 #include "op_addsub.h"
3075
3076 /* Halved signed arithmetic.  */
3077 #define ADD16(a, b, n) \
3078   RESULT(((int32_t)(int16_t)(a) + (int32_t)(int16_t)(b)) >> 1, n, 16)
3079 #define SUB16(a, b, n) \
3080   RESULT(((int32_t)(int16_t)(a) - (int32_t)(int16_t)(b)) >> 1, n, 16)
3081 #define ADD8(a, b, n) \
3082   RESULT(((int32_t)(int8_t)(a) + (int32_t)(int8_t)(b)) >> 1, n, 8)
3083 #define SUB8(a, b, n) \
3084   RESULT(((int32_t)(int8_t)(a) - (int32_t)(int8_t)(b)) >> 1, n, 8)
3085 #define PFX sh
3086
3087 #include "op_addsub.h"
3088
3089 /* Halved unsigned arithmetic.  */
3090 #define ADD16(a, b, n) \
3091   RESULT(((uint32_t)(uint16_t)(a) + (uint32_t)(uint16_t)(b)) >> 1, n, 16)
3092 #define SUB16(a, b, n) \
3093   RESULT(((uint32_t)(uint16_t)(a) - (uint32_t)(uint16_t)(b)) >> 1, n, 16)
3094 #define ADD8(a, b, n) \
3095   RESULT(((uint32_t)(uint8_t)(a) + (uint32_t)(uint8_t)(b)) >> 1, n, 8)
3096 #define SUB8(a, b, n) \
3097   RESULT(((uint32_t)(uint8_t)(a) - (uint32_t)(uint8_t)(b)) >> 1, n, 8)
3098 #define PFX uh
3099
3100 #include "op_addsub.h"
3101
3102 static inline uint8_t do_usad(uint8_t a, uint8_t b)
3103 {
3104     if (a > b)
3105         return a - b;
3106     else
3107         return b - a;
3108 }
3109
3110 /* Unsigned sum of absolute byte differences.  */
3111 uint32_t HELPER(usad8)(uint32_t a, uint32_t b)
3112 {
3113     uint32_t sum;
3114     sum = do_usad(a, b);
3115     sum += do_usad(a >> 8, b >> 8);
3116     sum += do_usad(a >> 16, b >>16);
3117     sum += do_usad(a >> 24, b >> 24);
3118     return sum;
3119 }
3120
3121 /* For ARMv6 SEL instruction.  */
3122 uint32_t HELPER(sel_flags)(uint32_t flags, uint32_t a, uint32_t b)
3123 {
3124     uint32_t mask;
3125
3126     mask = 0;
3127     if (flags & 1)
3128         mask |= 0xff;
3129     if (flags & 2)
3130         mask |= 0xff00;
3131     if (flags & 4)
3132         mask |= 0xff0000;
3133     if (flags & 8)
3134         mask |= 0xff000000;
3135     return (a & mask) | (b & ~mask);
3136 }
3137
3138 /* VFP support.  We follow the convention used for VFP instructions:
3139    Single precision routines have a "s" suffix, double precision a
3140    "d" suffix.  */
3141
3142 /* Convert host exception flags to vfp form.  */
3143 static inline int vfp_exceptbits_from_host(int host_bits)
3144 {
3145     int target_bits = 0;
3146
3147     if (host_bits & float_flag_invalid)
3148         target_bits |= 1;
3149     if (host_bits & float_flag_divbyzero)
3150         target_bits |= 2;
3151     if (host_bits & float_flag_overflow)
3152         target_bits |= 4;
3153     if (host_bits & (float_flag_underflow | float_flag_output_denormal))
3154         target_bits |= 8;
3155     if (host_bits & float_flag_inexact)
3156         target_bits |= 0x10;
3157     if (host_bits & float_flag_input_denormal)
3158         target_bits |= 0x80;
3159     return target_bits;
3160 }
3161
3162 uint32_t HELPER(vfp_get_fpscr)(CPUARMState *env)
3163 {
3164     int i;
3165     uint32_t fpscr;
3166
3167     fpscr = (env->vfp.xregs[ARM_VFP_FPSCR] & 0xffc8ffff)
3168             | (env->vfp.vec_len << 16)
3169             | (env->vfp.vec_stride << 20);
3170     i = get_float_exception_flags(&env->vfp.fp_status);
3171     i |= get_float_exception_flags(&env->vfp.standard_fp_status);
3172     fpscr |= vfp_exceptbits_from_host(i);
3173     return fpscr;
3174 }
3175
3176 uint32_t vfp_get_fpscr(CPUARMState *env)
3177 {
3178     return HELPER(vfp_get_fpscr)(env);
3179 }
3180
3181 /* Convert vfp exception flags to target form.  */
3182 static inline int vfp_exceptbits_to_host(int target_bits)
3183 {
3184     int host_bits = 0;
3185
3186     if (target_bits & 1)
3187         host_bits |= float_flag_invalid;
3188     if (target_bits & 2)
3189         host_bits |= float_flag_divbyzero;
3190     if (target_bits & 4)
3191         host_bits |= float_flag_overflow;
3192     if (target_bits & 8)
3193         host_bits |= float_flag_underflow;
3194     if (target_bits & 0x10)
3195         host_bits |= float_flag_inexact;
3196     if (target_bits & 0x80)
3197         host_bits |= float_flag_input_denormal;
3198     return host_bits;
3199 }
3200
3201 void HELPER(vfp_set_fpscr)(CPUARMState *env, uint32_t val)
3202 {
3203     int i;
3204     uint32_t changed;
3205
3206     changed = env->vfp.xregs[ARM_VFP_FPSCR];
3207     env->vfp.xregs[ARM_VFP_FPSCR] = (val & 0xffc8ffff);
3208     env->vfp.vec_len = (val >> 16) & 7;
3209     env->vfp.vec_stride = (val >> 20) & 3;
3210
3211     changed ^= val;
3212     if (changed & (3 << 22)) {
3213         i = (val >> 22) & 3;
3214         switch (i) {
3215         case 0:
3216             i = float_round_nearest_even;
3217             break;
3218         case 1:
3219             i = float_round_up;
3220             break;
3221         case 2:
3222             i = float_round_down;
3223             break;
3224         case 3:
3225             i = float_round_to_zero;
3226             break;
3227         }
3228         set_float_rounding_mode(i, &env->vfp.fp_status);
3229     }
3230     if (changed & (1 << 24)) {
3231         set_flush_to_zero((val & (1 << 24)) != 0, &env->vfp.fp_status);
3232         set_flush_inputs_to_zero((val & (1 << 24)) != 0, &env->vfp.fp_status);
3233     }
3234     if (changed & (1 << 25))
3235         set_default_nan_mode((val & (1 << 25)) != 0, &env->vfp.fp_status);
3236
3237     i = vfp_exceptbits_to_host(val);
3238     set_float_exception_flags(i, &env->vfp.fp_status);
3239     set_float_exception_flags(0, &env->vfp.standard_fp_status);
3240 }
3241
3242 void vfp_set_fpscr(CPUARMState *env, uint32_t val)
3243 {
3244     HELPER(vfp_set_fpscr)(env, val);
3245 }
3246
3247 #define VFP_HELPER(name, p) HELPER(glue(glue(vfp_,name),p))
3248
3249 #define VFP_BINOP(name) \
3250 float32 VFP_HELPER(name, s)(float32 a, float32 b, void *fpstp) \
3251 { \
3252     float_status *fpst = fpstp; \
3253     return float32_ ## name(a, b, fpst); \
3254 } \
3255 float64 VFP_HELPER(name, d)(float64 a, float64 b, void *fpstp) \
3256 { \
3257     float_status *fpst = fpstp; \
3258     return float64_ ## name(a, b, fpst); \
3259 }
3260 VFP_BINOP(add)
3261 VFP_BINOP(sub)
3262 VFP_BINOP(mul)
3263 VFP_BINOP(div)
3264 #undef VFP_BINOP
3265
3266 float32 VFP_HELPER(neg, s)(float32 a)
3267 {
3268     return float32_chs(a);
3269 }
3270
3271 float64 VFP_HELPER(neg, d)(float64 a)
3272 {
3273     return float64_chs(a);
3274 }
3275
3276 float32 VFP_HELPER(abs, s)(float32 a)
3277 {
3278     return float32_abs(a);
3279 }
3280
3281 float64 VFP_HELPER(abs, d)(float64 a)
3282 {
3283     return float64_abs(a);
3284 }
3285
3286 float32 VFP_HELPER(sqrt, s)(float32 a, CPUARMState *env)
3287 {
3288     return float32_sqrt(a, &env->vfp.fp_status);
3289 }
3290
3291 float64 VFP_HELPER(sqrt, d)(float64 a, CPUARMState *env)
3292 {
3293     return float64_sqrt(a, &env->vfp.fp_status);
3294 }
3295
3296 /* XXX: check quiet/signaling case */
3297 #define DO_VFP_cmp(p, type) \
3298 void VFP_HELPER(cmp, p)(type a, type b, CPUARMState *env)  \
3299 { \
3300     uint32_t flags; \
3301     switch(type ## _compare_quiet(a, b, &env->vfp.fp_status)) { \
3302     case 0: flags = 0x6; break; \
3303     case -1: flags = 0x8; break; \
3304     case 1: flags = 0x2; break; \
3305     default: case 2: flags = 0x3; break; \
3306     } \
3307     env->vfp.xregs[ARM_VFP_FPSCR] = (flags << 28) \
3308         | (env->vfp.xregs[ARM_VFP_FPSCR] & 0x0fffffff); \
3309 } \
3310 void VFP_HELPER(cmpe, p)(type a, type b, CPUARMState *env) \
3311 { \
3312     uint32_t flags; \
3313     switch(type ## _compare(a, b, &env->vfp.fp_status)) { \
3314     case 0: flags = 0x6; break; \
3315     case -1: flags = 0x8; break; \
3316     case 1: flags = 0x2; break; \
3317     default: case 2: flags = 0x3; break; \
3318     } \
3319     env->vfp.xregs[ARM_VFP_FPSCR] = (flags << 28) \
3320         | (env->vfp.xregs[ARM_VFP_FPSCR] & 0x0fffffff); \
3321 }
3322 DO_VFP_cmp(s, float32)
3323 DO_VFP_cmp(d, float64)
3324 #undef DO_VFP_cmp
3325
3326 /* Integer to float and float to integer conversions */
3327
3328 #define CONV_ITOF(name, fsz, sign) \
3329     float##fsz HELPER(name)(uint32_t x, void *fpstp) \
3330 { \
3331     float_status *fpst = fpstp; \
3332     return sign##int32_to_##float##fsz((sign##int32_t)x, fpst); \
3333 }
3334
3335 #define CONV_FTOI(name, fsz, sign, round) \
3336 uint32_t HELPER(name)(float##fsz x, void *fpstp) \
3337 { \
3338     float_status *fpst = fpstp; \
3339     if (float##fsz##_is_any_nan(x)) { \
3340         float_raise(float_flag_invalid, fpst); \
3341         return 0; \
3342     } \
3343     return float##fsz##_to_##sign##int32##round(x, fpst); \
3344 }
3345
3346 #define FLOAT_CONVS(name, p, fsz, sign) \
3347 CONV_ITOF(vfp_##name##to##p, fsz, sign) \
3348 CONV_FTOI(vfp_to##name##p, fsz, sign, ) \
3349 CONV_FTOI(vfp_to##name##z##p, fsz, sign, _round_to_zero)
3350
3351 FLOAT_CONVS(si, s, 32, )
3352 FLOAT_CONVS(si, d, 64, )
3353 FLOAT_CONVS(ui, s, 32, u)
3354 FLOAT_CONVS(ui, d, 64, u)
3355
3356 #undef CONV_ITOF
3357 #undef CONV_FTOI
3358 #undef FLOAT_CONVS
3359
3360 /* floating point conversion */
3361 float64 VFP_HELPER(fcvtd, s)(float32 x, CPUARMState *env)
3362 {
3363     float64 r = float32_to_float64(x, &env->vfp.fp_status);
3364     /* ARM requires that S<->D conversion of any kind of NaN generates
3365      * a quiet NaN by forcing the most significant frac bit to 1.
3366      */
3367     return float64_maybe_silence_nan(r);
3368 }
3369
3370 float32 VFP_HELPER(fcvts, d)(float64 x, CPUARMState *env)
3371 {
3372     float32 r =  float64_to_float32(x, &env->vfp.fp_status);
3373     /* ARM requires that S<->D conversion of any kind of NaN generates
3374      * a quiet NaN by forcing the most significant frac bit to 1.
3375      */
3376     return float32_maybe_silence_nan(r);
3377 }
3378
3379 /* VFP3 fixed point conversion.  */
3380 #define VFP_CONV_FIX(name, p, fsz, itype, sign) \
3381 float##fsz HELPER(vfp_##name##to##p)(uint##fsz##_t  x, uint32_t shift, \
3382                                     void *fpstp) \
3383 { \
3384     float_status *fpst = fpstp; \
3385     float##fsz tmp; \
3386     tmp = sign##int32_to_##float##fsz((itype##_t)x, fpst); \
3387     return float##fsz##_scalbn(tmp, -(int)shift, fpst); \
3388 } \
3389 uint##fsz##_t HELPER(vfp_to##name##p)(float##fsz x, uint32_t shift, \
3390                                        void *fpstp) \
3391 { \
3392     float_status *fpst = fpstp; \
3393     float##fsz tmp; \
3394     if (float##fsz##_is_any_nan(x)) { \
3395         float_raise(float_flag_invalid, fpst); \
3396         return 0; \
3397     } \
3398     tmp = float##fsz##_scalbn(x, shift, fpst); \
3399     return float##fsz##_to_##itype##_round_to_zero(tmp, fpst); \
3400 }
3401
3402 VFP_CONV_FIX(sh, d, 64, int16, )
3403 VFP_CONV_FIX(sl, d, 64, int32, )
3404 VFP_CONV_FIX(uh, d, 64, uint16, u)
3405 VFP_CONV_FIX(ul, d, 64, uint32, u)
3406 VFP_CONV_FIX(sh, s, 32, int16, )
3407 VFP_CONV_FIX(sl, s, 32, int32, )
3408 VFP_CONV_FIX(uh, s, 32, uint16, u)
3409 VFP_CONV_FIX(ul, s, 32, uint32, u)
3410 #undef VFP_CONV_FIX
3411
3412 /* Half precision conversions.  */
3413 static float32 do_fcvt_f16_to_f32(uint32_t a, CPUARMState *env, float_status *s)
3414 {
3415     int ieee = (env->vfp.xregs[ARM_VFP_FPSCR] & (1 << 26)) == 0;
3416     float32 r = float16_to_float32(make_float16(a), ieee, s);
3417     if (ieee) {
3418         return float32_maybe_silence_nan(r);
3419     }
3420     return r;
3421 }
3422
3423 static uint32_t do_fcvt_f32_to_f16(float32 a, CPUARMState *env, float_status *s)
3424 {
3425     int ieee = (env->vfp.xregs[ARM_VFP_FPSCR] & (1 << 26)) == 0;
3426     float16 r = float32_to_float16(a, ieee, s);
3427     if (ieee) {
3428         r = float16_maybe_silence_nan(r);
3429     }
3430     return float16_val(r);
3431 }
3432
3433 float32 HELPER(neon_fcvt_f16_to_f32)(uint32_t a, CPUARMState *env)
3434 {
3435     return do_fcvt_f16_to_f32(a, env, &env->vfp.standard_fp_status);
3436 }
3437
3438 uint32_t HELPER(neon_fcvt_f32_to_f16)(float32 a, CPUARMState *env)
3439 {
3440     return do_fcvt_f32_to_f16(a, env, &env->vfp.standard_fp_status);
3441 }
3442
3443 float32 HELPER(vfp_fcvt_f16_to_f32)(uint32_t a, CPUARMState *env)
3444 {
3445     return do_fcvt_f16_to_f32(a, env, &env->vfp.fp_status);
3446 }
3447
3448 uint32_t HELPER(vfp_fcvt_f32_to_f16)(float32 a, CPUARMState *env)
3449 {
3450     return do_fcvt_f32_to_f16(a, env, &env->vfp.fp_status);
3451 }
3452
3453 #define float32_two make_float32(0x40000000)
3454 #define float32_three make_float32(0x40400000)
3455 #define float32_one_point_five make_float32(0x3fc00000)
3456
3457 float32 HELPER(recps_f32)(float32 a, float32 b, CPUARMState *env)
3458 {
3459     float_status *s = &env->vfp.standard_fp_status;
3460     if ((float32_is_infinity(a) && float32_is_zero_or_denormal(b)) ||
3461         (float32_is_infinity(b) && float32_is_zero_or_denormal(a))) {
3462         if (!(float32_is_zero(a) || float32_is_zero(b))) {
3463             float_raise(float_flag_input_denormal, s);
3464         }
3465         return float32_two;
3466     }
3467     return float32_sub(float32_two, float32_mul(a, b, s), s);
3468 }
3469
3470 float32 HELPER(rsqrts_f32)(float32 a, float32 b, CPUARMState *env)
3471 {
3472     float_status *s = &env->vfp.standard_fp_status;
3473     float32 product;
3474     if ((float32_is_infinity(a) && float32_is_zero_or_denormal(b)) ||
3475         (float32_is_infinity(b) && float32_is_zero_or_denormal(a))) {
3476         if (!(float32_is_zero(a) || float32_is_zero(b))) {
3477             float_raise(float_flag_input_denormal, s);
3478         }
3479         return float32_one_point_five;
3480     }
3481     product = float32_mul(a, b, s);
3482     return float32_div(float32_sub(float32_three, product, s), float32_two, s);
3483 }
3484
3485 /* NEON helpers.  */
3486
3487 /* Constants 256 and 512 are used in some helpers; we avoid relying on
3488  * int->float conversions at run-time.  */
3489 #define float64_256 make_float64(0x4070000000000000LL)
3490 #define float64_512 make_float64(0x4080000000000000LL)
3491
3492 /* The algorithm that must be used to calculate the estimate
3493  * is specified by the ARM ARM.
3494  */
3495 static float64 recip_estimate(float64 a, CPUARMState *env)
3496 {
3497     /* These calculations mustn't set any fp exception flags,
3498      * so we use a local copy of the fp_status.
3499      */
3500     float_status dummy_status = env->vfp.standard_fp_status;
3501     float_status *s = &dummy_status;
3502     /* q = (int)(a * 512.0) */
3503     float64 q = float64_mul(float64_512, a, s);
3504     int64_t q_int = float64_to_int64_round_to_zero(q, s);
3505
3506     /* r = 1.0 / (((double)q + 0.5) / 512.0) */
3507     q = int64_to_float64(q_int, s);
3508     q = float64_add(q, float64_half, s);
3509     q = float64_div(q, float64_512, s);
3510     q = float64_div(float64_one, q, s);
3511
3512     /* s = (int)(256.0 * r + 0.5) */
3513     q = float64_mul(q, float64_256, s);
3514     q = float64_add(q, float64_half, s);
3515     q_int = float64_to_int64_round_to_zero(q, s);
3516
3517     /* return (double)s / 256.0 */
3518     return float64_div(int64_to_float64(q_int, s), float64_256, s);
3519 }
3520
3521 float32 HELPER(recpe_f32)(float32 a, CPUARMState *env)
3522 {
3523     float_status *s = &env->vfp.standard_fp_status;
3524     float64 f64;
3525     uint32_t val32 = float32_val(a);
3526
3527     int result_exp;
3528     int a_exp = (val32  & 0x7f800000) >> 23;
3529     int sign = val32 & 0x80000000;
3530
3531     if (float32_is_any_nan(a)) {
3532         if (float32_is_signaling_nan(a)) {
3533             float_raise(float_flag_invalid, s);
3534         }
3535         return float32_default_nan;
3536     } else if (float32_is_infinity(a)) {
3537         return float32_set_sign(float32_zero, float32_is_neg(a));
3538     } else if (float32_is_zero_or_denormal(a)) {
3539         if (!float32_is_zero(a)) {
3540             float_raise(float_flag_input_denormal, s);
3541         }
3542         float_raise(float_flag_divbyzero, s);
3543         return float32_set_sign(float32_infinity, float32_is_neg(a));
3544     } else if (a_exp >= 253) {
3545         float_raise(float_flag_underflow, s);
3546         return float32_set_sign(float32_zero, float32_is_neg(a));
3547     }
3548
3549     f64 = make_float64((0x3feULL << 52)
3550                        | ((int64_t)(val32 & 0x7fffff) << 29));
3551
3552     result_exp = 253 - a_exp;
3553
3554     f64 = recip_estimate(f64, env);
3555
3556     val32 = sign
3557         | ((result_exp & 0xff) << 23)
3558         | ((float64_val(f64) >> 29) & 0x7fffff);
3559     return make_float32(val32);
3560 }
3561
3562 /* The algorithm that must be used to calculate the estimate
3563  * is specified by the ARM ARM.
3564  */
3565 static float64 recip_sqrt_estimate(float64 a, CPUARMState *env)
3566 {
3567     /* These calculations mustn't set any fp exception flags,
3568      * so we use a local copy of the fp_status.
3569      */
3570     float_status dummy_status = env->vfp.standard_fp_status;
3571     float_status *s = &dummy_status;
3572     float64 q;
3573     int64_t q_int;
3574
3575     if (float64_lt(a, float64_half, s)) {
3576         /* range 0.25 <= a < 0.5 */
3577
3578         /* a in units of 1/512 rounded down */
3579         /* q0 = (int)(a * 512.0);  */
3580         q = float64_mul(float64_512, a, s);
3581         q_int = float64_to_int64_round_to_zero(q, s);
3582
3583         /* reciprocal root r */
3584         /* r = 1.0 / sqrt(((double)q0 + 0.5) / 512.0);  */
3585         q = int64_to_float64(q_int, s);
3586         q = float64_add(q, float64_half, s);
3587         q = float64_div(q, float64_512, s);
3588         q = float64_sqrt(q, s);
3589         q = float64_div(float64_one, q, s);
3590     } else {
3591         /* range 0.5 <= a < 1.0 */
3592
3593         /* a in units of 1/256 rounded down */
3594         /* q1 = (int)(a * 256.0); */
3595         q = float64_mul(float64_256, a, s);
3596         int64_t q_int = float64_to_int64_round_to_zero(q, s);
3597
3598         /* reciprocal root r */
3599         /* r = 1.0 /sqrt(((double)q1 + 0.5) / 256); */
3600         q = int64_to_float64(q_int, s);
3601         q = float64_add(q, float64_half, s);
3602         q = float64_div(q, float64_256, s);
3603         q = float64_sqrt(q, s);
3604         q = float64_div(float64_one, q, s);
3605     }
3606     /* r in units of 1/256 rounded to nearest */
3607     /* s = (int)(256.0 * r + 0.5); */
3608
3609     q = float64_mul(q, float64_256,s );
3610     q = float64_add(q, float64_half, s);
3611     q_int = float64_to_int64_round_to_zero(q, s);
3612
3613     /* return (double)s / 256.0;*/
3614     return float64_div(int64_to_float64(q_int, s), float64_256, s);
3615 }
3616
3617 float32 HELPER(rsqrte_f32)(float32 a, CPUARMState *env)
3618 {
3619     float_status *s = &env->vfp.standard_fp_status;
3620     int result_exp;
3621     float64 f64;
3622     uint32_t val;
3623     uint64_t val64;
3624
3625     val = float32_val(a);
3626
3627     if (float32_is_any_nan(a)) {
3628         if (float32_is_signaling_nan(a)) {
3629             float_raise(float_flag_invalid, s);
3630         }
3631         return float32_default_nan;
3632     } else if (float32_is_zero_or_denormal(a)) {
3633         if (!float32_is_zero(a)) {
3634             float_raise(float_flag_input_denormal, s);
3635         }
3636         float_raise(float_flag_divbyzero, s);
3637         return float32_set_sign(float32_infinity, float32_is_neg(a));
3638     } else if (float32_is_neg(a)) {
3639         float_raise(float_flag_invalid, s);
3640         return float32_default_nan;
3641     } else if (float32_is_infinity(a)) {
3642         return float32_zero;
3643     }
3644
3645     /* Normalize to a double-precision value between 0.25 and 1.0,
3646      * preserving the parity of the exponent.  */
3647     if ((val & 0x800000) == 0) {
3648         f64 = make_float64(((uint64_t)(val & 0x80000000) << 32)
3649                            | (0x3feULL << 52)
3650                            | ((uint64_t)(val & 0x7fffff) << 29));
3651     } else {
3652         f64 = make_float64(((uint64_t)(val & 0x80000000) << 32)
3653                            | (0x3fdULL << 52)
3654                            | ((uint64_t)(val & 0x7fffff) << 29));
3655     }
3656
3657     result_exp = (380 - ((val & 0x7f800000) >> 23)) / 2;
3658
3659     f64 = recip_sqrt_estimate(f64, env);
3660
3661     val64 = float64_val(f64);
3662
3663     val = ((result_exp & 0xff) << 23)
3664         | ((val64 >> 29)  & 0x7fffff);
3665     return make_float32(val);
3666 }
3667
3668 uint32_t HELPER(recpe_u32)(uint32_t a, CPUARMState *env)
3669 {
3670     float64 f64;
3671
3672     if ((a & 0x80000000) == 0) {
3673         return 0xffffffff;
3674     }
3675
3676     f64 = make_float64((0x3feULL << 52)
3677                        | ((int64_t)(a & 0x7fffffff) << 21));
3678
3679     f64 = recip_estimate (f64, env);
3680
3681     return 0x80000000 | ((float64_val(f64) >> 21) & 0x7fffffff);
3682 }
3683
3684 uint32_t HELPER(rsqrte_u32)(uint32_t a, CPUARMState *env)
3685 {
3686     float64 f64;
3687
3688     if ((a & 0xc0000000) == 0) {
3689         return 0xffffffff;
3690     }
3691
3692     if (a & 0x80000000) {
3693         f64 = make_float64((0x3feULL << 52)
3694                            | ((uint64_t)(a & 0x7fffffff) << 21));
3695     } else { /* bits 31-30 == '01' */
3696         f64 = make_float64((0x3fdULL << 52)
3697                            | ((uint64_t)(a & 0x3fffffff) << 22));
3698     }
3699
3700     f64 = recip_sqrt_estimate(f64, env);
3701
3702     return 0x80000000 | ((float64_val(f64) >> 21) & 0x7fffffff);
3703 }
3704
3705 /* VFPv4 fused multiply-accumulate */
3706 float32 VFP_HELPER(muladd, s)(float32 a, float32 b, float32 c, void *fpstp)
3707 {
3708     float_status *fpst = fpstp;
3709     return float32_muladd(a, b, c, 0, fpst);
3710 }
3711
3712 float64 VFP_HELPER(muladd, d)(float64 a, float64 b, float64 c, void *fpstp)
3713 {
3714     float_status *fpst = fpstp;
3715     return float64_muladd(a, b, c, 0, fpst);
3716 }